JP7002958B2 - 直列多重インバータ装置およびその制御方法 - Google Patents

Description

本発明は、単相インバータのユニットを２台以上直列に接続した、高周波数の単相電圧を出力する直列多重インバータ装置に係り、特に、損失による熱責務を各ユニット・各スイッチング素子で均等化する技術に関する。

誘導加熱用などに用いられる、出力周波数が１ｋＨｚ以上の単相電圧を出力する高周波インバータ装置では、図１３に示すように単相インバータを直列多重接続する構成をとることがある。

特許文献１には、単相インバータのユニット２台を直列接続し、三相インバータの１相を構成した直列多重インバータ装置の例が開示されている。図１３に単相インバータのユニット２台を直列接続した直列多重インバータ装置の構成を示す。

このような直列多重インバータ装置の各スイッチング素子のゲート信号（オンオフ信号）を得る方法として、特許文献１の図４には、同じ位相、異なるオフセットを有する複数のキャリア三角波と電圧指令値とを比較する方法が開示されている。

また、図１４に示すように、電圧指令値Ｖｒｅｆをキャリア三角波ではなく、固定のゲート閾値と比較しゲート信号を得る方法もある。図１４の例では、固定のゲート閾値Ｖｔｈ１ａ、Ｖｔｈ１ｂ、Ｖｔｈ２ａ、Ｖｔｈ２ｂとゲート信号ＧＵ１、ＧＸ１、ＧＶ１、ＧＹ１、ＧＵ２、ＧＸ２、ＧＶ２、ＧＹ２（すなわち、スイッチング素子のオンオフ状態）の関係を以下のように割り当てている。

・Ｖｒｅｆ＞Ｖｔｈ１ａならばスイッチング素子Ｕ１をＯＮ、スイッチング素子Ｘ１をＯＦＦ、Ｖｒｅｆ＜Ｖｔｈ１ａならばスイッチング素子Ｕ１をＯＦＦ、スイッチング素子Ｘ１をＯＮ。

・Ｖｒｅｆ＞Ｖｔｈ２ａならばスイッチング素子Ｕ２をＯＮ、スイッチング素子Ｘ２をＯＦＦ、Ｖｒｅｆ＜Ｖｔｈ２ａならばスイッチング素子Ｕ２をＯＦＦ、スイッチング素子Ｘ２をＯＮ。

・Ｖｒｅｆ＞Ｖｔｈ２ｂならばスイッチング素子Ｙ２をＯＮ、スイッチング素子Ｖ２をＯＦＦ、Ｖｒｅｆ＜Ｖｔｈ２ｂならばスイッチング素子Ｙ２をＯＦＦ、スイッチング素子Ｖ２をＯＮ。

・Ｖｒｅｆ＞Ｖｔｈ１ｂならばスイッチング素子Ｙ１をＯＮ、スイッチング素子Ｖ１をＯＦＦ、Ｖｒｅｆ＜Ｖｔｈ１ｂならばスイッチング素子Ｙ１をＯＦＦ、スイッチング素子Ｖ１をＯＮ。

なお、各ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂと電圧指令値Ｖｒｅｆが同値の場合は、２つのスイッチング素子のうちどちらをＯＮとし、どちらをＯＦＦとしても良い。

この動作により、第１，第２ユニット１１，１２の出力電圧Ｖｏ１、Ｖｏ２、合計出力電圧Ｖｏとして図１４の波形が得られる。図１４は単相インバータの第１，第２ユニット１１，１２を２台直列接続した構成であるが、単相インバータのユニットを複数多重接続し、ゲート閾値も複数用意すれば正弦波に近い合計出力電圧Ｖｏが得られる。

また、各スイッチング素子は出力電圧の基本波１周期に対して最大１回のスイッチングとなるため、キャリア三角波を用いる方式よりもスイッチング損失を低減できる。この方式は出力電圧の基本波１周期に対するスイッチング回数が少なくてよいため、出力電圧の周波数が高い高周波インバータ装置に適した方式である。

しかし、図１４や特許文献１の図４に示されるゲート信号生成方法では各インバータユニットで発生する損失が大きくばらつく問題点がある。例えば、図１４において、各ユニットの出力電流Ｉｏが電圧指令値Ｖｒｅｆと同位相で力率１の場合を考える。このとき、スイッチング素子Ｕ１のターンＯＦＦ電流は常にスイッチング素子Ｕ２のターンＯＦＦ電流よりも大きくなる。他のスイッチング素子についても同様であり、第１ユニット１１で発生するスイッチング損失は第２ユニット１２で発生するスイッチング損失よりも大きくなる。

また、他例として、図１５では電圧指令値Ｖｒｅｆの振幅が図１４の振幅よりも小さく、電圧指令値Ｖｒｅｆの絶対値は固定のゲート閾値Ｖｔｈ１ａ、Ｖｔｈ１ｂの絶対値よりも小さい。このとき、スイッチング素子Ｘ１とスイッチング素子Ｙ１は常時ＯＮとなり導通損のみが発生する。スイッチング素子Ｕ１とスイッチング素子Ｖ１は常時ＯＦＦであり損失は零である。

スイッチング素子Ｕ２，Ｖ２，Ｘ２，Ｙ２は導通損とスイッチング損の両方が発生する。ただし、出力電圧Ｖｏ２が零の期間は必ずスイッチング素子Ｘ２，Ｙ２がＯＮするため、スイッチング素子Ｘ２、Ｙ２がＯＮの時間はスイッチング素子Ｕ２、Ｖ２がＯＮの時間よりも長くなり、スイッチング素子Ｘ２、Ｙ２で発生する導通損もスイッチング素子Ｕ２、Ｖ２より大きくなる。

このように、各ユニット，各スイッチング素子で発生する損失にばらつきがある場合、損失が最大となるユニット・スイッチング素子に合わせて冷却設計を行うと損失の小さなユニットに対しては設計が過剰となり、コストや装置容積が増加してしまう。また、ユニットごとに冷却設計を変更すると設計に時間がかかり、ユニットの量産効果が出ずコストが増加し、装置の組み立ても複雑になるといった問題が生じる。

さらに、出力電圧振幅の変動が頻繁に生じる場合、スイッチング素子Ｕ１、Ｖ１においては損失が発生する期間と発生しない期間が交互に発生し、温度変化が大きくなる。その結果、スイッチング素子やユニットに熱疲労が起こり、装置の寿命が短くなってしまう。

各ユニット、各スイッチング素子の熱責務を均等化する手段としては、定期的にゲート信号を入れ替える方法が考えられる。ゲート信号を入れ替える方法の一例として、特許文献１が開示されている。

特開２０００－３２４８４５号公報

特許文献１の方式では、条件によっては各ユニット、各スイッチング素子の熱責務を完全に均等化できないという問題がある。その例を図１６、図１７に示す。

図１６は特許文献１の請求項３に従い、電圧指令値Ｖｒｅｆからゲート信号を生成した結果である。第１ユニット１１の出力電圧Ｖｏ１が零となる場合はスイッチング素子Ｘ１、Ｙ１がＯＮになる区間とスイッチング素子Ｕ１、Ｖ１がＯＦＦになる区間が混在するため、各スイッチング素子がＯＮになる時間は等しくなり導通損の責務分担は改善される。

ここで、出力電流Ｉｏの位相が図１６のように電圧指令値Ｖｒｅｆの位相に対して少し遅れている場合を考える。このときスイッチング素子Ｖ１のターンＯＮ電流はプラスであるためスイッチング損失が発生する。しかし、スイッチング素子Ｕ１のターンＯＮ電流はマイナスとなりターンＯＮによるスイッチング損失は発生しない。

また、第２ユニット１２ではスイッチング素子Ｕ２のターンＯＦＦ電流はプラス、スイッチング素子Ｖ２のターンＯＦＦ電流はほぼ零であり、ターンＯＦＦのスイッチング損失はスイッチング素子Ｕ２の方が大きくなる。このように、同一ユニット内で各スイッチング素子に発生するスイッチング損失にばらつきが生じる。

また、第１ユニット１１の出力電圧Ｖｏ１、第２ユニット１２の出力電圧Ｖｏ２それぞれがマイナスの時に流れる出力電流Ｉｏを確認すると、第１ユニット１１については黒色で示した箇所、第２ユニット１２については斜線で示した箇所となる。第１ユニット１１では一部電流がプラスであり、無効電力が発生している。有効電力は網掛けした箇所に該当する。

しかし、第２ユニット１２の場合、斜線部はすべて有効電力である。これは、第１ユニット１１と第２ユニット１２で有効電力の責務が異なることを示している。例えば、直流電源としてダイオード整流器を使用する場合は整流器で発生する導通損がばらついてしまう。出力電流の位相によっては一部ユニットで有効電力が回生する場合もあり、ダイオード整流器では回生した有効電力の行き先がなく各ユニットの直流電圧が上昇しスイッチング素子が過電圧で破損する恐れがある。

また、他例として、図１７は図１６よりも小さい振幅の電圧指令値Ｖｒｅｆからゲート信号を生成した結果である。このとき、第１ユニット１１ではスイッチング素子Ｘ１、Ｖ１のＯＮ時間がスイッチング素子Ｕ１、Ｙ１のＯＮ時間に比べ短い。そのためスイッチング素子Ｘ１とスイッチング素子Ｖ１の導通損は小さくなり、熱責務のばらつきが生じる。

さらに、第１，第２ユニット１１，１２の出力電圧Ｖｏ１、Ｖｏ２は、図１７に示すように、プラス側を出力する期間の幅とマイナス側を出力する期間の幅が一致していない。すなわち、第１，第２ユニット１１，１２の出力電圧Ｖｏ１、Ｖｏ２には直流のオフセットが重畳している。

例えば、図１８に示すように、第１，第２ユニット１１，１２の直流電源１３を共通とし、交流出力側を個別のトランスＴｒ１，Ｔｒ２で絶縁して多重化する場合、図１７のような出力電圧Ｖｏ１、Ｖｏ２を各トランスＴｒ１，Ｔｒ２に印加するとトランスＴｒ１，Ｔｒ２が偏磁し、出力電圧の大幅な減少、インバータ出力電流の急増によるスイッチング素子の破損、といった問題が生じてしまう。よって、図１７のゲート信号は図１８のようなトランスＴｒ１，Ｔｒ２を持つ直列多重インバータ装置には適さない。

以上示したようなことから、直列多重インバータ装置において、各ユニット，各スイッチング素子で発生する損失を均一にすることが課題となる。

本発明は、前記従来の問題に鑑み、案出されたもので、その一態様は、複数の単相インバータのユニットを直列接続して構成され、出力周波数１ｋＨｚ以上の単相電圧を出力する直列多重インバータ装置であって、前記各ユニットごとに、電圧指令値と、少なくとも前記電圧指令値の半周期の間一定の値をとる２種類のゲート閾値とを比較して、スイッチング素子のゲート信号を生成するパルス幅変調回路を備え、前記ゲート閾値はすべて異なる値をとり、前記ゲート閾値を周期的に切り換え、前記ゲート閾値の切替周期は前記電圧指令値の周期の整数倍とすることを特徴とする。

また、その一態様として、前記電圧指令値のプラス側のピーク時に前記ゲート閾値を切り換えることを特徴とする。

また、その一態様として、前記単相インバータとして、第１ユニットと第２ユニットとを備え、前記第１ユニットのゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに絶対値が等しく符号が反対の値であり、前記第２ユニットのゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに絶対値が等しく符号が反対の値であり、前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂは、以下の表１に示す大小関係となることを特徴とする。

ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値
また、他の態様として、前記電圧指令値のマイナス側のピーク時に前記ゲート閾値を切り換えることを特徴とする。

また、その一態様として、前記単相インバータとして、第１ユニットと第２ユニットとを備え、前記第１ユニットの前記ゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに絶対値が等しく符号が反対の値であり、前記第２ユニットの前記ゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに絶対値が等しく符号が反対の値であり、前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂは、以下の表２に示す大小関係となることを特徴とする。

ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値
また、他の態様として、前記ゲート閾値の切り換えのタイミングは、切り換え前後の前記ゲート閾値が共にプラスとなるパターンの場合、前記出力電圧指令値のマイナス側ピーク時とし、上記以外の前記ゲート閾値を切り換えるパターンの場合、前記電圧指令値のプラス側ピーク時としたことを特徴とする。

また、その一態様として、前記単相インバータとして、第１ユニットと第２ユニットを備え、前記第１ユニットの前記ゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに符号が反対の値であり、前記第２ユニットの前記ゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに符号が反対の値であり、前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｂ２ａ，Ｖｔｈ２ｂは、以下の表３の大小関係となることを特徴とする。

ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値
また、他の態様として、前記ゲート閾値の切り換えのタイミングは、切り換え前の前記ゲート閾値がマイナス、かつ、最も０に近いマイナスのゲート閾値以外であれば、前記電圧指令値のプラス側ピーク時とし、切り換え前の前記ゲート閾値がプラスの値であれば、前記電圧指令値のマイナス側ピーク時とし、切り換え前の前記ゲート閾値が、最も０に近いマイナスのゲート閾値であれば、前記電圧指令値のプラス側ピーク時とする場合とマイナス側ピークとする場合が混在することを特徴とする。

また、その一態様として、前記単相インバータとして、第１ユニットと第２ユニットと第３ユニットと第４ユニットとを備え、前記第１ユニットの前記ゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに符号が反対の値であり、前記第２ユニットの前記ゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに符号が反対の値であり、前記第３ユニットの前記ゲート閾値のＶｔｈ３ａとＶｔｈ３ｂは、互いに符号が反対の値であり、前記第４ユニットの前記ゲート閾値のＶｔｈ４ａとＶｔｈ４ｂは、互いに符号が反対の値であり、前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂ、Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂは、以下の表４に示す大小関係となることを特徴とする。

ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値
また、他の態様として、前記ゲート閾値の切り換えのタイミングは、切り換え前の前記ゲート閾値がプラスで、かつ、最も０に近いプラスのゲート閾値以外であれば、前記電圧指令値のマイナス側ピーク時とし、切り換え前の前記ゲート閾値がマイナスの値であれば、電圧指令値のプラス側ピーク時とし、切り換え前のゲート閾値が、最も０に近いプラスのゲート閾値であれば、前記電圧指令値のプラス側ピーク時とする場合とマイナス側ピーク時とする場合が混在していることを特徴とする。

また、その一態様として、前記単相インバータとして、第１ユニットと第２ユニットと第３ユニットと第４ユニットとを備え、前記第１ユニットの前記ゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに符号が反対の値であり、前記第２ユニットの前記ゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに符号が反対の値であり、前記第３ユニットの前記ゲート閾値のＶｔｈ３ａとＶｔｈ３ｂは、互いに符号が反対の値であり、前記第４ユニットの前記ゲート閾値のＶｔｈ４ａとＶｔｈ４ｂは、互いに符号が反対の値であり、前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ、Ｖｔｈ２ｂ，Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂは、以下の表５に示す大小関係となることを特徴とする。

ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値
また、その一態様として、前記各ユニットの前記ゲート閾値にキャリア三角波を重畳させることを特徴とする。

本発明によれば、直列多重インバータ装置において、各ユニット，各スイッチング素子で発生する損失を均一にすることが可能となる。

実施形態１におけるパルス幅変調回路を示すブロック図。 実施形態１におけるゲート閾値および各波形の一例を示すタイムチャート。 実施形態１におけるゲート閾値および各波形の他例を示すタイムチャート。 電圧指令値の振幅が小さい時に、実施形態１を適用した場合の各波形を示すタイムチャート。 実施形態２におけるゲート閾値および各波形を示すタイムチャート。 電圧指令値の振幅が小さい時に、実施形態２を適用した場合の各波形を示すタイムチャート。 実施形態３における直列多重インバータ装置を示す回路構成図。 実施形態３におけるパルス幅変調回路を示すブロック図。 実施形態３におけるゲート閾値および各波形の一例を示すタイムチャート。 実施形態３におけるゲート閾値および各波形の他例を示すタイムチャート。 実施形態４におけるパルス幅変調回路を示すブロック図。 実施形態４におけるキャリア三角波と電圧指令値を示すタイムチャート。 直列多重インバータ装置を示す回路構成図。 従来技術におけるゲート閾値および各波形の一例を示すタイムチャート。 従来技術において電圧指令値の振幅が小さい時のゲート閾値および各波形の一例を示すタイムチャート。 従来技術におけるゲート閾値および各波形を示すタイムチャート。 従来技術において電圧指令値の振幅が小さい時のゲート閾値および各波形を示すタイムチャート。 各ユニットをトランスで絶縁して多重化した構成の直列多重インバータ装置を示す回路構成図。

以下、本願発明における直列多重インバータ装置の実施形態１～４を図１～図１３に基づいて詳述する。

［実施形態１］
本実施形態１は、図１３に示す直列多重インバータ装置を例として、各ユニット，各スイッチング素子で発生する損失を均一にする方法を説明する。まず、図１３に示す直列多重インバータ装置の構成について説明する。

図１３に示すように、本実施形態１における直列多重インバータ装置は、２つの第１ユニット１１と第２ユニット１２を備える。第１ユニット１１はスイッチング素子Ｕ１，Ｖ１，Ｘ１，Ｙ１がブリッジ接続され、第２ユニット１２はスイッチング素子Ｕ２，Ｖ２，Ｘ２，Ｙ２がブリッジ接続される。

第１ユニット１１のスイッチング素子Ｖ１，Ｙ１の共通接続点と第２ユニット１２のスイッチング素子Ｕ２，Ｘ２の共通接続点が接続される。このように、各ユニットは単相インバータの構成をとっている。

スイッチング素子Ｕ１，Ｘ１の共通接続点とスイッチング素子Ｖ１，Ｙ１の共通接続点との間を第１ユニット１１の出力電圧Ｖｏ１とし、スイッチング素子Ｕ２，Ｘ２の共通接続点とスイッチング素子Ｖ２，Ｙ２の共通接続点との間を第２ユニット１２の出力電圧Ｖｏ２とする。また、第１ユニット１１のスイッチング素子Ｕ１，Ｘ１の共通接続点と、第２ユニット１２のスイッチング素子Ｖ２，Ｙ２の共通接続点との間を合計出力電圧Ｖｏとする。

図１に実施形態１のパルス幅変調回路のブロック図を示す。 入力信号ｐは、ゲート閾値の切替周期で０から１に徐々に増加する信号である。入力信号ｐは、図２に示す波形の横軸（時間軸）に対応する。

テーブル２は、入力信号ｐを入力し、予め保存された入力信号ｐに対応したゲート閾値Ｖｔｈ１ａを参照し、出力する。

加算器１ａ，１ｂ，１ｃは、入力信号ｐに固定のオフセット値１／２，１／４，３／４をそれぞれ加算する。テーブル２は、入力信号ｐ＋１／２，ｐ＋１／４，ｐ＋３／４を入力し、入力信号ｐ＋１／２，ｐ＋１／４，ｐ＋３／４の小数点以下の数値を参照し、対応したゲート閾値Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂを出力する。テーブル２自体はゲート閾値Ｖｔｈ１ａを算出するテーブル２と同一であり、入力信号のみがｐ，ｐ＋１／２，ｐ＋１／４，ｐ＋３／４と異なる。

Ｖｔｈ１ａ，Ｖｔｈ１ｂは第１ユニット１１用のゲート閾値である。Ｖｔｈ２ａ，Ｖｔｈ２ｂは第２ユニット１２用のゲート閾値である。

電圧指令値Ｖｒｅｆは予め振幅・周波数の決められた正弦波などが与えられる場合や、出力電圧や出力電流を指令値通りにするフィードバック制御によって得られる場合がある。

減算器３ａ～３ｄは、電圧指令値Ｖｒｅｆとゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂとの差をそれぞれ演算する。

比較器４ａ～４ｄは、減算器３ａ～３ｄの演算結果を入力し、０と比較する。ただし、比較器４ａ，４ｃと比較器４ｂ，４ｄとで大小関係が異なる。

比較器４ａは、減算器３ａの演算結果が０よりも大きいとき、すなわち、Ｖｒｅｆ＞Ｖｔｈ１ａのとき１を出力し、Ｖｒｅｆ≦Ｖｔｈ１ａのとき０を出力する。比較器４ｂは、減算器３ｂの演算結果が０よりも小さいとき、すなわち、Ｖｒｅｆ＜Ｖｔｈ１ｂのとき１を出力し、Ｖｒｅｆ≧Ｖｔｈ１ｂのとき０を出力する。比較器４ｃは、減算器３ｃの演算結果が０よりも大きいとき、すなわち、Ｖｒｅｆ＞Ｖｔｈ２ａのとき１を出力し、Ｖｒｅｆ≦Ｖｔｈ２ａのとき０を出力する。比較器４ｄは、減算器３ｄの演算結果が０よりも小さいとき、すなわち、Ｖｒｅｆ＜Ｖｔｈ２ｂのとき１を出力し、Ｖｒｅｆ≧Ｖｔｈ２ｂのとき０を出力する。

デッドタイム処理器５ａ～５ｄは、比較器４ａ～４ｄの出力を入力とし、デッドタイムを付加してゲート信号ＧＵ１，ＧＸ１，ＧＶ１，ＧＹ１，ＧＵ２，ＧＸ２，ＧＶ２，ＧＹ２を生成する。なお、ＧＵ１、ＧＸ１、ＧＶ１、ＧＹ１、ＧＵ２、ＧＸ２、ＧＶ２、ＧＹ２は、図１３のスイッチング素子Ｕ１、Ｘ１、Ｖ１、Ｙ１、Ｕ２、Ｘ２、Ｖ２、Ｙ２のゲート信号である。

本実施形態１におけるテーブルの内容を図２，図３に示す。図２，図３では、横軸を入力信号ｐ，縦軸を出力するゲート閾値Ｖｔｈとしている。入力信号ｐに対応するゲート閾値Ｖｔｈ１ａを太い実線で、入力信号ｐ＋０．５に対応するゲート閾値Ｖｔｈ１ｂを破線で示している。同様に、入力信号ｐ十０．２５に対応するゲート閾値Ｖｔｈ２ａを太い実線で、入力信号ｐ＋０．７５に対応するゲート閾値Ｖｔｈ２ｂを破線で示している。

図２，図３の波形では、０＜ｐ＜１の範囲を示している。入力信号ｐが範囲外の場合でも、ｎが整数ならばゲート閾値Ｖｔｈの波形はＶｔｈ（ｎ＋ｐ）＝Ｖｔｈ（ｐ）が成立する周期性のあるものである。

図２，図３では、Ｖｔｈ１ａ＝－Ｖｔｈ１ｂ，Ｖｔｈ２ａ＝－Ｖｔｈ２ｂの関係にある。

下記の表１は、図２において電圧指令値Ｖｒｅｆの周期と、各ゲート閾値の大小関係を示した表である。

図２や表１からわかるように、各ゲート閾値は少なくとも電圧指令値Ｖｒｅｆの１周期の間一定の値をとっている。

本実施形態１は、ゲート信号生成のために電圧指令値Ｖｒｅｆと比較するゲート閾値Ｖｔｈ１ａ、Ｖｔｈ１ｂ、Ｖｔｈ２ａ、Ｖｔｈ２ｂを周期的に変化させることで、ゲート信号を他のユニットのものに切り替え、ユニットで生じる損失を均一にするものである。

図２に、本実施形態１によって得られる各スイッチング素子のゲート信号ＧＵ１、ＧＸ１、ＧＶ１、ＧＹ１、ＧＵ２、ＧＸ２、ＧＶ２、ＧＹ２、ユニットの出力電圧Ｖｏ１、Ｖｏ２を併せて示す。各ゲート信号が１のとき、対応するスイッチング素子がＯＮ状態となる。各ゲート信号が０のとき、対応するスイッチング素子がＯＦＦ状態となる。

導通損の責務均等化について説明する。図２ではゲート閾値Ｖｔｈ１ａとゲート閾値Ｖｔｈ１ｂの大小関係が周期的に反転している。Ｖｔｈ１ａ＞Ｖｔｈ１ｂである図２の両端ではスイッチング素子Ｘ１、Ｙ１のＯＮ期間が長く、Ｖｔｈ１ａ＜Ｖｔｈ１ｂである図２の中央（ｐ＝４／８）付近ではスイッチング素子Ｕ１、Ｖ１のＯＮ期間が長い。

基本波８周期の平均では、すべてのスイッチング素子のＯＮ時間が等しくなり、これによりスイッチング素子で発生する導通損を揃えることができる。

次にスイッチング損について説明する。スイッチング素子Ｕ１のターンＯＮについて着目すると、出力電流Ｉｏがピーク付近でのターンＯＮが４回、ある程度小さくなったところでのターンＯＮが２回、零付近でのターンＯＮが２回である。

スイッチング素子Ｙ２についても同様に確認すると、出力電流Ｉｏがピーク付近でターンＯＮが４回、ある程度小さくなったところでのターンＯＮが２回、零付近でのターンＯＮが２回であり、基本波８周期の間において、スイッチング素子Ｕ１とほぼ同じ大きさの電流をスイッチングしていることがわかる。これは、すべてのスイッチング素子について、またターンＯＦＦについても同様である。

出力電圧の基本波１周期の単位でスイッチングするスイッチング素子を入れ替えているため、特定のスイッチング素子が特定の位相でのみスイッチングすることを避けることができる。電圧指令値Ｖｒｅｆ、出力電流Ｉｏの波形が変化しなければ、任意の電圧指令値Ｖｒｅｆ、出力電流Ｉｏでスイッチング損失を揃えることができる。

本実施形態１では、図２に示すように、任意の８周期において各スイッチング素子で発生する損失は等しくなるが、特定の１周期のみ抽出すると各スイッチング素子の損失はばらつく。しかし、スイッチング素子や冷却機構にはある程度の熱容量があり、基本波１周期間での温度上昇のばらつきはこの熱容量で吸収されるためほとんど発生しない。

ある程度長い周期におけるスイッチング素子での発生損失を均一にすれば、各スイッチング素子の温度上昇を揃えることができ、温度脈動も小さくすることができる。

また、本実施形態１には各ユニットの有効電力責務を均等化する効果もある。出力電圧Ｖｏ１，Ｖｏ２を見ると狭いパルス幅（網掛け部）と広いパルス幅（黒色部）が２周期ごとに現れている。

狭いパルス幅では合計出力電圧Ｖｏと出力電流Ｉｏの極性が等しく、有効電力のみが出力されている。広いパルス幅では有効電力（黒色部）だけでなく無効電力（斜線部）も出力され、出力される有効電力は広いパルス幅の方が大きい。

このため、特定の１周期では有効電力責務はばらつく。しかし、電圧のパルス幅が周期的に切り替わるため、出力される電力も切り替わり、８周期の平均では各ユニットの有効電力責務を均等にすることができる。

通常、インバータではスイッチングサージ吸収や動作の安定化のため直流側にある程度の容量のコンデンサを接続する。そのため、短い周期の電力脈動であればコンデンサによって吸収できる。本実施形態１では、コンデンサでは吸収できない長い周期の電力脈動を抑制することができる。これにより、各ユニットに入力する直流電力の責務を均等にすることができる。

本実施形態１は電圧指令値Ｖｒｅｆの８周期をゲート閾値の切替周期としているが、この周期は変更することができる。（ただし、ゲート閾値の切替周期は電圧指令値Ｖｒｅｆの周期の整数倍とする。）電圧指令値Ｖｒｅｆの周波数が高く、温度脈動が問題にならない場合やインバータに十分大きな容量の直流コンデンサを接続している場合はゲート閾値の切替周期を長くしてもよい。

図４に電圧指令値Ｖｒｅｆの振幅が小さいときに、実施形態１を適用した場合を示す。図１７とは異なり、出力電圧Ｖｏ１、Ｖｏ２に直流のオフセットは生じない。そのため、本実施形態１は図１８のように第１，第２ユニット１１，１２をトランスＴｒ１，Ｔｒ２で多重化した構成にも適用することができる。

さらに、本実施形態１では図１８の構成におけるトランスＴｒ１，Ｔｒ２の磁束密度が小さくなるという特長もある。図４の最下段に出力電圧Ｖｏ１の積分結果∫Ｖｏ１ｄｔを示す。積分結果∫Ｖｏ１ｄｔはプラス側とマイナス側に均等に振れ絶対値が小さい。積分結果∫Ｖｏ１ｄｔはトランスＴｒ１，Ｔｒ２の磁束密度に比例するため、トランスＴｒ１，Ｔｒ２の磁束密度が小さくなることを示している。磁束密度が小さければ、トランスＴｒ１，Ｔｒ２の鉄心断面積を小さくしてもトランスＴｒ１，Ｔｒ２が偏磁しにくくなり、トランスＴｒ１，Ｔｒ２のコスト・重量・体積を小さくすることができる。

図２、図４では、電圧指令値Ｖｒｅｆのプラス側ピーク時にゲート閾値を変化させている。電圧指令値Ｖｒｅｆのマイナス側ピーク時にゲート閾値を変化させてもよい。図３がその例である。

図３では、ゲート閾値Ｖｔｈ１ａ＝－Ｖｔｈ１ｂ、Ｖｔｈ２ａ＝－Ｖｔｈ２ｂの関係にある。下記の表２は、図３において電圧指令値Ｖｒｅｆの周期と各ゲート閾値の大小関係を示した表である。

以上示したように、本実施形態１によれば、 各ユニット、各スイッチング素子で発生する損失を均一にすることができる。これにより装置の熱設計が容易になり、また負荷変動時に特定のユニットのみ温度が大きく変動するといった事態がなくなるため、スイッチング素子やユニットの熱疲労を抑制することができる。

これにより、インバータ装置を長寿命化できる。さらに、損失の均―化によって、損失の小さいユニットに対しての過剰設計がなくなり、インバータ装置の低コスト化、小型化を図ることが可能となる。

また、各ユニットの有効電力責務を均一にすることもできる。さらに、各ユニットの出力電圧Ｖｏ１，Ｖｏ２に直流オフセットを含まないため、図１８のように直流電源１３を共通化して第１，第２ユニット１１，１２の交流側出力にトランスＴｒ１，Ｔｒ２を接続し多重化した構成において、トランスＴｒ１，Ｔｒ２の偏磁を抑制し、トランスＴｒ１，Ｔｒ２のコスト・重量を低減することができる。

［実施形態２］
図５に、本実施形態２によって得られる各スイッチング素子の状態、各ユニットの出力電圧Ｖｏ１、Ｖｏ２を示す。図２との違いは、ゲート閾値が変化するときの入力信号ｐに一部差があるのみである。

本実施形態２は、実施形態１とはゲート閾値を変化させるタイミングが異なる。ゲート閾値の変化前・変化後の値が両方ともプラスの場合、電圧指令値Ｖｒｅｆのプラス側ピーク時ではなくマイナス側ピーク時でゲート閾値を変化させている。

それ以外の場合は、電圧指令値Ｖｒｅｆのプラス側ピーク時にゲート閾値を切り替えている。

以下の表３は、図５において電圧指令値Ｖｒｅｆの周期と各ゲート閾値の大小関係を示した表である。

図５や表３からわかるように、各ゲート閾値は少なくとも電圧指令値Ｖｒｅｆの半周期の間一定の値をとっている。

実施形態１に比べて各スイッチング素子のスイッチングタイミングと第１，第２ユニット１１，１２の出力電圧Ｖｏ１、Ｖｏ２は異なるが、合計出力電圧Ｖｏの波形は同じものが得られる。本実施形態２においても実施形態１と同様に各スイッチング素子、各ユニットで発生する損失の均等化、ユニット出力電力の均等化の効果が得られる。

本実施形態２は、電圧指令値Ｖｒｅｆの振幅が小さいときに実施形態１よりもスイッチング損失を低減できる特徴がある。図６に電圧指令値Ｖｒｅｆの振幅が小さい場合の各スイッチング素子の状態、第１，第２ユニット１１，１２の出力電圧Ｖｏ１，Ｖｏ２を示す。実施形態１では、図４に示すようにゲート閾値Ｖｔｈを変化させる時にゲート閾値と電圧指令値Ｖｒｅｆが交差してしまうことがある（例：Ａ点）。

しかし、本実施形態２では図６に示すように、ゲート閾値の変化前・変化後の値が両方ともプラスの場合は電圧指令値Ｖｒｅｆがマイナス側ピーク時に変化させるため、ゲート閾値が変化するタイミングで電圧指令値Ｖｒｅｆとゲート閾値が交差しない。

図６では図４に比べて各スイッチング素子のスイッチング回数が減少していることを確認できる。図４では１０回、図６では８回である。スイッチング回数が減少すればスイッチング損失も下がるため、本実施形態２は実施形態１よりも効率を向上させることができる。

しかしながら、図１８のような第１，第２ユニット１１，１２をトランスＴｒ１，Ｔｒ２で多重化した構成の場合、本実施形態２は実施形態１よりもトランスＴｒ１，Ｔｒ２が飽和しやすくなるという問題がある。図６の最下段に出力電圧Ｖｏ１の積分結果∫Ｖｏ１ｄｔを示す。図４とは異なり積分結果∫Ｖｏ１ｄｔはマイナス側にだけ振れ、絶対値が図４のものよりも大きくなっている。これは、トランスＴｒ１，Ｔｒ２の磁束密度が２倍に増加することを示している。

トランスＴｒ１，Ｔｒ２の偏磁を防ぐためには、実施形態１に比べてトランスＴｒ１，Ｔｒ２の鉄心断面積を２倍にしなければならない。ただし、図１３のようにトランスＴｒ１，Ｔｒ２を使用せず、第１，第２ユニット１１，１２を直接多重接続する構成ならば、問題なく適用することができ、スイッチング損失の低減の効果を得られる。

以上示したように、本実施形態２によれば、 実施形態１と同様の作用効果を奏する。また、ゲート閾値の切り替えを行ってもスイッチング回数が増加しないため、実施形態１に比べてスイッチング損失を小さくすることができ、さらなる長寿命化を図ることができる。さらに、トランスＴｒ１，Ｔｒ２を使用しない構成においては、インバータ装置の低コスト化、小型化を図ることができる。

［実施形態３］
図７に本実施形態３の１相あたりの主回路構成図を示す。本実施形態３は単相インバータの第１～第４ユニット１１～１４を４多重接続に拡張したものである。

図８に本実施形態３の制御ブロック図を示す。実施形態１と同様の箇所は同一符号を付してその説明を省略する。

加算器１ｄ，１ｅ，１ｆ，１ｇは、入力信号ｐに１／８，５／８，３／８，７／８をそれぞれ加算する。テーブル２は、入力信号ｐ＋１／８，ｐ＋５／８，ｐ＋３／８，ｐ＋７／８を入力し、入力信号ｐ＋１／８，ｐ＋５／８，ｐ＋３／８，ｐ＋７／８の小数点以下の数値を参照し、対応したゲート閾値Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂを出力する。

減算器３ｅ～３ｈは、電圧指令値Ｖｒｅｆとゲート閾値Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂとの差を演算する。比較器４ｅ～４ｈは、減算器３ｅ～３ｈの演算結果を入力し、０と比較する。ただし、比較器４ｅ，４ｇと比較器４ｆ，４ｈとで大小関係が異なる。

比較器４ｅは、減算器３ｅの演算結果が０よりも大きいとき、すなわち、Ｖｒｅｆ＞Ｖｔｈ３ａのとき１を出力し、Ｖｒｅｆ≦Ｖｔｈ３ａのとき０を出力する。比較器４ｆは、減算器３ｆの演算結果が０よりも小さいとき、すなわち、Ｖｒｅｆ＜Ｖｔｈ３ｂのとき１を出力し、Ｖｒｅｆ≧Ｖｔｈ３ｂのとき０を出力する。比較器４ｇは、減算器３ｇの演算結果が０よりも大きいとき、すなわち、Ｖｒｅｆ＞Ｖｔｈ４ａのとき１を出力し、Ｖｒｅｆ≦Ｖｔｈ４ａのとき０を出力する。比較器４ｈは、減算器３ｈの演算結果が０よりも小さいとき、すなわち、Ｖｒｅｆ＜Ｖｔｈ４ｂのとき１を出力し、Ｖｒｅｆ≧Ｖｔｈ４ｂのとき０を出力する。

デッドタイム処理器５ｅ～５ｈは、比較器４ｅ～４ｈの出力を入力とし、デッドタイムを付加してゲート信号ＧＵ３，ＧＸ３，ＧＶ３，ＧＹ３，ＧＵ４，ＧＸ４，ＧＶ４，ＧＹ４を生成する。なお、ＧＵ３、ＧＸ３、ＧＶ３、ＧＹ３、ＧＵ４、ＧＸ４、ＧＶ４、ＧＹ４は、図７のスイッチング素子Ｕ３、Ｘ３、Ｖ３、Ｙ３、Ｕ４、Ｘ４、Ｖ４、Ｙ４のゲート信号である。

本実施形態３におけるテーブルの内容を図９，図１０に示す。ユニットが４台に増加したため出力するゲート閾値Ｖｔｈも８つの値をとる。これら８つの値を入力信号ｐに応じて周期的に切り替え、ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂ，Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂとして出力する。

図９，図１０では、ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ２ａ，Ｖｔｈ３ａ，Ｖｔｈ４ａを実線，ゲート閾値Ｖｔｈ１ｂ，Ｖｔｈ２ｂ，Ｖｔｈ３ｂ，Ｖｔｈ４ｂを破線で示している。

本実施形態３は、実施形態２を第１～第４ユニット１１～１４の４多重接続に拡張したものである。拡張する場合は電圧指令値Ｖｒｅｆと比較するゲート閾値の数が増加するため、それに併せてテーブルを図９，図１０のように変更すれば対応することができる。

本実施形態３は４多重接続のため、ゲート閾値は８個となる。図９、図１０は８個のゲート閾値を周期的に変化させるテーブルの一例である。なお、図９，図１０において、ゲート信号は、代表として第１ユニット１１のゲート信号ＧＵ１、ＧＸ１、ＧＶ１、ＧＹ１のみを示している。

図９のテーブルは、切り替え前のゲート閾値Ｖｔｈの符号がマイナスで、かつ、最大のマイナスの値Ｖｔｈ－ｍａｘ以外ならば、電圧指令値Ｖｒｅｆがプラス側ピークのタイミングでゲート閾値Ｖｔｈが切り替わる。ここでの最大のマイナスの値Ｖｔｈ－ｍａｘとは、図９に示すように、最も０に近いマイナスのゲート閾値のことである。

切り替え前のゲート閾値Ｖｔｈの符号がプラスならば、電圧指令値Ｖｒｅｆがマイナス側ピークのタイミングでゲート閾値Ｖｔｈが切り替わる。

切り替え前のゲート閾値Ｖｔｈが最大のマイナスの値Ｖｔｈ－ｍａｘの場合は、電圧指令値Ｖｒｅｆがプラス側ピークのタイミングでゲート閾値Ｖｔｈが切り替わる場合と、電圧指令値Ｖｒｅｆがマイナス側ピークのタイミングでゲート閾値Ｖｔｈが切り替わる場合とが混在する。その例を示す。

図９のＡ点では、電圧指令値Ｖｒｅｆがプラス側ピークのタイミングで太線のゲート閾値Ｖｔｈ１ａがＶｔｈ－ｍａｘから変化している。図１２のＢ点では、電圧指令値Ｖｒｅｆがマイナス側ピークのタイミングで太線のゲート閾値Ｖｔｈ１ａがＶｔｈ－ｍａｘから変化している。

下記の表４は、図９において、電圧指令値Ｖｒｅｆの周期と各ゲート閾値の関係を示した表である。

図１０のテーブルは、切り替え前のゲート閾値Ｖｔｈの符号がプラスで、かつ、最小のプラスの値Ｖｔｈ＋ｍｉｎ以外ならば、電圧指令値Ｖｒｅｆがマイナス側ピークのタイミングでゲート閾値Ｖｔｈが切り替わる。ここでの最小のプラスの値Ｖｔｈ＋ｍｉｎとは、図１０に示すように、最も０に近いプラスのゲート閾値のことである。

切り替え前のゲート閾値Ｖｔｈの符号がマイナスであれば、電圧指令値Ｖｒｅｆがプラス側ピークのタイミングでゲート閾値Ｖｔｈが切り替わる。切り替え前のゲート閾値Ｖｔｈが最小のプラスの値Ｖｔｈ＋ｍｉｎの場合は、電圧指令値Ｖｒｅｆがプラス側ピークのタイミングでゲート閾値Ｖｔｈが切り替わる場合と、電圧指令値Ｖｒｅｆがマイナス側ピークのタイミングでゲート閾値Ｖｔｈが切り替わる場合とが混在する。

その例を示す。図１０のＡ点では、電圧指令値Ｖｒｅｆがマイナス側ピークのタイミングで太線のゲート閾値Ｖｔｈ１ａがＶｔｈ＋ｍｉｎから変化している。図１０のＢ点では、電圧指令値Ｖｒｅｆがプラス側ピークのタイミングで太線のゲート閾値Ｖｔｈ１ａがＶｔｈ＋ｍｉｎから変化している。

下記の表５は、図１０において、電圧指令値Ｖｒｅｆの周期と各ゲート閾値の大小関係を示した表である。

この切り替え動作によって、実施形態２と同様にゲート閾値の切り替えでスイッチングが発生しないようにした。

また、図９，図１０では、ゲート閾値の切り替え時にゲート閾値を一部２段変化させている（例：図９のＣ点）。これにより、ゲート閾値が切り替わる間隔は、基本的に、実施形態１、２同様、電圧指令値Ｖｒｅｆの１周期に保ち、かつ、インバータのユニット直列数が２倍（２直列→４直列）に増加しても、ゲート閾値の切替１周期を電圧指令値Ｖｒｅｆの８周期に抑えることができる。

この効果として、ユニット増加時のゲート閾値の切り替え１周期にかかる時間を短くし、各ユニット・各スイッチング素子の温度上昇のばらつきを小さくすることができる。また、ユニットの出力電力責務の変動周期も短くすることができる。

ただし、１段変化させる場合に比べてゲート切り替え時の出力電圧パルス幅の変化は大きくなり、トランスが偏磁しやすくなる。このような場合、実施形態１と同様にゲート閾値Ｖｔｈを切り替えるタイミングを電圧指令値Ｖｒｅｆのプラス側ピークで統一することで偏磁を抑制することができる。

本実施形態３はユニットの４多重接続であるが、同様の拡張を行うことにより多重数を増加することができる。多重数をｎとすると、図８の左下の加算器（図８では１ａ～１ｇ）に加算するオフセット値は、１／２ｎ，２／２ｎ，…，（２ｎ－１）／２ｎとなる。（ただし、この順番ではない。）
以上示したように、本実施形態３によれば、各ユニット，各スイッチング素子で発生する損失を均一にすることができる。

また、本実施形態３により熱責務変動の周期を短くすることができ、各ユニット，各スイッチング素子の温度変動の大きさを小さくすることができる。このため、実施形態１や実施形態２に比べ、熱疲労を抑制する効果が高く、さらなる長寿命化ができる。

［実施形態４］
図１１に本実施形態４の制御ブロックを示す。実施形態１と同様の箇所は同一の符号を付してその説明を省略する。

キャリア三角波発生器６は、キャリア三角波を出力する。加算器７ａ～７ｄは、テーブル２から出力されたゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂにキャリア三角波を加算する。加算器７ａ～７ｄの出力はオフセットが重畳されたキャリア三角波ｃ１ａ，ｃ１ｂ，ｃ２ａ，ｃ２ｂとなり、電圧指令値Ｖｒｅｆとの差を演算する減算器３ａ～３ｄに入力される。

本実施形態４のテーブル２は、図２に示す実施形態１のテーブルと同一のものを使用する。

本実施形態４は、ゲート信号生成のための比較用信号として、実施形態１に示す固定値ではなく、特許文献１に示すキャリア三角波を用いた方式である。

本実施形態４は、実施形態１～３と比較して出力電圧をより正弦波に近づけることができ、高調波電圧を抑制できる。そのため、図１３や図７の直列多重インバータ装置の出力に高調波除去用のＬＣフィルタを接続する必要がなくなる。もしくは、ＬＣフィルタを小型化することができる、
図１２に本実施形態４で得られるキャリア三角波ｃ１ａの波形を示す。キャリア三角波に重畳するオフセットを周期的に切り替えることで、実施形態１同様に各ユニット・各スイッチング素子の熱責務を均等にすることができる。

以上示したように、本実施形態４によれば、キャリア三角波を使用してゲート信号を生成する場合、各ユニット、各スイッチング素子で発生する損失を均一にすることができ、実施形態１と同じ効果を得ることができる。

また、実施形態２と組み合わせ、重畳するオフセットを変更してスイッチング回数の増加を抑制することができる。また、実施形態３と組み合わせ３台以上のユニットを直列接続した構成にも対応することができる。

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

Ｖｒｅｆ…電圧指令値
Ｖｔｈ１ａ～Ｖｔｈ４ｂ…ゲート閾値
Ｖｏ１，Ｖｏ２…出力電圧
Ｖｏ…合計出力電圧
Ｉｏ…出力電流

Claims (11)

1. 複数の単相インバータのユニットを直列接続して構成され、出力周波数１ｋＨｚ以上の単相電圧を出力する直列多重インバータ装置であって、
   前記各ユニットごとに、電圧指令値と、少なくとも前記電圧指令値の半周期の間一定の値をとる２種類のゲート閾値とを比較して、スイッチング素子のゲート信号を生成するパルス幅変調回路を備え、
   前記ゲート閾値はすべて異なる値をとり、
   前記ゲート閾値を周期的に切り換え、
   前記ゲート閾値の切替周期は前記電圧指令値の周期の整数倍とし、
   前記電圧指令値のプラス側のピーク時に前記ゲート閾値を切り換えることを特徴とする直列多重インバータ装置。
2. 前記単相インバータとして、第１ユニットと第２ユニットとを備え、
   前記第１ユニットのゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに絶対値が等しく符号が反対の値であり、
   前記第２ユニットのゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに絶対値が等しく符号が反対の値であり、
   前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂは、以下の表１に示す大小関係となることを特徴とする請求項１記載の直列多重インバータ装置。
   

   

   ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値
3. 複数の単相インバータのユニットを直列接続して構成され、出力周波数１ｋＨｚ以上の単相電圧を出力する直列多重インバータ装置であって、
   前記各ユニットごとに、電圧指令値と、少なくとも前記電圧指令値の半周期の間一定の値をとる２種類のゲート閾値とを比較して、スイッチング素子のゲート信号を生成するパルス幅変調回路を備え、
   前記ゲート閾値はすべて異なる値をとり、
   前記ゲート閾値を周期的に切り換え、
   前記ゲート閾値の切替周期は前記電圧指令値の周期の整数倍とし、
   前記電圧指令値のマイナス側のピーク時に前記ゲート閾値を切り換えることを特徴とする直列多重インバータ装置
4. 前記単相インバータとして、第１ユニットと第２ユニットとを備え、
   前記第１ユニットの前記ゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに絶対値が等しく符号が反対の値であり、
   前記第２ユニットの前記ゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに絶対値が等しく符号が反対の値であり、
   前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂは、以下の表２に示す大小関係となることを特徴とする請求項３記載の直列多重インバータ装置。
   

   

   ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値
5. 複数の単相インバータのユニットを直列接続して構成され、出力周波数１ｋＨｚ以上の単相電圧を出力する直列多重インバータ装置であって、
   前記各ユニットごとに、電圧指令値と、少なくとも前記電圧指令値の半周期の間一定の値をとる２種類のゲート閾値とを比較して、スイッチング素子のゲート信号を生成するパルス幅変調回路を備え、
   前記ゲート閾値はすべて異なる値をとり、
   前記ゲート閾値を周期的に切り換え、
   前記ゲート閾値の切替周期は前記電圧指令値の周期の整数倍とし、
   前記ゲート閾値の切り換えのタイミングは、
   変化前後の前記ゲート閾値が共にプラスとなるパターンの場合、前記出力電圧指令値のマイナス側ピーク時とし、
   上記以外の前記ゲート閾値を切り換えるパターンの場合、前記電圧指令値のプラス側ピーク時としたことを特徴とする直列多重インバータ装置。
6. 前記単相インバータとして、第１ユニットと第２ユニットを備え、
   前記第１ユニットの前記ゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに符号が反対の値であり、
   前記第２ユニットの前記ゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに符号が反対の値であり、
   前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｂ２ａ，Ｖｔｈ２ｂは、以下の表３の大小関係となることを特徴とする請求項５記載の直列多重インバータ装置。
   

   

   ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値
7. 複数の単相インバータのユニットを直列接続して構成され、出力周波数１ｋＨｚ以上の単相電圧を出力する直列多重インバータ装置であって、
   前記各ユニットごとに、電圧指令値と、少なくとも前記電圧指令値の半周期の間一定の値をとる２種類のゲート閾値とを比較して、スイッチング素子のゲート信号を生成するパルス幅変調回路を備え、
   前記ゲート閾値はすべて異なる値をとり、
   前記ゲート閾値を周期的に切り換え、
   前記ゲート閾値の切替周期は前記電圧指令値の周期の整数倍とし、
   前記ゲート閾値の切り換えのタイミングは、
   切り換え前の前記ゲート閾値がマイナス、かつ、最も０に近いマイナスのゲート閾値以外であれば、前記電圧指令値のプラス側ピーク時とし、
   切り換え前の前記ゲート閾値がプラスの値であれば、前記電圧指令値のマイナス側ピーク時とし、
   切り換え前の前記ゲート閾値が、最も０に近いマイナスのゲート閾値であれば、前記電圧指令値のプラス側ピーク時とする場合とマイナス側ピークとする場合が混在することを特徴とする直列多重インバータ装置。
8. 前記単相インバータとして、第１ユニットと第２ユニットと第３ユニットと第４ユニットとを備え、
   前記第１ユニットの前記ゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに符号が反対の値であり、
   前記第２ユニットの前記ゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに符号が反対の値であり、
   前記第３ユニットの前記ゲート閾値のＶｔｈ３ａとＶｔｈ３ｂは、互いに符号が反対の値であり、
   前記第４ユニットの前記ゲート閾値のＶｔｈ４ａとＶｔｈ４ｂは、互いに符号が反対の値であり、
   前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ，Ｖｔｈ２ｂ、Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂは、以下の表４に示す大小関係となることを特徴とする請求項７記載の直列多重インバータ装置。
   

   

   ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値
9. 複数の単相インバータのユニットを直列接続して構成され、出力周波数１ｋＨｚ以上の単相電圧を出力する直列多重インバータ装置であって、
   前記各ユニットごとに、電圧指令値と、少なくとも前記電圧指令値の半周期の間一定の値をとる２種類のゲート閾値とを比較して、スイッチング素子のゲート信号を生成するパルス幅変調回路を備え、
   前記ゲート閾値はすべて異なる値をとり、
   前記ゲート閾値を周期的に切り換え、
   前記ゲート閾値の切替周期は前記電圧指令値の周期の整数倍とし、
   前記ゲート閾値の切り換えのタイミングは、
   切り換え前の前記ゲート閾値がプラスで、かつ、最も０に近いプラスのゲート閾値以外であれば、前記電圧指令値のマイナス側ピーク時とし、
   切り換え前の前記ゲート閾値がマイナスの値であれば、電圧指令値のプラス側ピーク時とし、
   切り換え前のゲート閾値が、最も０に近いプラスのゲート閾値であれば、前記電圧指令値のプラス側ピーク時とする場合とマイナス側ピーク時とする場合が混在していることを特徴とする直列多重インバータ装置。
10. 前記単相インバータとして、第１ユニットと第２ユニットと第３ユニットと第４ユニットとを備え、
    前記第１ユニットの前記ゲート閾値のＶｔｈ１ａとＶｔｈ１ｂは、互いに符号が反対の値であり、
    前記第２ユニットの前記ゲート閾値のＶｔｈ２ａとＶｔｈ２ｂは、互いに符号が反対の値であり、
    前記第３ユニットの前記ゲート閾値のＶｔｈ３ａとＶｔｈ３ｂは、互いに符号が反対の値であり、
    前記第４ユニットの前記ゲート閾値のＶｔｈ４ａとＶｔｈ４ｂは、互いに符号が反対の値であり、
    前記ゲート閾値Ｖｔｈ１ａ，Ｖｔｈ１ｂ，Ｖｔｈ２ａ、Ｖｔｈ２ｂ，Ｖｔｈ３ａ，Ｖｔｈ３ｂ，Ｖｔｈ４ａ，Ｖｔｈ４ｂは、以下の表５に示す大小関係となることを特徴とする請求項９記載の直列多重インバータ装置。
    

    

    ｐ：ゲート閾値の切替周期で０から１に徐々に変化する値
11. 前記各ユニットの前記ゲート閾値にキャリア三角波を重畳させることを特徴とする請求項１～１０のうち何れかに記載の直列多重インバータ装置。

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