JP6985875B2 - Digital-to-analog conversion circuit - Google Patents
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Description
本発明は、半導体集積回路及びデジタル−アナログ変換回路、並びに半導体集積回路の駆動方法に関し、特に、MOS電界効果トランジスタを含む半導体集積回路及びデジタル−アナログ変換回路、並びに半導体集積回路の駆動方法に関する。 The present invention relates to a semiconductor integrated circuit, a digital-analog conversion circuit, and a method for driving the semiconductor integrated circuit, and more particularly to a semiconductor integrated circuit including a MOS field effect transistor, a digital-analog conversion circuit, and a method for driving the semiconductor integrated circuit.
近年、ディープサブミクロン技術による半導体集積回路の微細化によって高集積化が進展するに伴い、半導体集積回路を構成するMOS電界効果トランジスタの微細化によるリーク電流の増加が問題となりつつある。リーク電流は、例えば、MOS電界効果トランジスタのゲート絶縁膜の厚さと、ゲート長の長さを増加させることで減少させることができる。しかしながら、MOS電界効果トランジスタの動作速度は、ゲート絶縁膜の厚さと、ゲート長の長さが増加するに従って低下する。そのため、高速な処理速度が要求される用途の半導体集積回路においては、高速な処理速度を実現しつつ、如何にしてリーク電流を低下させるかが問題となる。 In recent years, with the progress of high integration due to the miniaturization of semiconductor integrated circuits by deep submicron technology, the increase in leakage current due to the miniaturization of MOS field effect transistors constituting the semiconductor integrated circuits is becoming a problem. The leakage current can be reduced, for example, by increasing the thickness of the gate insulating film of the MOS field effect transistor and the length of the gate length. However, the operating speed of the MOS field effect transistor decreases as the thickness of the gate insulating film and the length of the gate length increase. Therefore, in semiconductor integrated circuits for applications that require high processing speed, the problem is how to reduce the leakage current while achieving high processing speed.
半導体集積回路において、高速な処理速度を実現しつつ、リーク電流を低下させることを目的とする技術の一例として、MOS電界効果トランジスタで構成される主回路と、待機時にイネーブル信号をOFFすることで主回路のリーク電流経路を遮断するリーク電流遮断用のMOS電界効果トランジスタとを備え、リーク電流遮断用のMOS電界効果トランジスタは、主回路を構成するMOS電界効果トランジスタよりもチャネル長が長いトランジスタ回路が知られている(例えば、特許文献1を参照)。 As an example of a technology aimed at reducing leakage current while achieving high-speed processing speed in a semiconductor integrated circuit, a main circuit composed of MOS field-effect transistors and an enable signal being turned off during standby are used. A MOS field-effect transistor for cutting the leak current that cuts off the leak current path of the main circuit is provided, and the MOS field-effect transistor for cutting the leak current is a transistor circuit having a longer channel length than the MOS field-effect transistor that constitutes the main circuit. Is known (see, for example, Patent Document 1).
また、他の技術の一例として、MOS電界効果トランジスタで構成される論理回路と、待機時にイネーブル信号をOFFすることで論理回路のリーク電流経路を遮断するリーク電流遮断用のMOS電界効果トランジスタとを備え、リーク電流遮断用のMOS電界効果トランジスタは、論理回路を構成するMOS電界効果トランジスタよりもリーク電流が小さい半導体集積回路が知られている(例えば、特許文献2を参照)。 Further, as an example of other technologies, a logic circuit composed of a MOS field-effect transistor and a MOS field-effect transistor for cutting a leak current that cuts off the leak current path of the logic circuit by turning off the enable signal during standby are used. As the MOS field-effect transistor for cutting off the leak current, a semiconductor integrated circuit having a smaller leakage current than the MOS field-effect transistor constituting the logic circuit is known (see, for example, Patent Document 2).
これらの技術によれば、論理回路を動作させる時にのみイネーブル信号をONしてリーク電流遮断用のMOS電界効果トランジスタを導通させ、論理回路を待機させる時にはイネーブル信号をOFFしてリーク電流遮断用のMOS電界効果トランジスタを非導通とすることにより、論理回路の待機時にリーク電流による無駄な電力消費を低減することができる。 According to these technologies, the enable signal is turned on only when the logic circuit is operated to conduct the MOS field effect transistor for leak current cutoff, and the enable signal is turned off when the logic circuit is put on standby for leak current cutoff. By making the MOS field effect transistor non-conducting, it is possible to reduce wasteful power consumption due to leakage current during standby of the logic circuit.
MOS電界効果トランジスタは、前述したように、高速に動作させるために微細化するに従って、必然的にリーク電流が増加する。つまり、MOS電界効果トランジスタのリーク電流は、その動作速度の高速化に対してトレードオフの関係にあると言える。したがって、高速に動作する論理回路を実現するためにMOS電界効果トランジスタのゲート絶縁膜を薄く、ゲート長を短くすると、それに従ってリーク電流が増加し、その結果、論理回路のON/OFF電流比が低下して誤動作が生じやすくなる。上記の従来技術は、リーク電流の低減が論理回路の待機時のみなされるため、論理回路の動作中には、上記説明したように、リーク電流によってON/OFF電流比が低下して誤動作が生じやすくなるという問題が生ずることになる。 As described above, the leakage current of the MOS field effect transistor inevitably increases as it is miniaturized in order to operate at high speed. In other words, it can be said that the leakage current of the MOS field effect transistor has a trade-off relationship with the increase in the operating speed. Therefore, if the gate insulating film of the MOS field effect transistor is thinned and the gate length is shortened in order to realize a logic circuit that operates at high speed, the leakage current increases accordingly, and as a result, the ON / OFF current ratio of the logic circuit increases. It is lowered and malfunctions are likely to occur. In the above-mentioned conventional technique, since the reduction of the leakage current is regarded as the standby time of the logic circuit, the ON / OFF current ratio is lowered by the leakage current during the operation of the logic circuit, and a malfunction occurs. The problem of ease will arise.
このような状況に鑑み本発明はなされたものであり、その目的は、高速に動作し、かつ誤動作の虞が少ない半導体集積回路を提供することである。 The present invention has been made in view of such a situation, and an object of the present invention is to provide a semiconductor integrated circuit that operates at high speed and has a low risk of malfunction.
より具体的には、本発明の一つの目的は、半導体集積回路において、電流スイッチ回路のOFF時のリーク電流を低減することで、電流スイッチ回路のON/OFF電流比を大きくし、電流スイッチ回路のOFF時のリーク電流による動作特性の劣化を回避することである。 More specifically, one object of the present invention is to increase the ON / OFF current ratio of the current switch circuit by reducing the leakage current when the current switch circuit is OFF in the semiconductor integrated circuit, and to increase the ON / OFF current ratio of the current switch circuit. This is to avoid deterioration of the operating characteristics due to the leakage current at the time of OFF.
また、本発明の他の目的は、高速に動作し、かつ誤動作の虞が少ないデジタル−アナログ変換回路を提供することである。 Another object of the present invention is to provide a digital-to-analog conversion circuit that operates at high speed and has a low risk of malfunction.
また、本発明の他の目的は、高速に動作し、かつ誤動作の虞が少ない半導体集積回路の駆動方法を提供することである。 Another object of the present invention is to provide a method for driving a semiconductor integrated circuit that operates at high speed and has a low risk of malfunction.
上記課題を解決するための本発明は、以下に示す発明特定事項乃至は技術的特徴を含んで構成される。 The present invention for solving the above problems is configured to include the following invention-specific matters or technical features.
すなわち、ある観点に従う本発明は、電流スイッチ回路を備える半導体集積回路である。前記電流スイッチ回路は、ゲートに所定電圧が印加されてONし、ドレインが電流出力端子に接続される第1トランジスタと、ゲートにスイッチ制御信号が入力され、前記第1トランジスタのソースからグランドへ流れる電流をON/OFFする第2トランジスタと、ゲートに前記スイッチ制御信号が入力され、前記第1トランジスタのゲート−ソース間の接続をON/OFFする第3トランジスタと、を含む。前記第1トランジスタは、入出力用NチャネルMOS電界効果トランジスタであり得る。また、前記第2トランジスタは、コア用NチャネルMOS電界効果トランジスタであり得る。また、前記第3トランジスタは、前記コア用PチャネルMOS電界効果トランジスタであり得る。 That is, the present invention according to a certain viewpoint is a semiconductor integrated circuit including a current switch circuit. In the current switch circuit, a predetermined voltage is applied to the gate to turn it on, a first transistor whose drain is connected to the current output terminal, and a switch control signal are input to the gate, and the current switch circuit flows from the source of the first transistor to the ground. It includes a second transistor that turns on / off the current, and a third transistor that turns on / off the connection between the gate and the source of the first transistor by inputting the switch control signal to the gate. The first transistor may be an input / output N-channel MOS field effect transistor. Further, the second transistor may be an N-channel MOS field effect transistor for a core. Further, the third transistor may be the core P-channel MOS field effect transistor.
電流スイッチ回路は、第1トランジスタのゲートに所定電圧が印加されて第1トランジスタがONしている間は、スイッチ制御信号による動作が可能な状態となる。動作中の電流スイッチ回路は、スイッチ制御信号がハイレベルである間は、第2トランジスタがONし、それによって、第1トランジスタ及び第2トランジスタを通じて出力電流が流れる。また、動作中の電流スイッチ回路は、スイッチ制御信号がローレベルである間は、第2トランジスタがOFFすることによって出力電流が遮断される。さらに、スイッチ制御信号がローレベルである間は、第3トランジスタがONして第1トランジスタのゲート−ソース間が接続されて短絡され、それによって、第1トランジスタもOFFする。 The current switch circuit is in a state where it can be operated by the switch control signal while the predetermined voltage is applied to the gate of the first transistor and the first transistor is turned on. In the operating current switch circuit, the second transistor is turned on while the switch control signal is at a high level, whereby the output current flows through the first transistor and the second transistor. Further, in the current switch circuit during operation, the output current is cut off by turning off the second transistor while the switch control signal is at a low level. Further, while the switch control signal is at a low level, the third transistor is turned on and the gate and source of the first transistor are connected and short-circuited, whereby the first transistor is also turned off.
そして、第1トランジスタは、入出力用MOS電界効果トランジスタであるため、第2トランジスタよりもリーク電流が小さい。さらに、第2トランジスタに要求されるリーク電流は、第1トランジスタのゲートから第3トランジスタを介して流れるため、この第2トランジスタのリーク電流は、第1トランジスタのドレインからグランドへ流れる出力電流には全く影響しない。 Since the first transistor is an input / output MOS field effect transistor, the leakage current is smaller than that of the second transistor. Further, since the leak current required for the second transistor flows from the gate of the first transistor through the third transistor, the leak current of the second transistor is the output current flowing from the drain of the first transistor to the ground. It has no effect.
このようなことから、スイッチ制御信号がローレベルである間、電流スイッチ回路のリーク電流の大きさは、第1トランジスタのリーク電流に依存し、第1トランジスタのリーク電流以下になる。したがって、第1トランジスタのゲート絶縁膜を厚くすることによって、電流スイッチ回路のON/OFF電流比を大きくすることができるので、リーク電流に起因するON/OFF電流比の低下によって誤動作が生ずる虞を低減することができる。 Therefore, while the switch control signal is at a low level, the magnitude of the leakage current of the current switch circuit depends on the leakage current of the first transistor and becomes equal to or less than the leakage current of the first transistor. Therefore, by thickening the gate insulating film of the first transistor, the ON / OFF current ratio of the current switch circuit can be increased, so that there is a risk of malfunction due to a decrease in the ON / OFF current ratio due to the leak current. Can be reduced.
また、第3トランジスタは、第1トランジスタよりもゲート絶縁膜を薄くすることができるため、高速なスイッチ動作が可能である。したがって、スイッチ制御信号がローレベルになるタイミングから、第1トランジスタがOFFして電流スイッチ回路のリーク電流が第1トランジスタのリーク電流以下になるまでの時間を極めて短くすることができる。 Further, since the gate insulating film of the third transistor can be made thinner than that of the first transistor, high-speed switch operation is possible. Therefore, it is possible to extremely shorten the time from the timing when the switch control signal becomes low level until the first transistor is turned off and the leakage current of the current switch circuit becomes equal to or less than the leakage current of the first transistor.
さらに、上記説明したように、第1トランジスタは、入出力用MOS電界効果トランジスタであるため、第2トランジスタよりもリーク電流が小さい。そのため、スイッチ制御信号がローレベルである間、電流スイッチ回路のリーク電流の大きさは、第1トランジスタのリーク電流の大きさに依存する。また、第2トランジスタは、充分に高速な動作が可能な程度にまでゲート絶縁膜を薄くすることができるため、高速なスイッチ動作が可能である。そして、電流スイッチ回路の動作速度は、第2トランジスタの動作速度に依存する。よって、電流スイッチ回路は、スイッチ制御信号に従って高速に動作することができる。 Further, as described above, since the first transistor is an input / output MOS field effect transistor, the leakage current is smaller than that of the second transistor. Therefore, while the switch control signal is low level, the magnitude of the leak current of the current switch circuit depends on the magnitude of the leak current of the first transistor. Further, since the gate insulating film of the second transistor can be thinned to such an extent that sufficiently high-speed operation is possible, high-speed switch operation is possible. The operating speed of the current switch circuit depends on the operating speed of the second transistor. Therefore, the current switch circuit can operate at high speed according to the switch control signal.
これにより、高速に動作し、かつ誤動作の虞が少ない半導体集積回路を提供することができる。 This makes it possible to provide a semiconductor integrated circuit that operates at high speed and has a low risk of malfunction.
前記半導体集積回路は、前記電流スイッチ回路の出力電流を定電流制御する定電流制御回路を備えてもよい。 The semiconductor integrated circuit may include a constant current control circuit that constantly controls the output current of the current switch circuit.
これにより、スイッチ制御信号がハイレベルである間、つまり第2トランジスタがONしている間、電流スイッチ回路の出力電流を所定の大きさに制御することができる。 As a result, the output current of the current switch circuit can be controlled to a predetermined magnitude while the switch control signal is at a high level, that is, while the second transistor is ON.
前記定電流制御回路は、前記電流スイッチ回路の出力電流を基準電流に基づいて制御するカレントミラー回路を構成するカレントミラー出力側トランジスタを含み得る。 The constant current control circuit may include a current mirror output side transistor constituting a current mirror circuit that controls the output current of the current switch circuit based on a reference current.
これにより、スイッチ制御信号がハイレベルである間、電流スイッチ回路の出力電流を基準電流に基づいて定電流制御することができる。 As a result, the output current of the current switch circuit can be controlled to a constant current based on the reference current while the switch control signal is at a high level.
前記電流スイッチ回路は、ゲートに前記所定電圧が印加されてONし、ドレインが前記電流出力端子に接続される第4トランジスタと、ゲートに前記スイッチ制御信号の論理反転信号が入力され、前記第4トランジスタのソースからグランドへ流れる電流をON/OFFする第5トランジスタと、ゲートに前記スイッチ制御信号の論理反転信号が入力され、前記第4トランジスタのゲート−ソース間の接続をON/OFFする第6トランジスタと、を含み、前記第2トランジスタのソースと前記第5トランジスタのソースとが接続されてもよい。前記第4トランジスタは、入出力用NチャネルMOS電界効果トランジスタであり得る。また、前記第5トランジスタは、前記コア用NチャネルMOS電界効果トランジスタであり得る。また、前記第6トランジスタは、前記コア用PチャネルMOS電界効果トランジスタであり得る。 In the current switch circuit, the predetermined voltage is applied to the gate to turn it on, a fourth transistor whose drain is connected to the current output terminal, and a logic inversion signal of the switch control signal are input to the gate, and the fourth The fifth transistor that turns on / off the current flowing from the source of the transistor to the ground, and the sixth transistor that the logic inversion signal of the switch control signal is input to the gate and turns on / off the connection between the gate and the source of the fourth transistor. A transistor may be included, and the source of the second transistor and the source of the fifth transistor may be connected. The fourth transistor may be an input / output N-channel MOS field effect transistor. Further, the fifth transistor may be the N-channel MOS field effect transistor for the core. Further, the sixth transistor may be the core P-channel MOS field effect transistor.
これにより、差動増幅回路で構成される電流スイッチ回路を備え、高速に動作し、かつ誤動作の虞が少ない半導体集積回路を提供することができる。 This makes it possible to provide a semiconductor integrated circuit provided with a current switch circuit composed of a differential amplifier circuit, which operates at high speed and has a low risk of malfunction.
前記半導体集積回路は、n(nは1以上の整数)ビットのデジタル信号の各ビットに対応し、並列に接続されているn個の前記電流スイッチ回路と、デジタル制御信号に基づいて、前記n個の前記電流スイッチ回路の各々に対応する前記スイッチ制御信号を出力するスイッチ制御部と、を備えてもよく、前記定電流制御回路は、前記n個の前記電流スイッチ回路の各々の出力電流が、前記nビットのデジタル信号の対応するビットに応じた電流となるように、前記n個の前記電流スイッチ回路の各々の出力電流を制御する構成とすることもできる。 The semiconductor integrated circuit corresponds to each bit of a digital signal of n (n is an integer of 1 or more) bits, and is based on the n current switch circuits connected in parallel and the digital control signal. A switch control unit that outputs the switch control signal corresponding to each of the current switch circuits may be provided, and the constant current control circuit may include an output current of each of the n current switch circuits. The output current of each of the n current switch circuits may be controlled so that the current corresponds to the corresponding bit of the n-bit digital signal.
これにより、高速に動作し、かつ誤動作の虞が少ない電流出力型デジタル−アナログ変換チップを実現することができる。 This makes it possible to realize a current output type digital-to-analog conversion chip that operates at high speed and has a low risk of malfunction.
さらに、別の観点に従う本発明は、前記半導体集積回路と、前記nビットのデジタル信号に基づいて前記デジタル制御信号を生成する制御回路と、前記n個の前記電流スイッチ回路の総出力電流に応じたアナログ信号を出力するアナログ信号出力回路と、を備えるデジタル−アナログ変換回路である。 Further, according to another aspect, the present invention depends on the total output current of the semiconductor integrated circuit, the control circuit that generates the digital control signal based on the n-bit digital signal, and the n current switch circuits. It is a digital-to-analog conversion circuit including an analog signal output circuit that outputs an analog signal.
これにより、高速に動作し、かつ誤動作の虞が少ないデジタル−アナログ変換回路を実現することができる。 This makes it possible to realize a digital-to-analog conversion circuit that operates at high speed and has a low risk of malfunction.
前記制御回路は、前記nビットのデジタル信号の立ち上がり又は立ち下がりタイミングに対する前記デジタル制御信号の立ち上がり又は立ち下がりタイミングを遅らせる遅延回路を含み、前記デジタル制御信号の立ち上がり又は立ち下がりタイミングは、前記第2トランジスタがONからOFFに切り替わるタイミングに対応し得る。 The control circuit includes a delay circuit that delays the rise or fall timing of the digital control signal with respect to the rise or fall timing of the n-bit digital signal, and the rise or fall timing of the digital control signal is the second rise or fall timing. It can correspond to the timing when the transistor switches from ON to OFF.
上記説明した電流スイッチ回路は、出力電流の立ち上がりタイミングの遅延が僅かに増加する。この出力電流の立ち上がりタイミングの遅延の増加自体は、電流スイッチ回路を高速に動作させる上で、ほとんど問題にならない程度の極めて小さなものである。しかし、電流スイッチ回路の出力電流のON/OFFデューティ比は、この出力電流の立ち上がりタイミングの遅延の増加によって誤差が生ずることになる。 In the current switch circuit described above, the delay of the rising timing of the output current is slightly increased. This increase in the delay of the rise timing of the output current itself is extremely small to the extent that it hardly causes a problem in operating the current switch circuit at high speed. However, the ON / OFF duty ratio of the output current of the current switch circuit has an error due to the increase in the delay of the rising timing of the output current.
前記遅延回路によれば、デジタル信号の立ち上がり又は立ち下がりタイミングに対するデジタル制御信号の立ち上がり又は立ち下がりタイミングを遅らせることによって、電流スイッチ回路の出力電流の立ち下がりタイミングを遅らせることができる。それによって、電流スイッチ回路の出力電流の立ち上がりタイミングの遅延の増加を相殺することができるので、電流スイッチ回路の出力電流の立ち上がりタイミングの遅延に起因して生ずるON/OFFデューティ比の誤差を低減することができる。 According to the delay circuit, the falling timing of the output current of the current switch circuit can be delayed by delaying the rising or falling timing of the digital control signal with respect to the rising or falling timing of the digital signal. As a result, the increase in the delay of the rising timing of the output current of the current switch circuit can be offset, so that the error of the ON / OFF duty ratio caused by the delay of the rising timing of the output current of the current switch circuit is reduced. be able to.
これにより、電流出力型デジタル−アナログ変換回路において、電流スイッチ回路の出力電流の立ち上がりタイミングの遅延に起因して生ずるON/OFFデューティ比の誤差を低減することができる。 As a result, in the current output type digital-to-analog conversion circuit, it is possible to reduce the error of the ON / OFF duty ratio caused by the delay of the rising timing of the output current of the current switch circuit.
さらに、別の観点に従う本発明は、ドレインが電流出力端子に接続される第1トランジスタのゲートに所定電圧を印加して前記第1トランジスタをONすることと、前記第1トランジスタのソースからグランドへ流れる電流をON/OFFする第2トランジスタのゲートにスイッチ制御信号を入力することと、前記第1トランジスタのゲート−ソース間の接続をON/OFFする第3トランジスタのゲートに前記スイッチ制御信号を入力することと、を含む、半導体集積回路の駆動方法である。前記第1トランジスタは、入出力用NチャネルMOS電界効果トランジスタであり得る。また、前記第2トランジスタは、前記コア用NチャネルMOS電界効果トランジスタであり得る。また、前記第3トランジスタは、前記コア用PチャネルMOS電界効果トランジスタであり得る。 Further, according to another aspect, the present invention applies a predetermined voltage to the gate of the first transistor whose drain is connected to the current output terminal to turn on the first transistor, and from the source of the first transistor to the ground. The switch control signal is input to the gate of the second transistor that turns on / off the flowing current, and the switch control signal is input to the gate of the third transistor that turns on / off the connection between the gate and the source of the first transistor. It is a driving method of a semiconductor integrated circuit including. The first transistor may be an input / output N-channel MOS field effect transistor. Further, the second transistor may be the N-channel MOS field effect transistor for the core. Further, the third transistor may be the core P-channel MOS field effect transistor.
本発明によれば、高速に動作し、かつ誤動作の虞が少ない半導体集積回路の駆動方法を提供することができる。 According to the present invention, it is possible to provide a method for driving a semiconductor integrated circuit that operates at high speed and has a low risk of malfunction.
本発明によれば、高速に動作し、かつ誤動作の虞が少ない半導体集積回路を提供することができる。 According to the present invention, it is possible to provide a semiconductor integrated circuit that operates at high speed and has a low risk of malfunction.
より具体的には、本発明によれば、半導体集積回路において、電流スイッチ回路のOFF時のリーク電流を低減することで、電流スイッチ回路のON/OFF電流比を大きくし、電流スイッチ回路のOFF時のリーク電流による動作特性の劣化を回避することができる。 More specifically, according to the present invention, in a semiconductor integrated circuit, by reducing the leakage current when the current switch circuit is turned off, the ON / OFF current ratio of the current switch circuit is increased and the current switch circuit is turned off. It is possible to avoid deterioration of the operating characteristics due to the leakage current at the time.
また、本発明によれば、高速に動作し、かつ誤動作の虞が少ないデジタル−アナログ変換回路を提供することができる。 Further, according to the present invention, it is possible to provide a digital-to-analog conversion circuit that operates at high speed and has a low risk of malfunction.
また、本発明によれば、高速に動作し、かつ誤動作の虞が少ない半導体集積回路の駆動方法を提供することができる。 Further, according to the present invention, it is possible to provide a method for driving a semiconductor integrated circuit that operates at high speed and has less risk of malfunction.
本発明の他の技術的特徴、目的、及び作用効果乃至は利点は、添付した図面を参照して説明される以下の実施形態により明らかにされる。 Other technical features, objectives, and effects or advantages of the present invention will be demonstrated by the following embodiments described with reference to the accompanying drawings.
以下、図面を参照して本発明の実施の形態を説明する。ただし、以下に説明する実施形態は、あくまでも例示であり、以下に明示しない種々の変形や技術の適用を排除する意図はない。本発明は、その趣旨を逸脱しない範囲で種々変形(例えば各実施形態を組み合わせる等)して実施することができる。また、以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付して表している。図面は模式的なものであり、必ずしも実際の寸法や比率等とは一致しない。図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることがある。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, the embodiments described below are merely examples, and there is no intention of excluding the application of various modifications and techniques not specified below. The present invention can be implemented with various modifications (for example, combining each embodiment) without departing from the spirit of the present invention. Further, in the description of the following drawings, the same or similar parts are represented by the same or similar reference numerals. The drawings are schematic and do not necessarily match the actual dimensions and ratios. Even between drawings, there may be parts where the relationship and ratio of dimensions differ from each other.
本発明に係るデジタル−アナログ変換回路の構成について、図1を参照しながら説明する。 The configuration of the digital-to-analog conversion circuit according to the present invention will be described with reference to FIG.
図1は、本発明に係るデジタル−アナログ変換回路の構成を図示した回路図である。同図に示すように、本発明に係るデジタル−アナログ変換回路1は、例えば、半導体集積回路10、カレントミラーバイアス回路20、制御回路30及びアナログ信号出力回路40を備える。
FIG. 1 is a circuit diagram illustrating a configuration of a digital-to-analog conversion circuit according to the present invention. As shown in the figure, the digital-to-analog conversion circuit 1 according to the present invention includes, for example, a semiconductor integrated
半導体集積回路10は、例えば、n(nは1以上の整数)ビットのデジタル信号の各ビットに対応し、並列に接続されているn個の電流スイッチ回路111、112、…11nと、デジタル制御信号に基づいて、n個の電流スイッチ回路111、112、…11nの各々に対応するスイッチ制御信号SC1〜SCnを出力するスイッチ制御部12と、電流出力端子13と、を含む。半導体集積回路10は、例えば、40nmプロセスで製造され、電源電圧Vddが1.1Vの半導体集積回路であるが、特にこれに限定されるものではなく、例えば、90nm又はそれ以下のプロセスで製造されている半導体集積回路であってもよい。また、半導体集積回路10は、典型的には電流スイッチ回路を含む半導体集積回路であればよく、どのような回路でもあってもよい。
The semiconductor integrated
電流スイッチ回路111は、例えば、第1トランジスタQA1、第2トランジスタQB1及び第3トランジスタQC1を含む。同様に、電流スイッチ回路112は、第1トランジスタQA2、第2トランジスタQB2及び第3トランジスタQC2を含み、電流スイッチ回路11nは、第1トランジスタQAn、第2トランジスタQBn及び第3トランジスタQCnを含む。さらに、電流スイッチ回路111、112、…11nは、電流スイッチ回路111、112、…11nの出力電流I1〜Inを定電流制御する定電流制御回路を含み得る。 The current switch circuit 11 1 includes, for example, a first transistor QA 1 , a second transistor QB 1 and a third transistor QC 1 . Similarly, the current switch circuit 11 2 includes a first transistor QA 2 , a second transistor QB 2 and a third transistor QC 2 , and the current switch circuit 11 n includes a first transistor QA n , a second transistor QB n, and a first transistor. Includes 3 transistors QC n. Moreover, current switch circuit 11 1, 11 2, ... 11 n, the current switching circuit 11 1, 11 2 may include a constant current control circuit for constant current control of the output current I 1 ~I n of ... 11 n.
電流スイッチ回路111は、定電流制御回路の一例として、カレントミラー出力側トランジスタQD1を含み得る。カレントミラー出力側トランジスタQD1は、電流スイッチ回路111の出力電流I1を定電流源21の電流(基準電流)に基づいて制御するカレントミラー回路を構成する。また、電流スイッチ回路112は、カレントミラー出力側トランジスタQD2を含み得る。カレントミラー出力側トランジスタQD2は、電流スイッチ回路112の出力電流I2を定電流源21の電流(基準電流)に基づいて制御するカレントミラー回路を構成する。同様に、電流スイッチ回路11nは、カレントミラー出力側トランジスタQDnを含み得る。カレントミラー出力側トランジスタQDnは、電流スイッチ回路11nの出力電流Inを定電流源21の電流(基準電流)に基づいて制御するカレントミラー回路を構成する。定電流制御回路の構成は、カレントミラー出力側トランジスタQD1、QD2、…QDnに特に限定されるものではなく、例えば抵抗値がそれぞれ異なる抵抗を用いる回路により構成されてもよく、また、電流スイッチ回路111、112、…11nの出力電流I1〜Inを定電流制御することができる回路であれば、どのような構成の回路であってもよい。
The current switch circuit 11 1 may include a current mirror output side transistor QD 1 as an example of a constant current control circuit. Current mirror output transistors QD 1 constitute a current mirror circuit for controlling on the basis of the output current I 1 of the current switch circuits 11 1 to a current (reference current) of the constant
電流スイッチ回路111において、第1トランジスタQA1のドレインは、電流出力端子13に接続されている。第1トランジスタQA1のソースは、カレントミラー出力側トランジスタQD1のドレインに接続されている。カレントミラー出力側トランジスタQD1のソースは、第2トランジスタQB1のドレインに接続されている。第2トランジスタQB1のソースは、グランドに接続されている。第3トランジスタQC1のソースは、第1トランジスタQA1のゲートに接続され、第3トランジスタQC1のドレインは、第1トランジスタQA1のソースに接続されている。第2トランジスタQB1及び第3トランジスタQC1のゲートは、スイッチ制御部12に接続されている。
In the current switching circuit 11 1, a first drain of the transistor QA 1 is connected to the
電流スイッチ回路111において、第1トランジスタQA1は、例えば、ゲートに電源電圧Vddが印加されるとONするように動作する。第2トランジスタQB1は、例えば、ゲートにスイッチ制御信号SC1が入力されると、第1トランジスタQA1のソースからQD1を経由してグランドへ流れる電流をON/OFFするように動作する。第3トランジスタQC1は、例えば、ゲートにスイッチ制御信号SC1が入力されると、第1トランジスタQA1のゲート−ソース間の接続をOFF/ONするように動作する。 In the current switching circuit 11 1, the first transistor QA 1, for example, operate to ON when the power supply voltage Vdd is applied to the gate. For example, when the switch control signal SC 1 is input to the gate, the second transistor QB 1 operates so as to turn on / off the current flowing from the source of the first transistor QA 1 to the ground via the QD 1. For example, when the switch control signal SC 1 is input to the gate, the third transistor QC 1 operates so as to turn off / on the connection between the gate and the source of the first transistor QA 1.
電流スイッチ回路112において、第1トランジスタQA2のドレインは、電流出力端子13に接続されている。第1トランジスタQA2のソースは、カレントミラー出力側トランジスタQD2のドレインに接続されている。カレントミラー出力側トランジスタQD2のソースは、第2トランジスタQB2のドレインに接続されている。第2トランジスタQB2のソースは、グランドに接続されている。第3トランジスタQC2のドレインは、第1トランジスタQA2のゲートに接続され、第3トランジスタQC2のソースは、第1トランジスタQA2のソースに接続されている。第2トランジスタQB2及び第3トランジスタQC2のゲートは、スイッチ制御部12に接続されている。
In current switch circuit 11 2, the drain of the first transistor QA 2 is connected to the
電流スイッチ回路112において、第1トランジスタQA2は、例えば、ゲートに電源電圧Vddが印加されるとONするように動作する。第2トランジスタQB2は、例えば、ゲートにスイッチ制御信号SC2が入力されると、第1トランジスタQA2のソースからQD2を経由してグランドへ流れる電流をON/OFFするように動作する。第3トランジスタQC2は、例えば、ゲートにスイッチ制御信号SC2が入力されると、第1トランジスタQA2のゲート−ソース間の接続をOFF/ONするように動作する。 In current switch circuit 11 2, the first transistor QA 2, for example, operate to ON when the power supply voltage Vdd is applied to the gate. For example, when the switch control signal SC 2 is input to the gate, the second transistor QB 2 operates so as to turn on / off the current flowing from the source of the first transistor QA 2 to the ground via the QD 2. For example, when the switch control signal SC 2 is input to the gate, the third transistor QC 2 operates so as to turn off / on the connection between the gate and the source of the first transistor QA 2.
電流スイッチ回路11nにおいて、第1トランジスタQAnのドレインは、電流出力端子13に接続されている。第1トランジスタQAnのソースは、カレントミラー出力側トランジスタQDnのドレインに接続されている。カレントミラー出力側トランジスタQDnのソースは、第2トランジスタQBnのドレインに接続されている。第2トランジスタQBnのソースは、グランドに接続されている。第3トランジスタQCnのドレインは、第1トランジスタQAnのゲートに接続され、第3トランジスタQCnのソースは、第1トランジスタQAnのソースに接続されている。第2トランジスタQBn及び第3トランジスタQCnのゲートは、スイッチ制御部12に接続されている。
In the current switch circuit 11 n , the drain of the first transistor QA n is connected to the
電流スイッチ回路11nにおいて、第1トランジスタQAnは、例えば、ゲートに電源電圧Vddが印加されるとONするように動作する。第2トランジスタQBnは、例えば、ゲートにスイッチ制御信号SCnが入力されると、第1トランジスタQAnのソースからQDnを経由してグランドへ流れる電流をON/OFFするように動作する。第3トランジスタQCnは、例えば、ゲートにスイッチ制御信号SCnが入力されると、第1トランジスタQAnのゲート−ソース間の接続をOFF/ONするように動作する。 In the current switch circuit 11 n , the first transistor QA n operates so as to turn ON when, for example, the power supply voltage Vdd is applied to the gate. For example, when the switch control signal SC n is input to the gate, the second transistor QB n operates so as to turn on / off the current flowing from the source of the first transistor QA n to the ground via the QD n. For example, when the switch control signal SC n is input to the gate, the third transistor QC n operates so as to turn off / on the connection between the gate and the source of the first transistor QA n.
第1トランジスタQA1、QA2、…QAnは、例えば、入出力用NチャネルMOS電界効果トランジスタであり得る。第2トランジスタQB1、QB2、…QBnは、例えば、コア用NチャネルMOS電界効果トランジスタであり得る。第3トランジスタQC1、QC2、…QCnは、例えば、コア用PチャネルMOS電界効果トランジスタであり得る。カレントミラー出力側トランジスタQD1、QD2、…QDnは、例えば、コア用NチャネルMOS電界効果トランジスタであり得る。第1トランジスタQA1、QA2、…QAn、第2トランジスタQB1、QB2、…QBn並びに第3トランジスタQC1、QC2、…QCnのゲート絶縁膜の厚さは、半導体集積回路10の仕様等に応じて、より、具体的には、例えば、電流スイッチ回路111、112、…11nにおいて要求される動作速度及びON/OFF電流比に応じて、適宜選択することができる。コア用MOSとは、一つのプロセス内で相対的にゲート絶縁膜が薄く、ゲート長の最小距離が短く、耐圧が低いが高速動作が可能なMOSであり、入出力用MOSとは、一つのプロセス内で相対的にゲート絶縁膜が厚く、ゲート長の距離がコア用よりも長く、耐圧が高いが高速動作は困難なMOSである。
The first transistors QA 1 , QA 2 , ... QA n can be, for example, an input / output N-channel MOS field effect transistor. The second transistors QB 1 , QB 2 , ... QB n can be, for example, an N-channel MOS field effect transistor for a core. The third transistors QC 1 , QC 2 , ... QC n can be, for example, a core P-channel MOS field effect transistor. The current mirror output side transistors QD 1 , QD 2 , ... QD n can be, for example, an N-channel MOS field effect transistor for a core. The thickness of the gate insulating film of the first transistor QA 1 , QA 2 , ... QA n , the second transistor QB 1 , QB 2 , ... QB n and the third transistor QC 1 , QC 2 , ...
電流スイッチ回路111、112、…11nのそれぞれの回路構成は、上記した回路構成に限定されるものではない。電流スイッチ回路111を例に説明すると、例えば、カレントミラー出力側トランジスタQD1と第2トランジスタQB1との位置関係が入れ替わっている回路構成としてもよい。より具体的には、例えば、第1トランジスタQA1のソースが第2トランジスタQB1のドレインに接続され、第2トランジスタQB1のソースがカレントミラー出力側トランジスタQD1のドレインに接続され、カレントミラー出力側トランジスタQD1のソースがグランドに接続されている回路構成としてもよい。 Current switch circuits 11 1, 11 2, ... 11 each of the circuit configuration of n is not limited to the circuit configuration described above. Explaining the current switch circuit 11 1 as an example, for example, the circuit configuration may be such that the positional relationship between the current mirror output side transistor QD 1 and the second transistor QB 1 is exchanged. More specifically, for example, the first source of the transistor QA 1 is connected to the second drain of the transistor QB 1, the second source of the transistor QB 1 is connected to the drain of the current mirror output transistors QD 1, the current mirror The circuit configuration may be such that the source of the output side transistor QD 1 is connected to the ground.
また、第1トランジスタQA1、QA2、…QAnのゲートに印加される電圧は、電源電圧Vddに限定されるものではなく、例えば、コア用MOS電界効果トランジスタである第2トランジスタQB1、QB2、…QBn及び第3トランジスタQC1、QC2、…QCnの耐圧電圧より低い電圧であって、第1トランジスタQA1、QA2、…QAnがONする所定電圧であれば、どのような電圧であってもよい。 Further, the voltage applied to the gates of the first transistors QA 1 , QA 2 , ... QA n is not limited to the power supply voltage Vdd. For example, the second transistor QB 1 , which is a MOS electric field effect transistor for a core, If the voltage is lower than the withstand voltage of QB 2 , ... QB n and the third transistors QC 1 , QC 2 , ... QC n, and the predetermined voltage is turned on by the first transistors QA 1 , QA 2 , ... QA n. It may be any voltage.
カレントミラーバイアス回路20は、定電流源21及びカレントミラー入力側トランジスタQEを含む。定電流源21は、カレントミラー回路の基準電流となる定電流を供給する電流源である。カレントミラー入力側トランジスタQEは、電流スイッチ回路111、112、…11nの各出力電流I1〜Inを基準電流に基づいて制御するカレントミラー回路を構成する。より具体的には、カレントミラー入力側トランジスタQEは、ドレインが定電流源21に接続され、ソースがグランドに接続されている。また、カレントミラー入力側トランジスタQEは、ゲートとドレインが接続されている。さらに、カレントミラー入力側トランジスタQEのゲートは、カレントミラー出力側トランジスタQD1、QD2、…QDnの各ゲートに接続されている。
The current
このカレントミラーバイアス回路20及びカレントミラー出力側トランジスタQD1、QD2、…QDnで構成されるカレントミラー回路は、電流スイッチ回路111、112、…11nの出力電流I1〜Inを、nビットのデジタル信号の対応するビットに応じた電流となるように制御する。例えば、カレントミラー出力側トランジスタQD1によって制御される電流スイッチ回路111の出力電流I1は、nビットのデジタル信号の0ビット目に対応し、したがって、20倍(1倍)の電流に制御される。カレントミラー出力側トランジスタQD2によって制御される電流スイッチ回路112の出力電流I2は、nビットのデジタル信号の1ビット目に対応し、したがって、21倍(2倍)の電流に制御される。カレントミラー出力側トランジスタQDnによって制御される電流スイッチ回路11nの出力電流Inは、nビットのデジタル信号のn−1ビット目に対応し、したがって、2n−1倍の電流に制御される。別の実施形態として、カレントミラーバイアス回路20及びカレントミラー出力側トランジスタQD1、QD2、…QDnで構成されるカレントミラー回路は、電流スイッチ回路111、112、…11nの出力電流I1〜Inが全て同じ電流となるように制御してもよい。この場合、電流スイッチ回路111、112、…11nは、Nビットのデジタル信号に対し、n=2Nとなる数だけ設ければよい。
The current
制御回路30は、例えば、nビットのデジタル信号に基づいてデジタル制御信号を生成し、スイッチ制御部12へ出力する。制御回路30は、例えば、パラレルデータのデジタル信号を入力し、シリアルデータのデジタル信号に変換してスイッチ制御部12へ出力する回路であるが、特にこれに限定されるものではない。
The
アナログ信号出力回路40は、例えば、電流スイッチ回路111、112、…11nの出力電流I1〜Inの総電流に応じたアナログ信号、すなわち、nビットのデジタル信号に応じた値のアナログ信号を出力する。アナログ信号出力回路40は、例えば、電源電圧Vddを電源とする図示していない定電流源及びカレントミラー回路を含んでよいが、特にこれに限定されるものではない。
Analog
<第1実施例>
電流スイッチ回路111、112、…11nの動作について、電流スイッチ回路111を例に、図2及び図3を参照しながら説明する。
<First Example>
Current switch circuits 11 1, 11 2, the operation of ... 11 n, the current switch circuits 11 1 to example will be explained with reference to FIGS.
図2は、第1実施例に係る電流スイッチ回路111の回路図の一例であり、電流スイッチ回路111がONしている状態を示している。また、図3は、第1実施例に係る電流スイッチ回路111の回路図の一例であり、電流スイッチ回路111がOFFしている状態を示している。 FIG. 2 is an example of a circuit diagram of the current switch circuit 11 1 according to the first embodiment, and shows a state in which the current switch circuit 11 1 is turned on. Further, FIG. 3 is an example of a circuit diagram of the current switch circuit 11 1 according to the first embodiment, and shows a state in which the current switch circuit 11 1 is turned off.
電流スイッチ回路111の駆動方法は、例えば、第1トランジスタQA1のゲートに電源電圧Vddを印加して第1トランジスタQA1をONすることと、第2トランジスタQB1のゲートにスイッチ制御信号SC1を入力することと、第3トランジスタQC1のゲートにスイッチ制御信号SC1を入力することと、を含む。 The driving method of the current switch circuit 11 1 is, for example, applying a power supply voltage Vdd to the gate of the first transistor QA 1 to turn on the first transistor QA 1 and switching control signal SC to the gate of the second transistor QB 1. 1 is input, and the switch control signal SC 1 is input to the gate of the third transistor QC 1.
電流スイッチ回路111は、例えば、第1トランジスタQA1のゲートに電源電圧Vddが印加されてONしている間は、スイッチ制御信号SC1による動作が可能な状態となる。動作中の電流スイッチ回路111は、スイッチ制御信号SC1がHレベルである間は、第2トランジスタQB1がONし、それによって、電流出力端子13から第1トランジスタQA1、カレントミラー出力側トランジスタQD1及び第2トランジスタQB1を通じてグランドへ出力電流I1が流れる(図2)。この出力電流I1の電流値は、前述したように、カレントミラー出力側トランジスタQD1によって定電流制御されて所定値となる。
For example, the current switch circuit 11 1 is in a state where it can be operated by the switch control signal SC 1 while the power supply voltage Vdd is applied to the gate of the first transistor QA 1 and is turned on. In the operating current switch circuit 11 1 , the second transistor QB 1 is turned on while the switch control signal SC 1 is at H level, whereby the
他方、スイッチ制御信号SC1がLレベルである間は、第2トランジスタQB1がOFFすることによって出力電流I1が遮断される。さらに、スイッチ制御信号SC1がLレベルである間は、第3トランジスタQC1がONして第1トランジスタQA1のゲート−ソース間が接続されて短絡され、それによって、第1トランジスタQA1もOFFする(図3)。 On the other hand, while the switch control signal SC 1 is at the L level, the output current I 1 is cut off by turning off the second transistor QB 1. Further, while the switch control signal SC 1 is at the L level, the third transistor QC 1 is turned on and the gate and the source of the first transistor QA 1 are connected and short-circuited, whereby the first transistor QA 1 is also short-circuited. Turn off (Fig. 3).
図3で、第1トランジスタQA1のリーク電流Iaは、電流出力端子13から第1トランジスタQA1、カレントミラー出力側トランジスタQD1及び第2トランジスタQB1を通じてグランドへ流れる。他方、第2トランジスタQB1のリーク電流Ibは、第1トランジスタQA1のゲートから第3トランジスタQC1を介してグランドへ流れる。そのため、電流スイッチ回路111のリーク電流、すなわち、第1トランジスタQA1のドレインからグランドへ流れる電流は、第2トランジスタQB1のリーク電流Ibの影響を無視できる程度にしか受けない。
In Figure 3, the leakage current I a of the first transistor QA 1 flows from the
したがって、スイッチ制御信号SC1がLレベルである間、電流スイッチ回路111の出力側へのリーク電流、すなわち、電流出力端子13から第1トランジスタQA1、カレントミラー出力側トランジスタQD1及び第2トランジスタQB1を通じてグランドへ流れるリーク電流は、第1トランジスタQA1のリーク電流Iaに等しくなる。そして、第1トランジスタQA1は、入出力用MOS電界効果トランジスタである。そのため、ゲート−ソース間電位差が0Vの同条件下では、第1トランジスタQA1のリーク電流Iaは、従来よりも小さくなる。したがって、第1トランジスタQA1のリーク電流Iaを小さくすることによって、電流スイッチ回路111のON/OFF電流比を大きくすることができるので、リーク電流に起因するON/OFF電流比の低下によって誤動作が生ずる虞を低減することができる。
Therefore, the switch control signal between SC 1 is at the L level, the leakage current to the current switch circuit 11 1 of the output side, i.e., the first transistor QA 1 from the
また、第3トランジスタQC1は、第1トランジスタQA1よりもゲート絶縁膜を薄くすることができるため、高速なスイッチ動作が可能である。したがって、スイッチ制御信号SC1がLレベルになるタイミングから、第1トランジスタQA1がOFFして電流スイッチ回路111のリーク電流が第1トランジスタQA1のリーク電流Iaになるまでの時間を極めて短くすることができる。 Further, since the third transistor QC 1 can have a thinner gate insulating film than the first transistor QA 1 , high-speed switch operation is possible. Therefore, the timing of the switch control signal SC 1 becomes L level, the time until the leakage current of the current switch circuits 11 1 first transistor QA 1 is turned OFF becomes the first transistor QA 1 of the leakage current I a very Can be shortened.
さらに、上記説明したように、第1トランジスタQA1は、入出力用MOS電界効果トランジスタであるため、第2トランジスタQB1よりもリーク電流が小さい。そのため、スイッチ制御信号SC1がLレベルである間、電流スイッチ回路111のリーク電流の大きさは、第1トランジスタQA1のリーク電流の大きさに依存する。また、第2トランジスタQB1は、充分に高速な動作が可能な程度にまでゲート絶縁膜を薄くすることができるため、高速なスイッチ動作が可能である。そして、電流スイッチ回路111の動作速度は、第2トランジスタQB1の動作速度に依存する。よって、電流スイッチ回路111は、スイッチ制御信号SC1に従って高速に動作することができる。 Further, as described above, since the first transistor QA 1 is an input / output MOS field effect transistor, the leakage current is smaller than that of the second transistor QB 1. Therefore, the size between the current switching circuit 11 1 of the leakage current switch control signal SC 1 is at L level depends on the size of the first transistor QA 1 of the leakage current. Further, since the gate insulating film of the second transistor QB 1 can be thinned to such an extent that sufficiently high-speed operation is possible, high-speed switch operation is possible. Then, the operation speed of the current switch circuit 11 1 is dependent on the second operating speed of the transistor QB 1. Therefore, the current switch circuit 11 1 can operate at high speed according to the switch control signal SC 1.
これにより、高速に動作し、かつ誤動作の虞が少ない半導体集積回路10を提供することができる。
This makes it possible to provide a semiconductor integrated
<第2実施例>
電流スイッチ回路111の第2実施例について、図4を参照しながら説明する。
図4は、第2実施例に係る電流スイッチ回路111の回路図の一例である。
<Second Example>
A second embodiment of the current switch circuit 11 1 will be described with reference to FIG.
Figure 4 is an example of a circuit diagram of a current switching circuit 11 1 of the second embodiment.
第2実施例の電流スイッチ回路111は、例えば、ゲートに電源電圧Vddが印加されてONし、ドレインが電流出力端子13aに接続される第1トランジスタQA1aと、ゲートにスイッチ制御信号SC1が入力され、第1トランジスタQA1aのソースからグランドへ流れる電流をON/OFFする第2トランジスタQB1aと、ゲートにスイッチ制御信号SC1が入力され、第1トランジスタQA1aのゲート−ソース間の接続をON/OFFする第3トランジスタQC1aと、を含む。第1トランジスタQA1aのソースは、第2トランジスタQB1aのドレインに接続されている。第2トランジスタQB1aのソースは、カレントミラー出力側トランジスタQD1のドレインに接続されている。カレントミラー出力側トランジスタQD1のソースは、グランドに接続されている。第3トランジスタQC1aのドレインは、第1トランジスタQA1aのゲートに接続され、第3トランジスタQC1aのソースは、第1トランジスタQA1aのソースに接続されている。
Current switch circuit 11 1 of the second embodiment, for example, the power supply voltage Vdd is applied to the gate turned ON, and the first transistor QA 1a having a drain connected to the
さらに、第2実施例の電流スイッチ回路111は、例えば、ゲートに電源電圧Vddが印加されてONし、ドレインが電流出力端子13bに接続される第4トランジスタQA1bと、ゲートにスイッチ制御信号SC1の論理反転信号SC1Rが入力され、第4トランジスタQA1bのソースからグランドへ流れる電流をON/OFFする第5トランジスタQB1bと、ゲートにスイッチ制御信号SC1の論理反転信号SC1Rが入力され、第4トランジスタQA1bのゲート−ソース間の接続をON/OFFする第6トランジスタQC1bと、を含む。第4トランジスタQA1bのソースは、第5トランジスタQB1bのドレインに接続されている。第5トランジスタQB1bのソースは、カレントミラー出力側トランジスタQD1のドレインに接続されている。第6トランジスタQC1bのドレインは、第4トランジスタQA1bのゲートに接続され、第6トランジスタQC1bのソースは、第4トランジスタQA1bのソースに接続されている。第5トランジスタQB1bのソースは、第2トランジスタQB1aのソースに接続されている。
Moreover, current switch circuit 11 1 of the second embodiment, for example, the power supply voltage Vdd is applied to the gate turned ON, the fourth transistor QA 1b having a drain connected to the
第1トランジスタQA1aは、例えば、入出力用NチャネルMOS電界効果トランジスタであり得る。第2トランジスタQB1aは、例えば、コア用NチャネルMOS電界効果トランジスタであり得る。第3トランジスタQC1aは、例えば、コア用PチャネルMOS電界効果トランジスタであり得る。同様に、第4トランジスタQA1bは、例えば、入出力用NチャネルMOS電界効果トランジスタであり得る。第5トランジスタQB1bは、例えば、コア用NチャネルMOS電界効果トランジスタであり得る。第6トランジスタQC1bは、例えば、コア用PチャネルMOS電界効果トランジスタであり得る。カレントミラー出力側トランジスタQD1は、例えば、コア用NチャネルMOS電界効果トランジスタであり得る。 The first transistor QA 1a may be, for example, an input / output N-channel MOS field effect transistor. The second transistor QB 1a may be, for example, an N-channel MOS field effect transistor for a core. The third transistor QC 1a can be, for example, a core P-channel MOS field effect transistor. Similarly, the fourth transistor QA 1b can be, for example, an input / output N-channel MOS field effect transistor. The fifth transistor QB 1b may be, for example, an N-channel MOS field effect transistor for a core. The sixth transistor QC 1b can be, for example, a core P-channel MOS field effect transistor. The current mirror output side transistor QD 1 may be, for example, an N-channel MOS field effect transistor for a core.
このように、第2実施例の電流スイッチ回路111は、差動増幅回路である。第2実施例の電流スイッチ回路111によれば、高速に動作し、かつ誤動作の虞が少ない差動増幅回路で構成される電流スイッチ回路111を備える半導体集積回路10を提供することができる。
As described above, the current switch circuit 11 1 of the second embodiment is a differential amplifier circuit. According to the current switch circuit 11 1 of the second embodiment, it is possible to provide a semiconductor integrated
<第3実施例>
図5は、第3実施例に係る電流スイッチ回路111の回路図の一例である。
<Third Example>
Figure 5 is an example of a circuit diagram of a current switching circuit 11 1 of the third embodiment.
第3実施例の電流スイッチ回路111は、カレントミラー出力側トランジスタQD1を含んでおらず、第1トランジスタQA1のソースが第2トランジスタQB1のドレインに接続され、第2トランジスタQB1のソースがグランドに接続されている点で、第1実施例の電流スイッチ回路111と相違する。これ以外の回路構成については、第1実施例の電流スイッチ回路111と同様の回路構成であるため、同一の構成要素には同一の参照符号を付して詳細な説明を省略する。 Current switch circuit 11 1 of the third embodiment does not include the current mirror output transistors QD 1, the first source of the transistor QA 1 is connected to the second drain of the transistor QB 1, the second transistor QB 1 in that the source is connected to the ground, different from the current switching circuit 11 1 of the first embodiment. The circuit configuration of the other is omitted since the same circuit configuration as the current switch circuit 11 1 of the first embodiment, the same to the components detailed denoted by the same reference numerals explained.
このような回路構成の第3実施例の電流スイッチ回路111は、第1実施例の電流スイッチ回路111と同様に、高速に動作し、かつ誤動作の虞が少ない半導体集積回路10を提供することができる。
Current switch circuit 11 1 of the third embodiment of such a circuit configuration, similar to the current switch circuit 11 1 of the first embodiment, and operates at high speed, and to provide a semiconductor integrated
<第4実施例>
図6は、第4実施例に係る電流スイッチ回路111の回路図の一例である。
<Fourth Example>
Figure 6 is an example of a circuit diagram of a current switching circuit 11 1 in the fourth embodiment.
第4実施例の電流スイッチ回路111は、カレントミラー出力側トランジスタQD1を含んでおらず、第2トランジスタQB1aのソース及び第2トランジスタQB1bのソースがグランドに接続されている点で、第2実施例の電流スイッチ回路111と相違する。これ以外の回路構成については、第2実施例の電流スイッチ回路111と同様の回路構成であるため、同一の構成要素には同一の参照符号を付して詳細な説明を省略する。 The current switch circuit 11 1 of the fourth embodiment does not include the current mirror output side transistor QD 1 , and the source of the second transistor QB 1a and the source of the second transistor QB 1b are connected to the ground. differs from the current switching circuit 11 1 of the second embodiment. The circuit configuration of the other is omitted since the same circuit configuration as the current switch circuit 11 1 of the second embodiment, the same to the components detailed denoted by the same reference numerals explained.
このような回路構成の第4実施例の電流スイッチ回路111は、第2実施例の電流スイッチ回路111と同様に、高速に動作し、かつ誤動作の虞が少ない差動増幅回路で構成される電流スイッチ回路111を備える半導体集積回路10を提供することができる。
Current switch circuit 11 1 of the fourth embodiment of such a circuit configuration, similar to the current switch circuit 11 1 of the second embodiment operates in high speed, and is composed of a differential amplifier circuit risk is small malfunction it is possible to provide a semiconductor integrated
<制御回路>
制御回路30の構成について、図7〜図10を参照しながら詳細に説明する。
<Control circuit>
The configuration of the
図7は、制御回路30の回路構成の一例を図示した回路図である。同図に示すように、制御回路30は、nビットのデジタル信号の一例として、4ビットのパラレルデータであるデジタル信号VL0〜VL3を入力し、これをシリアルデータのデジタル信号であるデジタル制御信号VO_SELに変換して出力するデジタル論理回路である。制御回路30は、例えば、2つのNAND回路311、312、2つのNOR回路313、314、NOT回路315及びバッファ回路316を含む。
FIG. 7 is a circuit diagram illustrating an example of the circuit configuration of the
NAND回路311は、例えば、2入力NAND回路である。NAND回路311には、4ビットのデジタル信号の0ビット目のデジタル信号VL0及び1ビット目のデジタル信号VL1が入力される。NAND回路312は、例えば、2入力NAND回路である。NAND回路312には、4ビットのデジタル信号の2ビット目のデジタル信号VL2及び3ビット目のデジタル信号VL3が入力される。NOR回路313は、例えば、2入力NOR回路である。NOR回路313には、NAND回路311の出力信号及びNAND回路312の出力信号が入力される。NOR回路314は、例えば、2入力NOR回路である。NOR回路314には、NOR回路313の出力信号及びバッファ回路316の出力信号が入力される。NOT回路315は、例えば、NOR回路314の出力信号が入力される。NOT回路315の出力信号は、デジタル制御信号VO_SELとして、半導体集積回路10のスイッチ制御部12(図1)に入力される。バッファ回路316は、例えば、NOR回路313の出力信号が入力される。
The
デジタル信号VL0〜VL3は、例えば、負論理のデジタル信号である。デジタル信号VL0〜VL3が全てHレベルであるときは、制御回路30は、Hレベルのデジタル制御信号VO_SELを出力する。他方、デジタル信号VL0〜VL3のいずれかがLレベルになると、制御回路30は、Lレベルのデジタル制御信号VO_SELを出力する。
Digital signals VL 0 to VL 3 are, for example, negative logic digital signals. When the digital signals VL 0 to VL 3 are all H level, the
バッファ回路316は、典型的には遅延回路として機能し、4ビットのデジタル信号VL0〜VL3の立ち下がりタイミング(HレベルからLレベルになるタイミング)に対するデジタル制御信号VO_SELの立ち下がりタイミング(第2トランジスタQB1がONからOFFに切り替わるタイミングに対応するタイミング)をシフトする(遅らせる)ための回路である。NOR回路314は、2つの入力信号がいずれもHレベルからLレベルになった時点で出力信号がLレベルからHレベルになる。そのため、例えば、4ビットのデジタル信号VL0〜VL3のいずれかがHレベルからLレベルになると、NOR回路313の出力信号がHレベルからLレベルになった後、さらに、バッファ回路316の出力信号がHレベルからLレベルなった時点で、NOR回路314の出力信号がLレベルからHレベルになる。したがって、4ビットのデジタル信号VL0〜VL3の立ち下がりタイミングに対しては、バッファ回路316で生ずる遅延時間の分だけ、デジタル制御信号VO_SELの立ち下がりタイミングに意図的な遅延が生ずる。
The
他方、NOR回路314は、2つの入力信号のいずれかがLレベルからHレベルになると、その時点で出力信号がHレベルからLレベルになる。そのため、4ビットのデジタル信号VL0〜VL3のいずれかがLレベルからHレベルになると、NOR回路313の出力信号がLレベルからHレベルになった時点で、NOR回路314の出力信号がHレベルからLレベルになる。したがって、4ビットのデジタル信号VL0〜VL3の立ち上がりタイミングに対しては、デジタル制御信号VO_SELの立ち上がりタイミングに意図的な遅延は生じない。
On the other hand, in the NOR
尚、4ビットのデジタル信号VL0〜VL3の立ち下がりタイミングに対するデジタル制御信号VO_SELの立ち下がりタイミングをシフトする(遅らせる)回路を例に説明したが、本発明は、特にこれに限定されるものではない。例えば、4ビットのデジタル信号VL0〜VL3の立ち上がりタイミング(LレベルからHレベルになるタイミング)が第2トランジスタQB1がONからOFFに切り替わるタイミングに対応する回路構成である場合には、4ビットのデジタル信号VL0〜VL3の立ち上がりタイミングに対するデジタル制御信号VO_SELの立ち上がりタイミングをシフトする(遅らせる)ようにすればよい。 Although a circuit that shifts (delays) the fall timing of the digital control signal VO_SEL with respect to the fall timing of the 4-bit digital signals VL 0 to VL 3 has been described as an example, the present invention is particularly limited to this. is not it. For example, when the rising timing (timing from L level to H level) of the 4-bit digital signals VL 0 to VL 3 corresponds to the timing at which the second transistor QB 1 switches from ON to OFF, 4 The rising timing of the digital control signal VO_SEL with respect to the rising timing of the digital signals VL 0 to VL 3 of the bit may be shifted (delayed).
図8は、電流スイッチ回路111の出力信号波形を示したグラフである。図8のグラフにおいて、横軸は時間tであり、縦軸は電流スイッチ回路111の出力電流Iである。図8の実線の波形は、図1〜図3に図示した第1実施例の電流スイッチ回路111の出力電流波形を図示したものであり、図8の破線の波形は、図1〜図3に図示した第1実施例の電流スイッチ回路111において、第3トランジスタQC1を設けない構成とした場合の出力電流波形を図示したものである。 Figure 8 is a graph showing the output signal waveform of the current switch circuit 11 1. In the graph of FIG. 8, the horizontal axis represents time t, the vertical axis represents the output current I of the current switch circuit 11 1. The solid line waveform in FIG. 8, an illustration of the output current waveform of the current switch circuits 11 1 of the first embodiment shown in FIGS. 1 to 3, the broken line waveform in FIG. 8, FIGS. 1 to 3 The output current waveform in the case where the third transistor QC 1 is not provided in the current switch circuit 11 1 of the first embodiment shown in the above is illustrated.
本発明に係る電流スイッチ回路111は、第3トランジスタQC1を設けない構成と比較した場合、前述したように、出力側へのリーク電流が減少する。電流スイッチ回路111の出力側へのリーク電流の減少幅ΔIは、第1トランジスタQA1のリーク電流と第2トランジスタQB1のリーク電流との差分に相当する。そして、本発明に係る電流スイッチ回路111は、第3トランジスタQC1を設けない構成と比較した場合、図示の如く、デジタル制御信号VO_SELの立ち上がりタイミングから出力電流Iの立ち上がりタイミングまでの遅延が時間t1だけ増加する。この出力電流Iの立ち上がりタイミングの遅延の増加自体は、電流スイッチ回路111を高速に動作させる上で、ほとんど問題にならない程度の極めて小さなものである。しかし、電流スイッチ回路111の出力電流IのON/OFFデューティ比は、この出力電流Iの立ち上がりタイミングの遅延の増加によって誤差が生ずることになる。 As compared with the configuration in which the third transistor QC 1 is not provided, the current switch circuit 11 1 according to the present invention has a reduced leakage current to the output side as described above. The reduction width ΔI of the leak current to the output side of the current switch circuit 11 1 corresponds to the difference between the leak current of the first transistor QA 1 and the leak current of the second transistor QB 1. When compared with the configuration in which the third transistor QC 1 is not provided, the current switch circuit 11 1 according to the present invention has a time delay from the rising timing of the digital control signal VO_SEL to the rising timing of the output current I, as shown in the figure. It increases by t1. Increase itself delay the rise timing of the output current I, in terms of operating the current switch circuit 11 1 at high speed, it is the degree of extremely small that matters little. However, ON / OFF duty ratio of the output current I of the current switch circuits 11 1 would error caused by an increase in the delay of the rising timing of the output current I.
図9は、制御回路30が出力するデジタル制御信号VO_SELの電圧波形を示したグラフである。図9において、横軸は時間tであり、縦軸はデジタル制御信号VO_SELの電圧Vである。図9の実線の波形は、図7に図示した制御回路30が出力するデジタル制御信号VO_SELの電圧波形を図示したものであり、図9の破線の波形は、図7に図示した制御回路30において、バッファ回路316を設けずに、NOR回路314をNOT回路に置き換えた構成とした場合のデジタル制御信号VO_SELの電圧波形を図示したものである。
FIG. 9 is a graph showing the voltage waveform of the digital control signal VO_SEL output by the
図10は、電流スイッチ回路111の出力信号波形を図示したグラフである。図10のグラフにおいて、横軸は時間tであり、縦軸は電流スイッチ回路111の出力電流Iである。図10の実線の波形は、図7に図示した制御回路30が出力するデジタル制御信号VO_SELに基づいて、図1〜図3に図示した第1実施例の電流スイッチ回路111のスイッチ制御を行った場合の出力電流波形である。図10の破線の波形は、図7に図示した制御回路30において、バッファ回路316を設けずに、NOR回路314をNOT回路に変更する構成とした場合のデジタル制御信号VO_SELに基づいて、図1〜図3に図示した第1実施例の電流スイッチ回路111のスイッチ制御を行った場合の出力電流波形である。
Figure 10 is a graph illustrating an output signal waveform of the current switch circuit 11 1. In the graph of FIG. 10, the horizontal axis represents time t, the vertical axis represents the output current I of the current switch circuit 11 1. The waveform of the solid line in FIG. 10 performs switch control of the current switch circuit 11 1 of the first embodiment shown in FIGS. 1 to 3 based on the digital control signal VO_SEL output by the
前述したように、4ビットのデジタル信号VL0〜VL3の立ち下がりタイミングに対しては、バッファ回路316で生ずる遅延時間t2の分だけ、デジタル制御信号VO_SELの立ち下がりタイミングに意図的な遅延が生ずる(図9)。このように、デジタル信号VL0〜VL3の立ち下がりタイミングに対するデジタル制御信号VO_SELの立ち下がりタイミングを遅らせることによって、その遅延時間t2の分だけ、電流スイッチ回路111の出力電流Iの立ち下がりタイミングを遅らせることができる。それによって、電流スイッチ回路111の出力電流Iの立ち上がりタイミングの遅延時間t1を相殺することができるので、電流スイッチ回路111の出力電流Iの立ち上がりタイミングの遅延に起因して生ずるON/OFFデューティ比の誤差を低減することができる(図10)。
As described above, with respect to the falling timing of the 4-bit digital signals VL 0 to VL 3 , there is an intentional delay in the falling timing of the digital control signal VO_SEL by the delay time t2 generated in the
<他の実施形態>
上記各実施形態は、本発明を説明するための例示であり、本発明をこれらの実施形態にのみ限定する趣旨ではない。本発明は、その要旨を逸脱しない限り、さまざまな形態で実施することができる。
<Other embodiments>
Each of the above embodiments is an example for explaining the present invention, and is not intended to limit the present invention to these embodiments only. The present invention can be carried out in various forms as long as it does not deviate from the gist thereof.
例えば、本明細書に開示される方法においては、その結果に矛盾が生じない限り、ステップ、動作又は機能を並行して又は異なる順に実施しても良い。説明されたステップ、動作及び機能は、単なる例として提供されており、ステップ、動作及び機能のうちのいくつかは、発明の要旨を逸脱しない範囲で、省略でき、また、互いに結合させることで一つのものとしてもよく、また、他のステップ、動作又は機能を追加してもよい。 For example, in the methods disclosed herein, steps, actions or functions may be performed in parallel or in a different order, as long as the results are not inconsistent. The steps, actions and functions described are provided merely as examples, and some of the steps, actions and functions may be omitted or combined with each other to the extent that they do not deviate from the gist of the invention. It may be one, or other steps, actions or functions may be added.
また、本明細書では、さまざまな実施形態が開示されているが、一の実施形態における特定のフィーチャ(技術的事項)を適宜改良しながら、他の実施形態に追加し、又は該他の実施形態における特定のフィーチャと置換することができ、そのような形態も本発明の要旨に含まれる。 Further, although various embodiments are disclosed in the present specification, the specific features (technical matters) in one embodiment may be added to other embodiments or the other embodiments while appropriately improving the features (technical matters). It can be replaced with specific features in the form, such form is also included in the gist of the invention.
本発明は、半導体集積回路の分野に広く利用することができる。 The present invention can be widely used in the field of semiconductor integrated circuits.
10 半導体集積回路
111及び112〜11n 電流スイッチ回路
12 スイッチ制御部
13及び13a、13b 電流出力端子
20 カレントミラーバイアス回路
21 定電流源
30 制御回路
40 アナログ信号出力回路
311、312 NAND回路
313、314 NOR回路
315 NOT回路
316 バッファ回路
QA1及びQA2〜QAn 第1トランジスタ
QB1及びQB2〜QBn 第2トランジスタ
QC1及びQC2〜QCn 第3トランジスタ
QD1及びQD2〜QDn カレントミラー出力側トランジスタ
QE カレントミラー入力側トランジスタ
10 Semiconductor integrated circuit 11 1 and 11 2 to 11 n
Claims (3)
前記半導体集積回路は、
n(nは1以上の整数)ビットのデジタル信号の各ビットに対応し、並列に接続されるn個の電流スイッチ回路と、
前記n個の前記電流スイッチ回路の各々の出力電流が、前記nビットのデジタル信号の対応するビットに応じた電流となるように、前記n個の前記電流スイッチ回路の各々の出力電流を制御する定電流制御回路と、
デジタル制御信号に基づいて、前記n個の前記電流スイッチ回路の各々に対応するスイッチ制御信号を出力するスイッチ制御部と、を備え、
前記電流スイッチ回路は、
ゲートに所定電圧が印加されてONし、ドレインが電流出力端子に接続される入出力用NチャネルMOS電界効果トランジスタである第1トランジスタと、
ゲートにスイッチ制御信号が入力され、前記第1トランジスタのソースからグランドへ流れる電流をON/OFFするコア用NチャネルMOS電界効果トランジスタである第2トランジスタと、
ゲートに前記スイッチ制御信号が入力され、前記第1トランジスタのゲート−ソース間の接続をON/OFFするコア用PチャネルMOS電界効果トランジスタである第3トランジスタと、を含み、
前記第1トランジスタのゲート絶縁膜は、前記第2トランジスタ及び前記第3トランジスタのそれぞれのゲート絶縁膜よりも厚く、
前記制御回路は、前記nビットの前記デジタル信号に基づいて前記デジタル制御信号を生成し、
前記制御回路は、前記nビットの前記デジタル信号の立ち上がり又は立ち下がりタイミングに対する前記デジタル制御信号の立ち上がり又は立ち下がりタイミングを、前記第2トランジスタがONからOFFに切り替わるタイミングに対応するように遅らせる遅延回路を含み、
前記アナログ信号出力回路は、前記n個の前記電流スイッチ回路の総出力電流に応じたアナログ信号を出力する、
デジタル−アナログ変換回路。 A digital-to-analog conversion circuit including a semiconductor integrated circuit, a control circuit, and an analog signal output circuit.
The semiconductor integrated circuit is
N current switch circuits connected in parallel corresponding to each bit of a digital signal of n (n is an integer of 1 or more) bits, and
The output current of each of the n current switch circuits is controlled so that the output current of each of the n current switch circuits becomes a current corresponding to the corresponding bit of the n-bit digital signal. Constant current control circuit and
A switch control unit that outputs a switch control signal corresponding to each of the n current switch circuits based on the digital control signal is provided.
The current switch circuit is
The first transistor, which is an input / output N-channel MOS field effect transistor in which a predetermined voltage is applied to the gate to turn it on and the drain is connected to the current output terminal,
A second transistor, which is an N-channel MOS field effect transistor for the core, which turns on / off the current flowing from the source of the first transistor to the ground when a switch control signal is input to the gate, and
The switch control signal is input to the gate, and the third transistor, which is a P-channel MOS field effect transistor for a core that turns on / off the connection between the gate and the source of the first transistor, is included.
The gate insulating film of said first transistor, rather thick than the second preparative transistor and the respective gate insulating film of the third DOO transistor,
The control circuit generates the digital control signal based on the n-bit digital signal.
The control circuit is a delay circuit that delays the rise or fall timing of the digital control signal with respect to the rise or fall timing of the digital signal of the n bits so as to correspond to the timing at which the second transistor switches from ON to OFF. Including
The analog signal output circuit outputs an analog signal corresponding to the total output current of the n current switch circuits.
Digital-to-analog conversion circuit.
ゲートに前記所定電圧が印加されてONし、ドレインが他の電流出力端子に接続される入出力用NチャネルMOS電界効果トランジスタである第4トランジスタと、
ゲートに前記スイッチ制御信号の論理反転信号が入力され、前記第4トランジスタのソースからグランドへ流れる電流をON/OFFするコア用NチャネルMOS電界効果トランジスタである第5トランジスタと、
ゲートに前記スイッチ制御信号の論理反転信号が入力され、前記第4トランジスタのゲート−ソース間の接続をON/OFFするコア用PチャネルMOS電界効果トランジスタである第6トランジスタと、を含み、
前記第2トランジスタのソースと前記第5トランジスタのソースとが接続されている、デジタル−アナログ変換回路。 The digital-to-analog conversion circuit according to claim 1 or 2 , wherein the current switch circuit is
The fourth transistor, which is an input / output N-channel MOS field effect transistor in which the predetermined voltage is applied to the gate to turn it on and the drain is connected to another current output terminal,
A fifth transistor, which is an N-channel MOS field effect transistor for the core, in which a logic inversion signal of the switch control signal is input to the gate and turns on / off the current flowing from the source of the fourth transistor to the ground, and
A sixth transistor, which is a core P-channel MOS field effect transistor in which a logic inversion signal of the switch control signal is input to the gate and turns on / off the connection between the gate and the source of the fourth transistor, is included.
A digital-to-analog conversion circuit in which the source of the second transistor and the source of the fifth transistor are connected.
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