JP6981023B2

JP6981023B2 - Receiving circuit, receiving device, and receiving method

Info

Publication number: JP6981023B2
Application number: JP2017057876A
Authority: JP
Inventors: 憲明田和
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2017-03-23
Filing date: 2017-03-23
Publication date: 2021-12-15
Anticipated expiration: 2037-03-23
Also published as: JP2018160839A

Description

本発明は、受信回路、受信装置、及び、受信方法に関し、例えば高品質なＲＦ(Radio Frequency)信号を受信するのに適した受信回路、受信装置、及び、受信方法に関する。 The present invention relates to a receiving circuit, a receiving device, and a receiving method, for example, a receiving circuit, a receiving device, and a receiving method suitable for receiving a high quality RF (Radio Frequency) signal.

近年、無線通信システムでは、通信容量の拡大のため、複数のアンテナを介して無線通信を行うＭＩＭＯ(Multiple Input and Multiple Output)技術や、数十〜数百のより多くのアンテナを介して無線通信を行うＭａｓｓｉｖｅ−ＭＩＭＯ技術が採用され始めている。ＭＩＭＯ技術は、例えば、特許文献１に開示されている。 In recent years, in wireless communication systems, in order to expand the communication capacity, MIMO (Multiple Input and Multiple Output) technology that performs wireless communication via multiple antennas and wireless communication via dozens to hundreds of antennas are used. Massive-MIMO technology is beginning to be adopted. MIMO technology is disclosed in, for example, Patent Document 1.

特表２０１３−５３３６８１号公報Special Table 2013-533681 Publication No.

無線通信システムでは、ＭＩＭＯ技術が採用されている場合にも、ＳＮ比の高い高品質なＲＦ(Radio Frequency)信号を受信することが求められている。しかしながら、特許文献１の構成では、量子化雑音が大きいため、広帯域な信号を高精度で受信しづらいという課題があった。 In a wireless communication system, it is required to receive a high-quality RF (Radio Frequency) signal having a high signal-to-noise ratio even when MIMO technology is adopted. However, the configuration of Patent Document 1 has a problem that it is difficult to receive a wide band signal with high accuracy because the quantization noise is large.

本発明は、このような課題を解決するためになされたものであり、高品質なＲＦ信号を受信することが可能な受信回路、受信装置、及び、受信方法を提供することを目的とする。 The present invention has been made to solve such a problem, and an object of the present invention is to provide a receiving circuit, a receiving device, and a receiving method capable of receiving a high quality RF signal.

一実施の形態によれば、受信回路は、リファレンス信号を生成するリファレンス信号生成回路と、受信した複数のＲＦ信号のそれぞれに、又は、前記リファレンス信号に、異なる遅延を付加して出力する複数の遅延回路と、前記複数のＲＦ信号のそれぞれ、及び、前記リファレンス信号のうち、前記複数の遅延回路によって遅延が付加された一方の信号と、他方の信号と、をそれぞれ比較する複数の第１比較器と、前記複数の第１比較器のそれぞれの比較結果を加算することによりデジタル受信信号を生成する加算器と、を備える。 According to one embodiment, the receiving circuit outputs a reference signal generating circuit for generating a reference signal and a plurality of received RF signals, or a plurality of the receiving circuits with different delays added to the reference signals. A plurality of first comparisons comparing the delay circuit, each of the plurality of RF signals, and one of the reference signals to which the delay is added by the plurality of delay circuits and the other signal. It includes an adder and an adder that generates a digital reception signal by adding the comparison results of each of the plurality of first comparers.

他の実施の形態によれば、受信回路は、受信した複数のＲＦ信号のそれぞれをダウンコンバートする複数のミキサと、前記複数のＲＦ信号のそれぞれに、又は、前記複数のミキサに入力される局部発振信号に、異なる遅延又は位相を付加して出力する複数の遅延回路と、前記複数のミキサのそれぞれの出力をデジタル信号に変換する複数のＡＤコンバータと、前記複数のＡＤコンバータから出力された複数のデジタル信号に付加された遅延又は位相を補正する複数の補正回路と、前記複数の補正回路の出力信号を加算することによりデジタル受信信号を生成する加算器と、を備える。 According to another embodiment, the receiving circuit has a plurality of mixers that downconvert each of the received plurality of RF signals, and a local part that is input to each of the plurality of RF signals or to the plurality of mixers. A plurality of delay circuits that add different delays or phases to the oscillation signal and output, a plurality of AD converters that convert the outputs of the plurality of mixers into digital signals, and a plurality of AD converters that are output from the plurality of AD converters. It is provided with a plurality of correction circuits for correcting the delay or phase added to the digital signal of the above, and an adder for generating a digital reception signal by adding the output signals of the plurality of correction circuits.

一実施の形態によれば、受信方法は、複数のＲＦ信号を受信するステップと、リファレンス信号を生成するステップと、前記複数のＲＦ信号のそれぞれに、又は、前記リファレンス信号に、異なる遅延を付加して出力するステップと、前記複数のＲＦ信号のそれぞれ、及び、前記リファレンス信号のうち、異なる遅延が付加された一方の信号と、他方の信号と、をそれぞれ比較するステップと、それぞれの比較結果を加算することによりデジタル受信信号を生成するステップと、を有する。 According to one embodiment, the receiving method adds different delays to each of the plurality of RF signals, each of the steps of receiving a plurality of RF signals, the step of generating a reference signal, and the reference signal. And the step of comparing each of the plurality of RF signals, and one of the reference signals to which a different delay is added and the other signal, and the comparison result of each. To generate a digital received signal by adding.

他の実施の形態によれば、受信方法は、複数のＲＦ信号をそれぞれ受信するステップと、前記複数のＲＦ信号のそれぞれを複数のミキサを用いてダウンコンバートするステップと、前記複数のＲＦ信号のそれぞれに、又は、前記複数のミキサに入力される局部発振信号に、異なる遅延又は位相を付加して出力するステップと、前記複数のミキサのそれぞれの出力を複数のデジタル信号に変換するステップと、前記複数のデジタル信号に付加された遅延又は位相を補正するステップと、補正された前記複数のデジタル信号を加算することによりデジタル受信信号を生成するステップと、を有する。 According to another embodiment, the receiving method includes a step of receiving each of a plurality of RF signals, a step of down-converting each of the plurality of RF signals using a plurality of mixers, and a step of down-converting each of the plurality of RF signals. A step of adding a different delay or phase to each of the locally oscillated signals input to the plurality of mixers or a step of converting the output of each of the plurality of mixers into a plurality of digital signals. It has a step of correcting a delay or a phase added to the plurality of digital signals, and a step of generating a digital received signal by adding the corrected plurality of digital signals.

前記一実施の形態によれば、高品質なＲＦ信号を受信することが可能な受信回路、受信装置、及び、受信方法を提供することができる。 According to the above embodiment, it is possible to provide a receiving circuit, a receiving device, and a receiving method capable of receiving a high quality RF signal.

実施の形態１にかかる受信回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the receiving circuit which concerns on Embodiment 1. FIG. 図１に示す受信回路に設けられたリファレンス信号生成回路の具体的な構成例を示す図である。It is a figure which shows the specific configuration example of the reference signal generation circuit provided in the receiving circuit shown in FIG. 図１に示す受信回路を搭載したリモート局を示すブロック図である。It is a block diagram which shows the remote station equipped with the receiving circuit shown in FIG. 図１に示す受信回路の第１の具体的構成例を示すブロック図である。It is a block diagram which shows the 1st specific configuration example of the receiving circuit shown in FIG. 図１に示す受信回路の第１の変形例を示すブロック図である。It is a block diagram which shows the 1st modification of the receiving circuit shown in FIG. 図１に示す受信回路の第２の変形例を示すブロック図である。It is a block diagram which shows the 2nd modification of the receiving circuit shown in FIG. 実施の形態２にかかる受信回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the receiving circuit which concerns on Embodiment 2. 図７に示す受信回路に設けられたエンベロープ信号生生成部の構成例を示すブロック図である。It is a block diagram which shows the structural example of the envelope signal generation part provided in the receiving circuit shown in FIG. 7. 図８に示すエンベロープ信号生成部に設けられた検波器の構成例を示す図である。It is a figure which shows the structural example of the detector provided in the envelope signal generation part shown in FIG. 図８に示すエンベロープ信号生成部に設けられたフィルタの構成例を示す図である。It is a figure which shows the structural example of the filter provided in the envelope signal generation part shown in FIG. 図７に示す受信回路に設けられたバランの構成例を示す図である。It is a figure which shows the structural example of the balun provided in the receiving circuit shown in FIG. 7. 図７に示す受信回路の第１の変形例を示すブロック図である。It is a block diagram which shows the 1st modification of the receiving circuit shown in FIG. 7. 図７に示す受信回路の第２の変形例を示すブロック図である。It is a block diagram which shows the 2nd modification of the receiving circuit shown in FIG. 7. 図７に示す受信回路の第３の変形例を示すブロック図である。It is a block diagram which shows the 3rd modification of the receiving circuit shown in FIG. 7. 図７に示す受信回路の第４の変形例を示すブロック図である。It is a block diagram which shows the 4th modification of the receiving circuit shown in FIG. 7. 実施の形態３にかかる受信回路の構成例を示すブロック図である。It is a block diagram which shows the structural example of the receiving circuit which concerns on Embodiment 3. FIG. 図１６に示す受信回路の変形例を示すブロック図である。It is a block diagram which shows the modification of the receiving circuit shown in FIG.

以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。 Hereinafter, embodiments will be described with reference to the drawings. Since the drawings are simple, the technical scope of the embodiment should not be narrowly interpreted based on the description of the drawings. Further, the same elements are designated by the same reference numerals, and duplicate description will be omitted.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。 In the following embodiments, when necessary for convenience, the description will be divided into a plurality of sections or embodiments, but unless otherwise specified, they are not unrelated to each other, one of which is the other. There is a relationship between a part or all of the modified examples, application examples, detailed explanations, supplementary explanations, and the like. Further, in the following embodiments, when the number of elements (including the number, numerical value, quantity, range, etc.) is referred to, when it is specified in particular, or when it is clearly limited to a specific number in principle, etc. Except for this, the number is not limited to the specific number, and may be more than or less than the specific number.

さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。 Furthermore, in the following embodiments, the components (including operation steps and the like) are not necessarily essential except when explicitly stated and when it is clearly considered to be essential in principle. Similarly, in the following embodiments, when the shape, positional relationship, etc. of the constituent elements are referred to, the shape is substantially the same, except when it is clearly stated or when it is considered that it is not clearly the case in principle. Etc., etc. shall be included. This also applies to the above numbers (including the number, numerical value, quantity, range, etc.).

＜実施の形態１＞
図１は、実施の形態１にかかる受信回路１の構成例を示すブロック図である。
図１に示すように、受信回路１は、リファレンス信号生成回路１１と、遅延回路１２＿１〜１２＿ｎ（ｎは２以上の整数）と、比較器１３＿１〜１３＿ｎと、加算器１４と、を有する。 <Embodiment 1>
FIG. 1 is a block diagram showing a configuration example of the receiving circuit 1 according to the first embodiment.
As shown in FIG. 1, the receiving circuit 1 includes a reference signal generation circuit 11, a delay circuit 12_1 to 12_n (n is an integer of 2 or more), a comparator 13_1 to 13_n, and an adder 14.

リファレンス信号生成回路１１は、三角波状のリファレンス信号Ｖｒｅｆを出力する。 The reference signal generation circuit 11 outputs a triangular wave-shaped reference signal Vref.

（リファレンス信号生成回路１１の具体的構成例）
図２は、リファレンス信号生成回路１１の具体的な構成例を示す図である。
図２を参照すると、リファレンス信号生成回路１１は、所謂積分器であって、ＰＬＬ等の矩形信号生成部１１１と、オペアンプ１１２と、抵抗素子Ｒ１１と、容量素子Ｃ１１と、を有する。矩形信号生成部１１１の出力端子と、オペアンプ１１２の反転入力端子との間には、抵抗素子Ｒ１１が設けられている。オペアンプ１１２の出力端子及び反転入力端子間には、容量素子Ｃ１１が設けられている。オペアンプ１１２の非反転入力端子は、接地電圧端子ＧＮＤに接続されている。オペアンプ１１２の出力端子は、リファレンス信号生成回路１１の出力端子に接続されている。なお、リファレンス信号生成回路１１は、図２に示す構成に限られず、同等の機能を有する他の構成に適宜変更可能である。また、リファレンス信号生成回路１１から生成されるリファレンス信号は三角波状であると説明したが、厳密には積分波形である。リファレンス信号として、このような積分波形や、正弦波であっても利用可能である。 (Specific configuration example of the reference signal generation circuit 11)
FIG. 2 is a diagram showing a specific configuration example of the reference signal generation circuit 11.
Referring to FIG. 2, the reference signal generation circuit 11 is a so-called integrator, and includes a rectangular signal generation unit 111 such as a PLL, an operational amplifier 112, a resistance element R11, and a capacitive element C11. A resistance element R11 is provided between the output terminal of the rectangular signal generation unit 111 and the inverting input terminal of the operational amplifier 112. A capacitive element C11 is provided between the output terminal and the inverting input terminal of the operational amplifier 112. The non-inverting input terminal of the operational amplifier 112 is connected to the ground voltage terminal GND. The output terminal of the operational amplifier 112 is connected to the output terminal of the reference signal generation circuit 11. The reference signal generation circuit 11 is not limited to the configuration shown in FIG. 2, and can be appropriately changed to another configuration having the same function. Further, although it has been explained that the reference signal generated from the reference signal generation circuit 11 has a triangular wave shape, it is strictly an integrated waveform. As a reference signal, such an integrated waveform or a sine wave can be used.

図１に戻り、説明を続ける。
遅延回路１２＿１〜１２＿ｎは、リファレンス信号Ｖｒｅｆに異なる遅延を付加して、それぞれリファレンス信号Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎとして出力する。例えば、遅延回路１２＿１〜１２＿ｎは、それぞれ、三角波状のリファレンス信号Ｖｒｅｆの周期の範囲内で、当該リファレンス信号Ｖｒｅｆに異なる遅延を付加している。 Returning to FIG. 1, the explanation will be continued.
The delay circuits 12_1 to 12_n add different delays to the reference signal Vref and output them as reference signals Vref_1 to Vref_n, respectively. For example, the delay circuits 12_1 to 12_n each add different delays to the reference signal Vref within the period of the triangular wave-shaped reference signal Vref.

比較器１３＿１〜１３＿ｎは、それぞれ、遅延回路１２＿１〜１２＿ｎからのリファレンス信号Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎと、無線受信したアナログのＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎと、を比較して、比較結果（デジタル信号）Ｄｏ＿１〜Ｄｏ＿ｎを出力する。 The comparators 13_1 to 13_n compare the reference signals Vref_1 to Vref_n from the delay circuits 12_1 to 12_n with the analog RF signals Sin_1 to Sin_n received wirelessly, respectively, and compare the comparison results (digital signals) Do_1 to Do_n. Output.

例えば、比較器１３＿１〜１３＿ｎは、それぞれ、ＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎがリファレンス信号Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎよりも大きい場合に値“１”の比較結果Ｄｏ＿１〜Ｄｏ＿ｎを出力し、ＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎがリファレンス信号Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎ以下の場合に値“０”の比較結果Ｄｏ＿１〜Ｄｏ＿ｎを出力する。つまり、比較器１３＿１〜１３＿ｎは、それぞれ、無線受信したアナログのＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎを２値にデジタル化して出力する。 For example, the comparators 13_1 to 13_n output a comparison result Do_1 to Do_n having a value of "1" when the RF signals Sin_1 to Sin_n are larger than the reference signals Vref_1 to Vref_n, respectively, and the RF signals Sin_1 to Sin_n are the reference signals Vref_1. When ~ Vref_n or less, the comparison result Do_1 to Do_n of the value "0" is output. That is, each of the comparators 13_1 to 13_n digitizes and outputs the wirelessly received analog RF signals Sin_1 to Sin_n into two values.

加算器１４は、比較器１３＿１〜１３＿ｎのそれぞれの比較結果Ｄｏ＿１〜Ｄｏ＿ｎを加算して、デジタル受信信号Ｄｏｕｔを出力する。デジタル受信信号Ｄｏｕｔは、例えば、図示しない後段のデジタル処理回路において、ダウンコンバート、フィルタリング、ダウンサンプリングなどが行われる。 The adder 14 adds the comparison results Do_1 to Do_n of the comparators 13_1 to 13_n, and outputs the digital reception signal Dout. The digital received signal Dout is, for example, down-converted, filtered, down-sampled, or the like in a subsequent digital processing circuit (not shown).

ここで、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎは、遅延量の異なるリファレンス信号Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎに基づいて生成されたものであるため、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに含まれる量子化雑音は、それぞれ異なったものとなる。そのため、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎのそれぞれを加算した結果であるデジタル受信信号Ｄｏｕｔでは、相関関係を持たないこれら量子化雑音に対し、互いに相関関係を持つ主信号が相対的に増幅される。その結果、デジタル受信信号ＤｏｕｔのＳＮ比が改善される。換言すると、デジタル受信信号Ｄｏｕｔの品質が向上する。 Here, since the digital signals Do_1 to Do_n are generated based on the reference signals Vref_1 to Vref_n having different delay amounts, the quantization noises included in the digital signals Do_1 to Do_n are different from each other. Therefore, in the digital reception signal Dout, which is the result of adding each of the digital signals Do_1 to Do_n, the main signal having a correlation with each other is relatively amplified with respect to these quantized noises having no correlation. As a result, the signal-to-noise ratio of the digital received signal Dout is improved. In other words, the quality of the digital received signal Dout is improved.

このように、本実施の形態にかかる受信回路１は、遅延量の異なるリファレンス信号Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎを用いてデジタル信号Ｄｏ＿１〜Ｄｏ＿ｎを生成することにより、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに含まれる量子化雑音を異ならせている。それにより、本実施の形態に係る受信回路１は、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎのそれぞれを加算した結果であるデジタル受信信号Ｄｏｕｔにおいて、相関関係を持たないこれら量子化雑音に対し、互いに相関関係を持つ主信号を相対的に増幅させることができる。その結果、本実施の形態に係る受信回路１は、デジタル受信信号ＤｏｕｔのＳＮ比を改善させる（品質を向上させる）ことができる。 As described above, the receiving circuit 1 according to the present embodiment generates the digital signals Do_1 to Do_n by using the reference signals Vref_1 to Vref_n having different delay amounts, thereby eliminating the quantization noise contained in the digital signals Do_1 to Do_n. It's different. As a result, the receiving circuit 1 according to the present embodiment has a correlation with each other for these quantized noises having no correlation in the digital receiving signal Dout which is the result of adding each of the digital signals Do_1 to Do_n. The main signal can be amplified relatively. As a result, the receiving circuit 1 according to the present embodiment can improve the SN ratio (improve the quality) of the digital received signal Dout.

また、本実施の形態にかかる受信回路１は、上述のように量子化雑音を相対的に減衰させることができるため、分解能の低いＡＤコンバータを採用した場合でも、高いＳＮ比を得ることができる。それにより、本実施の形態にかかる受信回路１は、ＲＦ信号をダウンコンバートするために必要なミキサや局部発振器を備える必要がないだけでなく、分解能の高いＡＤコンバータを備える必要がないため、回路規模の増大を抑制することができる。また、消費電力の増大を抑制することもできる。 Further, since the receiving circuit 1 according to the present embodiment can relatively attenuate the quantization noise as described above, a high SN ratio can be obtained even when an AD converter having a low resolution is adopted. .. As a result, the receiving circuit 1 according to the present embodiment does not need to be provided with a mixer or a local oscillator necessary for down-converting the RF signal, and also does not need to be provided with a high-resolution AD converter. It is possible to suppress the increase in scale. In addition, it is possible to suppress an increase in power consumption.

（受信回路１の適用事例）
図３は、受信回路１を搭載したリモート局の構成例を示すブロック図である。
図３を参照すると、受信回路１は、例えばリモート局（送受信装置）の無線部であって、その無線部の受信側において、アンテナＡ＿１〜Ａ＿ｎを介して複数のアナログＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎを受信して、デジタル受信信号Ｄｏｕｔを生成する。このデジタル受信信号Ｄｏｕｔは、後段のデジタル処理回路により、ベースバンド信号にダウンコンバートされるなどした後、ベースバンド信号処理部２に伝送される。ここで、図３に示すリモート局は、受信回路１を搭載することにより、高品質なＲＦ信号を受信したうえで、その後の処理を実行することができる。 (Application example of receiving circuit 1)
FIG. 3 is a block diagram showing a configuration example of a remote station equipped with the receiving circuit 1.
Referring to FIG. 3, the receiving circuit 1 is, for example, a radio unit of a remote station (transmission / reception device), and receives a plurality of analog RF signals Sin_1 to Sin_n via antennas A_1 to A_n on the receiving side of the radio unit. Then, the digital reception signal Dout is generated. This digital reception signal Dout is down-converted to a baseband signal by a digital processing circuit in the subsequent stage, and then transmitted to the baseband signal processing unit 2. Here, the remote station shown in FIG. 3 can receive a high-quality RF signal and then execute the subsequent processing by mounting the receiving circuit 1.

続いて、受信回路１の具体的構成例について説明する。 Subsequently, a specific configuration example of the receiving circuit 1 will be described.

（受信回路１の第１の具体的構成例）
図４は、受信回路１の第１の具体的構成例を受信回路１ａとして示すブロック図である。受信回路１ａは、受信回路１が基地局装置の無線部として用いられた場合におけるより詳細な構成を示している。 (First specific configuration example of the receiving circuit 1)
FIG. 4 is a block diagram showing a first specific configuration example of the receiving circuit 1 as the receiving circuit 1a. The receiving circuit 1a shows a more detailed configuration when the receiving circuit 1 is used as a radio unit of the base station apparatus.

図４に示すように、受信回路１ａは、リファレンス信号生成回路１１、遅延回路１２＿１〜１２＿ｎ、比較器１３＿１〜１３＿ｎ及び加算器１４に加えて、バンドパスフィルタ１５＿１〜１５＿ｎ、低雑音増幅器１６＿１〜１６＿ｎ、及びデータ変換部１７をさらに備える。なお、図４には、アンテナＡ＿１〜Ａ＿ｎも示されている。 As shown in FIG. 4, the receiving circuit 1a includes a reference signal generation circuit 11, a delay circuit 12_1 to 12_n, a comparator 13_1 to 13_n, an adder 14, a bandpass filter 15_1 to 15_n, and a low noise amplifier 16_1 to 16_n. , And a data conversion unit 17. Note that FIGS. 4 also show antennas A_1 to A_n.

バンドパスフィルタ１５＿１〜１５＿ｎは、それぞれ、外部からアンテナＡ＿１〜Ａ＿ｎを介して無線受信したＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎのうち所望の周波数帯域を通過させる。低雑音増幅器１６＿１〜１６＿ｎは、それぞれ、バンドパスフィルタ１５＿１〜１５＿ｎを通過したＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎを増幅する。なお、比較器１３＿１〜１３＿ｎには、それぞれ、低雑音増幅器１６＿１〜１６＿ｎにより増幅されたＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎが入力される。 The bandpass filters 15_1 to 15_n each pass the desired frequency band of the RF signals Sin_1 to Sin_n wirelessly received from the outside via the antennas A_1 to A_n. The low noise amplifiers 16_1 to 16_n amplify the RF signals Sin_1 to Sin_n that have passed through the bandpass filters 15_1 to 15_n, respectively. The RF signals Sin_1 to Sin_n amplified by the low noise amplifiers 16_1 to 16_n are input to the comparators 13_1 to 13_n, respectively.

比較器１３＿１〜１３＿ｎ、リファレンス信号生成回路１１、遅延回路１２＿１〜１２＿ｎ及び加算器１４の構成及び動作については、既に説明した通りである。 The configurations and operations of the comparators 13_1 to 13_n, the reference signal generation circuit 11, the delay circuits 12_1 to 12_n, and the adder 14 are as described above.

データ変換部１７は、加算器１４から出力されたデジタル受信信号Ｄｏｕｔに対して、必要に応じて、ダウンコンバート、フィルタリング、ダウンサンプリング等を実施することにより、当該デジタル受信信号Ｄｏｕｔをベースバンド信号に変換する。 The data conversion unit 17 converts the digital reception signal Dout into a baseband signal by performing down-conversion, filtering, downsampling, etc., as necessary, on the digital reception signal Dout output from the adder 14. Convert.

データ変換部１７から出力されたベースバンド信号は、ベースバンド信号処理部２に伝送される。 The baseband signal output from the data conversion unit 17 is transmitted to the baseband signal processing unit 2.

ここで、加算器１４やデータ変換部１７は、デジタル信号を処理する回路であるため、アナログ信号を処理する回路とは別の半導体集積回路上に形成されてもよい。加算器１４及びデータ変換部１７は、例えば、ＦＰＧＡ(Field Programmable Gate Array)を用いて構成されてもよい。つまり、加算器１４やデータ変換部１７は、例えばＦＰＧＡ上に配置された複数の論理ゲートを組み合わせることで形成されたデジタル処理回路である。受信回路１ａは、ＦＰＧＡ等の集積回路上に形成された加算器１４やデータ変換部１７等のデジタル処理回路に対して、比較器１３＿１〜１３＿ｎの比較結果を伝送すればよいため、回路を簡易にできる。それにより、実装面積の縮小が可能であるとともに、消費電力の増大が抑制される。 Here, since the adder 14 and the data conversion unit 17 are circuits that process digital signals, they may be formed on a semiconductor integrated circuit different from the circuit that processes analog signals. The adder 14 and the data conversion unit 17 may be configured by using, for example, an FPGA (Field Programmable Gate Array). That is, the adder 14 and the data conversion unit 17 are, for example, a digital processing circuit formed by combining a plurality of logic gates arranged on the FPGA. Since the receiving circuit 1a may transmit the comparison result of the comparators 13_1 to 13_n to the digital processing circuit such as the adder 14 or the data conversion unit 17 formed on the integrated circuit such as FPGA, the circuit is simplified. Can be done. As a result, the mounting area can be reduced and the increase in power consumption is suppressed.

（受信回路１の第１の変形例）
図５は、受信回路１の第１の変形例を受信回路１ｂとして示すブロック図である。図５に示す受信回路１ｂでは、図１に示す受信回路１と比較して、遅延回路１２＿１〜１２＿ｎの配置位置が異なるとともに、補正回路１９＿１〜１９＿ｎがさらに設けられている。 (First modification of the receiving circuit 1)
FIG. 5 is a block diagram showing a first modification of the receiving circuit 1 as a receiving circuit 1b. In the receiving circuit 1b shown in FIG. 5, the arrangement positions of the delay circuits 12_1 to 12_n are different from those of the receiving circuit 1 shown in FIG. 1, and the correction circuits 19_1 to 19_n are further provided.

遅延回路１２＿１〜１２＿ｎは、リファレンス信号Ｖｒｅｆが伝搬する信号線上に設けられる代わりに、それぞれ、ＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎが伝搬する信号線上に設けられている。そして、遅延回路１２＿１〜１２＿ｎは、それぞれ、ＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎに異なる遅延を付加して出力する。 The delay circuits 12_1 to 12_n are provided on the signal line on which the RF signals Sin_1 to Sin_n propagate, respectively, instead of being provided on the signal line on which the reference signal Vref propagates. Then, each of the delay circuits 12_1 to 12_n outputs the RF signals Sin_1 to Sin_n with different delays added.

比較器１３＿１〜１３＿ｎは、それぞれ、遅延回路１２＿１〜１２＿ｎにより異なる遅延が付加されたＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎと、リファレンス信号生成回路１１からのリファレンス信号Ｖｒｅｆと、を比較して、比較結果（デジタル信号）Ｄｏ＿１〜Ｄｏ＿ｎを出力する。 The comparators 13_1 to 13_n compare the RF signals Sin_1 to Sin_n to which different delays are added by the delay circuits 12_1 to 12_n and the reference signal Vref from the reference signal generation circuit 11, respectively, and compare the comparison results (digital signals). ) Do_1 to Do_n are output.

例えば、比較器１３＿１〜１３＿ｎは、それぞれ、異なる遅延が付加されたＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎがリファレンス信号Ｖｒｅｆよりも大きい場合に値“１”の比較結果Ｄｏ＿１〜Ｄｏ＿ｎを出力し、異なる遅延が付加されたＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎがリファレンス信号Ｖｒｅｆ以下の場合に値“０”の比較結果Ｄｏ＿１〜Ｄｏ＿ｎを出力する。つまり、比較器１３＿１〜１３＿ｎは、それぞれ、無線受信したアナログのＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎを２値にデジタル化して出力する。 For example, the comparators 13_1 to 13_n output a comparison result Do_1 to Do_n having a value of "1" when the RF signals Sin_1 to Sin_n to which different delays are added are larger than the reference signal Vref, and different delays are added. When the RF signals Sin_1 to Sin_n are equal to or less than the reference signal Vref, the comparison result Do_1 to Do_n having a value of "0" is output. That is, each of the comparators 13_1 to 13_n digitizes and outputs the wirelessly received analog RF signals Sin_1 to Sin_n into two values.

補正回路１９＿１〜１９＿ｎは、それぞれ、比較器１３＿１〜１３＿ｎの比較結果Ｄｏ＿１〜Ｄｏ＿ｎに付加された異なる遅延を同じになるように補正して出力する。 The correction circuits 19_1 to 19_n correct and output different delays added to the comparison results Do_1 to Do_n of the comparators 13_1 to 13_n so as to be the same, respectively.

受信回路１ｂのその他の構成及び動作については、受信回路１の場合と同様であるため、その説明を省略する。 Since the other configurations and operations of the receiving circuit 1b are the same as those of the receiving circuit 1, the description thereof will be omitted.

ここで、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎは、遅延量の異なるＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎと共通のリファレンス信号との比較に基づいて生成されたものであるため、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに含まれる量子化雑音は、それぞれ異なったものとなる。そのため、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎのそれぞれを加算した結果であるデジタル受信信号Ｄｏｕｔでは、相関関係を持たないこれら量子化雑音に対し、互いに相関関係を持つ主信号が相対的に増幅される。その結果、デジタル受信信号ＤｏｕｔのＳＮ比が改善される。換言すると、デジタル受信信号Ｄｏｕｔの品質が向上する。 Here, since the digital signals Do_1 to Do_n are generated based on the comparison between the RF signals Sin_1 to Sin_n having different delay amounts and the common reference signal, the quantization noise included in the digital signals Do_1 to Do_n is , Each will be different. Therefore, in the digital reception signal Dout, which is the result of adding each of the digital signals Do_1 to Do_n, the main signal having a correlation with each other is relatively amplified with respect to these quantized noises having no correlation. As a result, the signal-to-noise ratio of the digital received signal Dout is improved. In other words, the quality of the digital received signal Dout is improved.

このように、本実施の形態にかかる受信回路１ｂは、遅延量の異なるＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎと共通のリファレンス信号との比較に基づいてデジタル信号Ｄｏ＿１〜Ｄｏ＿ｎを生成することにより、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに含まれる量子化雑音を異ならせている。それにより、本実施の形態に係る受信回路１ｂは、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎのそれぞれを加算した結果であるデジタル受信信号Ｄｏｕｔにおいて、相関関係を持たないこれら量子化雑音に対し、互いに相関関係を持つ主信号を相対的に増幅させることができる。その結果、本実施の形態に係る受信回路１ｅは、デジタル受信信号ＤｏｕｔのＳＮ比を改善させる（品質を向上させる）ことができる。 As described above, the receiving circuit 1b according to the present embodiment generates the digital signals Do_1 to Do_n based on the comparison between the RF signals Sin_1 to Sin_n having different delay amounts and the common reference signal, thereby generating the digital signals Do_1 to Do_1. The quantization noise contained in Do_n is different. As a result, the receiving circuit 1b according to the present embodiment has a correlation with each other for these quantized noises having no correlation in the digital receiving signal Dout which is the result of adding each of the digital signals Do_1 to Do_n. The main signal can be amplified relatively. As a result, the receiving circuit 1e according to the present embodiment can improve the SN ratio (improve the quality) of the digital received signal Dout.

また、本実施の形態にかかる受信回路１ｂは、上述のように量子化雑音を相対的に減衰させることができるため、分解能の低いＡＤコンバータを採用した場合でも、高いＳＮ比を得ることができる。それにより、本実施の形態にかかる受信回路１ｂは、ＲＦ信号をダウンコンバートするために必要なミキサや局部発振器を備える必要がないだけなく、分解能の高いＡＤコンバータを備える必要がないため、回路規模の増大を抑制することができる。また、消費電力の増大を抑制することもできる。 Further, since the receiving circuit 1b according to the present embodiment can relatively attenuate the quantization noise as described above, a high SN ratio can be obtained even when an AD converter having a low resolution is adopted. .. As a result, the receiving circuit 1b according to the present embodiment does not need to be provided with a mixer or a local oscillator necessary for down-converting the RF signal, and also does not need to be provided with a high-resolution AD converter. Can be suppressed from increasing. In addition, it is possible to suppress an increase in power consumption.

なお、各受信回路１，１ｂは、比較器１３＿１〜１３＿ｎのそれぞれの比較結果Ｄｏ＿１〜Ｄｏ＿ｎを直接又は遅延補正後に加算する場合を例に説明したが、これに限られない。各受信回路１，１ｂは、比較器１３＿１〜１３＿ｎのそれぞれの比較結果Ｄｏ＿１〜Ｄｏ＿ｎを、ダウンコンバータを用いてダウンコンバートした後に加算してもよい。また、上記ダウンコンバートの後に、フィルタリングやダウンサンプリングを行った後に加算しても良い。 It should be noted that each of the receiving circuits 1 and 1b has been described as an example in which the comparison results Do_1 to Do_n of the comparators 13_1 to 13_n are added directly or after delay correction, but the present invention is not limited to this. The receiving circuits 1 and 1b may add the comparison results Do_1 to Do_n of the comparators 13_1 to 13_n after down-converting them using a down converter. Further, after the above down conversion, filtering or downsampling may be performed and then the addition may be performed.

ここで、受信回路１ｂに上記したダウンコンバータの構成が採用されることにより、遅延回路１２＿１〜１２＿ｎによって付加された遅延の影響が無視できるほどに小さくなった場合には、補正回路１９＿１〜１９＿ｎは設けられなくてもよい。以下、図６を参照しつつ簡単に説明する。 Here, when the influence of the delay added by the delay circuits 12_1 to 12_n becomes negligibly small by adopting the above-mentioned down converter configuration in the receiving circuit 1b, the correction circuits 19_1 to 19_n are used. It does not have to be provided. Hereinafter, a brief description will be given with reference to FIG.

（受信回路１の第２の変形例）
図６は、受信回路１の第２の変形例を受信回路１ｃとして示すブロック図である。図６に示す受信回路１ｃは、図５に示す受信回路１ｂと比較して、補正回路１９＿１〜１９＿ｎの代わりにダウンコンバータ（ミキサ）２０＿１〜２０＿ｎを備える。 (Second modification of the receiving circuit 1)
FIG. 6 is a block diagram showing a second modification of the receiving circuit 1 as the receiving circuit 1c. The receiving circuit 1c shown in FIG. 6 includes a down converter (mixer) 20_1 to 20_n instead of the correction circuits 19_1 to 19_n as compared with the receiving circuit 1b shown in FIG.

ダウンコンバータ２０＿１〜２０＿ｎは、それぞれ、比較器１３＿１〜１３＿ｎの比較結果Ｄｏ＿１〜Ｄｏ＿ｎをダウンコンバートして出力する。ここでは、遅延回路１２＿１〜１２＿ｎにより付加された遅延時間が、受信信号の変調周期に対して無視できる程度に小さいため、補正回路１９＿１〜１９＿ｎは省略されている。 The down converters 20_1 to 20_n down-convert and output the comparison results Do_1 to Do_n of the comparators 13_1 to 13_n, respectively. Here, the correction circuits 19_1 to 19_n are omitted because the delay time added by the delay circuits 12_1 to 12_n is so small that it can be ignored with respect to the modulation cycle of the received signal.

受信回路１ｃのその他の構成及び動作については、受信回路１ｂの場合と同様であるため、その説明を省略する。 Since the other configurations and operations of the receiving circuit 1c are the same as those of the receiving circuit 1b, the description thereof will be omitted.

このように、受信回路１ｃは、受信回路１ｂと同等程度の効果を奏することができる。 In this way, the receiving circuit 1c can exert the same effect as the receiving circuit 1b.

＜実施の形態２＞
図７は、実施の形態２にかかる受信回路１ｄの構成例を示すブロック図である。
図７に示すように、受信回路１ｄは、エンベロープ信号生成部２１＿１〜２１＿ｎと、リファレンス信号生成回路２２と、遅延回路２３＿１〜２３＿ｎと、比較器２４＿１〜２４＿ｎと、バラン２５＿１〜２５＿ｎと、比較器２６＿１〜２６＿ｎと、乗算器２７＿１〜２７＿ｎと、加算器２８と、を備える。なお、リファレンス信号生成回路２２、遅延回路２３＿１〜２３＿ｎ、比較器２４＿１〜２４＿ｎ及び加算器２８は、それぞれ、リファレンス信号生成回路１１、遅延回路１２＿１〜１２＿ｎ、比較器１３＿１〜１３＿ｎ及び加算器１４に対応する。 <Embodiment 2>
FIG. 7 is a block diagram showing a configuration example of the receiving circuit 1d according to the second embodiment.
As shown in FIG. 7, the receiving circuit 1d includes an envelope signal generation unit 21_1 to 21_n, a reference signal generation circuit 22, a delay circuit 23_1 to 23_n, a comparator 24_1 to 24_n, a balun 25_1 to 25_n, and a comparator. It includes 26_1 to 26_n, a multiplier 27_1 to 27_n, and an adder 28. The reference signal generation circuit 22, delay circuits 23_1 to 23_n, comparators 24_1 to 24_n, and adder 28 correspond to the reference signal generation circuit 11, delay circuits 12_1 to 12_n, comparators 13_1 to 13_n, and adder 14, respectively. do.

エンベロープ信号生成部２１＿１〜２１＿ｎは、それぞれ、外部から無線受信したＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎの振幅を検波してエンベロープ信号ｒ＿１〜ｒ＿ｎとして出力する。 The envelope signal generation units 21_1 to 21_n detect the amplitudes of the RF signals Sin_1 to Sin_n wirelessly received from the outside and output them as envelope signals r_1 to r_n, respectively.

（エンベロープ信号生成部２１＿ｉの構成例）
図８は、エンベロープ信号生成部２１＿ｉ（ｉは１〜ｎの整数）の構成例を示すブロック図である。図８を参照すると、エンベロープ信号生成部２１＿ｉは、検波器２１１及びフィルタ２１２を有する。検波器２１１は、ＲＦ信号Ｓｉｎ＿ｉの振幅に比例した電圧信号を生成する。フィルタ２１２は、検波器２１１から出力された電圧信号に含まれる不要成分を除去しエンベロープ成分のみを通過させて、エンベロープ信号ｒ＿ｉとして出力する。 (Configuration example of envelope signal generation unit 21_i)
FIG. 8 is a block diagram showing a configuration example of the envelope signal generation unit 21_i (i is an integer of 1 to n). Referring to FIG. 8, the envelope signal generation unit 21_i has a detector 211 and a filter 212. The detector 211 generates a voltage signal proportional to the amplitude of the RF signal Sin_i. The filter 212 removes unnecessary components contained in the voltage signal output from the detector 211, passes only the envelope component, and outputs the envelope signal r_i.

（（検波器２１１の具体的構成例））
図９は、検波器２１１の具体的構成の一例を示す図である。
図９を参照すると、検波器２１１は、容量素子Ｃ２１，Ｃ２２と、ダイオードＤ２１と、コイルＬ２１と、抵抗素子Ｒ２１と、を有する。検波器２１１の入力端子及び出力端子間にはダイオードＤ２１が設けられている。検波器２１１の入力端子とダイオードＤ２１のアノードとの間には容量素子Ｃ２１が設けられている。ダイオードＤ２１のアノードと接地電圧端子ＧＮＤとの間にはコイルＬ２１が設けられている。ダイオードＤ２１のカソードと接地電圧端子ＧＮＤとの間には抵抗素子Ｒ２１及び容量素子Ｃ２２が並列に設けられている。なお、検波器２１１は、図９に示す構成に限られず、同等の機能を有する他の構成に適宜変更可能である。 ((Specific configuration example of detector 211))
FIG. 9 is a diagram showing an example of a specific configuration of the detector 211.
Referring to FIG. 9, the detector 211 has capacitive elements C21, C22, a diode D21, a coil L21, and a resistance element R21. A diode D21 is provided between the input terminal and the output terminal of the detector 211. A capacitive element C21 is provided between the input terminal of the detector 211 and the anode of the diode D21. A coil L21 is provided between the anode of the diode D21 and the ground voltage terminal GND. A resistance element R21 and a capacitance element C22 are provided in parallel between the cathode of the diode D21 and the ground voltage terminal GND. The detector 211 is not limited to the configuration shown in FIG. 9, and can be appropriately changed to another configuration having the same function.

（（フィルタ２１２の具体的構成例））
図１０は、フィルタ２１２の具体的構成の一例を示す図である。
図１０を参照すると、フィルタ２１２は、容量素子Ｃ３１，Ｃ３２と、コイルＬ３１と、を有する。フィルタ２１２の入力端子及び出力端子間にはコイルＬ３１が設けられている。フィルタ２１２の入力端子に接続されるコイルＬ３１の一端と、接地電圧端子ＧＮＤと、の間には、容量素子Ｃ３１が設けられている。フィルタ２１２の出力端子に接続されるコイルＬ３１の他端と、接地電圧端子ＧＮＤと、の間には、容量素子Ｃ３２が設けられている。なお、フィルタ２１２は、図１０に示す構成に限られず、同等の機能を有する他の構成に適宜変更可能である。また、必要であれば、フィルタ２１２の前段と後段の両方、又はそのどちらか片方に、オペアンプを用いたボルテージフォロア回路などを追加し、インピーダンスを変換してもよい。また、検波器２１１が有する高周波成分除去特性によって、必要なエンベロープ成分が得られる場合、フィルタ２１２は省略可能である。 ((Specific configuration example of filter 212))
FIG. 10 is a diagram showing an example of a specific configuration of the filter 212.
Referring to FIG. 10, the filter 212 has capacitive elements C31, C32 and a coil L31. A coil L31 is provided between the input terminal and the output terminal of the filter 212. A capacitive element C31 is provided between one end of the coil L31 connected to the input terminal of the filter 212 and the ground voltage terminal GND. A capacitive element C32 is provided between the other end of the coil L31 connected to the output terminal of the filter 212 and the ground voltage terminal GND. The filter 212 is not limited to the configuration shown in FIG. 10, and can be appropriately changed to another configuration having the same function. Further, if necessary, a voltage follower circuit using an operational amplifier or the like may be added to both the front stage and the rear stage of the filter 212, or one of them, to convert the impedance. Further, if the required envelope component can be obtained by the high frequency component removing characteristic of the detector 211, the filter 212 can be omitted.

図７に戻り、説明を続ける。
遅延回路２３＿１〜２３＿ｎは、リファレンス信号生成回路２２により生成された三角波状のリファレンス信号Ｖｒｅｆに異なる遅延を付加して、それぞれリファレンス信号Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎとして出力する。例えば、遅延回路２３＿１〜２３＿ｎは、それぞれ、三角波状のリファレンス信号Ｖｒｅｆの周期の範囲内で、当該リファレンス信号Ｖｒｅｆに異なる遅延を付加している。 Returning to FIG. 7, the explanation will be continued.
The delay circuits 23_1 to 23_n add different delays to the triangular wave-shaped reference signal Vref generated by the reference signal generation circuit 22, and output them as reference signals Vref_1 to Vref_n, respectively. For example, the delay circuits 23_1 to 23_n each add different delays to the reference signal Vref within the period of the triangular wave-shaped reference signal Vref.

比較器２４＿１〜２４＿ｎは、それぞれ、遅延回路２３＿１〜２３＿ｎからのリファレンス信号Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎと、エンベロープ信号生成部２１＿１〜２１＿ｎからのエンベロープ信号ｒ＿１〜ｒ＿ｎと、を比較して、２値化されたデジタルの振幅信号Ｄｒ＿１〜Ｄｒ＿ｎを出力する。 The comparators 24_1 to 24_n are binarized digital by comparing the reference signals Vref_1 to Vref_n from the delay circuits 23_1 to 23_n and the envelope signals r_1 to r_n from the envelope signal generation units 21_1 to 21_n, respectively. The amplitude signals Dr_1 to Dr_n of are output.

例えば、比較器２４＿１〜２４＿ｎは、それぞれ、エンベロープ信号ｒ＿１〜ｒ＿ｎがリファレンス信号Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎよりも大きい場合に値“１”の比較結果を振幅信号Ｄｒ＿１〜Ｄｒ＿ｎとして出力し、エンベロープ信号ｒ＿１〜ｒ＿ｎがリファレンス信号Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎ以下の場合に値“０”の比較結果を振幅信号Ｄｒ＿１〜Ｄｒ＿ｎとして出力する。 For example, the comparators 24_1 to 24_n output the comparison result of the value "1" as the amplitude signal Dr_1 to Dr_n when the envelope signals r_1 to r_n are larger than the reference signals Vref_1 to Vref_n, respectively, and the envelope signals r_1 to r_n When the reference signals are Vref_1 to Vref_n or less, the comparison result of the value "0" is output as the amplitude signals Dr_1 to Dr_n.

バラン２５＿１〜２５＿ｎは、それぞれ、シングルエンド信号であるＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎを差動信号に変換する。比較器２６＿１〜２６＿ｎは、それぞれ、バラン２５＿１〜２５＿ｎから出力された差動信号の一方及び他方を比較して、比較結果を位相信号Ｄθ＿１〜Ｄθ＿ｎとして出力する。 The baluns 25_1 to 25_n, respectively, convert the RF signals Sin_1 to Sin_n, which are single-ended signals, into differential signals. The comparators 26_1 to 26_n compare one and the other of the differential signals output from the baluns 25_1 to 25_n, respectively, and output the comparison result as the phase signals Dθ_1 to Dθ_n.

（バラン２５＿ｉの具体的な構成例）
図１１は、バラン２５＿ｉ（ｉは１〜ｎの整数）の具体的構成の一例を示す図である。
図１１を参照すると、バラン２５＿ｉは、トランスフォーマを構成するコイルＬ４１，Ｌ４２を備える。コイルＬ４１の一端は、バラン２５＿ｉの入力端子に接続され、コイルＬ４１の他端は、接地電圧端子ＧＮＤに接続される。コイルＬ４２の一端及び他端は、バラン２５＿ｉの２つの出力端子の一方及び他方にそれぞれ接続される。バラン２５＿ｉは、コイルＬ４１を用いてシングルエンド信号であるＲＦ信号Ｓｉｎ＿ｉを磁気に変換し、コイルＬ４２を用いて当該磁気を差動信号に変換する。なお、バラン２５＿ｉは、図１１に示す構成に限られず、同等の機能を有する他の構成に適宜変更可能である。 (Specific configuration example of Baran 25_i)
FIG. 11 is a diagram showing an example of a specific configuration of baran 25_i (i is an integer of 1 to n).
Referring to FIG. 11, the balun 25_i includes coils L41 and L42 constituting the transformer. One end of the coil L41 is connected to the input terminal of the balun 25_i, and the other end of the coil L41 is connected to the ground voltage terminal GND. One end and the other end of the coil L42 are connected to one and the other of the two output terminals of the balun 25_i, respectively. The balun 25_i uses the coil L41 to convert the RF signal Sin_i, which is a single-ended signal, into magnetism, and the coil L42 to convert the magnetism into a differential signal. The balun 25_i is not limited to the configuration shown in FIG. 11, and can be appropriately changed to another configuration having the same function.

図７に戻り、説明を続ける。
乗算器２７＿１〜２７＿ｎは、それぞれ、振幅信号Ｄｒ＿１〜Ｄｒ＿ｎと、位相信号Ｄθ＿１〜Ｄθ＿ｎと、を乗算して、乗算結果（デジタル信号）Ｄｏ＿１〜Ｄｏ＿ｎを出力する。ここで、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎは、それぞれ、ＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎの振幅成分を表す振幅信号Ｄｒ＿１〜Ｄｒ＿ｎと、ＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎの位相成分を表す位相信号Ｄθ＿１〜Ｄθ＿ｎと、を掛け合わせたものである。そのため、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎは、それぞれ、アナログのＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎの情報を保持した２値化されたデジタルのＲＦ信号であるということができる。 Returning to FIG. 7, the explanation will be continued.
The multipliers 27_1 to 27_n multiply the amplitude signals Dr_1 to Dr_n and the phase signals Dθ_1 to Dθ_n, respectively, and output the multiplication result (digital signal) Do_1 to Do_n. Here, the digital signals Do_1 to Do_n are obtained by multiplying the amplitude signals Dr_1 to Dr_n representing the amplitude components of the RF signals Sin_1 to Sin_n and the phase signals Dθ_1 to Dθ_n representing the phase components of the RF signals Sin_1 to Sin_n, respectively. It is a thing. Therefore, it can be said that the digital signals Do_1 to Do_n are binarized digital RF signals holding the information of the analog RF signals Sin_1 to Sin_n, respectively.

加算器２８は、乗算器２７＿１〜２７＿ｎから出力されたデジタル信号Ｄｏ＿１〜Ｄｏ＿ｎを加算して、デジタル受信信号Ｄｏｕｔを出力する。デジタル受信信号Ｄｏｕｔは、例えば、図示しない後段のデジタル処理回路を用いて、ダウンコンバートや、フィルタリング、ダウンサンプリングなどが行われる。 The adder 28 adds the digital signals Do_1 to Do_n output from the multipliers 27_1 to 27_n, and outputs the digital reception signal Dout. The digital reception signal Dout is, for example, down-converted, filtered, down-sampled, or the like by using a digital processing circuit in a subsequent stage (not shown).

ここで、振幅信号Ｄｒ＿１〜Ｄｒ＿ｎは、遅延量の異なるリファレンス信号Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎに基づいて生成されたものであるため、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎの振幅成分に含まれる量子化雑音は、それぞれ異なったものとなる。そのため、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎのそれぞれを加算した結果であるデジタル受信信号Ｄｏｕｔでは、相関関係を持たないこれら量子化雑音に対し、互いに相関関係を持つ主信号が相対的に増幅される。その結果、デジタル受信信号ＤｏｕｔのＳＮ比が改善される。換言すると、デジタル受信信号Ｄｏｕｔの品質が向上する。 Here, since the amplitude signals Dr_1 to Dr_n are generated based on the reference signals Vref_1 to Vref_n having different delay amounts, the quantization noises included in the amplitude components of the digital signals Do_1 to Do_n are different from each other. It becomes. Therefore, in the digital reception signal Dout, which is the result of adding each of the digital signals Do_1 to Do_n, the main signal having a correlation with each other is relatively amplified with respect to these quantized noises having no correlation. As a result, the signal-to-noise ratio of the digital received signal Dout is improved. In other words, the quality of the digital received signal Dout is improved.

このように、本実施の形態にかかる受信回路１ｄは、遅延量の異なるリファレンス信号Ｖｒｅｆ＿１〜Ｖｒｅｆ＿ｎを用いてＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎのそれぞれの振幅信号Ｄｒ＿１〜Ｄｒ＿ｎを生成することにより、振幅信号Ｄｒ＿１〜Ｄｒ＿ｎと位相信号Ｄθ＿１〜Ｄθ＿ｎとを乗算した結果であるデジタル信号Ｄｏ＿１〜Ｄｏ＿ｎ、の振幅成分に含まれる量子化雑音を異ならせている。それにより、本実施の形態に係る受信回路１ｄは、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎのそれぞれを加算した結果であるデジタル受信信号Ｄｏｕｔにおいて、相関関係を持たないこれら量子化雑音に対し、互いに相関関係を持つ主信号を相対的に増幅させることができる。その結果、本実施の形態に係る受信回路１ｄは、デジタル受信信号ＤｏｕｔのＳＮ比を改善させる（品質を向上させる）ことができる。 As described above, the receiving circuit 1d according to the present embodiment uses the reference signals Vref_1 to Vref_n having different delay amounts to generate the respective amplitude signals Dr_1 to Dr_n of the RF signals Sin_1 to Sin_n, thereby generating the amplitude signals Dr_1 to Dr_n. The quantization noise included in the amplitude component of the digital signals Do_1 to Do_n, which is the result of multiplying Dr_n and the phase signals Dθ_1 to Dθ_n, is different. As a result, the receiving circuit 1d according to the present embodiment has a correlation with each other for these quantized noises having no correlation in the digital receiving signal Dout which is the result of adding each of the digital signals Do_1 to Do_n. The main signal can be amplified relatively. As a result, the receiving circuit 1d according to the present embodiment can improve the SN ratio (improve the quality) of the digital received signal Dout.

また、本実施の形態にかかる受信回路１ｄは、上述のように量子化雑音を相対的に減衰させることができるため、分解能の低いＡＤコンバータを採用した場合でも、高いＳＮ比を得ることができる。それにより、本実施の形態にかかる受信回路１ｄは、ＲＦ信号をダウンコンバートするために必要なミキサや局部発振器を備える必要がないだけなく、分解能の高いＡＤコンバータを備える必要がないため、回路規模の増大を抑制することができる。また、消費電力の増大を抑制することもできる。 Further, since the receiving circuit 1d according to the present embodiment can relatively attenuate the quantization noise as described above, a high SN ratio can be obtained even when an AD converter having a low resolution is adopted. .. As a result, the receiving circuit 1d according to the present embodiment does not need to be provided with a mixer or a local oscillator necessary for down-converting the RF signal, and also does not need to be provided with a high-resolution AD converter. Can be suppressed from increasing. In addition, it is possible to suppress an increase in power consumption.

（受信回路１ｄの第１の変形例）
図１２は、図７に示す受信回路１ｄの第１の変形例を受信回路１ｅとして示すブロック図である。図１２に示す受信回路１ｅでは、図７に示す受信回路１ｄと比較して、遅延回路２３＿１〜２３＿ｎに代えて遅延回路２９＿１〜２９＿ｎが設けられるとともに、補正回路３０＿１〜３０＿ｎがさらに設けられている。 (First modification of the receiving circuit 1d)
FIG. 12 is a block diagram showing a first modification of the receiving circuit 1d shown in FIG. 7 as a receiving circuit 1e. In the receiving circuit 1e shown in FIG. 12, as compared with the receiving circuit 1d shown in FIG. 7, delay circuits 29_1 to 29_n are provided in place of the delay circuits 23_1 to 23_n, and correction circuits 30_1 to 30_n are further provided. ..

遅延回路２３＿１〜２３＿ｎは、リファレンス信号Ｖｒｅｆが伝搬する信号線上に設けられていた。それに対し、遅延回路２９＿１〜２９＿ｎは、それぞれ、ＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎが伝搬する信号線上に設けられている。そして、遅延回路２９＿１〜２９＿ｎは、それぞれ、ＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎに異なる遅延を付加して出力する。 The delay circuits 23_1 to 23_n are provided on the signal line on which the reference signal Vref propagates. On the other hand, the delay circuits 29_1 to 29_n are provided on the signal lines on which the RF signals Sin_1 to Sin_n propagate, respectively. Then, each of the delay circuits 29_1 to 29_n outputs the RF signals Sin_1 to Sin_n with different delays added.

エンベロープ信号生成部２１＿１〜２１＿ｎには、それぞれ、遅延回路２９＿１〜２９＿ｎにより異なる遅延が付加されたＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎが入力される。バラン２５＿１〜２５＿ｎには、それぞれ、遅延回路２９＿１〜２９＿ｎにより異なる遅延が付加されたＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎが入力される。 RF signals Sin_1 to Sin_n to which different delays are added by the delay circuits 29_1 to 29_n are input to the envelope signal generation units 21_1 to 21_n, respectively. RF signals Sin_1 to Sin_n to which different delays are added by the delay circuits 29_1 to 29_n are input to the baluns 25_1 to 25_n, respectively.

補正回路３０＿１〜３０＿ｎは、それぞれ、乗算器２７＿１〜２７＿ｎの乗算結果であるデジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに付加された異なる遅延を同じになるように補正したうえで出力する。 The correction circuits 30_1 to 30_n output after correcting different delays added to the digital signals Do_1 to Do_n, which are the multiplication results of the multipliers 27_1 to 27_n, so as to be the same.

受信回路１ｅのその他の構成及び動作については、受信回路１ｄの場合と同様であるため、その説明を省略する。 Since the other configurations and operations of the receiving circuit 1e are the same as those of the receiving circuit 1d, the description thereof will be omitted.

ここで、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎは、遅延量の異なるＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎに基づいて生成されたものであるため、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに含まれる量子化雑音は、それぞれ異なったものとなる。そのため、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎのそれぞれを加算した結果であるデジタル受信信号Ｄｏｕｔでは、相関関係を持たないこれら量子化雑音に対し、互いに相関関係を持つ主信号が相対的に増幅される。その結果、デジタル受信信号ＤｏｕｔのＳＮ比が改善される。換言すると、デジタル受信信号Ｄｏｕｔの品質が向上する。 Here, since the digital signals Do_1 to Do_n are generated based on the RF signals Sin_1 to Sin_n having different delay amounts, the quantization noises included in the digital signals Do_1 to Do_n are different from each other. Therefore, in the digital reception signal Dout, which is the result of adding each of the digital signals Do_1 to Do_n, the main signal having a correlation with each other is relatively amplified with respect to these quantized noises having no correlation. As a result, the signal-to-noise ratio of the digital received signal Dout is improved. In other words, the quality of the digital received signal Dout is improved.

このように、本実施の形態にかかる受信回路１ｅは、遅延量の異なるＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎに基づいてデジタル信号Ｄｏ＿１〜Ｄｏ＿ｎを生成することにより、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに含まれる量子化雑音を異ならせている。それにより、本実施の形態に係る受信回路１ｅは、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎのそれぞれを加算した結果であるデジタル受信信号Ｄｏｕｔにおいて、相関関係を持たないこれら量子化雑音に対し、互いに相関関係を持つ主信号を相対的に増幅させることができる。その結果、本実施の形態に係る受信回路１ｅは、デジタル受信信号ＤｏｕｔのＳＮ比を改善させる（品質を向上させる）ことができる。 As described above, the receiving circuit 1e according to the present embodiment generates the digital signals Do_1 to Do_n based on the RF signals Sin_1 to Sin_n having different delay amounts, thereby eliminating the quantization noise contained in the digital signals Do_1 to Do_n. It's different. As a result, the receiving circuit 1e according to the present embodiment has a correlation with each other for these quantized noises having no correlation in the digital receiving signal Dout which is the result of adding each of the digital signals Do_1 to Do_n. The main signal can be amplified relatively. As a result, the receiving circuit 1e according to the present embodiment can improve the SN ratio (improve the quality) of the digital received signal Dout.

また、本実施の形態にかかる受信回路１ｅは、上述のように量子化雑音を相対的に減衰させることができるため、分解能の低いＡＤコンバータを採用した場合でも、高いＳＮ比を得ることができる。それにより、本実施の形態にかかる受信回路１ｅは、ＲＦ信号をダウンコンバートするために必要なミキサや局部発振器を備える必要がないだけなく、分解能の高いＡＤコンバータを備える必要がないため、回路規模の増大を抑制することができる。また、消費電力の増大を抑制することもできる。 Further, since the receiving circuit 1e according to the present embodiment can relatively attenuate the quantization noise as described above, a high SN ratio can be obtained even when an AD converter having a low resolution is adopted. .. As a result, the receiving circuit 1e according to the present embodiment does not need to be provided with a mixer or a local oscillator necessary for down-converting the RF signal, and also does not need to be provided with a high-resolution AD converter. Can be suppressed from increasing. In addition, it is possible to suppress an increase in power consumption.

なお、各受信回路１ｄ，１ｅは、乗算器２７＿１〜２７＿ｎのそれぞれの乗算結果Ｄｏ＿１〜Ｄｏ＿ｎを直接又は遅延補正後に加算する場合を例に説明したが、これに限られない。各受信回路１ｄ，１ｅは、乗算器２７＿１〜２７＿ｎのそれぞれの乗算結果Ｄｏ＿１〜Ｄｏ＿ｎを、ダウンコンバータを用いてダウンコンバートした後に加算してもよい。また、上記ダウンコンバートの後に、フィルタリングやダウンサンプリングを行った後に加算しても良い。
さらに、ダウンコンバータの位置を比較器２６＿１〜２６＿ｎの直後とし、位相信号Ｄθ＿１〜Ｄθ＿ｎに対してダウンコンバートを行っても良い。また、上記のように、ダウンコンバートとともに、フィルタリングやダウンサンプリングを行ってもよい。 The receiving circuits 1d and 1e have been described by way of example in the case where the multiplication results Do_1 to Do_n of the multipliers 27_1 to 27_n are added directly or after delay correction, but the present invention is not limited to this. The receiving circuits 1d and 1e may add the multiplication results Do_1 to Do_n of the multipliers 27_1 to 27_n after down-converting them using a down converter. Further, after the above down conversion, filtering or downsampling may be performed and then the addition may be performed.
Further, the down converter may be positioned immediately after the comparators 26_1 to 26_n, and the phase signals Dθ_1 to Dθ_n may be down-converted. Further, as described above, filtering or downsampling may be performed together with down conversion.

ここで、受信回路１ｅに上記したダウンコンバータの構成が採用されることにより、遅延回路２９＿１〜２９＿ｎによって付加された遅延の影響が無視できるほどに小さくなった場合には、補正回路３０＿１〜３０＿ｎは設けられなくてもよい。以下、図１３及び図１４を参照しつつ簡単に説明する。 Here, when the influence of the delay added by the delay circuits 29_1 to 29_n becomes negligibly small by adopting the configuration of the down converter described above in the receiving circuit 1e, the correction circuits 30_1 to 30_n are used. It does not have to be provided. Hereinafter, a brief description will be given with reference to FIGS. 13 and 14.

（受信回路１の第２の変形例）
図１３は、受信回路１ｄの第２の変形例を受信回路１ｆとして示すブロック図である。図１３に示す受信回路１ｆは、図１２に示す受信回路１ｅと比較して、補正回路３０＿１〜３０＿ｎの代わりにダウンコンバータ（ミキサ）３１＿１〜３１＿ｎを備える。 (Second modification of the receiving circuit 1)
FIG. 13 is a block diagram showing a second modification of the receiving circuit 1d as the receiving circuit 1f. The receiving circuit 1f shown in FIG. 13 includes a down converter (mixer) 31_1 to 31_n instead of the correction circuits 30_1 to 30_n as compared with the receiving circuit 1e shown in FIG.

ダウンコンバータ３１＿１〜３１＿ｎは、それぞれ、乗算器２７＿１〜２７＿ｎの乗算結果をダウンコンバートして出力する。ここでは、遅延回路２９＿１〜２９＿ｎにより付加された遅延時間が受信信号の変調周期に対して無視できる程度に小さいため、補正回路３０＿１〜３０＿ｎは省略されている。 The down converters 31_1 to 31_n downconvert and output the multiplication result of the multipliers 27_1 to 27_n, respectively. Here, since the delay time added by the delay circuits 29_1 to 29_n is so small that it can be ignored with respect to the modulation cycle of the received signal, the correction circuits 30_1 to 30_n are omitted.

受信回路１ｆのその他の構成及び動作については、受信回路１ｅの場合と同様であるため、その説明を省略する。 Since the other configurations and operations of the receiving circuit 1f are the same as those of the receiving circuit 1e, the description thereof will be omitted.

このように、受信回路１ｆは、受信回路１ｅと同等程度の効果を奏することができる。 In this way, the receiving circuit 1f can exert the same effect as the receiving circuit 1e.

（受信回路１の第３の変形例）
図１４は、受信回路１ｄの第３の変形例を受信回路１ｚとして示すブロック図である。図１４に示す受信回路１ｚは、図１２に示す受信回路１ｅと比較して、補正回路３０＿１〜３０＿ｎの代わりに、フィルタリング及びダウンサンプリング回路３２＿１〜３２＿ｎと、ダウンコンバート、フィルタリング及びダウンサンプリング回路３３＿１〜３３＿ｎと、を備える。 (Third modification example of the receiving circuit 1)
FIG. 14 is a block diagram showing a third modification of the receiving circuit 1d as the receiving circuit 1z. Compared with the receiving circuit 1e shown in FIG. 12, the receiving circuit 1z shown in FIG. 14 has a filtering and downsampling circuit 32_1 to 22_n and a downconverting, filtering and downsampling circuit 33_1 to 3_1 to 30_n instead of the correction circuit 30_1 to 30_n. 33_n and.

フィルタリング及びダウンサンプリング回路３２＿１〜３２＿ｎは、それぞれ、振幅信号Ｄｒ＿１〜Ｄｒ＿ｎに対してフィルタリング及びダウンサンプリングを行う。 The filtering and downsampling circuits 32_1 to 22_n perform filtering and downsampling on the amplitude signals Dr_1 to Dr_n, respectively.

ダウンコンバート、フィルタリング及びダウンサンプリング回路３３＿１〜３３＿ｎは、それぞれ、位相信号Ｄθ＿１〜Ｄθ＿ｎに対してダウンコンバート、フィルタリング及びダウンサンプリングを行う。 The down-converting, filtering and downsampling circuits 33_1 to 33_n perform down-converting, filtering and downsampling with respect to the phase signals Dθ_1 to Dθ_n, respectively.

乗算器２７＿１〜２７＿ｎは、それぞれ、フィルタリング及びダウンサンプリング回路３２＿１〜３２＿ｎの出力結果と、ダウンコンバート、フィルタリング及びダウンサンプリング回路３３＿１〜３３＿ｎの出力結果と、を乗算して、乗算結果（デジタル信号）Ｄｏ＿１〜Ｄｏ＿ｎを出力する。 The multipliers 27_1 to 27_n multiply the output result of the filtering and downsampling circuit 32_1 to 22_n and the output result of the downconverting, filtering and downsampling circuit 33_1 to 33_n, respectively, and multiply the result (digital signal) Do_1. ~ Do_n is output.

ここでは、遅延回路２９＿１〜２９＿ｎにより付加された遅延時間が受信信号の変調周期に対して無視できる程度に小さいため、補正回路３０＿１〜３０＿ｎは省略されている。 Here, since the delay time added by the delay circuits 29_1 to 29_n is so small that it can be ignored with respect to the modulation cycle of the received signal, the correction circuits 30_1 to 30_n are omitted.

受信回路１ｚのその他の構成及び動作については、受信回路１ｅの場合と同様であるため、その説明を省略する。 Since the other configurations and operations of the receiving circuit 1z are the same as those of the receiving circuit 1e, the description thereof will be omitted.

このように、受信回路１ｚは、受信回路１ｅと同等程度の効果を奏することができる。 As described above, the receiving circuit 1z can exert the same effect as the receiving circuit 1e.

（受信回路１の第４の変形例）
図１５は、受信回路１ｄの第４の変形例を受信回路１ｇとして示すブロック図である。図１５に示す受信回路１ｇは、受信回路１ｄ，１ｅの特徴部分を組み合わせた回路である。具体的には、受信回路１ｇでは、受信回路１ｄと比較して、リファレンス信号Ｖｒｅｆが伝搬する信号線上に遅延回路２３＿１〜２３＿ｎが設けられるだけでなく、ＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎが伝搬する信号線上に遅延回路２９＿１〜２９＿ｎが設けられ、かつ、補正回路３０＿１〜３０＿ｎが設けられる。 (Fourth modification of the receiving circuit 1)
FIG. 15 is a block diagram showing a fourth modification of the receiving circuit 1d as the receiving circuit 1g. The receiving circuit 1g shown in FIG. 15 is a circuit in which the characteristic portions of the receiving circuits 1d and 1e are combined. Specifically, in the receiving circuit 1g, as compared with the receiving circuit 1d, not only the delay circuits 23_1 to 23_n are provided on the signal line propagated by the reference signal Vref, but also the RF signals Sin_1 to Sin_n are propagated on the signal line propagated. Delay circuits 29_1 to 29_n are provided, and correction circuits 30_1 to 30_n are provided.

受信回路１ｇのその他の構成及び動作については、少なくとも受信回路１ｄ，１ｅの何れかと同様であるため、その説明を省略する。 Since the other configurations and operations of the receiving circuit 1g are at least the same as those of the receiving circuits 1d and 1e, the description thereof will be omitted.

このように、受信回路１ｇは、受信回路１ｄ，１ｅと同等程度の効果を奏することができる。 As described above, the receiving circuit 1g can exert the same effect as the receiving circuits 1d and 1e.

＜実施の形態３＞
図１６は、実施の形態３に係る受信回路１ｈの構成例を示すブロック図である。
図１６に示すように、受信回路１ｈは、遅延回路４１＿１〜４１＿ｎと、ミキサ４３＿１〜４３＿ｎと、フィルタ４７＿１〜４７＿ｎと、ＡＤコンバータ４４＿１〜４４＿ｎと、補正回路４５＿１〜４５＿ｎと、加算器４６と、を備える。 <Embodiment 3>
FIG. 16 is a block diagram showing a configuration example of the receiving circuit 1h according to the third embodiment.
As shown in FIG. 16, the receiving circuit 1h includes a delay circuit 41_1 to 41_n, a mixer 43_1 to 43_n, a filter 47_1 to 47_n, an AD converter 44_1 to 44_n, a correction circuit 45_1 to 45_n, and an adder 46. To prepare for.

遅延回路４１＿１〜４１＿ｎは、それぞれ、無線受信したＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎに異なる遅延を付加して出力する。 The delay circuits 41_1 to 41_n each add different delays to the wirelessly received RF signals Sin_1 to Sin_n and output them.

ミキサ４３＿１〜４３＿ｎは、それぞれ、遅延回路４１＿１〜４１＿ｎにより異なる遅延が付加されたＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎを、局部発振器４２からの局部発振信号ＬＯによりダウンコンバートして出力する。 The mixers 43_1 to 43_n each output the RF signals Sin_1 to Sin_n to which different delays are added by the delay circuits 41_1 to 41_n after being down-converted by the local oscillation signal LO from the local oscillator 42.

ＡＤコンバータ４４＿１〜４４＿ｎは、それぞれ、ミキサ４３＿１〜４３＿ｎの出力結果をフィルタ４７＿１〜４７＿ｎを用いてフィルタリングしたものを、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに変換して出力する。 The AD converters 44_1 to 44_n respectively convert the output results of the mixers 43_1 to 43_n after filtering using the filters 47_1 to 47_n into digital signals Do_1 to Do_n and output them.

補正回路４５＿１〜４５＿ｎは、それぞれ、ＡＤコンバータ４４＿１〜４４＿ｎから出力されたデジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに付加された異なる遅延を同じになるように補正したうえで出力する。 The correction circuits 45_1 to 45_n each correct the different delays added to the digital signals Do_1 to Do_n output from the AD converters 44_1 to 44_n so as to be the same, and then output the signals.

加算器４６は、遅延補正後のデジタル信号Ｄｏ＿１〜Ｄｏ＿ｎをそれぞれ加算して、デジタル受信信号Ｄｏｕｔを出力する。デジタル受信信号Ｄｏｕｔは、例えば、図示しない後段のデジタル処理回路を用いて、ベースバンド信号処理が行われる。 The adder 46 adds the delay-corrected digital signals Do_1 to Do_n, respectively, and outputs the digital reception signal Dout. For the digital received signal Dout, baseband signal processing is performed using, for example, a digital processing circuit in a subsequent stage (not shown).

ここで、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎは、遅延量の異なるＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎに共通の局部発振信号ＬＯを乗ずることで生成されたものであるため、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに含まれる量子化雑音は、それぞれ異なったものとなる。そのため、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎのそれぞれを加算した結果であるデジタル受信信号Ｄｏｕｔでは、相関関係を持たない量子化雑音に対し、互いに相関関係を持つ主信号が相対的に増幅される。その結果、デジタル受信信号ＤｏｕｔのＳＮ比が改善される。換言すると、デジタル受信信号Ｄｏｕｔの品質が向上する。 Here, since the digital signals Do_1 to Do_n are generated by multiplying the RF signals Sin_1 to Sin_n having different delay amounts by the local oscillation signal LO, the quantization noise included in the digital signals Do_1 to Do_n is , Each will be different. Therefore, in the digital reception signal Dout, which is the result of adding each of the digital signals Do_1 to Do_n, the main signal having a correlation with each other is relatively amplified with respect to the quantization noise having no correlation. As a result, the signal-to-noise ratio of the digital received signal Dout is improved. In other words, the quality of the digital received signal Dout is improved.

このように、本実施の形態にかかる受信回路１ｈは、遅延量の異なるＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎに共通の局部発振信号ＬＯを乗ずることでデジタル信号Ｄｏ＿１〜Ｄｏ＿ｎを生成することにより、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに含まれる量子化雑音を異ならせている。それにより、本実施の形態に係る受信回路１ｈは、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎのそれぞれを加算した結果であるデジタル受信信号Ｄｏｕｔにおいて、相関関係を持たないこれら量子化雑音に対し、互いに相関関係を持つ主信号を相対的に増幅させることができる。その結果、本実施の形態に係る受信回路１ｈは、デジタル受信信号ＤｏｕｔのＳＮ比を改善させる（品質を向上させる）ことができる。 As described above, the receiving circuit 1h according to the present embodiment generates the digital signals Do_1 to Do_n by multiplying the RF signals Sin_1 to Sin_n having different delay amounts by the common local oscillation signal LO, thereby generating the digital signals Do_1 to 1 to 1. The quantization noise contained in Do_n is different. As a result, the receiving circuit 1h according to the present embodiment has a correlation with each other for these quantized noises having no correlation in the digital receiving signal Dout which is the result of adding each of the digital signals Do_1 to Do_n. The main signal can be amplified relatively. As a result, the receiving circuit 1h according to the present embodiment can improve the SN ratio (improve the quality) of the digital received signal Dout.

（受信回路１ｈの変形例）
図１７は、受信回路１ｈの変形例を受信回路１ｉとして示すブロック図である。
図１７に示す受信回路１ｉでは、図１６に示す受信回路１ｈと比較して、遅延回路４１＿１〜４１＿ｎの配置位置が異なる。 (Modification example of receiving circuit 1h)
FIG. 17 is a block diagram showing a modified example of the receiving circuit 1h as the receiving circuit 1i.
In the receiving circuit 1i shown in FIG. 17, the arrangement positions of the delay circuits 41_1 to 41_n are different from those of the receiving circuit 1h shown in FIG.

遅延回路４１＿１〜４１＿ｎは、それぞれ、ＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎが伝搬する信号線上に設けられる代わりに、局部発振信号ＬＯが伝搬する信号線上に設けられている。そして、遅延回路４１＿１〜４１＿ｎは、それぞれ、局部発振信号ＬＯにそれぞれ異なる遅延を付加して局部発振信号ＬＯ＿１〜ＬＯ＿ｎとして出力する。 The delay circuits 41_1 to 41_n are provided on the signal line propagating the local oscillation signal LO, instead of being provided on the signal line propagating the RF signals Sin_1 to Sin_n, respectively. Then, the delay circuits 41_1 to 41_n add different delays to the local oscillation signals LO and output them as the local oscillation signals LO_1 to LO_n.

ミキサ４３＿１〜４３＿ｎは、ＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎを、異なる遅延が付加された局部発振信号ＬＯ＿１〜ＬＯ＿ｎによりダウンコンバートして出力する。そのため、ミキサ４３＿１〜４３＿ｎのそれぞれの出力結果の位相は、異なったものとなる。 The mixers 43_1 to 43_n downconvert and output the RF signals Sin_1 to Sin_n by the local oscillation signals LO_1 to LO_n to which different delays are added. Therefore, the phases of the output results of the mixers 43_1 to 43_n are different.

補正回路４５＿１〜４５＿ｎは、それぞれ、ＡＤコンバータ４４＿１〜４４＿ｎから出力されたデジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに付加された異なる遅延を同じになるように補正したうえで出力する。換言すると、補正回路４５＿１〜４５＿ｎは、位相補正回路であって、それぞれ、ＡＤコンバータ４４＿１〜４４＿ｎから出力されたデジタル信号Ｄｏ＿１〜Ｄｏ＿ｎの位相を同じになるように補正したうえで出力する。 The correction circuits 45_1 to 45_n each correct the different delays added to the digital signals Do_1 to Do_n output from the AD converters 44_1 to 44_n so as to be the same, and then output the signals. In other words, the correction circuits 45_1 to 45_n are phase correction circuits, and output after correcting the phases of the digital signals Do_1 to Do_n output from the AD converters 44_1 to 44_n so as to be the same, respectively.

補正回路４５＿１〜４５＿ｎは、それぞれ、ＡＤコンバータ４４＿１〜４４＿ｎから出力されたデジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに付加された位相差を同じになるように補正したうえで出力する。 The correction circuits 45_1 to 45_n each correct the phase difference added to the digital signals Do_1 to Do_n output from the AD converters 44_1 to 44_n so as to be the same, and then output the signals.

ここで、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎは、遅延量の異なる局部発振信号ＬＯ＿１〜ＬＯ＿ｎに基づいてダウンコンバートされて生成されたものであるため、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに含まれる量子化雑音は、それぞれ異なったものとなる。そのため、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎのそれぞれを加算した結果であるデジタル受信信号Ｄｏｕｔでは、相関関係を持たない量子化雑音に対し、互いに相関関係を持つ主信号が相対的に増幅される。その結果、デジタル受信信号ＤｏｕｔのＳＮ比が改善される。換言すると、デジタル受信信号Ｄｏｕｔの品質が向上する。 Here, since the digital signals Do_1 to Do_n are down-converted and generated based on the locally oscillated signals LO_1 to LO_n having different delay amounts, the quantization noises included in the digital signals Do_1 to Do_n are different from each other. It will be a digital signal. Therefore, in the digital reception signal Dout, which is the result of adding each of the digital signals Do_1 to Do_n, the main signal having a correlation with each other is relatively amplified with respect to the quantization noise having no correlation. As a result, the signal-to-noise ratio of the digital received signal Dout is improved. In other words, the quality of the digital received signal Dout is improved.

このように、本実施の形態にかかる受信回路１ｉは、位相の異なる局部発振信号ＬＯ＿１〜ＬＯ＿ｎに基づいてＲＦ信号Ｓｉｎ＿１〜Ｓｉｎ＿ｎをダウンコンバートしたうえでデジタル信号Ｄｏ＿１〜Ｄｏ＿ｎを生成することにより、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎに含まれる量子化雑音を異ならせている。それにより、本実施の形態に係る受信回路１ｉは、デジタル信号Ｄｏ＿１〜Ｄｏ＿ｎのそれぞれを加算した結果であるデジタル受信信号Ｄｏｕｔにおいて、相関関係を持たないこれら量子化雑音に対し、互いに相関関係を持つ主信号を相対的に増幅させることができる。その結果、本実施の形態に係る受信回路１ｉは、デジタル受信信号ＤｏｕｔのＳＮ比を改善させる（品質を向上させる）ことができる。 As described above, the receiving circuit 1i according to the present embodiment digitally generates the digital signals Do_1 to Do_n after down-converting the RF signals Sin_1 to Sin_n based on the locally oscillated signals LO_1 to LO_n having different phases. The quantization noise contained in the signals Do_1 to Do_n is different. As a result, the receiving circuit 1i according to the present embodiment has a correlation with each other for these quantized noises having no correlation in the digital receiving signal Dout which is the result of adding each of the digital signals Do_1 to Do_n. The main signal can be amplified relatively. As a result, the receiving circuit 1i according to the present embodiment can improve the SN ratio (improve the quality) of the digital received signal Dout.

上記実施の形態にかかる受信回路の特徴部分は、趣旨を逸脱しない限りにおいて、組み合わせて用いられてもよい。 The characteristic portions of the receiving circuit according to the above embodiment may be used in combination as long as they do not deviate from the gist.

１受信回路
１ａ〜１ｉ，１ｚ受信回路
２ベースバンド信号処理部
１１リファレンス信号生成回路
１２＿１〜１２＿ｎ遅延回路
１３＿１〜１３＿ｎ比較器
１４加算器
１５＿１〜１５＿ｎバンドパスフィルタ
１６＿１〜１６＿ｎ低雑音増幅器
１７データ変換部
１９＿１〜１９＿ｎ補正回路
２０＿１〜２０＿ｎダウンコンバータ
２１＿１〜２１＿ｎエンベロープ信号生成部
２２リファレンス信号生成回路
２３＿１〜２３＿ｎ遅延回路
２４＿１〜２４＿ｎ比較器
２５＿１〜２５＿ｎバラン
２６＿１〜２６＿ｎ比較器
２７＿１〜２７＿ｎ乗算器
２８加算器
２９＿１〜２９＿ｎ遅延回路
３０＿１〜３０＿ｎ補正回路
３１＿１〜３１＿ｎダウンコンバータ
３２＿１〜３２＿ｎフィルタリング、及び、ダウンサンプリング回路
３３＿１〜３３＿ｎダウンコンバート、フィルタリング、及び、ダウンサンプリング回路
４１＿１〜４１＿ｎ遅延回路
４２局部発振器
４３＿１〜４３＿ｎミキサ
４４＿１〜４４＿ｎＡＤコンバータ
４５＿１〜４５＿ｎ補正回路
４６加算器
４７＿１〜４７＿ｎフィルタ
１１１矩形信号生成部
１１２オペアンプ
２１１検波器
２１２フィルタ
Ａ＿１〜Ａ＿ｎアンテナ
Ｃ１１容量素子
Ｃ２１，Ｃ２２容量素子
Ｃ３１，Ｃ３２容量素子
Ｄ２１ダイオード
Ｌ２１コイル
Ｌ３１コイル
Ｌ４１，Ｌ４２コイル
Ｒ１１抵抗素子
Ｒ２１抵抗素子 1 Receiving circuit 1a to 1i, 1z Receiving circuit 2 Base band signal processing unit 11 Reference signal generation circuit 12_1 to 12_n Delay circuit 13_1 to 13_n Comparer 14 Adder 15_1 to 15_n Band path filter 16_1 to 16_n Low noise amplifier 17 Data conversion unit 19_1 to 19_n Correction circuit 20_1 to 20_n Down converter 21_1 to 21_n Envelope signal generator 22 Reference signal generation circuit 23_1 to 23_n Delay circuit 24_1 to 24_n Comparer 25_1 to 25_n Balun 26_1 to 26_n Comparer 27_1 to 27_n Multiplier 28 ~ 29_n Delay circuit 30_1 to 30_n Correction circuit 31_1 to 31_n Down converter 32_1 to 32_n Filtering and downsampling circuit 33_1 to 33_n Downconverting, filtering, and downsampling circuit 41_1 to 41_n Delay circuit 42 Local oscillator 43_1 to 43_n Mixer 44_1 ~ 44_n AD converter 45_1 to 45_n correction circuit 46 adder 47_1 to 47_n filter 111 rectangular signal generator 112 optotype 211 detector 212 filter A_1 to A_n antenna C11 capacitive element C21, C22 capacitive element C31, C32 capacitive element D21 diode L21 Coil L41, L42 Coil R11 Resistance element R21 Resistance element

Claims

A reference signal generation circuit that generates a reference signal and a reference signal generation circuit
Within the period of the reference signal, and a plurality of delay circuit for outputting by adding different delays to the reference signal,
A plurality of reference signals with different delays added by prior Symbol plurality of delay circuits, a plurality of first comparator for comparing the received and a plurality of RF signals, respectively,
An adder that generates a digital received signal by adding the comparison results of each of the plurality of first comparators, and an adder.
With a receiving circuit.

A reference signal generation circuit that generates a reference signal and a reference signal generation circuit
A plurality of delay circuit for outputting by adding different delays to respective received plurality of RF signals,
Before SL and a plurality of delay the plurality of RF signals with different delays added by the circuit, a plurality of first comparator for comparing the reference signal and, respectively,
A plurality of correction circuits for correcting the delay added to the comparison result of each of the plurality of first comparators, and a plurality of correction circuits.
An adder that generates a digital received signal by adding the comparison results of the plurality of first comparators whose delays have been corrected by the plurality of correction circuits.
With a receiving circuit.

Further, a plurality of mixers for down-converting the comparison results of each of the plurality of first comparators are provided.
The adder is configured to generate the digital received signal by adding the outputs of each of the plurality of mixers.
The receiving circuit according to claim 1 or 2.

A reference signal generation circuit that generates a reference signal and a reference signal generation circuit
Within the period of the reference signal, and a plurality of delay circuit for outputting by adding different delays to the reference signal,
A plurality of envelope signal generators that generate each envelope signal of a plurality of received RF signals,
A plurality of reference signals with different delays by the previous SL plurality of delay circuits is added, a plurality of first comparator for comparing said plurality of said plurality of envelope signals generated by the envelope signal generating unit, respectively,
A plurality of second comparators that binarize each of the plurality of single-ended RF signals and output them as a phase signal.
A plurality of multipliers for multiplying the comparison result of the plurality of first comparators and the comparison result of the plurality of second comparators, respectively.
An adder that generates a digital received signal by adding the multiplication results of each of the plurality of multipliers, and an adder.
With a receiving circuit.

A reference signal generation circuit that generates a reference signal and a reference signal generation circuit
A plurality of delay circuit for outputting by adding different delays to respective received plurality of RF signals,
A plurality of envelope signal generation units for generating each envelope signal of the plurality of RF signals to which different delays are added by the plurality of delay circuits, and a plurality of envelope signal generation units.
A plurality of first comparators for comparing the plurality of envelope signals generated by the plurality of envelope signal generation units and the reference signal, respectively.
A plurality of second comparators that binarize each of the plurality of single-ended RF signals to which different delays are added by the plurality of delay circuits and output them as phase signals.
A plurality of multipliers for multiplying the comparison result of the plurality of first comparators and the comparison result of the plurality of second comparators, respectively.
An adder that generates a digital received signal by adding the multiplication results of each of the plurality of multipliers, and an adder.
With a receiving circuit.

Further provided with a plurality of correction circuits for correcting the delay added to the multiplication result of each of the plurality of multipliers.
The receiving circuit according to claim 5.

Further, a plurality of mixers for down-converting the multiplication result of each of the plurality of multipliers are provided.
The adder is configured to generate the digital received signal by adding the respective outputs of the mixer.
The receiving circuit according to claim 4 or 5.

A plurality of first downsampling circuits that downsample each comparison result of the plurality of first comparators, and a plurality of first downsampling circuits.
Further, a plurality of second downsampling circuits for downsampling the comparison results of the plurality of second comparators are further provided.
The plurality of multipliers are configured to multiply the output result of the first downsampling circuit and the output result of the second downsampling circuit, respectively.
The receiving circuit according to any one of claims 4 to 6.

The receiving circuit according to any one of claims 1 to 8 , which receives a plurality of RF signals and generates the digital received signal.
A baseband signal processing unit that processes the digital received signal transmitted from the receiving circuit, and
Equipped with a receiving device.

The step of receiving multiple RF signals and
Steps to generate a reference signal and
Within the period of the reference signal, and outputting by adding different delays to the reference signal,
A plurality of the reference signals different delay has been added, and comparing the plurality of the RF signal, respectively,
The step of generating a digital received signal by adding the results of each comparison,
The receiving method.

The step of receiving multiple RF signals and
Steps to generate a reference signal and
And outputting by adding different delays to each of the plurality of RF signals,
It said plurality of RF signals different delay has been added, and comparing the reference signal and, respectively,
Steps to correct the delay added to each comparison result,
A step to generate a digital received signal by adding the comparison results of each delay correction, and
The receiving method.