JP6930073B2

JP6930073B2 - Wiring board laminate

Info

Publication number: JP6930073B2
Application number: JP2016148432A
Authority: JP
Inventors: 藤田　貴志; 貴志藤田
Original assignee: Toppan Inc
Current assignee: Toppan Inc
Priority date: 2016-07-28
Filing date: 2016-07-28
Publication date: 2021-09-01
Anticipated expiration: 2036-07-28
Also published as: JP2018018968A

Description

本発明は、配線基板積層体に関する。 The present invention relates to a wiring board laminate.

近年、半導体チップ及び外部接続部材を用いた半導体装置が、電子機器及び自動車等の様々な分野に用いられている。下記特許文献１には、半導体チップ上に再配線層及び外部接続端子を有する外部接続部材が直接形成される半導体装置の製造方法が記載されている。この製造方法では、再配線層及び外部接続端子を有する外部接続部材が半導体チップ領域内に形成される。当該製造方法によって設けられた半導体装置は、Ｆａｎ−ｉｎ型のＷＬＰ（ＷａｆｅｒＬｅｖｅｌＰａｃｋａｇｅ：ウエハレベルパッケージ）と呼ばれている。 In recent years, semiconductor devices using semiconductor chips and external connecting members have been used in various fields such as electronic devices and automobiles. The following Patent Document 1 describes a method for manufacturing a semiconductor device in which an external connection member having a rewiring layer and an external connection terminal is directly formed on a semiconductor chip. In this manufacturing method, an external connection member having a rewiring layer and an external connection terminal is formed in the semiconductor chip region. The semiconductor device provided by the manufacturing method is called a fan-in type WLP (Wafer Level Package).

また、下記特許文献２には、支持基板に固定された半導体チップの周囲を覆う絶縁層を形成し、当該半導体チップ上及び当該絶縁層上に再配線層及び外部接続端子を有する外部接続部材が形成される半導体装置の製造方法が記載されている。この製造方法では、半導体チップの外縁より外側の周辺領域にも再配線層及び外部接続端子を有する外部接続部材が形成される。当該製造方法によって設けられた半導体装置は、Ｆａｎ−ｏｕｔ型のＷＬＰと呼ばれている。 Further, in Patent Document 2 below, an external connection member is provided which forms an insulating layer that covers the periphery of a semiconductor chip fixed to a support substrate, and has a rewiring layer and an external connection terminal on the semiconductor chip and the insulating layer. A method for manufacturing the semiconductor device to be formed is described. In this manufacturing method, an external connection member having a rewiring layer and an external connection terminal is also formed in a peripheral region outside the outer edge of the semiconductor chip. The semiconductor device provided by the manufacturing method is called a Fan-out type WLP.

特開平１１−１１１８９６号公報Japanese Unexamined Patent Publication No. 11-11186 特開２０１１−１８７４７３号公報Japanese Unexamined Patent Publication No. 2011-187473

本発明は、半導体チップを実装する前に導通検査を行うことが可能な配線基板積層体を提供することを目的とする。 An object of the present invention is to provide a wiring board laminate capable of performing a continuity inspection before mounting a semiconductor chip.

本発明に係る配線基板積層体は、透明性を有する支持体と、支持体の主面上に設けられる接着剤層と、接着剤層の上層に設けられるパターニングされた導電層と、パターニングされた導電層の上層に設けられる配線基板とを備え、配線基板は、パターニングされた導電層の上層に設けられる２層以上の樹脂層と、２層以上の樹脂層の層間に設けられ、互いに分離された第１の配線パターンと、第２の配線パターンと、第３の配線パターンと、第４の配線パターンと、第１の配線パターンと接続する第１の接続端子と、第２の配線パターンと接続する第２の接続端子と、第３の配線パターンと接続する第３の接続端子と、第４の配線パターンと接続する第４の接続端子と、パターニングされた導電層の上層に設けられ、第１の配線パターンと接続する第１の接続パッドと、第２の配線パターンと接続する第２の接続パッドと、第３の配線パターンと接続する第３の接続パッドと、第４の配線パターンと接続する第４の接続パッドとを有し、第１〜第４の接続端子は、配線基板に搭載される半導体チップの電極に接続される端子であり、パターニングされた導電層が、第１の接続パッドと第２の接続パッドとを接続する第１のパターニングされた導電層と、第３の接続パッドと第４の接続パッドとを接続する第２のパターニングされた導電層とを有し、接着剤層が、支持体の主面上に設けられ、光の照射により分解可能な樹脂を含む剥離層と、剥離層上に設けられ、支持体方向から照射される光から配線基板を保護する保護層とを含むことを特徴とする。 The wiring substrate laminate according to the present invention is patterned with a transparent support, an adhesive layer provided on the main surface of the support, and a patterned conductive layer provided on the upper layer of the adhesive layer. A wiring substrate provided on the upper layer of the conductive layer is provided, and the wiring substrate is provided between two or more resin layers provided on the upper layer of the patterned conductive layer and two or more resin layers, and is separated from each other. The first wiring pattern, the second wiring pattern, the third wiring pattern, the fourth wiring pattern, the first connection terminal connected to the first wiring pattern, and the second wiring pattern. A second connection terminal to be connected, a third connection terminal to be connected to the third wiring pattern, a fourth connection terminal to be connected to the fourth wiring pattern, and an upper layer of the patterned conductive layer are provided. A first connection pad that connects to the first wiring pattern, a second connection pad that connects to the second wiring pattern, a third connection pad that connects to the third wiring pattern, and a fourth wiring pattern. The first to fourth connection terminals are terminals connected to the electrodes of the semiconductor chip mounted on the wiring board, and the patterned conductive layer is the first. It has a first patterned conductive layer that connects the connection pad and the second connection pad, and a second patterned conductive layer that connects the third connection pad and the fourth connection pad. An adhesive layer is provided on the main surface of the support and contains a release layer containing a resin that can be decomposed by irradiation with light, and an adhesive layer is provided on the release layer to protect the wiring substrate from light emitted from the direction of the support. It is characterized by including a protective layer.

また、パターニングされた導電層は、接着剤層に埋没した構造であってもよい。 Further, the patterned conductive layer may have a structure embedded in the adhesive layer.

また、少なくとも２つ以上の接続端子が、パターニングされた導電層を介して電気的に接続されていてもよい。 Further, at least two or more connection terminals may be electrically connected via a patterned conductive layer.

また、パターニングされた導電層で電気的に接続された少なくとも２つ以上の配線パターン及び配線パターンと接続する接続端子を、少なくとも２組以上有していてもよい。 Further, at least two or more wiring patterns electrically connected by the patterned conductive layer and at least two sets of connection terminals connected to the wiring patterns may be provided.

本発明によれば、半導体チップを実装する前に導通検査を行うことが可能な配線基板積層体を実現できる。 According to the present invention, it is possible to realize a wiring board laminate capable of performing a continuity inspection before mounting a semiconductor chip.

実施形態に係る配線基板積層体を用いて製造された半導体装置を説明する図The figure explaining the semiconductor device manufactured by using the wiring board laminated body which concerns on embodiment. 実施形態に係る配線基板積層体を示す図The figure which shows the wiring board laminated body which concerns on embodiment 実施形態に係る配線基板積層体の製造方法を説明する図The figure explaining the manufacturing method of the wiring board laminated body which concerns on embodiment 実施形態に係る半導体装置の製造方法を説明する図The figure explaining the manufacturing method of the semiconductor device which concerns on embodiment 実施形態に係る半導体装置の製造方法を説明する図The figure explaining the manufacturing method of the semiconductor device which concerns on embodiment 実施形態の変形例に係る配線基板積層体を示す図The figure which shows the wiring board laminated body which concerns on the modification of embodiment 実施形態に係る配線基板積層体の導電検査方法を説明するための概略図Schematic diagram for explaining the conductivity inspection method of the wiring board laminated body which concerns on embodiment

以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、以下の説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following description, the same code will be used for the same element or the element having the same function, and duplicate description will be omitted.

図１は、実施形態に係る配線基板積層体を用いて製造された半導体装置１を説明する図である。図１に示されるように、半導体装置１は、配線基板２１と、半導体チップ２２と、アンダーフィル２４と、モールド樹脂２５と、複数の外部接続端子３１とを備えている。なお、配線基板２１の詳細については後述する。 FIG. 1 is a diagram illustrating a semiconductor device 1 manufactured by using the wiring board laminate according to the embodiment. As shown in FIG. 1, the semiconductor device 1 includes a wiring board 21, a semiconductor chip 22, an underfill 24, a mold resin 25, and a plurality of external connection terminals 31. The details of the wiring board 21 will be described later.

半導体チップ２２は、例えば半導体基板表面に形成されるトランジスタ又はダイオード等を有する集積回路（ＩＣ又はＬＳＩ）であり、略直方体形状を有している。半導体チップ２２に用いられる半導体基板としては、例えばシリコン基板（Ｓｉ基板）、窒化ガリウム基板（ＧａＮ基板）、又は炭化ケイ素基板（ＳｉＣ基板）等の無機物を主成分とした基板が用いられる。本実施形態では、半導体基板としてシリコン基板が用いられる。シリコン基板を用いて形成される半導体チップ２２の線膨張係数（ＣＴＥ：ＣｏｅｆｆｉｃｉｅｎｔｏｆＴｈｅｒｍａｌＥｘｐａｎｓｉｏｎ）は、約２ｐｐｍ／℃〜４ｐｐｍ／℃（例えば３ｐｐｍ／℃）である。本実施形態における線膨張係数は、例えば２０℃〜２６０℃の温度範囲内における温度の上昇に対応して変化する長さの変化率とする。 The semiconductor chip 22 is, for example, an integrated circuit (IC or LSI) having a transistor, a diode, or the like formed on the surface of a semiconductor substrate, and has a substantially rectangular parallelepiped shape. As the semiconductor substrate used for the semiconductor chip 22, for example, a substrate mainly composed of an inorganic substance such as a silicon substrate (Si substrate), a gallium nitride substrate (GaN substrate), or a silicon carbide substrate (SiC substrate) is used. In this embodiment, a silicon substrate is used as the semiconductor substrate. The coefficient of linear expansion (CTE) of the semiconductor chip 22 formed by using the silicon substrate is about 2 ppm / ° C. to 4 ppm / ° C. (for example, 3 ppm / ° C.). The coefficient of linear expansion in the present embodiment is, for example, a rate of change in length that changes in response to an increase in temperature within a temperature range of 20 ° C. to 260 ° C.

半導体チップ２２の表面２２ａには、突起電極（バンプとも言う）２３が設けられている。半導体チップ２２は、この突起電極２３を介して配線基板２１の主面２１ａに露出する配線パターン（図示せず）と電気的に接続している。突起電極２３は、例えばＡｕ、Ａｇ、Ｃｕ、Ａｌ等の金属もしくはこれらの合金、ＣｕにＡｕめっき等を施した金属複合体、又は、Ｓｎ、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ、Ｓｎ−ＢｉもしくはＡｕ系等のはんだによって形成される。突起電極２３は、半導体チップ２２の領域内全体に配置されていてもよいし、半導体チップ２２の周辺領域に配置されていてもよい。半導体チップ２２と配線基板２１とを互いに接続する方式としては、例えばワイヤボンディング方式又はフリップチップ方式が挙げられる。本実施形態では、実装面積の縮小化及び作業の効率化の観点から、フリップチップ方式によって半導体チップ２２及び配線基板２１が互いに接続されている。 A protrusion electrode (also referred to as a bump) 23 is provided on the surface 22a of the semiconductor chip 22. The semiconductor chip 22 is electrically connected to a wiring pattern (not shown) exposed on the main surface 21a of the wiring board 21 via the protruding electrode 23. The protruding electrode 23 is, for example, a metal such as Au, Ag, Cu, Al or an alloy thereof, a metal composite obtained by subjecting Cu to Au plating or the like, or Sn, Sn-Pb, Sn-Ag, Sn-Cu, Sn. It is formed by solder such as −Ag—Cu, Sn—Bi or Au. The protruding electrode 23 may be arranged in the entire region of the semiconductor chip 22, or may be arranged in the peripheral region of the semiconductor chip 22. Examples of the method for connecting the semiconductor chip 22 and the wiring board 21 to each other include a wire bonding method and a flip chip method. In the present embodiment, the semiconductor chip 22 and the wiring board 21 are connected to each other by a flip chip method from the viewpoint of reducing the mounting area and improving work efficiency.

アンダーフィル２４は、半導体チップ２２を配線基板２１上に固定及び封止するために用いられる接着剤である。アンダーフィル２４としては、例えば、エポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等を加えた材料が用いられる。アンダーフィル２４は、液状であってもよいし、フィルム状であってもよい。 The underfill 24 is an adhesive used for fixing and sealing the semiconductor chip 22 on the wiring board 21. The underfill 24 includes, for example, an epoxy resin, a polyurethane resin, a silicone resin, a polyester resin, an oxetane resin, and a resin obtained by mixing one of the maleimide resins or two or more of these resins with silica as a filler. A material to which titanium oxide, aluminum oxide, magnesium oxide, zinc oxide or the like is added is used. The underfill 24 may be in the form of a liquid or a film.

モールド樹脂２５は、半導体チップ２２を覆って封止及び保護するために用いられる封止樹脂である。モールド樹脂２５としては、例えば、エポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂に、フィラーとしてシリカ、酸化チタン、酸化アルミニウム、酸化マグネシウム、又は酸化亜鉛等を加えた材料が用いられる。 The mold resin 25 is a sealing resin used to cover, seal, and protect the semiconductor chip 22. The mold resin 25 includes, for example, an epoxy resin, a polyurethane resin, a silicone resin, a polyester resin, an oxetane resin, and a resin obtained by mixing one of the maleimide resins or two or more of these resins with silica as a filler. A material to which titanium oxide, aluminum oxide, magnesium oxide, zinc oxide or the like is added is used.

外部接続端子３１は、配線基板２１の裏面２１ｂ上に設けられている。外部接続端子３１は、配線基板２１内に設けられている配線パターンを介して半導体チップ２２と電気的に接続している。外部接続端子３１は、例えばＳｎ、Ｓｎ−Ｐｂ、Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ、又はＳｎ−Ｂｉ等のはんだによって形成される。外部接続端子３１がはんだによって形成される場合、外部接続端子３１の形成箇所となる部分、すなわち配線基板２１の裏面２１ｂ上の配線パターンが露出した部分に、例えばＮｉめっき、Ａｕめっき、又はＳｎめっきが施されてもよく、プレソルダー処理が施されてもよく、ＯＳＰ（ＯｒｇａｎｉｃＳｏｌｄｅｒａｂｉｌｉｔｙＰｒｅｓｅｒｖａｔｉｖｅ）等の有機被膜処理が施されてもよい。 The external connection terminal 31 is provided on the back surface 21b of the wiring board 21. The external connection terminal 31 is electrically connected to the semiconductor chip 22 via a wiring pattern provided in the wiring board 21. The external connection terminal 31 is formed of solder such as Sn, Sn-Pb, Sn-Ag, Sn-Cu, Sn-Ag-Cu, or Sn-Bi. When the external connection terminal 31 is formed by solder, for example, Ni plating, Au plating, or Sn plating is formed on the portion where the external connection terminal 31 is formed, that is, the portion where the wiring pattern on the back surface 21b of the wiring board 21 is exposed. May be applied, a pre-solder treatment may be applied, and an organic coating treatment such as OSP (Organic Solderability Preservative) may be applied.

図２は、実施形態に係る配線基板積層体１１を示す図であって、半導体チップ２２の実装前の状態を示す図である。図２に示す配線基板積層体１１は、支持体１２と、接着剤層１３と、パターニングされた導電層５１と、配線基板２１とを備えている。配線基板２１は、第１樹脂層１４と、接続パッド１５と、配線パターン１８と、第２樹脂層１９と、接続端子２０とを有している。配線パターン１８及び樹脂層はさらに積層されていてもよい。例えば、第２樹脂層１９の上に別の配線パターン１８が積層され、さらに第３樹脂層を積層してもよい。配線基板２１の厚さの下限値は、例えば０．００１ｍｍ以上であってもよく、０．０１ｍｍ以上であればよりよく、０．０３ｍｍ以上であればさらによい。また、配線基板２１の厚さの上限値は、例えば１ｍｍ以下であってもよく、０．８ｍｍ以下であればよりよく、０．５ｍｍ以下であればさらによい。配線基板２１の厚さが０．００１ｍｍ以上であることによって、配線基板２１に設けられる配線パターン１８を第１樹脂層１４及び第２樹脂層１９によって保護することができる。配線基板２１の厚さが１ｍｍ以下であることによって、支持体１２と配線基板２１との線膨張率等の差に起因した配線基板積層体１１の反りを抑制できる。なお、本明細書における配線基板２１の厚さとは、パターニングされた導電層５１との界面から第２樹脂層１９又は配線パターン１８の最上面に至るまでの厚み方向の寸法である。ここで、「厚み方向」とは、配線基板積層体１１の主面に対して垂直な方向をいう。 FIG. 2 is a diagram showing the wiring board laminate 11 according to the embodiment, and is a diagram showing a state before mounting the semiconductor chip 22. The wiring board laminate 11 shown in FIG. 2 includes a support 12, an adhesive layer 13, a patterned conductive layer 51, and a wiring board 21. The wiring board 21 has a first resin layer 14, a connection pad 15, a wiring pattern 18, a second resin layer 19, and a connection terminal 20. The wiring pattern 18 and the resin layer may be further laminated. For example, another wiring pattern 18 may be laminated on the second resin layer 19, and a third resin layer may be further laminated. The lower limit of the thickness of the wiring board 21 may be, for example, 0.001 mm or more, better if it is 0.01 mm or more, and even better if it is 0.03 mm or more. The upper limit of the thickness of the wiring board 21 may be, for example, 1 mm or less, better if it is 0.8 mm or less, and even more preferably 0.5 mm or less. When the thickness of the wiring board 21 is 0.001 mm or more, the wiring pattern 18 provided on the wiring board 21 can be protected by the first resin layer 14 and the second resin layer 19. When the thickness of the wiring board 21 is 1 mm or less, the warp of the wiring board laminate 11 due to the difference in the linear expansion coefficient between the support 12 and the wiring board 21 can be suppressed. The thickness of the wiring board 21 in the present specification is a dimension in the thickness direction from the interface with the patterned conductive layer 51 to the uppermost surface of the second resin layer 19 or the wiring pattern 18. Here, the "thickness direction" means a direction perpendicular to the main surface of the wiring board laminate 11.

支持体１２の主面１２ａは、例えば略矩形状、略円形状、又は略楕円形状等である。支持体１２は、光を透過する性質（透明性）を有する材料から構成される基板とし、例えばレーザー光のような特定の波長を透過する性質を有するものでもよい。支持体１２が透過する光の波長の範囲は、例えば３００ｎｍ以上２０００ｎｍ以下でもよく、３００ｎｍ以上１１００ｎｍ以下でもよい。支持体１２は、例えばガラス基板が用いられる。支持体１２にガラス基板を用いることで、安価で、かつ、強度を高くすることができると共に、支持体１２の大型化が容易にできる。また、支持体１２の表面の粗さを容易に調整することができる。ガラスとしては、例えば石英ガラス、ホウケイ酸ガラス、無アルカリガラス、ソーダガラス、又はサファイアガラス等が用いられる。ガラスの線膨張係数は、上述した半導体チップ２２の線膨張係数と近い値であることが好ましい。半導体チップ２２の線膨張係数と近い値であれば、配線基板積層体１１に半導体チップ２２を搭載する際に発生する位置ずれを抑制することができ、その結果、半導体チップ２２と配線基板積層体１１との接合部分が破壊されることを抑制することができる。よって、ガラスの線膨張係数は、例えば−１ｐｐｍ／℃以上１０．０ｐｐｍ／℃以下でもよく、特に０．５ｐｐｍ／℃以上５．０ｐｐｍ／℃以下が好適である。また、ＪＩＳＢ０６０１：２０１３に基づいた支持体１２の主面１２ａにおける最大高さ粗さＲｚは、例えば０．０１μｍ以上５μｍ以下でもよく、０．１μｍ以上３μｍ以下でもよい。支持体１２の主面１２ａの最大高さ粗さＲｚが０．０１μｍ以上であることによって、支持体１２を準備するコストの増加を抑制することができる。支持体１２の主面１２ａの最大高さ粗さＲｚが５μｍ以下であることによって、主面１２ａの凹凸に起因した配線パターン１８の断線及び短絡等を抑制できる。 The main surface 12a of the support 12 has, for example, a substantially rectangular shape, a substantially circular shape, a substantially elliptical shape, or the like. The support 12 is a substrate made of a material having a property of transmitting light (transparency), and may have a property of transmitting a specific wavelength such as laser light. The wavelength range of the light transmitted through the support 12 may be, for example, 300 nm or more and 2000 nm or less, or 300 nm or more and 1100 nm or less. For the support 12, for example, a glass substrate is used. By using a glass substrate for the support 12, it is possible to increase the strength at low cost and to easily increase the size of the support 12. Moreover, the roughness of the surface of the support 12 can be easily adjusted. As the glass, for example, quartz glass, borosilicate glass, non-alkali glass, soda glass, sapphire glass and the like are used. The coefficient of linear expansion of glass is preferably a value close to the coefficient of linear expansion of the semiconductor chip 22 described above. If the value is close to the coefficient of linear expansion of the semiconductor chip 22, the positional deviation that occurs when the semiconductor chip 22 is mounted on the wiring board laminate 11 can be suppressed, and as a result, the semiconductor chip 22 and the wiring board laminate can be suppressed. It is possible to prevent the joint portion with 11 from being broken. Therefore, the coefficient of linear expansion of glass may be, for example, -1 ppm / ° C. or higher and 10.0 ppm / ° C. or lower, and 0.5 ppm / ° C. or higher and 5.0 ppm / ° C. or lower is particularly preferable. Further, the maximum height roughness Rz on the main surface 12a of the support 12 based on JIS B 0601: 2013 may be, for example, 0.01 μm or more and 5 μm or less, or 0.1 μm or more and 3 μm or less. When the maximum height roughness Rz of the main surface 12a of the support 12 is 0.01 μm or more, it is possible to suppress an increase in the cost of preparing the support 12. When the maximum height roughness Rz of the main surface 12a of the support 12 is 5 μm or less, it is possible to suppress disconnection and short circuit of the wiring pattern 18 due to the unevenness of the main surface 12a.

接着剤層１３は、支持体１２とパターニングされた導電層５１及び第１樹脂層１４とを互いに接着するための層である。接着剤層１３は、支持体１２の主面１２ａ上に設けられており、光の照射により分解可能な樹脂を含んでいる。本実施形態において、接着剤層１３を分解させるための光としてレーザー光を使用するので、接着剤層１３に含まれる、光の照射により分解可能な樹脂として、レーザー光が照射されることによって熱分解可能な樹脂が用いられる。接着剤層１３に含まれる樹脂としては、例えばエポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂等が用いられる。接着剤層１３の厚さは、例えば２０μｍ〜１００μｍである。 The adhesive layer 13 is a layer for adhering the support 12, the patterned conductive layer 51, and the first resin layer 14 to each other. The adhesive layer 13 is provided on the main surface 12a of the support 12, and contains a resin that can be decomposed by irradiation with light. In the present embodiment, since laser light is used as light for decomposing the adhesive layer 13, heat is generated by irradiation with laser light as a resin contained in the adhesive layer 13 that can be decomposed by light irradiation. A decomposable resin is used. Examples of the resin contained in the adhesive layer 13 include an epoxy resin, a polyurethane resin, a silicone resin, a polyester resin, an oxetane resin, and a resin obtained by mixing one of the maleimide resins or two or more of these resins. Used. The thickness of the adhesive layer 13 is, for example, 20 μm to 100 μm.

パターニングされた導電層５１は、接着剤層１３上面に設けられる層であり、例えば配線基板の配線に用いられるＣｕ、またはＡｇ、Ａｌ、Ａｕ、Ｃｒ、Ｔｉ、Ｐｔ、Ｎｉ、Ｗ、Ｍｏ、Ｉｒ、Ｈｆ、Ｐｄ、Ｒｈ、Ｒｕ、Ｔａ、Ｂｉ、Ｎｂ、Ｓｎのいずれか、または上記のいずれかを含む合金、または上記のいずれかを含む酸化物、酸化インジウムスズ（ＩＴＯ）、アルミドープ酸化亜鉛（ＡＺＯ）、ガリウムドープ酸化亜鉛（ＧＺＯ）、インジウムドープ酸化亜鉛（ＩＺＯ）、フッ素ドープ酸化亜鉛（ＦＺＯ）、酸化亜鉛（ＺＮＯ）、アンチモンドープ酸化スズ（ＡＴＯ）、フッ素ドープ酸化スズＦＴＯ等が用いられる。パターニングされた導電層５１を、配線基板２１内を通して配線基板表面まで形成した配線と接続することで、半導体チップ２２の実装前に、導電層５１を介して配線間の短絡検査及び接続パッドと接続端子との間の断線検査を行うことが可能となる。これにより、半導体チップ２２の実装前に配線基板積層体１１が良品であるか否かを判断することができるため、半導体装置１の歩留まりを向上させることが可能となる。尚、半導体チップ２２の実装前における配線基板積層体１１の導電検査方法の詳細については後述する。 The patterned conductive layer 51 is a layer provided on the upper surface of the adhesive layer 13, for example, Cu used for wiring of a wiring substrate, or Ag, Al, Au, Cr, Ti, Pt, Ni, W, Mo, Ir. , Hf, Pd, Rh, Ru, Ta, Bi, Nb, Sn, or an alloy containing any of the above, or an oxide containing any of the above, indium tin oxide (ITO), aluminum-doped zinc oxide. Used by (AZO), gallium-doped zinc oxide (GZO), indium-doped zinc oxide (IZO), fluorine-doped zinc oxide (FZO), zinc oxide (ZNO), antimonated tin oxide (ATO), fluorine-doped tin oxide FTO, etc. Be done. By connecting the patterned conductive layer 51 to the wiring formed up to the surface of the wiring board through the wiring board 21, short-circuit inspection between the wirings and connection with the connection pad are performed via the conductive layer 51 before mounting the semiconductor chip 22. It is possible to inspect the disconnection between the terminals. As a result, it is possible to determine whether or not the wiring board laminate 11 is a non-defective product before mounting the semiconductor chip 22, so that the yield of the semiconductor device 1 can be improved. The details of the conductivity inspection method of the wiring board laminate 11 before mounting the semiconductor chip 22 will be described later.

第１樹脂層１４は、パターニングされた導電層５１上に設けられる樹脂層であり、開口部１４ａを有している。第１樹脂層１４は、例えばエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー、又はシリコーン等の樹脂材料及びこれらの複合材料を含む。また、第１樹脂層１４は、無機フィラー又は有機フィラーが含まれていてもよい。第１樹脂層１４は、例えばエポキシ樹脂及びガラス繊維が組み合わせた材料を含んでもよい。第１樹脂層１４として、例えばエポキシ系の絶縁性樹脂等からなるソルダーレジストが用いられてもよい。第１樹脂層１４の厚さは、例えば０．５μｍ〜１００μｍである。 The first resin layer 14 is a resin layer provided on the patterned conductive layer 51 and has an opening 14a. The first resin layer 14 contains resin materials such as epoxy resin, polyimide, maleimide resin, polyethylene terephthalate, polyphenylene oxide, liquid crystal polymer, or silicone, and composite materials thereof. Further, the first resin layer 14 may contain an inorganic filler or an organic filler. The first resin layer 14 may contain, for example, a material in which an epoxy resin and glass fiber are combined. As the first resin layer 14, for example, a solder resist made of an epoxy-based insulating resin or the like may be used. The thickness of the first resin layer 14 is, for example, 0.5 μm to 100 μm.

接続パッド１５は、例えばＡｕ等の金属から構成される導電層であり、パターニングされた導電層５１上における少なくとも第１樹脂層１４の開口部１４ａが形成された領域に設けられている。接続パッド１５を介して、開口部１４ａ内の配線パターン１８とパターニングされた導電層５１とは電気的に接続している。接続パッド１５の厚さは、例えば０．００３μｍ〜３０μｍである。 The connection pad 15 is a conductive layer made of a metal such as Au, and is provided on the patterned conductive layer 51 in a region where at least the opening 14a of the first resin layer 14 is formed. The wiring pattern 18 in the opening 14a and the patterned conductive layer 51 are electrically connected via the connection pad 15. The thickness of the connection pad 15 is, for example, 0.003 μm to 30 μm.

配線パターン１８は、例えばＡｕ、Ｃｕ、Ｎｉ等の金属から構成される導電層であり、第１樹脂層１４及び接続パッド１５上に設けられている。配線パターン１８は、第１樹脂層１４の開口部１４ａを介して接続パッド１５に電気的に接続されている。配線パターン１８の厚さは、例えば１μｍ〜２０μｍである。 The wiring pattern 18 is a conductive layer made of a metal such as Au, Cu, or Ni, and is provided on the first resin layer 14 and the connection pad 15. The wiring pattern 18 is electrically connected to the connection pad 15 via the opening 14a of the first resin layer 14. The thickness of the wiring pattern 18 is, for example, 1 μm to 20 μm.

第２樹脂層１９は、第１樹脂層１４及び配線パターン１８上に設けられる樹脂層であり、開口部１９ａを有している。第２樹脂層１９は、例えばエポキシ樹脂、ポリイミド、マレイミド樹脂、ポリエチレンテレフタラート、ポリフェニレンオキシド、液晶ポリマー、又はシリコーン等の樹脂材料又はこれらの複合材料が用いられる。また、第２樹脂層１９は、無機フィラー又は有機フィラーが含まれていてもよい。第２樹脂層１９は、例えばエポキシ樹脂及びガラス繊維が組み合わせた材料を含んでもよい。第２樹脂層１９として、例えばエポキシ系の絶縁性樹脂等からなるソルダーレジストが用いられてもよい。第２樹脂層１９に設けられている開口部１９ａは、配線パターン１８の一部を露出するように設けられている。第２樹脂層１９の厚さは、例えば０．５μｍ〜３０μｍである。 The second resin layer 19 is a resin layer provided on the first resin layer 14 and the wiring pattern 18, and has an opening 19a. For the second resin layer 19, for example, a resin material such as epoxy resin, polyimide, maleimide resin, polyethylene terephthalate, polyphenylene oxide, liquid crystal polymer, or silicone, or a composite material thereof is used. Further, the second resin layer 19 may contain an inorganic filler or an organic filler. The second resin layer 19 may contain, for example, a material in which an epoxy resin and glass fiber are combined. As the second resin layer 19, for example, a solder resist made of an epoxy-based insulating resin or the like may be used. The opening 19a provided in the second resin layer 19 is provided so as to expose a part of the wiring pattern 18. The thickness of the second resin layer 19 is, for example, 0.5 μm to 30 μm.

接続端子２０は、第２樹脂層１９の開口部１９ａ内に設けられる端子であり、配線パターン１８が半導体チップ２２の突起電極２３（図１参照）と電気的接続しやすいように設けられている。接続端子２０は、例えば共晶はんだ又は鉛フリーはんだ（Ｓｎ−Ａｇ、Ｓｎ−Ｃｕ、Ｓｎ−Ａｇ−Ｃｕ、又はＳｎ−Ｂｉ等）によって形成される。接続端子２０は、種々の金属からなる導電層上に共晶はんだ又は鉛フリーはんだが設けられた端子でもよい。はんだを含む接続端子２０を介して配線パターン１８と半導体チップ２２の突起電極２３とが接続されることにより、配線パターン１８と半導体チップ２２との間に位置ずれが発生した場合であっても、接続端子２０に含まれるはんだによってずれを埋めることができ、半導体チップ２２と配線基板積層体１１との間に発生する接続不良を抑制することができる。また、開口部１９ａに、Ｎｉ、Ａｕ、Ｓｎ等のめっき処理を施す、又はＯＳＰ等の有機被膜処理を施すことにより、接続端子２０を形成してもよい。また、接続端子２０は、配線パターン１８に金めっきを行うことにより形成してもよい。この場合、接続端子２０の導電性が向上すると共に、接続端子２０の腐食が抑制される。半導体チップ２２の突起電極２３が金ボールバンプ（例えば、Ａｕ、Ａｕを含む合金、表面にＡｕめっきを施した金属複合体による金バンプ、又はＡｕ系のはんだによって形成されたバンプ）である場合、当該突起電極２３と金めっきが施された接続端子２０との接合性が向上する。 The connection terminal 20 is a terminal provided in the opening 19a of the second resin layer 19, and is provided so that the wiring pattern 18 can be easily electrically connected to the protrusion electrode 23 (see FIG. 1) of the semiconductor chip 22. .. The connection terminal 20 is formed of, for example, eutectic solder or lead-free solder (Sn-Ag, Sn-Cu, Sn-Ag-Cu, Sn-Bi, etc.). The connection terminal 20 may be a terminal in which eutectic solder or lead-free solder is provided on a conductive layer made of various metals. Even if a misalignment occurs between the wiring pattern 18 and the semiconductor chip 22 due to the connection between the wiring pattern 18 and the protruding electrode 23 of the semiconductor chip 22 via the connection terminal 20 containing solder, even if the wiring pattern 18 and the semiconductor chip 22 are misaligned. The gap can be filled with the solder contained in the connection terminal 20, and the connection failure that occurs between the semiconductor chip 22 and the wiring board laminate 11 can be suppressed. Further, the connection terminal 20 may be formed by subjecting the opening 19a to a plating treatment such as Ni, Au, Sn, or an organic coating treatment such as OSP. Further, the connection terminal 20 may be formed by gold-plating the wiring pattern 18. In this case, the conductivity of the connection terminal 20 is improved, and the corrosion of the connection terminal 20 is suppressed. When the protruding electrode 23 of the semiconductor chip 22 is a gold ball bump (for example, an alloy containing Au and Au, a gold bump made of a metal composite having Au plating on the surface, or a bump formed by Au-based solder). The bondability between the protruding electrode 23 and the gold-plated connection terminal 20 is improved.

次に、図３の（ａ）〜（ｉ）を参照しながら、実施形態に係る配線基板積層体１１の製造方法を説明する。図３の（ａ）〜（ｉ）は、配線基板積層体１１の製造方法の一例を説明する図である。 Next, a method of manufacturing the wiring board laminate 11 according to the embodiment will be described with reference to FIGS. 3A to 3I. 3 (a) to 3 (i) are views for explaining an example of a method for manufacturing the wiring board laminate 11.

まず、図３の（ａ）に示されるように、支持体１２の主面１２ａ上に接着剤層１３を形成する。接着剤層１３は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。 First, as shown in FIG. 3A, the adhesive layer 13 is formed on the main surface 12a of the support 12. The adhesive layer 13 is formed by a known method such as a printing method, a vacuum press method, a vacuum laminating method, a roll laminating method, a spin coating method, a die coating method, a curtain coating method, a roller coating method, or a photolithography method. NS.

次に、図３の（ｂ）に示されるように、接着剤層１３上に導電層５１ａを形成する。導電層５１ａは、フォトリソグラフィー法により所定のパターンが形成された銅箔を、例えば真空プレス法、真空ラミネート法、ロールラミネート法等の公知の方法を用いて接着剤層１３上に形成される。 Next, as shown in FIG. 3B, the conductive layer 51a is formed on the adhesive layer 13. The conductive layer 51a is formed by forming a copper foil having a predetermined pattern formed by a photolithography method on the adhesive layer 13 by using a known method such as a vacuum pressing method, a vacuum laminating method, or a roll laminating method.

次に、図３の（ｃ）に示されるように、図３の（ｂ）において形成した導電層５１ａ上に接続パッド１５を形成する。接続パッド１５は、例えばめっき処理によって設けられる。導電層５１ａは、めっき処理の際の給電層としての機能を果たす。 Next, as shown in FIG. 3C, the connection pad 15 is formed on the conductive layer 51a formed in FIG. 3B. The connection pad 15 is provided, for example, by a plating process. The conductive layer 51a functions as a feeding layer during the plating process.

次に、図３の（ｄ）に示されるように、導電層５１ａをパターニングし、パターニングされた導電層５１を形成する。パターニングされた導電層５１はフォトリソグラフィー法等の公知の方法によって形成される。パターニングされた導電層５１は、接着剤層１３に埋没して設けられる。 Next, as shown in FIG. 3D, the conductive layer 51a is patterned to form the patterned conductive layer 51. The patterned conductive layer 51 is formed by a known method such as a photolithography method. The patterned conductive layer 51 is provided by being embedded in the adhesive layer 13.

次に、図３の（ｅ）に示されるように、パターニングされた導電層５１上に第１樹脂層１４を設けた後、当該第１樹脂層１４に開口部１４ａを形成する。第１樹脂層１４は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。開口部１４ａは、例えば第１樹脂層１４に対してレーザーの照射、又はフォトリソグラフィーを行い、第１樹脂層１４の一部を除去することによって形成される。 Next, as shown in FIG. 3 (e), after the first resin layer 14 is provided on the patterned conductive layer 51, the opening 14a is formed in the first resin layer 14. The first resin layer 14 is formed by a known method such as a printing method, a vacuum press method, a vacuum laminating method, a roll laminating method, a spin coating method, a die coating method, a curtain coating method, a roller coating method, or a photolithography method. Will be done. The opening 14a is formed by, for example, irradiating the first resin layer 14 with a laser or performing photolithography to remove a part of the first resin layer 14.

次に、図３の（ｆ）に示されるように、第１樹脂層１４及び接続パッド１５上にシード層１６を設ける。シード層１６は、第１樹脂層１４の開口部１４ａを介して接続パッド１５に接続されている。シード層１６は、例えば無電解めっき法、スパッタ法、又はＣＶＤ法等によって形成される。また、第１樹脂層１４にＣｕ等から構成される導体箔を貼り付けることによって、シード層１６を形成してもよい。シード層１６は、例えばＣｕ層、ＮｉめっきがなされたＣｕ層、ＡｕめっきがなされたＣｕ層、はんだめっきがなされたＣｕ層、Ａｌ層、又はＡｇ／Ｐｄ合金層等によって形成される。本実施形態では、コスト、電気特性、及び製造容易性の観点からＣｕ層が用いられる。 Next, as shown in FIG. 3 (f), a seed layer 16 is provided on the first resin layer 14 and the connection pad 15. The seed layer 16 is connected to the connection pad 15 via the opening 14a of the first resin layer 14. The seed layer 16 is formed by, for example, an electroless plating method, a sputtering method, a CVD method, or the like. Further, the seed layer 16 may be formed by attaching a conductor foil made of Cu or the like to the first resin layer 14. The seed layer 16 is formed of, for example, a Cu layer, a Ni-plated Cu layer, an Au-plated Cu layer, a solder-plated Cu layer, an Al layer, an Ag / Pd alloy layer, or the like. In this embodiment, a Cu layer is used from the viewpoint of cost, electrical characteristics, and ease of manufacture.

次に、図３の（ｇ）に示されるように、シード層１６上に開口部１７ａを有するレジスト１７を設ける。次に、開口部１７ａによって露出されたシード層１６の一部に、例えばめっき処理を施すことによって当該一部を厚くする。ここで、シード層１６のうち、めっき処理等が施されていない相対的に薄い領域を第１領域１６ａとし、めっき処理等が施されて相対的に厚い領域を第２領域１６ｂとする。第１領域１６ａは、第１樹脂層１４及びレジスト１７の間に存在する領域である。第２領域１６ｂは、例えばＣｕ層、ＮｉめっきがなされたＣｕ層、ＡｕめっきがなされたＣｕ層、はんだめっきがなされたＣｕ層、Ａｌ層、又はＡｇ／Ｐｄ合金層等によって形成される。本実施形態では、コスト、電気特性、及び製造容易性の観点からＣｕ層が用いられる。また、レジスト１７としては、例えばネガ型又はポジ型のフォトレジストが用いられる。 Next, as shown in FIG. 3 (g), a resist 17 having an opening 17a is provided on the seed layer 16. Next, a part of the seed layer 16 exposed by the opening 17a is thickened by, for example, plating. Here, in the seed layer 16, a relatively thin region that has not been subjected to plating treatment or the like is referred to as a first region 16a, and a relatively thick region that has been subjected to plating treatment or the like is referred to as a second region 16b. The first region 16a is a region existing between the first resin layer 14 and the resist 17. The second region 16b is formed of, for example, a Cu layer, a Ni-plated Cu layer, an Au-plated Cu layer, a solder-plated Cu layer, an Al layer, an Ag / Pd alloy layer, or the like. In this embodiment, a Cu layer is used from the viewpoint of cost, electrical characteristics, and ease of manufacture. Further, as the resist 17, for example, a negative type or positive type photoresist is used.

次に、図３の（ｈ）に示されるように、レジスト１７及びシード層１６における第１領域１６ａを除去することによって配線パターン１８を形成する。レジスト１７は、例えばリフトオフによって第１樹脂層１４上から除去されてもよいし、エッチングによって除去されてもよい。第１領域１６ａは、例えばウェットエッチング又はドライエッチングによって除去される。第１領域１６ａが除去されることによって、第２領域１６ｂが配線パターン１８となる。第２領域１６ｂの一部は、第１領域１６ａと同時にエッチングされてもよい。すなわち、本実施形態における配線パターン１８は、セミアディティブ法によって形成される。セミアディティブ法とは、Ｃｕ層等のシード層１６を形成し、レジストをシード層１６上に形成し、シード層１６における露出した部分を電解めっき法等により厚膜化し、レジストを除去した後、薄いシード層をエッチングして配線パターンを得る方法である。 Next, as shown in FIG. 3H, the wiring pattern 18 is formed by removing the first region 16a in the resist 17 and the seed layer 16. The resist 17 may be removed from the first resin layer 14 by, for example, lift-off, or may be removed by etching. The first region 16a is removed by, for example, wet etching or dry etching. By removing the first region 16a, the second region 16b becomes the wiring pattern 18. A part of the second region 16b may be etched at the same time as the first region 16a. That is, the wiring pattern 18 in this embodiment is formed by the semi-additive method. In the semi-additive method, a seed layer 16 such as a Cu layer is formed, a resist is formed on the seed layer 16, an exposed portion of the seed layer 16 is thickened by an electrolytic plating method or the like, and after removing the resist, the resist is removed. This is a method of obtaining a wiring pattern by etching a thin seed layer.

次に、図３の（ｈ）に示されるように、配線パターン１８の形成後、第２樹脂層１９を第１樹脂層１４及び配線パターン１８上に形成し、第２樹脂層１９の一部に開口部１９ａを形成する。第２樹脂層１９は、例えば印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等の公知の方法にて形成される。開口部１９ａは、例えば第２樹脂層１９に対してレーザーの照射、又はフォトリソグラフィーを行い、第２樹脂層１９の一部を除去することによって形成される。開口部１９ａの形成によって、配線パターン１８の一部が露出される。 Next, as shown in FIG. 3H, after the wiring pattern 18 is formed, the second resin layer 19 is formed on the first resin layer 14 and the wiring pattern 18, and a part of the second resin layer 19 is formed. The opening 19a is formed in the. The second resin layer 19 is formed by a known method such as a printing method, a vacuum press method, a vacuum laminating method, a roll laminating method, a spin coating method, a die coating method, a curtain coating method, a roller coating method, or a photolithography method. Will be done. The opening 19a is formed by, for example, irradiating the second resin layer 19 with a laser or performing photolithography to remove a part of the second resin layer 19. By forming the opening 19a, a part of the wiring pattern 18 is exposed.

最後に、図３の（ｉ）に示されるように、開口部１９ａ内に接続端子２０を形成する。接続端子２０は、例えば共晶はんだ又は鉛フリーはんだを開口部１９ａ内に供給することによって設けられる。以上によって、支持体１２と、接着剤層１３と、パターニングされた導電層５１と、第１樹脂層１４、接続パッド１５、配線パターン１８、第２樹脂層１９及び接続端子２０を含む配線基板２１とを有する配線基板積層体１１を形成する。 Finally, as shown in FIG. 3 (i), the connection terminal 20 is formed in the opening 19a. The connection terminal 20 is provided, for example, by supplying eutectic solder or lead-free solder into the opening 19a. As described above, the wiring board 21 including the support 12, the adhesive layer 13, the patterned conductive layer 51, the first resin layer 14, the connection pad 15, the wiring pattern 18, the second resin layer 19, and the connection terminal 20. The wiring board laminate 11 having the above is formed.

次に、図４の（ａ）〜（ｅ）及び図５の（ａ）〜（ｄ）を参照しながら、本実施形態に係る配線基板積層体１１を用いて半導体装置１を製造する方法を説明する。図４の（ａ）〜（ｅ）及び図５の（ａ）〜（ｄ）は、半導体装置１の製造方法を説明する図である。 Next, referring to (a) to (e) of FIG. 4 and (a) to (d) of FIG. 5, a method of manufacturing the semiconductor device 1 using the wiring board laminate 11 according to the present embodiment is described. explain. (A) to (e) of FIG. 4 and (a) to (d) of FIG. 5 are diagrams for explaining a method of manufacturing the semiconductor device 1.

まず、図４の（ａ）に示されるように、支持体１２、接着剤層１３、パターニングされた導電層５１及び配線基板２１を有する配線基板積層体１１を準備する。尚、図４及び図５において、配線基板２１の層構成については記載を省略しているが、配線基板積層体１１は、図２及び図３の（ｉ）で説明したものである。 First, as shown in FIG. 4A, a wiring board laminate 11 having a support 12, an adhesive layer 13, a patterned conductive layer 51, and a wiring board 21 is prepared. Although the layer structure of the wiring board 21 is omitted in FIGS. 4 and 5, the wiring board laminate 11 is described in FIGS. 2 and 3 (i).

次に、図４の（ｂ）に示されるように、配線基板積層体１１に複数の半導体チップ２２を搭載する。具体的には、配線基板積層体１１における配線基板２１の主面２１ａ上に、半導体チップ２２をフリップチップ方式にて搭載する。半導体チップ２２を配線基板積層体１１に搭載する際、半導体チップ２２の突起電極２３と配線基板積層体１１の接続端子２０（図２を参照）とが、互いに接続される。また、半導体チップ２２及び配線基板積層体１１の間にアンダーフィル２４を設けておくことによって、半導体チップ２２及び配線基板積層体１１を固定すると共に、半導体チップ２２と配線基板積層体１１との隙間を封止する。アンダーフィル２４は、半導体チップ２２を配線基板積層体１１に搭載した後に、半導体チップ２２及び配線基板積層体１１の間に供給してもよい。また、半導体チップ２２又は配線基板積層体１１に予めアンダーフィル２４を付着しておき、半導体チップ２２を配線基板積層体１１に搭載すると同時にアンダーフィル２４による封止を完了させてもよい。例えば、加熱又は光照射による硬化処理をアンダーフィル２４に施すことによって、アンダーフィル２４による半導体チップ２２及び配線基板積層体１１の固定及び封止を行う。アンダーフィル２４は、必ずしも設けなくてもよい。 Next, as shown in FIG. 4B, a plurality of semiconductor chips 22 are mounted on the wiring board laminate 11. Specifically, the semiconductor chip 22 is mounted on the main surface 21a of the wiring board 21 in the wiring board laminate 11 by a flip chip method. When the semiconductor chip 22 is mounted on the wiring board laminate 11, the projection electrode 23 of the semiconductor chip 22 and the connection terminal 20 (see FIG. 2) of the wiring board laminate 11 are connected to each other. Further, by providing the underfill 24 between the semiconductor chip 22 and the wiring board laminate 11, the semiconductor chip 22 and the wiring board laminate 11 are fixed, and the gap between the semiconductor chip 22 and the wiring board laminate 11 is provided. Is sealed. The underfill 24 may be supplied between the semiconductor chip 22 and the wiring board laminate 11 after the semiconductor chip 22 is mounted on the wiring board laminate 11. Further, the underfill 24 may be attached to the semiconductor chip 22 or the wiring board laminate 11 in advance, and the semiconductor chip 22 may be mounted on the wiring board laminate 11 and at the same time, the sealing by the underfill 24 may be completed. For example, the semiconductor chip 22 and the wiring board laminate 11 are fixed and sealed by the underfill 24 by subjecting the underfill 24 to a curing treatment by heating or light irradiation. The underfill 24 does not necessarily have to be provided.

次に、図４の（ｃ）に示されるように、配線基板２１の主面２１ａ上にモールド樹脂２５を形成する。この際、モールド樹脂２５によって半導体チップ２２を埋設する。モールド樹脂２５は、例えばトランスファーモールド法又はポッティング法等の公知の方法にて形成される。半導体チップ２２は、モールド樹脂２５によって封止されるように覆われていてもよい。 Next, as shown in FIG. 4C, the mold resin 25 is formed on the main surface 21a of the wiring board 21. At this time, the semiconductor chip 22 is embedded with the mold resin 25. The mold resin 25 is formed by a known method such as a transfer molding method or a potting method. The semiconductor chip 22 may be covered so as to be sealed by the mold resin 25.

次に、図４の（ｄ）に示されるように、支持体１２を介して接着剤層１３にレーザー光Ｌを照射する。支持体１２全体に渡ってレーザー光Ｌを照射してもよいし、支持体１２の所望の位置にレーザー光Ｌを照射してもよい。本実施形態では、接着剤層１３内の樹脂を確実に分解する観点から、直線的に往復させながら支持体１２全体にレーザー光Ｌを照射する。レーザー光Ｌは、例えば３００ｎｍ以上２０００ｎｍ以下の波長を有してもよく、３００ｎｍ以上１５００ｎｍ以下の波長を有していてもよく、３００ｎｍ以上１１００ｎｍ以下の波長を有していてもよい。レーザー光Ｌを出射する装置の一例として１０６４ｎｍの波長の光を出射するＹＡＧレーザー装置、５３２ｎｍの波長の２倍の高調波の光を出射するＹＡＧレーザー装置、又は７８０ｎｍ〜１３００ｎｍの波長の光を出射する半導体レーザー装置等が挙げられる。支持体１２は透明性を有しており、レーザー光Ｌを透過する。よって、支持体１２を透過したレーザー光Ｌのエネルギーは、接着剤層１３に吸収される。吸収されたレーザー光Ｌのエネルギーは、接着剤層１３内にて熱エネルギーに変換される。この熱エネルギーによって、接着剤層１３の樹脂は熱分解温度に達し、熱分解する。これによって、接着剤層１３が支持体１２と配線基板２１とを接着する力が弱まる。レーザー光Ｌを用いることで、接着剤層１３内の樹脂が分解するために必要な熱エネルギーを十分に加えることができ、接着剤層１３の接着力を効果的に弱めることができる。また、レーザー光Ｌは支持体１２を介して接着剤層１３に照射されるため、半導体チップ２２にレーザー光Ｌによるダメージを与えずに接着剤層１３の接着力を効果的に弱めることができる。 Next, as shown in FIG. 4D, the adhesive layer 13 is irradiated with the laser beam L via the support 12. The laser beam L may be irradiated over the entire support 12, or the laser beam L may be irradiated at a desired position of the support 12. In the present embodiment, from the viewpoint of reliably decomposing the resin in the adhesive layer 13, the entire support 12 is irradiated with the laser beam L while reciprocating linearly. The laser light L may have, for example, a wavelength of 300 nm or more and 2000 nm or less, a wavelength of 300 nm or more and 1500 nm or less, or a wavelength of 300 nm or more and 1100 nm or less. As an example of a device that emits laser light L, a YAG laser device that emits light having a wavelength of 1064 nm, a YAG laser device that emits light with a harmonic of twice the wavelength of 532 nm, or a device that emits light having a wavelength of 780 nm to 1300 nm. Such as a semiconductor laser device. The support 12 has transparency and transmits the laser beam L. Therefore, the energy of the laser beam L transmitted through the support 12 is absorbed by the adhesive layer 13. The energy of the absorbed laser light L is converted into heat energy in the adhesive layer 13. Due to this thermal energy, the resin of the adhesive layer 13 reaches the thermal decomposition temperature and is thermally decomposed. As a result, the force with which the adhesive layer 13 adheres the support 12 and the wiring board 21 is weakened. By using the laser beam L, sufficient heat energy required for the resin in the adhesive layer 13 to decompose can be sufficiently applied, and the adhesive force of the adhesive layer 13 can be effectively weakened. Further, since the laser beam L irradiates the adhesive layer 13 via the support 12, the adhesive force of the adhesive layer 13 can be effectively weakened without damaging the semiconductor chip 22 by the laser beam L. ..

次に、図４の（ｅ）に示されるように、配線基板２１から支持体１２を剥離する。支持体１２を配線基板２１から剥離する方法は、手動でもよいし機械を用いて行ってもよい。パターニングされた導電層５１に接着剤層１３が付着している場合、パターニングされた導電層５１から接着剤層１３を除去する。例えば、パターニングされた導電層５１の裏面５１ｂに粘着テープを貼り付けた後ピールすることにより、裏面５１ｂ上に残存していた接着剤層１３をパターニングされた導電層５１から除去する。また、裏面５１ｂを過マンガン酸カリウム水溶液及び水酸化ナトリウム水溶液の混合溶液等に浸漬して接着剤層１３を除去してもよいし、当該混合溶液を裏面５１ｂにスプレーすることによって接着剤層１３を除去してもよい。また、裏面５１ｂをアセトン又はメチルエチルケトン等の有機溶剤に浸漬して接着剤層１３を除去してもよいし、当該有機溶剤を裏面５１ｂにスプレーすることによって接着剤層１３を除去してもよい。次に、配線基板２１からパターニングされた導電層５１を剥離する。パターニングされた導電層５１は、例えばエッチングによって除去される。 Next, as shown in FIG. 4 (e), the support 12 is peeled off from the wiring board 21. The method of peeling the support 12 from the wiring board 21 may be manual or mechanical. When the adhesive layer 13 is attached to the patterned conductive layer 51, the adhesive layer 13 is removed from the patterned conductive layer 51. For example, the adhesive layer 13 remaining on the back surface 51b is removed from the patterned conductive layer 51 by attaching an adhesive tape to the back surface 51b of the patterned conductive layer 51 and then peeling it. Further, the back surface 51b may be immersed in a mixed solution of a potassium permanganate aqueous solution and a sodium hydroxide aqueous solution to remove the adhesive layer 13, or the adhesive layer 13 may be sprayed on the back surface 51b. May be removed. Further, the back surface 51b may be immersed in an organic solvent such as acetone or methyl ethyl ketone to remove the adhesive layer 13, or the back surface 51b may be sprayed with the organic solvent to remove the adhesive layer 13. Next, the patterned conductive layer 51 is peeled off from the wiring board 21. The patterned conductive layer 51 is removed by, for example, etching.

以上により、図５の（ａ）に示されるように、支持体１２から剥離され、半導体チップ２２が実装された配線基板２１を得る。 As a result, as shown in FIG. 5A, the wiring board 21 is peeled off from the support 12 and the semiconductor chip 22 is mounted.

次に、図５の（ｂ）に示されるように、配線基板２１の裏面２１ｂ上に複数の外部接続端子３１を形成する。具体的には、配線基板２１の接続パッド１５（図２を参照）が形成された部分に、外部接続端子３１を形成する。例えばはんだボール搭載法等によって外部接続端子３１を形成する。 Next, as shown in FIG. 5B, a plurality of external connection terminals 31 are formed on the back surface 21b of the wiring board 21. Specifically, the external connection terminal 31 is formed in the portion of the wiring board 21 where the connection pad 15 (see FIG. 2) is formed. For example, the external connection terminal 31 is formed by a solder ball mounting method or the like.

次に、図５の（ｃ）に示されるように、モールド樹脂２５にダイシングテープ３３を貼り付けた後、各半導体チップ２２の間の領域に位置する配線基板２１及びモールド樹脂２５を切断し、個片化する。例えばダイシングソー又はレーザー等を用いて配線基板２１及びモールド樹脂２５を切断する。以上により、図５の（ｄ）に示されるように、配線基板積層体１１を用いて形成された半導体装置１が製造される。 Next, as shown in FIG. 5 (c), after the dicing tape 33 is attached to the mold resin 25, the wiring board 21 and the mold resin 25 located in the region between the semiconductor chips 22 are cut. Individualize. For example, the wiring board 21 and the mold resin 25 are cut using a dicing saw or a laser. As described above, as shown in FIG. 5D, the semiconductor device 1 formed by using the wiring board laminate 11 is manufactured.

以上に説明した本実施形態に係る配線基板積層体１１は、半導体チップ２２と外部装置とを接続するための外部接続部材として機能する配線基板２１を備えている。これにより、半導体チップ２２と外部接続部材を有する配線基板積層体１１とを別々に製造することができるため、半導体装置１の製造効率の改善に供される。また、この配線基板積層体１１の支持体１２は透明性を有している。これにより、支持体１２を介して接着剤層１３に光が照射されることによって樹脂が分解し、接着剤層１３の接着力を弱めることができる。したがって、半導体チップ２２と配線基板積層体１１の配線基板２１とを接合した後に、容易に支持体１２を配線基板２１から剥離することができ、当該配線基板積層体１１を用いて製造される半導体装置１の薄型化が可能になる。さらに支持体１２を有する配線基板積層体１１を用いて半導体装置１を製造することによって、配線基板積層体１１のハンドリングを容易にすることができる。 The wiring board laminate 11 according to the present embodiment described above includes a wiring board 21 that functions as an external connection member for connecting the semiconductor chip 22 and an external device. As a result, the semiconductor chip 22 and the wiring board laminate 11 having the external connection member can be manufactured separately, which is used to improve the manufacturing efficiency of the semiconductor device 1. Further, the support 12 of the wiring board laminated body 11 has transparency. As a result, the resin is decomposed by irradiating the adhesive layer 13 with light via the support 12, and the adhesive force of the adhesive layer 13 can be weakened. Therefore, after joining the semiconductor chip 22 and the wiring board 21 of the wiring board laminate 11, the support 12 can be easily peeled off from the wiring board 21, and the semiconductor manufactured by using the wiring board laminate 11 can be easily peeled off. The device 1 can be made thinner. Further, by manufacturing the semiconductor device 1 using the wiring board laminate 11 having the support 12, the handling of the wiring board laminate 11 can be facilitated.

（変形例１）
図６は、変形例に係る配線基板積層体１１を示す図である。第１変形例として、図６に示されるように、支持体１２の主面１２ａ上に設けられる接着剤層１３Ａは、支持体１２の主面１２ａ上に設けられる剥離層４１と、剥離層４１上に設けられる保護層４２とを有していてもよい。剥離層４１は、光の照射により分解可能な樹脂を含んでいる。当該樹脂は、上記実施形態の接着剤層１３に含まれる光の照射により分解可能な樹脂と同一の樹脂である。また、剥離層４１は、銅、ニッケル、金、銀、チタン、クロム、アルミニウム等の金属およびこれらの金属酸化物を含んでいてもよい。剥離層４１の厚さは、例えば１μｍ〜１０μｍである。保護層４２は、支持体１２方向から照射される光から配線基板２１を保護するように構成されている。保護層４２としては、例えばエポキシ樹脂、ポリウレタン樹脂、シリコーン樹脂、ポリエステル樹脂、オキセタン樹脂、及びマレイミド樹脂の内の１種又はこれらの樹脂の２種類以上が混合された樹脂等が用いられる。保護層４２は、印刷法、真空プレス法、真空ラミネート法、ロールラミネート法、スピンコート法、ダイコート法、カーテンコート法、ローラーコート法、又はフォトリソグラフィー法等およびこれらを組み合わせた方法によって形成される。保護層４２の厚さは、配線基板２１を光から保護する観点から、剥離層４１よりも十分に大きく、例えば２０μｍ〜１００μｍである。このように接着剤層１３Ａが剥離層４１及び保護層４２を有することによって、上記実施形態と同等の効果を奏することに加えて、配線基板２１に光のエネルギーが伝達することを抑制できる。したがって、配線基板２１の第１樹脂層１４及び第２樹脂層１９に含まれる樹脂が光によって分解されることを抑制でき、半導体装置１の歩留まりが向上する。 (Modification example 1)
FIG. 6 is a diagram showing a wiring board laminate 11 according to a modified example. As a first modification, as shown in FIG. 6, the adhesive layer 13A provided on the main surface 12a of the support 12 includes the release layer 41 provided on the main surface 12a of the support 12 and the release layer 41. It may have a protective layer 42 provided on the top. The release layer 41 contains a resin that can be decomposed by irradiation with light. The resin is the same resin as the resin contained in the adhesive layer 13 of the above embodiment that can be decomposed by irradiation with light. Further, the release layer 41 may contain metals such as copper, nickel, gold, silver, titanium, chromium and aluminum and metal oxides thereof. The thickness of the release layer 41 is, for example, 1 μm to 10 μm. The protective layer 42 is configured to protect the wiring board 21 from the light emitted from the support 12 direction. As the protective layer 42, for example, one of epoxy resin, polyurethane resin, silicone resin, polyester resin, oxetane resin, maleimide resin, or a resin in which two or more of these resins are mixed is used. The protective layer 42 is formed by a printing method, a vacuum press method, a vacuum laminating method, a roll laminating method, a spin coating method, a die coating method, a curtain coating method, a roller coating method, a photolithography method, or a method obtained by combining these methods. .. The thickness of the protective layer 42 is sufficiently larger than that of the release layer 41 from the viewpoint of protecting the wiring board 21 from light, for example, 20 μm to 100 μm. When the adhesive layer 13A has the release layer 41 and the protective layer 42 in this way, in addition to exhibiting the same effect as that of the above embodiment, it is possible to suppress the transmission of light energy to the wiring board 21. Therefore, it is possible to prevent the resin contained in the first resin layer 14 and the second resin layer 19 of the wiring board 21 from being decomposed by light, and the yield of the semiconductor device 1 is improved.

尚、配線基板積層体１１、半導体装置１及び半導体装置の製造方法は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態及び変形例を適宜組み合わせてもよい。また、配線基板積層体１１に積層される半導体チップ２２は、個片化される配線基板２１の領域に複数搭載されてもよい。また、配線基板積層体１１には、半導体チップ２２以外の部材（例えばコンデンサ等の受動部品）が搭載されていてもよい。 The method for manufacturing the wiring board laminate 11, the semiconductor device 1, and the semiconductor device is not limited to the above-described embodiment, and various other modifications are possible. For example, the above-described embodiment and modification may be combined as appropriate. Further, a plurality of semiconductor chips 22 laminated on the wiring board laminate 11 may be mounted in the region of the wiring board 21 to be separated into individual pieces. Further, a member other than the semiconductor chip 22 (for example, a passive component such as a capacitor) may be mounted on the wiring board laminate 11.

また、例えば第１樹脂層１４における開口部１４ａと第２樹脂層１９における開口部１９ａとは、互いに重なっていてもよいし、互いに重なっていなくてもよい。さらに、例えば配線基板２１における接続端子２０は、必ずしも設けられていなくてもよい。 Further, for example, the opening 14a in the first resin layer 14 and the opening 19a in the second resin layer 19 may or may not overlap each other. Further, for example, the connection terminal 20 on the wiring board 21 does not necessarily have to be provided.

また、配線基板積層体１１における配線パターン１８は、セミアディティブ法に限らず、例えばサブトラクティブ法又はフルアディティブ法等の公知の方法にて形成されてもよい。ここで、サブトラクティブ法とは、Ｃｕ層等の導体層上にレジストを形成して不要な導体層をエッチングした後、レジストを剥離して配線パターンを得る方法である。また、フルアディティブ法は、樹脂層上に無電解めっき触媒を吸着させ、レジストを樹脂層上に形成し、このレジストを絶縁膜として残したまま触媒を活性化させ、無電解めっき法によりレジスト開口部内にＣｕ等の導体を析出させた後、レジストを除去して所望の配線パターンを得る方法である。 Further, the wiring pattern 18 in the wiring board laminated body 11 is not limited to the semi-additive method, and may be formed by a known method such as a subtractive method or a full additive method. Here, the subtractive method is a method in which a resist is formed on a conductor layer such as a Cu layer, an unnecessary conductor layer is etched, and then the resist is peeled off to obtain a wiring pattern. Further, in the full additive method, the electroless plating catalyst is adsorbed on the resin layer, a resist is formed on the resin layer, the catalyst is activated while leaving this resist as an insulating film, and the resist opening is performed by the electroless plating method. This is a method in which a conductor such as Cu is deposited in a portion and then the resist is removed to obtain a desired wiring pattern.

また、第２樹脂層１９上に、新たな配線パターンと第３樹脂層とを形成してもよい。つまり、配線基板２１は、樹脂層を３層有してもよい。さらに、上述した配線パターン及び樹脂層の形成を繰り返すことによって、配線パターン及び樹脂層が多数積層された配線基板２１を形成することもできる。 Further, a new wiring pattern and a third resin layer may be formed on the second resin layer 19. That is, the wiring board 21 may have three resin layers. Further, by repeating the formation of the wiring pattern and the resin layer described above, it is possible to form the wiring board 21 in which a large number of wiring patterns and resin layers are laminated.

（半導体チップの実装前における配線基板積層体の導電検査方法）
次に、上述した配線基板積層体１１の導電検査方法について説明する。この導電検査方法の理解を容易にするため、図７を参照しながら説明する。 (Conductivity inspection method of wiring board laminate before mounting semiconductor chip)
Next, the method for inspecting the conductivity of the wiring board laminate 11 described above will be described. In order to facilitate the understanding of this conductivity inspection method, it will be described with reference to FIG. 7.

図７は、配線基板積層体１１の導電検査の方法の一例を示す図である。尚、図７に示す配線基板積層体１１は、図２で説明したものである。 FIG. 7 is a diagram showing an example of a method for conducting a conductivity inspection of the wiring board laminate 11. The wiring board laminate 11 shown in FIG. 7 is the one described in FIG.

配線パターン１８ａは、接続端子２０ａ−ａと、接続端子２０ａ−ａとパターニングされた導電層５１ｂを介して電気的に接続された接続端子２０ａ−ｂとを有する。また、配線パターン１８ｂは、接続端子２０ｂ−ａと、接続端子２０ｂ−ａとパターニングされた導電層５１ｃを介して電気的に接続された接続端子２０ｂ−ｂとを有する。尚、説明の便宜上、各接続端子及び各接続パッドをａ、ｂの添え字で識別している。 The wiring pattern 18a has a connection terminal 20a-a and a connection terminal 20a-b electrically connected to the connection terminal 20a-a via a patterned conductive layer 51b. Further, the wiring pattern 18b has a connection terminal 20b-a and a connection terminal 20b-b electrically connected to the connection terminal 20b-a via a patterned conductive layer 51c. For convenience of explanation, each connection terminal and each connection pad are identified by subscripts a and b.

図７に示されるように、配線パターン１８ａの断線（オープン）は、接続端子２０ａ−ａと接続端子２０ａ−ｂとの間の抵抗値ｒ_１を測定することで判定される。同様に、配線パターン１８ｂの断線は、接続端子２０ｂ−ａと接続端子２０ｂ−ｂとの間の抵抗値ｒ_２を測定することで判定される。さらに配線パターン１８ａと配線パターン１８ｂとの間の短絡（ショート）は、接続端子２０ａ−ａもしくは接続端子２０ａ−ｂのいずれかと、接続端子２０ｂ−ａもしくは接続端子２０ｂ−ｂのいずれかとの間の抵抗値ｒ_３（図示せず）を測定することで判定される。 As shown in FIG. 7, disconnection of the wiring pattern 18a (open) is determined by measuring the resistance r ₁ between the connection terminals 20a-a and the connection terminal 20a-b. Similarly, the disconnection of the wiring pattern 18b is determined by measuring _{the resistance value r 2} between the connection terminal 20b-a and the connection terminal 20b-b. Further, a short circuit between the wiring pattern 18a and the wiring pattern 18b is caused between either the connection terminal 20a-a or the connection terminal 20a-b and the connection terminal 20b-a or the connection terminal 20b-b. It is determined by measuring the resistance value r _{3 (not shown).}

なお、ｒ_１、ｒ_２を実測する方法は、２端子電気測定法、４端子電気測定法等が用いられる。実測値は設計値からずれていても、設計値±３０％の範囲に入っていれば導通検査で正常な判定は十分行える。 As _{a method for actually measuring r 1} and r ₂ , a 2-terminal electric measurement method, a 4-terminal electric measurement method, or the like is used. Even if the measured value deviates from the design value, if it is within the range of ± 30% of the design value, a normal judgment can be sufficiently made by the continuity inspection.

実測した抵抗値ｒ_１が、設計値±３０％の範囲内であれば、接続端子２０ａ−ａと接続端子２０ａ−ｂとの間の導通状態は良好であると判定し、設計値±３０％の範囲内になければ、接続端子２０ａ−ａと接続端子２０ａ−ｂとの間において断線を生じている可能性があると判定する。実測した抵抗値ｒ_２についても、抵抗値ｒ_１と同様の方法で判定する。また、抵抗値ｒ_３がＯ．Ｌであれば、配線パターン１８ａと配線パターン１８ｂとの間において短絡を生じていないと判定する。 If the measured resistance value r ₁ is within the range of the design value ± 30%, it is judged that the conduction state between the connection terminal 20a-a and the connection terminal 20ab is good, and the design value ± 30%. If it is not within the range of, it is determined that there is a possibility that a disconnection has occurred between the connection terminal 20a-a and the connection terminal 20ab. The measured resistance value r ₂ is also determined by the same method as the resistance value r _1. Further, the resistance value r ₃ is O.D. If it is L, it is determined that no short circuit has occurred between the wiring pattern 18a and the wiring pattern 18b.

本実施形態に係る配線基板積層体の電気検査方法では、配線基板の表面に導電層を介して接続された接続端子を引き回すことで、配線基板積層体１１の導通状態を判断することが可能となる。このため、半導体チップ２２の実装前に配線基板積層体１１が良品であるか否かを判断することができる。その結果、良品のみが半導体チップ２２を実装する工程に移されるため、半導体装置１の歩留まりを向上させることが可能となる。 In the electrical inspection method of the wiring board laminate according to the present embodiment, it is possible to determine the conduction state of the wiring board laminate 11 by routing the connection terminals connected to the surface of the wiring board via the conductive layer. Become. Therefore, it is possible to determine whether or not the wiring board laminate 11 is a non-defective product before mounting the semiconductor chip 22. As a result, only non-defective products are transferred to the process of mounting the semiconductor chip 22, so that the yield of the semiconductor device 1 can be improved.

本発明を以下の実施例によりさらに詳細に説明するが、本発明はこれらの例に限定されるものではない。 The present invention will be described in more detail with reference to the following examples, but the present invention is not limited to these examples.

（実施例１）
（配線基板積層体）
支持体１２の主面１２ａ上に、接着剤層１３Ａとして、剥離層４１及び保護層４２を順に形成した。支持体１２として、ガラス（ＯＡ−１０Ｇ（日本電気硝子株式会社製）、１．１ｍｍ厚）を使用した。支持体１２の線膨張係数は、約４ｐｐｍ／℃であった。支持体１２の主面１２ａ上の剥離層４１は、３ＭＬｉｇｈｔ−Ｔｏ−Ｈｅａｔ−Ｃｏｎｖｅｒｓｉｏｎ（ＬＴＨＣ）ＲｅｌｅａｓｅＣｏａｔｉｎｇ（住友スリーエム株式会社製）を用いて形成した。保護層４２は、３ＭＵＶ−ＣｕｒａｂｌｅＡｄｈｅｓｉｖｅＬＣ−５２００（住友スリーエム株式会社製）を用いて形成した。剥離層４１及び保護層４２は、いずれもスピンコート法により形成した。 (Example 1)
(Wiring board laminate)
A release layer 41 and a protective layer 42 were sequentially formed as the adhesive layer 13A on the main surface 12a of the support 12. As the support 12, glass (OA-10G (manufactured by Nippon Electric Glass Co., Ltd.), 1.1 mm thickness) was used. The coefficient of linear expansion of the support 12 was about 4 ppm / ° C. The release layer 41 on the main surface 12a of the support 12 was formed by using 3M Light-To-Heat-Conversion (LTHC) Release Coating (manufactured by Sumitomo 3M Ltd.). The protective layer 42 was formed using 3M UV-Curabable Adhesive LC-5200 (manufactured by Sumitomo 3M Ltd.). Both the release layer 41 and the protective layer 42 were formed by the spin coating method.

次に、フォトリソグラフィー法により銅箔に所定のパターンを形成した。次に、接着剤層１３Ａ上に、パターニングされた銅箔を用いて導電層５１ａを形成した。導電層５１ａは、パターニングした銅箔を接着剤層１３Ａ上にプレスすることで形成した。次に、導電層５１ａ上に接続パッド１５をめっき処理によって形成した。接続パッド１５は、導電層５１ａ上に、厚み１μｍの電解Ａｕめっきと、厚み３μｍの電解Ｎｉめっきと、厚み７μｍの電解Ｃｕめっきとを、この順に形成した。接続パッド１５は、直径１００μｍであり、５００μｍピッチで配置した。次に、接続パッド１５が形成された領域以外の導電層５１ａをエッチングにより除去し、パターニングされた導電層５１を形成した。 Next, a predetermined pattern was formed on the copper foil by a photolithography method. Next, a conductive layer 51a was formed on the adhesive layer 13A using a patterned copper foil. The conductive layer 51a was formed by pressing a patterned copper foil onto the adhesive layer 13A. Next, the connection pad 15 was formed on the conductive layer 51a by plating. In the connection pad 15, electrolytic Au plating having a thickness of 1 μm, electrolytic Ni plating having a thickness of 3 μm, and electrolytic Cu plating having a thickness of 7 μm were formed on the conductive layer 51a in this order. The connection pads 15 had a diameter of 100 μm and were arranged at a pitch of 500 μm. Next, the conductive layer 51a other than the region where the connection pad 15 was formed was removed by etching to form the patterned conductive layer 51.

次に、パターニングされた導電層５１上及び接着剤層１３Ａ上に第１樹脂層１４を設けた後、当該第１樹脂層１４に直径３０μｍの開口部１４ａを形成した。第１樹脂層１４は、真空ラミネート法によってパターニングされた導電層５１上及び接着剤層１３Ａ上に形成した。第１樹脂層１４として、ＡＢＦ−ＧＸ−Ｔ３１（味の素ファインテクノ株式会社製）を使用した。開口部１４ａは、レーザー照射により設けた。そして、当該開口部１４ａ内に接続パッド１５を露出させた。 Next, after providing the first resin layer 14 on the patterned conductive layer 51 and the adhesive layer 13A, an opening 14a having a diameter of 30 μm was formed in the first resin layer 14. The first resin layer 14 was formed on the conductive layer 51 and the adhesive layer 13A patterned by the vacuum laminating method. ABF-GX-T31 (manufactured by Ajinomoto Fine-Techno Co., Ltd.) was used as the first resin layer 14. The opening 14a was provided by laser irradiation. Then, the connection pad 15 was exposed in the opening 14a.

次に、第１樹脂層１４及び接続パッド１５上に無電解Ｃｕめっきでシード層１６を形成した。次に、シード層１６上にドライフィルムレジストで配線幅１５μｍのパターンを形成した後、さらにセミアディティブ法によって厚み１０μｍの配線パターン１８を形成した。配線パターン１８の材料はＣｕとした。また、配線パターン１８を形成した後、第１樹脂層１４及び配線パターン１８上に厚み２０μｍの第２樹脂層１９を形成し、開口部１９ａを第２樹脂層１９に設けた。第２樹脂層１９は、真空ラミネート法によって第１樹脂層１４及び配線パターン１８上に形成した。第２樹脂層１９として、ＰＦＲ−８００ＡＵＳＳＲ１（太陽インキ製造株式会社製）を使用した。開口部１９ａは、フォトリソグラフィーにより設けた。 Next, a seed layer 16 was formed on the first resin layer 14 and the connection pad 15 by electroless Cu plating. Next, a pattern having a wiring width of 15 μm was formed on the seed layer 16 with a dry film resist, and then a wiring pattern 18 having a thickness of 10 μm was further formed by a semi-additive method. The material of the wiring pattern 18 was Cu. After forming the wiring pattern 18, a second resin layer 19 having a thickness of 20 μm was formed on the first resin layer 14 and the wiring pattern 18, and an opening 19a was provided in the second resin layer 19. The second resin layer 19 was formed on the first resin layer 14 and the wiring pattern 18 by the vacuum laminating method. As the second resin layer 19, PFR-800 AUS SR1 (manufactured by Taiyo Ink Mfg. Co., Ltd.) was used. The opening 19a is provided by photolithography.

最後に、開口部１９ａ内の配線パターン１８上にＯＳＰ処理を施すことにより接続端子２０を形成し、配線基板２１を有する配線基板積層体１１を作製した。第１樹脂層１４、第２樹脂層１９及び配線パターン１８からなる配線基板２１の厚さは、約５０μｍだった。 Finally, the connection terminal 20 was formed by performing OSP processing on the wiring pattern 18 in the opening 19a, and the wiring board laminate 11 having the wiring board 21 was produced. The thickness of the wiring board 21 composed of the first resin layer 14, the second resin layer 19, and the wiring pattern 18 was about 50 μm.

図７に示すように、作製した配線基板積層体１１に対し、半導体チップ２２の実装前に、配線基板積層体１１の各接続端子にプローブ６０を順次接触させ、導通検査を行い、電気検査法で接続端子間の検査抵抗値を測定した。その結果、接続端子２０ａ−ａと接続端子ａ−ｂ間の抵抗値ｒ_１は１．８Ω、接続端子２０ｂ−ａと接続端子ｂ−ｂ間の抵抗値ｒ_２は１．９Ω、接続端子２０ａ−ａと接続端子ｂ−ａ間の抵抗値ｒ_３はＯ．Ｌとなった。検査は５つの基板に対し、それぞれ同一基板内で各５箇所の実測値の平均値で評価を行った。以上から、配線基板積層体１１が導通しているか否か、つまり良品か否かを判断することができ、良品のみが半導体チップを実装する工程に移されたことにより、半導体装置１の歩留まりを向上させることができた。 As shown in FIG. 7, the probe 60 is sequentially brought into contact with each connection terminal of the wiring board laminate 11 before mounting the semiconductor chip 22 on the produced wiring board laminate 11, and a continuity test is performed to perform an electrical inspection method. The inspection resistance value between the connection terminals was measured with. As a result, the resistance value _{r 1} between the connecting terminals 20a-a connection terminal a-b is 1.8Omu, connection terminals 20b-a and the connection terminal b-b between the resistance value _{r 2} is 1.9Omu, connection terminal 20a resistance _{r 3} between -a and the connection terminal b-a is O. It became L. The inspection was performed on each of the five substrates using the average value of the measured values at each of the five locations on the same substrate. From the above, it can be determined whether or not the wiring board laminate 11 is conducting, that is, whether or not it is a non-defective product. Since only the non-defective product is transferred to the process of mounting the semiconductor chip, the yield of the semiconductor device 1 can be reduced. I was able to improve it.

（半導体装置）
次に、実施例１で得られた配線基板積層体１１に半導体チップ２２を搭載した。半導体チップ２２は、Ｃｕポストの先端にＳｎ−３．５はんだ層を形成した突起電極２３を有しているものを用いた。また、半導体チップ２２の線膨張係数は、約３ｐｐｍ／℃であった。配線基板積層体１１には予めアンダーフィル２４を供給しておいた。半導体チップ２２の突起電極２３と配線基板積層体１１の接続端子２０との位置合わせを行った後、半導体チップ２２を配線基板積層体１１に圧着させ、加熱した。この後、半導体チップ２２を含む配線基板積層体１１の上面を、トランスファーモールド法により、モールド樹脂２５を用いて封止した。そして、配線基板積層体１１の支持体１２側より、直線的に往復させながら支持体全体に波長１０６４ｎｍのＹＡＧレーザーを照射し、支持体１２を配線基板２１から剥離した。さらに、配線基板２１及び接着剤層１３に粘着テープを貼り付けた後に当該粘着テープをピールすることにより、接着剤層１３を配線基板２１より除去した。次に、パターニングされた導電層５１をエッチングによって配線基板積層体１１より除去した。次に、配線基板２１にＳｎ−３Ａｇ−０．５Ｃｕはんだボールを搭載し、外部接続端子３１を形成した。この構成体をダイシングテープに貼り付け、ダイシングすることによって、半導体装置１を得た。 (Semiconductor device)
Next, the semiconductor chip 22 was mounted on the wiring board laminate 11 obtained in Example 1. As the semiconductor chip 22, a semiconductor chip 22 having a protruding electrode 23 having a Sn-3.5 solder layer formed at the tip of a Cu post was used. The coefficient of linear expansion of the semiconductor chip 22 was about 3 ppm / ° C. The underfill 24 was supplied to the wiring board laminate 11 in advance. After aligning the protruding electrode 23 of the semiconductor chip 22 with the connection terminal 20 of the wiring board laminate 11, the semiconductor chip 22 was crimped to the wiring board laminate 11 and heated. After that, the upper surface of the wiring board laminate 11 including the semiconductor chip 22 was sealed with the mold resin 25 by the transfer molding method. Then, from the support 12 side of the wiring board laminated body 11, the entire support was irradiated with a YAG laser having a wavelength of 1064 nm while reciprocating linearly, and the support 12 was peeled off from the wiring board 21. Further, the adhesive layer 13 was removed from the wiring board 21 by peeling the adhesive tape after attaching the adhesive tape to the wiring board 21 and the adhesive layer 13. Next, the patterned conductive layer 51 was removed from the wiring board laminate 11 by etching. Next, a Sn-3Ag-0.5Cu solder ball was mounted on the wiring board 21 to form an external connection terminal 31. The semiconductor device 1 was obtained by sticking this structure on a dicing tape and dicing.

（Ｘ線透視装置による観察）
上記のようにして作成された半導体装置１について、Ｘ線透視装置（株式会社ユニハイトシステム製、ＸＶＡ−１６０α）にて観察を行った。半導体装置１を観察した結果、半導体チップ２２の突起電極２３と配線基板２１の接続端子２０との間には、トータルピッチ７ｍｍに対して、設計値から約２μｍの位置ずれが生じていた。ここで、半導体装置１の形成に用いられる配線基板積層体１１の支持体１２として、樹脂の中で線膨張係数が比較的低いポリイミド製の支持体１２を用いた場合、半導体チップ２２の突起電極２３と当該配線基板積層体１１の接続端子２０との間には、通常、設計値から約１５μｍの位置ずれが生じる。このような支持体１２の材質による位置ずれの違いは、ポリイミド製の支持体１２の線膨張係数は約１２ｐｐｍ／℃〜５０ｐｐｍ／℃であり、半導体チップ２２の線膨張係数（約２ｐｐｍ／℃〜４ｐｐｍ／℃）と大きく異なるからだと考えられる。したがって、配線基板積層体１１にガラス製の支持体１２を用いた方が、樹脂製の支持体１２を用いるよりも、半導体チップ２２と配線基板積層体１１との間に発生する位置ずれが小さくなっていることが確認できた。 (Observation with X-ray fluoroscope)
The semiconductor device 1 produced as described above was observed with an X-ray fluoroscope (XVA-160α manufactured by Uniheight System Co., Ltd.). As a result of observing the semiconductor device 1, a positional deviation of about 2 μm from the design value occurred between the protruding electrode 23 of the semiconductor chip 22 and the connection terminal 20 of the wiring board 21 with respect to the total pitch of 7 mm. Here, when a polyimide support 12 having a relatively low coefficient of linear expansion among resins is used as the support 12 of the wiring board laminate 11 used for forming the semiconductor device 1, the protruding electrodes of the semiconductor chip 22 are used. A positional deviation of about 15 μm from the design value usually occurs between the 23 and the connection terminal 20 of the wiring board laminate 11. The difference in the positional deviation depending on the material of the support 12 is that the linear expansion coefficient of the polyimide support 12 is about 12 ppm / ° C. to 50 ppm / ° C., and the linear expansion coefficient of the semiconductor chip 22 (about 2 ppm / ° C. to It is considered that this is because it is significantly different from 4 ppm / ° C). Therefore, when the glass support 12 is used for the wiring board laminate 11, the positional deviation generated between the semiconductor chip 22 and the wiring board laminate 11 is smaller than when the resin support 12 is used. I was able to confirm that it was.

本発明は、半導体装置の製造に用いる配線基板積層体に利用できる。 The present invention can be used for a wiring board laminate used in the manufacture of a semiconductor device.

１半導体装置
１１配線基板積層体
１２支持体
１３接着剤層
１４第１樹脂層
１５接続パッド
１６シード層
１７レジスト
１８配線パターン
１９第２樹脂層
２０接続端子
２１配線基板
２２半導体チップ
２３突起電極
２４アンダーフィル
２５モールド樹脂
３１外部接続端子
３３ダイシングテープ
４１剥離層
４２保護層
Ｌレーザー光
５１パターニングされた導電層
６０プローブ 1 Semiconductor device 11 Wiring board laminate 12 Support 13 Adhesive layer 14 1st resin layer 15 Connection pad 16 Seed layer 17 Resist 18 Wiring pattern 19 2nd resin layer 20 Connection terminal 21 Wiring board 22 Semiconductor chip 23 Protrusion electrode 24 Under Fill 25 Molded resin 31 External connection terminal 33 Dicing tape 41 Peeling layer 42 Protective layer L Laser light 51 Patterned conductive layer 60 Probe

Claims

With a transparent support,
An adhesive layer provided on the main surface of the support and
A patterned conductive layer provided on the upper layer of the adhesive layer and
A wiring board provided on the upper layer of the patterned conductive layer is provided.
The wiring board
Two or more resin layers provided on the upper layer of the patterned conductive layer, and
A first wiring pattern, a second wiring pattern, a third wiring pattern, and a fourth wiring pattern provided between the layers of the two or more resin layers and separated from each other.
The first connection terminal to be connected to the first wiring pattern and
A second connection terminal for connecting to the second wiring pattern,
A third connection terminal for connecting to the third wiring pattern,
A fourth connection terminal for connecting to the fourth wiring pattern,
A first connection pad provided on the upper layer of the patterned conductive layer and connected to the first wiring pattern, a second connection pad to be connected to the second wiring pattern, and the third wiring pattern. It has a third connection pad to be connected to the fourth connection pad and a fourth connection pad to be connected to the fourth wiring pattern.
The first to fourth connection terminals are terminals connected to electrodes of a semiconductor chip mounted on the wiring board.
The patterned conductive layer comprises a first patterned conductive layer that connects the first connection pad and the second connection pad, and the third connection pad and the fourth connection pad. It has a second patterned conductive layer to connect with
The adhesive layer is provided on the main surface of the support and contains a resin that can be decomposed by irradiation with light. The adhesive layer is provided on the release layer and is emitted from the light emitted from the support direction. A wiring board laminate comprising a protective layer that protects the wiring board.

The wiring board laminate according to claim 1, wherein the patterned conductive layer has a structure embedded in the adhesive layer.

The wiring board laminate according to claim 1 or 2, wherein at least two or more of the connection terminals are electrically connected via the patterned conductive layer.

3. The wiring board laminate according to item 1.