JP6893091B2 - Thin film transistor - Google Patents
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Description
本発明は、薄膜トランジスタに関する。 The present invention relates to a thin film transistor.
近年、ディスプレイ駆動素子等に活用することを目的とした薄膜トランジスタ(TFT(Thin-Film Transistor))として、インジウム、ガリウム、及び亜鉛を含む酸化物半導体(酸化インジウムガリウム亜鉛(In−Ga−Zn−O))等の酸化物半導体をチャネル(活性層)に用いたものが注目されている。In−Ga−Zn−Oを用いたTFT(以下、IGZO−TFT)は、アモルファスシリコンTFTに比べて10倍以上高い電界効果移動度(〜10cm2/Vs)を示すという特徴を有している(例えば、非特許文献1参照)。 In recent years, as thin film transistors (TFTs (Thin-Film Transistor)) intended to be used for display drive elements and the like, oxide semiconductors containing indium, gallium, and zinc (indium gallium oxide zinc (In-Ga-Zn-O)). )) And other oxide semiconductors are attracting attention as channels (active layers). A TFT using In-Ga-Zn-O (hereinafter, IGZO-TFT) has a feature that it exhibits a field effect mobility (10 cm 2 / Vs) that is 10 times or more higher than that of an amorphous silicon TFT. (See, for example, Non-Patent Document 1).
さらに、近年では、大面積・高精細のディスプレイに適用するため、IGZO−TFTよりもさらに高い移動度を有するTFTの検討がなされている。例えば、酸窒化亜鉛(Zn−O−N)を用いたTFT(以下、ZnON−TFT)は、IGZO−TFTよりも高い移動度を示すことが知られている(例えば、非特許文献2)。 Further, in recent years, in order to apply it to a large-area, high-definition display, a TFT having a mobility higher than that of the IGZO-TFT has been studied. For example, a TFT using zinc oxynitride (Zn—ON) (hereinafter, ZnON-TFT) is known to exhibit higher mobility than IGZO-TFT (for example, Non-Patent Document 2).
ところで、高い移動度を示すZnON−TFTは膜質が不安定であり、電気的特性の経時変化が生じやすいという問題がある。 By the way, ZnON-TFT, which exhibits high mobility, has a problem that the film quality is unstable and the electrical characteristics are liable to change with time.
そこで、主成分としてZn−O−Nを含む半導体を活性層に用いる薄膜トランジスタにおいて、高い電界効果移動度を保持しつつ、電気的特性の安定性を向上させた薄膜トランジスタを提供することを目的とする。 Therefore, in a thin film transistor using a semiconductor containing Zn—ON as a main component as an active layer, it is an object of the present invention to provide a thin film transistor having improved stability of electrical characteristics while maintaining high field effect mobility. ..
本発明の実施の形態の薄膜トランジスタは、少なくとも亜鉛、酸素、窒素、及びシリコンを含む半導体層と、前記半導体層の第1面に配設されるソースと、前記半導体層の前記第1面に配設されるドレインと、前記半導体層の前記第1面又は第2面に配設されるゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体層に接続されるゲートとを含み、前記半導体層に含まれるシリコンの割合は、0.3atomic%以上5atomic%以下である。 The thin film transistor according to the embodiment of the present invention is arranged on a semiconductor layer containing at least zinc, oxygen, nitrogen, and silicon, a source disposed on the first surface of the semiconductor layer, and the first surface of the semiconductor layer. It is seen containing a drain set, a gate insulating film disposed on the first surface or the second surface of the semiconductor layer, and a gate connected to the semiconductor layer through the gate insulating film, the semiconductor The proportion of silicon contained in the layer is 0.3 atomic% or more and 5 atomic% or less .
主成分としてZn−O−Nを含む半導体を活性層に用いる薄膜トランジスタにおいて、高い電界効果移動度を保持しつつ、電気的特性の安定性を向上させた薄膜トランジスタを提供することができる。 In a thin film transistor using a semiconductor containing Zn—ON as a main component as an active layer, it is possible to provide a thin film transistor having improved stability of electrical characteristics while maintaining high field effect mobility.
以下、本発明の薄膜トランジスタを適用した実施の形態について説明する。 Hereinafter, embodiments to which the thin film transistor of the present invention is applied will be described.
<実施の形態>
図1は、実施の形態の薄膜トランジスタ100を示す断面図である。以下では、図1における上下方向の関係を用いて位置関係を説明するが、これは説明の便宜上の位置関係にすぎず、普遍的な位置関係を表すものではない。
<Embodiment>
FIG. 1 is a cross-sectional view showing the
薄膜トランジスタ100は、基板110、ゲート電極120、ゲート絶縁膜130、半導体層140、ソース電極150、及びドレイン電極160を含む。薄膜トランジスタ100は、一例として、ボトムゲート型であり、かつトップコンタクト型のTFTである。薄膜トランジスタ100は、例えば、液晶や有機EL(Electroluminescence)等のディスプレイの駆動用に用いることができる。
The
基板110は、例えば、ガラス基板、シリコン基板、又は樹脂(プラスティック)製の基板等であり、用途等に応じた様々な基板を用いることができる。基板110の表面にはゲート電極120が配置される。なお、図1に示す基板110は、全体の一部であり、例えば、ディスプレイの1画素に含まれる部分を簡略化して示したものである。
The
ゲート電極120は、基板110の表面に配置される。ゲート電極120は、通常の薄膜トランジスタの製造方法によって作製することができる。ゲート電極120は、例えば、モリブデンやアルミニウム製の薄膜である。ゲート電極120にはゲート絶縁膜130が積層される。
The
ゲート絶縁膜130は、ゲート電極120の上に配置される。ゲート絶縁膜130は、通常の薄膜トランジスタの製造方法によって作製することができる。ゲート絶縁膜130は、例えば、酸化シリコン(SiO2)製の薄膜であり、半導体層140とゲート電極120とを絶縁し、半導体層140にゲート電極を印加するために設けられている。
The
半導体層140は、ゲート絶縁膜130の上に配置される。半導体層140は、通常の薄膜トランジスタの製造方法によって作製することができる。半導体層140は、例えば、少なくとも亜鉛、酸素、窒素、及びシリコンを含む半導体層であり、チャネルが形成される活性層である。換言すれば、このような半導体層140は、主成分としてZn−O−N(酸窒化亜鉛)を含む半導体膜である。
The
ここで、酸窒化亜鉛のZn−O−Nという表記は、亜鉛(Zn)、酸素(O)、及び窒素(N)を任意の組成比(様々な組成比)で含む化合物であることを意味する。また、少なくとも亜鉛、酸素、窒素、及びシリコンを含む半導体層とは、酸窒化亜鉛(Zn−O−N)にシリコンを添加した半導体層(酸化物半導体層)である。 Here, the notation Zn-ON of zinc nitride means that it is a compound containing zinc (Zn), oxygen (O), and nitrogen (N) in an arbitrary composition ratio (various composition ratios). To do. The semiconductor layer containing at least zinc, oxygen, nitrogen, and silicon is a semiconductor layer (oxide semiconductor layer) in which silicon is added to zinc oxynitride (Zn—ON).
ソース電極150及びドレイン電極160は、半導体層140の上に配置される。ソース電極150及びドレイン電極160は、通常の薄膜トランジスタの製造方法によって作製することができ、例えば、モリブデンやアルミニウム製である。
The
次に、薄膜トランジスタ100のサンプルの作製方法について説明する。
Next, a method for producing a sample of the
ゲート電極120を兼ねた高ドープシリコン基板(110)上に、熱酸化を行うことにより、SiO2製の熱酸化膜で構成されるゲート絶縁膜130を100nmの厚さに形成し、ゲート絶縁膜130の上に、スパッタ装置により、Zn(亜鉛)スパッタターゲット及びSi(シリコン)スパッタターゲットを用い、共スパッタリングによって半導体層(活性層)140を厚さ10nm成膜した。共スパッタリングは、アルゴン(Ar)に加えて、酸素(O)及び窒素(N)を加えた雰囲気下で行った。
By performing thermal oxidation on a highly doped silicon substrate (110) that also serves as a
その際、Siスパッタターゲットに印加するDC(Direct Current:直流)電力の値は、0W〜50Wの範囲に設定した。DC電力の値を大きくするほど、半導体層140に添加されるSiの量が多くなる。RBS(ラザフォード後方散乱)分析の結果、DC電力が30Wの場合、半導体層140中のSiの組成比は1.8atomic%であった。また、DC電力が3Wの場合、Siの組成比は、0.3atomic%(検出限界以下のため参考値)であった。
At that time, the value of the DC (Direct Current) power applied to the Si sputtering target was set in the range of 0W to 50W. The larger the value of DC power, the larger the amount of Si added to the
半導体層140の成膜後、ホットプレートを用いて、大気中で200℃、1時間の熱処理を実施した。その後、ソース電極150とドレイン電極160を形成することによって、薄膜トランジスタ100(TFT)のサンプルを作製した。作製した薄膜トランジスタ100は、ボトムゲート−トップコンタクト構造であり、チャネル長は80μm、チャネル幅は520μmである。
After the formation of the
次に、上述のようにして作製したサンプルの電気的特性を測定した結果について説明する。薄膜トランジスタ100(TFT)のゲート電圧−ドレイン電流特性の測定は、半導体パラメータアナライザを用い、薄膜トランジスタ100の作製日(作製直後)、その2ヶ月後、及び3ヶ月後に実施した。なお、一部のサンプルについては、作製日の2ヶ月後のデータがなく、作製日と3ヶ月後のデータのみである。
Next, the result of measuring the electrical characteristics of the sample prepared as described above will be described. The gate voltage-drain current characteristics of the thin film transistor 100 (TFT) were measured using a semiconductor parameter analyzer on the manufacturing date (immediately after manufacturing), 2 months and 3 months after the manufacturing of the
図2は、半導体層140にSiを添加していない比較例のTFTのゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
FIG. 2 is a diagram showing the measurement results of the gate voltage-drain current characteristics of the TFT of the comparative example in which Si is not added to the
成膜時のガス流量:Ar/O2/N2=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)140の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC0W(Siスパッタターゲット)
図2に示すように、比較例のTFTのゲート電圧−ドレイン電流特性は、作製日にはドレイン電流が立ち上がるゲート電圧は約−4から約−3V程度で良好であるが、作製から2ヶ月後、3ヶ月後には、ドレイン電流が立ち上がるゲート電圧が約−10程度まで低下し、ドレイン電流の立ち上がりも緩やかになり、経時変化が大きいことが分かった。
Gas flow rate during film formation: Ar / O 2 / N 2 = 5 / 0.5 / 10 sccm
Pressure during film formation: 0.6Pa
Thickness of semiconductor layer (active layer) 140: 10 nm
Applied power: RF100W (Zn sputter target), DC0W (Si sputter target)
As shown in FIG. 2, the gate voltage-drain current characteristic of the TFT of the comparative example is good at the gate voltage at which the drain current rises at about -4 to about -3V on the manufacturing day, but two months after the manufacturing. After 3 months, it was found that the gate voltage at which the drain current rises decreased to about -10, the rise of the drain current became gentle, and the change with time was large.
図3は、実施例1の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
FIG. 3 is a diagram showing the measurement results of the gate voltage-drain current characteristics of the
成膜時のガス流量:Ar/O2/N2=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)140の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC3W(Siスパッタターゲット)
このように、実施例1では、Siスパッタターゲットに3Wの直流電力を印加して半導体層140にシリコンを添加した。
Gas flow rate during film formation: Ar / O 2 / N 2 = 5 / 0.5 / 10 sccm
Pressure during film formation: 0.6Pa
Thickness of semiconductor layer (active layer) 140: 10 nm
Applied power: RF100W (Zn sputter target), DC3W (Si sputter target)
As described above, in Example 1, silicon was added to the
図4は、実施例2の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
FIG. 4 is a diagram showing the measurement results of the gate voltage-drain current characteristics of the
成膜時のガス流量:Ar/O2/N2=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)140の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC5W(Siスパッタターゲット)
このように、実施例2では、Siスパッタターゲットに5Wの直流電力を印加して半導体層140にシリコンを添加した。
Gas flow rate during film formation: Ar / O 2 / N 2 = 5 / 0.5 / 10 sccm
Pressure during film formation: 0.6Pa
Thickness of semiconductor layer (active layer) 140: 10 nm
Applied power: RF100W (Zn sputter target), DC5W (Si sputter target)
As described above, in Example 2, 5 W of DC power was applied to the Si sputter target to add silicon to the
図5は、実施例3の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
FIG. 5 is a diagram showing the measurement results of the gate voltage-drain current characteristics of the
成膜時のガス流量:Ar/O2/N2=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)140の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC10W(Siスパッタターゲット)
このように、実施例3では、Siスパッタターゲットに10Wの直流電力を印加して半導体層140にシリコンを添加した。
Gas flow rate during film formation: Ar / O 2 / N 2 = 5 / 0.5 / 10 sccm
Pressure during film formation: 0.6Pa
Thickness of semiconductor layer (active layer) 140: 10 nm
Applied power: RF100W (Zn sputter target), DC10W (Si sputter target)
As described above, in Example 3, 10 W of DC power was applied to the Si sputter target to add silicon to the
図6は、実施例4の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
FIG. 6 is a diagram showing the measurement results of the gate voltage-drain current characteristics of the
成膜時のガス流量:Ar/O2/N2=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC20W(Siスパッタターゲット)
このように、実施例4では、Siスパッタターゲットに20Wの直流電力を印加して半導体層140にシリコンを添加した。
Gas flow rate during film formation: Ar / O 2 / N 2 = 5 / 0.5 / 10 sccm
Pressure during film formation: 0.6Pa
Semiconductor layer (active layer) thickness: 10 nm
Applied power: RF100W (Zn sputter target), DC20W (Si sputter target)
As described above, in Example 4, 20 W of DC power was applied to the Si sputter target to add silicon to the
図7は、実施例5の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
FIG. 7 is a diagram showing the measurement results of the gate voltage-drain current characteristics of the
成膜時のガス流量:Ar/O2/N2=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC30W(Siスパッタターゲット)
このように、実施例5では、Siスパッタターゲットに30Wの直流電力を印加して半導体層140にシリコンを添加した。
Gas flow rate during film formation: Ar / O 2 / N 2 = 5 / 0.5 / 10 sccm
Pressure during film formation: 0.6Pa
Semiconductor layer (active layer) thickness: 10 nm
Applied power: RF100W (Zn sputter target), DC30W (Si sputter target)
As described above, in Example 5, silicon was added to the
図8は、実施例6の薄膜トランジスタ100のゲート電圧−ドレイン電流特性の測定結果を示す図である。半導体層140のスパッタ成膜条件は、次の通りである。
FIG. 8 is a diagram showing the measurement results of the gate voltage-drain current characteristics of the
成膜時のガス流量:Ar/O2/N2=5/0.5/10sccm
成膜時の圧力:0.6Pa
半導体層(活性層)の厚さ:10nm
印加電力:RF100W(Znスパッタターゲット)、DC50W(Siスパッタターゲット)
このように、実施例6では、Siスパッタターゲットに50Wの直流電力を印加して半導体層140にシリコンを添加した。
Gas flow rate during film formation: Ar / O 2 / N 2 = 5 / 0.5 / 10 sccm
Pressure during film formation: 0.6Pa
Semiconductor layer (active layer) thickness: 10 nm
Applied power: RF100W (Zn sputter target), DC50W (Si sputter target)
As described above, in Example 6, silicon was added to the
図2乃至図8に示すように、ドレイン電圧を1Vに固定した状態で、ゲート電圧を−20Vから徐々に増大させて行くと、比較例(図2)に対して、実施例1〜6(図3〜8)では、作製の2ヶ月後、3ヶ月後の経時変化が少なくなることが確認できる。なお、ソース電極150は、接地させてある。
As shown in FIGS. 2 to 8, when the gate voltage is gradually increased from −20 V in a state where the drain voltage is fixed at 1 V, Examples 1 to 6 (FIG. 2) are compared with Comparative Example (FIG. 2). In FIGS. 3 to 8), it can be confirmed that the change with time after 2 months and 3 months of production is reduced. The
また、実施例1〜6(図3〜8)を比較すると、実施例1、2(図3、4)のようにSiスパッタターゲットに印加する直流電力が3W、5Wと比較的低い場合には、ドレイン電流が立ち上がるゲート電圧が−10V以下と低すぎるため、あまり良好なサンプルは得られなかった。 Further, comparing Examples 1 to 6 (FIGS. 3 to 8), when the DC power applied to the Si sputtering target is relatively low as 3W and 5W as in Examples 1 and 2 (FIGS. 3 and 4), Since the gate voltage at which the drain current rises is as low as -10 V or less, a very good sample cannot be obtained.
また、実施例3〜5(図5〜7)のようにSiスパッタターゲットに印加する直流電力が10W、20W、30Wと比較的高い場合には、ドレイン電流が立ち上がるゲート電圧が約−8Vから約−4Vという0Vに近い値が得られ、良好なサンプルが得られた。 Further, when the DC power applied to the Si sputtering target is relatively high as 10W, 20W, and 30W as in Examples 3 to 5 (FIGS. 5 to 7), the gate voltage at which the drain current rises is about -8V to about. A value close to 0V of -4V was obtained, and a good sample was obtained.
実施例3〜5(図5〜7)の場合は、作製の2ヶ月後、3ヶ月後の経時変化が非常に少なく、中でも実施例4(図6:20W)の場合は、作製日と作製の3ヶ月後のドレイン電流の値がほぼ等しいことが確認できる。 In the case of Examples 3 to 5 (FIGS. 5 to 7), the change with time after 2 months and 3 months of production is very small, and in the case of Example 4 (Fig. 6: 20 W), the production date and production It can be confirmed that the values of the drain currents after 3 months are almost the same.
また、実施例6(図8)のようにSiスパッタターゲットに印加する直流電力が50Wと非常に高い場合には、ドレイン電流が立ち上がって薄膜トランジスタ100がオンになるゲート電圧が−4V程度という0Vに近い値が得られ、良好なサンプルが得られた。実施例3〜5(図5〜7)と比べると、作製の3ヶ月後のドレイン電流の低下幅が少し大きいため、Siスパッタターゲットに印加する直流電力は50Wでもよいが、10W、20W、30Wの方がより適していることが分かった。
Further, when the DC power applied to the Si sputtering target is as high as 50 W as in Example 6 (FIG. 8), the drain current rises and the gate voltage at which the
図9は、比較例及び実施例1乃至6のTFTにおける、Siスパッタターゲットに加えたDC電力に対するしきい値電圧の変化量(ΔVth)の特性を示す図である。 FIG. 9 is a diagram showing the characteristics of the amount of change (ΔVth) in the threshold voltage with respect to the DC power applied to the Si sputter target in the TFTs of Comparative Examples and Examples 1 to 6.
ここで、ドレイン電圧が1Vのときに、ドレイン電流が10−7Aになるときのゲート電圧をしきい値電圧として定義する。しきい値電圧の変化量(ΔVth)は、TFTの作製日に測定したしきい値電圧と、作製の3ヶ月後に測定したしきい値電圧との差の絶対値として定義した。 Here, when the drain voltage is 1 V, the gate voltage when the drain current becomes 10-7 A is defined as the threshold voltage. The amount of change in the threshold voltage (ΔVth) was defined as the absolute value of the difference between the threshold voltage measured on the manufacturing date of the TFT and the threshold voltage measured 3 months after the manufacturing.
図9から分かるように、しきい値電圧変化の大きさは、Siの添加が無い場合(DC電力が0Wの比較例の場合)に比べて、実施例1乃至6のようにSiを添加することで小さくでき、DC電力が20Wの場合に、しきい値電圧変化が最小となった。 As can be seen from FIG. 9, the magnitude of the threshold voltage change is such that Si is added as in Examples 1 to 6 as compared with the case where Si is not added (in the case of the comparative example where the DC power is 0 W). This made it smaller, and when the DC power was 20 W, the threshold voltage change was minimized.
図10は、比較例及び実施例1乃至6のTFTにおける、Siスパッタターゲットに加えたDC電力に対する電界効果移動度の依存性を示す図である。 FIG. 10 is a diagram showing the dependence of the field effect mobility on the DC power applied to the Si sputter target in the TFTs of Comparative Examples and Examples 1 to 6.
Siスパッタターゲットに加えるDC電力が3W、5W、10W、20Wまでは、Siを添加していない場合(0W)以上の電界効果移動度が得られており、30WではSiを添加していない場合(0W)とほぼ同等の電界効果移動度であり、50Wの場合には、Siを添加していない場合(0W)以下の電界効果移動度になった。なお、実施例1、2(DC電力が3W、5W)の場合には電界効果移動度は高いが、ドレイン電流が立ち上がるデート電圧が−10以下であるため、動作特性と電界効果移動度とのバランスの良い、DC電力が10W、20W、30Wあたりのサンプルが好ましいことが分かった。 When the DC power applied to the Si sputter target is up to 3W, 5W, 10W, and 20W, the field effect mobility higher than that when Si is not added (0W) is obtained, and when Si is not added at 30W ( The field effect mobility was almost the same as 0W), and in the case of 50W, the field effect mobility was less than that when Si was not added (0W). In the cases of Examples 1 and 2 (DC power is 3W, 5W), the field effect mobility is high, but since the date voltage at which the drain current rises is -10 or less, the operating characteristics and the field effect mobility are It was found that a well-balanced sample with DC power of 10 W, 20 W, and 30 W is preferable.
図11は、XPS(X-ray Photoelectron Spectroscopy:X線光電分光法)による分析結果を示す図である。図11において、横軸は結合エネルギ(eV)を表し、縦軸は信号強度(任意目盛)を表す。 FIG. 11 is a diagram showing analysis results by XPS (X-ray Photoelectron Spectroscopy). In FIG. 11, the horizontal axis represents the binding energy (eV) and the vertical axis represents the signal strength (arbitrary scale).
ここでは、比較例(Si添加なし)のTFTと、実施例3、5、6(DC電力10W、30W、50W)のTFT(薄膜トランジスタ100)との半導体層140に含まれる酸素系の結合の量を測定した。
Here, the amount of oxygen-based bonds contained in the
図11において、実線はSi−Oや、水酸基(OH:ヒドロキシル基)が結合した金属(金属−OH)等の信号強度を示し、一点鎖線は、Zn−Oの信号強度を示し、細実線は実線(Si−O等の信号強度)と一点鎖線(Zn−Oの信号強度)の和を示し、細破線は、実測値を表す。図11では、主にSi−O等の信号強度について検討する。なお、実測値以外の値は、実測値に最小ニ乗法などでガウス−ローレンツ型の合成関数などをフィッティングすることで得られる。 In FIG. 11, the solid line shows the signal strength of Si—O and the metal (metal-OH) to which a hydroxyl group (OH: hydroxyl group) is bonded, the alternate long and short dash line shows the signal strength of Zn—O, and the fine solid line shows the signal strength. The sum of the solid line (signal strength of Si—O and the like) and the alternate long and short dash line (signal strength of Zn—O) is shown, and the thin broken line represents the measured value. In FIG. 11, the signal strength of Si—O and the like is mainly examined. Values other than the measured values can be obtained by fitting a Gauss-Lorentz type composite function or the like to the measured values by the least square method or the like.
Si−Oは、シリコンと酸素の結合であり、組成比が1対1以外のものも含まれる。金属−OHは、金属と水酸基の結合であり、組成比が1対1以外のものも含まれる。Zn−Oは、亜鉛と酸素の結合であり、組成比が1対1以外のものも含まれる。 Si—O is a bond between silicon and oxygen, and includes those having a composition ratio other than 1: 1. The metal-OH is a bond between a metal and a hydroxyl group, and includes those having a composition ratio other than 1: 1. Zn—O is a bond between zinc and oxygen, and includes those having a composition ratio other than 1: 1.
図11に示すように、Si添加なし(比較例)とDC電力10Wの場合は、酸素系の信号強度は略同様であった。DC電力10Wは、Siの0.7atomic%に相当する。 As shown in FIG. 11, when Si was not added (comparative example) and the DC power was 10 W, the signal strength of the oxygen system was substantially the same. The DC power of 10 W corresponds to 0.7 atomic% of Si.
また、DC電力30Wと50Wの場合は、酸素系の信号強度が明らかに増大していることが分かり、30Wよりも50Wの場合の方が信号強度が高い。なお、DC電力30Wは、Siの2.7atomic%に相当し、DC電力50Wは、Siの4.3atomic%に相当する。 Further, it was found that the signal strength of the oxygen system was clearly increased in the case of DC powers of 30 W and 50 W, and the signal strength was higher in the case of 50 W than in the case of 30 W. The DC power of 30 W corresponds to 2.7 atomic% of Si, and the DC power of 50 W corresponds to 4.3 atomic% of Si.
以上より、Zn−O−Nを主成分として含む半導体層140を成膜するためのスパッタリングを行う際に、ZnスパッタターゲットとSiスパッタターゲットとを用いて、酸素及び窒素を加えたアルゴンガスを利用することにより、Si−Oという形で半導体層140にSiを添加することができることが確認できた。
From the above, when performing sputtering for forming a
図12は、XPSによる分析結果を示す図である。図12において、横軸は結合エネルギ(eV)を表し、縦軸は信号強度(任意目盛)を表す。 FIG. 12 is a diagram showing the analysis results by XPS. In FIG. 12, the horizontal axis represents the binding energy (eV) and the vertical axis represents the signal strength (arbitrary scale).
ここでは、比較例(Si添加なし)のTFTと、実施例3、5、6(DC電力10W、30W、50W)のTFT(薄膜トランジスタ100)との半導体層140に含まれる窒素の結合の量を測定した。
Here, the amount of nitrogen bonds contained in the
図12において、実線はSi−Nの信号強度を示し、一点鎖線は、Zn−Nの信号強度を示し、細実線は実線(Si−Nの信号強度)と一点鎖線(Zn−Nの信号強度)の和を示し、細破線は、実測値を表す。図12では、主にSi−Nの信号強度について検討する。なお、実測値以外は、実測値に最小ニ乗法などでガウス−ローレンツ型の合成関数などをフィッティングすることで得られる。 In FIG. 12, the solid line indicates the signal strength of Si—N, the alternate long and short dash line indicates the signal intensity of Zn—N, and the fine solid line indicates the solid line (signal intensity of Si—N) and the alternate long and short dash line (Zn—N signal intensity). ) Is shown, and the dashed line represents the measured value. In FIG. 12, the signal strength of Si—N is mainly examined. Other than the measured values, it can be obtained by fitting a Gauss-Lorentz type composite function or the like to the measured values by the minimum squared method or the like.
なお、Si−Nは、シリコンと窒素の結合であり、組成比が1対1以外のものも含まれ、組成比は任意の値である。Zn−Nは、亜鉛と窒素の結合であり、組成比が1対1以外のものも含まれ、組成比は任意の値である。 In addition, Si—N is a bond of silicon and nitrogen, and includes those having a composition ratio other than 1: 1 and the composition ratio is an arbitrary value. Zn—N is a bond of zinc and nitrogen, and includes those having a composition ratio other than 1: 1, and the composition ratio is an arbitrary value.
図12に示すように、Si添加なし(比較例)の場合は、Si−Nの信号強度はゼロであるが、DC電力10Wの場合は、右の拡大図に示すように、Si−Nの信号強度が増大している。DC電力10Wは、Siの0.7atomic%に相当する。 As shown in FIG. 12, the signal strength of Si—N is zero when no Si is added (comparative example), but when the DC power is 10 W, the signal strength of Si—N is as shown in the enlarged view on the right. The signal strength is increasing. The DC power of 10 W corresponds to 0.7 atomic% of Si.
また、DC電力30Wと50Wの場合は、Si−Nの信号強度がさらに増大していることが分かり、30Wよりも50Wの場合の方が信号強度が高い。なお、DC電力30Wは、Siの2.7atomic%に相当し、DC電力50Wは、Siの4.3atomic%に相当する。 Further, it was found that the signal strength of Si—N was further increased in the case of DC powers of 30 W and 50 W, and the signal strength was higher in the case of 50 W than in the case of 30 W. The DC power of 30 W corresponds to 2.7 atomic% of Si, and the DC power of 50 W corresponds to 4.3 atomic% of Si.
以上より、Zn−O−Nを主成分として含む半導体層140を成膜するためのスパッタリングを行う際に、ZnスパッタターゲットとSiスパッタターゲットとを用いて、酸素及び窒素を加えたアルゴンガスを利用することにより、Si−Nという形で半導体層140にSiを添加することができることが確認できた。
From the above, when performing sputtering for forming a
そして、Si−OとSi−Nという形で半導体層140にSiを添加することにより、Zn−O−Nの経時変化(劣化)を大幅に抑制でき、経年変化(劣化)が少ない安定的な半導体層140を作製できることが分かった。このように経年変化(劣化)が少ない安定的な半導体層140は、高い電界効果移動度を長期間にわたって保持する。
By adding Si to the
従って、実施の形態によれば、主成分としてZn−O−Nを含む半導体を活性層に用いつつ、高い電界効果移動度を長期間にわたって保持でき、電気的特性の安定性を向上させた薄膜トランジスタ100を提供することができる。 Therefore, according to the embodiment, a thin film transistor capable of maintaining high field effect mobility for a long period of time and improving the stability of electrical characteristics while using a semiconductor containing Zn—ON as a main component for the active layer. 100 can be provided.
また、主成分としてZn−O−Nを含む半導体を半導体層140に用いると、特に経年変化(劣化)が生じたときにTFTのしきい値電圧が低下する傾向がある(図2参照)。
Further, when a semiconductor containing Zn—ON as a main component is used for the
しかしながら、適量のSiを添加することによって、主成分としてZn−O−Nを含む半導体を半導体層140に用いた薄膜トランジスタ100のしきい値電圧を0Vに近い値に抑えることができる。換言すれば、適量のSiを添加することによって、主成分としてZn−O−Nを含む半導体を半導体層140に用いた薄膜トランジスタ100のしきい値電圧の変化を抑制することができる。
However, by adding an appropriate amount of Si, the threshold voltage of the
半導体層140に含まれるシリコンは、0.3atomic%以上が好ましい。さらには、シリコンは、0.3atomic%以上5atomic%以下がより好ましい。
The silicon contained in the
なお、以上では、薄膜トランジスタ100がボトムゲート型であり、かつトップコンタクト型のTFTである形態について説明したが、薄膜トランジスタ100は、このような形態のTFTに限られるものではない。例えば、ゲート電極の下にゲート絶縁膜と半導体層を順に備えるトップゲート型のTFT、又は、ソース電極とドレイン電極が半導体層の下にあるボトムコンタクト型のTFTであってもよい。
In the above description, the
以上、本発明の例示的な実施の形態の薄膜トランジスタについて説明したが、本発明は、具体的に開示された実施の形態に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。 Although the thin film transistor according to the exemplary embodiment of the present invention has been described above, the present invention is not limited to the specifically disclosed embodiment and can be various without departing from the scope of claims. Can be transformed and changed.
100 薄膜トランジスタ
110 基板
120 ゲート電極
130 ゲート絶縁膜
140 半導体層
150 ソース電極
160 ドレイン電極
100
Claims (4)
前記半導体層の第1面に配設されるソースと、
前記半導体層の前記第1面に配設されるドレインと、
前記半導体層の前記第1面又は第2面に配設されるゲート絶縁膜と、
前記ゲート絶縁膜を介して前記半導体層に接続されるゲートと
を含み、
前記半導体層に含まれるシリコンの割合は、0.3atomic%以上5atomic%以下である、薄膜トランジスタ。 With a semiconductor layer containing at least zinc, oxygen, nitrogen, and silicon,
A source disposed on the first surface of the semiconductor layer and
A drain disposed on the first surface of the semiconductor layer and
A gate insulating film disposed on the first surface or the second surface of the semiconductor layer, and
Look including a gate connected to the semiconductor layer through the gate insulating film,
A thin film transistor in which the proportion of silicon contained in the semiconductor layer is 0.3 atomic% or more and 5 atomic% or less.
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