JP6891728B2 - 光論理回路 - Google Patents

Description

本発明は、論理演算を光回路で行う光論理回路に関するものである。

光論理素子は、ＲＣ遅延のない、高速な光演算を実現する上で重要なデバイスの一つであり、多数の機関で古くから研究されている。その多くは、非線形光学効果を利用するものである（非特許文献１参照）。非線形光学効果は、出力ビット信号のバイナリコントラスト（“０”出力時の絶対強度と“１”出力時の絶対強度との比）を確保するために必須である。ただし、非線形光学効果の利用には次のような問題点がある。

（I）信号の大きな入力強度（または強度密度）が必要とされること。
（II）挿入損失が大きいこと。
（III）性能が入力強度に依存して変化すること。
（IV）構造が複雑で作製が容易でないこと。

上記（I）の問題はデバイス構造である程度の補償をすることが可能であるものの、いずれの問題も根本的な解決を図ることは困難である。したがって、現状においてもカスケード性（縦続に接続して使用できる光論理素子の数）や消費電力の観点で、非線形光論理素子の応用が著しく制限されている。仮にカスケード性や消費電力の制約が満たされたとしても、１０ｄＢを超えるバイナリコントラストと低挿入損失とを同時に得るのは困難である。

一方、上記の非線形光学効果を利用した光論理素子の問題を回避すべく、線形光学に基づく線形光論理素子も提案されている。線形光学の利点は、性能が入力強度に依存せず、低入力強度（極まれば光子数個レベル）でも動作可能なため、消費電力を圧倒的に小さくできることである。動作原理としては、主に伝搬光の位相を利用した線形干渉に基づくものが提案されている。

上記の位相変化に敏感な光論理素子を自由空間光学系やファイバー光学系に組み込んで使用する場合、各光素子やファイバーの空間的な振動やねじれによって、各光信号間の相対位相が時間的に大きく揺らぐため、フィードバック制御機構なしでは基本的に動作できない。

しかし、近年はナノフォトニクス技術の進展により、電気制御が可能なレーザ光源、光検出器、移相器や１×１スイッチまたは２×２スイッチのオンチップ集積がある程度可能になった。このようなデバイスのオンチップ集積により、各デバイスの相対位置が固定されるため、上記の自由空間光学系にみられる位相揺らぎの問題がほぼ解消される。
しかし、オンチップ線形光論理素子そのものが開発途上であるため、光論理素子と他の光素子の組み合わせによる特定機能の実装や具体的な回路構成は十分に検討されていないのが現状である。

光ＡＮＤ（論理和）素子の応用例として、入力されたビット列が特定の配列に一致するかを判定する一致検索（パタンマッチ）回路が挙げられる。本応用の場合、複数ビットのマッチング判定をなるべく高速（低遅延）に行う必要がある。パタンマッチ回路の応用先としては、例えばスイッチルーターなどがある。

P.Singh et al.，"All-Optical Logic Gates:Designs，Classification，and Comparison"，Advances in Optical Technologies，Volume 2014，Article ID 275083，2014

本発明は、上記課題を解決するためになされたもので、論理演算の高速化を実現することができる多ビットの光論理回路を提供することを目的とする。

本発明の光論理回路は、３入力１出力の複数の光論理素子を縦続接続し、初段の前記光論理素子は、異なる振幅に０，１の値を割り当てた振幅ビットの信号光２つとバイアス光とを入力とし、初段以外の前記光論理素子は、直前の２つの光論理素子の出力光と前記バイアス光とを入力とし、終段の１つの前記光論理素子に合流して得られた出力光を演算結果とすることを特徴とするものである。

また、本発明の光論理回路は、初段に配置された３入力１出力の複数の第１の光論理素子と、初段と終段とを除く箇所に配置された２入力１出力の第２の光論理素子と、終段に配置された３入力１出力の第３の光論理素子とを縦続接続し、前記第１の光論理素子は、異なる位相に０，１の値を割り当てた位相ビットの信号光２つとバイアス光とを入力とし、前記第２の光論理素子は、直前の２つの第１の光論理素子の出力光または直前の２つの第２の光論理素子の出力光を入力とし、前記第３の光論理素子は、直前の２つの第２の光論理素子の出力光と前記バイアス光とを入力とし、前記第３の光論理素子に合流して得られた出力光を演算結果とすることを特徴とするものである。
また、本発明の光論理回路は、初段に配置された２入力１出力の複数の第１の光論理素子と、２段目に配置された２入力１出力の第２の光論理素子と、初段と２段目と終段とを除く箇所に配置された２入力１出力の第３の光論理素子と、終段に配置された３入力１出力の第４の光論理素子とを縦続接続し、前記第１の光論理素子は、異なる位相に０，１の値を割り当てた位相ビットの信号光２つを入力とし、前記第２の光論理素子は、前記第１の光論理素子の出力光１つとバイアス光とを入力とし、前記第３の光論理素子は、直前の２つの第２の光論理素子の出力光または直前の２つの第３の光論理素子の出力光を入力とし、前記第４の光論理素子は、直前の２つの第３の光論理素子の出力光と前記バイアス光とを入力とし、前記第４の光論理素子に合流して得られた出力光を演算結果とすることを特徴とするものである。

また、本発明の光論理回路の１構成例は、各光論理素子に入力される２つの信号光のうち一方の位相を調整可能な第１の移相器と、各光論理素子に入力されるバイアス光の位相を調整可能な第２の移相器と、各光論理素子に入力されるバイアス光の強度を調整可能な強度変調器とをさらに備えることを特徴とするものである。
また、本発明の光論理回路の１構成例は、前記第１の光論理素子に入力される２つの信号光の強度を調整可能な第１の強度変調器と、前記第２、第３の光論理素子に入力される２つの信号光のうち一方の位相を調整可能な第１の移相器と、前記第１、第３の光論理素子に入力されるバイアス光の強度を調整可能な第２の強度変調器と、前記第３の光論理素子に入力されるバイアス光の位相を調整可能な第２の移相器とをさらに備えることを特徴とするものである。
また、本発明の光論理回路の１構成例は、終段に配置された前記光論理素子の出力光を光電変換する光検出器と、この光検出器から出力されたアナログ電気信号をしきい値処理してデジタル電気信号に変換するしきい値処理器とをさらに備えることを特徴とするものである。
また、本発明の光論理回路の１構成例は、複数の前記バイアス光の強度を個別に設定可能な光源をさらに備えることを特徴とするものである。

本発明によれば、２つの信号光とバイアス光とを入力とする３入力１出力の複数の光論理素子と、２つの信号光を入力とする２入力１出力の複数の光論理素子と、１つの信号光とバイアス光とを入力とする２入力１出力の複数の光論理素子のうち少なくとも１種類の光論理素子を縦続接続し、終段の１つの光論理素子に合流して得られた出力光を演算結果とすることにより、論理演算の高速化を実現することができる。

図１は、本発明の第１の実施例に係る８ビット入力ＡＮＤ回路の構成例を示すブロック図である。 図２は、本発明の第２の実施例に係る８ビット入力ＡＮＤ回路の構成例を示すブロック図である。 図３は、本発明の第３の実施例に係る８ビット入力ＡＮＤ回路の構成例を示すブロック図である。 図４は、本発明の第４の実施例に係る８ビット入力ＡＮＤ回路の構成例を示すブロック図である。 図５は、本発明の第５の実施例に係る８ビット入力ＡＮＤ回路の構成例を示すブロック図である。 図６は、本発明の第６の実施例に係る光論理素子の構成を示す斜視図である。 図７は、本発明の第６の実施例に係る光論理素子の構成を示す平面図である。 図８は、本発明の第７の実施例に係る光論理素子の構成を示す斜視図である。 図９は、本発明の第７の実施例に係る光論理素子の構成を示す平面図である。 図１０は、本発明の第８の実施例に係る光論理素子の構成を示す斜視図である。 図１１は、本発明の第８の実施例に係る光論理素子の構成を示す平面図である。

［第１の実施例］
以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係る８ビット入力ＡＮＤ回路（光論理回路）の構成例を示すブロック図である。８ビット入力ＡＮＤ回路は、２つの信号光と１つのバイアス光とを入力として２つの信号光のＡＮＤ演算を行う３入力１出力の光論理素子１−１〜１−７と、信号光生成用の連続光とバイアス光とを出力する光源２と、信号光生成用の連続光を８ビット入力デジタル電気信号の各ビットに応じて強度変調して信号光を生成する強度変調器３−１〜３−８と、光論理素子１−７の出力光を光電変換する光検出器４と、光検出器４から出力されたアナログ電気信号をしきい値処理してデジタル電気信号に変換するコンパレータ、センスアンプなどのしきい値処理器５と、光導波路７−１〜７−８，８−１〜８−７，９−１〜９−６とから構成される。この８ビット入力ＡＮＤ回路は、誘電体材料からなる基板上に集積化される。

図１において、６Ａ，６Ｂは光論理素子１−１〜１−７の信号光入力ポート、６Ｃは光論理素子１−１〜１−７の光出力ポート、６Ｄは光論理素子１−１〜１−７のバイアス光入力ポートである。

本実施例の８ビット入力ＡＮＤ回路は、異なる振幅に“０”，“１”の値を割り当てた信号光を入力とする光論理素子１−１〜１−７を、階層的に縦続接続したものである。具体的には、光論理素子１−１，１−２の光出力を光論理素子１−５の入力とし、光論理素子１−３，１−４の光出力を光論理素子１−６の入力とし、光論理素子１−５，１−６の光出力を光論理素子１−７の入力としている。段数はＮ＝３である。

光導波路７−１，７−２は光論理素子１−１の信号光入力ポート６Ａ，６Ｂと接続され、光導波路７−３，７−４は光論理素子１−２の信号光入力ポート６Ａ，６Ｂと接続されている。光導波路７−５，７−６は光論理素子１−３の信号光入力ポート６Ａ，６Ｂと接続され、光導波路７−７，７−８は光論理素子１−４の信号光入力ポート６Ａ，６Ｂと接続されている。光導波路８−１，８−３，８−５，８−７は光論理素子１−１〜１−４のバイアス光入力ポート６Ｄと接続されている。

光論理素子１−１の光出力ポート６Ｃと光論理素子１−５の信号光入力ポート６Ａとの間は光導波路９−１によって接続され、光論理素子１−２の光出力ポート６Ｃと光論理素子１−５の信号光入力ポート６Ｂとの間は光導波路９−２によって接続されている。また、光論理素子１−３の光出力ポート６Ｃと光論理素子１−６の信号光入力ポート６Ａとの間は光導波路９−３によって接続され、光論理素子１−４の光出力ポート６Ｃと光論理素子１−６の信号光入力ポート６Ｂとの間は光導波路９−４によって接続されている。光導波路８−２，８−６は光論理素子１−５，１−６のバイアス光入力ポート６Ｄと接続されている。

さらに、光論理素子１−５の光出力ポート６Ｃと光論理素子１−７の信号光入力ポート６Ａとの間は光導波路９−５によって接続され、光論理素子１−６の光出力ポート６Ｃと光論理素子１−７の信号光入力ポート６Ｂとの間は光導波路９−６によって接続されている。光導波路８−４は光論理素子１−７のバイアス光入力ポート６Ｄと接続されている。

光源２は、値“１”に対応する強度の連続光を光導波路７−１〜７−８に入力する。このとき、光源２は、全ての光導波路７−１〜７−８に同相の連続光を入力する。光導波路７−１〜７−８には、８ビット入力デジタル電気信号の各ビットを入力とする強度変調器３−１〜３−８が設けられている。こうして、入力デジタル電気信号の対応するビットに応じた振幅を有する８つの信号光を生成することができる。以下、強度変調器３−１〜３−８によって生成された、強度が０または１で位相が固定の信号光を振幅ビットと呼ぶ。

強度変調器３−１，３−２によって生成された振幅ビットは光論理素子１−１の信号光入力ポート６Ａ，６Ｂに入力され、強度変調器３−３，３−４によって生成された振幅ビットは光論理素子１−２の信号光入力ポート６Ａ，６Ｂに入力される。強度変調器３−５，３−６によって生成された振幅ビットは光論理素子１−３の信号光入力ポート６Ａ，６Ｂに入力され、強度変調器３−７，３−８によって生成された振幅ビットは光論理素子１−４の信号光入力ポート６Ａ，６Ｂに入力される。

また、光源２は、光導波路７−１〜７−８に入力する信号光生成用の連続光と同一強度で同一波長の連続光をバイアス光として光導波路８−１，８−３，８−５，８−７に入力し、信号光生成用の連続光と同一波長で１／３の強度の連続光をバイアス光として光導波路８−２，８−６に入力し、信号光生成用の連続光と同一波長で１／９の強度の連続光をバイアス光として光導波路８−４に入力する。このとき、光源２は、これらバイアス光の位相を、信号光用の連続光に対して逆相とする。

光導波路８−１，８−３，８−５，８−７を伝搬したバイアス光は、光論理素子１−１〜１−４のバイアス光入力ポート６Ｄに入力される。光導波路８−２，８−６を伝搬したバイアス光は、光論理素子１−５，１−６のバイアス光入力ポート６Ｄに入力される。光導波路８−４を伝搬したバイアス光は、光論理素子１−７のバイアス光入力ポート６Ｄに入力される。

各光論理素子１−１〜１−７は振幅ビットのＡＮＤ演算を行う。すなわち、各光論理素子１−１〜１−７は、信号光入力ポート６Ａ，６Ｂの入力が共に振幅ビット“１”の場合、光出力ポート６Ｃに振幅ビット“１”を出力し、信号光入力ポート６Ａ，６Ｂの入力のうち少なくとも一方が振幅ビット“０”の場合、光出力ポート６Ｃに振幅ビット“０”を出力する。

各光論理素子１−１〜１−７における信号光入力ポート６Ａの位相ビットとバイアス光入力ポート６Ｄのバイアス光と信号光入力ポート６Ｂの位相ビットとの合流比を１：１：１とする場合、ｎ段目（ｎ＝１〜Ｎ）の光論理素子のバイアス光入力ポート６Ｄに入力するバイアス光の相対光強度Ｐ_bias＿_nは３^-(n-1)が最適である。したがって、上記の例では、１段目の光論理素子１−１〜１−４に入力されるバイアス光の相対光強度が１、２段目の光論理素子１−５，１−６に入力されるバイアス光の相対光強度が１／３、３段目の光論理素子１−７に入力されるバイアス光の相対光強度が１／９となる。言い換えると、バイアス光の相対光強度を調整することで、各光論理素子１−１〜１−７の合流比を設定することができる。

各光論理素子１−１〜１−７の合流比は１：α：１（α＞０）であれば動作できる。全ての光論理素子で同じ合流比にすれば、バイアス光の相対光強度Ｐ_bias＿_nを簡単に定式化できる。なお、光論理素子１−１〜１−７の詳細な構成については後述する。

本実施例の８ビット入力ＡＮＤ回路の動作の流れは次のとおりである。
（１）光源２から各光導波路７−１〜７−８，８−１〜８−７に上記の強度で連続レーザ光を入力する（演算中は定常的に入力）。
（２）８ビット入力デジタル電気信号の各ビットを強度変調器３−１〜３−８にパラレル入力する。
（３）各光論理素子１−１〜１−７で光アナログ演算（本実施例では振幅ビットのＡＮＤ演算）を実施する。
（４）光論理素子１−７の出力信号光を光検出器４で光電変換する。
（５）光検出器４から出力されたアナログ電気信号をしきい値処理器５でしきい値処理してデジタル電気信号に変換する。

各強度変調器３−１〜３−８は、入力デジタル電気信号の対応するビットが“０”の場合は入力光を遮断し（強度０）、対応するビットが“１”の場合は入力光を透過させる（強度１）。したがって、入力デジタル電気信号の全てのビットが“１”である場合、光検出器４で得られる光電変換後のアナログ電気信号は最大値となる。

また、図１のように各光論理素子１−１〜１−７に適切な強度のバイアス光を入力する場合、入力デジタル電気信号の少なくとも１つのビットが“０”の場合、光電変換後のアナログ電気信号は上記の最大値よりも低い値となる。したがって、光電変換後のアナログ電気信号のこれらの値をあらかじめ計算・設計することで、入力デジタル電気信号の全てのビットが“１”である場合のみ、しきい値処理器５から“１”が出力されるように、しきい値処理器５のしきい値を設定することができる。つまり、光アナログ演算の結果を光電変換し、電気的な判別によって多ビットの論理演算を実現する光電融合演算回路を実現することができる。

本実施例で生じる演算遅延は、次の（Ａ）〜（Ｄ）の遅延の合計値で決まる。
（Ａ）強度変調器３−１〜３−８における電気・光信号変換（ＥＯ変換）遅延。
（Ｂ）強度変調器３−１〜３−８から光検出器４までの光路長と伝搬モードの等価屈折率とにより決定される光パス遅延。
（Ｃ）光検出器４における光・電気信号変換（ＯＥ変換）遅延。
（Ｄ）しきい値処理器５における遅延。

なお、回路構成により（Ｃ）と（Ｄ）の遅延を１つにまとめることができる可能性がある。本実施例では、電気信号のみで演算する場合と比較して、ＥＯ変換およびＯＥ変換の付加的な遅延が加わるが、光論理素子を多用することで（Ｂ）の光パス遅延を十分高速化できるため、ＣＭＯＳ回路（文献「A.Agarwal et al.，“A 128x128b High-Speed Wide-AND Match-Line Content Addressable Memory in 32nm CMOS”，Proceedings of the ESSCIRC，pp.83-86，2011」）よりも低遅延な回路が期待できる。例えば１２８ビットのＡＮＤ演算はＣＭＯＳ回路の場合、構成を最適化しても１４５ピコ秒要すると見積もられている。これに対して、本実施例では、その１０分の１程度で実現できる可能性がある。さらにスループットについても強度変調器３−１〜３−８（ＥＯ変調器）の動作周波数で決まるとすると、１０ＧＨｚ以上が期待できる。

［第２の実施例］
次に、本発明の第２の実施例について説明する。図２は本発明の第２の実施例に係る８ビット入力ＡＮＤ回路（光論理回路）の構成例を示すブロック図であり、図１と同一の構成には同一の符号を付してある。なお、光源２については第１の実施例と同じなので、図２では光源２の記載を省略している。

本実施例の８ビット入力ＡＮＤ回路は、光論理素子１−１〜１−７と、光源２と、強度変調器３−１〜３−８と、光検出器４と、しきい値処理器５と、光導波路７−１〜７−８，８−１〜８−７，９−１〜９−６と、光導波路７−１，８−１，７−３，８−３，７−５，８−５，７−７，８−７，９−１，９−３，８−２，８−６，９−５，８−４に設けられた較正用移相器１０−１〜１０−１４と、光導波路８−１，８−３，８−５，８−７，８−２，８−６，８−４に設けられた校正用強度変調器１１−１〜１１−７とから構成される。この８ビット入力ＡＮＤ回路は、誘電体材料からなる基板上に集積化される。

本実施例は、第１の実施例の８ビット入力ＡＮＤ回路に較正用移相器１０−１〜１０−１４と校正用強度変調器１１−１〜１１−７とを追加したものである。
第１の実施例では、光導波路の作製誤差により光路長や各光論理素子１−１〜１−７の合流比が所望の値から外れたり、ばらついたりすることがある。

そこで、光論理素子１−１の性能のばらつきを校正するため、光源２から光導波路７−１，７−２に強度１の連続光を入力し、強度変調器３−１，３−２から強度１の振幅ビットを出力させた状態で、光論理素子１−１の光出力ポート６Ｃの出力光が最大となるように、光導波路７−２を伝搬する光に対する、光導波路７−１を伝搬する光の相対位相を較正用移相器１０−１により調整すればよい。さらに、光源２から光導波路７−１に強度１の連続光を入力し、強度変調器３−１から強度１の振幅ビットを出力させると共に、光源２から光導波路８−１に強度１のバイアス光を入力した状態で、光論理素子１−１の光出力ポート６Ｃの出力光が最小となるように、バイアス光の位相を較正用移相器１０−２により調整し、バイアス光の強度を校正用強度変調器１１−１により調整すればよい。

また、光論理素子１−２の性能のばらつきを校正するため、光源２から光導波路７−３，７−４に強度１の連続光を入力し、強度変調器３−３，３−４から強度１の振幅ビットを出力させた状態で、光論理素子１−２の光出力ポート６Ｃの出力光が最大となるように、光導波路７−４を伝搬する光に対する、光導波路７−３を伝搬する光の相対位相を較正用移相器１０−３により調整すればよい。さらに、光源２から光導波路７−３に強度１の連続光を入力し、強度変調器３−３から強度１の振幅ビットを出力させると共に、光源２から光導波路８−３に強度１のバイアス光を入力した状態で、光論理素子１−２の光出力ポート６Ｃの出力光が最小となるように、バイアス光の位相を較正用移相器１０−４により調整し、バイアス光の強度を校正用強度変調器１１−２により調整すればよい。

較正用移相器１０−５，１０−６および校正用強度変調器１１−３を用いた光論理素子１−３の校正方法、較正用移相器１０−７，１０−８および校正用強度変調器１１−４を用いた光論理素子１−４の校正方法も、光論理素子１−１，１−２の校正方法と同じである。

次に、光論理素子１−１〜１−４の校正終了後、光論理素子１−５の性能のばらつきを校正するため、光源２から光導波路７−１〜７−４に強度１の連続光を入力し、強度変調器３−１〜３−４から強度１の振幅ビットを出力させると共に、光源２から光導波路８−１，８−３に強度１のバイアス光を入力した状態で、光論理素子１−５の光出力ポート６Ｃの出力光が最大となるように、光導波路９−２を伝搬する光に対する、光導波路９−１を伝搬する光の相対位相を較正用移相器１０−９により調整すればよい。さらに、光源２から光導波路７−１，７−２に強度１の連続光を入力し、強度変調器３−１，３−２から強度１の振幅ビットを出力させると共に、光源２から光導波路８−２に信号光生成用の連続光の１／３の強度のバイアス光を入力した状態で、光論理素子１−５の光出力ポート６Ｃの出力光が最小となるように、バイアス光の位相を較正用移相器１０−１０により調整し、バイアス光の強度を校正用強度変調器１１−５により調整すればよい。

また、光論理素子１−６の性能のばらつきを校正するため、光源２から光導波路７−５〜７−８に強度１の連続光を入力し、強度変調器３−５〜３−８から強度１の振幅ビットを出力させると共に、光源２から光導波路８−５，８−７に強度１のバイアス光を入力した状態で、光論理素子１−６の光出力ポート６Ｃの出力光が最大となるように、光導波路９−４を伝搬する光に対する、光導波路９−３を伝搬する光の相対位相を較正用移相器１０−１１により調整すればよい。さらに、光源２から光導波路７−５，７−６に強度１の連続光を入力し、強度変調器３−５，３−６から強度１の振幅ビットを出力させると共に、光源２から光導波路８−６に信号光生成用の連続光の１／３の強度のバイアス光を入力した状態で、光論理素子１−６の光出力ポート６Ｃの出力光が最小となるように、バイアス光の位相を較正用移相器１０−１２により調整し、バイアス光の強度を校正用強度変調器１１−６により調整すればよい。

次に、光論理素子１−５，１−６の校正終了後、光論理素子１−７の性能のばらつきを校正するため、光源２から光導波路７−１〜７−８に強度１の連続光を入力し、強度変調器３−１〜３−８から強度１の振幅ビットを出力させると共に、光源２から光導波路８−１，８−３，８−５，８−７に強度１のバイアス光を入力し、光導波路８−２，８−６に信号光生成用の連続光の１／３の強度のバイアス光を入力した状態で、光論理素子１−７の光出力ポート６Ｃの出力光が最大となるように、光導波路９−６を伝搬する光に対する、光導波路９−５を伝搬する光の相対位相を較正用移相器１０−１３により調整すればよい。さらに、光源２から光導波路７−１〜７−４に強度１の連続光を入力し、強度変調器３−１〜３−４から強度１の振幅ビットを出力させると共に、光源２から光導波路８−１，８−３，８−５，８−７に強度１のバイアス光を入力し、光導波路８−２，８−６に信号光生成用の連続光の１／３の強度のバイアス光を入力し、光導波路８−４に信号光生成用の連続光の１／９の強度のバイアス光を入力した状態で、光論理素子１−７の光出力ポート６Ｃの出力光が最小となるように、バイアス光の位相を較正用移相器１０−１４により調整し、バイアス光の強度を校正用強度変調器１１−７により調整すればよい。

以上のように、本実施例によれば、較正用移相器１０−１〜１０−１４と校正用強度変調器１１−１〜１１−７の導入によって、作製誤差による各光導波路の光路長のずれや、光論理素子１−１〜１−７の合流比のずれやばらつきを補償することができる。

較正用移相器１０−１〜１０−１４および校正用強度変調器１１−１〜１１−７は、熱光学式の低速なものでよい。熱光学式の較正用移相器１０−１〜１０−１４は、十分短尺（〜１０μｍ）にできるため、光パス遅延はほとんど増大しない。ただし、８（＝２^N）ビットに対して１４（＝２^N+1−２）個の較正用移相器と７（＝２^N−１）個の校正用強度変調器を追加する必要がある。

なお、第１、第２の実施例では、８ビット入力ＡＮＤ回路を例に挙げて説明しているが、これに限るものではなく、初段の光論理素子を入力ビット数に応じた個数（２^N／２）だけ設け、段数Ｎを増やすようにすれば、より多ビットのＡＮＤ回路を実現できることは言うまでもない。

［第３の実施例］
次に、本発明の第３の実施例について説明する。図３は本発明の第３の実施例に係る８ビット入力ＡＮＤ回路（光論理回路）の構成例を示すブロック図であり、図１、図２と同一の構成には同一の符号を付してある。本実施例の８ビット入力ＡＮＤ回路は、光源２ａと、光検出器４と、しきい値処理器５と、信号光生成用の連続光を８ビット入力デジタル電気信号の各ビットに応じて位相変調して信号光を生成する移相器１２−１〜１２−８と、２つの信号光と１つのバイアス光とを入力として２つの信号光のＡＮＤ演算を行う３入力１出力の光論理素子１３−１〜１３−４と、直前の２つの光論理素子１３−１〜１３−４の出力光を合流して出力する２入力１出力の光論理素子１４−１，１４−２と、直前の２つの光論理素子１４−１，１４−２の出力光とバイアス光とを入力として２つの信号光のＡＮＤ演算を行う３入力１出力の光論理素子１５と、光導波路１６−１〜１６−８，１７−１〜１７−５，１８−１〜１８−６とから構成される。この８ビット入力ＡＮＤ回路は、誘電体材料からなる基板上に集積化される。

本実施例の８ビット入力ＡＮＤ回路は、異なる位相に“０”，“１”の値を割り当てた信号光を入力とする光論理素子１３−１〜１３−４と、光論理素子１３−１〜１３−４の出力を入力とする光論理素子１４−１，１４−２と、光論理素子１４−１，１４−２の出力を入力とする光論理素子１５とを、階層的に縦続接続したものである。段数はＮ＝３である。

光導波路１６−１，１６−２は光論理素子１３−１の信号光入力ポート６Ａ，６Ｂと接続され、光導波路１６−３，１６−４は光論理素子１３−２の信号光入力ポート６Ａ，６Ｂと接続されている。光導波路１６−５，１６−６は光論理素子１３−３の信号光入力ポート６Ａ，６Ｂと接続され、光導波路１６−７，１６−８は光論理素子１３−４の信号光入力ポート６Ａ，６Ｂと接続されている。光導波路１７−１，１７−２，１７−４，１７−５は光論理素子１３−１〜１３−４のバイアス光入力ポート６Ｄと接続されている。

光論理素子１３−１の光出力ポート６Ｃと光論理素子１４−１の信号光入力ポート６Ａとの間は光導波路１８−１によって接続され、光論理素子１３−２の光出力ポート６Ｃと光論理素子１４−１の信号光入力ポート６Ｂとの間は光導波路１８−２によって接続されている。また、光論理素子１３−３の光出力ポート６Ｃと光論理素子１４−２の信号光入力ポート６Ａとの間は光導波路１８−３によって接続され、光論理素子１３−４の光出力ポート６Ｃと光論理素子１４−２の信号光入力ポート６Ｂとの間は光導波路１８−４によって接続されている。

さらに、光論理素子１４−１の光出力ポート６Ｃと光論理素子１５の信号光入力ポート６Ａとの間は光導波路１８−５によって接続され、光論理素子１４−２の光出力ポート６Ｃと光論理素子１５の信号光入力ポート６Ｂとの間は光導波路１８−６によって接続されている。光導波路１７−３は光論理素子１５のバイアス光入力ポート６Ｄと接続されている。

光源２ａは、強度１の連続光を光導波路１６−１〜１６−８に入力する。このとき、光源２ａは、全ての光導波路１６−１〜１６−８に同相の連続光を入力する。光導波路１６−１〜１６−８には、８ビット入力デジタル電気信号の各ビットを入力とする移相器１２−１〜１２−８が設けられている。こうして、入力デジタル電気信号の対応するビットに応じた位相を有する８つの信号光を生成することができる。

移相器１２−１〜１２−８の動作点は、あらかじめバイアス光を位相基準として定める必要がある。各移相器１２−１〜１２−８は、入力デジタル電気信号の対応するビットが“０”の場合は入力光の位相をバイアス光と同相（０）とし、対応するビットが“１”の場合は入力光の位相をバイアス光と逆相（π）とする。以下、移相器１２−１〜１２−８によって生成された、強度が１で固定で、位相がバイアス光と同相（０）または逆相（π）の信号光を位相ビットと呼ぶ。

移相器１２−１，１２−２によって生成された位相ビットは光論理素子１３−１の信号光入力ポート６Ａ，６Ｂに入力され、移相器１２−３，１２−４によって生成された位相ビットは光論理素子１３−２の信号光入力ポート６Ａ，６Ｂに入力される。移相器１２−５，１２−６によって生成された位相ビットは光論理素子１３−３の信号光入力ポート６Ａ，６Ｂに入力され、移相器１２−７，１２−８によって生成された位相ビットは光論理素子１３−４の信号光入力ポート６Ａ，６Ｂに入力される。

また、光源２ａは、光導波路１６−１〜１６−８に入力する信号光生成用の連続光と同一強度で同一波長の連続光をバイアス光として光導波路１７−１，１７−２，１７−４，１７−５に入力し、信号光生成用の連続光と同一波長で３倍の強度の連続光をバイアス光として光導波路１７−３に入力する。

光導波路１７−１，１７−２，１７−４，１７−５を伝搬したバイアス光は、光論理素子１３−１〜１３−４のバイアス光入力ポート６Ｄに入力される。光導波路１７−３を伝搬したバイアス光は、光論理素子１５のバイアス光入力ポート６Ｄに入力される。

本実施例の８ビット入力ＡＮＤ回路の動作の流れは次のとおりである。
（１）光源２ａから各光導波路１６−１〜１６−８，１７−１〜１７−５に上記の強度で連続レーザ光を入力する（演算中は定常的に入力）。
（２）８ビット入力デジタル電気信号の各ビットを移相器１２−１〜１２−８にパラレル入力する。
（３）各光論理素子１３−１〜１３−４，１４−１，１４−２，１５で光アナログ演算を実施する。
（４）光論理素子１５の出力信号光を光検出器４で光電変換する。
（５）光検出器４から出力されたアナログ電気信号をしきい値処理器５でしきい値処理してデジタル電気信号に変換する。

本実施例では、第１の実施例と異なり、各光論理素子１３−１〜１３−４が位相ビットのＡＮＤ演算を行う。すなわち、各光論理素子１３−１〜１３−４は、信号光入力ポート６Ａ，６Ｂの入力が共に位相ビット“π”の場合、光出力ポート６Ｃに位相ビット“π”を出力し、信号光入力ポート６Ａ，６Ｂの入力のうち少なくとも一方が位相ビット“０”の場合、光出力ポート６Ｃに位相ビット“０”を出力する。

光論理素子１４−１，１４−２は、それぞれ信号光入力ポート６Ａ，６Ｂに入力された位相ビットを合流して光出力ポート６Ｃに出力する。
光論理素子１５は、光論理素子１４−１，１４−２から出力され信号光入力ポート６Ａ，６Ｂに入力された光を振幅ビットとしてＡＮＤ演算を行う。

光論理素子１３−１〜１３−４，１５の構成は第１の実施例の光論理素子１−１〜１−７と同じである。光論理素子１４−１，１４−２は、光論理素子１３−１〜１３−４，１５からバイアス光入力ポート６Ｄを取り去ったものに相当する。

本実施例では、第１の実施例と比較して以下のような特徴を有する。
（ａ）第１の実施例の強度変調器３−１〜３−８の代わりに移相器１２−１〜１２−８を使用する。
（ｂ）光アナログ演算の初段（Ｎ＝１）に、信号光入力ポート６Ａの位相ビットとバイアス光入力ポート６Ｄのバイアス光と信号光入力ポート６Ｂの位相ビットとの合流比が１：１：１の光論理素子１３−１〜１３−４を使用する。
（ｃ）光アナログ演算の終段（Ｎ＝３）に、信号光入力ポート６Ａの振幅ビットとバイアス光入力ポート６Ｄのバイアス光と信号光入力ポート６Ｂの振幅ビットとの合流比が２：１：２の光論理素子１５を使用する。
（ｄ）光アナログ演算の初段と終段とを除く演算には、信号光入力ポート６Ａの位相ビットと信号光入力ポート６Ｂの位相ビットとの合流比が１：１の光論理素子１４−１，１４−２を使用する。

上記の（ａ）と（ｂ）と（ｄ）によって回路を簡素化することができ、（ｂ）と（ｄ）によって光演算による損失を低減することができ、（ｃ）によって第１の実施例の構成と同じ信号の判別性（信号コントラスト）を得ることができる。

第１の実施例と同様に、バイアス光の相対光強度を調整することで、光論理素子１３−１〜１３−４，１５の合流比を設定することができる。本実施例の場合、光論理素子１３−１〜１３−４の合流比を１：１：１とし、光論理素子１５の合流比を２：１：２とするとき、光演算による損失を最小化できる。本実施例では、１段目の光論理素子１３−１〜１３−４の信号光強度とバイアス光強度の比は１：１である。８（＝２^N）ビットのＡＮＤ回路を構成する場合、連続光の強度を１とするとき、終段の光論理素子のバイアス光入力ポート６Ｄに入力するバイアス光の相対光強度Ｐ_bias＿_Nは、（２^N-1−１）²／（３×２^N-3）となる。したがって、上記の例では、光論理素子１５に入力するバイアス光の相対光強度を３としている。

本実施例における光パス遅延は第１の実施例の構成とほぼ同じである。こうして、本実施例では、第１の実施例のＡＮＤ回路の構成を簡素化することができる。

［第４の実施例］
次に、本発明の第４の実施例について説明する。図４は本発明の第４の実施例に係る８ビット入力ＡＮＤ回路（光論理回路）の構成例を示すブロック図であり、図１〜図３と同一の構成には同一の符号を付してある。なお、光源２ａについては第３の実施例と同じなので、図４では光源２ａの記載を省略している。

本実施例の８ビット入力ＡＮＤ回路は、光源２ａと、光検出器４と、しきい値処理器５と、移相器１２−１〜１２−８と、光論理素子１３−１〜１３−４，１４−１，１４−２，１５と、光導波路１６−１〜１６−８，１７−１〜１７−５，１８−１〜１８−６と、光導波路１６−１，１７−１，１６−２，１６−３，１７−２，１６−４，１６−５，１７−４，１６−６，１６−７，１７−５，１６−８，１７−３に設けられた校正用強度変調器１９−１〜１９−１３と、光導波路１８−１，１８−３，１８−５，１７−３に設けられた較正用移相器２０−１〜２０−４とから構成される。この８ビット入力ＡＮＤ回路は、誘電体材料からなる基板上に集積化される。

本実施例は、第３の実施例の８ビット入力ＡＮＤ回路に校正用強度変調器１９−１〜１９−１３と較正用移相器２０−１〜２０−４とを追加したものである。
第１の実施例と同様に、第３の実施例では、光導波路の作製誤差により光路長や各光論理素子１３−１〜１３−４，１４−１，１４−２，１５の合流比が所望の値から外れたり、ばらついたりすることがある。

そこで、光論理素子１３−１の性能のばらつきを校正するため、光源２ａから光導波路１６−１，１６−２に強度１の連続光を入力し、移相器１２−１，１２−２から位相ビット“π”を出力させた状態で、光論理素子１３−１の光出力ポート６Ｃの出力光の位相がバイアス光と逆相（π）となるように、光導波路１６−１，１６−２を伝搬する光の強度を校正用強度変調器１９−１，１９−３により調整すればよい。さらに、光源２ａから光導波路１６−１に強度１の連続光を入力し、移相器１２−１から位相ビット“π”を出力させると共に、光源２ａから光導波路１７−１に強度１のバイアス光を入力した状態で、光論理素子１３−１の光出力ポート６Ｃの出力光の位相がバイアス光と同相（０）となるように、バイアス光の強度を校正用強度変調器１９−２により調整すればよい。

また、光論理素子１３−２の性能のばらつきを校正するため、光源２ａから光導波路１６−３，１６−４に強度１の連続光を入力し、移相器１２−３，１２−４から位相ビット“π”を出力させた状態で、光論理素子１３−２の光出力ポート６Ｃの出力光の位相がバイアス光と逆相（π）となるように、光導波路１６−３，１６−４を伝搬する光の強度を校正用強度変調器１９−４，１９−６により調整すればよい。さらに、光源２ａから光導波路１６−３に強度１の連続光を入力し、移相器１２−３から位相ビット“π”を出力させると共に、光源２ａから光導波路１７−２に強度１のバイアス光を入力した状態で、光論理素子１３−２の光出力ポート６Ｃの出力光の位相がバイアス光と同相（０）となるように、バイアス光の強度を校正用強度変調器１９−５により調整すればよい。

校正用強度変調器１９−７〜１９−９を用いた光論理素子１３−３の校正方法、校正用強度変調器１９−１０〜１９−１２を用いた光論理素子１３−４の校正方法も、光論理素子１３−１，１３−２の校正方法と同じである。

次に、光論理素子１３−１〜１３−４の校正終了後、光論理素子１４−１の性能のばらつきを校正するため、光源２ａから光導波路１６−１〜１６−４に強度１の連続光を入力し、移相器１２−１〜１２−４から位相ビット“π”を出力させると共に、光源２ａから光導波路１７−１，１７−２に強度１のバイアス光を入力した状態で、光論理素子１４−１の光出力ポート６Ｃの出力光が最大となるように、光導波路１８−２を伝搬する光に対する、光導波路１８−１を伝搬する光の相対位相を較正用移相器２０−１により調整すればよい。

また、光論理素子１４−２の性能のばらつきを校正するため、光源２ａから光導波路１６−５〜１６−８に強度１の連続光を入力し、移相器１２−５〜１２−８から位相ビット“π”を出力させると共に、光源２ａから光導波路１７−４，１７−５に強度１のバイアス光を入力した状態で、光論理素子１４−２の光出力ポート６Ｃの出力光が最大となるように、光導波路１８−４を伝搬する光に対する、光導波路１８−３を伝搬する光の相対位相を較正用移相器２０−２により調整すればよい。

次に、光論理素子１４−１，１４−２の校正終了後、光論理素子１５の性能のばらつきを校正するため、光源２ａから光導波路１６−１〜１６−８に強度１の連続光を入力し、移相器１２−１〜１２−８から位相ビット“π”を出力させると共に、光源２ａから光導波路１７−１，１７−２，１７−４，１７−５に強度１のバイアス光を入力した状態で、光論理素子１５の光出力ポート６Ｃの出力光が最大となるように、光導波路１８−６を伝搬する光に対する、光導波路１８−５を伝搬する光の相対位相を較正用移相器２０−３により調整すればよい。さらに、光源２ａから光導波路１６−１〜１６−８に強度１の連続光を入力し、移相器１２−１〜１２−８から位相ビット“π”を出力させると共に、光源２ａから光導波路１７−１，１７−２，１７−４，１７−５に強度１のバイアス光を入力し、光導波路１７−３に信号光生成用の連続光の３倍の強度のバイアス光を入力した状態で、光論理素子１５の光出力ポート６Ｃの出力光が最小となるように、バイアス光の位相を較正用移相器２０−４により調整し、バイアス光の強度を校正用強度変調器１９−１３により調整すればよい。

以上のように、本実施例によれば、校正用強度変調器１９−１〜１９−１３および較正用移相器２０−１〜２０−４の導入によって、作製誤差による各光導波路の光路長のずれや、光論理素子１３−１〜１３−４，１４−１，１４−２，１５の合流比のずれやばらつきを補償することができる。

第２の実施例と同様に、校正用強度変調器１９−１〜１９−１３および較正用移相器２０−１〜２０−４は、熱光学式の低速なものでよい。ただし、８（＝２^N）ビットに対して４（＝２^N-1）個の較正用移相器と１３（＝３×２^N ＋１）個の校正用強度変調器を追加する必要がある。

なお、第３、第４の実施例では、８ビット入力ＡＮＤ回路を例に挙げて説明しているが、これに限るものではなく、初段の光論理素子を入力ビット数に応じた個数（２^N／２）だけ設け、段数Ｎを増やす（光論理素子１４−１，１４−２の段数を増やす）ようにすれば、より多ビットのＡＮＤ回路を実現できることは言うまでもない。この場合、中段の２入力１出力の光論理素子は、直前の３入力１出力の光論理素子の出力光を入力とする場合と、直前の２入力１出力の光論理素子の出力光を入力とする場合とがある。

［第５の実施例］
次に、本発明の第５の実施例について説明する。図５は本発明の第５の実施例に係る８ビット入力ＡＮＤ回路（光論理回路）の構成例を示すブロック図であり、図１〜図４と同一の構成には同一の符号を付してある。本実施例の８ビット入力ＡＮＤ回路は、光源２ｂと、光検出器４と、しきい値処理器５と、移相器１２−１〜１２−８と、２つの信号光を合流して出力する２入力１出力の光論理素子２１−１〜２１−６と、直前の１つの光論理素子２１−１〜２１−４の出力光とバイアス光とを合流して出力する２入力１出力の光論理素子２２−１〜２２−４と、直前の２つの光論理素子２１−５，２１−６の出力光とバイアス光とを入力として２つの信号光のＡＮＤ演算を行う３入力１出力の光論理素子２３と、光導波路２４−１〜２４−８，２５−１〜２５−５と、２６−１〜２６−４と、２７−１〜２７−６とから構成される。この８ビット入力ＡＮＤ回路は、誘電体材料からなる基板上に集積化される。

本実施例の８ビット入力ＡＮＤ回路は、位相ビットを入力とする光論理素子２１−１〜２１−４と、光論理素子２１−１〜２１−４の出力とバイアス光とを入力とする光論理素子２２−１〜２２−４と、光論理素子２２−１〜２２−４の出力を入力とする光論理素子２１−５，２１−６と、光論理素子２１−５，２１−６の出力を入力とする光論理素子２３とを、階層的に縦続接続したものであり、第３、第４の実施例の初段の光論理素子１３−１〜１３−４を、光論理素子２１−１〜２１−４と光論理素子２２−１〜２２−４とを縦続接続した構成に置き換えたものである。本実施例では、第３、第４の実施例と比較して光演算による損失はやや増大するが、信号コントラストは第３、第４の実施例と同じである。

光導波路２４−１，２４−２は光論理素子２１−１の信号光入力ポート６Ａ，６Ｂと接続され、光導波路２４−３，２４−４は光論理素子２１−２の信号光入力ポート６Ａ，６Ｂと接続されている。光導波路２４−５，２４−６は光論理素子２１−３の信号光入力ポート６Ａ，６Ｂと接続され、光導波路２４−７，２４−８は光論理素子２１−４の信号光入力ポート６Ａ，６Ｂと接続されている。

光論理素子２１−１の光出力ポート６Ｃと光論理素子２２−１の信号光入力ポート６Ａとの間は光導波路２６−１によって接続され、光論理素子２１−２の光出力ポート６Ｃと光論理素子２２−２の信号光入力ポート６Ａとの間は光導波路２６−２によって接続されている。光論理素子２１−３の光出力ポート６Ｃと光論理素子２２−３の信号光入力ポート６Ａとの間は光導波路２６−３によって接続され、光論理素子２１−４の光出力ポート６Ｃと光論理素子２２−４の信号光入力ポート６Ａとの間は光導波路２６−４によって接続されている。光導波路２５−１，２５−２は光論理素子２２−１，２２−２の信号光入力ポート６Ｂと接続されている。光導波路２５−４，２５−５は光論理素子２２−３，２２−４の信号光入力ポート６Ｂと接続されている。

光論理素子２２−１の光出力ポート６Ｃと光論理素子２１−５の信号光入力ポート６Ａとの間は光導波路２７−１によって接続され、光論理素子２２−２の光出力ポート６Ｃと光論理素子２１−５の信号光入力ポート６Ｂとの間は光導波路２７−２によって接続されている。光論理素子２２−３の光出力ポート６Ｃと光論理素子２１−６の信号光入力ポート６Ａとの間は光導波路２７−３によって接続され、光論理素子２２−４の光出力ポート６Ｃと光論理素子２１−６の信号光入力ポート６Ｂとの間は光導波路２７−４によって接続されている。

さらに、光論理素子２１−５の光出力ポート６Ｃと光論理素子２３の信号光入力ポート６Ａとの間は光導波路２７−５によって接続され、光論理素子２１−６の光出力ポート６Ｃと光論理素子２３の信号光入力ポート６Ｂとの間は光導波路２７−６によって接続されている。光導波路２５−３は光論理素子２３のバイアス光入力ポート６Ｄと接続されている。

光源２ｂは、強度１の連続光を光導波路２４−１〜２４−８に入力する。このとき、光源２ｂは、全ての光導波路２４−１〜２４−８に同相の連続光を入力する。光導波路２４−１〜２４−８には、８ビット入力デジタル電気信号の各ビットを入力とする移相器１２−１〜１２−８が設けられている。こうして、第３、第４の実施例と同様に位相ビットを生成することができる。

また、光源２ｂは、光導波路２４−１〜２４−８に入力する信号光生成用の連続光と同一波長で１／２の強度の連続光をバイアス光として光導波路２５−１，２５−２，２５−４，２５−５に入力し、信号光生成用の連続光と同一波長で９／４の強度の連続光をバイアス光として光導波路２５−３に入力する。

本実施例の８ビット入力ＡＮＤ回路の動作の流れは次のとおりである。
（１）光源２ｂから各光導波路２４−１〜２４−８，２５−１〜２５−５に上記の強度で連続レーザ光を入力する（演算中は定常的に入力）。
（２）８ビット入力デジタル電気信号の各ビットを移相器１２−１〜１２−８にパラレル入力する。
（３）各光論理素子２１−１〜２１−６，２２−１〜２２−４，２３で光アナログ演算を実施する。
（４）光論理素子２３の出力信号光を光検出器４で光電変換する。
（５）光検出器４から出力されたアナログ電気信号をしきい値処理器５でしきい値処理してデジタル電気信号に変換する。

光論理素子２１−１〜２１−４は、それぞれ信号光入力ポート６Ａ，６Ｂに入力された位相ビットを合流して光出力ポート６Ｃに出力する。
光論理素子２２−１〜２２−４は、それぞれ光論理素子２１−１〜２１−４から出力され信号光入力ポート６Ａに入力された光と信号光入力ポート６Ｂに入力されたバイアス光とを合流して光出力ポート６Ｃに出力する。

光論理素子２１−５は、光論理素子２２−１，２２−２から出力され信号光入力ポート６Ａ，６Ｂに入力された光を合流して光出力ポート６Ｃに出力する。光論理素子２１−６は、光論理素子２２−３，２２−４から出力され信号光入力ポート６Ａ，６Ｂに入力された光を合流して光出力ポート６Ｃに出力する。
光論理素子２３は、光論理素子２１−５，２１−６から出力され信号光入力ポート６Ａ，６Ｂに入力された光を振幅ビットとしてＡＮＤ演算を行う。

本実施例の場合、光論理素子２１−１〜２１−４の信号光入力ポート６Ａの位相ビットと信号光入力ポート６Ｂの位相ビットとの合流比、光論理素子２２−１〜２２−４の信号光入力ポート６Ａの位相ビットと信号光入力ポート６Ｂのバイアス光との合流比、および光論理素子２１−５，２１−６の信号光入力ポート６Ａの位相ビットと信号光入力ポート６Ｂの位相ビットとの合流比は、全て１：１である。また、光論理素子２１−１〜２１−４，２２−１〜２２−４の信号光強度とバイアス光強度の比は２：１が最適である。

第３、第４の実施例と同様に、終段の光論理素子２３の信号光入力ポート６Ａの振幅ビットとバイアス光入力ポート６Ｄのバイアス光と信号光入力ポート６Ｂの振幅ビットとの合流比を２：１：２とすると、光演算による損失を最小化できる。８（＝２^N）ビットのＡＮＤ回路を構成する場合、連続光の強度を１とするとき、終段の光論理素子のバイアス光入力ポート６Ｄに入力するバイアス光の相対光強度Ｐ_bias＿_Nは、（２^N-1−１）²／２^N-1となる。したがって、上記の例では、光論理素子２３に入力するバイアス光の相対光強度を９／４としている。

なお、本実施例では、８ビット入力ＡＮＤ回路を例に挙げて説明しているが、これに限るものではなく、初段の光論理素子を入力ビット数に応じた個数（２^N／２）だけ設け、段数Ｎを増やす（光論理素子２１−５，２１−６の段数を増やす）ようにすれば、より多ビットのＡＮＤ回路を実現できることは言うまでもない。

［第６の実施例］
次に、本発明の第６の実施例について説明する。本実施例は、第１〜第５の実施例で用いた光論理素子１−１〜１−７，１３−１〜１３−４，１４−１，１４−２，１５，２１−１〜２１−６，２２−１〜２２−４，２３の具体的な構成を説明するものである。図６は本実施例の光論理素子の構成を示す斜視図、図７は本実施例の光論理素子の構成を示す平面図である。

光論理素子１００は、図６に示すように、第１の誘電体材料からなる基板１０１と、この基板１０１の一の面１０１ａ上に形成され、第１の誘電体材料より高い屈折率を有する第２の誘電体材料からなる光導波路１０２、光導波路１０３、光導波路１０４、光導波路１０５（バイアス光入力ポート６Ｄ）とを備える。

基板１０１を構成する第１の誘電体としては、例えば、石英等のシリカ（ＳｉＯ₂）が挙げられる。
また、光導波路１０２〜１０５を構成する第２の誘電体は、例えば、シリコン（Ｓｉ）である。シリカの屈折率は、通信波長帯（例えば波長１．５μｍ）で１．４であるのに対し、シリコン（Ｓｉ）の屈折率は、３．５である。したがって、光導波路１０２〜１０５をシリコンから構成した場合、基板および空気がクラッドとして作用して、光導波路１０２〜１０５内に光が閉じ込められる。
また、光導波路１０２〜１０５を基板１０１の一の面１０１ａ上に形成することによって、光論理素子１００は平面光導波路上に構成されている。

図６、図７に示すように、本実施例に係る光論理素子１００において、光導波路１０２と光導波路１０３と光導波路１０４とは、それぞれの一端が互いに接続されて、Ｙ分岐光導波路を構成している。光導波路１０２および光導波路１０３は、それぞれ信号光入力用の光導波路であり、１組の信号光入力ポート（第１〜第５の実施例の信号光入力ポート６Ａ，６Ｂ）として作用する。また、光導波路１０４は、信号光出力用の光導波路であり、光出力ポート（第１〜第５の実施例の光出力ポート６Ｃ）として作用する。
本実施例において、信号光入力ポートとなる光導波路１０２と光導波路１０３とは、光出力ポートとなる光導波路１０４の延長線に対して対称に配置されている。

一方、光導波路１０５は、バイアス光入力用の光導波路であり、バイアス光入力ポート（第１〜第５の実施例のバイアス光入力ポート６Ｄ）として作用する。
バイアス光入力ポートとなる光導波路１０５は、光導波路１０２と光導波路１０３との間に配置されている。より具体的には、光導波路１０５は、光導波路１０４の延長線上に配置されている。

光導波路１０５のＹ分岐光導波路に近い方の一端は、平面視でテーパー状に形成されている。このテーパー状に形成された光導波路１０５の一端を「テーパー部１０５ａ」とよぶ。このテーパー部１０５ａは、Ｙ分岐光導波路の光導波路１０２と光導波路１０３とに空隙を隔てて近接して配置されている。その結果、光導波路１０２および光導波路１０３と光導波路１０５とが互いに光学的に結合する。

このような光論理素子１００においては、信号光入力ポートである光導波路１０２と光導波路１０３をそれぞれ伝播してきた入力信号光が、光導波路１０５を伝播してきたバイアス光と干渉して、光出力ポートとなる光導波路１０４から出力光が出力される。

本実施例に係る光論理素子１００の構造は、図６、図７に示すように、各導波路の幅（導波路幅）Ｗ、導波路の高さｈ_H、バイアス光入力用の光導波路１０５のテーパー部１０５ａの長さ（テーパ長さ）Ｌ_taper、Ｙ分岐光導波路とテーパー部とのギャップ幅（テーパ導波路間ギャップ幅）ｇ、光導波路１０２と光導波路１０３とがなす角（Ｙ分岐角度）αによって表すこととする。

上記の各構造パラメータの範囲として、例えばＷ＝０．１〜２．０μｍ、ｈ_H＝０．１〜２．０μｍ、Ｌ_taper＝０．１〜２０μｍ、ｇ＝０〜１．０μｍ、α＝５〜６０°を想定している。構造パラメータの値は、光導波路を構成する材料に応じて適宜選択すればよい。例えば、光導波路１０５のテーパー部１０５ａとＹ分岐光導波路を構成する光導波路１０２および光導波路１０３とが互いに接触（オーバラップ）するようなパラメータの組み合わせもあり得る。

上述した光論理素子は、次のような工程によって製造することができる。すなわち、シリカ等からなる基板を用意し、その位置の面上にシリコン（Ｓｉ）の層を成長させる。シリコン層の成長にはＣＶＤ等の方法を用いればよい。
次に、フォトリソグラフィ技術により、シリコン層の表面に塗布した感光材を、例えば図７に示すような所定のパターンにパターンニングした後、シリコン層をエッチングすれば、図６に示すような光導波路を得ることができる。

本実施例の光論理素子１００を論理演算に用いる際には、１組の入力信号光の位相は互いに同相とする。すなわち、２つの光入力ポートに入力される１組の入力信号光は、光出力ポートからの出力光を強めるように互いに位相が調整されている。
また、バイアス光の位相は、信号光に対して逆相とする。すなわち、バイアス光は、各信号光入力ポートに入力された２つの入力信号光に対して、光出力ポートからの出力光を弱めるように互いに位相が調整されている。

光導波路１０２の長さと光導波路１０３の長さとが互いに等しければ、２つの信号光入力ポートに入力される入力信号光は、光導波路１０２と光導波路１０３との連結点、すなわちＹ分岐光導波路の分岐点で同相となる。

本実施例において出力光の高いバイナリコントラストを得るためには、次の条件を満たす必要がある。
（１）Ｙ分岐のような信号光の信号光入力ポート（すなわち、光導波路１０２および光導波路１０３）が光出力ポート（光導波路１０４）の方向に対して左右対称に導入されていること。
（２）バイアス光入力ポートがあること。
（３）バイアス光強度Ｐ_biasの調整が可能であること。

第１〜第５の実施例で説明したとおり、バイアス光の強度Ｐ_biasを調整することで、光論理素子１００の合流比を設定することができる。
以上のように、本実施例によれば、光論理素子１００を、第１〜第５の実施例で説明した光論理素子１−１〜１−７，１３−１〜１３−４，１５，２３として用いることができる。また、基板１０１と光導波路１０２〜１０４とからなる構造のＹ分岐光導波路を、光論理素子１４−１，１４−２，２１−１〜２１−６，２２−１〜２２−４として用いることができる。

本実施例によれば、非線形光学における問題を避けるために、線形光学素子を利用して、高いバイナリコントラストを広い波長帯域で実現することが可能である。また、線形光学にのみ基づいて動作するので、大きな入力強度を必要とせず、性能が入力強度無依存であるため、究極的には光子レベルでも大幅な省電力化が期待できる。

さらには、光論理演算による信号強度の減少、すなわち挿入損失を最低限に抑制し、場合によっては、バイナリコントラストを維持した状態で０．２〜０．３ｄＢ程度の利得を持ち、１以上の出力強度が出る。すなわち、入力された信号光を増幅することができるので、信号判別のために必要な後段での非線形光学による補償処理を最小限に抑えることができる。また、増幅を伴う線形光論理演算と僅かな非線形光学効果の組み合わせで、さらなる高性能化が期待できる。

また、同一素子において、光学的な調整、具体的には、バイアス光の強度を調整することにより、論理演算機能を変更することができる。これにより光回路作製後でも回路に予め導入してある調整機構で回路構成を柔軟かつ高速に変更できる。

また、本実施例に係る光論理素子１００によれば、実際に光干渉が起こる領域の素子長は２μｍ前後となるため、光信号のパス時間は０．０２ｐｓ程度と極めて短くなる。これは、従来の光スイッチと比較して少なくとも１００分の１以上短尺であるため、光パス素子回路全体のパス時間を大幅に短縮し、ごく低遅延な光演算の実現に貢献することができる。

また、本実施例では、広帯域動作が可能となるので、単一素子による波長分割多重演算が可能となる。また、誘電体材料のみで構成できるので、付加損失の抑制と作製の容易化を図ることができる。また、素子をオンチップ化し、さらに短尺化することができる。これらは低演算遅延な光演算応用に重要である。

さらに、誘電体材料のみで構成されており、作製が簡易で光通信波長帯であれば移相器や強度変調器が一括集積可能なＣＭＯＳファウンダリが利用可能である。

また、オンチップ集積が可能であり、複数の素子間を十分に短い光導波路で接続できる。これにより上記の低演算遅延を維持したまま様々な機能性を創出しうる。

［第７の実施例］
次に、本発明の第７の実施例について説明する。本実施例は光論理素子の別の具体例を説明するものである。図８は本実施例の光論理素子の構成を示す斜視図、図９は本実施例の光論理素子の構成を示す平面図である。

本実施例に係る光論理素子２００は、図８に示すように、シリカ（ＳｉＯ₂）等の第１の誘電体材料からなる基板２０１と、この基板２０１の一の面２０１ａ上に形成され、シリコン（Ｓｉ）等、第１の誘電体材料より高い屈折率を有する第２の誘電体材料からなる光導波路２０２、光導波路２０３、光導波路２０４、光導波路２０５とを備える。ここで光導波路２０２および光導波路２０３は、信号光入力ポート（第１〜第５の実施例の信号光入力ポート６Ａ，６Ｂ）として作用し、光導波路２０４は光出力ポート（第１〜第５の実施例の光出力ポート６Ｃ）として作用し、光導波路２０５はバイアス光入力ポート（第１〜第５の実施例のバイアス光入力ポート６Ｄ）として作用する。

図８、図９に示すように、本実施例に係る光論理素子２００においては、信号光入力ポートとして作用する光導波路２０２と光導波路２０３との間に、バイアス光入力ポートとして作用する光導波路２０５が配置されている。また、本実施例においては、光導波路２０２と光導波路２０３とは、平面視で光導波路２０５に対して互いに対称となるように配置されている。
また、光導波路２０５と光出力ポートとして作用する光導波路２０４とは、その一端において互いに接続されている。

信号光入力ポートである光導波路２０２および光導波路２０３は、それぞれバイアス光入力ポートである光導波路２０５と結合する結合部２０２ａ，２０３ａを有する。すなわち、結合部２０２ａ，２０３ａは、それぞれ光導波路２０４と間隔ｇ_DCを隔てて平行に配置された、光導波路２０２と光導波路２０３の先端部近傍の長さＬ_DC分の部分である。このように光導波路２０２と光導波路２０３とがそれぞれ結合部２０２ａ，２０３ａを備えることによって、光導波路２０２および光導波路２０３と光導波路２０５とは、互いに結合可能な程度に離間して、方向性結合器を形成している。結合部２０２ａ、２０３ａの長さＬ_DCは、３ｄＢ結合長の９０％程度とすることが望ましい。

こうして、本実施例によれば、光論理素子２００を、第１〜第５の実施例で説明した光論理素子１−１〜１−７，１３−１〜１３−４，１５，２３として用いることができる。

［第８の実施例］
次に本発明の第８の実施例について説明する。本実施例は光論理素子の別の具体例を説明するものである。図１０は本実施例の光論理素子の構成を示す斜視図、図１１は本実施例の光論理素子の構成を示す平面図である。

本実施例に係る光論理素子３００は、図１０に示すように、シリカ（ＳｉＯ₂）等の第１の誘電体材料からなる基板３０１と、この基板３０１の一の面３０１ａ上に形成され、シリコン（Ｓｉ）等、第１の誘電体材料より高い屈折率を有する第２の誘電体材料からなる光導波路３０２、光導波路３０３、光導波路３０４、光導波路３０５とを備える。ここで、光導波路３０２および光導波路３０３は、１組の信号光入力ポート（第１〜第５の実施例の信号光入力ポート６Ａ，６Ｂ）として作用し、光導波路３０４は光出力ポート（第１〜第５の実施例の光出力ポート６Ｃ）として作用する。また、光導波路３０５は、バイアス光入力ポート（第１〜第５の実施例のバイアス光入力ポート６Ｄ）として作用する。

本実施例に係る光論理素子３００において、信号光入力ポートとして作用する光導波路３０２および光導波路３０３と、光出力ポートとして作用する光導波路３０４とは、第６の実施例に係る光論理素子１００と同様に、それぞれの一端が互いに接続されて、Ｙ分岐光導波路を構成している。光導波路３０２と光導波路３０３とがなす角（Ｙ分岐角度）をβによって表すこととする。

図１０、図１１に示すように、本実施例に係る光論理素子３００において、バイアス光入力ポートである光導波路３０５は、Ｙ分岐光導波路を構成する光導波路３０４と結合する結合部３０５ａを有する。すなわち、結合部３０５ａは、光導波路３０４と間隔ｇ_DCを隔てて平行に配置された、光導波路３０５の先端部近傍の長さＬ_DC分の部分である。このように光導波路３０５が結合部３０５ａを備えることによって、光導波路３０４と光導波路３０５とは、互いに結合可能な程度に離間して、方向性結合器を形成している。本実施例では、Ｙ分岐で信号光を干渉させた後に方向性結合器でバイアス光と干渉させる。つまり３波の干渉を２回に分けている。

こうして、本実施例によれば、光論理素子３００を、第１〜第５の実施例で説明した光論理素子１−１〜１−７，１３−１〜１３−４，１５，２３として用いることができる。

本発明は、光論理回路に適用することができる。

１−１〜１−７，１３−１〜１３−４，１４−１，１４−２，１５，２１−１〜２１−６，２２−１〜２２−４，２３，１００，２００，３００…光論理素子、２，２ａ，２ｂ…光源、３−１〜３−８…強度変調器、４…光検出器、５…しきい値処理器、６Ａ，６Ｂ…信号光入力ポート、６Ｃ…光出力ポート、６Ｄ…バイアス光入力ポート、７−１〜７−８，８−１〜８−７，９−１〜９−６，１６−１〜１６−８，１７−１〜１７−５，１８−１〜１８−６，２４−１〜２４−８，２５−１〜２５−５と、２６−１〜２６−４と、２７−１〜２７−６，１０２〜１０５，２０２〜２０５，３０２〜３０５…光導波路、１０−１〜１０−１４，２０−１〜２０−４…較正用移相器、１１−１〜１１−７，１９−１〜１９−１３…校正用強度変調器、１２−１〜１２−８…移相器、１０１，２０１，３０１…基板。

Claims (7)

1. ３入力１出力の複数の光論理素子を縦続接続し、
   初段の前記光論理素子は、異なる振幅に０，１の値を割り当てた振幅ビットの信号光２つとバイアス光とを入力とし、
   初段以外の前記光論理素子は、直前の２つの光論理素子の出力光と前記バイアス光とを入力とし、
   終段の１つの前記光論理素子に合流して得られた出力光を演算結果とすることを特徴とする光論理回路。
2. 初段に配置された３入力１出力の複数の第１の光論理素子と、初段と終段とを除く箇所に配置された２入力１出力の第２の光論理素子と、終段に配置された３入力１出力の第３の光論理素子とを縦続接続し、
   前記第１の光論理素子は、異なる位相に０，１の値を割り当てた位相ビットの信号光２つとバイアス光とを入力とし、
   前記第２の光論理素子は、直前の２つの第１の光論理素子の出力光または直前の２つの第２の光論理素子の出力光を入力とし、
   前記第３の光論理素子は、直前の２つの第２の光論理素子の出力光と前記バイアス光とを入力とし、
   前記第３の光論理素子に合流して得られた出力光を演算結果とすることを特徴とする光論理回路。
3. 初段に配置された２入力１出力の複数の第１の光論理素子と、２段目に配置された２入力１出力の第２の光論理素子と、初段と２段目と終段とを除く箇所に配置された２入力１出力の第３の光論理素子と、終段に配置された３入力１出力の第４の光論理素子とを縦続接続し、
   前記第１の光論理素子は、異なる位相に０，１の値を割り当てた位相ビットの信号光２つを入力とし、
   前記第２の光論理素子は、前記第１の光論理素子の出力光１つとバイアス光とを入力とし、
   前記第３の光論理素子は、直前の２つの第２の光論理素子の出力光または直前の２つの第３の光論理素子の出力光を入力とし、
   前記第４の光論理素子は、直前の２つの第３の光論理素子の出力光と前記バイアス光とを入力とし、
   前記第４の光論理素子に合流して得られた出力光を演算結果とすることを特徴とする光論理回路。
4. 請求項１記載の光論理回路において、
   各光論理素子に入力される２つの信号光のうち一方の位相を調整可能な第１の移相器と、
   各光論理素子に入力されるバイアス光の位相を調整可能な第２の移相器と、
   各光論理素子に入力されるバイアス光の強度を調整可能な強度変調器とをさらに備えることを特徴とする光論理回路。
5. 請求項２記載の光論理回路において、
   前記第１の光論理素子に入力される２つの信号光の強度を調整可能な第１の強度変調器と、
   前記第２、第３の光論理素子に入力される２つの信号光のうち一方の位相を調整可能な第１の移相器と、
   前記第１、第３の光論理素子に入力されるバイアス光の強度を調整可能な第２の強度変調器と、
   前記第３の光論理素子に入力されるバイアス光の位相を調整可能な第２の移相器とをさらに備えることを特徴とする光論理回路。
6. 請求項１乃至５のいずれか１項に記載の光論理回路において、
   終段に配置された前記光論理素子の出力光を光電変換する光検出器と、
   この光検出器から出力されたアナログ電気信号をしきい値処理してデジタル電気信号に変換するしきい値処理器とをさらに備えることを特徴とする光論理回路。
7. 請求項１乃至６のいずれか１項に記載の光論理回路において、
   複数の前記バイアス光の強度を個別に設定可能な光源をさらに備えることを特徴とする光論理回路。

Images