JP6862588B2 - メモリの制御方法、コントローラ、チップ、及び電子機器 - Google Patents

Description

本願は、制御技術分野に関し、特に、メモリの制御方法、コントローラ、チップ及び電子機器に関する。

チップの消費電力は、製品の待機時間と電池寿命に大きい影響を与える。チップ設計では、メモリがチップの半分以上の面積を占有するため、メモリの消費電力はチップ全体の平均消費電力とピーク消費電力に影響を与える。

現在、メモリに対してスタティック制御方式を採用してメモリの消費電力を低減している。例示的に、チップは、プロセッサ及びメモリを含む。ここで、メモリは、アドレス範囲に応じて、複数のスライスに分割されており、各スライスには自分のクロック回路と電源回路とを有する。プロセッサは、各スライスのクロック回路や電源回路を、予め設定されたルールに従って制御する。例えば、プロセッサが動作状態にあるときには、すべてのスライスのクロック回路及び電源回路をオンにし、プロセッサが休止状態にあるときには、部分スライスのクロック回路又は電源回路をオフにする。

しかしながら、上記のスタティック制御方法は、メモリの各スライスの動作モードを粗い粒度でしか制御できない。いくつかの動作シナリオでは、メモリは、依然として一部アイドルスライスが存在し、それらのアイドルスライスは依然として追加の電力消費をもたらす。従って、メモリの消費電力をいかに最大限に低減するかは、解決すべき課題である。

本願は、メモリの各スライスに対する動的制御を実現し、それによりメモリの消費電力を最大限に低減するように、メモリの制御方法、コントローラ、チップ、及び電子機器を提供する。

第１の態様では、本願は、メモリの制御方法を提供し、メモリ、プロセッサ、及びコントローラを含む電子機器に適用され、前記メモリは複数のスライスを含み、前記方法は前記コントローラによって実行される制御方法として、
第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を取得することと、
前記第１のアドレス情報と、前記メモリの異なるアドレス間のアクセスジャンプ関係を示すアドレスジャンプ関係とに基づいて、前記第１の時間窓の後の第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することと、
前記第２の時間窓内に、前記メモリ内の前記ターゲットスライスがオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスがオフになるように制御することとを含む。

本願は、以上のプロセスにより、メモリの実際のアクセス状況に応じて、各スライスに対する動的なオンオフを実現する。各時間窓内では、当該時間窓内にアクセスが必要なターゲットスライスのみをオンにし、他のスライスはオフにすることにより、各時間窓内にアイドルスライスが存在しないため、メモリの消費電力を最大限に低減することができる。

１つの可能な実施形態では、前記第１のアドレス情報及びアドレスジャンプ関係に従って、第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することは、
前記第１のアドレス情報とアドレスジャンプ関係とに基づいて、第２の時間窓内に前記メモリが前記プロセッサによってアクセスされる第２のアドレス情報を決定することと、
前記第２のアドレス情報と、各前記スライスに対応するアドレス範囲とに基づいて、前記第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することとを含む。

１つの可能な実施形態では、前記メモリ内の前記ターゲットスライスがオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスがオフになるように制御することは、
前記メモリ内の前記ターゲットスライスに対応するクロック回路及び電源回路がオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスに対応するクロック回路又は電源回路がオフになるように制御することを含む。

当該実施形態では、既存のハードウェアベース(クロック回路と電源回路)を利用して各スライスを制御することにより、実現コストを低減することができる。

１つの可能な実施形態では、前記電子機器は、検出器をさらに備え、前記第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を取得することは、
前記検出器から第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を受信することを含み、第１のアドレス情報は前記検出器が前記メモリがアクセスされたアドレスを収集して取得したものである。

１つの可能な実施形態では、前記メモリ内の前記ターゲットスライスがオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスがオフになるように制御することの前に、
前記検出器から、前記検出器により異なる時刻に対応するアクセスアドレスを示すアクセスデータに基づいて生成されたアドレスジャンプ関係を受信することをさらに含み、
前記アクセスデータは、前記検出器が、前記プロセッサが異なる動作状態にある場合に、前記メモリがアクセスされたアドレスを収集した取得したものである。

１つの可能な実施形態では、前記第１のアドレス情報は、前記メモリへのアクセス毎に対応するアクセスタイムスタンプ、アクセスベースアドレス、及びアクセスバイト数を含む。

１つの可能な実施形態では、前記メモリは、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。

第２の態様では、本願は、コントローラを提供し、メモリ、プロセッサ、及び前記コントローラを含む電子機器に適用され、前記メモリは複数のスライスを含み、前記コントローラは、
第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を取得することに用いられる取得モジュールと、
前記第１のアドレス情報と、前記メモリの異なるアドレス間のアクセスジャンプ関係を示すアドレスジャンプ関係とに基づいて、前記第１の時間窓の後の第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することに用いられる決定モジュールと、
前記第２の時間窓内に、前記メモリ内の前記ターゲットスライスがオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスがオフになるように制御することに用いられる制御モジュールとを備える。

１つの可能な実施形態では、前記決定モジュールは、具体的に、
前記第１のアドレス情報とアドレスジャンプ関係とに基づいて、第２の時間窓内に前記メモリが前記プロセッサによってアクセスされる第２のアドレス情報を決定することと、
前記第２のアドレス情報と、各前記スライスに対応するアドレス範囲とに基づいて、前記第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することとに用いられる。

１つの可能な実施形態では、前記制御モジュールは、具体的に、
前記第２の時間窓内に、コントローラは、前記メモリ内の前記ターゲットスライスに対応するクロック回路及び電源回路がオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスに対応するクロック回路又は電源回路がオフになるように制御することに用いられる。

１つの可能な実施形態では、前記電子機器は、検出器をさらに備え、前記取得モジュールは、具体的に、
前記検出器から第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を受信することに用いられ、第１のアドレス情報は前記検出器が前記メモリがアクセスされたアドレスを収集して取得したものである。

１つの可能な実施形態では、前記取得モジュールは、さらに、
前記検出器から、前記検出器により異なる時刻に対応するアクセスアドレスを示すアクセスデータに基づいて生成されたアドレスジャンプ関係を受信することに用いられ、
前記アクセスデータは、前記検出器が、前記プロセッサが異なる動作状態にある場合に、前記メモリがアクセスされたアドレスを収集した取得したものである。

１つの可能な実施形態では、前記第１のアドレス情報は、前記メモリへのアクセス毎に対応するアクセスタイムスタンプ、アクセスベースアドレス、及びアクセスバイト数を含む。

１つの可能な実施形態では、前記メモリは、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。

第３の態様では、本願はチップを提供し、プロセッサと、メモリと、前記メモリに接続され、前記メモリが前記プロセッサによってアクセスされたアドレスに基づいてアドレスジャンプ関係を生成するための検出器と、コントローラとを備え、前記検出器は、さらに第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を取得することに用いられ、
前記コントローラは、さらに第１の態様のいずれか１項に記載の方法を実行することに用いられる。

第４の態様では、本願は電子機器を提供し、第３の態様に記載のチップを備える。

本願で提供されるメモリの制御方法、コントローラ、チップ及び電子機器では、当該方法は、第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を取得することと、前記第１のアドレス情報と、前記メモリの異なるアドレス間のアクセスジャンプ関係を示すアドレスジャンプ関係とに基づいて、前記第１の時間窓の後の時間窓である第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することと、前記第２の時間窓内に、前記メモリにおける前記ターゲットスライスがオンになるように制御し、前記メモリにおける前記ターゲットスライス以外のスライスがオフになるように制御することとを含む。以上のプロセスにより、メモリの実際のアクセス状況に応じて、各スライスに対する動的なオンオフを実現する。各時間窓内では、当該時間窓内にアクセスが必要なターゲットスライスのみをオンにし、他のスライスはオフにすることにより、各時間窓内にアイドルスライスが存在しないため、メモリの消費電力を最大限に低減することができる。

上記の選択可能な形態による他の効果については、以下で具体的な実施例を合わせて説明する。

図面は、本解決手段を充分に理解させるためのものであり、本願を限定しない。
従来技術による電子機器の構造模式図である。 本願の一実施例による電子機器の構造模式図である。 本願の一実施例によるメモリの制御方法のフローチャートである。 本願の一実施例による時間窓を示す模式図である。 本願の一実施例によるメモリの制御方法のフローチャートである。 本願の一実施例によるコントローラの構造模式図である。 本願の一実施例によるチップの構造模式図である。

以下、図面に基づいて本願の例示的実施例を説明し、理解を容易にするために、その中には本願の実施例の様々な具体的内容を含み、それらは例示的なものであると理解すべきである。したがって、当業者は、本願の範囲及び趣旨から逸脱することなく、本明細書に記載された実施例に対して様々な変更及び修正を加えることができることを認識することができる。また、説明の明確化及び簡略化のため、以下の記載では、周知の機能及び構成についての記載は省略する。

本願の理解を容易にするため、まず、従来技術における電子機器の構成、及び本願における電子機器の構成について説明する。

図１は、従来技術による電子機器の構造模式図である。図１に示すように、電子機器１００は、プロセッサ１０１、メモリ１０２、及び高速インターフェース及び低速インターフェースを含む各構成要素を接続させるためのインターフェースを備える。各構成要素は、異なるバスで接続され、共通のメインボード上に実装されてもよいし、必要に応じて他の方式で実装されてもよい。プロセッサ１０１の数は、１つ又は複数であってもよく、プロセッサは、電子機器内で実行される命令を処理でき、メモリ内又はメモリ上に記憶されて外部入力／出力装置（インターフェースに結合されたディスプレイ機器など）上にＧＵＩのグラフィック情報を表示するための命令を含む。メモリの数は、１つ又は複数であってもよく、メモリに格納されたデータの種類に応じて、プログラムメモリ１０２１、データメモリ１０２２、及びシステムメモリ１０２３に分けられる。プログラムメモリ１０２１は、プロセッサの動作過程において必要なプログラム命令を格納するために使用され、データメモリ１０２２は、プロセッサの動作過程において必要なデータを格納するために使用され、システムメモリ１０２３は、オペレーティングシステムを格納することができる。メモリ１０２は、高速ランダムアクセスメモリを含んでもよく、また、少なくとも１つの磁気ディスク記憶装置、フラッシュメモリ装置、又は他の非一時的固体記憶装置などの、非一時的メモリを含んでもよい。

エンベデッド型電子機器の場合、図１のプロセッサ１０１及びメモリ１０２は、チップに集積されてもよい。チップの消費電力は、製品の待機時間と電池寿命に大きい影響を与える。図１を参照すると、メモリ１０２の体積が大きく、チップの半分以上の面積を占有しているため、メモリ１０２の消費電力は、チップ全体の平均消費電力とピーク消費電力に影響を与える。

従来技術では、メモリの消費電力を低減するために、メモリ１０２を、アドレス範囲に応じて複数のスライスに分割した。例えば、図１では、プログラムメモリ１０２１を２個のスライスに、データメモリ１０２２を２個のスライスに、システムメモリ１０２３を４個のスライスに、それぞれ分割している。なお、本実施例ではスライスの分割方式に対して限定しなく、電子機器の実際情況に応じて分割することができ、図１に示す例は一例示に過ぎない。各スライスは、それぞれ自分の専用のクロック回路と電源回路を有する。このうち、クロック回路は、スライスにクロック制御信号を入力するためのものであり、電源回路は、スライスに電力を供給するためのものである。このように、プロセッサは、個々のスライスの開閉を柔軟に制御することができる。例示的に、プロセッサが動作状態にあるとき、すべてのスライスのクロック回路及び電源回路がオンされ、プロセッサが休止状態にあるとき、部分スライスのクロック回路又は電源回路をオフする。このように、プロセッサの制御下で、プロセッサに予め設定されたルールプログラムによりメモリの消費電力制御を実現することができる。このような制御方式では、メモリの各スライスに対する制御を、プロセッサに予め設定された制御ポリシーによって実現するため、本願では、このような制御方式をスタティック消費電力制御と呼ぶ。

しかしながら、上記のスタティック制御方法は、メモリの各スライスの動作モードを粗い粒度でしか制御できない。いくつかの作業シナリオでは、メモリは、依然として一部アイドルスライスが存在し、それらのアイドルスライスは依然として追加の電力消費をもたらす。

本願の実施例は、上記問題点を解決するためになされたものであり、メモリへのプロセッサの実際のアクセス状況に応じて、部分スライスを動的にオン又はオフにすることにより、アイドルスライスが存在しないようにすることで、メモリの消費電力を最大限に低減することができる。

図２は、本願の一実施例による電子機器の構造模式図である。図２に示すように、本願が提供する電子機器１００は、図１に示す電子機器に加えて、コントローラ１０３をさらに含むことができる。前記コントローラ１０３は、ソフトウェア及び/又はハードウェアの形態であってもよい。コントローラ１０３は、プログラムメモリ１０２１、データメモリ１０２２、システムメモリ１０２３とそれぞれ接続されている。コントローラ１０３は、本実施例におけるメモリの制御方法を実行するためのものであり、コントローラ１０３はプロセッサ１０１と独立して動作する。

いくつかの実施例において、本願の電子機器１００は、検出器１０４をさらに含むことができる。検出器１０４は、プログラムメモリ１０２１、データメモリ１０２２、システムメモリ１０２３とそれぞれバスを介して接続され、それぞれのメモリのアクセスされたアドレス情報を収集するために用いられる。前記検出器１０４は、ソフトウェア及び/又はハードウェアの形態であってもよい。検出器１０４は、コントローラ１０３に接続されてもよい。

本実施例におけるメモリ１０２は、例えば、スタティックランダムアクセスメモリ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ−Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＳＲＡＭ)のようなエンベデッドメモリであってもよい。メモリ１０２は、アドレス範囲に応じて、それぞれ自分の専用のクロック回路及び電源回路を有する複数のスライスに分割され得る。

本実施例において、図２に示す電子機器は、エンベデッドシステムの電子機器、例えば、スマートスピーカー、スマートテレビ、スマートフォンなどであってもよい。具体的には、電子機器は、プロセッサ１０１、メモリ１０２、コントローラ１０３、及び検出器１０４が集積されたエンベデッドチップを含む。例えば、ＡＩ推論チップ、画像処理チップ、ニューラルネットワーク処理チップ等がある。これらの処理チップは、信号処理を行う過程に、バースト的にメモリアクセスが発生する場合がある。本実施例によるメモリの制御方法は、処理チップのバースト的なメモリアクセスの動作モードに対して、動的にメモリスライスをオン又はオフすることができ、処理チップの正常動作を満たす上で、メモリの消費電力を最大限に低減する。

以下、図２のメモリの制御方法について、いくつかの具体的な実施例を挙げて詳細に説明する。以下のいくつかの実施例は、互いに組み合わせることができ、同じ概念又は実施形態について、いくつかの実施例では繰り返されない。

図３は、本願の一実施例によるメモリの制御方法のフローチャートである。本実施例の方法は、図２に示されたような電子機器に適用されることができ、本実施例の方法は、コントローラ１０３によって実行されることができる。プロセッサの動作過程に、コントローラは、本実施例のＳ３０１〜Ｓ３０３をループして実行する。

図３に示すように、本実施例の方法はＳ３０１〜Ｓ３０３を含み、Ｓ３０１では、第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を取得する。

Ｓ３０２では、前記第１のアドレス情報と、前記メモリの異なるアドレス間のアクセスジャンプ関係を示すアドレスジャンプ関係とに基づいて、前記第１の時間窓の後の第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定する。

プロセッサが動作している間、プロセッサはメモリと相互作用する必要がある。例示的に、プロセッサは、バスを介してプログラムメモリから命令を取得し、データメモリからデータを取得し、システムメモリからシステムデータを取得する。命令の取得を例として挙げると、プロセッサは、プログラムメモリから命令を取得するとき、まず、当該命令のプログラムメモリ内での格納アドレスを確認した後、プログラムメモリ内の当該アドレスにアクセスし、当該アドレスから対応する命令を読み出す。このため、プロセッサは、動作中に常にメモリにアクセスする必要がある。

ここで、第１の時間窓とは、現在時刻の前の所定期間を意味する。第２の時間窓とは、第１の時間窓の後の時間窓を指す。第２の時間窓は、第１の時間窓の次の時間窓であってもよく、第２の時間窓は、第１の時間窓との間に１つ以上の時間窓が存在する時間窓であってもよい。本実施例では、時間窓の長さは限定されない。例えば、１つの時間窓の長さは、１秒、又は１ミリ秒などであってもよい。図４は、本願の一実施例による時間窓を示す模式図である。図４に示すように、t３を現在時刻とすると、第１の時間窓はt２からt３に対応する時間窓であってよく、第２の時間窓はt３からt４に対応する時間窓であってよい。当然ながら、いくつかの実施例において、第２の時間窓は、t４からt５に対応する時間窓であってもよい。

Ｓ３０１では、コントローラは、第１の時間窓内にメモリがプロセッサによりアクセスされた第１のアドレス情報を取得する。前記第１のアドレス情報は、プロセッサが第１の時間窓内にアクセスしたメモリのアドレスシーケンスを示す。言い換えれば、第１のアドレス情報は、プロセッサが第１の時間窓内にメモリのどのアドレスにアクセスしたかを示す。

選択可能なものとして、第１のアドレス情報は、前記メモリへのアクセス毎に対応するアクセスタイムスタンプ、アクセスベースアドレス、及びアクセスバイト数を含む。例えば、第１のタイムスタンプにベースアドレス１から４バイトがアクセスされ、第２のタイムスタンプにベースアドレス４から１バイトがアクセスされた等である。

１つの可能な実施形態では、コントローラは、メモリに対するアクセス監視機能を実現できるアクセス監視モジュールを含んでよい。メモリのあるアドレスがプロセッサによってアクセスされると、アクセス監視モジュールは、アクセスされたアドレスを記録して、第１のアドレス情報を得ることができる。もう１つの可能な実施形態では、検出器でアクセス監視機能を実現してもよく、メモリのあるアドレスがプロセッサによってアクセスされたときに、検出器がアクセスされたアドレスを記録して第１のアドレス情報を取得し、第１のアドレス情報をコントローラに送信する。

Ｓ３０２では、コントローラは、第１のアドレス情報及びアドレスジャンプ関係に基づいて、第２の時間窓内にメモリがプロセッサによってアクセスされる目標スライスを予測する。ここで、アドレスジャンプ関係とは、メモリの異なるアドレス間のアクセスジャンプ関係を示すものである。理解できるのは、アドレスジャンプ関係は、プロセッサによって実行されるプログラムに関連する。プロセッサによって実行されるプログラムが固定の場合、アドレスジャンプ関係も固定である。したがって、コントローラは、第１のアドレス情報によって指示されるアクセスアドレスシーケンス及びアドレスジャンプ関係に基づいて、第２の時間窓内にメモリのどのアドレスがアクセスされるかを予測することができる。さらに、コントローラは、各スライスに対応するアドレス範囲に基づいて、第２の時間窓内にアクセスされるアドレスがどのスライスに対応するかを決定する。本実施例では、予測された第２の時間窓内にアクセスされるアドレスに対応するスライスをターゲットスライスと呼ぶ。なお、ターゲットスライスは、１つのスライスでもよいし、複数スライスでもよい。

Ｓ３０３、前記第２の時間窓内に、前記メモリ内の前記ターゲットスライスがオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスがオフになるように制御する。

本実施例では、コントローラが、第２の時間窓内にアクセスされるアドレスに対応するターゲットスライスを予測した後、第２の時間窓内に、ターゲットスライスが動作状態になるようにターゲットスライスがオンになるように制御し、メモリ内のターゲットスライス以外の他のスライスがアイドル状態になるようにターゲットスライスがオフになるように制御する。

続いて図４を参照すると、現在時点がt４である場合、図４における第２の時間窓が第１の時間窓となり、コントローラは、t３からt４の時間窓に対応する第１のアドレス情報を取得し、当該第１のアドレス情報とアドレスジャンプ関係とに基づいて、t４からt５の時間窓に対応するターゲットスライスを決定し、t４からt５の時間窓内にこれらのターゲットスライスがオンになるように制御し、他のスライスがオフになるように制御する。

本実施例では、メモリの実際のアクセス状況に応じて、各スライスの開閉を動的に行うことを実現している。すなわち、各時間窓内において、当該時間窓内にアクセスが必要なターゲットスライスのみをオンにし、他のスライスがオフにすればよく、それにより各時間窓内にアイドルスライスが存在しないため、メモリの消費電力を最大限に低減することができる。

本実施例では、スライスのオンとオフは、当該スライスのクロック回路と電源回路を制御することで実現できる。具体的に、スライスをオンすることは、当該スライスが動作状態になるように、当該スライスのクロック回路及び電力回路をオンすることを指し得る。スライスをオフすることは、当該スライスがアイドル状態になるように、当該スライスのクロック回路をオフにすることを指し得る。当然ながら、スライスをオフすることは、当該スライスがアイドル状態になるように、当該スライスの電源回路をオフすることを指すこともできる。

クロック回路を通じて消費電力を管理するとは、ハードウェア回路上のクロック制御ロジックによって、対応するスライスのクロック信号をオン又はオフすることである。このように、スライスのクロック回路をオフし、スライスがクロック回路の導通を生じないようにして、消費電力の低減を図っている。

電源回路を通じて消費電力を管理するとは、スライスの電源回路をオン/オフするか、又はスライスの動作電圧の増減によって、各スライスの消費電力を制御することである。スライスの電源回路をオフするか、又はスライスの動作電圧を下げることで、消費電力を低減することができる。

既存のハードウェアベース(クロック回路と電源回路)を利用して各スライスを制御することにより、実現コストを低減することができる。

理解できるのは、クロック回路をオフすることと電源回路をオフすることはいずれも消費電力の低減を図ることができるが、消費電力の低減効果は異なる。クロック回路をオフすると、スライスへのクロック制御信号の入力を停止するだけで、電源供給を停止しないため、当該スライスによって依然としてある程度の電力消費が生じることがある。電源回路をオフすると、当該スライスへの電力供給が停止され、当該スライスによる電力消費がなくなる。このため、クロック回路をオフするよりも、電源回路をオフする方が消費電力を低減できる。実際の使用に際しては、実際の状況に応じて選択すればよく、本実施例では特に限定しない。

本実施例によるメモリ制御方法は、第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を取得することと、前記第１のアドレス情報と、前記メモリの異なるアドレス間のアクセスジャンプ関係を示すアドレスジャンプ関係とに基づいて、前記第１の時間窓の後の時間窓である第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することと、前記第２の時間窓内に、前記メモリにおける前記ターゲットスライスがオンになるように制御し、前記メモリにおける前記ターゲットスライス以外のスライスがオフになるように制御することとを含む。以上のプロセスにより、メモリの実際のアクセス状況に応じて、各スライスに対する動的なオンオフを実現する。各時間窓内では、当該時間窓内にアクセスが必要なターゲットスライスのみをオンにし、他のスライスはオフにすることにより、各時間窓内にアイドルスライスが存在しないため、メモリの消費電力を最大限に低減することができる。

図５は、本願の一実施例によるメモリの制御方法のフローチャートである。本実施例は、図２の検出器とコントローラを用いてメモリに対する制御を行う。図５に示すように、本実施例の方法は、Ｓ５０１〜Ｓ５０６を含み、Ｓ５０１では、検出器は、前記プロセッサが異なる動作状態にある場合に、前記メモリがアクセスされたアドレスを収集して、異なる時刻に対応するアクセスアドレスを示すアクセスデータを取得する。

Ｓ５０２では、検出器は、前記アクセスデータに基づいてアドレスジャンプ関係を生成し、前記アドレスジャンプ関係をコントローラに送信する。

図５に示すように、本実施例におけるＳ５０１〜Ｓ５０６は、２つの段階に分けられて実行される。第１の段階は、テスト段階であり、検出器によってＳ５０１からＳ５０２を実行してアドレスジャンプ関係を生成する。第２の段階は、検出器によってＳ５０３を実行して第１のアドレス情報を取得し、コントローラによってＳ５０４〜Ｓ５０６を実行して、第１のアドレス情報とアドレスジャンプ関係とに基づいてターゲットスライスを決定し、決定されたターゲットスライスに基づいて各スライスの開閉を制御する。以下、この２つの段階についてそれぞれ詳細に説明する。

第１の段階では、検出器がプロセッサ、メモリと並列に動作し、コントローラは動作する必要がない。プロセッサが異なる動作状態にあるとき、検出器は、メモリがアクセスされたアドレスを収集してアクセスデータを得る。ここで、アクセスデータは、異なる時刻に対応するアクセスアドレスを指示するものである。例えば、アクセスデータには、プロセッサがメモリにアクセスする度に対応するアクセスタイムスタンプ、アクセスベースアドレス、アクセスバイト数が含まれている。

さらに、検出器は、収集して得たアクセスデータに基づいて、アドレスジャンプ関係を生成する。アドレスジャンプ関係は、プロセッサの動作中にメモリにアクセスするために必要なアドレス間のジャンプルールを示す。例えば、プロセッサが、メモリのアドレス１にアクセスした後、次にアドレス５にアクセスし、次にアドレス１０にアクセスする。このように、後の実行段階において、検出器は、プロセッサが現在アドレス１にアクセスしていることが検出されると、アドレスジャンプ関係からプロセッサが次にアドレス５にアクセスすることを予測することができる。したがって、アドレスジャンプ関係は、第１の時間窓内にメモリがアクセスされたアドレスから、第２の時間窓内にメモリがアクセスされるアドレスを予測するために使用され得る。

なお、本実施例におけるアドレスジャンプ関係は、種々の形態が可能であり、例えば、データテーブル形態であってもよく、関数形態であってもよく、マイクロコード形式であってもよい。

いくつかの実施形態において、アドレスジャンプ関係を生成するステップは、検出器によってオンラインで生成され得る。例示的に、検出器は、メモリのアクセスされたアドレスをオンラインで収集し、収集されたアクセスデータをリアルタイムで分析して、アドレスジャンプ関係を生成する。いくつかの実施形態において、アドレスジャンプ関係を生成するステップは、オフラインで生成されてもよい。例示的に、検出器は、データ分析ツールに接続される。検出器は、メモリのアクセスされたアドレスをオンラインで収集して記録し、アクセスデータを得る。当該アクセスデータは、オフラインでデータ分析ツールにエクスポートされ、データ分析ツールがアクセスデータに対して分析処理を行ってアドレスジャンプ関係を生成し、アドレスジャンプ関係を検出器に返すことができる。

実際適用において、第１の段階は通常１回だけ実行されればよい。理解できるのは、チップシステムの設計が完了した後、すなわち、プロセッサが実行する必要があるプログラム命令が決定された後、テスト段階でプロセッサの動作中に、検出器は、本実施例におけるＳ５０１及びＳ５０２を実行し、アドレスジャンプ関係を生成し、アドレスジャンプ関係をコントローラに送信する。

理解できるのは、テスト段階でＳ５０１及びＳ５０２を実行する際に、プロセッサの様々な動作状態をトラバースする必要がある。すなわち、プロセッサが異なる動作状態でメモリに対するアクセスデータがすべて収集されるように確保し、生成されたアドレスジャンプ関係の完全性を確保する。ここで、プロセッサの動作状態とは、動作状態、アイドル状態、バースト処理状態等を含むが、これらに限定されるものではない。

いくつかの適用シナリオでは、テスト段階において検出器がアドレスジャンプ関係を生成した後、アドレスジャンプ関係は、電子機器の出力装置にも出力でき、例えば、電子機器のディスプレイスクリンを介して表示してもよい。これにより、ソフトウェア設計者は、アドレスジャンプ関係を視覚的に見ることができ、アドレスジャンプ関係から各スライスのアクセス状況を分析することができる。さらに、各スライスのアクセス状況に応じてチップ内のエンベデッドコードを最適化し、使用が不飽和であるメモリスライスを併合して使用し、メモリスライスの使用数を減らして、コードソースからメモリの消費電力を低減することができる。

Ｓ５０３では、検出器は、第１の時間窓内に前記メモリが前記プロセッサによってアクセスされたアドレスを収集し、前記第１のアドレス情報をコントローラに送信する。

Ｓ５０４では、コントローラは、前記第１のアドレス情報とアドレスジャンプ関係とに基づいて、第２の時間窓内に前記メモリが前記プロセッサによってアクセスされる第２のアドレス情報を決定する。

Ｓ５０５では、コントローラは、前記第２のアドレス情報と、各前記スライスに対応するアドレス範囲とに基づいて、前記第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定する。

Ｓ５０６では、前記第２の時間窓内に、コントローラは、前記メモリ内の前記ターゲットスライスに対応するクロック回路及び電源回路がオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスに対応するクロック回路又は電源回路がオフになるように制御する。

第２の段階では、検出器及びコントローラは、プロセッサ、メモリと並列に動作する。プロセッサの正常動作中、検出器は、第１の時間窓内にメモリがアクセスされた第１のアドレス情報を収集し、第１のアドレス情報をコントローラに送信する。コントローラは、第１のアドレス情報とアドレスジャンプ関係とに基づいて前記第２の時間窓内にメモリがアクセスされるターゲットスライスを決定する。本実施例のコントローラのＳ５０４〜Ｓ５０６の処理過程は、図３に示す実施例と同様であるため、説明を省略する。

本実施例では、メモリの実際のアクセス状況に応じて、各スライスの開閉を動的に行うことを実現している。各時間窓内に、当該時間窓内にアクセスが必要なターゲットスライスのみをオンにし、他のスライスはオフにすればよく、各時間窓内にアイドルスライスが存在しないため、メモリの消費電力を最大限に低減することができる。

図６は、本願の一実施例によるコントローラの構造模式図である。本実施例のコントローラは、図２に示すような電子機器に適用することができる。図６に示すように、本実施例のコントローラ６００は、
第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を取得することに用いられる取得モジュール６０１と、
前記第１のアドレス情報と、前記メモリの異なるアドレス間のアクセスジャンプ関係を示すアドレスジャンプ関係とに基づいて、前記第１の時間窓の後の第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することに用いられる決定モジュール６０２と、
前記第２の時間窓内に、前記メモリ内の前記ターゲットスライスがオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスがオフになるように制御することに用いられる制御モジュール６０３とを備える。

１つの可能な実施形態において、前記決定モジュール６０２は、具体的に、前記第１のアドレス情報とアドレスジャンプ関係とに基づいて、第２の時間窓内に前記メモリが前記プロセッサによってアクセスされる第２のアドレス情報を決定することと、コントローラは、前記第２のアドレス情報と、各前記スライスに対応するアドレス範囲とに基づいて、前記第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することとに用いられる。

１つの可能な実施形態において、前記制御モジュール６０３は、具体的に、前記第２の時間窓内に、コントローラは、前記メモリ内の前記ターゲットスライスに対応するクロック回路及び電源回路がオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスに対応するクロック回路又は電源回路がオフになるように制御することに用いられる。

１つの可能な実施形態において、前記電子機器は、検出器をさらに備え、前記取得モジュール６０１は、具体的に、
前記検出器から第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を受信することに用いられ、第１のアドレス情報は前記検出器が前記メモリがアクセスされたアドレスを収集して取得したものである。

１つの可能な実施形態において、前記取得モジュール６０１は、さらに、
前記検出器から、前記検出器により異なる時刻に対応するアクセスアドレスを示すアクセスデータに基づいて生成されたアドレスジャンプ関係を受信することに用いられ、
前記アクセスデータは、前記検出器が、前記プロセッサが異なる動作状態にある場合に、前記メモリがアクセスされたアドレスを収集した取得したものである。

１つの可能な実施形態において、前記第１のアドレス情報は、前記メモリへのアクセス毎に対応するアクセスタイムスタンプ、アクセスベースアドレス、及びアクセスバイト数を含む。

１つの可能な実施形態において、前記メモリは、スタティックランダムアクセスメモリ（ＳＲＡＭ）である。

本実施例のコントローラは、上述の方法の実施例のいずれかにおいてコントローラによって実行される技術的解決策を実現するために使用されてもよく、その実現原理及び技術的効果は同様であり、ここでその詳しい説明は省略する。

図７は、本願の一実施例によるチップの構造模式図である。図７に示すように、プロセッサ７０１と、メモリ７０２と、バスを介して前記メモリ７０２に接続され、前記メモリ７０２が前記プロセッサ７０１によってアクセスされたアドレスに基づいてアドレスジャンプ関係を生成するための検出器７０４と、コントローラ７０３とを備え、前記検出器７０４は、さらに第１の時間窓内に前記メモリ７０２が前記プロセッサ７０１によってアクセスされた第１のアドレス情報を取得することに用いられ、前記コントローラ７０３は、上記方法のいずれかの実施例においてコントローラ側で実行する方法を実行することに用いられる。その実現原理及び技術的効果は同様であり、ここでは詳しい説明を省略する。

本願の一実施例による電子機器は、図７に示されるようなチップを備える。

本願の一実施例に係る電子機器は、図２に示すような構成を採用することができる。

本願における電子機器は、ラップトップコンピュータ、デスクトップコンピュータ、ワークステーション、携帯情報端末、サーバ、ブレードサーバ、メインフレームコンピュータ、及び他の適切なコンピュータなどの様々な形態のデジタルコンピュータを表す。電子機器はまた、パーソナルデジタルアシスタント、携帯電話、スマートフォン、ウェアラブル危機、及び他の同様のコンピューティング機器など、様々な形態のモバイル機器を表す。本明細書に示される構成要素、それらの接続と関係、及びそれらの機能は単なる例であり、本明細書に記載及び/又は請求する本願の実現を限定するためのものでない。

本願による電子機器は、入力装置と出力装置をさらに備えてもよい。プロセッサ、メモリ、入力装置、及び出力装置は、バス又は他の手段によって接続され得る。

入力装置は、入力された数字又は文字情報を受信し、電子機器のユーザ設定及び機能制御に関するキー信号入力を生成することができ、例えば、タッチスクリーン、キーパッド、マウス、トラックパッド、タッチパッド、ポインティングスティック、１つ又は複数のマウスボタン、トラックボール、ジョイスティックなどの入力装置である。出力装置９０４は、表示機器、補助照明装置（例えば、ＬＥＤ）、及び触覚フィードバック装置（例えば、振動モータ）等を含んでもよい。当該表示機器は、液晶ディスプレイ（ＬＣＤ）、発光ダイオード（ＬＥＤ）ディスプレイ、及びプラズマディスプレイを含んでもよいが、これらに限定されない。いくつかの実施形態では、表示機器はタッチスクリーンであってもよい。

本明細書で説明するシステム及び技術の様々な実施形態は、デジタル電子回路、集積回路、特定用途向けＡＳＩＣ（特定用途向け集積回路）、コンピュータハードウェア、ファームウェア、ソフトウェア、及び/又はそれらの組み合わせにおいて実現できる。これらの様々な実施形態は、記憶システム、少なくとも１つの入力装置、及び少なくとも１つの出力装置からデータ及び命令を受信し、少なくとも１つのプログラマブルプロセッサを含むプログラマブルシステム上で実行及び/又は解釈可能な１つ以上のコンピュータプログラムを実施することを含んでよく、当該プログラマブルプロセッサは、データ及び命令を当該記憶システム、当該少なくとも１つの入力装置、及び当該少なくとも１つの出力装置に送信することができる、専用又は汎用のプログラマブルプロセッサであり得る。

これらのコンピュータプログラム（プログラム、ソフトウェア、ソフトウェアアプリケーション、又はコードとも呼ばれる）は、プログラム可能なプロセッサの機械命令を含み、これらのコンピュータプログラムは、高レベル過程及び/又はオブジェクト指向プログラミング言語、及び/又はアセンブリ/機械語で実現され得る。本明細書で使用される用語「機械可読媒体」及び「コンピュータ可読媒体」は、プログラム可能なプロセッサに機械命令及び/又はデータを提供するための任意のコンピュータプログラム製品、機器、及び/又は装置（例えば、磁気ディスク、光学ディスク、メモリ、プログラム可能論理装置（ＰＬＤ））を意味し、機械可読信号としての機械命令を受信する機械可読媒体を含む。「機械可読信号」という用語は、機械命令及び/又はデータをプログラマブルプロセッサに提供するために使用される任意の信号を意味する。

ユーザとのインタラクションを提供するために、本明細書に記載されたシステム及び技術は、ユーザに情報を表示するための表示装置（例えば、ＣＲＴ（陰極線管）又はＬＣＤ（液晶ディスプレイ）モニタ）と、コンピュータに提供するユーザの入力のためのキーボード及びポインティング装置（例えば、マウス又はトラックボール）とを有するコンピュータ上で実施することができる。他の種類の装置を使用して、ユーザとのインタラクションを提供することもでき、例えば、ユーザに提供されるフィードバックは、任意の形態の感覚フィードバック（例えば、視覚フィードバック、聴覚フィードバック、又は触覚フィードバック）であってもよく、ユーザからの入力は、（サウンド入力、音声入力、又は触覚入力を含む）任意の形態で受信され得る。

本明細書に記載のシステム及び技術は、バックエンド構成要素を含むコンピューティングシステム（例えば、データサーバ）、又はミドルウェア構成要素を含むコンピューティングシステム（例えば、アプリケーションサーバ）、又はフロントエンド構成要素を含むコンピューティングシステム（例えば、グラフィカルユーザインターフェース又は当該ウェブブラウザを有するユーザコンピュータであり、ユーザは当該グラフィカルユーザインターフェース又は当該ウェブブラウザによってここに記載のユーザコンピュータとインタラクションできる）、又はそのようなバックエンド構成要素、ミドルウェア構成要素、又はフロントエンド構成要素の任意の組み合わせを含むコンピューティングシステムにおいて実施され得る。システムの構成要素は、任意の形態又は媒体のデジタルデータ通信（例えば、通信ネットワーク）によって互いに接続され得る。通信ネットワークとしては、例えば、ローカルエリアネットワーク（ＬＡＮ）、ワイドエリアネットワーク（ＷＡＮ）、インターネット等が挙げられる。

コンピュータシステムは、クライアント及びサーバを含み得る。クライアント及びサーバは、一般的に、互いに離れており、通常、通信ネットワークを介してインタラクションする。相応するコンピュータ上で、互いにクライアント-サーバ関係を有するコンピュータプログラムを実行することによって、クライアントとサーバの関係が生成される。

理解すべきなのは、上記に示された様々な形態のフローが、ステップの順序変更、追加、又は削除に使用され得る。例えば、本願に記載された各ステップは、並列に実行されても、順次実行されても、異なる順序で実行されてもよく、本開示の技術的思想で望む結果を実現できる限り、ここで限定しない。

上記の詳細な説明は、本願の保護範囲を制限するものではない。本願の属する技術の分野における通常の知識を有する者であれば、設計要求と他の要素に従って様々な変更、組み合わせ、サブ組み合わせと置換を行うことができる。本願の思想及び原理に含まれるあらゆる変更、均等物及び改良等は、すべて本開示の保護範囲に含まれる。

Claims (16)

1. メモリの制御方法であって、
   メモリ、プロセッサ、及びコントローラを含む電子機器に適用され、前記メモリは複数のスライスを含み、前記方法は前記コントローラによって実行される制御方法であって、
   第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を取得することと、
   前記第１のアドレス情報と、前記メモリの異なるアドレス間のアクセスジャンプ関係を示すアドレスジャンプ関係とに基づいて、前記第１の時間窓の後の第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することと、
   前記第２の時間窓内に、前記メモリ内の前記ターゲットスライスがオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスがオフになるように制御することとを含むことを特徴とするメモリの制御方法。
2. 前記第１のアドレス情報及びアドレスジャンプ関係に従って、第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することは、
   前記第１のアドレス情報とアドレスジャンプ関係とに基づいて、第２の時間窓内に前記メモリが前記プロセッサによってアクセスされる第２のアドレス情報を決定することと、
   前記第２のアドレス情報と、各前記スライスに対応するアドレス範囲とに基づいて、前記第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することとを含むことを特徴とする請求項１に記載のメモリの制御方法。
3. 前記メモリ内の前記ターゲットスライスがオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスがオフになるように制御することは、
   前記メモリ内の前記ターゲットスライスに対応するクロック回路及び電源回路がオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスに対応するクロック回路又は電源回路がオフになるように制御することを含むことを特徴とする請求項１に記載のメモリの制御方法。
4. 前記電子機器は、検出器をさらに備え、前記第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を取得することは、
   前記検出器から第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を受信することを含み、第１のアドレス情報は前記検出器が前記メモリがアクセスされたアドレスを収集して取得したものであることを特徴とする請求項１〜３のいずれか１項に記載のメモリの制御方法。
5. 前記メモリ内の前記ターゲットスライスがオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスがオフになるように制御することの前に、
   前記検出器から、前記検出器により異なる時刻に対応するアクセスアドレスを示すアクセスデータに基づいて生成されたアドレスジャンプ関係を受信することをさらに含み、
   前記アクセスデータは、前記検出器が、前記プロセッサが異なる動作状態にある場合に、前記メモリがアクセスされたアドレスを収集して取得したものであることを特徴とする請求項４に記載のメモリの制御方法。
6. 前記第１のアドレス情報は、前記メモリへのアクセス毎に対応するアクセスタイムスタンプ、アクセスベースアドレス、及びアクセスバイト数を含むことを特徴とする請求項１〜３のいずれか１項に記載のメモリの制御方法。
7. 前記メモリは、スタティックランダムアクセスメモリ（ＳＲＡＭ）であることを特徴とする請求項１〜３のいずれか１項に記載のメモリの制御方法。
8. メモリ、プロセッサ、及びコントローラを含む電子機器に適用されるコントローラであって、前記メモリは複数のスライスを含み、前記コントローラは、
   第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を取得することに用いられる取得モジュールと、
   前記第１のアドレス情報と、前記メモリの異なるアドレス間のアクセスジャンプ関係を示すアドレスジャンプ関係とに基づいて、前記第１の時間窓の後の第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することに用いられる決定モジュールと、
   前記第２の時間窓内に、前記メモリ内の前記ターゲットスライスがオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスがオフになるように制御することに用いられる制御モジュールとを備えることを特徴とするコントローラ。
9. 前記決定モジュールは、具体的に、
   前記第１のアドレス情報とアドレスジャンプ関係とに基づいて、第２の時間窓内に前記メモリが前記プロセッサによってアクセスされる第２のアドレス情報を決定することと、
   前記第２のアドレス情報と、各前記スライスに対応するアドレス範囲とに基づいて、前記第２の時間窓内に前記メモリが前記プロセッサによってアクセスされるターゲットスライスを決定することとに用いられることを特徴とする請求項８に記載のコントローラ。
10. 前記制御モジュールは、具体的に、
    前記メモリ内の前記ターゲットスライスに対応するクロック回路及び電源回路がオンになるように制御し、前記メモリ内の前記ターゲットスライス以外のスライスに対応するクロック回路又は電源回路がオフになるように制御することに用いられることを特徴とする請求項８に記載のコントローラ。
11. 前記電子機器は、検出器をさらに備え、前記取得モジュールは、具体的に、
    前記検出器から第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を受信することに用いられ、第１のアドレス情報は前記検出器が前記メモリがアクセスされたアドレスを収集して取得したものであることを特徴とする請求項８〜１０のいずれか１項に記載のコントローラ。
12. 前記取得モジュールは、さらに、
    前記検出器から、前記検出器により異なる時刻に対応するアクセスアドレスを示すアクセスデータに基づいて生成されたアドレスジャンプ関係を受信することに用いられ、
    前記アクセスデータは、前記検出器が、前記プロセッサが異なる動作状態にある場合に、前記メモリがアクセスされたアドレスを収集して取得したものであることを特徴とする請求項１１に記載のコントローラ。
13. 前記第１のアドレス情報は、前記メモリへのアクセス毎に対応するアクセスタイムスタンプ、アクセスベースアドレス、及びアクセスバイト数を含むことを特徴とする請求項８〜１０のいずれか１項に記載のコントローラ。
14. 前記メモリは、スタティックランダムアクセスメモリ（ＳＲＡＭ）であることを特徴とする請求項８〜１０のいずれか１項に記載のコントローラ。
15. チップであって、
    プロセッサと、メモリと、前記メモリに接続され、前記メモリが前記プロセッサによってアクセスされたアドレスに基づいてアドレスジャンプ関係を生成するための検出器と、コントローラとを備え、前記検出器は、さらに第１の時間窓内に前記メモリが前記プロセッサによってアクセスされた第１のアドレス情報を取得することに用いられ、
    前記コントローラは、さらに請求項１〜７のいずれか１項に記載のメモリの制御方法を実行することに用いられることを特徴とするチップ。
16. 電子機器であって、
    請求項１５に記載のチップを備えることを特徴とする電子機器。

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