JP6860515B2 - 回路記述生成装置および回路記述生成方法 - Google Patents

Description

本発明の実施形態は、回路記述生成装置および回路記述生成方法に関する。

半導体装置の設計において、入力および出力のスループットを高効率に動作させるための構造として、パイプライン回路がある。

このパイプライン回路は、複数の動作回路を並行に処理する複数段の回路構造を有し、並行に動作している各回路は、演算結果を、パイプラインレジスタと呼ばれる中間記憶領域に保存して後段の回路へ受け渡すことにより、高性能な動作を実現する。

複数段の回路構造を有して並行に動作する回路における途中の段の回路で演算には用いられない値は、後段の回路で用いるために、同じ値を１段または複数段先のパイプラインレジスタにコピーすることになる。このような、値が変わらずに複数段にわたるレジスタに値が複製される回路構造をシフトレジスタと呼ぶ。

特開２００７−３２３６０６号公報

設計対象の回路のシフトレジスタの段数を削減することが可能な回路記述生成装置を提供する。

実施形態における回路記述生成装置は、シフトレジスタを含む、設計対象の回路を記述する回路情報から、同じ信号を入力する複数段のシフトレジスタでなる複数のシフトレジスタ群を抽出し、前記抽出した複数のシフトレジスタ群に対する入力信号の値のパターンを示す検証ベクタに基づいて、前記抽出した複数のシフトレジスタ群のそれぞれに対する入力信号の波形を生成し、所定期間内における前記生成した波形で示される入力信号の値が変化するまでのサイクル数の最小値に基づいて、前記複数のシフトレジスタ群のうち、シフトレジスタを削減する候補であるシフトレジスタ群を抽出する削減候補抽出部を有する。実施形態における回路記述生成装置は、前記削減候補抽出部により抽出したシフトレジスタ群に含まれるシフトレジスタのうち前記最小値に基づいて決定した段数のシフトレジスタを削減した回路を記述する回路情報を生成し、前記生成した回路情報で示される回路と、前記決定した段数のシフトレジスタを削減する前の回路との間の信号出力の等価性の有無を検証し、前記等価性があることが検証されたときに、前記決定した段数のシフトレジスタを削減した回路を記述する回路情報を修正後の回路情報として生成する削減回路生成部を有する。

図１は、本実施の形態に係わる回路記述生成装置の構成例を示すブロック図である。 図２は、本実施の形態に係わる回路記述生成装置の削減候補抽出部による処理動作の一例を示すフローチャートである。 図３は、本実施の形態に係わる回路記述生成装置の削減候補抽出部により抽出したシフトレジスタの一例を示す図である。 図４は、本実施の形態に係わる回路記述生成装置の削減候補抽出部により抽出したシフトレジスタの一例を示す図である。 図５は、本実施の形態に係わる回路記述生成装置の削減候補抽出部により抽出したシフトレジスタの一例を示す図である。 図６は、本実施の形態に係わる回路記述生成装置の削減候補抽出部により生成した、入力信号の値の波形の一例を示す図である。 図７は、本実施の形態に係わる回路記述生成装置の削減回路生成部による処理動作の一例を示すフローチャートである。 図８は、本実施の形態に係わる回路記述生成装置の削減回路生成部による削減前の回路の一例を示す図である。 図９は、本実施の形態に係わる回路記述生成装置の削減回路生成部による削減後の回路の一例を示す図である。

以下、実施形態について図面を用いて説明する。
図１は、本実施の形態に係わる回路記述生成装置の構成を示すブロック図である。
回路記述生成装置１０は、コンピュータ装置であり、入出力装置、記憶装置、ＣＰＵ（中央処理装置）等からなる。具体的には、回路記述生成装置１０は、回路設計者であるユーザからの入力操作、例えばＲＴＬ記述にかかる操作を受け付ける、キーボード等の入力装置１１と、各種データの表示等を行う画面を有するモニタ等の表示装置１２と、ＣＰＵとを含み、各種処理を実行するデータ処理装置１３と、各種データを記憶する記憶装置１４とを含んで構成されている。

記憶装置１４は、不揮発性メモリなどにより実現でき、設計対象である半導体装置の構成を記述したＲＴＬ言語によるプログラム、すなわちＲＴＬ記述を記憶する記憶領域部１４ａを含む。

データ処理装置１３は、削減候補抽出部１３ａと、削減回路生成部（削減回路記述生成部）１３ｂとを含む。
削減候補抽出部１３ａは、ＲＴＬ読込部１３ａ１と、シフトレジスタ抽出部１３ａ２と、波形生成部１３ａ３と、削減候補出力部１３ａ４とを含む。

削減回路生成部１３ｂは、前段読込部１３ｂ１、制約確認部１３ｂ２、削減ＲＴＬ生成部１３ｂ３、等価性検証部１３ｂ４を含む。データ処理装置１３内の各部は、主としてソフトウエアにより実現されている。

削減候補抽出部１３ａの各部について説明する。
削減候補抽出部１３ａのＲＴＬ読込部１３ａ１は、設計対象である半導体装置の回路のＲＴＬ記述を記憶装置１４の記憶領域部１４ａから読み込む。

シフトレジスタ抽出部１３ａ２は、ＲＴＬ読込部１３ａ１が読み込んだＲＴＬ記述から入力信号の種別（例えば、信号Sig_A、信号Sig_B、信号Sig_C）ごとに区分されるシフトレジスタ群（グループ）を抽出する。個々のシフトレジスタ群は、同じ入力信号を入力する複数段のシフトレジスタでなる。

波形生成部１３ａ３は、入力信号の値のパターンを示す検証ベクタを記憶装置１４の記憶領域部１４ａから読み込み、この検証ベクタに基づいて、シフトレジスタ抽出部１３ａ２が抽出したシフトレジスタ群のそれぞれに対する入力信号の値の波形を生成する。

削減候補出力部１３ａ４は、波形生成部１３ａ３により生成した波形で示される、入力信号の値が変化するまでのサイクル数を演算し、各シフトレジスタ群に対応する波形ごとに、所定時間内における最小のサイクル数を求める。また、削減候補出力部１３ａ４は、この求めた最小のサイクル数が１である波形パターンを除いた波形パターンを、レジスタを削減できる可能性がある波形パターンとして解析し、この波形にかかるシフトレジスタ群の情報を、当該波形にかかる最小のサイクル数とともに、削減候補情報として出力する。削減候補のシフトレジスタ群とは、この削減候補のシフトレジスタ群を構成する複数段のうち一部の段のシフトレジスタが削減できる可能性がある構成を指す。

次に、削減回路生成部１３ｂの各部について説明する。
削減回路生成部１３ｂの前段読込部１３ｂ１は、削減候補抽出部１３ａの削減候補出力部１３ａ４が出力した削減候補情報で示されるシフトレジスタ群から、処理対象となる１つのシフトレジスタ群を取り出し、このシフトレジスタ群の前段に接続されるモジュールのＲＴＬ記述を記憶装置１４の記憶領域部１４ａから読み込む。

制約確認部１３ｂ２は、前段読込部１３ｂ１が読み込んだＲＴＬ記述で示されるモジュールについて、前段読込部１３ｂ１により取り出したシフトレジスタ群にかかる最小のサイクル数を、上記のモジュールへの入力信号の制約条件として、この条件下で当該モジュールが正常に動作するか否かを確認する。この確認の結果、モジュールが正常に動作しないと確認したときは、制約確認部１３ｂ２は、上記の最小のサイクル数を、２を下限値として減らし、この減らした条件下で当該モジュールが正常に動作するか否かを再度確認する。

削減ＲＴＬ生成部１３ｂ３は、制約確認部１３ｂ２が、上記のモジュールの正常な動作を確認したときの条件における最小サイクル数に応じて、削減候補出力部１３ａ４が出力した削減候補のシフトレジスタ群におけるシフトレジスタの段数を削減させた回路を生成する。

等価性検証部１３ｂ４は、削減ＲＴＬ生成部１３ｂ３による削減前の回路における出力と、削減後の回路における出力との等価性の有無を検証する。

図２は、本実施の形態に係わる回路記述生成装置の削減候補抽出部による処理動作の一例を示すフローチャートである。
まず、削減候補抽出部１３ａのＲＴＬ読込部１３ａ１は、設計対象である半導体装置の回路のＲＴＬ記述を記憶装置１４の記憶領域部１４ａから読み込む（Ｓ１１）。

シフトレジスタ抽出部１３ａ２は、ＲＴＬ読込部１３ａ１が読み込んだＲＴＬ記述から入力信号の種別ごとのシフトレジスタ群を抽出する（Ｓ１２）。
図３、図４、図５は、本実施の形態に係わる回路記述生成装置の削減候補抽出部により抽出したシフトレジスタの一例を示す図である。
例えば、シフトレジスタ抽出部１３ａ２は、図３に示す、信号Sig_Aを入力するシフトレジスタ群である第１のシフトレジスタ群、図４に示す、信号Sig_Bを入力するシフトレジスタ群である第２のシフトレジスタ群、図５に示す、信号Sig_Cを入力するシフトレジスタ群である第３のシフトレジスタ群をそれぞれ抽出できる。
図３に示す第１のシフトレジスタ群は２段のシフトレジスタが直列に接続されてなり、図４に示す第２のシフトレジスタ群は３段のシフトレジスタが直列に接続されてなり、図５に示す第３のシフトレジスタ群は５段のシフトレジスタが直列に接続されてなる。

波形生成部１３ａ３は、入力信号の値のパターンを示す検証ベクタを記憶装置１４の記憶領域部１４ａから読み込み（Ｓ１３）、この検証ベクタに基づいて、シフトレジスタ抽出部１３ａ２が抽出した、入力信号の種別ごとのシフトレジスタ群のそれぞれに対する入力信号の値の波形を生成する（Ｓ１４）。

図６は、本実施の形態に係わる回路記述生成装置の削減候補抽出部により生成した、入力信号の値の波形の一例を示す図である。
例えば、波形生成部１３ａ３は、図６に示すように、クロック信号に同期した、図３に示す第１のシフトレジスタ群に対する入力信号の値の波形、図４に示す第２のシフトレジスタ群に対する入力信号の値の波形、図５に示す第３のシフトレジスタ群に対する入力信号の値の波形をそれぞれ生成できる。
削減候補出力部１３ａ４は、波形生成部１３ａ３により生成した波形で示される、入力信号の値が変化するまでのサイクル数を演算し、各シフトレジスタ群に対応する波形ごとに、所定時間内における最小のサイクル数を求める。

例えば、削減候補出力部１３ａ４は、図６に示す、第１のシフトレジスタ群に対する入力信号の値の波形について最小のサイクル数を「７」と求め、図６に示す、第２のシフトレジスタ群に対する入力信号の値の波形について最小のサイクル数を「１」と求め、図６に示す、第３のシフトレジスタ群に対する入力信号の値の波形について最小のサイクル数を「４」と求めることができる。

また、削減候補出力部１３ａ４は、この求めた最小のサイクル数が１である波形パターンを除いた波形パターンを、レジスタの段数を削減できる可能性がある波形パターンとして解析し、この波形にかかるシフトレジスタ群の情報を、当該波形にかかる最小のサイクル数とともに、削減候補情報として出力する（Ｓ１５）。

例えば、削減候補出力部１３ａ４は、図６に示す波形パターンのうち、最小のサイクル数が「１」である、第２のシフトレジスタ群に対する入力信号の値の波形を除いた、第１のシフトレジスタ群に対する入力信号の値の波形と、第３のシフトレジスタ群に対する入力信号の値の波形とをそれぞれ選択する。
削減候補出力部１３ａ４は、図３に示した第１のシフトレジスタ群の情報を、このシフトレジスタ群について生成した波形にかかる最小サイクル数「７」とともに、第１の削減候補情報として出力する。また、削減候補出力部１３ａ４は、図５に示した第３のシフトレジスタ群の情報を、このシフトレジスタ群について生成した波形にかかる最小サイクル数「４」とともに、第２の削減候補情報として出力する。

図７は、本実施の形態に係わる回路記述生成装置の削減回路生成部による処理動作の一例を示すフローチャートである。
まず、削減回路生成部１３ｂの前段読込部１３ｂ１は、削減候補抽出部１３ａの削減候補出力部１３ａ４が出力した削減候補情報で示されるシフトレジスタ群から、処理対象となる１つのシフトレジスタ群を取り出し、このシフトレジスタ群の前段に接続されるモジュールのＲＴＬ記述を記憶装置１４の記憶領域部１４ａから読み込む（Ｓ２１）。

制約確認部１３ｂ２は、前段読込部１３ｂ１が読み込んだＲＴＬ記述で示されるモジュールについて、前段読込部１３ｂ１により取り出したシフトレジスタ群にかかる最小のサイクル数を、上記のモジュールへの入力信号の制約条件として、この条件下で当該モジュールが正常に動作するか否かを確認する（Ｓ２２）。この確認の結果、モジュールが正常に動作しないと確認したときは、制約確認部１３ｂ２は、上記の最小のサイクル数を、２を下限値として減らし、この減らした条件下で当該モジュールが正常に動作するか否かを再度確認する。

例えば、処理対象となるシフトレジスタ群が、図５に示した第３のシフトレジスタ群である場合、最小サイクル数は４であるので、当初は、制約確認部１３ｂ２は、この４を制約条件として、前段のモジュール（ＲＴＬ記述は、例えば「Sig_C!=$past(Sig_C)|=>$stable(Sig_C)」である）が正常に動作するか否かを確認する。この確認の結果、モジュールが正常に動作しないと確認したときは、制約確認部１３ｂ２は、上記の最小のサイクル数を３に減らし、この減らした条件下で前段のモジュールが正常に動作するか否かを再度確認する。以後、前段のモジュールが正常に動作すると確認できるまで処理を繰り返す。

前段のモジュールが正常に動作することが確認できた場合、削減ＲＴＬ生成部１３ｂ３は、制約確認部１３ｂ２が、上記のモジュールの正常な動作を確認したときの条件における最小サイクル数に応じて、削減候補出力部１３ａ４が出力した削減候補のシフトレジスタ群におけるシフトレジスタの段数を削減させた回路を示すＲＴＬ記述を、削減が試行された回路を示す修正後ＲＴＬ記述として生成する（Ｓ２３）。

例えば、処理対象となるシフトレジスタ群が図５に示した第３のシフトレジスタ群である場合で、上記の正常な動作を制約確認部１３ｂ２が確認したときの条件における最小サイクル数が４である場合、削減ＲＴＬ生成部１３ｂ３は、図５に示した４段のシフトレジスタを１段のシフトレジスタに置き換えることができる可能性があるとみなし、上記の段数である４（置き換え前の段数）から１（置き換え後の段数）を減算した３を、削減できるシフトレジスタの段数として計算し、この計算に従い、図５に示した第３のシフトレジスタ群における３段のシフトレジスタを削減した回路を示すＲＴＬ記述を生成する。
等価性検証部１３ｂ４は、削減ＲＴＬ生成部１３ｂ３による削減前の回路における出力と、削減後の回路における出力との等価性の有無を検証する（Ｓ２４）。

図８は、本実施の形態に係わる回路記述生成装置の削減回路生成部による削減前の回路の一例を示す図である。図９は、本実施の形態に係わる回路記述生成装置の削減回路生成部による削減後の回路の一例を示す図である。
例えば、図８に示すように、削減前の回路が、図５に示す第３のシフトレジスタ群を含む回路であるとき、この削減前の回路では第３のシフトレジスタ群に含まれるシフトレジスタの段数が５であるのに対し、上記のように、第３のシフトレジスタ群における３段のシフトレジスタを削減することで、図９に示すように、削減後の回路では該当のシフトレジスタ群に含まれるシフトレジスタの段数は２である。

Ｓ２４の結果、削減前の回路における出力と、削減後の回路における出力とが等価でない場合（Ｓ２５のＮＯ）、シフトレジスタの削減段数の他候補、つまり、等価性の有無の再度の検証のための、削減の段数を減らした（シフトレジスタ群における削減後のシフトレジスタの段数を増やす）回路の候補があれば（Ｓ２６のＮＯ）、等価性検証部１３ｂ４は、この削減の段数を減らした回路を、新たな削減後の回路として、Ｓ２４における等価性の有無を再度検証する。

例えば、図９に示すように、当初の削減後の回路が上記のように、図５に示した構成から３段のシフトレジスタを削減した回路であって、削減前の回路との等価性の無い場合、等価性検証部１３ｂ４は、図５に示した構成から２段または１段のシフトレジスタを削減した回路を、新たな削減後の回路として、この回路と削減前の回路との間の等価性の有無を再度検証することができる。

Ｓ２５またはＳ２６により「ＹＥＳ」と判断した場合で、Ｓ１５で削減候補抽出部１３ａの削減候補出力部１３ａ４が出力した削減候補のシフトレジスタ群のうち、等価性の確認の処理対象として取り出していないシフトレジスタ群がある場合は（Ｓ２７のＮＯ）、Ｓ２１に戻って、前段読込部１３ｂ１は、別の処理対象となる１つのシフトレジスタ群を取り出し、同様の処理がなされる。

また、Ｓ２５またはＳ２６により「ＹＥＳ」と判断した場合で、Ｓ１５で削減候補抽出部１３ａの削減候補出力部１３ａ４が出力した削減候補のシフトレジスタ群の全てについて上記の等価性の有無の確認を実施済みである場合は（Ｓ２７のＹＥＳ）、修正済みのＲＴＬを確定し（Ｓ２８）、処理が終了する。

以上説明したように、本実施の形態に係わる回路記述生成装置は、回路構成を記述するＲＴＬ記述および検証ベクタに基づいて、削減候補のシフトレジスタ群を出力し、この削減候補のシフトレジスタ群についてのシフトレジスタ数の削減を試行し、削減前の回路と削減後の回路の等価性の確認を行なうことで、修正後のＲＴＬ記述を確定するので、設計対象の回路のシフトレジスタを適切に削減することが可能になる。

なお、上記の実施の形態に記載した回路記述生成装置による手法は、コンピュータに実行させることのできるプログラムとして、磁気ディスク（フロッピー（登録商標）ディスク、ハードディスクなど）、光ディスク（ＣＤ−ＲＯＭ、ＤＶＤなど）、光磁気ディスク（ＭＯ）、半導体メモリなどの記憶媒体に格納して頒布することもできる。
また、この記憶媒体としては、プログラムを記憶でき、かつコンピュータが読み取り可能な記憶媒体であれば、その記憶形式は何れの形態であっても良い。

また、記憶媒体からコンピュータにインストールされたプログラムの指示に基づきコンピュータ上で稼働しているＯＳ（オペレーティングシステム）や、データベース管理ソフト、ネットワークソフト等のＭＷ（ミドルウェア）等が上記実施の形態を実現するための各処理の一部を実行しても良い。
さらに、実施の形態における記憶媒体は、コンピュータと独立した媒体に限らず、ＬＡＮやインターネット等により伝送されたプログラムをダウンロードして記憶または一時記憶した記憶媒体も含まれる。

また、記憶媒体は１つに限らず、複数の媒体から上記の実施の形態における処理が実行される場合も本発明における記憶媒体に含まれ、媒体構成は何れの構成であっても良い。なお、実施の形態におけるコンピュータは、記憶媒体に記憶されたプログラムに基づき、上記の実施の形態における各処理を実行するものであって、パソコン等の１つからなる装置、複数の装置がネットワーク接続されたシステム等の何れの構成であっても良い。
また、実施の形態におけるコンピュータとは、パソコンに限らず、情報処理機器に含まれる演算処理装置、マイコン等も含み、プログラムによって本発明の機能を実現することが可能な機器、装置を総称している。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…回路記述生成装置、１１…入力装置、１２…表示装置、１３…データ処理装置、１４…記憶装置。

Claims (5)

1. シフトレジスタを含む、設計対象の回路を記述する回路情報から、同じ信号を入力する複数段のシフトレジスタでなる複数のシフトレジスタ群を抽出し、前記抽出した複数のシフトレジスタ群に対する入力信号の値のパターンを示す検証ベクタに基づいて、前記抽出した複数のシフトレジスタ群のそれぞれに対する入力信号の波形を生成し、所定期間内における前記生成した波形で示される入力信号の値が変化するまでのサイクル数の最小値に基づいて、前記複数のシフトレジスタ群のうち、シフトレジスタを削減する候補であるシフトレジスタ群を抽出する削減候補抽出部と、
   前記削減候補抽出部により抽出したシフトレジスタ群に含まれるシフトレジスタのうち前記最小値に基づいて決定した段数のシフトレジスタを削減した回路を記述する回路情報を生成し、前記生成した回路情報で示される回路と、前記決定した段数のシフトレジスタを削減する前の回路との間の信号出力の等価性の有無を検証し、前記等価性があることが検証されたときに、前記決定した段数のシフトレジスタを削減した回路を記述する回路情報を修正後の回路情報として生成する削減回路生成部と
   を備える、回路記述生成装置。
2. 前記削減回路生成部は、
   前記設計対象の回路を記述する回路情報から、前記削減候補抽出部により抽出したシフトレジスタ群の前段の回路を抽出し、前記前段の回路に対する入力信号の値が変化するまでのサイクル数が前記最小値である条件で前記前段の回路が正常に動作するか否かを確認し、
   前記前段の回路が正常に動作することが確認されたときに、前記削減候補抽出部により抽出したシフトレジスタ群に含まれるシフトレジスタのうち前記最小値に基づいて決定した段数のシフトレジスタを削減した回路を記述する回路情報を生成する、
   請求項１に記載の回路記述生成装置。
3. 前記削減回路生成部は、
   前記等価性がないことが検証されたときに、前記削減候補抽出部により抽出したシフトレジスタ群に含まれるシフトレジスタのうち前記最小値に基づいて決定した段数より少ない段数のシフトレジスタを削減した回路を記述する回路情報を生成し、
   この生成した回路情報で示される回路と、前記決定した段数のシフトレジスタを削減する前の回路との間の出力の等価性の有無を検証する、
   請求項１に記載の回路記述生成装置。
4. 前記削減候補抽出部は、
   前記抽出した複数のシフトレジスタ群のうち、前記生成した波形で示される入力信号の値が変化するまでのサイクル数の最小値が１であるシフトレジスタ群を除くシフトレジスタ群を、シフトレジスタを削減する候補であるシフトレジスタ群として抽出する、
   請求項１に記載の回路記述生成装置。
5. コンピュータ装置により実現される回路記述生成方法であって、
   シフトレジスタを含む、設計対象の回路を記述する回路情報から、同じ信号を入力する複数段のシフトレジスタでなる複数のシフトレジスタ群を抽出し、前記抽出した複数のシフトレジスタ群に対する入力信号の値のパターンを示す検証ベクタに基づいて、前記抽出した複数のシフトレジスタ群のそれぞれに対する入力信号の波形を生成し、所定期間内における前記生成した波形で示される入力信号の値が変化するまでのサイクル数の最小値に基づいて、前記複数のシフトレジスタ群のうち、シフトレジスタを削減する候補であるシフトレジスタ群を抽出する処理と、
   前記抽出したシフトレジスタ群に含まれるシフトレジスタのうち前記最小値に基づいて決定した段数のシフトレジスタを削減した回路を記述する回路情報を生成し、前記生成した回路情報で示される回路と、前記決定した段数のシフトレジスタを削減する前の回路との間の信号出力の等価性の有無を検証し、前記等価性があることが検証されたときに、前記決定した段数のシフトレジスタを削減した回路を記述する回路情報を修正後の回路情報として生成する処理と、
   を実行する回路記述生成方法。

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