JP6812919B2 - Semiconductor package - Google Patents

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Description

本発明は、配線基板上に導電性材料を介して半導体素子を搭載し、配線基板と半導体素子の隙間に封止樹脂材料を充填させる半導体パッケージの構造に関するものである。 The present invention relates to the structure of a semiconductor package in which a semiconductor element is mounted on a wiring board via a conductive material and a sealing resin material is filled in a gap between the wiring board and the semiconductor element.

２１世紀突入以降の高度情報化社会では、データの保存量増大、データの処理手法の高度化、データの通信技術高速化などに代表される情報通信技術が発達し続けており、半導体素子を搭載したエレクトロニクス機器については、小型化、軽量化への要求が高まっている。それを実現するため、半導体パッケージに関しては、半導体素子の高集積化及び高密度化への要求が高まっている。 In the highly information-oriented society since the beginning of the 21st century, information and communication technologies such as increasing data storage capacity, sophistication of data processing methods, and speeding up of data communication technology have continued to develop, and are equipped with semiconductor elements. There is an increasing demand for smaller and lighter electronic devices. In order to realize this, there is an increasing demand for high integration and high density of semiconductor elements for semiconductor packages.

そのため、半導体パッケージの配線基板に関しては、配線層の多層化、配線ピッチや多層化した場合の層間隔の狭小化、絶縁層に加工が容易な有機材料を使用することなどへの要求が高い。また、半導体素子に関しても、同様に、隣接する半導体素子のピッチ間隔の狭小化などが要求されている。 Therefore, with respect to the wiring board of the semiconductor package, there are high demands for the wiring layers to be multi-layered, the wiring pitch and the layer spacing when the layers are multi-layered, and the use of an organic material that can be easily processed for the insulating layer. Similarly, with respect to semiconductor elements, it is also required to narrow the pitch interval of adjacent semiconductor elements.

配線基板に半導体素子を実装する際には、半導体素子の配線数増加やサイズの小型化に伴い、微小スケールでの高精度な半導体素子固定技術及び配線接合技術が必須となっている。ゆえに、面での接続により高密度配線に有利なフリップチップ実装が広く採用されている。 When mounting a semiconductor element on a wiring substrate, high-precision semiconductor element fixing technology and wiring joining technology on a minute scale are indispensable as the number of wirings of the semiconductor element increases and the size becomes smaller. Therefore, flip-chip mounting, which is advantageous for high-density wiring due to surface connection, is widely adopted.

しかしながら、電極を介して接合される配線基板と半導体素子は熱膨張率に差があり、接合面の温度変化により変形が起こりやすい。変形により生じる接合面近傍の応力は、接合点である電極部分に集中しやすく、破断を招く恐れがある。 However, there is a difference in the coefficient of thermal expansion between the wiring board and the semiconductor element bonded via the electrodes, and deformation is likely to occur due to a temperature change of the bonded surface. The stress in the vicinity of the joint surface caused by the deformation tends to be concentrated on the electrode portion, which is the joint point, and may cause fracture.

このような破断の防止や、半導体パッケージへの物理的衝撃の緩和のため、接合面に掛かる応力を吸収する働きを持った熱硬化性樹脂材料が、半導体素子下面と基板上面の隙間の封止のために採用されている。この樹脂材料による封止工程は、むき出しとなった接合配線を粉塵や空気酸化から防ぎ、機器の信頼性向上、延命の効果がある。 In order to prevent such breakage and alleviate the physical impact on the semiconductor package, a thermosetting resin material that has the function of absorbing stress applied to the joint surface seals the gap between the lower surface of the semiconductor element and the upper surface of the substrate. Has been adopted for. This sealing process using a resin material prevents exposed joint wiring from dust and air oxidation, and has the effects of improving the reliability of equipment and prolonging its life.

樹脂材料の封止工程に関して、半導体素子と配線基板を接合した後に、両者間の数十μｍの隙間に、液体状の樹脂材料を充填させるＣＵＦ（Ｃａｐｉｌｌａｒｙ ＵｎｄｅｒＦｉｌｌ、キャピラリーアンダーフィル）工法が主流となっている。 Regarding the resin material sealing process, the CUF (Capillary Underfill) method, in which a liquid resin material is filled in a gap of several tens of μm between the semiconductor element and the wiring board after joining, has become the mainstream. ing.

一般的なＣＵＦ工法では、電極同士を接合しながら半導体素子を配線基板に実装した後、半導体素子の端部付近に封止樹脂をディスペンサから滴下する方法が用いられている。図１に示すように、滴下された封止樹脂６は、毛細管現象により、半導体素子１と配線基板５の隙間を充填する。充填後、加熱処理を施し、封止樹脂６を硬化させることで封止を完了し、図２にあるような目的とする半導体パッケージ構造を得る。 In the general CUF method, a method is used in which a semiconductor element is mounted on a wiring board while joining electrodes to each other, and then a sealing resin is dropped from a dispenser near the end of the semiconductor element. As shown in FIG. 1, the dropped sealing resin 6 fills the gap between the semiconductor element 1 and the wiring board 5 by a capillary phenomenon. After filling, heat treatment is performed to cure the sealing resin 6, thereby completing the sealing and obtaining the desired semiconductor package structure as shown in FIG.

ＣＵＦ工法は、配線基板５及び半導体素子１の表面状態（材料の種類、凹凸）や、封止樹脂６の材料成分構成を制御することによって、半導体素子１と配線基板５の隙間寸法や、電極２及び電極４の配置が異なる、例えば、図３にあるピラー７の寸法が大きい場合などでも用いられている。 The CUF method controls the surface condition (material type, unevenness) of the wiring board 5 and the semiconductor element 1 and the material component composition of the sealing resin 6, thereby controlling the gap size between the semiconductor element 1 and the wiring board 5 and the electrodes. It is also used when the arrangement of the 2 and the electrode 4 is different, for example, when the size of the pillar 7 shown in FIG. 3 is large.

しかしながら、封止樹脂の充填においては、場合によってボイド（気泡）が発生することが問題となっており、解決のための方法が模索されている。特許文献１には、ボイド発生の抑制のための解決手段として、「セラミック積層基板の一面は、該基板を構成する材質よりも樹脂の接触角の小さいポリイミド系樹脂等の材質からなる被覆膜にて被覆されており、この被覆膜と電子部品との間においてバンプの間にはアンダーフィル樹脂が充填されている。そして、被覆膜における樹脂の接触角に対する電子部品における樹脂の接触角の比が１よりも大きくなっている。」と記載されている。 However, in filling the sealing resin, there is a problem that voids (air bubbles) are generated in some cases, and a method for solving the problem is being sought. In Patent Document 1, as a solution for suppressing the generation of voids, "one surface of a ceramic laminated substrate is a coating film made of a material such as a polyimide resin having a smaller resin contact angle than the material constituting the substrate. The underfill resin is filled between the bumps between the coating film and the electronic component, and the contact angle of the resin in the electronic component with respect to the contact angle of the resin in the coating film. The ratio of is greater than 1. "

特開２００３−３３２３６６号公報JP-A-2003-332366

特許文献１には、封止樹脂の充填時におけるボイド発生を抑制するための手段が記載されている。まず、特許文献１にあるボイド発生のメカニズムとしては、次に挙げる内容が示されている。すなわち、上面が半導体素子、下面が配線基板の隙間に封止樹脂が流れ込む際に、封止樹脂は下面よりも上面にて速く流れる。先に進行する上面側の封止樹脂がバンプに衝突すると、空気を巻き込み、微細なボイドが発生する。このようなメカニズムで発生するボイドの抑制のため、特許文献１では、上下面での封止樹脂の流れの速さを制御する目的で、配線基板に、封止樹脂に対する接触角を変更できる被覆膜を設けることが記載されている。 Patent Document 1 describes means for suppressing the generation of voids during filling of the sealing resin. First, as the mechanism of void generation in Patent Document 1, the following contents are shown. That is, when the sealing resin flows into the gap between the semiconductor element on the upper surface and the wiring board on the lower surface, the sealing resin flows faster on the upper surface than on the lower surface. When the sealing resin on the upper surface side, which advances earlier, collides with the bump, air is entrained and fine voids are generated. In order to suppress voids generated by such a mechanism, in Patent Document 1, the contact angle of the sealing resin with respect to the sealing resin can be changed on the wiring board for the purpose of controlling the flow speed of the sealing resin on the upper and lower surfaces. It is described that a cover film is provided.

しかし、バンプなどの導電性材料表面の濡れ性を制御しなければ、気泡発生の抑制に十分な効果が得られない。図４にある封止樹脂６の充填状態を示す上からの断面図では、半導体素子１と配線基板５の隙間において、水平方向での濡れの進行度の違いがボイド１１発生の要因となることが記されている。ここで、図４では（ａ）、（ｂ）、（ｃ）、（ｄ）の順に、封止樹脂６の充填時の経過を示している。封止樹脂６が導電性材料９に対して濡れにくい条件において、封止樹脂６の流れが導電性材料９の並列する箇所に到達すると、導電性材料９の無い領域の流れが速く進行する。封止樹脂６が導電性材料９の周囲を濡らす前に、バンプの無い領域の流れに沿った封止樹脂６同士がマージすると、導電性材料９周囲の空気が排出されなくなり、ボイド１１が発生する。 However, unless the wettability of the surface of the conductive material such as bumps is controlled, a sufficient effect of suppressing the generation of bubbles cannot be obtained. In the cross-sectional view from above showing the filling state of the sealing resin 6 shown in FIG. 4, the difference in the progress of wetting in the horizontal direction in the gap between the semiconductor element 1 and the wiring board 5 causes the void 11 to occur. Is written. Here, FIG. 4 shows the progress of filling the sealing resin 6 in the order of (a), (b), (c), and (d). Under the condition that the sealing resin 6 does not easily get wet with the conductive material 9, when the flow of the sealing resin 6 reaches the parallel portion of the conductive material 9, the flow of the region without the conductive material 9 proceeds rapidly. If the sealing resins 6 along the flow of the bump-free region merge with each other before the sealing resin 6 wets the periphery of the conductive material 9, the air around the conductive material 9 is not discharged and voids 11 are generated. To do.

本発明の目的は、上記を含む、封止樹脂におけるボイド発生を抑制した半導体パッケージの提供である。 An object of the present invention is to provide a semiconductor package including the above, which suppresses the generation of voids in a sealing resin.

上記課題を達成する手段は、
配線基板に半導体素子を実装した半導体パッケージであって、
前記配線基板と前記半導体素子との間の隙間に配置されて前記配線基板と前記半導体素子との間を導通接続する導電性部材と、
前記導電性部材の少なくとも一部を覆うコーティング層と、
前記隙間に充填される封止樹脂と、を備え、
前記コーティング層は、該コーティング層がない場合と比較して、前記導電性部材に対する前記封止樹脂の接触角と前記半導体素子に対する前記封止樹脂の接触角との差、及び、前記導電性部材に対する前記封止樹脂の接触角と前記配線基板に対する前記封止樹脂の接触角との差を少なくする樹脂材料によって構成されていることを特徴とする。 The means to achieve the above tasks is
A semiconductor package in which semiconductor elements are mounted on a wiring board.
A conductive member arranged in a gap between the wiring board and the semiconductor element and conducting a conductive connection between the wiring board and the semiconductor element.
A coating layer that covers at least a part of the conductive member,
With a sealing resin filled in the gap,
The coating layer has a difference between the contact angle of the sealing resin with respect to the conductive member and the contact angle of the sealing resin with respect to the semiconductor element, and the conductive member as compared with the case where the coating layer is not provided. It is characterized in that it is made of a resin material that reduces the difference between the contact angle of the sealing resin with respect to the wiring board and the contact angle of the sealing resin with respect to the wiring board.

本発明によれば、封止樹脂のボイド発生を抑制した半導体パッケージを提供することができる。本発明に関連する更なる特徴は、本明細書の記述、添付図面から明らかになるものである。また、上記した以外の、課題、構成及び効果は、以下の実施形態の説明により明らかにされる。 According to the present invention, it is possible to provide a semiconductor package in which void generation of a sealing resin is suppressed. Further features relating to the present invention will become apparent from the description herein and the accompanying drawings. In addition, problems, configurations, and effects other than those described above will be clarified by the following description of the embodiments.

従来の半導体パッケージの封止樹脂充填状態を示す断面図。The cross-sectional view which shows the sealing resin filling state of the conventional semiconductor package. 従来の半導体パッケージの断面図。Sectional view of a conventional semiconductor package. 大きなピラーを用いた従来の半導体パッケージの断面図。Sectional view of a conventional semiconductor package using large pillars. 封止樹脂の流れにおいて水平方向の速度差が生じることによってボイドが発生することを示す封止樹脂充填状態の上からの断面図。The cross-sectional view from the top of the sealing resin filled state which shows that the void is generated by the occurrence of the speed difference in the horizontal direction in the flow of the sealing resin. 導電性材料及び半導体素子及び配線基板へのコーティング層の設置を行った本発明の半導体パッケージの断面図。FIG. 3 is a cross-sectional view of the semiconductor package of the present invention in which a coating layer is installed on a conductive material, a semiconductor element, and a wiring board. コーティング剤塗布の一方法として封止樹脂の充填状態を示す半導体パッケージの断面図。A cross-sectional view of a semiconductor package showing a state of being filled with a sealing resin as a method of applying a coating agent. コーティング剤塗布の一方法として封止樹脂の充填後の構造を示す半導体パッケージの断面図。A cross-sectional view of a semiconductor package showing a structure after filling with a sealing resin as one method of applying a coating agent. 導電性材料の電極を主とした一部にコーティング層の設置を行った本発明の半導体パッケージの断面図。A cross-sectional view of the semiconductor package of the present invention in which a coating layer is installed mainly on an electrode of a conductive material. 導電性材料のピラーを主とした一部にコーティング層の設置を行った本発明の半導体パッケージの断面図。FIG. 3 is a cross-sectional view of the semiconductor package of the present invention in which a coating layer is installed on a part mainly of pillars of a conductive material. 導電性材料のバンプを主とした一部にコーティング層の設置を行った本発明の半導体パッケージの断面図。FIG. 3 is a cross-sectional view of the semiconductor package of the present invention in which a coating layer is installed on a part mainly of bumps of a conductive material. 導電性材料の大部分にコーティング層の設置を行った本発明の半導体パッケージの断面図。FIG. 3 is a cross-sectional view of the semiconductor package of the present invention in which a coating layer is installed on most of the conductive materials.

以下、本発明の実施の形態について記す。尚、使用する半導体素子１や配線基板５、封止樹脂６、電極２及び電極４及びバンプ（導電性バンプ）３及びピラー７といった導電性材料９、コーティング層８、ダミー半導体素子１２の材質、配置、寸法、形成方法や手順などは、以下の実施形態に示すものに限定されるものではない。 Hereinafter, embodiments of the present invention will be described. The semiconductor element 1 and the wiring board 5, the sealing resin 6, the electrode 2, the electrode 4, the conductive material 9 such as the bump (conductive bump) 3 and the pillar 7, the coating layer 8, and the material of the dummy semiconductor element 12 are used. The arrangement, dimensions, forming method, procedure, and the like are not limited to those shown in the following embodiments.

（実施形態１）
以下に、本発明の実施形態１を図５、図６、図７に沿って説明する。
図５は、本実施形態である半導体パッケージの構成を示した断面図である。半導体パッケージは、半導体素子１と配線基板５が接合されており、半導体素子１と配線基板５との間の隙間に導電性材料（導電性部材）９が配置されている。導電性材料９は、配線基板と半導体素子との間を導通接続している。そして、導電性材料９の少なくとも一部がコーティング層８で覆われている。本実施形態では、半導体素子１と封止樹脂６の間と、配線基板５と封止樹脂６の間と、導電性材料９と封止樹脂６の間に、コーティング層８が設置されている。 (Embodiment 1)
Hereinafter, Embodiment 1 of the present invention will be described with reference to FIGS. 5, 6, and 7.
FIG. 5 is a cross-sectional view showing the configuration of the semiconductor package according to the present embodiment. In the semiconductor package, the semiconductor element 1 and the wiring board 5 are joined, and the conductive material (conductive member) 9 is arranged in the gap between the semiconductor element 1 and the wiring board 5. The conductive material 9 is conductively connected between the wiring board and the semiconductor element. Then, at least a part of the conductive material 9 is covered with the coating layer 8. In the present embodiment, the coating layer 8 is installed between the semiconductor element 1 and the sealing resin 6, between the wiring board 5 and the sealing resin 6, and between the conductive material 9 and the sealing resin 6. ..

半導体素子１に関して、接合時に配線基板５に対する面は、シリコン窒化膜等の保護層やポリイミド系樹脂等からなる樹脂層にて被覆されている。また、それらの層を縦断するように銅等の金属からなる配線が設けられており、一部の箇所では電極２が露わとなっている。 Regarding the semiconductor element 1, the surface of the semiconductor element 1 with respect to the wiring board 5 at the time of bonding is covered with a protective layer such as a silicon nitride film or a resin layer made of a polyimide resin or the like. Further, wiring made of a metal such as copper is provided so as to traverse those layers, and the electrode 2 is exposed in some places.

また、配線基板５は、銅やアルミナ、タングステン、モリブデンに代表される金属含有層を持つ多層構造を有している。接合時に半導体素子１に対する面は、ガラス系材料表面、シリコン窒化膜、あるいはポリイミド系樹脂等からなる樹脂層にて構成されている。また、一部の箇所では電極４が露わとなっている。 Further, the wiring board 5 has a multilayer structure having a metal-containing layer typified by copper, alumina, tungsten, and molybdenum. The surface of the semiconductor element 1 at the time of bonding is composed of a glass-based material surface, a silicon nitride film, a resin layer made of a polyimide-based resin, or the like. Further, the electrode 4 is exposed in some places.

また、導電性材料９は、電極２と、電極４と、バンプ３といった導電性部材を含んでいる。バンプ３は、一般的なＣＵＦ工法で用いられるはんだ材料を示しているが、はんだ以外の銅や金といった他の導電性金属材料でも良い。 Further, the conductive material 9 includes a conductive member such as an electrode 2, an electrode 4, and a bump 3. Bump 3 indicates a solder material used in a general CUF method, but other conductive metal materials such as copper and gold other than solder may also be used.

封止樹脂６は、例えば、ビスフェノール系に代表されるエポキシと、イミダゾール系やアミン系に代表される硬化剤と、球状の無機フィラーと、を含む熱硬化性の樹脂材料により構成される。また、コーティング層８は、例えば、エポキシを主とした硬化性の樹脂材料により構成される。
コーティング層８は、コーティング層８がない場合と比較して、導電性材料９に対する封止樹脂６の接触角と半導体素子１に対する封止樹脂６の接触角との差、及び、導電性材料９に対する封止樹脂６の接触角と配線基板５に対する封止樹脂６の接触角との差を少なくする樹脂材料によって構成される。 The sealing resin 6 is composed of a thermosetting resin material containing, for example, an epoxy typified by a bisphenol type, a curing agent typified by an imidazole type or an amine type, and a spherical inorganic filler. Further, the coating layer 8 is made of, for example, a curable resin material mainly composed of epoxy.
The coating layer 8 has a difference between the contact angle of the sealing resin 6 with respect to the conductive material 9 and the contact angle of the sealing resin 6 with respect to the semiconductor element 1 and the conductive material 9 as compared with the case where the coating layer 8 is not provided. It is composed of a resin material that reduces the difference between the contact angle of the sealing resin 6 with respect to the sealing resin 6 and the contact angle of the sealing resin 6 with respect to the wiring board 5.

図５に示す半導体パッケージが示す効果として、配線基板５に対する半導体素子１の対向面と、半導体素子１に対する配線基板５の対向面と、導電性材料９がコーティング層８で覆われているために、封止樹脂６が各部材（半導体素子１、配線基板５、導電性材料９）に示す接触角が同等になる。従って、封止樹脂６を充填する際に、半導体素子１と、配線基板５と、導電性材料９の各部材において、封止樹脂６の流れに速度差が生じにくくなり、図４に示すボイド１１の発生が抑制される。 The effect of the semiconductor package shown in FIG. 5 is that the surface of the semiconductor element 1 facing the wiring board 5, the surface of the wiring board 5 facing the semiconductor element 1, and the conductive material 9 are covered with the coating layer 8. , The contact angles of the sealing resin 6 on each member (semiconductor element 1, wiring board 5, conductive material 9) are the same. Therefore, when the sealing resin 6 is filled, the speed difference in the flow of the sealing resin 6 is less likely to occur in each member of the semiconductor element 1, the wiring board 5, and the conductive material 9, and the void shown in FIG. 4 The occurrence of 11 is suppressed.

この効果を得るには、封止樹脂６が半導体素子１と、配線基板５と、導電性材料９に示す接触角が、必ずしも同等である必要はなく、コーティング層８が無い場合に比べ、差が少なくなれば良い。すなわち、コーティング層８の形成されていない導電性材料９に対する樹脂材料の接触角よりも、コーティング層８によって覆われた導電性材料９に対する樹脂材料の接触角の方が、配線基板５等の接触角との差が少なければよい。本実施形態の半導体パッケージとしては、コーティング層８によって、半導体素子１と、配線基板５と、導電性材料９の全体を覆う構成となっているが、半導体素子１と、配線基板５と、導電性材料９の一部を覆うのみでも良く、また、コーティング層８の材料または成分は、被覆箇所によってばらつきが生じてもよい。コーティング層８は、配線基板５の対向面と、半導体素子１の対向面の全体を覆う構成となっているが、少なくとも一方を覆う構成でもよい。 In order to obtain this effect, the contact angles of the sealing resin 6 shown in the semiconductor element 1, the wiring board 5, and the conductive material 9 do not necessarily have to be the same, and there is a difference as compared with the case where the coating layer 8 is not provided. Should be reduced. That is, the contact angle of the resin material with respect to the conductive material 9 covered with the coating layer 8 is larger than the contact angle of the resin material with respect to the conductive material 9 in which the coating layer 8 is not formed. The difference from the corner should be small. The semiconductor package of the present embodiment has a configuration in which the coating layer 8 covers the entire semiconductor element 1, the wiring board 5, and the conductive material 9, but the semiconductor element 1, the wiring board 5, and the conductive material 9 are covered. It may only cover a part of the sex material 9, and the material or component of the coating layer 8 may vary depending on the coating location. The coating layer 8 is configured to cover the entire facing surface of the wiring board 5 and the facing surface of the semiconductor element 1, but may be configured to cover at least one of them.

また、図５に示す半導体パッケージが示す別の効果として、封止樹脂６が導電性材料９に示す接触角を変えることにより、封止樹脂６が半導体素子１と配線基板５の隙間を充填する際の流れの制御性を高めることが可能となる。従って、封止樹脂６の流れを導電性材料９近傍にて留めることや、封止樹脂６の流れが導電性材料９近傍にて速まることや、封止樹脂６が、半導体素子１の実装されていない基板上領域に展延することを、半導体パッケージの設計にて組み合わせることにより防ぐことができる。 Further, as another effect shown by the semiconductor package shown in FIG. 5, the sealing resin 6 fills the gap between the semiconductor element 1 and the wiring board 5 by changing the contact angle shown by the conductive material 9. It is possible to improve the controllability of the flow. Therefore, the flow of the sealing resin 6 is stopped in the vicinity of the conductive material 9, the flow of the sealing resin 6 is accelerated in the vicinity of the conductive material 9, and the sealing resin 6 is mounted on the semiconductor element 1. It can be prevented by combining it in the design of the semiconductor package to spread to the area on the substrate that is not used.

この効果により、次の問題の解決が可能となる。すなわち、半導体素子１などの複数の部品を配線基板５上に設置する半導体パッケージ設計において、封止樹脂６が半導体素子１の実装されていない基板上領域に展延する場合には、展延の余地としての寸法を確保しなければならず、半導体素子１の高集積化や高密度化の障害となっている、という問題の解決が可能となる。 This effect makes it possible to solve the following problems. That is, in a semiconductor package design in which a plurality of components such as the semiconductor element 1 are installed on the wiring board 5, when the sealing resin 6 is spread over a region on the board on which the semiconductor element 1 is not mounted, it is spread. It is necessary to secure the dimensions as room, and it is possible to solve the problem that it is an obstacle to high integration and high density of the semiconductor element 1.

以下に、上記に示した半導体パッケージを得るまでの工程の例を、一般的なＣＵＦ工法の手順に沿って説明する。 An example of the process of obtaining the above-mentioned semiconductor package will be described below along with the procedure of a general CUF method.

一般的なＣＵＦ工法の手順としては、先ず、半導体素子１に設置された複数の電極２と、配線基板５に設置された複数の電極４が、通電できるように接合を行う（接合工程）。接合の方法には、はんだを用いた蒸着法あるいは電気メッキ法がある。半導体素子１の電極２と配線基板５の電極４の片方、または両方に設けられているはんだ材料が、加熱溶融と冷却によって電極２と４を接合する。 As a general procedure of the CUF method, first, a plurality of electrodes 2 installed on the semiconductor element 1 and a plurality of electrodes 4 installed on the wiring board 5 are joined so that they can be energized (joining step). The joining method includes a vapor deposition method using solder or an electroplating method. The solder material provided on one or both of the electrode 2 of the semiconductor element 1 and the electrode 4 of the wiring board 5 joins the electrodes 2 and 4 by heating, melting, and cooling.

このように電極２と４を接合した半導体素子１と配線基板５は、半導体素子１の対向面と配線基板５の対向面との間に所定の隙間を有する隙間構造を形成している。より具体的には、隙間構造の一部は、導電性材料９を介して、半導体素子１と配線基板５が接合している。 The semiconductor element 1 and the wiring board 5 to which the electrodes 2 and 4 are joined in this way form a gap structure having a predetermined gap between the facing surface of the semiconductor element 1 and the facing surface of the wiring board 5. More specifically, in a part of the gap structure, the semiconductor element 1 and the wiring board 5 are joined via the conductive material 9.

ＣＵＦ工法としては、接合の後に、この隙間構造の洗浄を行う（洗浄工程）。洗浄は、接合後にバンプ３の周囲にあるフラックス残渣の除去を目的としており、例えば、プラズマを用いた工法がある。また、洗浄不要のフラックスや、フラックスの無いバンプも存在し、それらを使用する場合などは、洗浄工程が不要となりうる。 As a CUF method, the gap structure is cleaned after joining (cleaning step). The purpose of cleaning is to remove the flux residue around the bump 3 after joining, and for example, there is a method using plasma. In addition, there are fluxes that do not require cleaning and bumps that do not have flux, and when they are used, the cleaning step may not be necessary.

本実施の形態では、次の工程で、液体状のコーティング材８ａを半導体素子１と配線基板５の隙間に流し、半導体素子１、配線基板５、導電性材料９の表面に塗布する工程を行う（塗布工程）。図６に一例を示す。半導体素子１の端部付近に、半導体素子１と配線基板５が形成する隙間構造に接するようコーティング材８ａを滴下し、毛細管現象を利用して半導体素子１と配線基板５の隙間にコーティング材８ａを充填する。 In the present embodiment, in the next step, a liquid coating material 8a is poured into the gap between the semiconductor element 1 and the wiring board 5 and applied to the surfaces of the semiconductor element 1, the wiring board 5, and the conductive material 9. (Applying process). An example is shown in FIG. A coating material 8a is dropped near the end of the semiconductor element 1 so as to be in contact with the gap structure formed by the semiconductor element 1 and the wiring board 5, and the coating material 8a is dropped in the gap between the semiconductor element 1 and the wiring board 5 by utilizing the capillary phenomenon. To fill.

コーティング材８ａを、コーティング層８の形成に必要な分量のみ残し、余剰分を排出するためには、排出工程が必要となる。排出工程の一例を図７に示す。半導体素子１の一部に、半導体素子１よりもコーティング材８ａに対する接触角が同等か、それより小さいダミー半導体素子１２を隣接しておく。ダミー半導体素子１２が有ると、毛細管現象によって、コーティング材８ａは、半導体素子１、配線基板５、導電性材料９を濡らしながら、最終的にダミー半導体素子１２まで到達する。そして、コーティング材８ａは、半導体素子１の対向面と、配線基板５の対向面と、導電性材料９の表面を全体的に覆うように層状に残存する。 A discharge step is required in order to leave only the amount of the coating material 8a necessary for forming the coating layer 8 and discharge the surplus. An example of the discharge process is shown in FIG. A dummy semiconductor element 12 having a contact angle equal to or smaller than that of the semiconductor element 1 with respect to the coating material 8a is adjacent to a part of the semiconductor element 1. When the dummy semiconductor element 12 is present, the coating material 8a finally reaches the dummy semiconductor element 12 while wetting the semiconductor element 1, the wiring board 5, and the conductive material 9 due to the capillary phenomenon. Then, the coating material 8a remains in a layered manner so as to completely cover the facing surface of the semiconductor element 1, the facing surface of the wiring board 5, and the surface of the conductive material 9.

このとき、ダミー半導体素子１２としては、例えば、表面をポリイミド系樹脂等で覆ったシリコン系材料、あるいは、プラズマなどにより表面活性処理を行いコーティング材８ａに対する接触角を小さくした半導体部材がある。 At this time, the dummy semiconductor element 12 includes, for example, a silicon-based material whose surface is covered with a polyimide-based resin or the like, or a semiconductor member whose surface is subjected to surface activation treatment with plasma or the like to reduce the contact angle with respect to the coating material 8a.

その後、熱などによるコーティング材の硬化処理を行い、ダミー半導体素子１２と配線基板５が形成する隙間構造に、コーティング材８ａを固定する。固定後、ダミー半導体素子１２と硬化したコーティング材を、切除面１３に沿って、マイクロカッターあるいはナノカッターにて切除する。最終的に、半導体素子１の対向面と、配線基板５の対向面と、導電性材料９の３部材にコーティング層８が設置された構造を得る。 After that, the coating material is cured by heat or the like, and the coating material 8a is fixed in the gap structure formed by the dummy semiconductor element 12 and the wiring board 5. After fixing, the dummy semiconductor element 12 and the cured coating material are cut along the cut surface 13 with a microcutter or a nanocutter. Finally, a structure is obtained in which the coating layer 8 is installed on the facing surface of the semiconductor element 1, the facing surface of the wiring board 5, and the three members of the conductive material 9.

マイクロカッターあるいはナノカッターを用いない、または使用を減らすダミー半導体素子１２と余剰コーティング材の除去方法としては、後に切除する面への事前処理がある。例えば、ダミー半導体素子１２と対する配線基板５に、シート状の部材を配置しておき、余剰コーティング材がシート部材の上に固定されるよう設計しておく。余剰コーティング材の固定後、シート部材を余剰コーティング材ごと切除する方法がある。シート部材としては、基板表面への接着性が低い、かつ、硬化後のコーティング材との接着性が高い材料が好ましく、樹脂材料、または、表面を樹脂材料にて覆った無機材料が考えられる。 As a method for removing the dummy semiconductor element 12 and the excess coating material without using or reducing the use of a microcutter or a nanocutter, there is a pretreatment on the surface to be cut later. For example, a sheet-shaped member is arranged on the wiring board 5 facing the dummy semiconductor element 12, and the surplus coating material is designed to be fixed on the sheet member. After fixing the surplus coating material, there is a method of cutting off the sheet member together with the surplus coating material. As the sheet member, a material having low adhesiveness to the substrate surface and high adhesiveness to the coating material after curing is preferable, and a resin material or an inorganic material whose surface is covered with a resin material can be considered.

ダミー半導体素子１２を用いない上記以外の余剰コーティング材の排出工程としては、いずれもコーティング材８ａの充填後でかつ硬化前において、スポイト等の吸い込み操作による除去方法、局所風を発生させた吹き飛ばしによる除去方法、繊維材料等を接触させた浸透による除去方法、パッケージ構造の移動、振動、回転などによるコーティング材の慣性を用いた除去方法が採用できる。 The excess coating material discharge steps other than the above, which do not use the dummy semiconductor element 12, are all based on a removal method by suction operation of a dropper or the like after filling the coating material 8a and before curing, and blowing off by generating a local wind. A removal method using a penetration method in which a fiber material or the like is brought into contact, a removal method using the inertia of the coating material due to movement, vibration, rotation, etc. of the package structure can be adopted.

このようにしてコーティング層８を設けた後に、一般的なＣＵＦ工法と同様に、封止樹脂６の充填及び硬化を行う（封止工程）。充填の方法としては、半導体素子１の端部付近に、隙間構造に接するように、熱硬化前の液体状の封止樹脂６を滴下し、毛細管現象によって封止樹脂６の流れを起こす。封止樹脂６が充填された後、封止樹脂６の熱硬化を行う。使用する封止樹脂６に応じて、硬化時間や硬化温度といった熱硬化工程の条件は異なる。封止樹脂６の熱硬化により封止工程が完了し、図５に示すコーティング層８が設けられた半導体パッケージを得る。 After the coating layer 8 is provided in this way, the sealing resin 6 is filled and cured in the same manner as in the general CUF method (sealing step). As a filling method, a liquid sealing resin 6 before thermosetting is dropped near the end of the semiconductor element 1 so as to be in contact with the gap structure, and the sealing resin 6 flows due to a capillary phenomenon. After the sealing resin 6 is filled, the sealing resin 6 is thermally cured. The conditions of the thermosetting process such as the curing time and the curing temperature differ depending on the sealing resin 6 used. The sealing step is completed by thermosetting the sealing resin 6, and a semiconductor package provided with the coating layer 8 shown in FIG. 5 is obtained.

また、コーティング材８ａに気体状の材料を用いる方法でも、図５に示す半導体パッケージが得られる。この場合、例えば、蒸着による方法があり、この場合のコーティング材としては、窒化シリコンなどの無機材料、また、ポリイミド、ポリアミドなどの樹脂材料がある。封止樹脂６との馴染みの良さから、これらの材料の中では、配線基板５または半導体素子１の表面層に多用されるポリイミドなどの樹脂材料が望ましい。 Further, the semiconductor package shown in FIG. 5 can also be obtained by a method using a gaseous material for the coating material 8a. In this case, for example, there is a method by vapor deposition, and the coating material in this case includes an inorganic material such as silicon nitride and a resin material such as polyimide and polyamide. Among these materials, a resin material such as polyimide, which is often used for the surface layer of the wiring board 5 or the semiconductor element 1, is desirable because of its good compatibility with the sealing resin 6.

樹脂材料であるポリイミドの蒸着としては、薄膜作製用途等に用いられる全方向蒸着重合法が適用できる。これは、過熱した真空チャンバ内に、コーティング前の半導体パッケージを配置し、チャンバに過熱したモノマーを封入することで、気化したモノマーが半導体パッケージ表面に付着し、膜を形成するものである。過熱封入するモノマーとしては、無水ピロメリット酸、オキシジアニリンなどが用いられる。 As the vapor deposition of polyimide, which is a resin material, an omnidirectional vapor deposition polymerization method used for thin film production and the like can be applied. In this method, a semiconductor package before coating is placed in a superheated vacuum chamber, and the superheated monomer is sealed in the chamber, so that the vaporized monomer adheres to the surface of the semiconductor package to form a film. As the monomer to be overheated, pyromellitic anhydride, oxydianiline and the like are used.

コーティング材を塗布する半導体素子１と配線基板５の隙間面、及び導電性材料９の表面以外を蒸着前に覆うことで、目的の各面に限ってコーティング層８を設けることができる。このようにしてコーティング層８を設けた後に、封止工程を行い、図５のような半導体パッケージが得られる。 By covering the gap surface between the semiconductor element 1 and the wiring board 5 to which the coating material is applied and the surface of the conductive material 9 before vapor deposition, the coating layer 8 can be provided only on each target surface. After the coating layer 8 is provided in this way, a sealing step is performed to obtain a semiconductor package as shown in FIG.

（実施形態２）
以下に、本発明の実施形態２を図８、図９、図１０を用いて説明する。
図８、図９、図１０に示した半導体パッケージは、実施形態１に記載した半導体素子１、配線基板５、封止樹脂６、電極２及び４、バンプ３、コーティング層８と同様の部材からなる。実施形態２は、これらの図に示されるように、電極２及び４、バンプ３などの導電性材料９の一部が、コーティング層８によって覆われているものである。また、このとき、図９のように、ピラー７が設置されるなど、異なる配置の導電性材料９でもよい。 (Embodiment 2)
Hereinafter, Embodiment 2 of the present invention will be described with reference to FIGS. 8, 9, and 10.
The semiconductor package shown in FIGS. 8, 9, and 10 is made of the same members as the semiconductor element 1, the wiring board 5, the sealing resin 6, the electrodes 2 and 4, the bump 3, and the coating layer 8 described in the first embodiment. Become. In the second embodiment, as shown in these figures, a part of the conductive material 9 such as the electrodes 2 and 4 and the bump 3 is covered with the coating layer 8. Further, at this time, as shown in FIG. 9, the conductive material 9 having a different arrangement such as the pillar 7 being installed may be used.

このうち、特に図８は、導電性材料９のうちの電極４と封止樹脂６の間にコーティング層８を設けた場合の半導体パッケージである。この場合、コーティング層８を設ける電極は、半導体素子１側の電極２と、配線基板５側の電極４のいずれか一方、またはその両方でも良い。また、コーティング層８は、電極２または電極４の一部を被覆するのみでも良い。 Of these, FIG. 8 is a semiconductor package in which the coating layer 8 is provided between the electrode 4 and the sealing resin 6 of the conductive material 9. In this case, the electrode on which the coating layer 8 is provided may be either one or both of the electrode 2 on the semiconductor element 1 side and the electrode 4 on the wiring board 5 side. Further, the coating layer 8 may only cover a part of the electrode 2 or the electrode 4.

また、図９は、半導体素子１と配線基板５の隙間にピラー７があり、導電性材料９のうちのピラー７と封止樹脂６の間にコーティング層８を設けた場合の半導体パッケージである。ピラー７は、配線基板５の電極と半導体素子１の電極の少なくとも一方から突出する構成を有する。また、コーティング層８は、ピラー７の表面全体を被覆しているが、ピラー７の一部を被覆するのみでも良い。例えば、ピラー７の表面のうち、半導体素子１と配線基板５の隙間に封止樹脂６が流し込まれる方向の上流側のみ、あるいは、下流側のみに設けてもよい。これにより、ピラー７の下流側に積極的に封止樹脂６を流し込ませることができ、かかる位置におけるボイドの発生を効果的に抑制できる。 Further, FIG. 9 is a semiconductor package in which a pillar 7 is provided in a gap between the semiconductor element 1 and the wiring board 5, and a coating layer 8 is provided between the pillar 7 and the sealing resin 6 of the conductive material 9. .. The pillar 7 has a structure that projects from at least one of the electrode of the wiring board 5 and the electrode of the semiconductor element 1. Further, although the coating layer 8 covers the entire surface of the pillar 7, it may be sufficient to cover only a part of the pillar 7. For example, on the surface of the pillar 7, it may be provided only on the upstream side in the direction in which the sealing resin 6 is poured into the gap between the semiconductor element 1 and the wiring board 5, or only on the downstream side. As a result, the sealing resin 6 can be positively poured into the downstream side of the pillar 7, and the generation of voids at such a position can be effectively suppressed.

また、図１０は、導電性材料９のうちのバンプ３と封止樹脂６の間にコーティング層８を設けた場合の半導体パッケージである。また、コーティング層８は、バンプ３の表面全体を被覆しているが、バンプ３の一部を被覆するのみでも良い。例えば、バンプ３の表面のうち、半導体素子１と配線基板５の隙間に封止樹脂６が流し込まれる方向の上流側のみ、あるいは、下流側のみに設けてもよい。これにより、バンプ３の下流側に積極的に封止樹脂６を流し込ませることができ、かかる位置におけるボイドの発生を効果的に抑制できる。 Further, FIG. 10 is a semiconductor package in which the coating layer 8 is provided between the bump 3 and the sealing resin 6 of the conductive material 9. Further, although the coating layer 8 covers the entire surface of the bump 3, it may cover only a part of the bump 3. For example, on the surface of the bump 3, it may be provided only on the upstream side in the direction in which the sealing resin 6 is poured into the gap between the semiconductor element 1 and the wiring board 5, or only on the downstream side. As a result, the sealing resin 6 can be positively poured into the downstream side of the bump 3, and the generation of voids at such a position can be effectively suppressed.

図８、図９、図１０に示す半導体パッケージが示す効果は、実施形態１の記載と同様のものである。 The effects shown by the semiconductor packages shown in FIGS. 8, 9 and 10 are the same as those described in the first embodiment.

以下に、上記に示した半導体パッケージを得るまでの工程の例を説明する。
図８または図９に示される半導体パッケージを得る方法としては、例えば、半導体素子１と配線基板５を接合する前に、半導体素子１や配線基板５にある電極２、電極４またはピラー７といった導電性材料９に対し、コーティング材を塗布する方法がある。この場合、液体または気体状のコーティング材の材料としては、実施形態１に記載のものが挙げられる。 An example of the process until the semiconductor package shown above is obtained will be described below.
As a method of obtaining the semiconductor package shown in FIG. 8 or 9, for example, before joining the semiconductor element 1 and the wiring board 5, the semiconductor element 1 or the electrode 2, the electrode 4 or the pillar 7 on the wiring board 5 is conductive. There is a method of applying a coating material to the sex material 9. In this case, examples of the material of the liquid or gaseous coating material include those described in the first embodiment.

液体状のコーティング材の塗布は、配置した半導体素子１や配線基板５の導電性材料９に、ディスペンサからコーティング材を滴下する方法で行うことができる。また、別の方法として、あらかじめコーティング材を付着させたブラシや針などの部材を用い、導電性材料９に塗布することができる。 The liquid coating material can be applied by dropping the coating material from the dispenser onto the conductive material 9 of the arranged semiconductor element 1 or the wiring board 5. Further, as another method, it can be applied to the conductive material 9 by using a member such as a brush or a needle to which a coating material is attached in advance.

また、気体状のコーティング材の塗布は、実施形態１と同様、全方向蒸着重合法などの蒸着を用いる方法がある。 Further, as for the application of the gaseous coating material, there is a method using thin film deposition such as an omnidirectional thin film deposition polymerization method as in the first embodiment.

上記のような塗布により、導電性材料９の一部または全部が覆われる。塗布後、接合を行った際に、導電性材料９が被覆されたことによって、半導体素子１と配線基板５の間の導電性が失われる場合は、コーティング材の部分排除が必要になる。 The coating as described above covers a part or all of the conductive material 9. If the conductivity between the semiconductor element 1 and the wiring board 5 is lost due to the coating of the conductive material 9 when the bonding is performed after the coating, it is necessary to partially remove the coating material.

コーティング材の部分排除について、導電性材料９のコーティング材を、マイクロカッターあるいはナノカッターにて切除する方法がある。また、塗布工程前に、シート部材などの被覆物で接合面のみを覆い、塗布工程後に被覆物を除去することで、接合面へのコーティング材の塗布を防ぐ方法もある。 Regarding partial elimination of the coating material, there is a method of cutting the coating material of the conductive material 9 with a microcutter or a nanocutter. Further, there is also a method of preventing the coating material from being applied to the joint surface by covering only the joint surface with a coating material such as a sheet member before the coating process and removing the coating material after the coating process.

このようにしてコーティング層８を設けた後に、封止工程を行うことにより、図８または図９のような半導体パッケージが得られる。 By performing the sealing step after providing the coating layer 8 in this way, the semiconductor package as shown in FIG. 8 or 9 can be obtained.

図１０に示される半導体パッケージを得る方法としては、例えば、接合に用いるはんだペーストの成分を調整し、接合中にコーティング層８を設ける方法がある。はんだは、樹脂材料を含むはんだペーストのはんだ付けにより構成され、コーティング層８は、はんだ付けによってはんだの表面に析出した樹脂材料により形成される。 As a method of obtaining the semiconductor package shown in FIG. 10, for example, there is a method of adjusting the components of the solder paste used for bonding and providing the coating layer 8 during bonding. The solder is composed of soldering a solder paste containing a resin material, and the coating layer 8 is formed of the resin material deposited on the surface of the solder by the soldering.

一般的に接合では、配線基板５の電極４などにはんだ材料を印刷配置し、リフローによりはんだ材料を熱溶融させる。溶融により、電極４とはんだが金属結合を形成し、硬化することで接合がなされている。図１０に示されるコーティング層８を得るには、樹脂材料を混合したはんだペーストを使用し、はんだの硬化時にはんだ表面に樹脂材料を析出させることで、コーティング層８とする。この場合、はんだペーストとしては、例えば、エポキシと、硬化剤を含んだ材料が用いられる。 Generally, in joining, a solder material is printed and arranged on an electrode 4 or the like of a wiring board 5, and the solder material is hot-melted by reflow. By melting, the electrode 4 and the solder form a metal bond and are hardened to form a bond. In order to obtain the coating layer 8 shown in FIG. 10, a solder paste mixed with a resin material is used, and the resin material is deposited on the surface of the solder when the solder is cured to form the coating layer 8. In this case, as the solder paste, for example, a material containing epoxy and a curing agent is used.

このようにしてコーティング層８を設けた後に、封止工程を行うことにより、図１０のような半導体パッケージが得られる。 By performing the sealing step after providing the coating layer 8 in this way, the semiconductor package as shown in FIG. 10 can be obtained.

（実施形態３）
以下に、本発明の実施形態３を、図１１を用いて説明する。
図１１に示した半導体パッケージは、実施形態１および２に記載した半導体素子１と、配線基板５と、封止樹脂６と、電極２及び４と、バンプ３と、コーティング層８と同様の部材からなる。実施形態３は、図１１に示されるように、導電性材料９が全てコーティング層８によって覆われているものである。 (Embodiment 3)
Hereinafter, Embodiment 3 of the present invention will be described with reference to FIG.
The semiconductor package shown in FIG. 11 includes the semiconductor element 1 described in the first and second embodiments, the wiring board 5, the sealing resin 6, the electrodes 2 and 4, the bumps 3, and the same members as the coating layer 8. Consists of. In the third embodiment, as shown in FIG. 11, the conductive material 9 is entirely covered with the coating layer 8.

図１１に示す半導体パッケージが示す効果は、実施形態１および２の記載と同様のものである。従って、封止樹脂６がコーティング層８で被覆された導電性材料９の各部分箇所に示す接触角が、必ずしも同等である必要はなく、コーティング層８が無い場合に比べ、半導体素子１、配線基板５、導電性材料９に示す接触角の差が少なくなれば良い。 The effect shown by the semiconductor package shown in FIG. 11 is the same as that described in the first and second embodiments. Therefore, the contact angles shown at each portion of the conductive material 9 in which the sealing resin 6 is coated with the coating layer 8 do not necessarily have to be the same, and the semiconductor element 1 and the wiring are compared with the case where the coating layer 8 is not provided. It suffices if the difference between the contact angles shown in the substrate 5 and the conductive material 9 is small.

ゆえに、本実施形態の半導体パッケージとしては、コーティング層８が、電極２と、電極４と、バンプ３と、ピラーを有する場合のピラー７とからなる導電性材料９の一部を覆うのみでも良く、また、コーティング層８の材料または成分は、被覆箇所によってばらつきが生じてもよい。 Therefore, in the semiconductor package of the present embodiment, the coating layer 8 may only cover a part of the conductive material 9 including the electrode 2, the electrode 4, the bump 3, and the pillar 7 when the pillar is provided. Further, the material or component of the coating layer 8 may vary depending on the coating location.

図１１に示す半導体パッケージを得る方法としては、例えば、実施形態２にあるはんだペーストによる接合箇所へのコーティング層８の設置と、電極２と、電極４またはピラー７へのコーティング層８の設置を併用する方法がある。この場合、それぞれの部位へのコーティング層８の設置方法は、実施形態２に記載のものと同様である。 As a method of obtaining the semiconductor package shown in FIG. 11, for example, installation of the coating layer 8 on the joint portion by the solder paste according to the second embodiment and installation of the coating layer 8 on the electrode 2 and the electrode 4 or the pillar 7 are performed. There is a method to use together. In this case, the method of installing the coating layer 8 on each portion is the same as that described in the second embodiment.

コーティング層８を設けた後に、封止工程を行った際、図１１のような半導体パッケージが得られる。 When the sealing step is performed after the coating layer 8 is provided, the semiconductor package as shown in FIG. 11 is obtained.

以上、本発明の実施形態について詳述したが、本発明は、前記の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の精神を逸脱しない範囲で、種々の設計変更を行うことができるものである。例えば、前記した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、また、ある実施形態の構成に他の実施形態の構成を加えることも可能である。さらに、各実施形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。 Although the embodiments of the present invention have been described in detail above, the present invention is not limited to the above-described embodiments, and various designs are designed without departing from the spirit of the present invention described in the claims. You can make changes. For example, the above-described embodiment has been described in detail in order to explain the present invention in an easy-to-understand manner, and is not necessarily limited to the one including all the described configurations. Further, it is possible to replace a part of the configuration of one embodiment with the configuration of another embodiment, and it is also possible to add the configuration of another embodiment to the configuration of one embodiment. Further, it is possible to add / delete / replace a part of the configuration of each embodiment with another configuration.

１・・・半導体素子
２・・・電極
３・・・バンプ（導電性バンプ）
４・・・電極
５・・・配線基板
６・・・封止樹脂
７・・・ピラー
８・・・コーティング層
８ａ・・・コーティング材
９・・・導電性材料（導電性部材）
１０・・・封止樹脂の流れの向き
１１・・・ボイド
１２・・・ダミー半導体素子
１３・・・切除面 1 ... Semiconductor element 2 ... Electrode 3 ... Bump (conductive bump)
4 ... Electrode 5 ... Wiring substrate 6 ... Sealing resin 7 ... Pillar 8 ... Coating layer 8a ... Coating material 9 ... Conductive material (conductive member)
10 ... Direction of flow of sealing resin 11 ... Void 12 ... Dummy semiconductor element 13 ... Cut surface

Claims (5)

配線基板に半導体素子を実装した半導体パッケージであって、
前記配線基板と前記半導体素子との間の隙間に配置されて前記配線基板と前記半導体素子との間を導通接続する導電性部材と、
前記導電性部材の少なくとも一部を覆うコーティング層と、
前記隙間に充填される封止樹脂と、を備え、
前記コーティング層は、該コーティング層がない場合と比較して、前記導電性部材に対する前記封止樹脂の接触角と前記半導体素子に対する前記封止樹脂の接触角との差、及び、前記導電性部材に対する前記封止樹脂の接触角と前記配線基板に対する前記封止樹脂の接触角との差を少なくする樹脂材料によって構成されており、
前記導電性部材は、前記配線基板と前記半導体素子との間を導通接続するはんだを有し、
該はんだは、前記樹脂材料を含むはんだペーストのはんだ付けにより構成され、
前記コーティング層は、前記はんだ付けによって前記はんだの表面に析出した前記樹脂材料により形成されている
ことを特徴とする半導体パッケージ。 A semiconductor package in which semiconductor elements are mounted on a wiring board.
A conductive member arranged in a gap between the wiring board and the semiconductor element and conducting a conductive connection between the wiring board and the semiconductor element.
A coating layer that covers at least a part of the conductive member,
With a sealing resin filled in the gap,
The coating layer has a difference between the contact angle of the sealing resin with respect to the conductive member and the contact angle of the sealing resin with respect to the semiconductor element, and the conductive member as compared with the case where the coating layer is not provided. It is composed of a resin material that reduces the difference between the contact angle of the sealing resin with respect to the wiring board and the contact angle of the sealing resin with respect to the wiring board .
The conductive member has a solder for conducting and connecting between the wiring board and the semiconductor element.
The solder is composed of soldering a solder paste containing the resin material.
A semiconductor package characterized in that the coating layer is formed of the resin material deposited on the surface of the solder by the soldering . 前記導電性部材は、前記配線基板の電極と、前記半導体素子の電極と、を有し、
前記コーティング層は、前記配線基板の電極と前記半導体素子の電極の少なくとも一方でかつ少なくとも一部を覆うことを特徴とする請求項１に記載の半導体パッケージ。 The conductive member has an electrode of the wiring board and an electrode of the semiconductor element.
The semiconductor package according to claim 1, wherein the coating layer covers at least one and at least a part of the electrodes of the wiring board and the electrodes of the semiconductor element. 前記導電性部材は、前記配線基板と前記半導体素子との間を導通接続する導電性バンプを有し、
前記コーティング層は、前記導電性バンプの少なくとも一部を覆うことを特徴とする請求項１又は請求項２に記載の半導体パッケージ。 The conductive member has a conductive bump for conducting a conductive connection between the wiring board and the semiconductor element.
The semiconductor package according to claim 1 or 2, wherein the coating layer covers at least a part of the conductive bumps. 前記導電性部材は、前記配線基板の電極と前記半導体素子の電極の少なくとも一方から突出するピラーを有し、
前記コーティング層は、前記ピラーの少なくとも一部を覆うことを特徴とする請求項１から請求項３のいずれか一項に記載の半導体パッケージ。 The conductive member has pillars protruding from at least one of an electrode of the wiring board and an electrode of the semiconductor element.
The semiconductor package according to any one of claims 1 to 3, wherein the coating layer covers at least a part of the pillars. 前記コーティング層は、前記配線基板に対する前記半導体素子の対向面と、前記半導体素子に対する前記配線基板の対向面の少なくとも一方でかつ少なくとも一部に設けられていることを特徴とする請求項１から請求項４のいずれか一項に記載の半導体パッケージ。 The coating layer is provided according to claim 1, wherein the coating layer is provided on at least one and at least a part of the facing surface of the semiconductor element with respect to the wiring board and the facing surface of the wiring board with respect to the semiconductor element. Item 4. The semiconductor package according to any one of items 4.
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