JP6806426B2 - Gate drive device and power converter equipped with it - Google Patents
Gate drive device and power converter equipped with it Download PDFInfo
- Publication number
- JP6806426B2 JP6806426B2 JP2015076935A JP2015076935A JP6806426B2 JP 6806426 B2 JP6806426 B2 JP 6806426B2 JP 2015076935 A JP2015076935 A JP 2015076935A JP 2015076935 A JP2015076935 A JP 2015076935A JP 6806426 B2 JP6806426 B2 JP 6806426B2
- Authority
- JP
- Japan
- Prior art keywords
- gate drive
- signal line
- signal
- semiconductor module
- lambda
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 claims description 157
- 238000006243 chemical reaction Methods 0.000 claims description 32
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 7
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 6
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 claims description 3
- 229910003460 diamond Inorganic materials 0.000 claims description 3
- 239000010432 diamond Substances 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 229910002601 GaN Inorganic materials 0.000 claims 1
- 238000009499 grossing Methods 0.000 description 18
- 239000003990 capacitor Substances 0.000 description 17
- 230000007257 malfunction Effects 0.000 description 11
- 238000010992 reflux Methods 0.000 description 11
- 230000010355 oscillation Effects 0.000 description 10
- 230000001939 inductive effect Effects 0.000 description 9
- 230000004048 modification Effects 0.000 description 7
- 238000012986 modification Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 5
- 229910000859 α-Fe Inorganic materials 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000001052 transient effect Effects 0.000 description 4
- 238000003780 insertion Methods 0.000 description 3
- 230000037431 insertion Effects 0.000 description 3
- 230000001629 suppression Effects 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 238000004804 winding Methods 0.000 description 2
- 208000032368 Device malfunction Diseases 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000003190 augmentative effect Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Description
本発明は、電圧駆動型半導体素子を備えた半導体モジュールを駆動するゲート駆動装置及びそれを備えた電力変換装置に関する。 The present invention relates to a gate drive device for driving a semiconductor module including a voltage-driven semiconductor element and a power conversion device including the gate drive device.
特許文献1には、電力変換装置に用いられるゲート駆動回路が開示されている。また、特許文献2には、このようなゲート駆動回路を安定動作させるためにゲート駆動回路にコアを用いることが開示されている。
昨今、ワイドバンドギャップ半導体を用いた高性能なスイッチング素子が産業用途に実用化されてきている。例えば、ワイドバンドギャップ半導体を用いることでスイッチング動作を高速化したスイッチング素子(例えば、SiC−MOSFET等)が実用化されている。また、高耐圧化が図られたショットキーバリアダイオード(Schottky Barrier Diode:SBD)がSi−PN接合ダイオードの代替として実用化されている。 Recently, high-performance switching elements using wide bandgap semiconductors have been put into practical use in industrial applications. For example, a switching element (for example, SiC-MOSFET) whose switching operation is speeded up by using a wide bandgap semiconductor has been put into practical use. Further, a Schottky Barrier Diode (SBD) having a high withstand voltage has been put into practical use as an alternative to a Si-PN junction diode.
直流電圧を所望の周波数の交流電圧に変換するインバータや交流電圧を直流電圧に変換するPWMコンバータ等の電力変換装置に用いられゲート駆動回路が駆動する半導体モジュールは、寄生容量や寄生インダクタンスを持つ有限長の線路でゲート駆動回路と接続される。このような半導体モジュールを駆動するための回路配線網は、送受される信号の高周波域で多くの共振や反共振点を有している。半導体モジュールに設けられたスイッチング素子のスイッチング動作に伴ってこの回路配線網に生じる電圧振動や電流振動は、半導体モジュール、ゲート駆動回路及び回路配線網内に生じる寄生素子等を伝搬して様々な箇所で複雑な応答を示す。電力変換装置には、この複雑な応答に基づくノイズが発生し、半導体モジュールやゲート駆動回路が誤動作したり破損したりするという問題が生じる。ワイドバンドギャップ半導体などによる高速化が図られたスイッチング素子を備える半導体モジュールを用いることにより、上述のノイズに基づく半導体モジュールやゲート駆動回路の誤動作又は破損の問題が顕在化することが予想されている。 Semiconductor modules driven by gate drive circuits used in power conversion devices such as inverters that convert DC voltage to AC voltage of a desired frequency and PWM converters that convert AC voltage to DC voltage are finite with parasitic capacitance and parasitic inductance. It is connected to the gate drive circuit by a long line. The circuit wiring network for driving such a semiconductor module has many resonances and antiresonance points in the high frequency region of the transmitted / received signal. The voltage vibration and current vibration generated in this circuit wiring network due to the switching operation of the switching element provided in the semiconductor module propagate to the semiconductor module, the gate drive circuit, the parasitic element generated in the circuit wiring network, and the like, and various places. Shows a complex response. Noise based on this complicated response is generated in the power conversion device, which causes a problem that the semiconductor module and the gate drive circuit malfunction or are damaged. By using a semiconductor module equipped with a switching element whose speed is increased by a wide bandgap semiconductor or the like, it is expected that the problem of malfunction or breakage of the semiconductor module or gate drive circuit based on the above noise will become apparent. ..
本発明の目的は、誤動作及び破損を防止できるゲート駆動装置及びそれを用いた電力変換装置を提供することにある。 An object of the present invention is to provide a gate drive device capable of preventing malfunction and damage, and a power conversion device using the gate drive device.
上記目的を達成するために、本発明の一態様によるゲート駆動装置は、半導体モジュールのスイッチング動作を制御するゲート駆動回路と、前記ゲート駆動回路から出力される出力信号を前記半導体モジュールに送信する信号線と、前記信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ/8の範囲内に設けられた個別コアとを有することを特徴とする。 In order to achieve the above object, the gate drive device according to one aspect of the present invention has a gate drive circuit that controls the switching operation of the semiconductor module and a signal that transmits an output signal output from the gate drive circuit to the semiconductor module. wherein a line, and the wavelength of the resonant current occurring before SL signal line and lambda, to have a separate core provided in a range of ± lambda / 8 from the current peak point of the resonant current of the order component to be suppressed And.
また、上記目的を達成するために、本発明の他の態様によるゲート駆動装置は、複数の半導体モジュールのスイッチング動作を制御するゲート駆動回路と、前記ゲート駆動回路から出力される出力信号を分岐して前記複数の半導体モジュールに送信する信号分岐部と、前記信号分岐部で分岐された前記出力信号がそれぞれ送信される第2信号線と、前記第2信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ/8の範囲内に設けられた個別コアとを有することを特徴とする。 Further, in order to achieve the above object, the gate drive device according to another aspect of the present invention branches the gate drive circuit that controls the switching operation of a plurality of semiconductor modules and the output signal output from the gate drive circuit. a signal branching unit to be transmitted to the plurality of semiconductor modules Te, a second signal line, wherein the output signal branched by the signal branching unit is transmitted respectively, the wavelength of the resonant current occurring before Symbol second signal line λ Then, it is characterized by having an individual core provided within a range of ± λ / 8 from the current peak point of the resonance current of the order component to be suppressed .
また、上記目的を達成するために、本発明のさらに他の態様によるゲート駆動装置は、複数の半導体モジュールのスイッチング動作を制御するゲート駆動回路と、前記ゲート駆動回路が出力する出力信号が送信される第1信号線と、前記第1信号線で送信された前記出力信号を分岐して前記複数の半導体モジュールに送信する信号分岐部と、前記第1信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ/8の範囲内に設けられた統括コアとを有することを特徴とする。 Further, in order to achieve the above object, in the gate drive device according to still another aspect of the present invention, a gate drive circuit that controls the switching operation of a plurality of semiconductor modules and an output signal output by the gate drive circuit are transmitted. a first signal line, and the signal branching portion in which the first signal line is transmitted in the output signal branched and the transmitting to the plurality of semiconductor modules, the wavelength of the resonant current occurring before Symbol first signal line λ that Then, it is characterized by having a control core provided within a range of ± λ / 8 from the current peak point of the resonance current of the order component to be suppressed .
また、上記目的を達成するために、本発明の一態様による電力変換装置は、上記いずれかの態様のゲート駆動装置の少なくとも一つを備えていることを特徴とする。 Further, in order to achieve the above object, the power conversion device according to one aspect of the present invention is characterized by including at least one of the gate drive devices according to any one of the above aspects.
本発明の態様によれば、誤動作及び破損を防止することができる。 According to the aspect of the present invention, malfunction and damage can be prevented.
本発明の一実施形態によるゲート駆動装置及び電力変換装置について図1から図10を用いて説明する。 The gate drive device and the power conversion device according to the embodiment of the present invention will be described with reference to FIGS. 1 to 10.
<電力変換装置>
まず、本実施形態による電力変換装置1について図1を用いて説明する。図1に示すように、電力変換装置1は、三相交流電源14から入力する三相交流電圧を全波整流して直流電圧に変換するコンバータ部15と、コンバータ部15で変換された直流電圧を平滑化する平滑用コンデンサ16と、平滑用コンデンサ16で平滑化された直流電圧を三相交流電圧に変換してモータ負荷(MT)29に出力するインバータ部10とを有している。モータ負荷29は、例えばファンやポンプなどのを駆動する三相誘導モータや三相同期モータである。
<Power converter>
First, the
コンバータ部15は、平滑用コンデンサ16に逆並列接続されて三相交流電源14から出力される三相交流電圧の各々が印加される6つのダイオード15a,15b,15c,15d,15e,15fを有している。ダイオード15a及びダイオード15bは直列に接続され、例えば三相交流電源14のU相電圧が印加される。ダイオード15aの陰極は平滑用コンデンサ16の正極側電極に接続され、ダイオード15aの負極は、ダイオード15bの陰極及び三相交流電源14のU相電圧の出力端子に接続されている。ダイオード15bの陽極は平滑用コンデンサ16の負極側電極に接続されている。
The
ダイオード15c及びダイオード15dは直列に接続され、例えば三相交流電源14のV相電圧が印加される。ダイオード15cの陰極は平滑用コンデンサ16の正極側電極に接続され、ダイオード15cの負極は、ダイオード15dの陰極及び三相交流電源14のV相電圧の出力端子に接続されている。ダイオード15dの陽極は平滑用コンデンサ16の負極側電極に接続されている。
The
ダイオード15e及びダイオード15fは直列に接続され、例えば三相交流電源14のW相電圧が印加される。ダイオード15eの陰極は平滑用コンデンサ16の正極側電極に接続され、ダイオード15eの負極は、ダイオード15fの陰極及び三相交流電源14のW相電圧の出力端子に接続されている。ダイオード15fの陽極は平滑用コンデンサ16の負極側電極に接続されている。ダイオード15a、ダイオード15c及びダイオード15eの陰極は互いに接続され、ダイオード15b、ダイオード15d及びダイオード15fの陽極は互いに接続されている。
The
インバータ部10は、コンバータ部15及び平滑用コンデンサ16で生成された直流電圧の正極側に接続された半導体モジュールユニット25a,25c,25eと、この直流電圧の負極側に接続された半導体モジュールユニット25b,25d,25fとを有している。半導体モジュールユニット25a及び半導体モジュールユニット25bは、この直流電圧の正極側と負極側との間に直列に接続されている。半導体モジュールユニット25c及び半導体モジュールユニット25dは、この直流電圧の正極側と負極側との間に直列に接続されている。半導体モジュールユニット25e及び半導体モジュールユニット25fは、この直流電圧の正極側と負極側との間に直列に接続されている。半導体モジュールユニット25a及び半導体モジュールユニット25bの接続部と、半導体モジュールユニット25c及び半導体モジュールユニット25dの接続部と、半導体モジュールユニット25e及び半導体モジュールユニット25fの接続部は、モータ負荷29にそれぞれ接続されている。詳細は後述するが、半導体モジュールユニット25a,25b,25c,25d,25e,25fはそれぞれ、複数の半導体モジュール(図1では不図示)を有している。
The
また、インバータ部10は、半導体モジュールユニット25aのスイッチング動作を制御するゲート駆動装置2aと、半導体モジュールユニット25bのスイッチング動作を制御するゲート駆動装置2bと、半導体モジュールユニット25cのスイッチング動作を制御するゲート駆動装置2cと、半導体モジュールユニット25dのスイッチング動作を制御するゲート駆動装置2dと、半導体モジュールユニット25eのスイッチング動作を制御するゲート駆動装置2eと、半導体モジュールユニット25fのスイッチング動作を制御するゲート駆動装置2fとを有している。
Further, the
半導体モジュールユニット25a及び半導体モジュールユニット25bは、例えばU相アームを構成し、半導体モジュールユニット25c及び半導体モジュールユニット25dは、例えばV相アームを構成し、半導体モジュールユニット25e及び半導体モジュールユニット25fは、例えばW相アームを構成している。したがって、インバータ部10は、これらのU相アーム、V相アーム及びW相アームが並列接続された三相ブリッジ回路と、U相アームのスイッチング動作を制御するゲート駆動装置2a,2bと、V相アームのスイッチング動作を制御するゲート駆動装置2c,2dと、W相アームのスイッチング動作を制御するゲート駆動装置2e,2fとを有している。半導体モジュールユニット25a,25c,25eはハイサイドスイッチを構成し、半導体モジュールユニット25b,25c,25fはローサイドスイッチを構成する。
The
ゲート駆動装置2aは、ゲート駆動回路20aと、ゲート駆動回路20aが出力する出力信号が送信される第1信号線に設けられた第1統括コア21aと、第1信号線で送信された出力信号を分岐して半導体モジュールユニット25aに送信する信号分岐部22aとを有している。また、ゲート駆動装置2aは、信号分岐部22aと半導体モジュールユニット25aとの間に設けられて分岐された出力信号が送信される第2信号線に設けられた第1個別コア23a,24aを有している。
The
ゲート駆動装置2bは、ゲート駆動回路20bと、ゲート駆動回路20bが出力する出力信号が送信される第1信号線に設けられた第1統括コア21bと、第1信号線で送信された出力信号を分岐して半導体モジュールユニット25bに送信する信号分岐部22bとを有している。また、ゲート駆動装置2bは、信号分岐部22bと半導体モジュールユニット25bとの間に設けられて分岐された出力信号が送信される第2信号線に設けられた第1個別コア23b,24bを有している。
The
ゲート駆動装置2cは、ゲート駆動回路20cと、ゲート駆動回路20cが出力する出力信号が送信される第1信号線に設けられた第1統括コア21cと、第1信号線で送信された出力信号を分岐して半導体モジュールユニット25cに送信する信号分岐部22cとを有している。また、ゲート駆動装置2cは、信号分岐部22cと半導体モジュールユニット25cとの間に設けられて分岐された出力信号が送信される第2信号線に設けられた第1個別コア23c,24cを有している。
The
ゲート駆動装置2dは、ゲート駆動回路20dと、ゲート駆動回路20dが出力する出力信号が送信される第1信号線に設けられた第1統括コア21dと、第1信号線で送信された出力信号を分岐して半導体モジュールユニット25dに送信する信号分岐部22dとを有している。また、ゲート駆動装置2dは、信号分岐部22dと半導体モジュールユニット25dとの間に設けられて分岐された出力信号が送信される第2信号線に設けられた第1個別コア23d,24dを有している。
The
ゲート駆動装置2eは、ゲート駆動回路20eと、ゲート駆動回路20eが出力する出力信号が送信される第1信号線に設けられた第1統括コア21eと、第1信号線で送信された出力信号を分岐して半導体モジュールユニット25eに送信する信号分岐部22eとを有している。また、ゲート駆動装置2eは、信号分岐部22eと半導体モジュールユニット25eとの間に設けられて分岐された出力信号が送信される第2信号線に設けられた第1個別コア23e,24eを有している。
The
ゲート駆動装置2fは、ゲート駆動回路20fと、ゲート駆動回路20fが出力する出力信号が送信される第1信号線に設けられた第1統括コア21fと、第1信号線で送信された出力信号を分岐して半導体モジュールユニット25fに送信する信号分岐部22fとを有している。また、ゲート駆動装置2fは、信号分岐部22fと半導体モジュールユニット25fとの間に設けられて分岐された出力信号が送信される第2信号線に設けられた第1個別コア23f,24fを有している。ゲート駆動装置2a,2b,2c,2d,2e,2fの詳細な構成については後述する。
The
インバータ部10は、制御部11を有している。制御部11は、ゲート駆動装置2a,2b,2c,2d,2e,2fのそれぞれに制御信号を出力するようになっている。ゲート駆動装置2a,2b,2c,2d,2e,2fは、制御部11から入力される制御信号に基いて、半導体モジュールユニット25a,25b,25c,25d,25e,25fのスイッチング動作を制御するための信号を生成する。
The
<ゲート駆動装置>
次に、ゲート駆動装置2bを例にとって、本実施形態によるゲート駆動装置の概略構成について、図1を参照しつつ図2を用いて説明する。図2では、理解を容易にするため、ゲート駆動装置2bの駆動対象である半導体モジュールユニット25bも併せて図示されている。なお、ゲート駆動装置2a,2c,2d,2e,2fは、ゲート駆動装置2bと同様の構成を有し、同様の機能を発揮するようになっている。
<Gate drive device>
Next, taking the
図2に示すように、ゲート駆動装置2bは、半導体モジュールユニット25bに設けられた複数(本例では2つ)の半導体モジュール251b,252bのスイッチング動作を制御するゲート駆動回路20bを有している。また、ゲート駆動装置2bは、ゲート駆動回路20bが出力する出力信号が送信される第1信号線26bと、第1信号線26bで送信された出力信号を分岐して半導体モジュール251b,252bに送信する信号分岐部22bを有している。また、ゲート駆動装置2bは、信号分岐部22bと半導体モジュール251b及び半導体モジュール252bのそれぞれとの間に設けられて分岐された出力信号が送信される第2信号線27b及び第2信号線28bを有している。さらに、ゲート駆動装置2bは、第1信号線26bに設けられた第1統括コア21bと、第2信号線27bに設けられた第1個別コア23bと、第2信号線28bに設けられた第1個別コア24bとを有している。第1統括コア21a及び第1個別コア23b,24bが配置される第1信号線26b及び第2信号線27b,28b上の位置については後述する。
As shown in FIG. 2, the
ゲート駆動回路20bは、制御部11(図1参照)からの制御信号が入力される増幅器200bと、増幅器200bが出力する信号が入力される出力抵抗201bとを有している。増幅器200bの入力端子(例えば非反転入力端子)は制御部11の出力端子に接続されている。増幅器200bの出力端子は出力抵抗201bの一端子に接続されている。出力抵抗201bを介して出力される信号がゲート駆動回路20bの出力信号となる。増幅器200bは、制御部11から入力される信号を増幅し、半導体モジュール251b,252bを駆動できる電圧レベルの信号を出力抵抗201bに出力するようになっている。
The
第1信号線26bは、ケーブル261bとケーブル262bとを撚り合わせたツイストペア構造を有している。ケーブル261bの一端は出力抵抗201bの他端子に接続されている。ケーブル262bの一端は増幅器200bの基準電位に接続されている。
The
第1統括コア21bは環状を有している。第1統括コア21bは例えばフェライトで形成されている。第1統括コア21bの内部空間には第1信号線26bが挿入されている。第1統括コア21bは、ゲート駆動回路20bの出力に対して半導体モジュール251b,252bを並列接続したことに伴って電力変換装置1の配線全体のコモンモードインピーダンスの低下分を補償するために設けられている。第1統括コア21bは、このコモンモードインピーダンスの低下分を補償するために、所定のインピーダンス値を有し、第1信号線26bの所定位置に固定されている。
The
信号分岐部22bには、第1信号線26bを構成するケーブル261b及びケーブル262bのそれぞれの他端が接続されている。信号分岐部22bは、外付ゲート駆動抵抗220b及び外付ゲート駆動抵抗221bを有している。外付ゲート駆動抵抗220b及び外付ゲート駆動抵抗221bのそれぞれの一端子は、ケーブル261bの他端にそれぞれ接続されている。信号分岐部22bは、ゲート駆動回路20bから入力される信号を単に分岐するだけである。このため、信号分岐部22bから出力される2つの出力信号は、ほぼ同じ信号波形を有している。
The other ends of the
第2信号線27bは、ケーブル271bとケーブル272bとを撚り合わせたツイストペア構造を有している。ケーブル271bの一端は、信号分岐部22bに設けられた外付ゲート駆動抵抗220bの他端子に接続されている。ケーブル272bの一端は、信号分岐部22bに接続されている。ケーブル272bの一端は、ケーブル262bの他端に電気的に接続されている。ケーブル271b及びケーブル272bのそれぞれの他端は半導体モジュールユニット25bに接続されている。
The
第2信号線28bは、ケーブル281bとケーブル282bとを撚り合わせたツイストペア構造を有している。ケーブル281bの一端は、信号分岐部22bに設けられた外付ゲート駆動抵抗221bの他端子に接続されている。ケーブル282bの一端は、信号分岐部22bに接続されている。ケーブル282bの一端は、ケーブル262bの他端に電気的に接続されている。ケーブル281b及びケーブル282bのそれぞれの他端は半導体モジュールユニット25bに接続されている。
The
第1個別コア23bは環状を有している。第1個別コア23bは例えばフェライトで形成されている。第1個別コア23bの内部空間には第2信号線27bが挿入されている。第1個別コア23bは、後述するコモンループの直列共振を抑制するために設けられている。第1個別コア23bは、この直列共振を抑制するために、所定のインピーダンス値を有し、第2信号線27bの所定位置に固定されている。
The first
第1個別コア24bは環状を有している。第1個別コア24bは例えばフェライトで形成されている。第1個別コア24bの内部空間には第2信号線28bが挿入されている。第1個別コア24bは、コモンループの直列共振を抑制するために設けられている。第1個別コア24bは、この直列共振を抑制するために、所定のインピーダンス値を有し、第2信号線28bの所定位置に固定されている。
The first
半導体モジュールユニット25bに設けられた半導体モジュール251b及び半導体モジュール252bは、モータ負荷29(図1参照)と平滑用コンデンサ16(図1参照)で生成された直流電圧の負極側との間で並列に接続されている。半導体モジュールユニット25bは、並列接続された半導体モジュール251b及び半導体モジュール252bを有することにより、高出力化が図られている。半導体モジュール251b及び半導体モジュール252bは、ゲート駆動回路20bから出力されて信号分岐部22bにおいて分岐された出力信号に基づいてスイッチング動作する。信号分岐部22bから出力される2つの出力信号はほぼ同じ信号波形を有している。このため、半導体モジュール251b及び半導体モジュール252bは、ほぼ同時にオフ状態からオン状態に切り替わるとともに、オン状態からオフ状態に切り替わるようになっている。
The
半導体モジュール251bは、N型のMOSFET510bと、MOSFET510bに逆並列接続された還流用ダイオード511bと、内蔵ゲート駆動抵抗512bとを有している。MOSFET510bのドレイン端子Dには、還流用ダイオード511bの陰極及びモータ負荷29が接続されている。MOSFET510bのソース端子Sには、還流用ダイオード511bの陽極と、コンバータ部15及び平滑用コンデンサ16で生成された直流電圧の正極側とが接続されている。MOSFET510bのゲート端子Gには、内蔵ゲート駆動抵抗512bの一端子が接続されている。内蔵ゲート駆動抵抗512bの他端子には、第2信号線27bのケーブル271bの他端が接続されている。
The
半導体モジュール252bは、N型のMOSFET520bと、MOSFET520bに逆並列接続された還流用ダイオード521bと、内蔵ゲート駆動抵抗522bとを有している。MOSFET520bのドレイン端子Dには、還流用ダイオード521bの陰極、MOSFET510bのドレイン端子D、還流用ダイオード511bの陰極及びモータ負荷29が接続されている。MOSFET520bのソース端子Sには、還流用ダイオード521bの陽極、MOSFET510bのソース端子S及び還流用ダイオード511bの陽極並びにコンバータ部15及び平滑用コンデンサ16で生成された直流電圧の負極側が接続されている。MOSFET520bのゲート端子Gに内蔵ゲート駆動抵抗522bの一端子が接続されている。内蔵ゲート駆動抵抗522bの他端子には、第2信号線28bのケーブル281bの他端が接続されている。
The
MOSFET510b及びMOSFET520bはそれぞれ、ワイドバンドギャップ半導体を有する高耐圧のトランジスタである。ワイドバンドギャップ半導体として例えばシリコンカーバイド(SiC)、窒化ガリウム(GaN)及びダイアモンドの少なくとも1つが用いられている。すなわち、MOSFET510b及びMOSFET520bはそれぞれ、SiC−MOSFETである。また、還流用ダイオード511b及び還流用ダイオード521bはそれぞれ、ワイドバンドギャップ半導体を用いた高耐圧のショットキーバリアダイオード(SBD)である。ワイドバンドギャップ半導体として例えばSiC、窒化ガリウム(GaN)及びダイアモンドの少なくとも1つが用いられている。すなわち、還流用ダイオード511b及び還流用ダイオード521bはそれぞれ、SiCショットキーバリアダイオード(SiC SBD)である。
The
なお、半導体モジュール251b,252bは、MOSFET及び還流用ダイオードのいずれか一方をワイドバンドギャップ半導体とし、他方はシリコン(Si)系の半導体とするハイブリッドとしてもよい。あるいは、MOSFET及び還流用ダイオードのいずれもSi系の半導体としてもよい。また、半導体モジュール251b,252bを構成するスイッチング素子はMOSFETに代えてIGBTとしてもよい。
The
<第1統括コア及び第1個別コアの配置位置>
次に、第1統括コア及び第1個別コアの配置位置について図1を参照しつつ図3から図10を用いて説明する。まず、第1個別コアの配置位置について説明する。第1個別コアは、電力変換装置1に設けられた全ての第2信号線上の同じ位置にそれぞれ配置されている。このため、以下、第1個別コア24bを例にとって第1個別コアの配置位置について説明する。
<Arrangement position of 1st control core and 1st individual core>
Next, the arrangement positions of the first integrated core and the first individual core will be described with reference to FIGS. 3 to 10 with reference to FIG. First, the arrangement position of the first individual core will be described. The first individual cores are respectively arranged at the same positions on all the second signal lines provided in the
半導体モジュール251b,252bのスイッチング動作に伴って生じる電圧振動及び電流振動は、主回路としての電力変換装置1やゲート駆動装置2a〜2f及び寄生素子などを伝搬して複雑な応答を示す。この複雑な応答の1つにコモンループ直列共振電流がある。コモンループ直列共振電流は、電力変換装置1に形成されるコモンループの直列共振によるソース電位変動を契機として発生する。
The voltage vibration and the current vibration generated by the switching operation of the
図3に示すように、半導体モジュール252bのスイッチング動作に基づいて、モータ負荷29(図1参照)から主電流ImがMOSFET520bのドレインソース間に流れる。主電流ImはMOSFET520bのソース端子Sからグランドに流れるため、ソース端子Sとグランドとの間に誘導インダクタンス523bが形成される。誘導インダクタンス523bは、MOSFET520bのソース端子S側が正極となりグランド側が負極となる。MOSFET520bのソース端子Sとグランドとの間には、浮遊容量100が形成されており、平滑用コンデンサ16の負極側電極とグランドとの間には、浮遊容量150が形成されている。また、ゲート駆動回路20の増幅器200b(図2参照)の正側の電源入力端子は、コンバータ部15及び平滑用コンデンサ16で生成された直流電圧の正極側に接続されている。このため、第1個別コア24bが設けられていない場合、電力変換装置1には、「グランド→浮遊容量100→誘導インダクタンス523b→MOSFET520b→ゲート駆動回路20b→平滑用コンデンサ16→グランド」という順にループするコモンループCLが形成される。
As shown in FIG. 3, a main current Im flows from the motor load 29 (see FIG. 1) between the drain and source of the
誘導インダクタンス523bが形成されることにより半導体モジュール252bと浮遊容量100との間には、誘導起電力が発生する。主電流Imの電流量は変動するため、誘導インダクタンス523bに基づく誘導起電力の向きと大きさも変動する。このため、コモンループCLには、この誘導起電力の向きと大きさに基づく交流電流が流れる。誘導インダクタンス523bのインダクタンス値の変動に伴ってコモンループCLにおいて直列共振が生じると、コモンループCLに流れる交流電流は急激に増加してピーク値(最大値)をとる。コモンループCLにおいて直列共振が発生し、交流電流の電流値が半導体モジュール252bやゲート駆動回路20bの定格電流を瞬間的に超えると、半導体モジュール252bやゲート駆動回路20bが誤動作や破損してしまう可能性がある。
Due to the formation of the induced
そこで、本実施形態によるゲート駆動装置2bは、コモンループCL上にコモンモードコアとして第1個別コア24bを有している。第1個別コア24bは、問題となる共振周波数や発振周波数において適切なインピーダンス特性を有している。第1個別コア24bをコモンループCLに挿入することにより、電力変換装置1のコモンモードインピーダンスが増加するので、誘導インダクタンス523bに基づく交流電流の共振や発振を制動することができる。例えば、1次直列共振による特性インピーダンス低下分を第1個別コア24bで補うことを考える。浮遊容量100の容量値をCsとし、誘導インダクタンス523bのインダクタンス値をLsとすると,第1個別コア24bの抵抗値Rsは、Rs≧√(Ls/Cs)を満たす値であることを必要とする。例えば、Cs=100pF、Ls=0.7μHとすると、第1個別コア24bの抵抗値Rsは、約83.7[Ω]以上であることを必要とする。
Therefore, the
ここで、図4中の1段目から7段目には、コモンループCLに生じるコモン直列共振信号の共振電圧及び共振電流の1次から7次の電圧波形V1,V2,V3,V4,V5,V6,V7及び1次から7次の電流波形I1,I2,I3,I4,I5,I6,I7が示されている。横軸は長さを示し、縦軸は電圧値及び電流値をそれぞれ最大値によって規格化して示している。図4中に示す双方向矢印は、共振電流の正負のピーク点(絶対値)から±λ/8の範囲を示している。λは、コモン直列共振信号の各次数での共振電流の波長を表している。コモンループCLに生じるコモン直列共振信号は、第1信号線26b及び第2信号線27b,28bの少なくとも一方に重畳するノイズ信号に相当する。
Here, in the first to seventh stages in FIG. 4, the first to seventh-order voltage waveforms V1, V2, V3, V4, V5 of the resonance voltage and the resonance current of the common series resonance signal generated in the common loop CL. , V6, V7 and 1st to 7th order current waveforms I1, I2, I3, I4, I5, I6, I7 are shown. The horizontal axis shows the length, and the vertical axis shows the voltage value and the current value standardized by the maximum values. The bidirectional arrows shown in FIG. 4 indicate the range of ± λ / 8 from the positive and negative peak points (absolute values) of the resonance current. λ represents the wavelength of the resonant current at each order of the common series resonant signal. The common series resonance signal generated in the common loop CL corresponds to a noise signal superimposed on at least one of the
本実施形態では、コモンループCLにおける直列共振を抑えるために、コモンループCLのインピーダンス低下点の近傍に第1個別コア24bが追加されている。コモンループCLのインピーダンス低下点は、共振電圧が最小となる点、換言すれば共振電流が最大となる点である。図4中の1段目から4段目に示すように、第1個別コア24bの配置位置P1は、1次から4次の電流波形I1,I2,I3,I4に対してコモンループCLのインピーダンス低下点の近傍である共振電流のピーク点から±λ/8の範囲内となる。
In the present embodiment, in order to suppress the series resonance in the common loop CL, the first
したがって、第1個別コア24bは、第2信号線28bに生じる共振電流に対し、抑制したい次数成分の共振電流の電流ピーク点から±λ/8の範囲内に設けられる。より具体的には、図5に示すように、第1個別コア24bは、第2信号線28bの全体(全長)L2のうちの半導体モジュール252bからλ/8の範囲内に相当する範囲ΔP1内に設けられる。また、範囲ΔP1は、第2信号線28bの全長L2の1/5の長さ(以下、単に「1/5長」と称する)に相当する。このため、換言すれば、第1個別コア24bは、第2信号線28bの全体(全長)L2のうちの半導体モジュール252bから1/5長に相当する範囲内に設けられる。
Therefore, the first
5次以上の高次共振を抑制する場合にも、第1個別コアは、範囲ΔP1内に設けられる。しかしながら、5次以上の高次共振ほど高周波となって波長λの値が短くなるので、第1個別コアを挿入することによって直列共振の抑制効果を得やすい位置が狭くなる。このため、半導体モジュール252bの構造によっては、MOSFET520bの直近に第1個別コアが挿入し難い場合がある。この高次共振が特に問題となってコモンループCLのインピーダンス値が不足する場合には、異なるインピーダンス低下点に第1個別コアを挿入してもよい。例えば、5次から7次共振を抑制したいがMOSFET520bの直近(例えばMOSFET520bから第2信号線28bの全体の長さの1/10の長さの範囲)に第1個別コアが挿入し難い場合は、第2信号線28bの全体の長さの1/3に相当する位置に第1個別コアが設けられてもよい。第2信号線28bの全体の長さの1/3に相当する位置は、図4中の5段目から7段目に示す配置位置P2に相当する。図4に示すように、配置位置P2では、5次及び7次の電流波形I5,I7の信号レベルは、最大レベルの約1/2となり、6次の電流波形I6の信号レベルは0となっている。このため、配置位置P2では、5次から7次の共振電流の電流値が相対的に小さくなるため、第1個別コアを配置位置P2に配置するとコモンループCLにおける直列共振を効果的に抑制できる。
The first individual core is also provided within the range ΔP1 when suppressing the fifth-order or higher-order resonance. However, the higher the fifth-order resonance, the higher the frequency and the shorter the value of the wavelength λ. Therefore, by inserting the first individual core, the position where the effect of suppressing the series resonance is easily obtained becomes narrower. Therefore, depending on the structure of the
したがって、図5に示すように、第1個別コア34bは、第2信号線28bの全体(全長)L2のうちの半導体モジュール252bから1/3の長さに相当する配置位置P2に設けられる。また、配置位置P2は、第2信号線28bの全長L2の1/3の長さ(以下、単に「1/3長」と称する)に相当する。このため、換言すれば、第1個別コア34bは、第2信号線28bの全体(全長)L2のうちの半導体モジュール252bから1/3長に相当する位置に設けられる。
Therefore, as shown in FIG. 5, the first
高次共振ほど周波数帯域が増加するため、第1個別コアの形成材料に周波数特性のよい材料を選ばなければならない。第1個別コアに巻き回す第2信号線のターン数を増やすと、インピーダンス値はターン数の二乗に比例して増加する。しかしながら、第2信号線を第1個別コアに巻き回すとターン巻線間に生じる浮遊容量の影響によって高周波域でコモンモード特性が劣化する。このため、高次共振を抑制するために追加する第2個別コアは、ターン数を増やしてインピーダンス値を増加させることは難しい。これに対し、ゲート駆動装置2bは、ターン数を増やすのではなく、半導体モジュール252bから第2信号線28bの全長L2の1/3長に相当する第2信号線28bの位置に第1個別コア34bを設けることにより、5次以上の高次共振を抑制できる。これにより、ゲート駆動装置2bは、ターン巻線間に生じる浮遊容量の影響を生じさせずに高次共振を抑制し、誤動作及び破損を防止できる。
Since the frequency band increases as the higher-order resonance increases, a material with good frequency characteristics must be selected as the material for forming the first individual core. When the number of turns of the second signal line wound around the first individual core is increased, the impedance value increases in proportion to the square of the number of turns. However, when the second signal line is wound around the first individual core, the common mode characteristics deteriorate in the high frequency region due to the influence of stray capacitance generated between the turn windings. Therefore, it is difficult to increase the number of turns and the impedance value of the second individual core added to suppress the higher-order resonance. On the other hand, the
第1個別コア24b及び第1個別コア34bの両方が第2信号線28bに設けられてもよい。例えば、第1個別コア24bが範囲ΔP1内に設けられ、第1個別コア34bが配置位置P2に設けられてもよい。これにより、第2信号線28bに生じる共振信号、すなわちコモンループCLに生じるコモン直列共振信号をさらに抑制できる。
Both the first
図5に示すように、ゲート駆動装置2bは、第2信号線28bの全体(全長)L2のうちの信号分岐部22bからλ/8の範囲内である範囲ΔP1内に設けられた第2個別コア240b及び1/3の配置位置P2に設けられた第2個別コア340bの少なくともいずれか一方を有していてもよい。第1個別コア24b又は第1個別コア24b,34bに加えて第2個別コア240b及び第2個別コア340bの少なくとも一方を有することにより、第2信号線28に生じる共振信号、すなわちコモンループCLに生じるコモン直列共振信号をさらに抑制できる。
As shown in FIG. 5, the
<変形例>
ここで、本実施形態の変形例による電力変換装置及びゲート駆動装置について図6を用いて説明する。本実施形態による電力変換装置1は、半導体モジュール251b,252bが並列接続され、ゲート駆動装置2bと半導体モジュールユニット25bとの間に信号分岐部22bを有している。これに対し、本変形例による電力変換装置は、図1に示す電力変換装置1とほぼ同様の全体構成を有するものの、半導体モジュールユニットが単一の半導体モジュールを有するとともに、信号分岐部22bを有していない。すなわち、本変形例によるゲート駆動装置2bは、単一の半導体モジュール252bを駆動するようになっており、図6に示すように、ゲート駆動装置2bに設けられたゲート駆動回路20bから出力される出力信号を信号線41を介して半導体モジュールユニットに設けられた半導体モジュール253に送信するようになっている。
<Modification example>
Here, the power conversion device and the gate drive device according to the modified example of the present embodiment will be described with reference to FIG. In the
半導体モジュール253は、半導体モジュール251bや半導体モジュール252bと同様の構成を有している。また、信号線41は、第1信号線26bや第2信号線27b,28bと同様に、ケーブル411とケーブル412とを撚り合わせたツイストペア構造を有している。ケーブル411は、ゲート駆動回路20bに備えられた出力抵抗201b(図6では不図示)と半導体モジュール253に設けられた内蔵ゲート駆動抵抗(不図示)とを接続している。また、ケーブル412は、ゲート駆動回路20bに備えられた増幅器200bの基準電位と半導体モジュール253に設けられたMOSFETのソース端子及び還流用ダイオードの陽極(いずれも不図示)とを接続している。
The
本変形例では、個別コアは、信号線41に発生し抑制したい次数成分の共振電流の電流ピーク点から±λ/8の範囲内に設けられる。例えば、1次から4次の共振電流に対しては、個別コアとして、信号線41の全体(全長)L3のうちの半導体モジュール253からλ/8の範囲内である範囲ΔP1内に第1個別コア61が設けられる。
In this modification, the individual cores are provided within the range of ± λ / 8 from the current peak point of the resonance current of the order component to be generated and suppressed in the
5次以上の高次共振を抑制する場合にも、第1個別コア61は範囲ΔP1内に設けられる。しかしながら、半導体モジュール253の構造によってMOSFETの直近に個別コア61が挿入し難い場合には、信号線41の全体の長さのうちの半導体モジュール253から1/3に相当する位置に第1個別コア(不図示)を追加して設けてもよい。また、この第1個別コアは、範囲ΔP1内に第1個別コア61を配置できる場合にも配置されてもよい。
The first
また、1次から4次の共振電流に対しては、個別コアとして、信号線41の全体の長さのうちのゲート駆動回路20bからλ/8の範囲内である範囲ΔP1内に第2個別コア610が設けられてもよい。さらに、5次以上の高次共振電流に対しては、信号線41の全体の長さのうちのゲート駆動回路20bから1/3に相当する位置に第2個別コア(不図示)を追加して設けてもよい。この第2個別コアは、範囲ΔP1内に第2個別コア610を配置できる場合にも配置されてもよい。また、第1個別コア61及び第2個別コア610のいずれも信号線41に設けてもよい。さらに、第1個別コア61及び第2個別コア610に加えて、信号線41の全長の1/3に相当する位置に配置する第1及び第2個別コアを適宜組み合わせて信号線41に設けてもよい。これにより、本変形例による電力変換装置及びゲート駆動装置は、上記と同様に誤動作及び破損を防止できる。
Further, for the 1st to 4th order resonance currents, as individual cores, the second individual core is within the range ΔP1 which is within the range of λ / 8 from the
<半導体モジュールを並列接続することによる問題及びその解決>
次に、半導体モジュール251b及び半導体モジュール252bを並列接続、すなわちMOSFET510b及びMOSFET520bを並列接続したことによる第1の問題点と、第1個別コア23b,24bによってその第1の問題点が解決されることについて図7を用いて説明する。
<Problems by connecting semiconductor modules in parallel and their solutions>
Next, the first problem caused by connecting the
複数のスイッチング素子を同時にスイッチ動作させる際、その複数のスイッチング素子の電気的特性(例えば、電子移動度や閾値電圧など)のばらつきにより、複数のスイッチング素子のスイッチングのタイミングがずれることが知られている。MOSFET510b,520bも同様に、MOSFET510b及びMOSFET520bの電気的特性のばらつきにより、それぞれのゲート端子Gに同じ信号波形の電圧が入力されても、スイッチング動作にタイミングずれが生じる場合がある。図7及び図8に示すように、MOSFET510b及びMOSFET520bのスイッチングのタイミングが互いにずれることにより、MOSFET510b,520bの電流変化率に応じた電圧降下がソース端子S側に誘導インダクタンス514b及び誘導インダクタンス524bとして生じる。これにより、並列接続されたMOSFET510b及びMOSFET520b間で過渡的な電位差が生じる。この過渡的な電位差によって、MOSFET510b及びMOSFET520bのソース端子S間でコモンモード横流が生じる。
It is known that when a plurality of switching elements are simultaneously switched, the switching timings of the plurality of switching elements are shifted due to variations in the electrical characteristics (for example, electron mobility and threshold voltage) of the plurality of switching elements. There is. Similarly, in the
誘導インダクタンス514b,524bのインダクタンス値をLeとし、MOSFET510b及びMOSFET520bの主電流スイッチング変化率をdi(s)/dtとすると、ソース端子Sに生じる電圧降下Veは、「Ve=Le×di(s)/dt」で表される。この電圧降下Veが過渡的に生じることで、ゲート駆動装置2bには、横流電流irが流れる。
Assuming that the inductance values of the induced
MOSFET510b及びMOSFET520bの素子ばらつきによるスイッチングタイミングずれ時間をTとし、並列に接続されたゲート配線(すなわち第2信号線27b,28b)インダクタンスのループインダクタンスをLc1とし、誘導インダクタンスのインダクタンス値をLeとすると、横流電流irは、Lc1に時間Tの間だけ電圧降下Veを与えたときの電流値で考えることができる。このため、横流電流irは、ir=Ve×T/Leで表される。
Assuming that the switching timing shift time due to the element variation of the
ここで、誘導インダクタンス524bに基づく電圧降下Veが誘導インダクタンス514bに基づく電圧降下Veよりも高いとすると、図7に示すように、横流電流irは一時的に、「誘導インダクタンス524b→MOSFET520b→ケーブル281b→外付ゲート駆動抵抗221b→外付けゲート駆動抵抗220b→ケーブル271b→MOSFET510b→誘導インダクタンス514b→誘導インダクタンス524b」のように流れる。
Here, assuming that the voltage drop Ve based on the
しかしながら、ゲート駆動装置2bは、この横流電流irの電流経路上に第1個別コア23b,24bを有している。このため、第1個別コア23b,24bは、横流電流irが流れるループにおけるインピーダンスとしての機能を発揮する。第1個別コア23bは、第1個別コア23bが設けられていない側の半導体モジュール252bに接続された第2信号線28bからはインピーダンスに見える。一方、第1個別コア24bは、第1個別コア24bが設けられていない側の半導体モジュール251bに接続された第2信号線27bからはインピーダンスに見える。このため、第1個別コア23b,24bは、ゲート駆動装置2b内に流れる横流電流irを抑制できる。
However, the
また、図8に示すように、横流電流irが「第1個別コア24b→誘導インダクタンス524bの負極側→誘導インダクタンス514bの負極側→第1個別コア23b→ゲーブル272b→ケーブル282b→第1個別コア24b」のように流れたとする。この場合も、第1個別コア23b,24bは、横流電流irが流れるループにおけるインピーダンスとしての機能を発揮し、ゲート駆動装置2b内に流れるこの横流電流irを抑制できる。
Further, as shown in FIG. 8, the cross current ir is "first
第1個別コア23bは、第2信号線27bのケーブル271b,272bに本来電流(互いに逆向きかつ同量の電流)が流れているときにはインピーダンスとして機能しない。同様に、第1個別コア24bは、第2信号線28bのケーブル281b,282bに本来電流(互いに逆向きかつ同量の電流)が流れているときにはインピーダンスとして機能しない。しかしながら、ゲート駆動装置2bに横流電流irが発生し、ケーブル271b,272b及びケーブル281b,282bの少なくともいずれかにおける電流の平衡状態が崩れると、第1個別コア23b及び第1個別コア24bは、横流電流irが流れるループにおけるインピーダンスとしての機能を発揮する。これにより、ゲート駆動装置2bは、横流電流irに起因する誤動作や破損を防止できる。
The first
次に、半導体モジュール251b及び半導体モジュール252bを並列接続、すなわちMOSFET510b及びMOSFET520bを並列接続したことによる第2の問題点と、第1統括コア21bによってその第2の問題点が解決されることについて図4を参照しつつ図9及び図10を用いて説明する。第1統括コアは、電力変換装置1に設けられた全ての第1信号線上の同じ位置にそれぞれ配置されている。このため、以下、第1統括コア21bを例にとって第1統括コアの配置位置について説明する。
Next, the second problem caused by connecting the
上述のとおり、ゲート駆動装置2bでは、ゲート駆動回路20bの出力に対して半導体モジュール251b及び半導体モジュール252bが並列接続されている。このため、ゲート駆動装置2bは、ゲート駆動回路の出力に1つの半導体モジュールが接続されているときと比較して、コモンモードインピーダンスが低下している。このため、単体の半導体モジュールを駆動する場合と比べて、ゲート駆動装置2bの配線全体の共振モードに対するコモンモードインピーダンスを増強する必要がある。コモンモードインピーダンスは、第1個別コア及び第2個別コアの増強によって増加させるのは非効率的である。そこで、図9に示すように、本実施形態では、ゲート駆動回路20bから出力される出力信号が分岐される前の配線未分岐の点である第1信号線26b上に第1統括コア21bが設けられている。これにより、コモンループCL(図3参照)のインピーダンス値の向上が図られている。
As described above, in the
第1統括コア21bは、コモンループCLにおける直列共振を抑えるために、第1個別コア24bと同様にコモンループCLのインピーダンス低下点の近傍に配置される。コモンループCLのインピーダンス低下点は、共振電圧が最小となる点、換言すれば共振電流が最大となる点である。つまり、統括コアは、第1信号線に生じる波長λの共振電流に対し、抑制したい次数成分の共振電流の電流ピーク点から±λ/8の範囲内に設けられる。より具体的には、図4中の1段目から4段目に示すように、第1個別コア24bの配置位置P1は、1次から4次の電流波形I1,I2,I3,I4に対してコモンループCLのインピーダンス低下点の近傍である共振電流の最大点(最大値)から±λ/8の範囲内となる。したがって、図10に示すように、第1統括コア21bは、第1信号線26bの全体(全長)L1のうちの信号分岐部22bからλ/8の範囲内に相当する範囲ΔP1内に設けられる。また、範囲ΔP1は、第1信号線26bの全長L1の1/5の長さ(以下、単に「1/5長」と称する)に相当する。このため、換言すれば、第1統括コア21bは、第1信号線26bの全体(全長)L1のうちの信号分岐部22bから1/5長に相当する範囲ΔP1内に設けられる。
The first
5次以上の高次共振を抑制する場合にも、第1統括コアは、範囲ΔP1内に設けられる。しかしながら、5次以上の共振を抑制したいが信号分岐部22bの構造によっては、信号分岐部22bの直近(例えば信号分岐部22bから第1信号線26bの全体の長さの1/10の長さの範囲)に第1統括コア21bが挿入し難い場合がある。この場合、第1信号線26bの全体の長さの1/3に相当する位置に第1統括コアが設けられてもよい。第1信号線26bの全体の長さの1/3に相当する位置は、図4中の5段目から7段目に示す配置位置P2に相当する。配置位置P2では、5次から7次の共振電流の電流値が相対的に小さくなるため、第1統括コアを配置位置P2に配置するとコモンループCLにおける直列共振を効果的に抑制できる。
The first integrated core is also provided within the range ΔP1 when suppressing the fifth-order or higher-order resonance. However, although it is desired to suppress resonance of the fifth order or higher, depending on the structure of the
したがって、図10に示すように、第1統括コア31bは、第1信号線26bの全体(全長)L1のうちの信号分岐部22bから1/3の長さに相当する配置位置P2に設けられる。
第1統括コア21b及び第1統括コア31bの両方が第1信号線26bに設けられてもよい。例えば、第1統括コア21bが範囲ΔP1内に設けられ、第1統括コア31bが配置位置P2に設けられてもよい。これにより、第1信号線26bに生じる共振信号、すなわちコモンループCLに生じるコモン直列共振信号をさらに抑制できる。
Therefore, as shown in FIG. 10, the first
Both the
また、ゲート駆動装置2bは、第1信号線26bの全体(全長)L1のうちのゲート駆動回路20b(例えば出力抵抗201bの他端子)からλ/8の範囲内である範囲ΔP1内に設けられた第2統括コア210b及び1/3の配置位置P2に設けられた第2統括コア310bの少なくともいずれか一方を有していてもよい。第1統括コア21b又は第1統括コア21b,31bに加えて第2統括コア210b及び第2統括コア310bの少なくとも一方を有することにより、第1信号線26bに生じる共振信号、すなわちコモンループCLに生じるコモン直列共振信号をさらに抑制できる。
Further, the
<ワイドバンドギャップ半導体を用いることの問題及びその解決>
ワイドバンドギャップ半導体に比べて低速なスイッチング素子として例えばSi−IGBT(シリコンを用いた絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor:IGBT))が知られている。このような低速なスイッチング素子は、ワイドバンドギャップ半導体によるスイッチング素子と比べて、オフ状態からオン状態に移行途中の過渡オン中のスイッチング素子の増幅率が低く周波数特性も劣っているので高周波振動を生じ難い。このため、例えばMOSFETの代わりにSi−IGBTを半導体モジュールに用いたゲート駆動装置は、ゲート駆動装置2a〜2fと比べて、ゲート駆動装置自体や電力変換装置などの駆動回路配線網へ伝搬する電圧振動や電流振動の振幅や周波数帯域が低くなる。このため、このゲート駆動装置やそれを用いた電力変換装置は、ゲート駆動装置2a〜2fや電力変換装置1と比較して、電圧振動や電流振動に基づくノイズ対策を施し易い。これに対し、ワイドバンドギャップ半導体を用いると電圧振動や電流振動の基本振幅と周波数が高いため、ワイドバンドギャップ半導体をスイッチング素子として用いると、回路全体が不安定な状態となり易い。
<Problems of using wide bandgap semiconductors and their solutions>
For example, Si-IGBT (Insulated Gate Bipolar Transistor (IGBT) using silicon) is known as a switching element having a lower speed than a wide bandgap semiconductor. Compared to switching elements using wide bandgap semiconductors, such low-speed switching elements have lower amplification factors and inferior frequency characteristics during transient on during the transition from the off state to the on state, and thus cause high-frequency vibration. Hard to occur. Therefore, for example, a gate drive device using a Si-IGBT as a semiconductor module instead of a MOSFET has a voltage propagated to a drive circuit wiring network such as the gate drive device itself or a power conversion device as compared with the
また、従来の還流用ダイオードとして用いられるPN接合ダイオードは、順バイアス状態から逆バイアス状態へ切り替わる際に逆回復動作を行う。この逆回復動作は基本的に抵抗性であり、PN接合ダイオードのスイッチング動作に伴う共振や発振を抑制する方向に働く。一方、ショットキーバリアダイオードは、逆バイアス状態に遷移すると直ちに可変容量として動作するので共振を抑制する減衰要素を有していない。特に、ワイドバンドギャップ半導体(例えばSiC)を用いたショットキーバリアダイオード(SiC−SBD)は、可変容量が大きいので、逆バイアス状態遷移時の共振抑制力が極めて低く、スイッチング動作に伴う共振、発振及びケーブル反射の契機となり易い。 Further, the PN junction diode used as the conventional return diode performs a reverse recovery operation when switching from the forward bias state to the reverse bias state. This reverse recovery operation is basically resistive, and works in the direction of suppressing resonance and oscillation associated with the switching operation of the PN junction diode. On the other hand, the Schottky barrier diode does not have an damping element that suppresses resonance because it operates as a variable capacitance immediately after transitioning to the reverse bias state. In particular, a Schottky barrier diode (SiC-SBD) using a wide bandgap semiconductor (for example, SiC) has a large variable capacitance, so that the resonance suppression force at the time of reverse bias state transition is extremely low, and resonance and oscillation due to switching operation are performed. And it is easy to trigger cable reflection.
このように、半導体群を駆動するための回路配線網は、高周波帯域で多くの共振や反共振点を有している。さらに、スイッチング素子にワイドバンドギャップ半導体を用いることにより、駆動回路配線網に対し、様々な経路で共振や発振を誘起し易くなる。このため、スイッチング素子にワイドバンドギャップ半導体を用いると、回路動作が不安定になり、駆動回路の誤動作や破損に繋がる場合がある。 As described above, the circuit wiring network for driving the semiconductor group has many resonances and antiresonance points in the high frequency band. Further, by using a wide bandgap semiconductor for the switching element, it becomes easy to induce resonance and oscillation in various paths in the drive circuit wiring network. Therefore, if a wide bandgap semiconductor is used for the switching element, the circuit operation becomes unstable, which may lead to malfunction or damage of the drive circuit.
また、本実施形態の関連技術として、高周波の振動抑制のために、振動経路にコモンフェライトコアが挿入されることが知られている(例えば、特許文献2)。しかしながら、このような関連技術では、コモンフェライトコアの挿入について言及されてはいるものの、具体的な安定条件や好適な挿入条件(コアの挿入位置など)については十分な検討がされていない。 Further, as a related technique of the present embodiment, it is known that a common ferrite core is inserted into a vibration path in order to suppress high-frequency vibration (for example, Patent Document 2). However, in such a related technique, although the insertion of a common ferrite core is mentioned, specific stable conditions and suitable insertion conditions (core insertion position, etc.) have not been sufficiently examined.
これに対し、本実施形態では、第1及び第2統括コア並びに第1及び第2個別コアの配置位置が最適化されている。このため、本実施形態によるゲート駆動装置及びそれを備えた電力変換装置は、半導体モジュールにSiC−MOSFET及びSiC SBDを用いて高速かつ高耐圧化を図りつつ、駆動回路内に発生する共振や発振を効率よく抑制することができる。これにより、本実施形態によるゲート駆動装置及びそれを備えた電力変換装置は、駆動回路の誤動作や破損を防止できる。 On the other hand, in the present embodiment, the arrangement positions of the first and second integrated cores and the first and second individual cores are optimized. Therefore, in the gate drive device according to the present embodiment and the power conversion device provided with the gate drive device, resonance and oscillation generated in the drive circuit are achieved while achieving high speed and high withstand voltage by using SiC-MOSFET and SiC SBD for the semiconductor module. Can be efficiently suppressed. As a result, the gate drive device according to the present embodiment and the power conversion device provided with the gate drive device can prevent malfunction or damage of the drive circuit.
また、半導体モジュールにSi−IGBTやPN接合ダイオードを用いていたとしても、ゲート駆動装置及びそれを備えた電力変換装置に共振や発振が生じ、ゲート駆動装置や電力変換装置が誤動作したり破損したりする可能性がある。そこで、図2に示すゲート駆動装置2bにおいてMOSFET510b,520bをSi−IGBTに置き換え、還流用ダイオード511b,521bをPN接合ダイオードに置き換えたゲート駆動装置は、第1及び第2統括コア21b,210b並びに第1及び第2個別コア23b,24b,240bと同様の位置に各コアを備えていてもよい。これにより、このゲート駆動装置及びそれを備えた電力変換装置は、電圧振動や電流振動に基づくノイズの発生を防止できるので誤動作や破損を防止できる。
Even if a Si-IGBT or PN junction diode is used for the semiconductor module, resonance or oscillation occurs in the gate drive device and the power conversion device equipped with the gate drive device, and the gate drive device and the power conversion device malfunction or are damaged. There is a possibility that it will happen. Therefore, in the
以上説明したように、本実施形態によるゲート駆動装置及びそれを備えた電力変換装置は、調整対象の周波数帯域で適切なインピーダンスを持つコモンモードコアを適切な位置に挿入しているので、配線の直列共振モードによる共振・発振現象を抑制できる。
また、本実施形態よれば、スイッチング素子を並列に接続しても配線の直列共振モードによる共振・発振現象を抑制でき、かつ並列接続したスイッチング素子間の横流電流を抑制することができる。
さらに、スイッチング素子を並列接続することにより、配線全体でのコモンモードインピーダンスが不足する場合は、配線の並列分岐前に第1統括コアを挿入することにより、効率的にコモンモードインピーダンスを増加させることができる。これにより、本実施形態によるゲート駆動装置及びそれを備えた電力変換装置は、配線全体での直列共振モードによる共振・発振現象を抑制できる。
As described above, in the gate drive device according to the present embodiment and the power conversion device provided with the gate drive device, a common mode core having an appropriate impedance in the frequency band to be adjusted is inserted at an appropriate position. Resonance / oscillation phenomenon due to series resonance mode can be suppressed.
Further, according to the present embodiment, even if the switching elements are connected in parallel, the resonance / oscillation phenomenon due to the series resonance mode of the wiring can be suppressed, and the cross current between the switching elements connected in parallel can be suppressed.
Furthermore, if the common mode impedance of the entire wiring is insufficient by connecting the switching elements in parallel, the common mode impedance can be efficiently increased by inserting the first central core before the parallel branching of the wiring. Can be done. As a result, the gate drive device according to the present embodiment and the power conversion device provided with the gate drive device can suppress the resonance / oscillation phenomenon due to the series resonance mode in the entire wiring.
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、本発明は、三相の電力変換装置に限られず、単相の電力変換装置にも適用できる。
また、半導体モジュールユニットは、並列接続された3以上の半導体モジュールを有していてもよい。すなわち、本発明は、1つのゲート駆動装置が、並列接続された3以上の半導体モジュールを駆動するようになっていてもよい。
The present invention is not limited to the above embodiment, and various modifications are possible.
For example, the present invention is not limited to a three-phase power converter, but can be applied to a single-phase power converter.
Further, the semiconductor module unit may have three or more semiconductor modules connected in parallel. That is, in the present invention, one gate driving device may drive three or more semiconductor modules connected in parallel.
本発明の技術的範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の技術的範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。 The technical scope of the present invention is not limited to the exemplary embodiments illustrated and described, but also includes all embodiments that provide an effect equal to that intended by the present invention. Furthermore, the technical scope of the present invention is not limited to the combination of the features of the invention defined by the claims, but is defined by any desired combination of the specific features of all the disclosed features. sell.
1 電力変換装置
2a,2b,2c,2d,2e,2f ゲート駆動装置
10 インバータ部
11 制御部
14 三相交流電源
15 コンバータ部
15a,15b,15c,15d,15e,15f ダイオード
16 平滑用コンデンサ
20a,20b,20c,20d,20e,20f ゲート駆動回路
21a,21b,21c,21d,21e,21f,31b 第1統括コア
22a,22b,22c,22d,22e,22f 信号分岐部
23a,23b,23c,23d,23e,23f,24a,24b,24c,24d,24e,24f,34b,61 第1個別コア
25a,25b,25c,25d,25e,25f 半導体モジュールユニット
26b 第1信号線
27b,28b 第2信号線
29 モータ負荷
41 信号線
100,150 浮遊容量
200b 増幅器
201b 出力抵抗
210b,310b 第1統括コア
220b、221b 外付ゲート駆動抵抗
240b,340b,610 第2個別コア
251b,252b,253 半導体モジュール
261b,262b,271b,272b,281b,282b,411,412 ケーブル
511b,521b 還流用ダイオード
512b、522b 内蔵ゲート駆動抵抗
514b,523b,524b 誘導インダクタンス
521b 還流用ダイオード
1
Claims (14)
前記ゲート駆動回路から出力される出力信号を前記半導体モジュールに送信する信号線と、
前記信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ/8の範囲内に設けられた個別コアと
を有するゲート駆動装置。 A gate drive circuit that controls the switching operation of the semiconductor module,
A signal line for transmitting an output signal output from the gate drive circuit to the semiconductor module,
And the wavelength of the resonant current occurring before SL signal line and lambda, gate drive having a discrete core provided in a range of ± lambda / 8 from the current peak point of the resonant current of the order component to be suppressed.
請求項1記載のゲート駆動装置。 The first gate driving apparatus according to claim 1, wherein that having a separate core which is provided from the semiconductor module of the whole range of lambda / 8 of the signal lines.
請求項1又は2記載のゲート駆動装置。 The gate that having a second individual cores provided from the drive circuit in the range of lambda / 8 according to claim 1 or 2 gate drive according of the total of the signal lines.
前記ゲート駆動回路から出力される出力信号を分岐して前記複数の半導体モジュールに送信する信号分岐部と、
前記信号分岐部で分岐された前記出力信号がそれぞれ送信される第2信号線と、
前記第2信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ/8の範囲内に設けられた個別コアと
を有するゲート駆動装置。 A gate drive circuit that controls the switching operation of multiple semiconductor modules,
A signal branching unit that branches an output signal output from the gate drive circuit and transmits it to the plurality of semiconductor modules.
A second signal line to which the output signal branched at the signal branching portion is transmitted , and
And the wavelength of the resonant current occurring before Symbol second signal line and lambda, gate drive having a discrete core provided in a range of ± lambda / 8 from the current peak point of the resonant current of the order component to be suppressed.
請求項4記載のゲート駆動装置。 Each of the entire gate drive apparatus according to claim 4, wherein that having a first individual core provided in the range of lambda / 8 from the semiconductor module of the second signal line.
請求項4又は5記載のゲート駆動装置。 Each of the entire gate drive apparatus according to claim 4 having a second individual cores provided from the signal branching unit in the range of lambda / 8 of the second signal line.
前記第1信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ/8の範囲内に設けられた統括コアと
を有する請求項4から6までのいずれか一項に記載のゲート駆動装置。 Wherein is found provided between the gate driver circuit and the signal branching unit, a first signal line for the output signal of the gate driver circuit outputs are transmitted,
And the wavelength of the resonant current occurring before Symbol first signal line and lambda, claims 4 and a centralized core provided in a range of ± lambda / 8 from the current peak point of the resonant current of the order component to be suppressed The gate drive device according to any one of up to 6.
請求項7記載のゲート駆動装置。 The first signal line the signal that have a first overall core which is provided from the branch portion within the range of lambda / 8 7. gate drive apparatus according of the overall.
請求項7または8記載のゲート駆動装置。 The gate drive device according to claim 7 or 8, which has a second centralized core provided within a range of λ / 8 from the gate drive circuit in the entire first signal line.
前記ゲート駆動回路が出力する出力信号が送信される第1信号線と、
前記第1信号線で送信された前記出力信号を分岐して前記複数の半導体モジュールに送信する信号分岐部と、
前記第1信号線に生じる共振電流の波長をλとすると、抑制したい次数成分の前記共振電流の電流ピーク点から±λ/8の範囲内に設けられた統括コアと
を有するゲート駆動装置。 A gate drive circuit that controls the switching operation of multiple semiconductor modules,
The first signal line to which the output signal output by the gate drive circuit is transmitted, and
A signal branching portion that branches the output signal transmitted on the first signal line and transmits the output signal to the plurality of semiconductor modules .
And the wavelength of the resonant current occurring before Symbol first signal line and lambda, gate drive unit and a supervising core provided in a range of ± lambda / 8 from the current peak point of the resonant current of the order component to be suppressed.
請求項10記載のゲート駆動装置。 Gate drive apparatus according to claim 10, wherein that having a first overall core provided from the gate driving circuit of the whole range of lambda / 8 of the first signal line.
請求項10記載のゲート駆動装置。 Gate drive apparatus according to claim 10, wherein that having a first overall core provided from the signal branching portion of the whole range of lambda / 8 of the first signal line.
請求項1から12までのいずれか一項に記載のゲート駆動装置。 The gate drive device according to any one of claims 1 to 12, wherein the semiconductor constituting the semiconductor module is a wide bandgap semiconductor whose main material is at least one of silicon carbide, gallium nitride, and diamond.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015076935A JP6806426B2 (en) | 2015-04-03 | 2015-04-03 | Gate drive device and power converter equipped with it |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015076935A JP6806426B2 (en) | 2015-04-03 | 2015-04-03 | Gate drive device and power converter equipped with it |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016197956A JP2016197956A (en) | 2016-11-24 |
JP6806426B2 true JP6806426B2 (en) | 2021-01-06 |
Family
ID=57358603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015076935A Active JP6806426B2 (en) | 2015-04-03 | 2015-04-03 | Gate drive device and power converter equipped with it |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6806426B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6661002B2 (en) * | 2016-03-16 | 2020-03-11 | 三菱電機株式会社 | Power converter |
JP6888454B2 (en) * | 2017-07-21 | 2021-06-16 | 富士電機株式会社 | Power converter |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2585834B2 (en) * | 1990-04-11 | 1997-02-26 | オークマ株式会社 | Inverter module |
US6049475A (en) * | 1997-03-18 | 2000-04-11 | Mitsubishi Denki Kabushiki Kaisha | Power converting apparatus with drive signal path impedance increasing circuitry |
JP5513853B2 (en) * | 2008-11-06 | 2014-06-04 | 株式会社エヌエイチケイアイテック | Leaky coaxial cable |
JP5569141B2 (en) * | 2010-05-18 | 2014-08-13 | 富士電機株式会社 | Power conversion device, discrete type control type semiconductor element and control type semiconductor element module |
JP5881968B2 (en) * | 2011-04-11 | 2016-03-09 | 株式会社関電工 | Apparatus or method for mitigating or eliminating electrical disturbances in electrical facilities, etc. |
JP2014008177A (en) * | 2012-06-29 | 2014-01-20 | Ushio Inc | Sterilization unit |
-
2015
- 2015-04-03 JP JP2015076935A patent/JP6806426B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016197956A (en) | 2016-11-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2413489B1 (en) | Highly efficient half-bridge DC/AC converter | |
JP5333485B2 (en) | Power converter | |
JP6136011B2 (en) | Semiconductor device and power conversion device | |
US10447259B2 (en) | Electronic circuit provided with plurality of switching elements connected to bus bar | |
CN103580528A (en) | Power converter in which switching elements are driven in parallel | |
AU2016314916A1 (en) | Power conversion device | |
WO2016166228A1 (en) | Paralleling power switches using a differential mode choke in the gate drive loop | |
CN108336910A (en) | Semiconductor device and inverter system | |
JPWO2013136415A1 (en) | Power converter | |
US20170117820A1 (en) | Semiconductor device | |
Rujas et al. | Gate driver for high power SiC modules: design considerations, development and experimental validation | |
JP6806426B2 (en) | Gate drive device and power converter equipped with it | |
JP2010041790A (en) | Power conversion apparatus | |
US10090753B1 (en) | Power conversion device and power conversion system | |
JP7133524B2 (en) | Power converters, railway vehicle electrical systems | |
CN104704736A (en) | Semiconductor device and power conversion apparatus using same | |
JP2016508023A (en) | Switch mode drive circuit | |
JP6849373B2 (en) | Bi-directional isolated DC / DC converter | |
JP6788940B2 (en) | Power converter | |
JP2014502707A (en) | Magnetic bearing drive circuit | |
JP5676990B2 (en) | Switching method for power converter | |
JP2017055584A (en) | Three-phase noise filter and ac motor driving system using the same | |
JP2020048241A (en) | Semiconductor device | |
JP5899947B2 (en) | Power semiconductor module and power conversion device | |
WO2022230337A1 (en) | Drive device for semiconductor switching element, driving method therefor, and power conversion device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180314 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190124 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190205 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190405 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20191001 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191225 |
|
C60 | Trial request (containing other claim documents, opposition documents) |
Free format text: JAPANESE INTERMEDIATE CODE: C60 Effective date: 20191225 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20200114 |
|
C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C21 Effective date: 20200121 |
|
A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20200327 |
|
C211 | Notice of termination of reconsideration by examiners before appeal proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C211 Effective date: 20200331 |
|
C22 | Notice of designation (change) of administrative judge |
Free format text: JAPANESE INTERMEDIATE CODE: C22 Effective date: 20200811 |
|
C23 | Notice of termination of proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C23 Effective date: 20201006 |
|
C03 | Trial/appeal decision taken |
Free format text: JAPANESE INTERMEDIATE CODE: C03 Effective date: 20201110 |
|
C30A | Notification sent |
Free format text: JAPANESE INTERMEDIATE CODE: C3012 Effective date: 20201110 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20201204 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6806426 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |