JP6805562B2 - データ処理システム - Google Patents
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Description
図1に示すように、本実施形態のデータ処理システム1は、例えば車両に搭載されて画像データを処理するシステムに適用される。システムバス2には、CPUホスト3,イメージセンサ4,ディスプレイ5及びデータ転送部6が接続されている。また、データ処理システム1は、複数例えば3つのDSP(Digital Signal Processor)7(0),7(1),7(2)を有しており、データ転送部6は、システムバス2とDSP7(0〜2)との間でデータを転送する。DSP7について、図中に示すI$は命令レジスタ,D$はデータレジスタ,I/Fはデータ転送部6との間でデータを転送するためのインターフェイスである。DSP7は、演算プロセッサに相当する。
1stメモリ11には、システムバス2からのデータが直接入力される。図2に示すように、1stメモリ11は、システムバス2から入力された複数のデータが先入れ先出しで格納されるデータバッファ21(1)と、データバッファ21(1)に格納されたデータに「ラベル」を付与するラベル付与機能部22(1)とを備えている。
Arrayメモリ12は、1stメモリ11とプロセッサINメモリ13との間に配置されており、6個のメモリ12が3×2の行列状に配置されている。すなわち本実施形態では、m=3,n=2である。図3に示すように、Arrayメモリ12は、1stメモリ11と同様のデータバッファ21(A)と、ラベル付与機能部22(A)とを備えている。但し、Arrayメモリ12には既にラベルが付与されたデータが入力されるので、ラベル付与機能部22(A)では、データバッファ21(A)に格納されたデータが他のメモリに転送されるまでの経過時間をタイマ23(A)により計時し、その経過時間をラベルに付与する。
プロセッサINメモリ13は、Arrayメモリ12とDSP7との間に配置されており、図4に示すように、同様のデータバッファ21(I)と、ラベル付与機能部22(I)とを備えている。プロセッサINメモリ13にはArrayメモリ12と同様に、既にラベルが付与されたデータが入力される。ラベル付与機能部22(I)では、データバッファ21(I)に格納されたデータが他のメモリに転送されるまでの経過時間をタイマ23(I)により計時し、その経過時間をラベルに付与する。各DSP7は、それぞれ対応するプロセッサINメモリ13からデータを直接読み込む。
プロセッサOUTメモリ14は、DSP7とArrayメモリ12との間に配置されており、図5に示すように、データバッファ21(O)と、ラベル付与機能部22(O)とを備えている。データバッファ21(O)には、DSP7により処理されたデータが直接書き込まれる。ラベル付与機能部22(O)には、対応するプロセッサINメモリ13より、DSP7がデータを読み込んで処理を開始した時間が通知される。そして、タイマ23(O)は、上記の通知された時間からDSP7により処理されたデータが書き込まれるまでの時間を計時し、その計時時間をラベルに付与する。
Lastメモリ15は、プロセッサOUTメモリ14(1)とシステムバス2との間に配置されており、前述のようにDSP7(2)に対応するプロセッサOUTメモリ14(2)としての機能も備えている。図6に示すように、データバッファ21(L)には、DSP7(3)により処理されたデータが直接書き込まれると共に、プロセッサOUTメモリ14(1)に書き込まれたデータが転送されて入力される。
メモリ11→メモリ12(0,0)→メモリ12(1,0)→
メモリ12(1,1)→メモリ13(1)
したがって、メモリ13(1)で付与されるタイムラベルは「#8」となる。
メモリ11→メモリ12(0,0)→メモリ12(1,0)→
メモリ12(1,1)→メモリ12(1,2)→メモリ13(2)
したがって、メモリ13(2)で付与されるタイムラベルは「#10」となる。
以下、第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図10に示すように、第2実施形態のデータ処理システム31では、データ転送部32が1stメモリ11に代わる1stメモリ33を備えている。また、1stメモリ33と、メモリ12(1,0)及びメモリ13(0〜2)との間は、初期データ転送用バス34で接続されている。
13(2)→13(1)→13(0)→12(1,0)→12(0,0)
この場合、メモリ33は、上記の各メモリに対して書き込みを行うための制御信号を、それぞれ個別に出力する。
図11に示すように、第3実施形態のデータ処理システム41では、データ転送部42においてLastメモリ15に替わるLastメモリ43が、メモリ12〜14に対してデータの無効を通知する機能を備えている。例えば図12に示すように、データ(0)〜(5)が、それぞれデータ転送部41における異なる転送フェイズにある場合に、処理後のデータ(0)がLastメモリ43に転送された時点で「無効」と判定されたとする。
図13に示すように、第4実施形態のデータ処理システム51では、データ転送部52が、1stメモリ11に替わる1stメモリ53を備えている。そして、第3実施形態のLastメモリ43に替わるLastメモリ54は、1stメモリ53に対し、データをシステムバス2に出力した時刻を通知する機能を備えている。
図16に示すように、第5実施形態のデータ処理システム61では、DSP7及びデータ転送部62にシステムクロック信号を供給するクロックジェネレータ63を備えている。クロックジェネレータ63は、システムバス2を介してCPUホスト64により制御され、クロック周波数が変更可能となっている。そして、データ転送部62におけるLastメモリ65は、CPUホスト64に対してデータ処理の「余力時間」を通知する。尚、余力時間の通知は、所定の長さを超える場合にのみ行うようにしても良い。CPUホスト64は処理時間調整部に相当する。
図18に示すように、第6実施形態のデータ処理システム71では、データ転送部72において、1stメモリ53の入力側に入力セレクタ73が配置され、Lastメモリ54の出力側に出力セレクタ74が配置されている。入力セレクタ73は、1stメモリ53に対し、システムバス2からのデータを入力するか、イメージセンサ4が出力するデータを直接入力するかを選択する。出力セレクタ74は、Lastメモリ54からのデータをシステムバス2に出力するか、ディスプレイ5に直接出力するかを選択する。これらの選択切り替えは、CPUホスト75によって行われる。
各実施形態を、適宜組合わせて実施しても良い。
Arryメモリ12の数は、(3×3)以上でも良い。
データのアサインは、DSP7側の要求に応じて行っても良い。例えば、DSP7(0)〜7(2)の全てがデータを要求している際には、7(0)→7(1)→7(2)の優先順位で1stメモリ11がデータの宛先を指定する。
DSP7が2個又は4個以上あるシステムに適用しても良い。
演算プロセッサは、CPUやFPGAで構成されるプロセッサでも良い。
画像処理以外のデータ処理や、車載以外の用途に適用しても良い。
Claims (10)
- 読み込んだデータを処理する複数の演算プロセッサ(7)と、
システムバス(2)と、前記複数の演算プロセッサとの間でデータを転送するため、複数のメモリデバイス(11〜15,33,43,53,54)を備えるデータ転送部(6,32,42,52,62)とを備え、
前記データ転送部は、前記システムバスより入力されたデータにタイムスタンプを付与するタイムスタンプ付与部(22)と、
前記演算プロセッサによるデータの処理が行われている処理時間を計時する処理時間計時部(23)と、
前記演算プロセッサにより処理されたデータを前記システムバスに出力する際に、前記タイムスタンプが付与された時点からの総経過時間を求めると、前記総経過時間が規定時間内か否かを判断し、その判断結果を前記データに付与する処理時間判定部(25)とを有し、
前記演算プロセッサの数がm(m≧2)個であり、
前記データ転送部は、システムバスよりデータが入力されるバス入力メモリ(11,33)と、
このバス入力メモリに入力されたデータを前記m個の演算プロセッサの何れかに読み込ませるため、前記データが転送されるm・n(n≧1)個のアレイメモリ(12)と、
前記アレイメモリを介して転送されたデータが入力され、前記m個の演算プロセッサがそれぞれ直接データを読み込むためのm個のプロセッサ入力メモリ(13)と、
このプロセッサ入力メモリ及び前記アレイメモリのそれぞれに配置され、対応するメモリにデータが入力されてから他のメモリに転送されるまでの経過時間を計時する経過時間計時部(23(I),23(A))と、
前記m個の演算プロセッサが出力したデータが、それぞれ直接書き込まれるm個のプロセッサ出力メモリ(14)と、
前記プロセッサ出力メモリに書き込まれたデータが入力され、前記データを前記システムバスに出力するバス出力メモリ(15,43,54,65)とを備え、
前記タイムスタンプ付与部(22(I))は、前記バス入力メモリに配置され、
前記処理時間計時部(23(O))は、前記プロセッサ出力メモリに配置され、
前記処理時間判定部は、前記バス出力メモリに配置されており、前記総経過時間を、前記経過時間及び前記処理時間から求めるデータ処理システム。 - 前記バス出力メモリは、前記m個のプロセッサ出力メモリの1つとしても機能する請求項1記載のデータ処理システム。
- 前記プロセッサ入力メモリのそれぞれに直接接続されているm個のアレイメモリは、それぞれに接続されているプロセッサ入力メモリに処理待ちのデータが配置されていると、隣接するプロセッサ入力メモリに接続されているアレイメモリにデータを転送する請求項1又は2記載のデータ処理システム。
- 前記データ転送部は、前記システムバスより入力されたデータを、前記バス入力メモリ からのデータ転送パスが最短となるプロセッサ入力メモリを優先させて転送し、
以降は、前記プロセッサ入力メモリに隣接する(m−1)個のプロセッサ入力メモリに順次データを転送し、
前記アレイメモリ間においてデータの転送先に競合が発生すると、プロセッサ入力メモ リへのパスが短い方のアレイメモリを優先して転送を行わせる請求項1から3の何れか一項に記載のデータ処理システム。 - 前記データ転送部は、前記バス入力メモリと前記m個のプロセッサ入力メモリ(13(0),13(1),13(2))との間,及び前記バス入力メモリと、データ転送パスが最短となるプロセッサ入力メモリ(13(0))との間の同パス中に存在するアレイメモリとの間をそれぞれ直接接続する初期データ転送用バス(34)を備え、
前記バス入力メモリは、電源が投入された後に入力が開始された初期データを、前記初期データ転送用バスを介して、データ転送パスが最長となるプロセッサ入力メモリ(13(2))から順次前記パスが短くなるプロセッサ入力メモリ(13(1),13(0))に転送する請求項1から4の何れか一項に記載のデータ処理システム。 - 前記バス出力メモリは、対応するデータに、前記総経過時間が前記規定時間を超えているか否かを示す情報を付与する請求項1から5の何れか一項に記載のデータ処理システム。
- 前記バス出力メモリ(43)は、前記総経過時間が前記規定時間を超えていることで対応するデータが無効となったことに伴い、現在処理中の他のデータも無効になった際には、現在処理中のデータを保持している各メモリ及び演算プロセッサに無効であることを通知し、
前記通知を受信したメモリ及び演算プロセッサは現在保持中のデータの転送を中止し、その時点以降に前記バス入力メモリを介して入力されるデータについて転送を行う請求項6記載のデータ処理システム。 - 前記バス出力メモリ(54)は、前記システムバスに出力されたデータが前記バス入力メモリに再度入力されるものである際に、前記データがシステムバスに出力されたことを前記バス入力メモリ(53)に対して通知し、
前記バス入力メモリは、前記通知があった時刻から前記データが再度入力されるまでの時間を計時し、その計時時間を規定時間と比較して前記データが無効か否かを判断し、無効と判断すると前記データの処理を中止する請求項1から7の何れか一項に記載のデータ処理システム。 - 前記バス入力メモリに対して、前記システムバスを介してデータを入力するパスと、前記システムバスを介すことなくデータを入力するパスとを切替える入力セレクタ(73)と、
前記バス出力メモリから前記システムバスにデータを入力するパスと、前記システムバスを介すことなくデータを出力するパスとを切替える出力セレクタ(74)とを備える請求項1から8の何れか一項に記載のデータ処理システム。 - 前記バス出力メモリ(65)は、前記規定時間と前記総経過時間との差である余力時間を通知し、
前記演算プロセッサに動作クロック信号を供給し、前記動作クロック信号の周波数を変更可能に構成されるクロック供給部(66)と、
前記バス出力メモリより通知された余力時間に応じて、前記周波数を低下させるように調整する処理時間調整部(64)とを備える請求項1から9の何れか一項に記載のデータ処理システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016117940A JP6805562B2 (ja) | 2016-06-14 | 2016-06-14 | データ処理システム |
PCT/JP2017/014099 WO2017217084A1 (ja) | 2016-06-14 | 2017-04-04 | データ処理システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016117940A JP6805562B2 (ja) | 2016-06-14 | 2016-06-14 | データ処理システム |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2017224089A JP2017224089A (ja) | 2017-12-21 |
JP2017224089A5 JP2017224089A5 (ja) | 2018-09-06 |
JP6805562B2 true JP6805562B2 (ja) | 2020-12-23 |
Family
ID=60663112
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016117940A Active JP6805562B2 (ja) | 2016-06-14 | 2016-06-14 | データ処理システム |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP6805562B2 (ja) |
WO (1) | WO2017217084A1 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009069921A (ja) * | 2007-09-11 | 2009-04-02 | Hitachi Ltd | マルチプロセッサシステム |
WO2012029215A1 (ja) * | 2010-09-03 | 2012-03-08 | パナソニック株式会社 | 中継装置 |
JP5931816B2 (ja) * | 2013-08-22 | 2016-06-08 | 株式会社東芝 | ストレージ装置 |
-
2016
- 2016-06-14 JP JP2016117940A patent/JP6805562B2/ja active Active
-
2017
- 2017-04-04 WO PCT/JP2017/014099 patent/WO2017217084A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
JP2017224089A (ja) | 2017-12-21 |
WO2017217084A1 (ja) | 2017-12-21 |
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A521 | Written amendment |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A131 | Notification of reasons for refusal |
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A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200122 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20200707 |
|
A521 | Written amendment |
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|
C60 | Trial request (containing other claim documents, opposition documents) |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
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|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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R151 | Written notification of patent or utility model registration |
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