JP6792027B2 - Switching converter control circuit - Google Patents
Switching converter control circuit Download PDFInfo
- Publication number
- JP6792027B2 JP6792027B2 JP2019114314A JP2019114314A JP6792027B2 JP 6792027 B2 JP6792027 B2 JP 6792027B2 JP 2019114314 A JP2019114314 A JP 2019114314A JP 2019114314 A JP2019114314 A JP 2019114314A JP 6792027 B2 JP6792027 B2 JP 6792027B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- asserted
- control circuit
- timer
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Dc-Dc Converters (AREA)
Description
本発明は、スイッチングコンバータに関する。 The present invention relates to a switching converter.
液晶のバックライトや照明器具として、LED(発光ダイオード)などの半導体光源の普及が進んでいる。近年、LED照明においては、降圧型の開発が進められている。図1は、本発明らが検討した降圧型のスイッチングコンバータの回路図である。スイッチングコンバータ100rは、図示しない電源から、入力電圧VINを受け、それを降圧することにより負荷であるLED光源502に出力電圧VOUTを供給するとともに、LED光源502に流れる電流(負荷電流あるいは駆動電流という)ILEDを目標値IREFに安定化させる。たとえばLED光源502は、発光ダイオード(LED)ストリングであり、スイッチングコンバータ100rは、LEDストリングの目標輝度に応じて、負荷電流ILEDの目標電流値IREFを設定する。
Semiconductor light sources such as LEDs (light emitting diodes) are becoming widespread as liquid crystal backlights and lighting fixtures. In recent years, step-down type development has been promoted for LED lighting. FIG. 1 is a circuit diagram of a step-down switching converter examined by the present invention. The
スイッチングコンバータ100rは、出力回路102および制御回路200rを備える。出力回路102は、平滑キャパシタC1、整流ダイオードD1、スイッチングトランジスタM1、インダクタL1、補助巻線L2、および検出抵抗RCSを備える。
The
スイッチングトランジスタM1のオン期間において、検出抵抗RCSには、スイッチングトランジスタM1に流れる電流が流れる。制御回路200rの電流検出(CS)端子には、検出抵抗RCSの電圧降下(検出電圧)VCSがフィードバックされる。
In the on period of the switching transistor M1, the detection resistor R CS, current flows through the switching transistor M1. The current detection (CS) terminals of the
制御回路200は、電流リミットコンパレータ202、ゼロ電流検出回路204、ロジック回路206、ドライバ208を備える。
The
図2は、図1のスイッチングコンバータ100rの動作波形図である。スイッチングトランジスタM1がオンの期間(オン期間)、コイル電流ILはスイッチングトランジスタM1を流れる電流IM1に相当し、LED光源502、インダクタL1、スイッチングトランジスタM1および検出抵抗RCSを経由して流れる。出力電流IOUTの増大にともない、電流検出信号VCSが上昇する。電流リミットコンパレータ202は、電流検出信号VCSを、目標電流値IREFに対応して設定された目標電圧VADIMと比較し、電流検出信号VCSが目標電圧VADIMに達すると、つまり出力電流IOUTがリミット電流ILIM(=VADIM/RCS)に達すると、リミット電流検出信号S1をアサート(たとえばハイレベル)する。オン期間において、インダクタL1に蓄えられるエネルギーが増大する。
FIG. 2 is an operation waveform diagram of the
ロジック回路206は、リミット電流検出信号S1がアサートされると、パルス信号S2をスイッチングトランジスタM1のオフに対応するオフレベル(たとえばローレベル)に遷移させる。ドライバ208は、パルス信号S2に応じて、スイッチングトランジスタM1をオフする。
When the limit current detection signal S1 is asserted, the
スイッチングトランジスタM1がオフの期間、出力電流IOUTは整流ダイオードD1に流れる電流ID1に相当し、LED光源502、インダクタL1、および整流ダイオードD1を経由して流れる。オフ時間の経過にともない、インダクタL1に蓄えられたエネルギーが減少していき、出力電流IOUTは減少していく。
While the switching transistor M1 is off, the output current I OUT corresponds to the current ID1 flowing through the rectifier diode D1 and flows through the
補助巻線L2は、インダクタL1と結合されており、トランスT1が形成される。制御回路200rのゼロクロス検出(ZT)端子には、補助巻線L2の電圧VZTが入力される。ゼロ電流検出回路204は、補助巻線Lzの電圧VZTにもとづいて、インダクタL1に流れる出力電流IOUTがゼロになったこと(ゼロクロス)を検出し、ゼロクロス検出信号S3をアサートする。
The auxiliary winding L2 is coupled to the inductor L1 to form a transformer T1. The voltage V ZT of the auxiliary winding L2 is input to the zero cross detection (ZT) terminal of the
ロジック回路206は、ゼロクロス検出信号S3がアサートされると、パルス信号S2を、スイッチングトランジスタM1のオンに対応するオンレベル(たとえばハイレベル)に遷移させる。ドライバ208は、パルス信号S2に応じて、スイッチングトランジスタM1をオンする。
When the zero-cross detection signal S3 is asserted, the
制御回路200rは、以上の動作を繰り返す。負荷電流ILEDは、出力電流IOUTを平滑キャパシタC1により平滑化された電流となり、そのときの目標電流値IREFは、ILIM/2となる。
The
図2に示すように、ドライバ208の出力パルス信号SOUTがオンレベルに遷移した直後、電流検出信号VCSはサージノイズの影響で大きく跳ね上がる。このスパイクノイズにより、出力電流IOUTがリミット電流ILIMに達していないにもかかわらず、電流リミットコンパレータ202の出力(リミット電流検出信号)S1がアサートされるのを防止するために、スイッチングトランジスタM1がオンした直後、所定の長さを有するマスク時間TMSKが設定され、マスク時間TMSKの間、電流リミットコンパレータ202による比較結果が無効化される。これをリーディングエッジブランキング(LEB)とも称する。
As shown in FIG. 2, immediately after the output pulse signal S OUT of the
本発明は、図1のスイッチングコンバータ100rについて検討した結果、以下の課題を認識するに至った。LED光源502が故障によりショートするなど、故障・異常が発生すると、回路素子に大電流が流れて発熱したり、素子間の電圧がその耐圧を超えて信頼性に悪影響を及ぼすおそれがある。かかる課題はLED光源502に限らず、さまざまな負荷においても生じうる。
As a result of examining the
本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、故障や異常を検出可能なスイッチングコンバータおよびその制御回路の提供にある。 The present invention has been made in view of such a problem, and one of an exemplary purpose of the embodiment is to provide a switching converter capable of detecting a failure or an abnormality and a control circuit thereof.
本発明のある態様は、スイッチングコンバータの制御回路に関する。スイッチングコンバータは、入力ラインと出力ラインの間に設けられた出力キャパシタと、出力ラインと接地ラインの間に直列に設けられたインダクタ、スイッチングトランジスタおよび検出抵抗と、入力ラインにカソードが接続され、インダクタとスイッチングトランジスタの接続点にアノードが接続されたダイオードと、を備える。制御回路は、検出抵抗の電圧降下に応じた電流検出信号が第1しきい値を超えると、リセットパルスをアサートする第1コンパレータと、スイッチングトランジスタをターンオンすべきタイミングでセットパルスをアサートするセットパルス発生器と、セットパルスおよびリセットパルスを受け、出力パルスを生成するロジック回路であって、(i)出力パルスは、セットパルスがアサートされると、スイッチングトランジスタのオンに対応するオンレベルに遷移し、(ii)リセットパルスがアサートされると、スイッチングトランジスタのオフに対応するオフレベルに遷移するものであるロジック回路と、電流検出信号が第2しきい値を超えると、比較信号をアサートする第2コンパレータと、スイッチングトランジスタがターンオンしてから第1時間の経過までを異常検出期間とし、異常検出期間中に比較信号がアサートされると異常と判定する異常検出回路と、を備える。 One aspect of the present invention relates to a control circuit of a switching converter. The switching converter consists of an output capacitor provided between the input line and the output line, an inductor, a switching transistor and a detection resistor provided in series between the output line and the ground line, and an inductor in which the cathode is connected to the input line. And a diode with an anode connected to the connection point of the switching transistor. The control circuit includes a first comparator that asserts a reset pulse when the current detection signal corresponding to the voltage drop of the detection resistor exceeds the first threshold value, and a set pulse that asserts a set pulse at the timing when the switching transistor should be turned on. A generator and a logic circuit that receives a set pulse and a reset pulse and generates an output pulse. (I) When the set pulse is asserted, the output pulse transitions to the on level corresponding to the on of the switching transistor. , (Ii) The logic circuit that transitions to the off level corresponding to the off of the switching transistor when the reset pulse is asserted, and the third that asserts the comparison signal when the current detection signal exceeds the second threshold value. The two comparators are provided with an abnormality detection circuit in which the abnormality detection period is from the turn-on of the switching transistor to the elapse of the first time, and an abnormality is determined when a comparison signal is asserted during the abnormality detection period.
本発明者がスイッチングコンバータについて検討したところ、スイッチングコンバータが異常である状態でスイッチングトランジスタがオンすると、インダクタに大きな電流が流、電流検出信号が高速に上昇することを認識するに至った。そこで、スイッチングトランジスタがオンした直後に異常検出期間を設定し、この期間に電流検出信号が第2しきい値を超えたか否かを判定することで、スイッチングコンバータの異常、故障を検出することができる。 When the present inventor examined a switching converter, he came to recognize that when a switching transistor is turned on while the switching converter is abnormal, a large current flows through the inductor and the current detection signal rises at high speed. Therefore, it is possible to detect an abnormality or failure of the switching converter by setting an abnormality detection period immediately after the switching transistor is turned on and determining whether or not the current detection signal exceeds the second threshold value during this period. it can.
第1しきい値と第2しきい値は等しく、第1コンパレータおよび第2コンパレータは、単一のコンパレータを共有しており、リセットパルスと比較信号は同一であってもよい。 The first threshold and the second threshold are equal, the first and second comparators share a single comparator, and the reset pulse and the comparison signal may be the same.
異常検出回路は、異常検出期間中の比較信号のアサートが、所定の判定時間、連続して発生すると、異常と判定してもよい。
本発明者はさらに、スイッチングコンバータのインダクタやキャパシタ等の回路定数によっては、スイッチングコンバータが正常であっても、スイッチングコンバータの起動直後にインダクタに大きな電圧が印加され、電流検出信号が高速に上昇する場合があることを認識した。そこで、起動時間よりも判定時間を長くとり、異常判定を行なうことで、起動時の誤検出を防止できる。
The abnormality detection circuit may determine that the comparison signal is abnormal when the comparison signal is asserted continuously for a predetermined determination time during the abnormality detection period.
Furthermore, depending on the circuit constants of the inductor and capacitor of the switching converter, the present inventor further applies a large voltage to the inductor immediately after the switching converter starts even if the switching converter is normal, and the current detection signal rises at high speed. Recognized that there may be cases. Therefore, by setting the determination time longer than the activation time and performing the abnormality determination, it is possible to prevent erroneous detection at the time of activation.
異常検出回路は、スイッチングトランジスタがターンオンしてから第1時間の経過までの間、アサートされる第1タイマー信号を生成する第1タイマー回路と、第1タイマー信号と比較信号を受け、中間判定信号を出力する中間判定部であって、(i)中間判定信号は、第1タイマー信号がアサートされ、かつ比較信号がアサートされると、アサートされ、(ii)中間判定信号は、第1タイマー信号がネゲートされ、かつ比較信号がアサートされるとネゲートされるものである、中間判定部と、中間判定信号が判定時間、連続してアサートされると、最終判定信号をアサートする最終判定部と、を含んでもよい。 The abnormality detection circuit receives the first timer circuit that generates the asserted first timer signal from the turn-on of the switching transistor to the elapse of the first time, the first timer signal, and the comparison signal, and receives an intermediate judgment signal. (I) The intermediate determination signal is asserted when the first timer signal is asserted and the comparison signal is asserted, and (ii) the intermediate determination signal is the first timer signal. Is negated and is negated when the comparison signal is asserted, an intermediate determination unit, and a final determination unit that asserts the final determination signal when the intermediate determination signal is continuously asserted for the determination time. May include.
異常検出回路は、異常検出期間中の比較信号のアサートが、所定サイクル数にわたり連続すると、異常と判定してもよい。
所定サイクル数を起動時間よりも長く設定し、異常判定を行なうことで、起動時の誤検出を防止できる。
The abnormality detection circuit may determine that an abnormality occurs when the assertion of the comparison signal during the abnormality detection period continues for a predetermined number of cycles.
By setting a predetermined number of cycles longer than the start-up time and performing an abnormality determination, erroneous detection at start-up can be prevented.
異常検出回路は、スイッチングトランジスタがターンオンしてから第1時間の間、アサートされる第1タイマー信号を生成する第1タイマー回路と、第1タイマー信号と比較信号を受け、中間判定信号を出力する中間判定部であって、(i)中間判定信号は、第1タイマー信号がアサートされ、かつ比較信号がアサートされると、アサートされ、(ii)中間判定信号は、第1タイマー信号がネゲートされ、かつ比較信号がアサートされるとネゲートされるものである、中間判定部と、中間判定信号と出力パルスと、を受け、中間判定信号がアサートされる期間に、出力パルスが所定サイクル数、オンレベルに遷移すると、最終判定信号をアサートする最終判定部と、を含んでもよい。 The abnormality detection circuit receives the first timer circuit that generates the asserted first timer signal and the comparison signal with the first timer signal for the first hour after the switching transistor is turned on, and outputs an intermediate determination signal. In the intermediate determination unit, (i) the intermediate determination signal is asserted when the first timer signal is asserted and the comparison signal is asserted, and (ii) the intermediate determination signal is negated by the first timer signal. The output pulse is turned on for a predetermined number of cycles during the period when the intermediate judgment signal, the intermediate judgment signal, and the output pulse are received and the intermediate judgment signal is asserted, which is negated when the comparison signal is asserted. When transitioning to the level, a final determination unit that asserts the final determination signal may be included.
中間判定部は、第1タイマー信号と比較信号を受け、第1タイマー信号がアサートされ、かつ比較信号がアサートされると、アサートされる異常検出信号を出力する第1ゲートと、第1タイマー信号と比較信号を受け、第1タイマー信号がネゲートされ、かつ比較信号がアサートされると、アサートされる解除信号を出力する第2ゲートと、クロック端子に異常検出信号を受け、リセット端子に解除信号を受け、中間判定信号を出力するフリップフロップであって、中間判定信号は異常検出信号がアサートされるとアサートされ、解除信号がアサートされるとネゲートされる、フリップフロップと、を含んでもよい。 The intermediate determination unit receives the first timer signal and the comparison signal, and when the first timer signal is asserted and the comparison signal is asserted, the first gate that outputs the asserted abnormality detection signal and the first timer signal. When the comparison signal is received, the first timer signal is negated, and the comparison signal is asserted, the second gate that outputs the asserted release signal and the clock terminal receive an abnormality detection signal, and the reset terminal receives the release signal. It is a flip-flop that receives and outputs an intermediate determination signal, and the intermediate determination signal may include a flip-flop that is asserted when the abnormality detection signal is asserted and negated when the release signal is asserted.
最終判定部は、キャパシタと、中間判定信号がアサートされる間、キャパシタを充電する電流源と、中間判定信号がネゲートされるとキャパシタを放電するスイッチと、キャパシタの電圧を所定のしきい値電圧と比較するコンパレータと、を含んでもよい。 The final determination unit sets the capacitor, the current source that charges the capacitor while the intermediate determination signal is asserted, the switch that discharges the capacitor when the intermediate determination signal is negated, and the voltage of the capacitor to a predetermined threshold voltage. May include a comparator to be compared with.
最終判定部は、クロック端子に出力パルスが入力され、リセット端子に中間判定信号が入力されるカウンタを含んでもよい。 The final determination unit may include a counter in which an output pulse is input to the clock terminal and an intermediate determination signal is input to the reset terminal.
異常検出回路は、起動開始から所定時間、異常検出を無効としてもよい。これにより起動直後の異常の誤検出を防止できる。 The abnormality detection circuit may disable the abnormality detection for a predetermined time from the start of startup. This makes it possible to prevent erroneous detection of an abnormality immediately after startup.
ある態様の制御回路は、スイッチングトランジスタがターンオンしてから所定の第2時間の経過までをマスク期間とし、マスク期間中のリセットパルスのアサートをマスクし、マスク後のリセットパルスをロジック回路に出力するリーディングエッジブランキング回路をさらに備えてもよい。 In one aspect of the control circuit, the mask period is from the turn-on of the switching transistor to the elapse of a predetermined second time, the assertion of the reset pulse during the mask period is masked, and the reset pulse after the mask is output to the logic circuit. Further, a leading edge blanking circuit may be provided.
第1時間と第2時間は等しくてもよい。この場合、第1タイマー信号と第2タイマー信号が同一でよいためタイマー回路を減らすことができ、回路を簡素化できる。 The first time and the second time may be equal. In this case, since the first timer signal and the second timer signal may be the same, the timer circuit can be reduced and the circuit can be simplified.
リーディングエッジブランキング回路は、スイッチングトランジスタがターンオンしてから第2時間の間、アサートされる第2タイマー信号を生成する第2タイマー回路と、第2タイマー信号とリセットパルスとを受け、マスク後のリセットパルスを生成する第3ゲートと、を含んでもよい。 The leading edge blanking circuit receives a second timer circuit that generates an asserted second timer signal, a second timer signal, and a reset pulse for the second hour after the switching transistor is turned on, and after masking. It may include a third gate that generates a reset pulse.
第1時間と第2時間は等しく、第1しきい値と第2しきい値は等しく、第1コンパレータおよび第2コンパレータは、単一のコンパレータを共有しており、リセットパルスと比較信号は同一であってもよい。 The first and second hours are equal, the first and second thresholds are equal, the first and second comparators share a single comparator, and the reset pulse and comparison signal are the same. It may be.
異常検出回路とリーディングエッジブランキング回路は、スイッチングトランジスタがターンオンしてから第2時間の間、所定レベルとなるタイマー信号を生成するタイマー回路を共有してもよい。異常検出回路は、タイマー信号とリセットパルスを受け、タイマー信号がアサートされ、かつリセットパルスがアサートされると、アサートされる異常検出信号を出力する第1ゲートと、タイマー信号とリセットパルスを受け、タイマー信号がネゲートされ、かつリセットパルスがアサートされると、アサートされる解除信号を出力する第2ゲートと、クロック端子に異常検出信号を受け、リセット端子に解除信号を受け、中間判定信号を出力するフリップフロップであって、中間判定信号は異常検出信号がアサートされるとアサートされ、解除信号がアサートされるとネゲートされる、フリップフロップと、を含んでもよい。リーディングエッジブランキング回路は、タイマー信号とリセットパルスを論理演算し、マスク後のリセットパルスを生成する第3ゲートを含んでもよい。 The anomaly detection circuit and the leading edge blanking circuit may share a timer circuit that generates a timer signal at a predetermined level for a second time after the switching transistor is turned on. The abnormality detection circuit receives the timer signal and the reset pulse, and when the timer signal is asserted and the reset pulse is asserted, the abnormality detection circuit receives the first gate that outputs the asserted abnormality detection signal, and the timer signal and the reset pulse. When the timer signal is negated and the reset pulse is asserted, the second gate that outputs the asserted release signal and the clock terminal receive the abnormality detection signal, the reset terminal receives the release signal, and the intermediate judgment signal is output. The flip flop may include a flip flop that is asserted when the anomaly detection signal is asserted and negated when the release signal is asserted. The leading edge blanking circuit may include a third gate that logically performs a timer signal and a reset pulse to generate a masked reset pulse.
セットパルス発生器は、インダクタに流れる電流が実質的にゼロとなると、セットパルスをアサートしてもよい。
上述の異常検出技術は、ソフトスイッチングを行なう疑似共振(QR:Quasi-Resonant)動作モードにおいて特に有効である。
The set pulse generator may assert the set pulse when the current flowing through the inductor is substantially zero.
The above-mentioned abnormality detection technique is particularly effective in a pseudo-resonant (QR: Quasi-Resonant) operation mode in which soft switching is performed.
スイッチングコンバータは、インダクタとスイッチングトランジスタの接続点と接地ラインの間に直列に設けられた第1キャパシタおよび抵抗をさらに備えてもよい。セットパルス発生器は、第1キャパシタと抵抗の接続点の電圧が所定のしきい値電圧とクロスすると、セットパルスをアサートしてもよい。
これにより、インダクタの電流がゼロとなったことを検知できる。
The switching converter may further include a first capacitor and a resistor provided in series between the connection point of the inductor and the switching transistor and the ground line. The set pulse generator may assert a set pulse when the voltage at the connection point between the first capacitor and the resistor crosses a predetermined threshold voltage.
This makes it possible to detect that the inductor current has become zero.
スイッチングコンバータは、インダクタと結合された補助巻線をさらに備えてもよい。補助巻線の電圧が所定のしきい値電圧とクロスすると、セットパルスをアサートしてもよい。
これにより、インダクタの電流がゼロとなったことを検知できる。
The switching converter may further include an auxiliary winding coupled with an inductor. A set pulse may be asserted when the voltage of the auxiliary winding crosses a predetermined threshold voltage.
This makes it possible to detect that the inductor current has become zero.
セットパルス発生器は、スイッチングトランジスタがターンオンしてから所定のオフ時間の経過後にセットパルスをアサートしてもよい。
上述の異常検出技術は、ハードスイッチングを行なう動作モードにも適用可能である。
The set pulse generator may assert the set pulse after a predetermined off time has elapsed since the switching transistor was turned on.
The above-mentioned abnormality detection technique can also be applied to an operation mode in which hard switching is performed.
制御回路は、異常を検出すると停止してもよい。 The control circuit may stop when it detects an abnormality.
制御回路は、ひとつの半導体基板に一体集積化されてもよい。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
The control circuit may be integrally integrated on one semiconductor substrate.
"Integrated integration" includes cases where all the components of a circuit are formed on a semiconductor substrate or cases where the main components of a circuit are integrated integrally, and some of them are used for adjusting circuit constants. A resistor, a capacitor, or the like may be provided outside the semiconductor substrate.
本発明の別の態様は、スイッチングコンバータに関する。スイッチングコンバータは、上述のいずれかの制御回路を含む。 Another aspect of the invention relates to a switching converter. The switching converter includes any of the control circuits described above.
本発明の別の態様は、照明装置に関する。照明装置は、直列に接続された複数のLED(発光ダイオード)を含むLED光源と、商用交流電圧を平滑整流する整流回路と、整流回路により平滑整流された直流電圧を入力電圧として受け、LED光源を負荷とするスイッチングコンバータと、を備えてもよい。スイッチングコンバータは、上述のいずれかの制御回路を備えてもよい。 Another aspect of the present invention relates to a lighting device. The lighting device receives an LED light source including a plurality of LEDs (light emitting diodes) connected in series, a rectifier circuit that smoothes and rectifies a commercial AC voltage, and a DC voltage that is smoothed and rectified by the rectifier circuit as an input voltage, and receives an LED light source. A switching converter with a load of the above may be provided. The switching converter may include any of the control circuits described above.
本発明の別の態様は電子機器に関する。電子機器は、液晶パネルと、液晶パネルを裏面から照射するバックライトである上述の照明装置と、を備えてもよい。 Another aspect of the invention relates to electronic devices. The electronic device may include a liquid crystal panel and the above-mentioned lighting device which is a backlight that illuminates the liquid crystal panel from the back surface.
なお、以上の構成要素の任意の組み合わせや、本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。 It should be noted that any combination of the above components and those in which the components and expressions of the present invention are mutually replaced between methods, devices, systems and the like are also effective as aspects of the present invention.
本発明によれば、降圧型のコンバータの異常を検出できる。 According to the present invention, an abnormality of the step-down converter can be detected.
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。 Hereinafter, the present invention will be described with reference to the drawings based on preferred embodiments. The same or equivalent components, members, and processes shown in the drawings shall be designated by the same reference numerals, and redundant description will be omitted as appropriate. Further, the embodiment is not limited to the invention but is an example, and all the features and combinations thereof described in the embodiment are not necessarily essential to the invention.
本明細書において、「部材Aと部材Bが接続」された状態とは、部材Aと部材Bが物理的に直接的に接続される場合や、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
In the present specification, the state in which the member A and the member B are connected means that the member A and the member B are physically directly connected, or the member A and the member B are electrically connected. It also includes the case of being indirectly connected via other members that do not affect the.
Similarly, "a state in which the member C is provided between the member A and the member B" means that the member A and the member C, or the member B and the member C are directly connected, and also electrically. It also includes the case of being indirectly connected via another member that does not affect the connection state.
図3は、実施の形態に係るスイッチングコンバータ100の構成を示す回路図である。スイッチングコンバータ100は、入力ライン104の入力電圧VINを降圧し、降圧された出力電圧VOUTを出力ライン106から出力する降圧コンバータ(バックコンバータ)である。LED光源502の一端(アノード)は入力ライン104と接続され、その他端(カソード)は出力ライン106と接続される。LED光源502の両端間には、駆動電圧VIN−VOUTが供給される。
FIG. 3 is a circuit diagram showing the configuration of the switching
LED光源502は、定電流駆動すべきデバイスであり、スイッチングコンバータ100は、LED光源502に流れる電流ILEDを、目標量に安定化する。たとえばLED光源502は、直列に接続された複数の発光素子(LED)を含むLEDストリングであってもよい。スイッチングコンバータ100は、LED光源502に流れる電流ILEDを、目標となる輝度に応じた目標電流IREFに安定化する。
The LED
出力回路102は、平滑キャパシタC1、入力キャパシタC2、整流ダイオードD1、スイッチングトランジスタM1、インダクタL1、検出抵抗RCSを備える。平滑キャパシタC1の一端は入力ライン104と接続され、その他端は出力ライン106と接続される。
The
インダクタL1の一端は出力ライン106と接続され、その他端はスイッチングトランジスタM1のドレインと接続される。検出抵抗RCSは、スイッチングトランジスタM1がオンの期間に、スイッチングトランジスタM1およびインダクタL1に流れる電流ILの経路上に配置される。整流ダイオードD1のカソードは入力ライン104と接続され、そのアノードは、インダクタL1とスイッチングトランジスタM1の接続点N1(ドレイン)と接続される。
One end of the inductor L1 is connected to the
制御回路200は、ひとつの半導体基板に一体集積化された機能IC(Integrated Circuit)であり、出力(OUT)端子、電流検出(CS)端子、補助(ZT)端子、接地(GND)端子を有する。GND端子は接地される。OUT端子は、スイッチングトランジスタM1のゲートと接続され、CS端子には、検出抵抗RCSの電圧降下に応じた電流検出信号VCSが入力される。スイッチングトランジスタM1は、制御回路200に内蔵されてもよい。
The
制御回路200は、第1コンパレータ(電流リミットコンパレータ)202、セットパルス発生器(ゼロ電流検出回路)204、ロジック回路206、ドライバ208、LEB(Leading Edge Blanking)回路210、第2コンパレータ212、異常検出回路214、を備える。
The
電流リミットコンパレータ202は、電流検出信号VCSが第1しきい値(調光設定値)VADIMを超えると、リセットパルスS11をアサート(たとえばハイレベル)する。第1しきい値VADIMは、アナログ調光の設定値に対応する。ゼロ電流検出回路204は、セットパルスS13を生成する。セットパルスS13のアサート(たとえばハイレベル)は、スイッチングトランジスタM1のターンオンを指示するものである。
図3のスイッチングコンバータ100は、疑似共振(QR)型のコンバータであり、インダクタL1に流れる電流ILがゼロとなると、スイッチングトランジスタM1をターンオンするソフトスイッチング動作を行なう。キャパシタC11、抵抗R10は、コイル電流ILを検出するために設けられる。ゼロ電流検出回路204は、キャパシタC11と抵抗R10の接続点N2の電圧VN2が、ゼロ付近のしきい値とクロスすると、セットパルスS13をアサートする。ZT端子には、接続点N2の電圧VN2を直接入力してもよいが、抵抗R11、R12により分圧した電圧VZTを入力してもよい。
ゼロ電流検出回路204は、コンパレータを含み、ZT端子の電圧VZTが、ゼロ付近に設定されたしきい値電圧VZEROとクロスすると、セットパルスS13をアサート(たとえばハイレベル)する。
The zero
LEB回路210は、スイッチングトランジスタM1がターンオンしてから第2時間τ2経過までをマスク期間とし、マスク期間τ2中のリセットパルスS11のアサートをマスク、つまり無効化し、マスク後のリセットパルスS12をロジック回路206に出力する。つまり、LEB回路210の第2時間τ2は、スイッチングトランジスタM1のオン時間の最小幅を規定する。
In the
LEB回路210の構成は特に限定されない。たとえばLEB回路210は、第2タイマー回路236、第3ゲート238を含む。第2タイマー回路236は、スイッチングトランジスタM1がターンオンしてから第2時間τ2の間、アサート(たとえばハイレベル)される第2タイマー信号S22を生成する。第3ゲート238は、第2タイマー信号S22とリセットパルスS11とを受け、マスク後のリセットパルスS12を生成する。最も簡易には第3ゲート238は、第2タイマー信号S22の反転信号とリセットパルスS11の論理積を生成するANDゲートである。
The configuration of the
ロジック回路206は、セットパルスS13およびリセットパルスS12を受け、出力パルスS14を生成する。(i)出力パルスS14は、セットパルスS13がアサートされると、スイッチングトランジスタM1のオンに対応するオンレベル(たとえばハイレベル)に遷移し、(ii)リセットパルスS12がアサートされると、スイッチングトランジスタM1のオフに対応するオフレベル(たとえばローレベル)に遷移する。
The
ドライバ208は、出力パルスS14に応じてスイッチングトランジスタM1をスイッチングする。本実施の形態において、OUT端子の信号と出力パルスS14は同一である。
The
第2コンパレータ212は、電流検出信号VCSが第2しきい値VTHを超えると、比較信号S15をアサート(たとえばハイレベル)する。異常検出回路214は、スイッチングトランジスタM1がターンオンしてから第1時間τ1の経過までを異常検出期間とし、異常検出期間τ1中に比較信号S15がアサートされると異常と判定し、異常判定信号S16をアサート(たとえばハイレベル)する。制御回路200は、異常と判定されると、スイッチングトランジスタM1のスイッチングを停止し、および/または、周囲のマイクロコントローラ(不図示)に通知する。
The
図4は、異常検出回路214のブロック図である。異常検出回路214は、第1タイマー回路216、中間判定部218、最終判定部220を備える。第1タイマー回路216は、スイッチングトランジスタM1がターンオンしてから第1時間τ1経過までの異常検出期間の間、アサート(ハイレベル)される第1タイマー信号S17を生成する。中間判定部218は、第1タイマー信号S17と比較信号S15を受け、中間判定信号S18を出力する。(i)中間判定信号S18は、第1タイマー信号S17がアサートされ、かつ比較信号S15がアサートされると、アサート(ハイレベル)される。(ii)中間判定信号S18は、第1タイマー信号S17がネゲート(ローレベル)され、かつ比較信号S15がアサートされるとネゲート(ローレベル)される。
FIG. 4 is a block diagram of the
最終判定部220は、中間判定信号S18にもとづいて、最終判定信号S19(図3の異常判定信号S16)を生成する。本実施の形態における異常判定の条件は、異常検出期間中の比較信号S15のアサートが、所定の判定時間τ3、連続して発生することである。つまり最終判定部220は、中間判定信号S18が、判定時間τ3の間、途中で解除されることなく連続してアサートされると、最終判定信号S19をアサートする。
The
第1時間τ1と第2時間τ2は同一であってもよいし、異なってもよい。同一の場合、図3の第2タイマー回路236と、図4の第1タイマー回路216は、単一のタイマーを共有して構成でき、回路面積を小さくできる。
The first time τ1 and the second time τ2 may be the same or different. In the same case, the
図5は、異常検出回路214の構成例を示す回路図である。中間判定部218は、第1ゲート222、第2ゲート224、フリップフロップ226を含む。第1ゲート222は、第1タイマー信号S17と比較信号S15を受け、異常検出信号S20を生成する。第1タイマー信号S17がアサートされ、かつ比較信号S15がアサートされると、異常検出信号S20はアサートされる。第1ゲート222は、最も簡易にはANDゲートであるが、その構成は特に限定されない。
FIG. 5 is a circuit diagram showing a configuration example of the
第2ゲート224は、第1タイマー信号S17と比較信号S15を受け、解除信号S21を生成する。第1タイマー信号S17がネゲートされ、かつ比較信号S15がアサートされると、解除信号S21はアサートされる。第2ゲート224は、ORゲートとインバータの組み合わせで構成してもよいし、別の構成をとってもよい。
The
フリップフロップ226は、そのクロック端子に異常検出信号S0を受け、そのリセット端子(反転論理)に解除信号S21を受け、中間判定信号S18を出力する。中間判定信号S18は異常検出信号S20がアサートされるとアサートされ、解除信号S21がアサートされるとネゲートされる。
The flip-
最終判定部220は、キャパシタC21、電流源228、スイッチ230、コンパレータ232を含む。電流源228は、中間判定信号S18がアサートされる間、キャパシタC21を充電する。スイッチ230は、中間判定信号S18がネゲートされるとオンとなり、キャパシタC21を放電する。コンパレータ232は、キャパシタC21の電圧VC21を所定のしきい値電圧Vτ3と比較し、最終判定信号S19を出力する。しきい値電圧Vτ3は、判定時間τ3に対応して定められる。最終判定信号S19は、たとえばラッチ(フリップフロップ)234によりラッチされ、所定の保護処理が実行される。
The
以上が制御回路200の構成である。続いてその動作を説明する。図6は、制御回路200の動作波形図である。なお本明細書における波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは強調されている。
The above is the configuration of the
このタイムチャートには、τ1>τ2、VADIM>VTHとした場合の動作が示される。時刻tAより前は、スイッチングコンバータ100およびLED光源502は正常動作している。
This time chart shows the operation when τ1> τ2 and V ADIM > V TH . Before time t A, the switching
電流検出信号VCSが調光設定値VADIMに達するたびに、リセットパルスS11がアサートされる。時刻t0に、出力パルスS14がオンレベルとなり、スイッチングトランジスタM1がターンオンする。これによりインダクタL1のコイル電流ILが増大し、電流検出信号VCSが上昇する。時刻t1に電流検出信号VCSが調光設定値VADIMを超えると、リセットパルスS11がアサートされる。このリセットパルスS11はLEB回路210をマスクされることなく通過し、ロジック回路206に入力され、出力パルスS14がオフレベルとなる。
Each time the current detection signal V CS reaches the dimming setpoint V ADIM, the reset pulse S11 is asserted. At time t0, the output pulse S14 is turned on and the switching transistor M1 is turned on. Thus the coil current I L of the inductor L1 is increased, the current detection signal V CS rises. When the current detection signal V CS exceeds the dimming setpoint V ADIM at time t1, the reset pulse S11 is asserted. The reset pulse S11 passes through the
スイッチングトランジスタM1がターンオフすると、コイル電流ILが減少する。時刻t2にコイル電流ILがゼロとなると、ゼロ電流検出回路204がセットパルスS13をアサートする。これにより出力パルスS14がふたたびオンレベルに遷移する。制御回路200は、時刻t0〜t2を基本サイクルとして動作する。
When the switching transistor M1 is turned off, the coil current I L decreases. When the coil current I L is zero at time t2, the zero
時刻t3に示すように、スイッチングトランジスタM1のターンオン直後に電流検出信号VCSに重畳するノイズは、LEB回路210によりマスクされ、スイッチングには影響しない。
As shown at time t3, noise superimposed on the current detection signal V CS immediately turn the switching transistor M1 is masked by
時刻tAより前の正常状態では、1サイクル毎に解除信号S21がアサート(ローレベル)される。したがって時刻t3のノイズにより異常検出信号S20がアサートされても、次のサイクルで解除信号S21によりリセットがかかるため、最終的な異常判定には至らない。 In a normal state before time t A, release signal S21 for each cycle is asserted (low level). Therefore, even if the abnormality detection signal S20 is asserted by the noise at time t3, it is reset by the release signal S21 in the next cycle, so that the final abnormality determination is not reached.
続いて、異常時の動作を説明する。時刻tAに、LED光源502のショートなどの異常や故障が生じたとする。異常が生ずると、時刻t4にスイッチングトランジスタM1がターンオンした直後にインダクタL1に印加される電圧が大きくなるため、コイル電流ILの増大するスピードが速くなる。その結果、スイッチングトランジスタM1がターンオンして間もない時刻t5に、電流検出信号VCSがしきい値VTHを超え、比較信号S15がアサートされる。比較信号S15のアサートが、ターンオンから第1時間τ1の間に生ずると、異常検出信号S20がアサートされる。異常検出信号S20がアサートされると、中間判定信号S18がアサートされ、最終判定部220により時間測定が開始される。
Subsequently, the operation at the time of abnormality will be described. At time t A, the abnormality or malfunction such as a short circuit of the LED
時刻t6に電流検出信号VCSは調光設定値VADIMを超え、リセットパルスS11がアサートされる。LEB回路210は、スイッチングトランジスタM1のターンオンから第2時間τ2の間、リセットパルスS11のアサートをマスクする。その結果、時刻t7に出力パルスS14がオフレベルとなり、スイッチングトランジスタM1のオン時間は、第2時間τ2となる。時刻t8にコイル電流ILがゼロになると、出力パルスS14がオンレベルとなりスイッチングトランジスタM1がターンオンする。異常状態では、時刻t4〜t8の動作が繰り返される。
Current detection signal V CS to the time t6 exceeds the dimming setpoint V ADIM, the reset pulse S11 is asserted. The
時刻tAより前の正常状態では、1サイクル毎に解除信号S21がアサート(ローレベル)される。これに対して、異常状態では解除信号S21はネゲート(ハイレベル)を維持するため、一旦、中間判定信号S18がアサートされると、その状態が持続する。そして中間判定信号S18のアサートが判定時間τ3持続すると、最終判定信号S19がアサートされる。 In a normal state before time t A, release signal S21 for each cycle is asserted (low level). On the other hand, in the abnormal state, the release signal S21 maintains the negate (high level), so that once the intermediate determination signal S18 is asserted, that state continues. Then, when the assertion of the intermediate determination signal S18 continues for the determination time τ3, the final determination signal S19 is asserted.
以上が制御回路200の動作である。この制御回路200によれば、スイッチングトランジスタM1のターンオン直後の電流検出信号VCSの波形に着目し、異常状態では、電流検出信号VCSが高速に上昇することを利用して、異常を検出することができる。
The above is the operation of the
本発明者は、スイッチングコンバータ100のインダクタL1やキャパシタC1等の回路定数によっては、スイッチングコンバータ100が正常であっても、スイッチングコンバータ100の起動直後にインダクタL1に大きな電圧が印加され、電流検出信号VCSが高速に上昇する場合があることを認識した。
そこで実施の形態では、異常検出回路214が、異常検出期間τ1中の比較信号S15のアサートが、所定の判定時間τ3、連続して発生すると異常と判定することとした。これにより、起動時間よりも判定時間τ3を長くとり、異常判定を行なうことで、起動時の誤検出を防止できる。
According to the circuit constants of the inductor L1 and the capacitor C1 of the switching
Therefore, in the embodiment, the
再度、図6に着目する。異常が発生した時刻tA以降、出力パルスS14のパルス幅(オン時間)は、第2時間τ2で規定される最小オン時間と等しくなる。したがって、制御回路200の異常検出回路214は、出力パルスS14のパルス幅が、LEB回路210により規定される最小パルス幅(最小オン時間)となる状態が、所定時間もしくは所定サイクル数にわたり持続すると、異常と判定するものと把握することもできる。
Focus again on FIG. Abnormality time t A later generation, the pulse width of the output pulse S14 (on-time) is equal to the minimum on time defined by the second time .tau.2. Therefore, in the
実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例を説明する。 Embodiments are examples, and it is understood by those skilled in the art that various modifications are possible for each of these components and combinations of each processing process, and that such modifications are also within the scope of the present invention. .. Hereinafter, such a modification will be described.
(第1変形例)
図7は、第1変形例に係るスイッチングコンバータ100aの回路図である。出力回路102は図3と同様である。第1変形例に係る制御回路200aでは、調光設定値(第1しきい値)VADIMとしきい値電圧(第2しきい値)VTHは等しく、電流リミットコンパレータ202と第2コンパレータ212は、単一のコンパレータを共有して構成され、また電流リミットコンパレータ202の出力は、リセットパルスS11と比較信号S15を兼ねている。この変形例によればコンパレータの個数を減らすことができ、回路面積を小さくできる。
(First modification)
FIG. 7 is a circuit diagram of the switching
(第2変形例)
第2変形例では異常検出回路214の処理が上述のそれと異なる。第2変形例において異常検出回路214は、異常検出期間中の比較信号S15のアサートが、所定サイクル数Nにわたり連続すると、異常と判定する。
(Second modification)
In the second modification, the processing of the
図4を参照する。第1タイマー回路216、中間判定部218の動作は、上述した通りである。第2変形例において最終判定部220は、中間判定信号S18と出力パルスS14(OUT)と、を受け、中間判定信号S18がアサートされる期間に、出力パルスS14が所定サイクル数N、オンレベルに遷移すると、最終判定信号S19をアサートする。
See FIG. The operations of the
図8は、第2変形例に係る異常検出回路214の回路図である。中間判定部218は図5と同様である。最終判定部220aは、クロック端子に出力パルスS14が入力され、リセット端子(反転論理)に中間判定信号S18が入力されるカウンタを含む。カウンタ220aのカウント値は、中間判定信号S18のアサート(ハイレベル)の間、出力パルスS14に応じてカウントアップする。そしてカウント値が所定値Nに達すると、最終判定信号S19がアサートされる。この変形例によっても、実施の形態と同様の効果を得られる。
FIG. 8 is a circuit diagram of the
(第3変形例)
異常検出回路214は、起動開始から所定時間、異常検出を無効としてもよい。これにより、起動直後の異常の誤検出を防止できる。
(Third modification example)
The
(第4変形例)
異常検出のための第1時間τ1と、LEBのための第2時間τ2は等しくてもよい。この場合、第1タイマー回路216と第2タイマー回路236とを共有することができ、回路面積を小さくできる。図9は、第4変形例に係る制御回路200bの回路図である。この変形例ではLEB回路210と異常検出回路214は、タイマー回路236(216)を共有する。
(Fourth modification)
The first time τ1 for anomaly detection and the second time τ2 for LEB may be equal. In this case, the
第1ゲート222は、タイマー信号S22(S17)とリセットパルスS11(S15)を受け、タイマー信号S22がアサートされ、かつリセットパルスS11がアサートされると、アサートされる異常検出信号S20を出力する。第2ゲート224は、タイマー信号S22(S17)とリセットパルスS11を受け、タイマー信号S22がネゲートされ、かつリセットパルスS11がアサートされると、アサートされる解除信号S21を出力する。フリップフロップ226は、クロック端子に異常検出信号S20を受け、リセット端子(反転論理)に解除信号S21を受け、中間判定信号S18を出力する。第3ゲート238は、タイマー信号S22とリセットパルスS11を論理演算し、マスク後のリセットパルスS12を生成する。この変形例によれば制御回路200の構成を大幅に簡素化することができる。
The
(第5変形例)
図10は、第5変形例に係るスイッチングコンバータ100bの回路図である。このスイッチングコンバータ100bは、キャパシタC11、抵抗R10に代えて、インダクタL1と結合された補助巻線L2を備える。制御回路200bのZT端子には、補助巻線L2に生ずる電圧VL2に応じた電圧VZTが入力される。ゼロ電流検出回路(セットパルス発生器)204は、補助巻線L2の電圧VZTが所定のしきい値電圧VZEROとクロスすると、セットパルスS13をアサートする。この構成によっても、疑似共振モードを実現できる。
(Fifth modification)
FIG. 10 is a circuit diagram of the switching converter 100b according to the fifth modification. The switching converter 100b includes an auxiliary winding L2 coupled to the inductor L1 in place of the capacitor C11 and the resistor R10. A voltage V ZT corresponding to the voltage V L2 generated in the auxiliary winding L2 is input to the ZT terminal of the control circuit 200b. The zero current detection circuit (set pulse generator) 204 asserts the set pulse S13 when the voltage V ZT of the auxiliary winding L2 crosses the predetermined threshold voltage V ZERO . The pseudo-resonance mode can also be realized by this configuration.
(第6変形例)
実施の形態では、疑似共振モードのスイッチングコンバータ100を説明したが、本発明はそれには限定されず、他励方式にも適用可能である。この場合、セットパルス発生器204は、スイッチングトランジスタM1がターンオンしてから所定のオフ時間TOFFの経過後に、セットパルスS13をアサートするタイマー回路で構成すればよい。
(6th modification)
In the embodiment, the switching
(第7変形例)
本実施の形態において、ロジック回路のハイレベル、ローレベルの論理値の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。
(7th modification)
In the present embodiment, the setting of high-level and low-level logic values of the logic circuit is an example, and can be freely changed by appropriately inverting it with an inverter or the like.
(第8変形例)
実施の形態では、LED光源502がLEDストリングである場合を説明したが、負荷の種類は特に限定されない。
(8th modification)
In the embodiment, the case where the
また、上述の実施の形態および任意の変形例の組み合わせも、本発明の態様として有効である。 In addition, a combination of the above-described embodiment and any modification is also effective as an aspect of the present invention.
最後に、スイッチングコンバータ100の用途を説明する。図11は、スイッチングコンバータ100を用いた照明装置500のブロック図である。照明装置500は、LED光源502である発光部、スイッチングコンバータ100に加えて、整流回路504、平滑コンデンサ506、マイコン508を備える。整流回路504および平滑コンデンサ506は、商用交流電圧VACを整流平滑化し、直流電圧VDCに変換する。マイコン508は、LED光源502の輝度を指示する制御信号SDIMを生成する。スイッチングコンバータ100は、直流電圧VDCを入力電圧VINとして受け、制御信号SDIMに応じた駆動電流ILEDをLED光源502に供給する。
Finally, the use of the switching
図12(a)〜(c)は、照明装置500の具体例を示す図である。図12(a)〜(c)にはすべての構成要素が示されているわけではなく、一部は省略されている。図12(a)の照明装置500aは、直管型LED照明である。LED光源502であるLEDストリングを構成する複数のLED素子は、基板510上にレイアウトされる。基板510には、整流回路504や制御回路200、出力回路102などが実装される。
12 (a) to 12 (c) are diagrams showing a specific example of the
図12(b)の照明装置500bは、電球型LED照明である。LED光源502であるLEDモジュールは、基板510上に実装される。制御回路200や整流回路504は、照明装置500bの筐体の内部に実装される。
The
図12(c)の照明装置500cは、液晶ディスプレイ装置600に内蔵されるバックライトである。照明装置500cは、液晶パネル602の背面を照射する。
The
あるいは照明装置500は、シーリングライトに利用することも可能である。このように、図11の照明装置500はさまざまな用途に利用可能である。
Alternatively, the
実施の形態にもとづき本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎないことはいうまでもなく、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められることはいうまでもない。 Although the present invention has been described based on the embodiments, it goes without saying that the embodiments merely show the principles and applications of the present invention, and the embodiments are defined in the claims. Needless to say, many modifications and arrangement changes are permitted without departing from the idea of the present invention.
100…スイッチングコンバータ、102…出力回路、104…入力ライン、106…出力ライン、C1…平滑キャパシタ、D1…整流ダイオード、M1…スイッチングトランジスタ、T1…トランス、L1…インダクタ、L2…補助巻線、RCS…検出抵抗、200…制御回路、202…電流リミットコンパレータ、204…ゼロ電流検出回路、206…ロジック回路、208…ドライバ、210…LEB回路、212…第2コンパレータ、214…異常検出回路、216…第1タイマー回路、218…中間判定部、220…最終判定部、222…第1ゲート、224…第2ゲート、226…フリップフロップ、228…電流源、230…スイッチ、232…コンパレータ、234…ラッチ、236…第2タイマー回路、238…第3ゲート、S11,S12…リセットパルス、S13…セットパルス、S14…出力パルス、S15…比較信号、S16…異常判定信号、S17…第1タイマー信号、S18…中間判定信号、S19…最終判定信号、S20…異常検出信号、S21…解除信号、S22…第2タイマー信号、500…照明装置、502…LED光源、504…整流回路、506…平滑コンデンサ、508…マイコン、510…基板。
100 ... switching converter, 102 ... output circuit, 104 ... input line, 106 ... output line, C1 ... smoothing capacitor, D1 ... rectifier diode, M1 ... switching transistor, T1 ... transformer, L1 ... inductor, L2 ... auxiliary winding, R CS ... detection resistance, 200 ... control circuit, 202 ... current limit comparator, 204 ... zero current detection circuit, 206 ... logic circuit, 208 ... driver, 210 ... LEB circuit, 212 ... second comparator, 214 ... abnormality detection circuit, 216 ... 1st timer circuit, 218 ... intermediate judgment unit, 220 ...
Claims (22)
電流検出信号を受ける電流検出端子と、
前記電流検出信号が第1しきい値を超えると、リセットパルスをアサートする第1コンパレータと、
セットパルスをアサートするセットパルス発生器と、
前記セットパルスおよび前記リセットパルスを受け、出力パルスを生成するロジック回路と、
前記電流検出信号が、前記第1しきい値以下である第2しきい値を超えると、比較信号をアサートする第2コンパレータと、
前記比較信号がアサートされると異常と判定する異常検出回路と、
を備え、
前記出力パルスは、前記セットパルスがアサートされると、第1レベルに遷移し、(ii)前記リセットパルスがアサートされると、前記第1レベルと相補的な第2レベルに遷移することを特徴とする制御回路。 It is a control circuit of a switching converter.
The current detection terminal that receives the current detection signal and
When the current detection signal exceeds the first threshold value, the first comparator that asserts the reset pulse and
And set the pulse generator to assert the back Ttoparusu,
A logic circuit that receives the set pulse and the reset pulse and generates an output pulse ,
When the current detection signal exceeds the second threshold value which is equal to or lower than the first threshold value, the second comparator which asserts the comparison signal and
An abnormality detection circuit that determines an abnormality when the comparison signal is asserted,
Bei to give a,
The output pulse is characterized by transitioning to a first level when the set pulse is asserted and (ii) transitioning to a second level complementary to the first level when the reset pulse is asserted. Control circuit.
スイッチングトランジスタと同一経路に設けられ、前記スイッチングトランジスタのオン期間に電流が流れる箇所に配置された検出抵抗と接続されるべき電流検出端子と、 A current detection terminal that is provided in the same path as the switching transistor and should be connected to a detection resistor located at a location where current flows during the ON period of the switching transistor.
前記電流検出端子に発生する電流検出信号が第1しきい値を超えると、リセットパルスをアサートする第1コンパレータと、 When the current detection signal generated at the current detection terminal exceeds the first threshold value, the first comparator that asserts the reset pulse and
前記スイッチングトランジスタをターンオンすべきタイミングでセットパルスをアサートするセットパルス発生器と、 A set pulse generator that asserts a set pulse at the timing when the switching transistor should be turned on,
前記セットパルスおよび前記リセットパルスを受け、出力パルスを生成するロジック回路であって、(i)前記出力パルスは、前記セットパルスがアサートされると、前記スイッチングトランジスタのオンに対応するオンレベルに遷移し、(ii)前記リセットパルスがアサートされると、前記スイッチングトランジスタのオフに対応するオフレベルに遷移するものである、ロジック回路と、 A logic circuit that receives the set pulse and the reset pulse and generates an output pulse. (I) The output pulse transitions to an on level corresponding to the on of the switching transistor when the set pulse is asserted. (Ii) When the reset pulse is asserted, the logic circuit and the logic circuit, which transition to the off level corresponding to the off of the switching transistor,
前記電流検出信号が第2しきい値を超えると、比較信号をアサートする第2コンパレータと、 When the current detection signal exceeds the second threshold value, the second comparator that asserts the comparison signal and
前記比較信号にもとづいて異常の有無を判定する異常検出回路と、 An abnormality detection circuit that determines the presence or absence of an abnormality based on the comparison signal,
を備えることを特徴とする制御回路。 A control circuit characterized by comprising.
前記スイッチングトランジスタがターンオンしてから第1時間の間、アサートされる第1タイマー信号を生成する第1タイマー回路と、
前記第1タイマー信号と前記比較信号を受け、中間判定信号を出力する中間判定部であって、(i)前記中間判定信号は、前記第1タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされ、(ii)前記中間判定信号は、前記第1タイマー信号がネゲートされ、かつ前記比較信号がアサートされるとネゲートされるものである、中間判定部と、
前記中間判定信号が前記判定時間、連続してアサートされると、最終判定信号をアサートする最終判定部と、
を含むことを特徴とする請求項6に記載の制御回路。 The abnormality detection circuit is
Between the switching transistor is turned on or we first hour, the first timer circuit for generating a first timer signal is asserted,
An intermediate determination unit that receives the first timer signal and the comparison signal and outputs an intermediate determination signal. (I) The intermediate determination signal is asserted by the first timer signal and asserted by the comparison signal. Then, it is asserted, and (ii) the intermediate determination signal is negated when the first timer signal is negated and the comparison signal is asserted.
When the intermediate determination signal is continuously asserted for the determination time, the final determination unit that asserts the final determination signal and
The control circuit according to claim 6, wherein the control circuit comprises.
前記スイッチングトランジスタがターンオンしてから前記第1時間の間、アサートされる第1タイマー信号を生成する第1タイマー回路と、
前記第1タイマー信号と前記比較信号を受け、中間判定信号を出力する中間判定部であって、(i)前記中間判定信号は、前記第1タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされ、(ii)前記中間判定信号は、前記第1タイマー信号がネゲートされ、かつ前記比較信号がアサートされるとネゲートされるものである、中間判定部と、
前記中間判定信号と前記出力パルスと、を受け、前記中間判定信号がアサートされる期間に、前記出力パルスが前記所定サイクル数、オンレベルに遷移すると、最終判定信号をアサートする最終判定部と、
を含むことを特徴とする請求項8に記載の制御回路。 The abnormality detection circuit is
A first timer circuit that generates an asserted first timer signal for the first time after the switching transistor is turned on.
An intermediate determination unit that receives the first timer signal and the comparison signal and outputs an intermediate determination signal. (I) The intermediate determination signal is asserted by the first timer signal and asserted by the comparison signal. Then, it is asserted, and (ii) the intermediate determination signal is negated when the first timer signal is negated and the comparison signal is asserted.
The final determination unit that asserts the final determination signal when the output pulse transitions to the on-level for the predetermined number of cycles during the period in which the intermediate determination signal and the output pulse are received and the intermediate determination signal is asserted.
The control circuit according to claim 8, wherein the control circuit comprises.
前記第1タイマー信号と前記比較信号を受け、前記第1タイマー信号がアサートされ、かつ前記比較信号がアサートされると、アサートされる異常検出信号を出力する第1ゲートと、
前記第1タイマー信号と前記比較信号を受け、前記第1タイマー信号がネゲートされ、かつ前記比較信号がアサートされると、アサートされる解除信号を出力する第2ゲートと、
クロック端子に前記異常検出信号を受け、リセット端子に前記解除信号を受け、中間判定信号を出力するフリップフロップであって、前記中間判定信号は前記異常検出信号がアサートされるとアサートされ、前記解除信号がアサートされるとネゲートされる、フリップフロップと、
を含むことを特徴とする請求項7または9に記載の制御回路。 The intermediate determination unit
When the first timer signal and the comparison signal are received, the first timer signal is asserted, and the comparison signal is asserted, the first gate that outputs the asserted abnormality detection signal and
When the first timer signal and the comparison signal are received, the first timer signal is negated, and the comparison signal is asserted, a second gate that outputs an asserted release signal, and
A flip-flop that receives the abnormality detection signal at the clock terminal, receives the release signal at the reset terminal, and outputs an intermediate determination signal. The intermediate determination signal is asserted when the abnormality detection signal is asserted, and the release is performed. Flip-flops that are negated when the signal is asserted,
The control circuit according to claim 7 or 9, wherein the control circuit comprises.
キャパシタと、
前記中間判定信号がアサートされる間、前記キャパシタを充電する電流源と、
前記中間判定信号がネゲートされると前記キャパシタを放電するスイッチと、
前記キャパシタの電圧を所定のしきい値電圧と比較するコンパレータと、
を含むことを特徴とする請求項7に記載の制御回路。 The final determination unit
With capacitors
While the intermediate determination signal is asserted, the current source for charging the capacitor and
A switch that discharges the capacitor when the intermediate determination signal is negated,
A comparator that compares the voltage of the capacitor with a predetermined threshold voltage,
7. The control circuit according to claim 7.
スイッチングトランジスタがターンオンしてから前記第2時間の間、アサートされる第2タイマー信号を生成する第2タイマー回路と、
前記第2タイマー信号と前記リセットパルスとを受け、マスク後のリセットパルスを生成する第3ゲートと、
を含むことを特徴とする請求項14に記載の制御回路。 The mask circuit
During the second hour switch ing transistor from turning on, a second timer circuit for generating a second timer signal being asserted,
A third gate that receives the second timer signal and the reset pulse and generates a reset pulse after masking.
The control circuit according to claim 14, wherein the control circuit comprises.
前記異常検出回路は、
前記タイマー信号と前記リセットパルスを受け、前記タイマー信号がアサートされ、かつ前記リセットパルスがアサートされると、アサートされる異常検出信号を出力する第1ゲートと、
前記タイマー信号と前記リセットパルスを受け、前記タイマー信号がネゲートされ、かつ前記リセットパルスがアサートされると、アサートされる解除信号を出力する第2ゲートと、
クロック端子に前記異常検出信号を受け、リセット端子に前記解除信号を受け、中間判定信号を出力するフリップフロップであって、前記中間判定信号は前記異常検出信号がアサートされるとアサートされ、前記解除信号がアサートされるとネゲートされる、フリップフロップと、
を含み、
前記マスク回路は、前記タイマー信号と前記リセットパルスを論理演算し、マスク後のリセットパルスを生成する第3ゲートを含むことを特徴とする請求項16に記載の制御回路。 The abnormality detecting circuit and the mask circuit during the second time switch ing transistor from turning on, shares a timer circuit for generating a timer signal a predetermined level,
The abnormality detection circuit is
When the timer signal and the reset pulse are received, the timer signal is asserted, and the reset pulse is asserted, the first gate that outputs the asserted abnormality detection signal and
When the timer signal and the reset pulse are received, the timer signal is negated, and the reset pulse is asserted, a second gate that outputs an asserted release signal, and
A flip-flop that receives the abnormality detection signal at the clock terminal, receives the release signal at the reset terminal, and outputs an intermediate determination signal. The intermediate determination signal is asserted when the abnormality detection signal is asserted, and the release is performed. Flip-flops that are negated when the signal is asserted,
Including
The control circuit according to claim 16, wherein the mask circuit includes a third gate that logically operates the timer signal and the reset pulse to generate a reset pulse after masking.
前記セットパルス発生器は、前記第1抵抗の電位が所定のしきい値電圧がクロスすると、前記セットパルスをアサートすることを特徴とする請求項1から18のいずれかに記載の制御回路。 In the switching converter, further comprising a first capacitor and a first resistor arranged in series between the ground line and the connection point between the inductor and the switch ring transistor of the switching converter,
The control circuit according to any one of claims 1 to 18, wherein the set pulse generator asserts the set pulse when the potential of the first resistor crosses a predetermined threshold voltage.
前記セットパルス発生器は、前記補助巻線の電圧が所定のしきい値電圧とクロスすると、前記セットパルスをアサートすることを特徴とする請求項1から18のいずれかに記載の制御回路。 The switching converter further comprises an auxiliary winding coupled with the inductor of the switching converter.
The control circuit according to any one of claims 1 to 18, wherein the set pulse generator asserts the set pulse when the voltage of the auxiliary winding crosses a predetermined threshold voltage.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019114314A JP6792027B2 (en) | 2019-06-20 | 2019-06-20 | Switching converter control circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2019114314A JP6792027B2 (en) | 2019-06-20 | 2019-06-20 | Switching converter control circuit |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014224445A Division JP6545946B2 (en) | 2014-11-04 | 2014-11-04 | Switching converter, control circuit therefor, lighting device using the same, electronic device |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019154234A JP2019154234A (en) | 2019-09-12 |
JP6792027B2 true JP6792027B2 (en) | 2020-11-25 |
Family
ID=67947324
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2019114314A Active JP6792027B2 (en) | 2019-06-20 | 2019-06-20 | Switching converter control circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6792027B2 (en) |
-
2019
- 2019-06-20 JP JP2019114314A patent/JP6792027B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2019154234A (en) | 2019-09-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6545946B2 (en) | Switching converter, control circuit therefor, lighting device using the same, electronic device | |
US10236763B2 (en) | Reverse current blockage through buck controller block | |
JP5848898B2 (en) | Load driving circuit and light emitting device and display device using the same | |
US9265110B2 (en) | LED power supply with small dimming ratio control and control method thereof | |
US20160261204A1 (en) | Insulated synchronous rectification dc/dc converter | |
JP6596238B2 (en) | Switching converter and lighting device using the same | |
US20170040904A1 (en) | Insulating synchronous rectifying dc/dc converter, synchronous rectifying controller, power supply using the same, power adapter and electronic device, and control method of synchronous rectifying controller | |
JP6391429B2 (en) | Switching converter, control circuit thereof, control method, lighting apparatus using the same, and electronic apparatus | |
US20040212318A1 (en) | Discharge lamp lighting device and lighting apparatus | |
JP6878156B2 (en) | DC / DC converter, synchronous rectification controller, power adapter and electronic equipment | |
JP2008148540A (en) | Dc-ac inverter of mixed mode | |
JP6498432B2 (en) | Insulation synchronous rectification type DC / DC converter, synchronous rectification controller, power supply device using the same, power supply adapter and electronic device, and method for controlling synchronous rectification transistor | |
US9979297B2 (en) | Current resonant power supply device | |
WO2016132930A1 (en) | Semiconductor device for power supply control | |
US20080231207A1 (en) | Discharge lamp lighting apparatus and semiconductor integrated circuit | |
JP2018129910A (en) | Dc/dc converter and control circuit thereof, control method, and on-vehicle electrical apparatus | |
JP2014017907A (en) | Dc/dc converter and its control circuit, and power-supply device, power-supply adapter, and electronic apparatus using them | |
JP2015076923A (en) | Switching converter, control circuit and control method for the same, and lighting device and electronic apparatus using the same | |
JP4753729B2 (en) | Switching control circuit | |
JP2012060743A (en) | Control circuit of dc/dc converter, dc/dc converter using the same, light emitting device and electronic device | |
US9306383B2 (en) | Low current protection circuit | |
JP6842252B2 (en) | Insulation synchronous rectification type DC / DC converter, its protection method, power adapter and electronic equipment | |
JP6792027B2 (en) | Switching converter control circuit | |
JP6388819B2 (en) | Switching converter, control circuit thereof, control method, lighting apparatus using the same, and electronic apparatus | |
TWI434612B (en) | Led driving circuit with circuit detection and power conversion circuit with circuit detection |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190719 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20190719 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200630 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200828 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20201020 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20201105 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6792027 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |