JP2012060743A - Control circuit of dc/dc converter, dc/dc converter using the same, light emitting device and electronic device - Google Patents

Control circuit of dc/dc converter, dc/dc converter using the same, light emitting device and electronic device Download PDF

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Abstract

PROBLEM TO BE SOLVED: To reduce an area of a control circuit of a DC/DC converter.SOLUTION: A charging circuit 30 charges a capacitor C2, and a discharging circuit 32 discharges the capacitor C2 in an on state. A comparator 38 generates a release signal S1 whose level is changed corresponding to the voltage Vof the capacitor C2. A logic circuit 40 asserts a fail signal S3 when an abnormality detection signal S2 is asserted, negates the fail signal S3 when the abnormality detection signal S2 is negated at the timing at which the release signal S1 is shifted to a first level, and keeps asserting the fail signal S3 when the abnormality detection signal S2 is asserted at the timing. Also, the logic part 40 controls the discharging circuit 32 corresponding to the release signal S1. An inverting amplifier 46 generates a soft start voltage Vss by inverting the voltage Vof the capacitor C2.

Description

本発明は、DC/DCコンバータの制御回路に関する。   The present invention relates to a control circuit for a DC / DC converter.

電池電圧などの直流電圧を昇圧もしくは降圧するために、DC/DCコンバータが利用される。DC/DCコンバータの制御回路は、制御回路は、DC/DCコンバータにおいて生ずる異常、たとえば過電圧状態、過電流状態、温度異常状態などを検出し、異常状態において回路保護を行う。制御回路は、異常状態を監視するタイマー回路を備えており、所定の判定期間ごとに、異常状態が持続しているか否かを判定する。また制御回路は、その起動時において突入電流を防止するために、時間とともに緩やかに上昇するソフトスタート電圧を生成するソフトスタート回路を備える。制御回路は、DC/DCコンバータの出力電圧を、ソフトスタート電圧に追従させて増大させる。   A DC / DC converter is used to boost or step down a DC voltage such as a battery voltage. The control circuit of the DC / DC converter detects an abnormality occurring in the DC / DC converter, for example, an overvoltage state, an overcurrent state, a temperature abnormality state, etc., and performs circuit protection in the abnormal state. The control circuit includes a timer circuit that monitors the abnormal state, and determines whether or not the abnormal state continues for each predetermined determination period. The control circuit also includes a soft start circuit that generates a soft start voltage that gradually increases with time in order to prevent an inrush current at the time of startup. The control circuit increases the output voltage of the DC / DC converter by following the soft start voltage.

特開平9−121535号公報JP-A-9-121535 特開平7−336999号公報JP 7-336999 A

異常検出用のタイマー回路およびソフトスタート回路は、それぞれが外付けのキャパシタを必要とするため部品点数が多くなる。また制御回路には、外付けのキャパシタを接続するための2つのピン(パッド)が必要となるため、チップサイズ、パッケージサイズが大きくなってしまう。   The abnormality detection timer circuit and soft start circuit each require an external capacitor, and thus the number of parts increases. Further, since the control circuit requires two pins (pads) for connecting an external capacitor, the chip size and the package size are increased.

本発明はこうした課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、DC/DCコンバータの制御回路のサイズの低減にある。   The present invention has been made in view of these problems, and one of the exemplary purposes of an aspect thereof is to reduce the size of the control circuit of the DC / DC converter.

本発明のある態様は、DC/DCコンバータの制御回路に関する。制御回路は、その第1端子の電位が固定されたキャパシタと、キャパシタを充電する充電回路と、オン、オフが切りかえ可能であり、オン状態においてキャパシタを放電する放電回路と、キャパシタの電圧が所定の上側しきい値電圧に達してから所定の下側しきい値電圧に低下するまでの期間、第1レベルをとり、キャパシタの電圧が、下側しきい値電圧に低下してから、上側しきい値電圧に達するまでの期間、第2レベルをとる解除信号を生成するコンパレータと、解除信号と、異常状態が検出されるとアサートされる異常検出信号と、を受け、異常検出信号がアサートされるとフェイル信号をアサートし、その後、解除信号が第1レベルに遷移するタイミングにおいて、異常検出信号がネゲートされていると、フェイル信号をネゲートし、そのタイミングにおいて、異常検出信号がアサートされていると、フェイル信号をアサートし続け、かつ解除信号が第1レベルのとき放電回路をオンし、解除信号が第2レベルのとき放電回路をオフするロジック部と、キャパシタの電圧を反転することによりソフトスタート電圧を生成する反転アンプと、を備える。   One embodiment of the present invention relates to a control circuit for a DC / DC converter. The control circuit includes a capacitor whose potential at the first terminal is fixed, a charging circuit that charges the capacitor, a discharge circuit that can be switched on and off, and that discharges the capacitor in the on state, and the voltage of the capacitor is predetermined. The first level is taken during a period from when the upper threshold voltage of the capacitor is reached to when the upper threshold voltage is lowered to the predetermined lower threshold voltage. During the period until the threshold voltage is reached, the comparator that generates the release signal that takes the second level, the release signal, and the abnormality detection signal that is asserted when an abnormal state is detected are received, and the abnormality detection signal is asserted. Then, when the fail signal is asserted and then the abnormality detection signal is negated at the timing when the release signal transitions to the first level, the fail signal is negated. At that timing, if the abnormality detection signal is asserted, the logic that continues to assert the fail signal, turns on the discharge circuit when the release signal is at the first level, and turns off the discharge circuit when the release signal is at the second level And an inverting amplifier that generates a soft start voltage by inverting the voltage of the capacitor.

この態様によると、異常検出用のタイマー回路において生成されるスロープ電圧を、異常状態からの解放後においてソフトスタート電圧として利用することができる。その結果、タイマー回路とソフトスタート回路を兼用することができ、サイズを低減できる。   According to this aspect, the slope voltage generated in the abnormality detection timer circuit can be used as the soft start voltage after release from the abnormal state. As a result, the timer circuit and the soft start circuit can be used together, and the size can be reduced.

ロジック部は、そのセット端子に異常検出信号が入力され、そのリセット端子に解除信号が入力されたセット優先のSRフリップフロップを含んでもよい。   The logic unit may include a set priority SR flip-flop in which an abnormality detection signal is input to the set terminal and a release signal is input to the reset terminal.

ロジック部はさらに、SRフリップフロップの反転出力信号と解除信号の論理和を生成し、放電回路を制御するORゲートを含んでもよい。   The logic unit may further include an OR gate that generates a logical sum of the inverted output signal of the SR flip-flop and the release signal and controls the discharge circuit.

本発明の別の態様は、DC/DCコンバータである。このDC/DCコンバータは、上述の制御回路を備える。   Another aspect of the present invention is a DC / DC converter. This DC / DC converter includes the above-described control circuit.

本発明のさらに別の態様は、発光装置である。この発光装置は、発光素子と、発光素子に駆動電圧を供給する上述のDC/DCコンバータと、を備える。   Yet another embodiment of the present invention is a light emitting device. The light-emitting device includes a light-emitting element and the above-described DC / DC converter that supplies a driving voltage to the light-emitting element.

本発明のさらに別の態様は、電子機器である。この電子機器は、液晶パネルと、液晶パネルのバックライトとして設けられた上述の発光装置と、を備える。   Yet another embodiment of the present invention is an electronic device. This electronic device includes a liquid crystal panel and the above-described light emitting device provided as a backlight of the liquid crystal panel.

なお、以上の構成要素の任意の組み合わせや本発明の構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。   Note that any combination of the above-described constituent elements and the constituent elements and expressions of the present invention replaced with each other among methods, apparatuses, systems, and the like are also effective as an aspect of the present invention.

本発明のある態様によれば、回路面積を削減できる。   According to an aspect of the present invention, the circuit area can be reduced.

実施の形態に係る駆動回路を備える電子機器の構成を示す回路図である。It is a circuit diagram which shows the structure of an electronic device provided with the drive circuit which concerns on embodiment. 図1の駆動回路の動作を示すタイムチャートである。2 is a time chart showing the operation of the drive circuit of FIG.

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。   The present invention will be described below based on preferred embodiments with reference to the drawings. The same or equivalent components, members, and processes shown in the drawings are denoted by the same reference numerals, and repeated descriptions are omitted as appropriate. The embodiments do not limit the invention but are exemplifications, and all features and combinations thereof described in the embodiments are not necessarily essential to the invention.

本明細書において、「部材Aが、部材Bと接続された状態」とは、部材Aと部材Bが物理的に直接的に接続される場合のほか、部材Aと部材Bが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
In this specification, “the state in which the member A is connected to the member B” means that the member A and the member B are electrically connected in addition to the case where the member A and the member B are physically directly connected. It includes the case of being indirectly connected through another member that does not affect the connection state.
Similarly, “the state in which the member C is provided between the member A and the member B” refers to the case where the member A and the member C or the member B and the member C are directly connected, as well as an electrical condition. It includes the case of being indirectly connected through another member that does not affect the connection state.

図1は、実施の形態に係るDC/DCコンバータを備える電子機器2の構成を示す回路図である。   FIG. 1 is a circuit diagram illustrating a configuration of an electronic device 2 including a DC / DC converter according to an embodiment.

電子機器2は、ノートPC、デジタルカメラ、デジタルビデオカメラ、携帯電話端末、PDA(Personal Digital Assistant)などの電池駆動型の機器であり、発光装置3とLCD(Liquid Crystal Display)パネル5を備える。発光装置3はLCDパネル5のバックライトとして設けられる。   The electronic device 2 is a battery-driven device such as a notebook PC, a digital camera, a digital video camera, a mobile phone terminal, or a PDA (Personal Digital Assistant), and includes a light emitting device 3 and an LCD (Liquid Crystal Display) panel 5. The light emitting device 3 is provided as a backlight of the LCD panel 5.

発光装置3は、発光素子であるLEDストリング6と、その駆動回路4を備える。   The light emitting device 3 includes an LED string 6 that is a light emitting element and a drive circuit 4 thereof.

LEDストリング6は、直列に接続された複数のLEDを含む。駆動回路4は、昇圧型のDC/DCコンバータを含み、入力端子P1に入力された入力電圧(たとえば電池電圧)Vinを昇圧して、出力端子P2から出力電圧(駆動電圧)Voutを出力する。LEDストリング6の一端(アノード)は、出力端子P2に接続される。   The LED string 6 includes a plurality of LEDs connected in series. The drive circuit 4 includes a step-up DC / DC converter, boosts an input voltage (for example, battery voltage) Vin input to the input terminal P1, and outputs an output voltage (drive voltage) Vout from the output terminal P2. One end (anode) of the LED string 6 is connected to the output terminal P2.

駆動回路(DC/DCコンバータ)4は、制御IC100および出力回路102を備える。出力回路102は、インダクタL1、整流ダイオードD1、スイッチングトランジスタM1、出力キャパシタC1を含む。出力回路102のトポロジーは一般的であるため、説明を省略する。   The drive circuit (DC / DC converter) 4 includes a control IC 100 and an output circuit 102. The output circuit 102 includes an inductor L1, a rectifier diode D1, a switching transistor M1, and an output capacitor C1. Since the topology of the output circuit 102 is general, description thereof is omitted.

制御IC100のスイッチング端子P4は、スイッチングトランジスタM1のゲートと接続される。制御IC100は、LEDストリング6の点灯に必要な出力電圧Voutが得られ、かつLEDストリング6に目標輝度に応じた駆動電流が流れるように、フィードバックによりスイッチングトランジスタM1のオン、オフのデューティ比を調節する。なおスイッチングトランジスタM1は制御IC100に内蔵されてもよい。   The switching terminal P4 of the control IC 100 is connected to the gate of the switching transistor M1. The control IC 100 adjusts the ON / OFF duty ratio of the switching transistor M1 by feedback so that the output voltage Vout necessary for lighting the LED string 6 can be obtained and the drive current corresponding to the target luminance flows to the LED string 6. To do. The switching transistor M1 may be built in the control IC 100.

第1検出抵抗R1は、LEDストリング6の経路上、具体的にはLEDストリング6のカソードと接地端子の間に設けられる。誤差増幅器EA1は、第1検出抵抗R1に生ずる電圧降下VR1と制御電圧VDIMの誤差を増幅し、誤差電圧VFBを生成する。オシレータ60は、三角波もしくはノコギリ波の周期電圧VOSCを生成する。PWMコンパレータPMW_CMPは、周期電圧VOSC、後述するソフトスタート電圧Vssおよび誤差電圧VFBを受ける。PWMコンパレータPWM_CMPは、ソフトスタート電圧Vssと誤差電圧VFBのうち、低い方と、周期電圧VOSCを比較する。PWMコンパレータPWM_CMPの出力(ゲートパルス信号G1)のデューティ比は、第1検出抵抗R1の電圧降下VR1が制御電圧VDIMと一致するように調節される。ドライバDR1は、ゲートパルス信号G1にもとづき、DC/DCコンバータのスイッチングトランジスタM1を駆動する。なお、パルス幅変調器に代えて、パルス周波数変調器を用いてもよい。 The first detection resistor R1 is provided on the path of the LED string 6, specifically, between the cathode of the LED string 6 and the ground terminal. The error amplifier EA1 is the voltage drop V R1 generated in the first detection resistor R1 amplifies an error control voltage V DIM, to generate an error voltage V FB. The oscillator 60 generates a periodic voltage V OSC of a triangular wave or a sawtooth wave. The PWM comparator PMW_CMP receives a periodic voltage V OSC , a soft start voltage Vss described later, and an error voltage V FB . The PWM comparator PWM_CMP compares the periodic voltage V OSC with the lower one of the soft start voltage Vss and the error voltage VFB . The duty ratio of the output (gate pulse signal G1) of the PWM comparator PWM_CMP is adjusted so that the voltage drop V R1 of the first detection resistor R1 matches the control voltage V DIM . The driver DR1 drives the switching transistor M1 of the DC / DC converter based on the gate pulse signal G1. A pulse frequency modulator may be used instead of the pulse width modulator.

第1コンパレータCMP1は、第1検出抵抗R1の電圧降下VR1が第1しきい値電圧VTH1を超えると、第1過電流検出信号OCP1をアサートする。第2検出抵抗R2は、DC/DCコンバータのスイッチングトランジスタM1の経路上に設けられる。第2コンパレータCMP2は、第2検出抵抗R2の電圧降下VR2が第2しきい値電圧VTH2を超えると第2過電流検出信号OCP2をアサートする。 The first comparator CMP1, the voltage drop V R1 of the first detection resistor R1 exceeds the first threshold voltage V TH1, asserts a first overcurrent detection signal OCP1. The second detection resistor R2 is provided on the path of the switching transistor M1 of the DC / DC converter. The second comparator CMP2 is the voltage drop V R2 of the second detection resistor R2 asserts the second overcurrent detection signal OCP2 exceeds the second threshold voltage V TH2.

抵抗R3、R4は、駆動電圧Voutを分圧する。過電圧検出用の第3コンパレータCMP3は、抵抗R3、R4により分圧された電圧Vout’を、所定のしきい値電圧VTH3と比較する。第3コンパレータCMP3は、Vout’>VTH3となると、過電圧検出信号OVPをアサートする。 The resistors R3 and R4 divide the drive voltage Vout. The overvoltage detection third comparator CMP3 compares the voltage Vout ′ divided by the resistors R3 and R4 with a predetermined threshold voltage VTH3 . The third comparator CMP3 asserts the overvoltage detection signal OVP when Vout ′> VTH3 .

ドライバDR1は、検出信号OCP1、OCP2、OVPの少なくともひとつがアサートされると、直ちにゲートパルス信号G1をローレベルに固定し、スイッチングトランジスタM1をオフすることによりDC/DCのスイッチング動作を停止する。   When at least one of the detection signals OCP1, OCP2, and OVP is asserted, the driver DR1 immediately fixes the gate pulse signal G1 to a low level and turns off the switching transistor M1, thereby stopping the DC / DC switching operation.

キャパシタC2は、キャパシタ端子P5に外付けされる。キャパシタC2の一端(第1端子)は接地されて電位が固定される。充電回路30は、キャパシタC2を充電する。放電回路32は、オン、オフが切りかえ可能であり、オン状態においてキャパシタC2を放電する。放電回路32は、放電経路に直列に設けられた抵抗34およびトランジスタ36を含む。トランジスタ36がオンのとき、放電回路32はオン状態、トランジスタ36がオフのとき、放電回路32はオフ状態となる。   The capacitor C2 is externally attached to the capacitor terminal P5. One end (first terminal) of the capacitor C2 is grounded to fix the potential. The charging circuit 30 charges the capacitor C2. The discharge circuit 32 can be switched between on and off, and discharges the capacitor C2 in the on state. Discharge circuit 32 includes a resistor 34 and a transistor 36 provided in series in the discharge path. When the transistor 36 is on, the discharge circuit 32 is on, and when the transistor 36 is off, the discharge circuit 32 is off.

コンパレータ38は、いわゆるヒステリシスコンパレータの機能を有し、キャパシタC2の電圧VC2を所定の上側しきい値電圧VHおよび所定の下側しきい値電圧VLと比較し、比較結果に応じた解除信号S1を生成する。解除信号S1は、キャパシタC2の電圧VC2が上側しきい値電圧VHに達してから所定の下側しきい値電圧VLに低下するまでの期間、第1レベル(ハイレベルとする)をとり、キャパシタC2の電圧VC2が、下側しきい値電圧VLに低下してから、上側しきい値電圧VHに達するまでの期間、第2レベル(ローレベル)をとる。 The comparator 38 has a function of a so-called hysteresis comparator, compares the voltage V C2 of the capacitor C2 with a predetermined upper threshold voltage VH and a predetermined lower threshold voltage VL, and outputs a release signal S1 according to the comparison result. Is generated. Release signal S1 is time for the voltage V C2 of the capacitor C2 decreases after reaching the upper threshold voltage VH to a predetermined lower threshold voltage VL, take the first level (a high level), The voltage V C2 of the capacitor C2 takes the second level (low level) during the period from when the voltage V C2 drops to the lower threshold voltage VL until it reaches the upper threshold voltage VH.

解除信号S1は、放電回路32のオン、オフ状態の切りかえに利用されるとともに、解除信号S1のポジティブエッジは、異常状態を再判定するタイミングとして利用される。ロジック部40は、解除信号S1と、異常検出信号S2を受ける。異常検出信号S2は、発光装置3において何らかの異常状態が検出されるとアサートされる信号であり、たとえば、ORゲート39によって、上述した検出信号OCP1、OCP2、OVP等の論理和をとることにより生成される。これらの検出信号に加えて、または代えて、ORゲート39は、外部から供給される電源電圧の低電圧状態を示すUVLO(Under Voltage Lock Out)信号、温度異常を示すTHD(Thermal ShutDown)信号などを受けてもよい。   The release signal S1 is used to switch the discharge circuit 32 between the on and off states, and the positive edge of the release signal S1 is used as a timing for re-determining the abnormal state. The logic unit 40 receives the release signal S1 and the abnormality detection signal S2. The abnormality detection signal S2 is a signal that is asserted when any abnormal state is detected in the light emitting device 3, and is generated, for example, by ORing the detection signals OCP1, OCP2, OVP, and the like by the OR gate 39. Is done. In addition to or instead of these detection signals, the OR gate 39 includes a UVLO (Under Voltage Lock Out) signal indicating a low voltage state of a power supply voltage supplied from the outside, a THD (Thermal ShutDown) signal indicating a temperature abnormality, and the like. You may receive.

ロジック部40は、異常検出信号S2がアサートされるとフェイル信号S3をアサート(ローレベル)する。その後、解除信号S1が第1レベル(ハイレベル)に遷移するタイミングにおいて、異常検出信号S2がネゲートされていると、ロジック部40はフェイル信号S3をネゲート(ハイレベル)する。解除信号S1がハイレベルに遷移する再判定タイミングにおいて、異常検出信号S2がアサートされていると、ロジック部40はフェイル信号S3をネゲートせずに、アサートし続ける。   When the abnormality detection signal S2 is asserted, the logic unit 40 asserts the fail signal S3 (low level). Thereafter, when the abnormality detection signal S2 is negated at the timing when the release signal S1 transits to the first level (high level), the logic unit 40 negates (fails) the fail signal S3. If the abnormality detection signal S2 is asserted at the re-determination timing at which the release signal S1 transitions to the high level, the logic unit 40 continues to assert the fail signal S3 without negating it.

またロジック部40は、解除信号S1が第1レベル(ハイレベル)のとき放電回路32をオンし、解除信号S1が第2レベル(ローレベル)のとき放電回路32をオフする。   The logic unit 40 turns on the discharge circuit 32 when the release signal S1 is at the first level (high level), and turns off the discharge circuit 32 when the release signal S1 is at the second level (low level).

ロジック部40は、SRフリップフロップ42、ORゲート44を含む。SRフリップフロップ42のセット端子(S)には、異常検出信号S2が入力され、そのリセット端子(R)には解除信号S1が入力される。SRフリップフロップ42は、セット優先論理で構成されており、セット端子とリセット端子の信号が両方ハイレベルのときには、セット端子が優先される。   The logic unit 40 includes an SR flip-flop 42 and an OR gate 44. The abnormality detection signal S2 is input to the set terminal (S) of the SR flip-flop 42, and the release signal S1 is input to the reset terminal (R). The SR flip-flop 42 is configured with set priority logic. When both the signals of the set terminal and the reset terminal are at a high level, the set terminal has priority.

SRフリップフロップ42の反転出力信号#Q(#は論理反転を示す)は、フェイル信号S3に相当する。ORゲート44は、フェイル信号S3と解除信号S1の論理和を生成し、放電回路32を制御する。   The inverted output signal #Q (# indicates logic inversion) of the SR flip-flop 42 corresponds to the fail signal S3. The OR gate 44 generates a logical sum of the fail signal S3 and the release signal S1, and controls the discharge circuit 32.

反転アンプ46は、抵抗Ri、Rfおよび演算増幅器OA1を含み、キャパシタC2の電圧VC2を反転することによりソフトスタート電圧Vssを生成する。スイッチSW1は、反転アンプ46の出力端子と、PWMコンパレータPWM_CMPの間に設けられる。スイッチSW1はソフトスタート期間以降、オン状態となり、ソフトスタート電圧VssがPWMコンパレータPWM_CMPの反転入力端子に供給される。ソフトスタート期間より前の期間、スイッチSW1はオフ状態となる。スイッチSW1は、オフ状態においてPWMコンパレータPWM_CMPの反転入力端子の電位がフローティングとならないように構成される。スイッチSW1は、たとえばフェイル信号S3がハイレベルの期間、オンしてもよい。 Inverting amplifier 46, resistors Ri, include Rf and an operational amplifier OA1, and generates a soft start voltage Vss by reversing the voltage V C2 of the capacitor C2. The switch SW1 is provided between the output terminal of the inverting amplifier 46 and the PWM comparator PWM_CMP. The switch SW1 is turned on after the soft start period, and the soft start voltage Vss is supplied to the inverting input terminal of the PWM comparator PWM_CMP. During the period before the soft start period, the switch SW1 is turned off. The switch SW1 is configured so that the potential of the inverting input terminal of the PWM comparator PWM_CMP does not float in the off state. For example, the switch SW1 may be turned on while the fail signal S3 is at a high level.

出力回路50は、フェイル信号S3を、制御IC100の外部のプロセッサ(不図示)に出力する。出力回路50は、インバータ52およびトランジスタ54を含む。インバータ52は、フェイル信号S3を反転する。トランジスタ54は、オープンドレイン形式の出力回路を構成する。   The output circuit 50 outputs the fail signal S3 to a processor (not shown) outside the control IC 100. Output circuit 50 includes an inverter 52 and a transistor 54. The inverter 52 inverts the fail signal S3. The transistor 54 constitutes an open drain type output circuit.

以上が駆動回路4の構成である。続いてその動作を説明する。図2は、図1の駆動回路4の動作を示すタイムチャートである。時刻t0に、異常検出信号S2がアサートされると、SRフリップフロップ42の反転出力#Qがローレベルに遷移し、フェイル信号S3がアサート(ローレベル)される。   The above is the configuration of the drive circuit 4. Next, the operation will be described. FIG. 2 is a time chart showing the operation of the drive circuit 4 of FIG. When the abnormality detection signal S2 is asserted at time t0, the inverted output #Q of the SR flip-flop 42 transitions to the low level, and the fail signal S3 is asserted (low level).

フェイル信号S3がローレベルとなると、トランジスタ36がオフし、放電回路32がオフ状態となり、充電回路30によってキャパシタC2が充電され、キャパシタ電圧VC2が上昇する。時刻t1にキャパシタ電圧VC2が上側しきい値電圧VHに達すると、解除信号S1がハイレベルに遷移する。 When the fail signal S3 becomes low level, the transistor 36 is turned off, the discharge circuit 32 is turned off, the capacitor C2 is charged by the charging circuit 30, and the capacitor voltage V C2 rises. When the capacitor voltage V C2 reaches the upper threshold voltage VH at time t1, the release signal S1 is changed to the high level.

時刻t1に解除信号S1がハイレベルに遷移しても、異常検出信号S2がアサートされているため、セット優先論理によってSRフリップフロップ42はリセットされず、フェイル信号S3はローレベルを維持し続ける。解除信号S1がハイレベルに遷移すると、トランジスタ36がオンし、キャパシタC2が放電され、キャパシタ電圧VC2が低下し始める。キャパシタ電圧VC2が下側しきい値電圧VLまで低下すると、解除信号S1がローレベルに遷移し(t2)、再びキャパシタC2が充電される。時刻t3にキャパシタ電圧VC2が上側しきい値電圧VHに達すると、解除信号S1がハイレベルとなる。 Even when the release signal S1 transits to a high level at time t1, since the abnormality detection signal S2 is asserted, the SR flip-flop 42 is not reset by the set priority logic, and the fail signal S3 continues to maintain the low level. When the release signal S1 transitions to a high level, the transistor 36 is turned on, the capacitor C2 is discharged, and the capacitor voltage V C2 starts to decrease. When the capacitor voltage V C2 decreases to the lower threshold voltage VL, the release signal S1 transitions to a low level (t2), and the capacitor C2 is charged again. When capacitor voltage V C2 at time t3 reaches the upper threshold voltage VH, release signal S1 becomes a high level.

制御IC100は、同様の処理を繰り返す。時刻t4に異常検出信号S2がネゲートされる。時刻t4に解除信号S1がハイレベルに遷移すると、SRフリップフロップ42がリセットされ、フェイル信号S3がハイレベルに遷移する。フェイル信号S3がハイレベルに遷移すると、スイッチSW1がオンする。   The control IC 100 repeats the same processing. The abnormality detection signal S2 is negated at time t4. When the release signal S1 transitions to a high level at time t4, the SR flip-flop 42 is reset, and the fail signal S3 transitions to a high level. When the fail signal S3 transits to a high level, the switch SW1 is turned on.

スイッチSW1がオンすると、反転アンプ46の出力電圧Vssが、PWMコンパレータPMW_CMPへと供給される。その結果、ゲートパルス信号G1のデューティ比が時間とともに増加し、出力電圧Voutが緩やかに上昇する。   When the switch SW1 is turned on, the output voltage Vss of the inverting amplifier 46 is supplied to the PWM comparator PMW_CMP. As a result, the duty ratio of the gate pulse signal G1 increases with time, and the output voltage Vout gradually increases.

以上が駆動回路4の動作である。
制御IC100によれば、単一のキャパシタC2を充放電することにより、周期信号である解除信号S1と、ソフトスタート電圧Vssを生成することができる。これにより、従来2つ必要であったキャパシタがひとつに削減できるため、回路面積を削減することができる。
The above is the operation of the drive circuit 4.
According to the control IC 100, the release signal S1 that is a periodic signal and the soft start voltage Vss can be generated by charging and discharging the single capacitor C2. As a result, it is possible to reduce the number of capacitors that have been conventionally required to two, thereby reducing the circuit area.

また、キャパシタC2に発生する電圧VC2の下りのスロープを反転してソフトスタート電圧Vssを生成しているため、フェイル信号S3がネゲートされると、直ちにソフトスタート電圧Vssを生成し始めることができる。 Further, since the soft start voltage Vss is generated by inverting the slope of the voltage V C2 generated in the capacitor C2, when the fail signal S3 is negated, the soft start voltage Vss can be generated immediately. .

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセス、それらの組み合わせには、さまざまな変形例が存在しうる。以下、こうした変形例について説明する。   The present invention has been described based on the embodiments. This embodiment is an exemplification, and various modifications may exist in each of those constituent elements, each processing process, and a combination thereof. Hereinafter, such modifications will be described.

実施の形態では、LEDストリング6の経路上に設けられた第1検出抵抗R1の電圧降下VR1を目標値VDIMと一致させることにより、駆動電流を安定化させる構成を説明したが、本発明はそれに限定されない。たとえばLEDストリング6の経路上に、安定した駆動電流を生成する定電流源(電流ドライバ)を設けてもよい。 In the embodiment, the configuration in which the drive current is stabilized by matching the voltage drop V R1 of the first detection resistor R1 provided on the path of the LED string 6 with the target value V DIM has been described. Is not limited to this. For example, a constant current source (current driver) that generates a stable drive current may be provided on the path of the LED string 6.

実施の形態ではインダクタを用いた非絶縁型のスイッチング電源を説明したが、本発明はトランスを用いた絶縁型のスイッチング電源にも適用可能である。   In the embodiment, a non-insulated switching power supply using an inductor has been described, but the present invention can also be applied to an insulating switching power supply using a transformer.

実施の形態では、発光装置3のアプリケーションとして電子機器を説明したが、用途は特に限定されず、照明などにも利用できる。   In the embodiment, the electronic apparatus has been described as an application of the light emitting device 3, but the application is not particularly limited and can be used for lighting or the like.

また、本実施の形態において、ハイレベル、ローレベルの論理信号の設定は一例であって、インバータなどによって適宜反転させることにより自由に変更することが可能である。   In the present embodiment, the setting of the high level and low level logic signals is merely an example, and can be freely changed by appropriately inverting it with an inverter or the like.

実施の形態にもとづき、具体的な語句を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。   Although the present invention has been described using specific terms based on the embodiments, the embodiments only illustrate the principles and applications of the present invention, and the embodiments are defined in the claims. Many variations and modifications of the arrangement are permitted without departing from the spirit of the present invention.

2…電子機器、3…発光装置、4…駆動回路、5…LCDパネル、6…LEDストリング、C2…キャパシタ、30…充電回路、32…放電回路、34…抵抗、36…トランジスタ、38…コンパレータ、40…ロジック部、42…SRフリップフロップ、44…ORゲート、46…反転アンプ、50…出力回路、52…インバータ、54…トランジスタ、SW1…スイッチ、100…制御IC、102…出力回路、EA1…誤差増幅器、DR1…第1ドライバ、CMP1…第1コンパレータ、CMP2…第2コンパレータ、CMP3…第3コンパレータ、R1…第1検出抵抗、R2…第2検出抵抗、L1…インダクタ、C1…出力キャパシタ、D1…整流ダイオード、M1…スイッチングトランジスタ、OCP1…第1過電流検出信号、OCP2…第2過電流検出信号、OVP…過電圧検出信号、S1…解除信号、S2…異常検出信号、S3…フェイル信号。 DESCRIPTION OF SYMBOLS 2 ... Electronic device, 3 ... Light-emitting device, 4 ... Drive circuit, 5 ... LCD panel, 6 ... LED string, C2 ... Capacitor, 30 ... Charge circuit, 32 ... Discharge circuit, 34 ... Resistance, 36 ... Transistor, 38 ... Comparator , 40 ... logic section, 42 ... SR flip-flop, 44 ... OR gate, 46 ... inverting amplifier, 50 ... output circuit, 52 ... inverter, 54 ... transistor, SW1 ... switch, 100 ... control IC, 102 ... output circuit, EA1 ... error amplifier, DR1 ... first driver, CMP1 ... first comparator, CMP2 ... second comparator, CMP3 ... third comparator, R1 ... first detection resistor, R2 ... second detection resistor, L1 ... inductor, C1 ... output capacitor , D1 ... rectifier diode, M1 ... switching transistor, OCP1 ... first overcurrent detection signal, O P2 ... second overcurrent detection signal, OVP ... overvoltage detection signal, S1 ... release signal, S2 ... abnormality detection signal, S3 ... fail signal.

Claims (8)

DC/DCコンバータの制御回路であって、
その第1端子の電位が固定されたキャパシタと、
前記キャパシタを充電する充電回路と、
オン、オフが切りかえ可能であり、オン状態において前記キャパシタを放電する放電回路と、
前記キャパシタの電圧が所定の上側しきい値電圧に達してから所定の下側しきい値電圧に低下するまでの期間、第1レベルをとり、前記キャパシタの電圧が、前記下側しきい値電圧に低下してから、前記上側しきい値電圧に達するまでの期間、第2レベルをとる解除信号を生成するコンパレータと、
前記解除信号と、異常状態が検出されるとアサートされる異常検出信号と、を受け、前記異常検出信号がアサートされるとフェイル信号をアサートし、その後、前記解除信号が前記第1レベルに遷移するタイミングにおいて、前記異常検出信号がネゲートされていると、前記フェイル信号をネゲートし、そのタイミングにおいて、前記異常検出信号がアサートされていると、前記フェイル信号をアサートし続け、かつ前記解除信号が前記第1レベルのとき前記放電回路をオンし、前記解除信号が前記第2レベルのとき前記放電回路をオフするロジック部と、
前記キャパシタの電圧を反転することによりソフトスタート電圧を生成する反転アンプと、
を備えることを特徴とする制御回路。
A control circuit for a DC / DC converter,
A capacitor having a fixed potential at the first terminal;
A charging circuit for charging the capacitor;
A discharge circuit that can be switched on and off, and discharges the capacitor in an on state;
A first level is taken during a period from when the voltage of the capacitor reaches a predetermined upper threshold voltage to when the voltage decreases to a predetermined lower threshold voltage, and the voltage of the capacitor is the lower threshold voltage A comparator that generates a release signal that takes a second level during a period from when the voltage falls to the upper threshold voltage,
The release signal and an abnormality detection signal that is asserted when an abnormal state is detected are asserted, a fail signal is asserted when the abnormality detection signal is asserted, and then the release signal transitions to the first level. When the abnormality detection signal is negated at the timing to perform, the fail signal is negated. When the abnormality detection signal is asserted at the timing, the fail signal is continuously asserted, and the release signal is A logic unit that turns on the discharge circuit when the first level is selected and turns off the discharge circuit when the release signal is the second level;
An inverting amplifier that generates a soft start voltage by inverting the voltage of the capacitor;
A control circuit comprising:
前記反転アンプの出力端子側の前記ソフトスタート電圧の経路上に設けられたスイッチをさらに備えることを特徴とする請求項1に記載の制御回路。   The control circuit according to claim 1, further comprising a switch provided on a path of the soft start voltage on an output terminal side of the inverting amplifier. 前記スイッチは、前記フェイル信号がアサートされる期間オフ、前記フェイル信号がネゲートされる期間オンすることを特徴とする請求項2に記載の制御回路。   3. The control circuit according to claim 2, wherein the switch is turned off while the fail signal is asserted and turned on while the fail signal is negated. 前記ロジック部は、そのセット端子に前記異常検出信号が入力され、そのリセット端子に前記解除信号が入力されたセット優先のSRフリップフロップを含むことを特徴とする請求項1から3のいずれかに記載の制御回路。   The logic unit includes a set priority SR flip-flop in which the abnormality detection signal is input to a set terminal and the release signal is input to a reset terminal. The control circuit described. 前記ロジック部はさらに、
前記SRフリップフロップの反転出力信号と前記解除信号の論理和を生成し、前記放電回路を制御するORゲートを含むことを特徴とする請求項4に記載の制御回路。
The logic unit further includes
5. The control circuit according to claim 4, further comprising an OR gate that generates a logical sum of the inverted output signal of the SR flip-flop and the release signal and controls the discharge circuit.
請求項1から5のいずれかに記載の制御回路を備えることを特徴とするDC/DCコンバータ。   A DC / DC converter comprising the control circuit according to claim 1. 発光素子と、
前記発光素子に駆動電圧を供給する請求項6に記載のDC/DCコンバータと、
を備えることを特徴とする発光装置。
A light emitting element;
The DC / DC converter according to claim 6, wherein a driving voltage is supplied to the light emitting element.
A light emitting device comprising:
液晶パネルと、
前記液晶パネルのバックライトとして設けられた請求項7に記載の発光装置と、
を備えることを特徴とする電子機器。
LCD panel,
The light emitting device according to claim 7 provided as a backlight of the liquid crystal panel;
An electronic device comprising:
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