JP6785350B2 - R-2R ladder resistance circuit, ladder resistance type D / A conversion circuit, and semiconductor device - Google Patents

R-2R ladder resistance circuit, ladder resistance type D / A conversion circuit, and semiconductor device Download PDF

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本発明は、Ｒ−２Ｒラダー抵抗回路、ラダー抵抗型Ｄ／Ａ変換回路、及び半導体装置に関する。 The present invention relates to an R-2R ladder resistance circuit, a ladder resistance type D / A conversion circuit, and a semiconductor device.

Ｒ−２Ｒラダー抵抗回路を備えたＤ／Ａ（デジタル／アナログ）変換回路が広く知られている。Ｒ−２Ｒラダー抵抗回路は、抵抗値Ｒの抵抗素子と抵抗値２Ｒの抵抗素子とが梯子状（ラダー状）に接続された回路である（例えば、特許文献１参照）。 A D / A (digital / analog) conversion circuit provided with an R-2R ladder resistor circuit is widely known. The R-2R ladder resistance circuit is a circuit in which a resistance element having a resistance value R and a resistance element having a resistance value 2R are connected in a ladder shape (see, for example, Patent Document 1).

図４には、従来のＤ／Ａ変換回路１００の一例が示されている。図４に示すように、Ｄ／Ａ変換回路１００は、Ｒ−２Ｒラダー抵抗回路１０２を有するラダー抵抗型のＤ／Ａ変換回路であり、基準電位入力端子ＴＲＥＦ、ビット信号入力端子Ｔ−１〜Ｔ−Ｎ、演算増幅器Ａ１、及び出力端子Ｔｏｕｔを備えている。 FIG. 4 shows an example of the conventional D / A conversion circuit 100. As shown in FIG. 4, the D / A conversion circuit 100 is a ladder resistance type D / A conversion circuit having an R-2R ladder resistance circuit 102, and has a reference potential input terminal T REF and a bit signal input terminal T-1. It is provided with ~ TN, an operational amplifier A1, and an output terminal To out .

基準電位入力端子ＴＲＥＦは基準電位ＶＲＥＦに接続されている。ビット信号入力端子Ｔ−１〜Ｔ−Ｎには、Ｎビットで規定されるデジタル信号の各ビットＢＩＴ−１（ＭＳＢ）〜ＢＩＴ−Ｎ（ＬＳＢ）が入力される。なお、ここで、ＭＳＢとは、最上位ビット（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を指し、ＬＳＢとは、最下位ビット（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）を指す。 The reference potential input terminal T REF is connected to the reference potential V REF . Bits BIT-1 (MSB) to BIT-N (LSB) of the digital signal defined by the N bits are input to the bit signal input terminals T-1 to TN. Here, the MSB refers to the most significant bit (Most Significant Bit), and the LSB refers to the least significant bit (Least Significant Bit).

Ｒ−２Ｒラダー抵抗回路１０２では、抵抗素子ＲＢ−１〜ＲＢ−（Ｎ−１），ＲＡ−（Ｎ＋１）が直列に接続され、抵抗素子ＲＢ−１は基準電位入力端子ＴＲＥＦに接続され、抵抗素子ＲＡ−（Ｎ＋１）は接地電位に接続されている。抵抗素子ＲＡ−１〜ＲＡ−Ｎの各一端は、直列に接続された抵抗素子ＲＢ−１〜ＲＢ−（Ｎ−１），ＲＡ−（Ｎ＋１）の接続点に接続され、抵抗素子ＲＡ−１〜ＲＡ−Ｎの各他端は、対応するスイッチＳ−１〜Ｓ−Ｎの可動接点ａに接続されている。スイッチＳ−１〜Ｓ−Ｎの一方の固定接点ｂは演算増幅器Ａ１の反転入力端子に共通に接続され、他方の固定接点ｃは接地電位に接続されている。そして、演算増幅器Ａ１の出力端子は、帰還用の抵抗素子Ｒｆを介して演算増幅器Ａ１の反転入力端子に接続されている。 In the R-2R ladder resistance circuit 102, the resistance elements RB-1 to RB- (N-1) and RA- (N + 1) are connected in series, and the resistance element RB-1 is connected to the reference potential input terminal T REF . The resistance element RA- (N + 1) is connected to the ground potential. Each end of the resistance elements RA-1 to RA-N is connected to the connection points of the resistance elements RB-1 to RB- (N-1) and RA- (N + 1) connected in series, and the resistance element RA-1 is connected. The other ends of ~ RA-N are connected to the movable contacts a of the corresponding switches S-1 to SN. One fixed contact b of the switches S-1 to S-N is commonly connected to the inverting input terminal of the operational amplifier A1, and the other fixed contact c is connected to the ground potential. The output terminal of the operational amplifier A1 is connected to the inverting input terminal of the operational amplifier A1 via a feedback resistance element Rf.

ここで、抵抗素子ＲＡ−１〜ＲＡ−（Ｎ＋１）の各々の抵抗値は、２０ｋΩ（キロオーム）とされ、抵抗素子ＲＢ−１〜ＲＢ−（Ｎ−１），Ｒｆの抵抗値は、１０ｋΩとされている。 Here, the resistance values of the resistance elements RA-1 to RA- (N + 1) are 20 kΩ (kiloohm), and the resistance values of the resistance elements RB-1 to RB- (N-1) and Rf are 10 kΩ. Has been done.

特開昭５９−１８１８２１号公報JP-A-59-181821 特開平５−２６８０９４号公報Japanese Unexamined Patent Publication No. 5-268094

しかしながら、Ｒ−２Ｒラダー抵抗回路１０２では、固定接点ｂが演算増幅器Ａ１に直接接続されているため、スイッチＳ−１〜Ｓ−Ｎの動作時にスイッチＳ−１〜Ｓ−Ｎで発生するフィードスルーノイズが、Ｄ／Ａ変換回路１００の出力特性を悪化させてしまう。また、固定接点ｃも接地電位に直接接続されているため、接地電位を他の電位である参照電位に変更すると、参照電位がフィードスルーノイズの影響を受け、Ｄ／Ａ変換回路１００の出力特性を悪化させてしまう。また、Ｄ／Ａ変換回路１００とは異なる別回路でも参照電位が共用される場合、参照電位を共用する別回路にもフィードスルーノイズの影響が及んでしまうことがある。 However, in the R-2R ladder resistor circuit 102, since the fixed contact b is directly connected to the operational amplifier A1, the feed-through that occurs in the switches S-1 to S-N during the operation of the switches S-1 to S-N. The noise deteriorates the output characteristics of the D / A conversion circuit 100. Further, since the fixed contact c is also directly connected to the ground potential, when the ground potential is changed to a reference potential which is another potential, the reference potential is affected by the feed-through noise, and the output characteristics of the D / A conversion circuit 100 Will make it worse. Further, when the reference potential is shared by another circuit different from the D / A conversion circuit 100, the feedthrough noise may affect the other circuit sharing the reference potential.

本発明の目的は、フィードスルーノイズが回路特性に及ぼす影響を軽減することができるＲ−２Ｒラダー抵抗回路、ラダー抵抗型Ｄ／Ａ変換回路、及び半導体装置を提供することである。 An object of the present invention is to provide an R-2R ladder resistance circuit, a ladder resistance type D / A conversion circuit, and a semiconductor device capable of reducing the influence of feed-through noise on circuit characteristics.

上記目的を達成するために、請求項１に記載のＲ−２Ｒラダー抵抗回路は、入力端子に接続された第１端と、基準電位を生成する参照電位生成回路に接続された第２端と、出力端子に接続された第３端とをそれぞれ有する複数の切替接続部と、前記入力端子と複数の前記第１端の間にそれぞれ接続された複数の第１抵抗素子と、前記参照電位生成回路と複数の前記第２端の間にそれぞれ接続された複数の第２抵抗素子と、前記出力端子と複数の前記第３端の間にそれぞれ接続された複数の第３抵抗素子と、を備える。 In order to achieve the above object, the R-2R ladder resistor circuit according to claim 1 has a first end connected to an input terminal and a second end connected to a reference potential generation circuit that generates a reference potential. A plurality of switching connection portions each having a third end connected to an output terminal, a plurality of first resistance elements connected between the input terminal and the plurality of first ends, and the reference potential generation. It includes a plurality of second resistance elements each connected between the circuit and the plurality of second ends, and a plurality of third resistance elements each connected between the output terminal and the plurality of the third ends. ..

上記目的を達成するために、請求項６に記載のラダー抵抗型Ｄ／Ａ変換回路は、請求項１から請求項５の何れか１項に記載のＲ−２Ｒラダー抵抗回路と、前記出力端子に接続された演算増幅器と、を備える。 In order to achieve the above object, the ladder resistance type D / A conversion circuit according to claim 6 includes the R-2R ladder resistance circuit according to any one of claims 1 to 5 and the output terminal. It is equipped with an operational amplifier connected to.

上記目的を達成するために、請求項７に記載の半導体装置は、請求項６に記載のラダー抵抗型Ｄ／Ａ変換回路と、前記ラダー抵抗型Ｄ／Ａ変換回路に前記基準電位を供給する前記参照電位生成回路と、を備える。 In order to achieve the above object, the semiconductor device according to claim 7 supplies the reference potential to the ladder resistance type D / A conversion circuit according to claim 6 and the ladder resistance type D / A conversion circuit. The reference potential generation circuit is provided.

本発明によれば、フィードスルーノイズが回路特性に及ぼす影響を軽減することができる、という効果が得られる。 According to the present invention, it is possible to obtain the effect that the influence of feedthrough noise on the circuit characteristics can be reduced.

第１実施形態に係る半導体装置の要部構成の一例を示す概略構成図である。It is a schematic block diagram which shows an example of the main part structure of the semiconductor device which concerns on 1st Embodiment. 第１実施形態に係る半導体装置の変形例を示す概略構成図である。It is a schematic block diagram which shows the modification of the semiconductor device which concerns on 1st Embodiment. 第２実施形態に係る半導体装置の要部構成を示す概略構成図である。It is a schematic block diagram which shows the main part structure of the semiconductor device which concerns on 2nd Embodiment. 従来のＤ／Ａ変換回路の回路構成の一例を示す概略回路図である。It is a schematic circuit diagram which shows an example of the circuit structure of the conventional D / A conversion circuit.

以下、図面を参照して、本発明を実施するための形態例について詳細に説明する。 Hereinafter, examples of embodiments for carrying out the present invention will be described in detail with reference to the drawings.

［第１実施形態］
一例として図１に示すように、半導体装置１０は、参照電位生成回路１２、回路１４Ａ１〜１４Ａｎ、及びラダー抵抗型Ｄ／Ａ変換回路１６を含む。 [First Embodiment]
As an example, as shown in FIG. 1, the semiconductor device 10 includes a reference potential generation circuit 12, circuits 14A 1 to 14A n , and a ladder resistance type D / A conversion circuit 16.

参照電位生成回路１２は、回路１４Ａ１〜１４Ａｎ及びラダー抵抗型Ｄ／Ａ変換回路１６で要求される参照電位ＶＲＥＦを生成する。なお、参照電位ＶＲＥＦは、本発明に係る基準電位の一例である。 The reference potential generation circuit 12 generates the reference potential V REF required by the circuits 14A 1 to 14A n and the ladder resistance type D / A conversion circuit 16. The reference potential V REF is an example of the reference potential according to the present invention.

参照電位ＶＲＥＦは、接地電位と異なる電位である。本第１実施形態では、参照電位ＶＲＥＦの一例としてＳＩＮ波の電位が採用されているが、本発明はこれに限定されるものではなく、ＳＩＮ波以外の波形で変動する電位であってもよいし、接地電位よりも高く、かつ、固定化された電位であってもよい。 The reference potential V REF is a potential different from the ground potential. In the first embodiment, the potential of the SIN wave is adopted as an example of the reference potential V REF , but the present invention is not limited to this, and even if the potential fluctuates in a waveform other than the SIN wave. Alternatively, the potential may be higher than the ground potential and may be a fixed potential.

参照電位生成回路１２は、供給端子１２Ａを備えている。回路１４Ａ１〜１４Ａｎ及びラダー抵抗型Ｄ／Ａ変換回路１６は、供給端子１２Ａに接続されており、参照電位生成回路１２は、生成した参照電位ＶＲＥＦを供給端子１２Ａから回路１４Ａ１〜１４Ａｎ及びラダー抵抗型Ｄ／Ａ変換回路１６に供給する。 The reference potential generation circuit 12 includes a supply terminal 12A. The circuits 14A 1 to 14A n and the ladder resistance type D / A conversion circuit 16 are connected to the supply terminal 12A, and the reference potential generation circuit 12 transfers the generated reference potential V REF from the supply terminal 12A to the circuits 14A 1 to 14A. It is supplied to the n and the ladder resistance type D / A conversion circuit 16.

ラダー抵抗型Ｄ／Ａ変換回路１６は、乗算型のＤ／Ａ変換回路であり、Ｒ−２Ｒラダー抵抗回路１８、演算増幅器２０、受給端子２２、及び入力端子２４を有する。 The ladder resistance type D / A conversion circuit 16 is a multiplication type D / A conversion circuit, and includes an R-2R ladder resistance circuit 18, an operational amplifier 20, a receiving terminal 22, and an input terminal 24.

入力端子２４には、アナログ信号が入力される。ここで、アナログ信号とは、例えば、センサによって検出された物理量を示すアナログ信号を指す。 An analog signal is input to the input terminal 24. Here, the analog signal refers to, for example, an analog signal indicating a physical quantity detected by a sensor.

演算増幅器２０の出力端子２０Ａは、帰還用の抵抗素子Ｒｆを介して演算増幅器２０の反転入力端子２０Ｂに接続されている。演算増幅器２０の非反転入力端子２０Ｃは、供給端子１２Ａに接続されており、非反転入力端子２０Ｃには、参照電位ＶＲＥＦが供給されている。 The output terminal 20A of the operational amplifier 20 is connected to the inverting input terminal 20B of the operational amplifier 20 via a feedback resistance element R f . The non-inverting input terminal 20C of the operational amplifier 20 is connected to the supply terminal 12A, and the reference potential V REF is supplied to the non-inverting input terminal 20C.

Ｒ−２Ｒラダー抵抗回路１８は、本発明に係る切替接続部の一例である単極双投型のスイッチＳＷ１〜ＳＷｎを備えている。ここで、スイッチＳＷ１は、ＭＳＢに対応したスイッチであり、スイッチＳＷｎは、ＬＳＢに対応したスイッチである。なお、以下では、説明の便宜上、スイッチＳＷ１〜ＳＷｎを区別して説明する必要がない場合、「スイッチＳＷ」と称する。 The R-2R ladder resistor circuit 18 includes single-pole double-throw switches SW 1 to SW n , which are examples of the switching connection unit according to the present invention. Here, the switch SW 1 is a switch corresponding to the MSB, and the switch SW n is a switch corresponding to the LSB. In the following, for convenience of explanation, when it is not necessary to distinguish between switches SW 1 to SW n, they are referred to as “switch SW”.

スイッチＳＷの個数は、ビット数に対応した個数であり、図１に示す例では、Ｎビットに対応したｎ個のスイッチＳＷが示されている。各スイッチＳＷには、１ビットのデジタル信号であるビット信号Ｄが入力され、スイッチＳＷは、入力されたビット信号に応じて動作する。図１に示す例では、スイッチＳＷ１は、入力されたビット信号Ｄ１に応じて動作する。また、スイッチＳＷ２は、入力されたビット信号Ｄ２に応じて動作する。また、スイッチＳＷ３は、入力されたビット信号Ｄ３に応じて動作する。また、スイッチＳＷ４は、入力されたビット信号Ｄ４に応じて動作する。更に、スイッチＳＷｎは、入力されたビット信号Ｄｎに応じて動作する。 The number of switch SWs is the number corresponding to the number of bits, and in the example shown in FIG. 1, n switch SWs corresponding to N bits are shown. A bit signal D, which is a 1-bit digital signal, is input to each switch SW, and the switch SW operates according to the input bit signal. In the example shown in FIG. 1, the switch SW 1 operates in response to the input bit signal D 1 . Further, the switch SW 2 operates in response to the input bit signal D 2 . Further, the switch SW 3 operates in response to the input bit signal D 3 . Further, the switch SW 4 operates in response to the input bit signal D 4 . Further, the switch SW n operates according to the input bit signal D n .

複数の抵抗素子Ｒがラダー状に接続されている。抵抗素子Ｒは、抵抗素子Ｒ０、本発明に係る第１抵抗素子の一例である抵抗素子Ｒ１、本発明に係る第２抵抗素子の一例である抵抗素子Ｒ２、及び本発明に係る第３抵抗素子の一例である抵抗素子Ｒ３に類別される。 A plurality of resistance elements R are connected in a ladder shape. The resistance element R includes a resistance element R 0 , a resistance element R 1 which is an example of the first resistance element according to the present invention, a resistance element R 2 which is an example of the second resistance element according to the present invention, and a first resistance element according to the present invention. 3 is categorized into an example of a resistance element the resistance element R 3.

抵抗素子Ｒ０、抵抗素子Ｒ１、抵抗素子Ｒ２、及び抵抗素子Ｒ３の各々は、全てのスイッチＳＷの各々につき、１つずつ割り当てられている。 Each of the resistance element R 0 , the resistance element R 1 , the resistance element R 2 , and the resistance element R 3 is assigned to each of all the switch SWs.

Ｒ−２Ｒラダー抵抗回路１８は、直列回路１８Ａを有する。直列回路１８Ａは、スイッチＳＷ毎に対応して設けられた抵抗素子Ｒ０が直列に接続された回路であり、直列回路１８Ａの一端１８Ａ１は反転入力端子２０Ｂに接続され、直列回路１８Ａの他端は受給端子２２に接続されている。 The R-2R ladder resistance circuit 18 has a series circuit 18A. The series circuit 18A is a circuit in which the resistance elements R 0 provided corresponding to each switch SW are connected in series, and one end 18A 1 of the series circuit 18A is connected to the inverting input terminal 20B, and the other than the series circuit 18A. The end is connected to the receiving terminal 22.

Ｒ−２Ｒラダー抵抗回路１８には、入力端子２４と一端１８Ａ１とを接続する接続経路が複数設けられている。そして、入力端子２４と一端１８Ａ１とを接続する接続経路の各々には、抵抗素子Ｒ１及び抵抗素子Ｒ３が備えられている。 The R-2R ladder resistor circuit 18 is provided with a plurality of connection paths for connecting the input terminal 24 and one end 18A 1 . A resistance element R 1 and a resistance element R 3 are provided in each of the connection paths connecting the input terminal 24 and one end 18A 1 .

Ｒ−２Ｒラダー抵抗回路１８には、受給端子２２と一端１８Ａ１とを接続する接続経路が複数設けられている。そして、受給端子２２と一端１８Ａ１とを接続する接続経路の各々には、抵抗素子Ｒ２及び抵抗素子Ｒ３が備えられている。 The R-2R ladder resistor circuit 18 is provided with a plurality of connection paths for connecting the receiving terminal 22 and one end 18A 1 . A resistance element R 2 and a resistance element R 3 are provided in each of the connection paths connecting the receiving terminal 22 and one end 18A 1 .

抵抗素子Ｒ３の各々の一端は、直列回路１８Ａにおける１つの抵抗素子Ｒ０を介して接続されている。すなわち、抵抗素子Ｒ３の一端は、直列回路１８Ａの一端１８Ａ１に接続されており、残りの抵抗素子Ｒ３の各々の一端は、直列回路１８Ａにおける抵抗素子Ｒ０同士の各接続点に対して１つずつ接続されている。 Each end of the resistance element R 3 is connected via one resistance element R 0 in the series circuit 18A. That is, one end of the resistance element R 3 is connected to one end 18A 1 of the series circuit 18A, and each end of each of the remaining resistance elements R 3 is connected to each connection point between the resistance elements R 0 in the series circuit 18A. Are connected one by one.

抵抗素子Ｒ１の各々の一端は、入力端子２４に接続されており、抵抗素子Ｒ２の各々の一端は、受給端子２２に接続されている。 Each end of the resistance element R 1 is connected to the input terminal 24, and each end of the resistance element R 2 is connected to the receiving terminal 22.

スイッチＳＷの各々は、対応している抵抗素子Ｒ１、抵抗素子Ｒ２、及び抵抗素子Ｒ３間で、ビット信号Ｄに応じて抵抗素子Ｒ３の他端を、抵抗素子Ｒ１の他端と抵抗素子Ｒ２の他端とに切り替えて接続する。すなわち、スイッチＳＷは、抵抗素子Ｒ３の他端を抵抗素子Ｒ１の他端及び抵抗素子Ｒ２の他端の何れかに接続する。 In each of the switches SW, between the corresponding resistance element R 1 , resistance element R 2 , and resistance element R 3 , the other end of the resistance element R 3 is set to the other end of the resistance element R 1 according to the bit signal D. And the other end of the resistance element R 2 are switched and connected. That is, the switch SW connects the other end of the resistance element R 3 to either the other end of the resistance element R 1 or the other end of the resistance element R 2 .

なお、抵抗素子Ｒ０、抵抗素子Ｒ１、抵抗素子Ｒ２、及び抵抗素子Ｒ３は、入力端子２４と出力端子２０Ａとをビット信号Ｄに応じて接続する全てのスイッチＳＷの各々に対して、１組ずつ割り当てられている。ここで、全てのスイッチＳＷとは、例えば、図１に示すスイッチＳＷ１〜ＳＷｎを指す。 The resistance element R 0 , the resistance element R 1 , the resistance element R 2 , and the resistance element R 3 are used for each of all the switches SW that connect the input terminal 24 and the output terminal 20A according to the bit signal D. One set is assigned. Here, all the switch SWs refer to, for example, the switches SW 1 to SW n shown in FIG.

また、本第１実施形態では、抵抗素子Ｒ０、抵抗素子Ｒ１、抵抗素子Ｒ２、及び抵抗素子Ｒ３の各抵抗値は何れも１０ｋΩとされている。そのため、スイッチＳＷを介して接続された抵抗素子Ｒ１及び抵抗素子Ｒ３は、Ｒ−２Ｒラダー抵抗回路１８の２Ｒ部分として機能し、スイッチＳＷを介して接続された抵抗素子Ｒ２及び抵抗素子Ｒ３は、Ｒ−２Ｒラダー抵抗回路１８の２Ｒ部分として機能する。また、抵抗素子Ｒ０は、Ｒ−２Ｒラダー抵抗回路１８のＲ部分として機能する。 Further, in the first embodiment, the resistance values of the resistance element R 0 , the resistance element R 1 , the resistance element R 2 , and the resistance element R 3 are all set to 10 kΩ. Therefore, the resistance element R 1 and the resistance element R 3 connected via the switch SW function as the 2R portion of the R-2R ladder resistance circuit 18, and the resistance element R 2 and the resistance element connected via the switch SW function. R 3 functions as a 2R portion of the R-2R ladder resistor circuit 18. Further, the resistance element R 0 functions as an R portion of the R-2R ladder resistance circuit 18.

次に、本第１実施形態に係る半導体装置１０の動作について説明する。 Next, the operation of the semiconductor device 10 according to the first embodiment will be described.

各スイッチＳＷは、対応するビット信号Ｄに応じて、抵抗素子Ｒ３の他端を、抵抗素子Ｒ１の他端及び抵抗素子Ｒ２の他端の何れかに接続する。 Each switch SW connects the other end of the resistance element R 3 to either the other end of the resistance element R 1 or the other end of the resistance element R 2 according to the corresponding bit signal D.

抵抗素子Ｒ３の他端と抵抗素子Ｒ１の他端とがスイッチＳＷを介して接続されると、アナログ信号は、抵抗素子Ｒ１及びスイッチＳＷを介して抵抗素子Ｒ３に入力される。抵抗素子Ｒ３の他端と抵抗素子Ｒ２の他端とがスイッチＳＷを介して接続されると、参照電位ＶＲＥＦが抵抗素子Ｒ２及びスイッチＳＷを介して抵抗素子Ｒ３に入力される。 When the other end of the resistance element R 3 and the other end of the resistance element R 1 are connected via the switch SW, an analog signal is input to the resistance element R 3 via the resistance element R 1 and the switch SW. When the other end of the resistance element R 3 and the other end of the resistance element R 2 are connected via the switch SW, the reference potential V REF is input to the resistance element R 3 via the resistance element R 2 and the switch SW. ..

これにより、アナログ信号と参照電位ＶＲＥＦとの電位差がＲ−２Ｒラダー抵抗回路１８によって調整されて演算増幅器２０の反転入力端子２０Ｂに入力され、Ｒ−２Ｒラダー抵抗回路１８による調整後の電位差に応じた信号が出力端子２０Ａから出力される。 As a result, the potential difference between the analog signal and the reference potential V REF is adjusted by the R-2R ladder resistance circuit 18 and input to the inverting input terminal 20B of the operational amplifier 20, and becomes the adjusted potential difference by the R-2R ladder resistance circuit 18. The corresponding signal is output from the output terminal 20A.

ここで、抵抗素子Ｒ３の他端と抵抗素子Ｒ１の他端とを接続する場合にスイッチＳＷがビット信号Ｄに応じて動作することによりスイッチＳＷで発生したフィードスルーノイズは、抵抗素子Ｒ１によって減衰される。これにより、フィードスルーノイズがアナログ信号に対して及ぼす影響が軽減される。 Here, when the other end of the resistance element R 3 and the other end of the resistance element R 1 are connected, the feed-through noise generated by the switch SW due to the switch SW operating in response to the bit signal D is the resistance element R. It is attenuated by 1 . This reduces the effect of feedthrough noise on the analog signal.

一方、抵抗素子Ｒ３の他端と抵抗素子Ｒ２の他端とを接続する場合にスイッチＳＷがビット信号Ｄに応じて動作することによりスイッチＳＷで発生したフィードスルーノイズは、抵抗素子Ｒ２によって減衰される。これにより、フィードスルーノイズが参照電位ＶＲＥＦに及ぼす影響が軽減される。 On the other hand, when the other end of the resistance element R 3 and the other end of the resistance element R 2 are connected, the feed-through noise generated by the switch SW due to the switch SW operating in response to the bit signal D is the resistance element R 2. Is attenuated by. This reduces the effect of feedthrough noise on the reference potential V REF .

また、このようにフィードスルーノイズが参照電位ＶＲＥＦに及ぼす影響が軽減されると、ラダー抵抗型Ｄ／Ａ変換回路１６と参照電位ＶＲＥＦを共用する回路１４Ａ１〜１４Ａｎに対して与えるフィードスルーノイズの影響も軽減される。 Moreover, in this way the effect of feedthrough noise on the reference voltage V REF is reduced, feed given to the circuit 14A 1 to 14A n sharing the reference potential V REF and the ladder resistor type D / A converter circuit 16 The effect of through noise is also reduced.

また、スイッチＳＷで発生したフィードスルーノイズは、抵抗素子Ｒ３によっても減衰される。これにより、フィードスルーノイズが演算増幅器２０の反転入力端子２０Ｂに対して及ぼす影響が軽減される。 Further, feedthrough noise generated in the switch SW is attenuated by the resistor element R 3. As a result, the influence of feedthrough noise on the inverting input terminal 20B of the operational amplifier 20 is reduced.

以上説明したように、半導体装置１０では、Ｒ−２Ｒラダー抵抗回路１８に含まれるスイッチＳＷ１〜ＳＷｎが、入力端子２４と直列回路１８Ａの一端１８Ａ１とをビット信号Ｄに応じて接続する全てのスイッチである。また、Ｒ−２Ｒラダー抵抗回路１８に含まれる複数のスイッチＳＷは、複数の抵抗素子Ｒ１との間で対応関係にあり、複数の抵抗素子Ｒ２との間で対応関係にあり、複数の抵抗素子Ｒ３との間で対応関係にある。そして、スイッチＳＷにより、対応している抵抗素子Ｒ１、抵抗素子Ｒ２、及び抵抗素子Ｒ３間で、抵抗素子Ｒ３の他端が、抵抗素子Ｒ１と抵抗素子Ｒ３とに切り替えられて接続される。 As described above, in the semiconductor device 10, the switches SW 1 to SW n included in the R-2R ladder resistance circuit 18 connect the input terminal 24 and one end 18A 1 of the series circuit 18A according to the bit signal D. All switches. Further, the plurality of switches SW included in the R-2R ladder resistance circuit 18 have a correspondence relationship with the plurality of resistance elements R 1 and have a correspondence relationship with the plurality of resistance elements R 2, and a plurality of switches SW have a correspondence relationship with the plurality of resistance elements R 2 . in correspondence with the resistive element R 3. Then, the switch SW, corresponding to that resistance element R 1, resistance elements R 2, and between the resistance elements R 3, the other end of the resistance element R 3 is switched to the resistance element R 1 and the resistance element R 3 Is connected.

よって、半導体装置１０によれば、フィードスルーノイズが抵抗素子Ｒ１、抵抗素子Ｒ２、及び抵抗素子Ｒ３で減衰するので、フィードスルーノイズがラダー抵抗型Ｄ／Ａ変換回路１６の特性に及ぼす影響を軽減することができる。 Therefore, according to the semiconductor device 10, the feed-through noise is attenuated by the resistance element R 1 , the resistance element R 2 , and the resistance element R 3 , so that the feed-through noise affects the characteristics of the ladder resistance type D / A conversion circuit 16. The impact can be mitigated.

また、半導体装置１０では、Ｒ−２Ｒラダー抵抗回路１８に含まれる抵抗素子Ｒ２が参照電位ＶＲＥＦに接続されている。従って、半導体装置１０によれば、フィードスルーノイズが抵抗素子Ｒ２で減衰するので、ラダー抵抗型Ｄ／Ａ変換回路１６の特性の１つである参照電位ＶＲＥＦにフィードスルーノイズが及ぼす影響を軽減することができる。 Further, in the semiconductor device 10, the resistance element R 2 included in the R-2R ladder resistance circuit 18 is connected to the reference potential V REF . Therefore, according to the semiconductor device 10, since the feed-through noise is attenuated by the resistance element R 2 , the influence of the feed-through noise on the reference potential V REF , which is one of the characteristics of the ladder resistance type D / A conversion circuit 16, is exerted. It can be mitigated.

また、半導体装置１０では、受給端子２２が回路１４Ａ１〜１４Ａｎと共に参照電位生成回路１２の供給端子１２Ａに接続されている。従って、半導体装置１０によれば、フィードスルーノイズが抵抗素子Ｒ２で減衰するので、フィードスルーノイズが回路１４Ａ１〜１４Ａｎに対して与える影響を軽減することができる。 In the semiconductor device 10, receiving terminal 22 is connected to the supply terminal 12A of the reference potential generating circuit 12 with the circuit 14A 1 to 14A n. Therefore, according to the semiconductor device 10, since the feed through noise is attenuated by the resistance element R 2, may be feed through noise is to reduce the influence of the circuit 14A 1 to 14A n.

また、半導体装置１０では、スイッチＳＷを介して接続された抵抗素子Ｒ１及び抵抗素子Ｒ３がＲ−２Ｒラダー抵抗回路１８の２Ｒ部分として機能する。また、スイッチＳＷを介して接続された抵抗素子Ｒ２及び抵抗素子Ｒ３がＲ−２Ｒラダー抵抗回路１８の２Ｒ部分として機能する。従って、半導体装置１０によれば、フィードスルーノイズがラダー抵抗型Ｄ／Ａ変換回路１６の回路特性に及ぼす影響を軽減すると同時に、Ｒ−２Ｒラダー抵抗型のＤ／Ａ変換を実現することができる。 Further, in the semiconductor device 10, the resistance element R 1 and the resistance element R 3 connected via the switch SW function as the 2R portion of the R-2R ladder resistance circuit 18. Further, the resistance element R 2 and the resistance element R 3 connected via the switch SW function as the 2R portion of the R-2R ladder resistance circuit 18. Therefore, according to the semiconductor device 10, it is possible to reduce the influence of the feed-through noise on the circuit characteristics of the ladder resistance type D / A conversion circuit 16 and at the same time realize the R-2R ladder resistance type D / A conversion. ..

なお、上記第１実施形態では、受給端子２２が参照電位ＶＲＥＦに接続された半導体装置１０を例示したが、本発明はこれに限定されるものではなく、例えば、図２に示す半導体装置３０であってもよい。 In the first embodiment, the semiconductor device 10 in which the receiving terminal 22 is connected to the reference potential V REF has been illustrated, but the present invention is not limited to this, and for example, the semiconductor device 30 shown in FIG. It may be.

一例として図２に示すように、半導体装置３０は、半導体装置１０に比べ、ラダー抵抗型Ｄ／Ａ変換回路１６に代えてラダー抵抗型Ｄ／Ａ変換回路３２を有する点が異なる。また、ラダー抵抗型Ｄ／Ａ変換回路３２は、ラダー抵抗型Ｄ／Ａ変換回路１６に比べ、受給端子２２が参照電位ＶＲＥＦに接続される点に代えて、受給端子２２が接地電位ＧＮＤに接続される点が異なる。 As an example, as shown in FIG. 2, the semiconductor device 30 is different from the semiconductor device 10 in that it has a ladder resistance type D / A conversion circuit 32 instead of the ladder resistance type D / A conversion circuit 16. Further, in the ladder resistance type D / A conversion circuit 32, as compared with the ladder resistance type D / A conversion circuit 16, instead of the point where the receiving terminal 22 is connected to the reference potential V REF , the receiving terminal 22 has a ground potential GND. The difference is that they are connected.

この場合、アナログ信号と接地電位ＧＮＤとの電位差がＲ−２Ｒラダー抵抗回路１８によって調整されて演算増幅器２０の反転入力端子２０Ｂに入力され、Ｒ−２Ｒラダー抵抗回路１８による調整後の電位差に応じた信号が出力端子２０Ａから出力される。そして、上記第１実施形態で説明したように、抵抗素子Ｒ３の他端と抵抗素子Ｒ１の他端とを接続する場合にスイッチＳＷがビット信号Ｄに応じて動作することによりスイッチＳＷで発生したフィードスルーノイズは、抵抗素子Ｒ１によって減衰される。また、スイッチＳＷで発生したフィードスルーノイズは、抵抗素子Ｒ３によっても減衰される。 In this case, the potential difference between the analog signal and the ground potential GND is adjusted by the R-2R ladder resistance circuit 18 and input to the inverting input terminal 20B of the operational amplifier 20, according to the adjusted potential difference by the R-2R ladder resistance circuit 18. The signal is output from the output terminal 20A. Then, as described in the first embodiment, when the other end of the resistance element R 3 and the other end of the resistance element R 1 are connected, the switch SW operates in response to the bit signal D, so that the switch SW operates. feedthrough noise generated is attenuated by the resistive element R 1. Further, feedthrough noise generated in the switch SW is attenuated by the resistor element R 3.

この結果、上記第１実施形態と同様に、フィードスルーノイズがラダー抵抗型Ｄ／Ａ変換回路１６の特性に及ぼす影響（例えば、反転入力端子２０Ｂに及ぼす影響）が軽減される。 As a result, the influence of the feedthrough noise on the characteristics of the ladder resistance type D / A conversion circuit 16 (for example, the influence on the inverting input terminal 20B) is reduced as in the first embodiment.

［第２実施形態］
上記第１実施形態では、フィードスルーノイズを抵抗素子Ｒ１及び抵抗素子Ｒ３で減衰させる場合を例示したが、本第２実施形態では、一対のＣＭＯＳスイッチを用いてフィードスルーノイズを減衰する場合について説明する。なお、以下では、説明の便宜上、上記第１実施形態で説明した構成部材については同一の符号を付して、その説明を省略する。 [Second Embodiment]
In the first embodiment, the case where the feed-through noise is attenuated by the resistance element R 1 and the resistance element R 3 is illustrated, but in the second embodiment, the case where the feed-through noise is attenuated by using a pair of CMOS switches. Will be described. In the following, for convenience of explanation, the components described in the first embodiment will be designated by the same reference numerals, and the description thereof will be omitted.

一例として図３に示すように、本第２実施形態に係る半導体装置５０は、上記第１実施形態に係る半導体装置１０に比べ、ラダー抵抗型Ｄ／Ａ変換回路１６に代えてラダー抵抗型Ｄ／Ａ変換回路５２を有する点が異なる。ラダー抵抗型Ｄ／Ａ変換回路５２は、ラダー抵抗型Ｄ／Ａ変換回路１６に比べ、Ｒ−２Ｒラダー抵抗回路１８に代えてＲ−２Ｒラダー抵抗回路５４を有する点が異なる。 As an example, as shown in FIG. 3, the semiconductor device 50 according to the second embodiment has a ladder resistance type D instead of the ladder resistance type D / A conversion circuit 16 as compared with the semiconductor device 10 according to the first embodiment. The difference is that it has a / A conversion circuit 52. The ladder resistance type D / A conversion circuit 52 is different from the ladder resistance type D / A conversion circuit 16 in that it has an R-2R ladder resistance circuit 54 instead of the R-2R ladder resistance circuit 18.

ラダー抵抗回路５４は、Ｒ−２Ｒラダー抵抗回路１８に比べ、スイッチＳＷに代えてＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯＳ（Ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）：相補型ＭＯＳ）スイッチ対５６を有する点が異なる。また、ラダー抵抗回路５４は、Ｒ−２Ｒラダー抵抗回路１８に比べ、ダミーＣＭＯＳスイッチ５８，６０を有する点、及び反転回路６２，６４を有する点が異なる。 The ladder resistance circuit 54 is different from the R-2R ladder resistance circuit 18 in that it has a CMOS (Complementary MOS (Metal-xide-semiconductor): complementary MOS) switch pair 56 instead of the switch SW. Further, the ladder resistance circuit 54 is different from the R-2R ladder resistance circuit 18 in that it has dummy CMOS switches 58 and 60 and has inverting circuits 62 and 64.

本発明に係る一対のＣＭＯＳスイッチの一例であるＣＭＯＳスイッチ対５６は、互いに同じサイズのＣＭＯＳスイッチ５６Ａ，５６Ｂを有する。なお、ここで言う「同じ」とは、完全に「同じ」という意味のみならず、製造工程等で生じる誤差を含めた概念を意味する。 The CMOS switch pair 56, which is an example of the pair of CMOS switches according to the present invention, has CMOS switches 56A and 56B having the same size. The term "same" as used herein means not only "same" but also a concept including errors generated in the manufacturing process and the like.

本発明に係る一方のＣＭＯＳスイッチの一例であるＣＭＯＳスイッチ５６Ａの一端、及び本発明に係る他方のＣＭＯＳスイッチの一例であるＣＭＯＳスイッチ５６Ｂの一端は、抵抗素子Ｒ３の他端に接続されている。 One end of the CMOS switch 56A is an example of one of the CMOS switch according to the present invention, and one end of the CMOS switch 56B is an example of the other CMOS switches according to the present invention is connected to the other end of the resistance element R 3 ..

ＣＭＯＳスイッチ５６ＡのＰチャネル側のゲートは、反転回路６２の出力端子に接続されており、ＣＭＯＳスイッチ５６ＢのＮチャネル側のゲートは、反転回路６４の出力端子に接続されている。 The gate on the P channel side of the CMOS switch 56A is connected to the output terminal of the inverting circuit 62, and the gate on the N channel side of the CMOS switch 56B is connected to the output terminal of the inverting circuit 64.

ＣＭＯＳスイッチ５６ＡのＮチャネル側のゲート、ＣＭＯＳスイッチ５６ＢのＰチャネル側のゲート、及び反転回路６２，６４の各入力端子には、ビット信号Ｄが入力される。 A bit signal D is input to the gate on the N channel side of the CMOS switch 56A, the gate on the P channel side of the CMOS switch 56B, and the input terminals of the inverting circuits 62 and 64.

本発明に係る第１ＣＭＯＳスイッチの一例であるダミーＣＭＯＳスイッチ５８のサイズは、ＣＭＯＳスイッチ５６Ａのサイズの半分である。また、本発明に係る第２ＣＭＯＳスイッチ６０のサイズは、ＣＭＯＳスイッチ５６Ｂのサイズの半分である。なお、ここで言う「半分」とは、完全に「半分」いう意味のみならず、製造工程等で生じる誤差を含めた概念を意味する。 The size of the dummy CMOS switch 58, which is an example of the first CMOS switch according to the present invention, is half the size of the CMOS switch 56A. Further, the size of the second CMOS switch 60 according to the present invention is half the size of the CMOS switch 56B. The term "half" here means not only the meaning of "half" but also the concept including errors generated in the manufacturing process and the like.

ダミーＣＭＯＳスイッチ５８，６０は何れもソース及びドレインが短絡している。ＣＭＯＳスイッチ５６Ａは、ダミーＣＭＯＳスイッチ５８の短絡経路を介して抵抗素子Ｒ１の他端に接続されている。ＣＭＯＳスイッチ５６Ｂは、ダミーＣＭＯＳスイッチ６０の短絡経路を介して抵抗素子Ｒ２の他端に接続されている。 The source and drain of the dummy CMOS switches 58 and 60 are short-circuited. CMOS switch 56A is connected to the other end of the resistance element R 1 through short path of the dummy CMOS switch 58. CMOS switch 56B is connected to the other end of the resistance element R 2 via the short-circuit path of the dummy CMOS switch 60.

ダミーＣＭＯＳスイッチ５８のＰチャネル側のゲートは、反転回路６２の入力端子に接続されており、ダミーＣＭＯＳスイッチ５８のＮチャネル側のゲートは、反転回路６２の出力端子に接続されている。また、ダミーＣＭＯＳスイッチ６０のＮチャネル側のゲートは、反転回路６４の入力端子に接続されており、ダミーＣＭＯＳスイッチ６０のＰチャネル側のゲートは、反転回路６４の出力端子に接続されている。 The gate on the P channel side of the dummy CMOS switch 58 is connected to the input terminal of the inverting circuit 62, and the gate on the N channel side of the dummy CMOS switch 58 is connected to the output terminal of the inverting circuit 62. Further, the gate on the N channel side of the dummy CMOS switch 60 is connected to the input terminal of the inverting circuit 64, and the gate on the P channel side of the dummy CMOS switch 60 is connected to the output terminal of the inverting circuit 64.

次に、本第２実施形態に係る半導体装置５０の動作について説明する。 Next, the operation of the semiconductor device 50 according to the second embodiment will be described.

ＣＭＯＳスイッチ対５６にビット信号Ｄが入力されると、ＣＭＯＳスイッチ５６Ａ，５６Ｂは、入力されたビット信号に応じて、互いに相反するスイッチング動作を行う。ここで、互いに相反するスイッチング動作とは、ＣＭＯＳスイッチ５６Ａ，５６Ｂの一方がオンされ、他方がオフされることを意味する。 When the bit signal D is input to the CMOS switch pair 56, the CMOS switches 56A and 56B perform switching operations opposite to each other according to the input bit signal. Here, the switching operations that contradict each other mean that one of the CMOS switches 56A and 56B is turned on and the other is turned off.

すなわち、ＣＭＯＳスイッチ対５６は、入力されたビット信号に応じて、第１接続状態と第２接続状態とに切り替える。第１接続状態とは、抵抗素子Ｒ２の他端と抵抗素子Ｒ３の他端とを接続せずに抵抗素子Ｒ１の他端と抵抗素子Ｒ３の他端とを接続する接続状態を指す。第２接続状態とは、抵抗素子Ｒ１の他端と抵抗素子Ｒ３の他端とを接続せずに抵抗素子Ｒ２の他端と抵抗素子Ｒ３の他端とを接続する接続状態を指す。 That is, the CMOS switch pair 56 switches between the first connection state and the second connection state according to the input bit signal. The first connection state is a connection state in which the other end of the resistance element R 1 and the other end of the resistance element R 3 are connected without connecting the other end of the resistance element R 2 and the other end of the resistance element R 3. Point. The second connection state is a connection state in which the other end of the resistance element R 2 and the other end of the resistance element R 3 are connected without connecting the other end of the resistance element R 1 and the other end of the resistance element R 3. Point.

これに対し、ダミーＣＭＯＳスイッチ５８は、ＣＭＯＳスイッチ５６Ａのスイッチング動作に対して相反するスイッチング動作を行う。すなわち、第１接続状態において、ＣＭＯＳスイッチ５６Ａがオンされると、ダミーＣＭＯＳスイッチ５８はオフされ、第２接続状態において、ＣＭＯＳスイッチ５６Ａがオフされると、ダミーＣＭＯＳスイッチ５８はオンされる。 On the other hand, the dummy CMOS switch 58 performs a switching operation opposite to the switching operation of the CMOS switch 56A. That is, in the first connection state, when the CMOS switch 56A is turned on, the dummy CMOS switch 58 is turned off, and in the second connection state, when the CMOS switch 56A is turned off, the dummy CMOS switch 58 is turned on.

これにより、ＣＭＯＳスイッチ５６Ａのスイッチング動作で発生したフィードスルーノイズは、ダミーＣＭＯＳスイッチ５８のスイッチング動作で発生した逆極性のフィードスルーノイズによって打ち消される。また、入力端子２４とダミーＣＭＯＳスイッチ５８との間に介在する抵抗素子Ｒ１によってもフィードスルーノイズが減衰される。よって、ラダー型抵抗Ｄ／Ａ変換回路５２は、ＣＭＯＳスイッチ５６Ａのスイッチング動作で発生したフィードスルーノイズがアナログ信号に対して及ぼす影響を軽減することができる。 As a result, the feedthrough noise generated in the switching operation of the CMOS switch 56A is canceled by the feedthrough noise of the opposite polarity generated in the switching operation of the dummy CMOS switch 58. Also, feed through noise is damped by the resistance element R 1 interposed between the input terminal 24 and the dummy CMOS switch 58. Therefore, the ladder type resistor D / A conversion circuit 52 can reduce the influence of the feedthrough noise generated in the switching operation of the CMOS switch 56A on the analog signal.

一方、ダミーＣＭＯＳスイッチ６０は、ＣＭＯＳスイッチ５６Ｂのスイッチング動作に対して相反するスイッチング動作を行う。すなわち、第１接続状態において、ＣＭＯＳスイッチ５６Ｂがオフされると、ダミーＣＭＯＳスイッチ６０はオンされ、第２接続状態において、ＣＭＯＳスイッチ５６Ｂがオンされると、ダミーＣＭＯＳスイッチ６０はオフされる。 On the other hand, the dummy CMOS switch 60 performs a switching operation opposite to the switching operation of the CMOS switch 56B. That is, in the first connection state, when the CMOS switch 56B is turned off, the dummy CMOS switch 60 is turned on, and in the second connection state, when the CMOS switch 56B is turned on, the dummy CMOS switch 60 is turned off.

これにより、ＣＭＯＳスイッチ５６Ｂのスイッチング動作で発生したフィードスルーノイズは、ダミーＣＭＯＳスイッチ６０のスイッチング動作で発生した逆極性のフィードスルーノイズによって打ち消される。また、受給端子２２とダミーＣＭＯＳスイッチ６０との間に介在する抵抗素子Ｒ２によってもフィードスルーノイズが減衰される。よって、ＣＭＯＳスイッチ５６Ｂのスイッチング動作で発生したフィードスルーノイズが参照電位ＶＲＥＦに対して及ぼす影響が軽減される。 As a result, the feedthrough noise generated in the switching operation of the CMOS switch 56B is canceled by the feedthrough noise having the opposite polarity generated in the switching operation of the dummy CMOS switch 60. Also, feed through noise is damped by the resistance element R 2 interposed between the receiving terminal 22 and the dummy CMOS switch 60. Therefore, the influence of the feedthrough noise generated in the switching operation of the CMOS switch 56B on the reference potential V REF is reduced.

更に、ＣＭＯＳスイッチ５６Ａ，５６Ｂで発生したフィードスルーノイズは互いに逆極性の関係にあるため、抵抗素子Ｒ３の他端側で打ち消し合う。しかも、抵抗素子Ｒ３によってもフィードスルーノイズが減衰される。よって、ＣＭＯＳスイッチ５６Ａ，５６Ｂのスイッチング動作で発生したフィードスルーノイズが演算増幅器２０の反転入力端子２０Ｂに対して及ぼす影響が軽減される。 Furthermore, CMOS switches 56A, because feedthrough noise generated in the 56B have a reversed polarity of each other, cancel at the other end of the resistance element R 3. Moreover, feed through noise is damped by the resistance element R 3. Therefore, the influence of the feedthrough noise generated by the switching operation of the CMOS switches 56A and 56B on the inverting input terminal 20B of the operational amplifier 20 is reduced.

以上説明したように、半導体装置５０では、Ｒ−２Ｒラダー抵抗回路５４が第１接続状態と第２接続状態とをビット信号に応じて切り替えるＣＭＯＳスイッチ対５６を備えている。よって、ラダー抵抗型Ｄ／Ａ変換回路５２によれば、ＣＭＯＳスイッチ対５６で発生したフィードスルーノイズが抵抗素子Ｒ１、抵抗素子Ｒ２、及び抵抗素子Ｒ３で減衰するので、フィードスルーノイズが回路特性に及ぼす影響を軽減することができる。 As described above, in the semiconductor device 50, the R-2R ladder resistance circuit 54 includes a CMOS switch pair 56 that switches between a first connection state and a second connection state according to a bit signal. Therefore, according to the ladder resistance type D / A conversion circuit 52, the feed-through noise generated by the CMOS switch pair 56 is attenuated by the resistance element R 1 , the resistance element R 2 , and the resistance element R 3 , so that the feed-through noise is generated. The influence on the circuit characteristics can be reduced.

また、半導体装置５０では、Ｒ−２Ｒラダー抵抗回路５４に含まれるＣＭＯＳスイッチ５６Ａ，５６Ｂが、ビット信号に応じて相反するスイッチング動作を行う。よって、ラダー抵抗型Ｄ／Ａ変換回路５２によれば、ＣＭＯＳスイッチ５６Ａ，５６Ｂで発生した逆極性関係にあるフィードスルーノイズが打ち消し合うので、フィードスルーノイズが反転入力端子２０Ｂに対して及ぼす影響を軽減することができる。 Further, in the semiconductor device 50, the CMOS switches 56A and 56B included in the R-2R ladder resistance circuit 54 perform opposite switching operations according to the bit signal. Therefore, according to the ladder resistance type D / A conversion circuit 52, the feedthrough noises having a reverse polarity relationship generated by the CMOS switches 56A and 56B cancel each other out, so that the influence of the feedthrough noises on the inverting input terminal 20B is exerted. It can be mitigated.

また、半導体装置５０では、Ｒ−２Ｒラダー抵抗回路５４がＣＭＯＳスイッチ５６Ａと相反するスイッチング動作を行うダミーＣＭＯＳスイッチ５８を備えている。よって、半導体装置５０によれば、ＣＭＯＳスイッチ５６ＡのフィードスルーノイズがダミーＣＭＯＳスイッチ５８のフィードスルーノイズによって打ち消されるので、フィードスルーノイズがアナログ信号に及ぼす影響を軽減することができる。 Further, in the semiconductor device 50, the R-2R ladder resistance circuit 54 includes a dummy CMOS switch 58 that performs a switching operation contradictory to the CMOS switch 56A. Therefore, according to the semiconductor device 50, the feed-through noise of the CMOS switch 56A is canceled by the feed-through noise of the dummy CMOS switch 58, so that the influence of the feed-through noise on the analog signal can be reduced.

更に、半導体装置５０では、Ｒ−２Ｒラダー抵抗回路５４がＣＭＯＳスイッチ５６Ｂと相反するスイッチング動作を行うダミーＣＭＯＳスイッチ６０を備えている。よって、半導体装置５０によれば、ＣＭＯＳスイッチ５６ＢのフィードスルーノイズがダミーＣＭＯＳスイッチ６０のフィードスルーノイズによって打ち消されるので、フィードスルーノイズが参照電位ＶＲＥＦに及ぼす影響を軽減することができる。 Further, in the semiconductor device 50, the R-2R ladder resistance circuit 54 includes a dummy CMOS switch 60 that performs a switching operation contradictory to the CMOS switch 56B. Therefore, according to the semiconductor device 50, since the feedthrough noise of the CMOS switch 56B is canceled by the feedthrough noise of the dummy CMOS switch 60, the influence of the feedthrough noise on the reference potential V REF can be reduced.

１０，３０，５０ 半導体装置
１２ 参照電位生成回路
１２Ａ 供給端子
１４ 回路
１６，５２ ラダー抵抗型Ｄ／Ａ変換回路
１８，５４ Ｒ−２Ｒラダー抵抗回路
１８Ａ１ 一端
２０Ａ 出力端子
２４ 入力端子
５６ ＣＭＯＳスイッチ対
５８，６０ ダミーＣＭＯＳスイッチ
Ｒ０，Ｒ１，Ｒ２，Ｒ３ 抵抗素子
ＳＷ スイッチ 10, 30, 50 Semiconductor device 12 Reference potential generation circuit 12A Supply terminal 14 Circuit 16,52 Ladder resistance type D / A conversion circuit 18, 54 R-2R Ladder resistance circuit 18A 1 One end 20A Output terminal 24 Input terminal 56 CMOS switch pair 58, 60 Dummy CMOS switch R 0 , R 1 , R 2 , R 3 Resistance element SW switch

Claims (4)

入力端子に接続された第１端と、基準電位を生成する参照電位生成回路に接続された第２端と、出力端子に接続された第３端とをそれぞれ有する複数の切替接続部と、
前記入力端子と複数の前記第１端の間にそれぞれ接続された複数の第１抵抗素子と、
前記参照電位生成回路と複数の前記第２端の間にそれぞれ接続された複数の第２抵抗素子と、
前記出力端子と複数の前記第３端の間にそれぞれ接続された複数の第３抵抗素子と、
を備え、
前記複数の切替接続部の各々は、
前記第１端と前記第３端との間に接続され、制御信号に応じて、前記第１端と前記第３端との接続状態を切り替える第１ＣＭＯＳスイッチと、
前記第２端と前記第３端との間に接続され、前記制御信号に応じて、前記第２端と前記第３端との接続状態を切り替える第２ＣＭＯＳスイッチと、
前記第１ＣＭＯＳスイッチと前記第１端との間に接続され、ソース及びドレイン間が短絡され、前記第１ＣＭＯＳスイッチと相反するスイッチング動作を行う第３ＣＭＯＳスイッチと、
前記第２ＣＭＯＳスイッチと前記第２端との間に接続され、ソース及びドレイン間が短絡され、前記第２ＣＭＯＳスイッチと相反するスイッチング動作を行う第４ＣＭＯＳスイッチと、
を有する、
Ｒ−２Ｒラダー抵抗回路。 A plurality of switching connection portions each having a first end connected to an input terminal, a second end connected to a reference potential generation circuit that generates a reference potential, and a third end connected to an output terminal.
A plurality of first resistance elements connected between the input terminal and the plurality of first ends, respectively.
A plurality of second resistance elements connected between the reference potential generation circuit and the plurality of second ends, respectively.
A plurality of third resistance elements connected between the output terminal and the plurality of third ends, respectively.
Equipped with a,
Each of the plurality of switching connection portions
A first CMOS switch that is connected between the first end and the third end and switches the connection state between the first end and the third end according to a control signal.
A second CMOS switch that is connected between the second end and the third end and switches the connection state between the second end and the third end according to the control signal.
A third CMOS switch, which is connected between the first CMOS switch and the first end, short-circuits between the source and the drain, and performs a switching operation contradictory to the first CMOS switch.
A fourth CMOS switch that is connected between the second CMOS switch and the second end, short-circuits between the source and drain, and performs a switching operation that contradicts the second CMOS switch.
Have,
R-2R ladder resistance circuit. 前記複数の切替接続部の各々の前記第１ＣＭＯＳスイッチおよび前記第２ＣＭＯＳスイッチは、前記制御信号に応じて、前記第３端を前記第２端に接続せずに前記第１端に接続することで前記第３抵抗素子が前記第１抵抗素子に電気的に接続される第１接続状態と、前記第３端を前記第１端に接続せずに前記第２端に接続することで前記第３抵抗素子が前記第２抵抗素子に電気的に接続される第２接続状態を切り替える請求項１に記載のＲ−２Ｒラダー抵抗回路。 Wherein the 1CMOS switch and the second 2CMOS switch of each of said plurality of switching connections in accordance with said control signal, by connecting to the first end of the third end without being connected to the second end a first connection state in which said third resistive element is electrically connected to said first resistor element, the third by connecting to said second end of said third end without being connected to the first end The R-2R ladder resistance circuit according to claim 1, wherein the resistance element switches the second connection state in which the resistance element is electrically connected to the second resistance element. 請求項１または請求項２に記載のＲ−２Ｒラダー抵抗回路と、
前記出力端子に接続された演算増幅器と、
を備えたラダー抵抗型Ｄ／Ａ変換回路。 The R-2R ladder resistor circuit according to claim 1 or 2 .
The operational amplifier connected to the output terminal and
A ladder resistance type D / A conversion circuit equipped with. 請求項３に記載のラダー抵抗型Ｄ／Ａ変換回路と、
前記ラダー抵抗型Ｄ／Ａ変換回路に前記基準電位を供給する前記参照電位生成回路と、
を備えた半導体装置。 The ladder resistance type D / A conversion circuit according to claim 3 and
The reference potential generation circuit that supplies the reference potential to the ladder resistance type D / A conversion circuit, and the reference potential generation circuit.
Semiconductor device equipped with.
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