JP6784089B2 - Unit control device for multi-level power converter - Google Patents

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Description

本発明は、マルチレベル電力変換装置のユニット並列制御装置に係わり、特に各インバータユニット間の電流責務の均等化を図った制御装置に関するものである。 The present invention relates to a unit parallel control device of a multi-level power conversion device, and particularly relates to a control device for equalizing current responsibilities between each inverter unit.

マルチレベル電力変換装置の構成例として、３レベルインバータや５レベルインバータがあるが、図７(a)はNPC型３レベルインバータの１相分を示したものである。相電圧は、インバータ内のIGBT等のスイッチング素子T1〜T4のON／OFF動作によって生成される。また、各スイッチング素子のON／OFF信号は、電圧指令値とキャリア三角波とを比較するＰＷＭ変調によって生成する方法（三角波比較ＰＷＭ方法）が一般的である。 As a configuration example of the multi-level power converter, there are a 3-level inverter and a 5-level inverter, and FIG. 7 (a) shows one phase of the NPC type 3-level inverter. The phase voltage is generated by the ON / OFF operation of switching elements T1 to T4 such as IGBTs in the inverter. Further, the ON / OFF signal of each switching element is generally generated by PWM modulation for comparing the voltage command value and the carrier triangular wave (triangle wave comparison PWM method).

３レベルインバータの種類として、図７(a)のNPC型の他には図７(b)のT型、図７(c)のフライングキャパシタ（以下FCという）型がある。特許文献1にはFC型の３レベルインバータの例が記載されている。表１は図７(c)のFC型３レベルインバータのスイッチングパターンを示したものである。N端子を基準とした零電圧を出力端子Oに出力するときは、T1,T3をON、またはT2,T4をONすることでFCを導通させる。なお、コンデンサC1の印加電圧とコンデンサC2の印加電圧は等しく、VCF=Vdc1/2とする。 In addition to the NPC type shown in FIG. 7 (a), there are the T type shown in FIG. 7 (b) and the flying capacitor (hereinafter referred to as FC) type shown in FIG. 7 (c) as types of the three-level inverter. Patent Document 1 describes an example of an FC type 3-level inverter. Table 1 shows the switching pattern of the FC type 3-level inverter shown in FIG. 7 (c). When outputting a zero voltage with reference to the N terminal to the output terminal O, turn on T1 and T3, or turn on T2 and T4 to make FC conductive. The applied voltage of the capacitor C1 and the applied voltage of the capacitor C2 are equal, and VCF = Vdc1 / 2.

Figure 0006784089
Figure 0006784089

このようなインバータユニットを複数台並列にして電力変換装置を構成し大容量化に対応する場合がある。図８はFC型３レベルインバータを並列にした例である。このとき、インバータユニット間に個体差があると各インバータ間で出力電流に差が生じ（横流電流が発生）、電流責務がばらついてしまう。これにより特定のインバータに発熱が集中し寿命が短くなる。最悪の場合には、過電流や過熱でスイッチング素子が破壊されてしまう、といった問題が発生する。対策として各インバータに横流抑制リアクトルを接続するが、コストや重量、損失の増加などの新たな問題が生じる。この問題の解決のため、できる限り横流抑制リアクトルを小さくし、制御により横流を抑制する手法が検討されている。 In some cases, a plurality of such inverter units are arranged in parallel to form a power conversion device to support a large capacity. FIG. 8 shows an example in which FC type 3-level inverters are arranged in parallel. At this time, if there is an individual difference between the inverter units, a difference in the output current will occur between the inverters (a cross current will be generated), and the current responsibility will vary. As a result, heat generation is concentrated on a specific inverter and the life is shortened. In the worst case, there is a problem that the switching element is destroyed by overcurrent or overheating. As a countermeasure, a cross flow suppression reactor is connected to each inverter, but new problems such as increased cost, weight, and loss arise. In order to solve this problem, a method of suppressing the cross flow by controlling the cross flow suppression reactor as small as possible is being studied.

特許文献２には、スイッチング素子のゲートタイミング（ON／OFF信号のタイミング）を調整して横流を抑制する手法が記載され、その実施例９（段落[０１３９]）では、NPC型やT型の３レベルインバータの並列構成における横流電流の抑制制御が提案されている。 Patent Document 2 describes a method of suppressing cross current by adjusting the gate timing (ON / OFF signal timing) of the switching element, and in the ninth embodiment (paragraph [0139]), the NPC type and the T type are described. Suppression control of cross current in a parallel configuration of a three-level inverter has been proposed.

特開２００８−９２６５１JP-A-2008-92651 ＷＯ２０１４／１２３１９９WO2014 / 123199 特開２０１５−８５６６JP 2015-8566

特許文献２の手法では、スイッチング時に横流電流を制御するために長期間スイッチングが行われないと横流電流が拡大してしまう問題点がある。図９は３レベルインバータの並列構成において、一時的に周波数が低下した場合の動作状態を示したものである。電圧指令値Vrefが零クロスするときにキャリア三角波（図９のキャリア１とキャリア２）と交差しないため、区間Ａではキャリア1周期以上、区間Ｂでは1.5周期以上にわたりスイッチングが行われない。３レベルインバータでは電圧指令値Vrefが零クロスするときにキャリア三角波と交差しない場合があり、そのたびに横流電流が拡大する恐れがある。 The method of Patent Document 2 has a problem that the cross current increases if switching is not performed for a long period of time in order to control the cross current during switching. FIG. 9 shows an operating state when the frequency is temporarily lowered in a parallel configuration of a three-level inverter. Since the carrier triangular wave (carrier 1 and carrier 2 in FIG. 9) does not intersect when the voltage command value Vref crosses zero, switching is not performed for one carrier cycle or more in section A and 1.5 cycles or more in section B. In a three-level inverter, when the voltage command value Vref crosses zero, it may not intersect with the carrier triangle wave, and the cross current may increase each time.

また、最近では特許文献３に示す５レベルインバータなど、３レベルを超えるマルチレベルインバータが提案されている。このインバータをPWM変調する場合、図６のように４つのキャリア三角波を用いる。そのため、電圧指令値Vrefの零クロスだけでなく±0.5を通過する際も図3と同様の問題が発生する。３レベルを超えるマルチレベルインバータを並列構成とする場合、３レベルよりも横流電流の増加が頻繁に発生してしまう。 Recently, multi-level inverters having more than three levels, such as the five-level inverter shown in Patent Document 3, have been proposed. When this inverter is PWM-modulated, four carrier triangle waves are used as shown in FIG. Therefore, the same problem as in FIG. 3 occurs when passing ± 0.5 as well as the zero cross of the voltage command value Vref. When a multi-level inverter exceeding 3 levels is configured in parallel, the cross current increases more frequently than the 3 levels.

よって、本発明は上記問題点の解決を目的として、一定期間内に電圧指令値とキャリア三角波とを確実に交差させスイッチングが行われるように電圧指令値を補正することで横流電流を抑制させるマルチレベル電力変換装置のユニット制御装置を提供することにある。 Therefore, for the purpose of solving the above-mentioned problems, the present invention suppresses the cross current by correcting the voltage command value so that the voltage command value and the carrier triangular wave are surely intersected and switched within a certain period of time. The purpose is to provide a unit control device for a level power converter.

本発明は、３レベル以上のマルチインバータユニットを並列に接続し、横流電流抑制制御手段によりインバータユニット間の横流責務の均等化を図りながら電圧指令値とキャリア三角波を比較し、インバータ内のスイッチング素子のオン・オフ信号を生成する制御装置において、
前記横流電流抑制制御手段の前段に電圧指令値補正手段を設け、
電圧指令値補正手段は、電圧指令値Vrefに対して閾値（禁止帯）-Vth〜Vthを設け、電圧指令値Vrefの零への接近を抑制する第１のスイッチ手段と、
前記キャリア三角波の傾きが正の時に、電圧指令値Vrefの負から正の値への変化を禁止する第２のスイッチ手段と、
前記キャリア三角波の傾きが負の時に、電圧指令値Vrefの正から負の値への変化を禁止する第３のスイッチ手段を備え、
電圧指令値補正手段により補正された電圧指令値を、前記横流電流抑制制御手段への電圧指令値としたものである。 In the present invention, a multi-inverter unit having three or more levels is connected in parallel, and the voltage command value and the carrier triangle wave are compared with each other while equalizing the cross current responsibility between the inverter units by the cross current suppression control means, and the switching element in the inverter In the control device that generates the on / off signal of
A voltage command value correction means is provided in front of the cross current suppression control means.
The voltage command value correction means provides a threshold value (prohibition band) -Vth to Vth for the voltage command value Vref, and a first switch means for suppressing the approach of the voltage command value Vref to zero.
When the slope of the carrier triangle wave is positive, a second switch means for prohibiting the change of the voltage command value Vref from a negative value to a positive value, and
A third switch means for prohibiting a change of the voltage command value Vref from a positive value to a negative value when the slope of the carrier triangular wave is negative is provided.
The voltage command value corrected by the voltage command value correction means is used as the voltage command value for the cross current suppression control means.

本発明の第１のスイッチ手段は、電圧指令値Vrefが前記閾値Vth未満であることを検出する第１の比較器と、電圧指令値Vrefが前記閾値-Vthを越えることを検出する第２の比較器を有し、電圧指令値Vrefが閾値-Vth〜Vthの範囲外時には電圧指令値Vrefを出力し、閾値-Vth〜Vthの範囲内時には前回の出力値をホールドする機能を備え、
第２のスイッチ手段は、第１のスイッチ手段の出力が正の値であることを検出する第３の比較器と、ホールドされた前回の出力値が負の値であることを検出する第４の比較器と、前記キャリア三角波の微分値の傾きが正の値であることを検出する第５の比較器を有し、第３〜第５の各比較器からの出力信号「１」でホールドされた前回の出力値を出力し、出力信号「１」でない時に、前記第１のスイッチ手段から出力する機能を備え、
第３のスイッチ手段は、第２のスイッチ手段の出力が負の値であることを検出する第６の比較器と、ホールドされた前回の出力値が正の値であることを検出する第７の比較器を有し、第６，第７の各比較器からの出力信号「１」で、且つ前記キャリア三角波の微分値の傾きが負の値のときにホールドされた前回の出力値を補正した電圧指令値Vref´として出力し、キャリア三角波の微分値の傾きが正の時に、前記第２のスイッチ手段の出力を出力する機能を備えたものである。 The first switching means of the present invention includes a first comparator that detects that the voltage command value Vref is less than the threshold value Vth, and a second comparator that detects that the voltage command value Vref exceeds the threshold value-Vth. It has a comparator and has a function to output the voltage command value Vref when the voltage command value Vref is out of the threshold-Vth to Vth range and to hold the previous output value when the voltage command value Vref is within the threshold-Vth to Vth range.
The second switch means has a third comparator that detects that the output of the first switch means is a positive value, and a fourth that detects that the previous output value held is a negative value. And a fifth comparator that detects that the gradient of the differential value of the carrier triangular wave is a positive value, and is held by the output signal "1" from each of the third to fifth comparators. It has a function to output the previous output value and output from the first switch means when the output signal is not "1".
The third switching means has a sixth comparator that detects that the output of the second switching means has a negative value, and a seventh that detects that the previous output value held is a positive value. Corrects the previous output value held when the output signal "1" from each of the 6th and 7th comparators and the slope of the differential value of the carrier triangular wave is a negative value. It is provided with a function of outputting as the voltage command value Vref', and outputting the output of the second switch means when the slope of the differential value of the carrier triangular wave is positive.

また、本発明は、マルチインバータユニットを三相とし、三相の電圧指令値Vrefを、前記電圧指令値補正手段により補正された電圧指令値Vref´からそれぞれ減算器を介して各別に減算し、得られた算出値の総和値を三相の電圧指令値Vrefに各別に加算して新たに補正された三相の各電圧指令値Vref*とし、電圧指令値Vref*を前記横流電流抑制制御手段に対する電圧指令値としたものである。 Further, the present invention is to a multi-inverter unit three-phase, voltage command value Vref of the three phases through the respective subtracters from the corrected voltage command value Vref' subtracted to each other by the voltage command value correcting means , The sum of the obtained calculated values is added to the three-phase voltage command value Vref separately to obtain each newly corrected three-phase voltage command value Vref * , and the voltage command value Vref * is the cross-flow current suppression control. It is the voltage command value for the means.

更に、本発明は、電圧指令値補正手段をN-2段直列に接続し、２段目以降の電圧指令値補正手段の入力を前段の電圧指令値補正手段の出力とし、直列に接続したｎ段目の電圧指令値補正手段では、入力（各段の電圧指令値Vref-n）が閾値2n/(N-1)-1-Vth＜Vref-n＜2n/(N-1)-1＋Vthの範囲内であるか否かに基づいて、各段の電圧指令値補正手段の出力を生成するものである。
たたし、Nはインバータのマルチレベル数、N≧４、n=1…N-2 Further, in the present invention, the voltage command value correction means are connected in series in N-2 stages, and the input of the voltage command value correction means in the second and subsequent stages is used as the output of the voltage command value correction means in the previous stage, and the n is connected in series. In the voltage command value correction means of the first stage, the input (voltage command value Vref-n of each stage) has a threshold of 2n / (N-1) -1-Vth <Vref-n <2n / (N-1) -1 + Vth. The output of the voltage command value correction means of each stage is generated based on whether or not it is within the range.
However, N is the number of multi-level inverters, N ≧ 4, n = 1… N-2.

以上のとおり、本発明によれば、電圧指令値が零付近にあっても必ずキャリア三角波の頂点間で1回のスイッチングを発生させることで、横流電流抑制制御を行う機会を増やし、横流電流を小さくすることができる。 As described above, according to the present invention, even if the voltage command value is near zero, by always generating one switching between the vertices of the carrier triangle wave, the opportunity to perform the cross current suppression control is increased, and the cross current is reduced. It can be made smaller.

本発明の実施形態を示す電圧指令値補正ブロック図。The voltage command value correction block diagram which shows the embodiment of this invention. 横流電流抑制制御ブロック図。Cross current suppression control block diagram. 本発明の他の実施形態を示す電圧指令値補正ブロック図。The voltage command value correction block diagram which shows the other embodiment of this invention. 本発明の他の実施形態を示す電圧指令値補正ブロック図。The voltage command value correction block diagram which shows the other embodiment of this invention. 電圧指令値の補正波形図。Correction waveform diagram of voltage command value. 電圧指令値の補正波形図。Correction waveform diagram of voltage command value. ３レベルインバータの主回路構成図（１相分）で、（ａ）はNPC型、（ｂ）はA- NPC型、（ｃ）FC型。In the main circuit configuration diagram (1 phase) of the 3-level inverter, (a) is an NPC type, (b) is an A-NPC type, and (c) FC type. FC型３レベルインバータのユニット並列構成図。FC type 3-level inverter unit parallel configuration diagram. スイッチング周波数低下時の説明波形図。Explanatory waveform diagram when the switching frequency is lowered.

実施例の説明に先立って、本発明が適用されるマルチレベル電力変換装置の横流電流抑制制御ブロックについて説明する。図２はインバータユニット１相あたりの横流電流抑制制御ブロックを示したもので、インバータユニットの各相にそれぞれ設置されている。なお、図２の制御ブロックは３レベルインバータに適用した例で、特許文献２の図１２と同じであるが、本実施例では横流電流抑制制御ブロックに入力する電圧指令Vref´を、図１で示す電圧指令値補正ブロックによって補正するものである。 Prior to the description of the embodiment, the cross current suppression control block of the multi-level power converter to which the present invention is applied will be described. FIG. 2 shows a cross current suppression control block per phase of the inverter unit, which is installed in each phase of the inverter unit. The control block of FIG. 2 is an example applied to a three-level inverter and is the same as that of FIG. 12 of Patent Document 2. However, in this embodiment, the voltage command Vref'input to the cross current suppression control block is shown in FIG. It is corrected by the indicated voltage command value correction block.

図２において、ＰＷＭ変調器２１は入力された電圧指令値Vref´とキャリア三角波Vcarryを基にゲート指令値Gref1，Gref2を生成する。ゲート指令値Gref1は例えば、図８で示すスイッチング素子TN1，TN3に対応するゲート指令値となり、ゲート指令値Gref2はスイッチング素子TN2，TN4に対応するゲート指令値になる。ゲート指令値Gref1，Gref2はそれぞれ対応する遅延付加器DelayU1，DelayD1，DelayU2，DelayD2を通してデッドタイム処理器２４に入力されてデッドタイム処理が行われた後、ゲート信号G1N，G2N，G3N，G4Nが出力される。これらのゲート信号が、各スイッチング素子のオン・オフ信号となる。 In FIG. 2, the PWM modulator 21 generates gate command values Gref1 and Gref2 based on the input voltage command value Vref'and the carrier triangle wave Vcarry. The gate command value Gref1 is, for example, the gate command value corresponding to the switching elements TN1 and TN3 shown in FIG. 8, and the gate command value Gref2 is the gate command value corresponding to the switching elements TN2 and TN4. The gate command values Gref1 and Gref2 are input to the dead time processor 24 through the corresponding delay adders DelayU1, DelayD1, DelayU2, and DelayD2, respectively, and after dead time processing is performed, the gate signals G1N, G2N, G3N, and G4N are output. Will be done. These gate signals serve as on / off signals for each switching element.

ゲート遅延指令値演算ブロック２３には、頂点検出器２２を通して検出されたキャリア三角波Vcarryの頂点検出信号と、ゲート指令値Gref1，Gref2が入力される。ゲート遅延指令値演算ブロック２３では、バッファ３２ａ，３２ｂによりゲート指令値Gref1，Gref2のキャリア三角波Vcarryの半周期前の値を保持する。I1〜I8は積分アンプ、SW11，SW21，SW31，SW41，SW51，SW61，SW71，SW81は入力スイッチ、SW12，SW22，SW32，SW42，SW52，SW62，SW72，SW82は出力スイッチ、AND1〜AND8はアンド回路で、アンド回路AND1〜AND4には符号検出器２５の出力信号が入力され、入力スイッチSW11，SW21，SW31，SW41が閉じる条件の１つとして、インバータユニットの出力電流検出値IinvUNdetが正であることとする。この時、符号検出器２５の出力信号が「１」となる。また、アンド回路AND5〜AND8には符号検出器２５の反転出力信号が入力され、入力スイッチSW51，SW61，SW71，SW81が閉じる条件の１つとして、インバータユニットの出力電流検出値IinvUNdetが負であることとする。この時、符号検出器２５の出力信号が「０」となる。 The apex detection signal of the carrier triangle wave Vcarry detected through the apex detector 22 and the gate command values Gref1 and Gref2 are input to the gate delay command value calculation block 23. In the gate delay command value calculation block 23, the buffers 32a and 32b hold the values of the gate command values Gref1 and Gref2 half a cycle before the carrier triangular wave Vcarry. I1 to I8 are integration amplifiers, SW11, SW21, SW31, SW41, SW51, SW61, SW71, SW81 are input switches, SW12, SW22, SW32, SW42, SW52, SW62, SW72, SW82 are output switches, AND1 to AND8 are AND. In the circuit, the output signal of the code detector 25 is input to AND circuits AND1 to AND4, and the output current detection value IinvUNdet of the inverter unit is positive as one of the conditions for closing the input switches SW11, SW21, SW31, and SW41. I will do it. At this time, the output signal of the code detector 25 becomes “1”. Further, the inverted output signal of the code detector 25 is input to the AND circuits AND5 to AND8, and the output current detection value IinvUNdet of the inverter unit is negative as one of the conditions for closing the input switches SW51, SW61, SW71, and SW81. I will do it. At this time, the output signal of the code detector 25 becomes “0”.

入力スイッチSW11，SW51が閉じる別の条件は、ゲート指令値Gref1が「１」、キャリア三角波Vcarryの半周期前のゲート指令値Gref1が「０」、およびキャリア三角波Vcarryの半周期前のゲート指令値Gref2が「１」の場合である。また、入力スイッチSW21，SW61が閉じる別の条件は、ゲート指令値Gref1が「0」、キャリア三角波Vcarryの半周期前のゲート指令値Gref1が「1」、およびキャリア三角波Vcarryの半周期前のゲート指令値Gref2が「１」の場合である。 Another condition for closing the input switches SW11 and SW51 is that the gate command value Gref1 is "1", the gate command value Gref1 half a cycle before the carrier triangle wave Vcarry is "0", and the gate command value half a cycle before the carrier triangle wave Vcarry. This is the case when Gref2 is "1". Another condition for closing the input switches SW21 and SW61 is that the gate command value Gref1 is "0", the gate command value Gref1 is "1" half a cycle before the carrier triangle wave Vcarry, and the gate is half a cycle before the carrier triangle wave Vcarry. This is the case when the command value Gref2 is "1".

入力スイッチSW31，SW71が閉じる別の条件は、ゲート指令値Gref2が「１」、キャリア三角波Vcarryの半周期前のゲート指令値Gref2が「０」、およびキャリア三角波Vcarryの半周期前のゲート指令値Gref1が「０」の場合である。また、入力スイッチSW41，SW81が閉じる別の条件は、ゲート指令値Gref2が「０」、キャリア三角波Vcarryの半周期前のゲート指令値Gref2が「１」、およびキャリア三角波Vcarryの半周期前のゲート指令値Gref1が「０」の場合である。 Another condition for closing the input switches SW31 and SW71 is that the gate command value Gref2 is "1", the gate command value Gref2 half a cycle before the carrier triangle wave Vcarry is "0", and the gate command value half a cycle before the carrier triangle wave Vcarry. This is the case when Gref1 is "0". Another condition for closing the input switches SW41 and SW81 is that the gate command value Gref2 is "0", the gate command value Gref2 half a cycle before the carrier triangle wave Vcarry is "1", and the gate half cycle before the carrier triangle wave Vcarry. This is the case when the command value Gref1 is "0".

出力スイッチSW12，SW22，SW32，SW42が閉じる条件は、インバータユニットの出力電流検出値IinvUNdetが正であることとする。出力スイッチSW52，SW62，SW72，SW82が閉じる条件はインバータユニットの出力電流検出値IinvUNdetが負であることとする。 The condition for closing the output switches SW12, SW22, SW32, and SW42 is that the output current detection value IinvUNdet of the inverter unit is positive. The condition for closing the output switches SW52, SW62, SW72, and SW82 is that the output current detection value IinvUNdet of the inverter unit is negative.

加算器add1は、比例アンプPと出力スイッチSW12，SW52の出力を加算し、加算器add1の加算結果を乗算器mul1において−１倍して符号を反転する。この乗算器mul1の出力がゲート指令値Gref1が「０」から「１」に立ち上がるタイミングのDelayU1となる。加算器add2は、比例アンプPと出力スイッチSW22，SW62の出力を加算し、加算器add2の加算結果がゲート指令値Gref1が「１」から「０」に立ち下がるタイミングのDelayD1となる。 The adder add1 adds the outputs of the proportional amplifier P and the output switches SW12 and SW52, multiplies the addition result of the adder add1 by -1 in the multiplier mul1 and inverts the sign. The output of this multiplier mul1 becomes Delay U1 at the timing when the gate command value Gref1 rises from "0" to "1". The adder add2 adds the outputs of the proportional amplifier P and the output switches SW22 and SW62, and the addition result of the adder add2 is DelayD1 at the timing when the gate command value Gref1 drops from "1" to "0".

加算器add3は、比例アンプPと出力スイッチSW32，SW72の出力を加算し、加算器add3の加算結果を乗算器mul2において−１倍して符号を反転する。この乗算器mul2の出力がゲート指令値Gref2が「０」から「１」に立ち上がるタイミングのDelayU2となる。加算器add4は、比例アンプPと出力スイッチSW42，SW82の出力を加算し、加算器add4の加算結果がゲート指令値Gref2が「１」から「０」に立ち下がるタイミングのDelayD2となる。 The adder add3 adds the outputs of the proportional amplifier P and the output switches SW32 and SW72, multiplies the addition result of the adder add3 by -1 in the multiplier mul2, and inverts the sign. The output of this multiplier mul2 becomes Delay U2 at the timing when the gate command value Gref2 rises from "0" to "1". The adder add4 adds the outputs of the proportional amplifier P and the output switches SW42 and SW82, and the addition result of the adder add4 is Delay D2 at the timing when the gate command value Gref2 falls from "1" to "0".

本発明は、図２で示す横流電流抑制制御ブロックに入力される電圧指令値Vref´は、図１で示す電圧指令値補正ブロックによって補正された電圧指令値としたものである。図１において、電圧指令値Vrefは、電流制御インバータや電圧制御インバータならば制御アンプの出力であり、制御を適用せずにフィードフォワードで与えられる場合もある。この電圧指令値Vrefは、比較器cmpAとcmpBおよびスイッチSWAの端子aにそれぞれ入力される。 In the present invention, the voltage command value Vref ′ input to the cross current suppression control block shown in FIG. 2 is a voltage command value corrected by the voltage command value correction block shown in FIG. In FIG. 1, the voltage command value Vref is the output of the control amplifier in the case of a current control inverter or a voltage control inverter, and may be given by feedforward without applying control. This voltage command value Vref is input to the comparators cmpA and cmpB and the terminal a of the switch SWA, respectively.

比較器cmpAは、電圧指令値Vrefが設定された閾値Vth未満であることを検出し、「１」を出力する。比較器cmpBは電圧指令値Vrefが閾値-Vthを越えることを検出し「１」を出力する。比較器cmpA，cmpBの出力はアンド回路AND11の入力端子に各別に入力される。閾値Vthは図５で示した禁止帯の上限値に相当し、閾値-Vthは図５で示した禁止帯の下限値に相当する。アンド回路AND11は比較器cmpA，cmpBが共に「１」を出力し、-Vth＜Vref＜Vthが成立したとき「１」を出力する。スイッチSWAは、アンド回路AND11の出力が「１」のときに端子b側に切り換わり、「０」のときに端子aに切り換わる。 The comparator cmpA detects that the voltage command value Vref is less than the set threshold value Vth, and outputs "1". The comparator cmpB detects that the voltage command value Vref exceeds the threshold value -Vth and outputs "1". The outputs of the comparators cmpA and cmpB are input separately to the input terminals of the AND circuit AND11. The threshold value Vth corresponds to the upper limit value of the prohibited band shown in FIG. 5, and the threshold value-Vth corresponds to the lower limit value of the prohibited band shown in FIG. The AND circuit AND11 outputs "1" for both the comparators cmpA and cmpB, and outputs "1" when -Vth <Vref <Vth is satisfied. The switch SWA switches to the terminal b side when the output of the AND circuit AND11 is "1", and switches to the terminal a when the output of the AND circuit AND11 is "0".

スイッチSWAの出力を入力するバッファZ-1の出力は、スイッチSWAの端子b側に接続される。スイッチSWAは、電圧指令値Vrefが閾値-Vth〜Vthの範囲外ならばそのままVrefを出力信号として出力し、電圧指令値Vrefが閾値-Vth〜Vthの範囲内ならば、前回出力した値をホールドする。スイッチSWBの端子aにはスイッチSWAの出力が接続される。スイッチSWCの端子aにはスイッチSWBの出力が接続される。 The output of buffer Z -1 , which inputs the output of switch SWA, is connected to the terminal b side of switch SWA. The switch SWA outputs the Vref as an output signal as it is if the voltage command value Vref is outside the threshold value -Vth to Vth range, and holds the previously output value if the voltage command value Vref is within the threshold value -Vth to Vth range. To do. The output of switch SWA is connected to terminal a of switch SWB. The output of switch SWB is connected to terminal a of switch SWC.

スイッチSWBの出力を入力するバッファZ-1の出力は、スイッチSWBの端子b側に接続される。比較器cmpDはスイッチSWA出力が正の値であることを検出し、「１」を出力する。比較器cmpCはバッファの値が負の値であることを検出して、「１」を出力する。各検出値はアンド回路AND12に入力される。また、アンド回路AND12には、比較器cmpGにより検出されたキャリア三角波の傾き信号が入力される。この傾き信号は、キャリア三角波を微分器sTにより微分し、比較器cmpGにより微分値（傾き）が正の値であることを検出してアンド回路AND12に入力される。 The output of buffer Z -1 , which inputs the output of switch SWB, is connected to the terminal b side of switch SWB. The comparator cmpD detects that the switch SWA output is a positive value and outputs "1". The comparator cmpC detects that the value of the buffer is a negative value and outputs "1". Each detection value is input to the AND circuit AND12. Further, the inclination signal of the carrier triangular wave detected by the comparator cmpG is input to the AND circuit AND12. This slope signal differentiates the carrier triangle wave with the differentiator sT, detects that the differential value (slope) is a positive value with the comparator cmpG, and is input to the AND circuit AND12.

よって、アンド回路AND12は、比較器cmpC，cmpD，cmpGが全て「１」を出力したとき「１」を出力し、スイッチSWBを端子b側に切換える。スイッチSWBの出力信号は、キャリア三角波の傾きが正の時に電圧指令値Vrefが負から正に変化しても前回の負の値を出力し続け、キャリア三角波の傾きが負ならば電圧指令値Vrefをそのまま出力する。 Therefore, the AND circuit AND12 outputs "1" when the comparators cmpC, cmpD, and cmpG all output "1", and switches the switch SWB to the terminal b side. The output signal of the switch SWB continues to output the previous negative value even if the voltage command value Vref changes from negative to positive when the slope of the carrier triangle wave is positive, and if the slope of the carrier triangle wave is negative, the voltage command value Vref Is output as it is.

スイッチSWCの端子aには、スイッチSWBの出力が接続され、スイッチSWCの出力を入力とするバッファZ-1の出力は、スイッチSWCの端子bに接続される。比較器cmpFはスイッチSWB出力が負の値であることを検出し、「１」を出力する。比較器cmpEはバッファZ-1の値が正の値であることを検出、「１」を出力する。アンド回路AND13は、比較器cmpE，cmpFが全て「１」て、且つキャリア三角波の微分（傾き）が負の時に「１」を出力し、スイッチSWCを端子b側に切り換える。スイッチSWCの出力信号は、キャリア三角波の傾きが負の時に電圧指令値Vrefが正から負に変化しても前回の正の値を出力し続け、キャリア三角波の傾きが正ならば電圧指令値Vrefをそのまま出力する。このスイッチSWCの出力信号は、電圧指令値Vref´として図２の横流電流抑制制御ブロックに入力される。 The output of switch SWB is connected to terminal a of switch SWC, and the output of buffer Z -1 with the output of switch SWC as input is connected to terminal b of switch SWC. The comparator cmpF detects that the switch SWB output has a negative value and outputs "1". The comparator cmpE detects that the value of buffer Z -1 is a positive value and outputs "1". The AND circuit AND13 outputs "1" when the comparators cmpE and cmpF are all "1" and the derivative (slope) of the carrier triangle wave is negative, and switches the switch SWC to the terminal b side. The output signal of the switch SWC continues to output the previous positive value even if the voltage command value Vref changes from positive to negative when the slope of the carrier triangle wave is negative, and if the slope of the carrier triangle wave is positive, the voltage command value Vref Is output as it is. The output signal of this switch SWC is input to the cross current suppression control block of FIG. 2 as a voltage command value Vref'.

この実施例では、スイッチとその周辺回路により３個のスイッチ手段が構成される。スイッチSWAは、電圧指令値Vrefに対して禁止帯-Vth〜Vthを設け、電圧指令値Vrefを零に近づけないようにしている。スイッチSWBは、キャリア三角波の傾きが正の時に電圧指令値Vrefの負から正の値への変化を禁止している。スイッチSWCは、キャリア三角波の傾きが負の時に電圧指令値Vrefの正から負の値への変化を禁止している。 In this embodiment, the switch and its peripheral circuits constitute three switch means. The switch SWA provides a prohibition band -Vth to Vth for the voltage command value Vref to prevent the voltage command value Vref from approaching zero. The switch SWB prohibits the change of the voltage command value Vref from a negative value to a positive value when the slope of the carrier triangle wave is positive. The switch SWC prohibits the change of the voltage command value Vref from a positive value to a negative value when the slope of the carrier triangle wave is negative.

図５は電圧指令値Vref（実線）とその補正後の電圧指令値Vref´（点線）を示したものである。補正前の電圧指令値Vrefは、零付近ではキャリア三角波と交差しないためスイッチングしない期間が長くなっている。この間は横流電流を抑制する手段を失ってしまう。スイッチング素子の電圧降下にずれがある場合、図５のGref1、Gref2で示すスイッチングしない期間でずれの電圧が横流抑制リアクトルに印加され続け、横流電流が拡大してしまう。 FIG. 5 shows the voltage command value Vref (solid line) and the corrected voltage command value Vref'(dotted line). The voltage command value Vref before correction does not intersect the carrier triangle wave near zero, so the non-switching period is long. During this time, the means for suppressing the cross current is lost. When there is a deviation in the voltage drop of the switching element, the deviation voltage continues to be applied to the cross flow suppression reactor during the non-switching period shown by Gref1 and Gref2 in FIG. 5, and the cross current current expands.

一方、本実施例では、補正により電圧指令値Vref´は零付近に禁止帯が設定され、さらにキャリア三角波の傾きが負の時は電圧指令値Vref´の正から負への変化が禁止される。これにより電圧指令値Vref´は図５のGref1´のように補正され、キャリア三角波の頂点間で最低1回のスイッチングが確実に行われる。 On the other hand, in this embodiment, the voltage command value Vref'is set in a prohibition band near zero by correction, and when the slope of the carrier triangle wave is negative, the voltage command value Vref' is prohibited from changing from positive to negative. .. As a result, the voltage command value Vref'is corrected as shown in Gref1' in FIG. 5, and switching is surely performed at least once between the vertices of the carrier triangle wave.

実施例１によれば、スイッチングしない期間を短くできるため、横流電流の拡大を防ぐことができる。禁止帯の閾値Vthは、スイッチング素子が出力できる最小ONパルス幅を満たすように設定する必要がある。
なお、実施例１により電圧指令値の補正を行うと、電圧指令値の零付近でスイッチング回数が増加し、損失が増えてしまう。しかし電力変換装置の出力力率の高い用途に限定すれば、出力電圧と出力電流の位相がほぼ等しくなるため電圧指令値の零付近では出力電流の瞬時値も零に近くなり、電圧指令値の零付近でスイッチング回数が増加しても遮断する出力電流は小さくスイッチング損失が微小となるため、損失増加は微小となる。 According to the first embodiment, since the non-switching period can be shortened, the expansion of the cross current can be prevented. The threshold value Vth of the prohibition band needs to be set so as to satisfy the minimum ON pulse width that can be output by the switching element.
When the voltage command value is corrected according to the first embodiment, the number of switchings increases near zero of the voltage command value, and the loss increases. However, if it is limited to applications with a high output power factor of a power converter, the phase of the output voltage and the output current are almost equal, so the instantaneous value of the output current becomes close to zero near the voltage command value of zero, and the voltage command value becomes Even if the number of switchings increases near zero, the output current that is cut off is small and the switching loss is small, so the loss increase is small.

図１で示す電圧指令補正ブロックを用いた横流電流抑制制御により電圧指令値を変更すると、出力電圧ひずみ、出力電流ひずみが発生するケースが考えられる。実施例２では、この問題点を解消するものである。
図３で示す電圧指令補正ブロックは、３相３線式の３レベルインバータを対象にしたもので、VrefUはＵ相電圧指令値、VrefVはＶ相電圧指令値、VrefWはＷ相電圧指令値で、各相の電圧指令値VrefU,VrefV,VrefWに対して、図１で得られた補正後の電圧指令値VrefU´，VrefV´，VrefW´を加減算することで、新たな電圧指令値VrefU*，VrefV*，VrefW*を得て図２で示す横流電流抑制制御ブロックへの電圧指令値Vref´とするものである。 When the voltage command value is changed by the cross current suppression control using the voltage command correction block shown in FIG. 1, it is conceivable that output voltage distortion and output current distortion occur. In the second embodiment, this problem is solved.
The voltage command correction block shown in FIG. 3 is intended for a 3-phase 3-wire 3-level inverter. VrefU is a U-phase voltage command value, VrefV is a V-phase voltage command value, and VrefW is a W-phase voltage command value. , New voltage command values VrefU * , by adding or subtracting the corrected voltage command values VrefU ´, VrefV ´, VrefW ´ obtained in FIG. 1 to the voltage command values VrefU, VrefV, VrefW of each phase . VrefV * and VrefW * are obtained and set as the voltage command value Vref'to the cross current suppression control block shown in FIG.

すなわち、図１で示す電圧指令補正ブロックでの補正後の電圧指令値VrefU´を入力し、減算器sub1において補正後の電圧指令値VrefU´からVrefUを減算してＵ相補正操作量を求め、減算器sub2において補正後の電圧指令値VrefV´からVrefVを減算してＶ相補正操作量を求める。さらに減算器sub3において補正後の電圧指令値VrefW´からVrefWを減算してＷ相補正操作量を求める。加算器add10では各相の補正操作量を全て加算し、加算結果と電圧指令値VrefU,VrefV,VrefWをそれぞれ加算器add11，add12，add13で加算して各相の新たな電圧指令値VrefU*，VrefV*，VrefW*を得る。 That is, the voltage command value VrefU'after correction by the voltage command correction block shown in FIG. 1 is input, and VrefU is subtracted from the voltage command value VrefU' after correction in the subtractor sub1 to obtain the U-phase correction operation amount. In the subtractor sub2, VrefV is subtracted from the corrected voltage command value VrefV ′ to obtain the V-phase correction operation amount. Further, in the subtractor sub3, VrefW is subtracted from the corrected voltage command value VrefW'to obtain the W phase correction operation amount. In the adder add10, all the correction operations of each phase are added, and the addition result and the voltage command values VrefU, VrefV, and VrefW are added by the adders add11, add12, and add13, respectively, and the new voltage command value VrefU * of each phase Obtain VrefV * and VrefW * .

以上により得られた新たな電圧指令値VrefU*，VrefV*，VrefW*は、相電圧では補正操作によるひずみは重畳するが、線間電圧は補正の影響を受けない。３相３線式のインバータでは外部負荷への影響は線間電圧のみに依存するため、以上の操作を行うことで、補正により出力電圧ひずみ、出力電流ひずみが発生する問題を解決することができる。 The new voltage command values VrefU * , VrefV * , and VrefW * obtained above are superposed with distortion due to the correction operation at the phase voltage, but the line voltage is not affected by the correction. In a three-phase three-wire inverter, the effect on the external load depends only on the line voltage. Therefore, by performing the above operation, the problem that output voltage distortion and output current distortion are generated by correction can be solved. ..

図４で示す実施例は、実施例１を４レベル以上（Nレベル）のマルチレベルインバータに適用する場合の例である。図４は、図１で示す電圧指令補正ブロックをＮ−２段直列に接続した構成で、例として３段直列による５レベルインバータ向けの構成における１段あたりの構成図を示したものである。 The embodiment shown in FIG. 4 is an example in which the first embodiment is applied to a multi-level inverter having 4 levels or more (N level). FIG. 4 shows a configuration in which the voltage command correction block shown in FIG. 1 is connected in series in N-2 stages, and as an example, a configuration diagram per stage in a configuration for a 5-level inverter in series with 3 stages is shown.

電圧指令値Vrefは、最初の段（n=1）ならば実施例１と同様に制御アンプの出力やフィードフォワードで与えられ、２段目以降(n≧2)ならば前段の出力である。
比較器cmpAnは、n段目の電圧指令値補正手段の電圧指令値Vref-nが閾値2n/(N-1)-1+Vth未満であることを検出する。比較器cmpBnは、電圧指令値Vrefが閾値2n/(N-1)-1-Vthを超えることを検出し「１」を出力する。ここで、閾値Vthは図６で示す禁止帯２の上限値に相当する。比較器cmpAn，cmpBnが共に「１」を出力し、2n/(N-1)-1-Vth<Vref-n<2n/(N-1)-1+Vthが成立するときにアンド回路AND1nは「１」を出力する。 The voltage command value Vref is given by the output of the control amplifier or feedforward if the first stage (n = 1) is the same as in the first embodiment, and is the output of the previous stage if the second and subsequent stages (n ≧ 2).
The comparator cmpAn detects that the voltage command value Vref-n of the nth stage voltage command value correction means is less than the threshold value 2n / (N-1) -1 + Vth. The comparator cmpBn detects that the voltage command value Vref exceeds the threshold value 2n / (N-1) -1-Vth and outputs "1". Here, the threshold value Vth corresponds to the upper limit value of the prohibited band 2 shown in FIG. When the comparators cmpAn and cmpBn both output "1" and 2n / (N-1) -1-Vth <Vref-n <2n / (N-1) -1 + Vth are established, the AND circuit AND1n Output "1".

スイッチSWAnは、アンド回路AND11nの出力「１」により端子b側に切り換わり、「０」時で端子a側に切り換わる。スイッチSWAnの出力を入力するバッファZ-1の出力は、スイッチSWAnの端子b側に接続される。スイッチSWAnは、電圧指令値Vref-nが閾値2n/(N-1)-1-Vth＜Vref-n＜2n/(N-1)-1+Vthの範囲外ならばそのままVrefを出力信号として出力し、電圧指令値Vref-nが2n/(N-1)-1-Vth＜Vref-n＜2n/(N-1)-1+Vthの範囲内ならば、前回出力した値をホールドする。スイッチSWBnの端子aにはスイッチSWAnの出力が接続される。スイッチSWCの端子aにはスイッチSWBの出力が接続される。 The switch SWAn is switched to the terminal b side by the output "1" of the AND circuit AND11n, and is switched to the terminal a side at "0". The output of buffer Z -1 , which inputs the output of switch SWAn, is connected to the terminal b side of switch SWAn. The switch SWAn uses Vref as an output signal as it is if the voltage command value Vref-n is outside the range of the threshold value 2n / (N-1) -1-Vth <Vref-n <2n / (N-1) -1 + Vth. Output and if the voltage command value Vref-n is within the range of 2n / (N-1) -1-Vth <Vref-n <2n / (N-1) -1 + Vth, hold the previously output value. .. The output of switch SWAn is connected to terminal a of switch SWBn. The output of switch SWB is connected to terminal a of switch SWC.

スイッチSWBnの出力を入力するバッファZ-1の出力は、スイッチSWBnの端子b側に接続される。比較器cmpDnはスイッチSWAn出力が2n/(N-1)-1よりも大きい値であることを検出し、「１」を出力する。比較器cmpCnはバッファの値が2n/(N-1)-1よりも小さな値であることを検出して、「１」を出力する。各検出値はアンド回路AND12nに入力される。また、アンド回路AND12nには、比較器cmpGnにより検出されたキャリア三角波の傾き信号が入力される。この傾き信号は、キャリア三角波を微分器sTにより微分し、比較器cmpGnにより微分値（傾き）が正の値であることを検出して「１」を出力し、アンド回路AND12nに入力される。 The output of buffer Z -1 , which inputs the output of switch SWBn, is connected to the terminal b side of switch SWBn. The comparator cmpDn detects that the switch SWAn output has a value larger than 2n / (N-1) -1 and outputs "1". The comparator cmpCn detects that the value of the buffer is smaller than 2n / (N-1) -1 and outputs "1". Each detection value is input to the AND circuit AND12n. Further, the inclination signal of the carrier triangle wave detected by the comparator cmpGn is input to the AND circuit AND12n. This slope signal differentiates the carrier triangle wave with the differentiator sT, detects that the differential value (slope) is a positive value with the comparator cmpGn, outputs "1", and is input to the AND circuit AND12n.

スイッチSWBnの出力信号は、キャリア三角波の傾きが正の時に電圧指令値Vrefが2n/(N-1)-1よりも大きい値に変化しても前回の2n/(N-1)-1よりも小さい値（正確には、2n/(N-1)-1-Vth）を出力し続け、キャリア三角波の傾きが負ならば電圧指令値Vrefをそのまま出力する。スイッチSWBnの出力信号はスイッチSWCnの端子ａに入力される他、比較器cmpF1、バッファZ-1に入力される。 The output signal of the switch SWBn is from the previous 2n / (N-1) -1 even if the voltage command value Vref changes to a value larger than 2n / (N-1) -1 when the slope of the carrier triangle wave is positive. Continues to output a small value (to be exact, 2n / (N-1) -1-Vth), and if the slope of the carrier triangle wave is negative, the voltage command value Vref is output as it is. The output signal of the switch SWBn is input to the terminal a of the switch SWCn, and is also input to the comparator cmpF1 and the buffer Z -1 .

スイッチSWCnの出力を入力するバッファZ-1の出力は、スイッチSWCnの端子ｂ側に接続される。比較器cmpFnはスイッチSWBnの出力が2n/(N-1)-1よりも小さい値であることを検出し、「１」を出力する。比較器cmpEnはバッファZ-1の値が2n/(N-1)-1よりも大きな値であることを検出して、「１」を出力する。各検出値はアンド回路AND13nに入力される。また、アンド回路AND13nには、比較器cmpGnにより検出されたキャリア三角波の傾き信号が入力される。比較器cmpGnは微分器sTによる微分信号の傾きが正であることを検出して「１」を出力し、論理を反転してアンド回路AND13nに入力される。 The output of buffer Z -1 , which inputs the output of switch SWCn, is connected to the terminal b side of switch SWCn. The comparator cmpFn detects that the output of the switch SWBn is smaller than 2n / (N-1) -1 and outputs "1". The comparator cmpEn detects that the value of buffer Z -1 is larger than 2n / (N-1) -1 and outputs "1". Each detection value is input to the AND circuit AND13n. Further, the inclination signal of the carrier triangle wave detected by the comparator cmpGn is input to the AND circuit AND13n. The comparator cmpGn detects that the slope of the differentiating signal by the differentiator sT is positive, outputs "1", inverts the logic, and inputs it to the AND circuit AND13n.

スイッチSWCnの出力信号は、キャリア三角波の傾きが負のときに電圧指令値Vrefが2n/(N-1)-1よりも小さい値に変化しても前回の2n/(N-1)-1よりも大きい値（正確には、2n/(N-1)-1-Vth）を出力し続け、キャリア三角波の傾きが正ならば電圧指令値Vrefをそのまま出力する。このスイッチSWCnの出力信号は、最終段（n=N-2）であれば電圧指令値Vref´として図２の横流電流抑制制御ブロックに入力され、それ以外であれば、次の段の電圧指令値補正ブロックに入力される。図４は、１段目はn=1、２段目はn=2の例で示している。 The output signal of the switch SWCn is the previous 2n / (N-1) -1 even if the voltage command value Vref changes to a value smaller than 2n / (N-1) -1 when the slope of the carrier triangle wave is negative. It continues to output a value larger than (to be exact, 2n / (N-1) -1-Vth), and if the slope of the carrier triangle wave is positive, the voltage command value Vref is output as it is. The output signal of this switch SWCn is input to the cross current suppression control block of FIG. 2 as a voltage command value Vref'if it is the final stage (n = N-2), otherwise it is a voltage command of the next stage. Input to the value correction block. In FIG. 4, the first stage shows an example of n = 1, and the second stage shows an example of n = 2.

上記のように動作する機能を設けた電圧指令値補正手段により、４レベル以上（Nレベル）のマルチレベルインバータに適用できる補正された電圧指令値の生成ができる。例として５レベルインバータにおける電圧指令値Vrefの補正の様子を図６に示す。５レベルインバータでは、キャリア三角波を４つ使用してPWM変調を行うため、図１の零（０）付近の他に+0.5、-0.5付近でも補正が必要となる。そこで本実施例では、図１で示すブロックを３段直列にして+0.5、-0.5付近の補正機能を追加したものである。 The voltage command value correction means provided with the function of operating as described above can generate a corrected voltage command value applicable to a multi-level inverter of 4 levels or more (N level). As an example, FIG. 6 shows a state of correction of the voltage command value Vref in the 5-level inverter. In a 5-level inverter, PWM modulation is performed using four carrier triangle waves, so correction is required not only near zero (0) in FIG. 1 but also near +0.5 and -0.5. Therefore, in this embodiment, the blocks shown in FIG. 1 are connected in series in three stages, and correction functions near +0.5 and -0.5 are added.

図６中のNはレベル数を表し、５レベルならばN=5である。これを図４の最上段のブロックＢ１に入力すると、2n/(N-1)-1=2/(5-1)-1＝-0.5となり、最上段Ｂ１のスイッチSWA1では、電圧指令値Vrefに対して禁止帯-0.5-Vth〜-0.5+Vthを設け、電圧指令値Vrefを-0.5に近づけない。図６で示す禁止帯３が、ここでの禁止帯に相当する。 N in FIG. 6 represents the number of levels, and if there are 5 levels, N = 5. When this is input to the uppermost block B1 in FIG. 4, 2n / (N-1) -1 = 2 / (5-1) -1 = -0.5, and in the switch SWA1 of the uppermost stage B1, the voltage command value Vref Forbidden bands -0.5-Vth to -0.5 + Vth are set, and the voltage command value Vref should not be close to -0.5. The prohibited band 3 shown in FIG. 6 corresponds to the prohibited band here.

スイッチSWB1では、キャリア三角波の傾きが正の時は、電圧指令値Vrefの-0.5よりも小さな値から-0.5よりも大きな値への変化を禁止する。
スイッチSWC1では、キャリア三角波の傾きが負の時は、電圧指令値Vrefの-0.5よりも大きな値から-0.5よりも小さな値への変化を禁止する。
ブロックＢ１は以上のように動作する。 Switch SWB1 prohibits the change of the voltage command value Vref from a value smaller than -0.5 to a value larger than -0.5 when the slope of the carrier triangle wave is positive.
Switch SWC1 prohibits the change of the voltage command value Vref from a value larger than -0.5 to a value smaller than -0.5 when the slope of the carrier triangle wave is negative.
Block B1 operates as described above.

中段のブロックＢ２は、2n/(N-1)-1=4/4-1=0となり、図１と同一の構成・動作となる。図６で示す禁止帯２が、ここでの禁止帯に相当する。 The block B2 in the middle stage has 2n / (N-1) -1 = 4 / 4-1 = 0, and has the same configuration and operation as in FIG. The prohibited band 2 shown in FIG. 6 corresponds to the prohibited band here.

最下段のブロックＢ３は、n=3, N=5を代入して2n/(N-1)-1=0.5となり、0.5付近の電圧指令値Vrefの補正を行う。図６で示す禁止帯１が、ここでの禁止帯に相当する。 In the lowermost block B3, n = 3 and N = 5 are substituted to obtain 2n / (N-1) -1 = 0.5, and the voltage command value Vref near 0.5 is corrected. The prohibited band 1 shown in FIG. 6 corresponds to the prohibited band here.

レベル数をNとおいて、n=1〜N-2を代入し同様のブロックをN-2段直列にすることで、任意のレベル数に対応した電圧指令値の補正ブロックを構成することができる。ただし、レベル数を増加すると使用するスイッチング素子が増加するため、積分アンプの数がスイッチング素子数の２倍になるよう図２の横流電流抑制制御ブロックを拡張する必要がある。 By setting the number of levels to N and substituting n = 1 to N-2 and connecting similar blocks in N-2 stages in series, a correction block for the voltage command value corresponding to any number of levels can be configured. .. However, since the number of switching elements used increases as the number of levels increases, it is necessary to expand the cross-flow current suppression control block of FIG. 2 so that the number of integrating amplifiers becomes twice the number of switching elements.

また、実施例３は実施例２と組み合わせることができる。実施例２では対象を３レベルインバータにしているが、４レベル以上であっても適用することができる。その際、例えば５レベルの場合、０の他に0.5、-0.5でも補正が必要となり、すべての相で補正が必要となるタイミングが重ならないことを確認してから適用する必要がある。 Further, the third embodiment can be combined with the second embodiment. In the second embodiment, the target is a three-level inverter, but it can be applied even if the target is four levels or more. At that time, for example, in the case of 5 levels, correction is required for 0.5 and -0.5 in addition to 0, and it is necessary to apply after confirming that the timings at which correction is required do not overlap in all phases.

実施例３によれば、４レベル以上のマルチレベルインバータを並列接続にした場合でも、必ずキャリア三角波の頂点間で１回のスイッチングを発生させることで、横流電流抑制制御を行う機会を増やし、横流電流を小さくすることができるものである。 According to the third embodiment, even when multi-level inverters having four or more levels are connected in parallel, by always generating one switching between the vertices of the carrier triangle wave, the opportunity for cross current suppression control is increased, and the cross flow is increased. The current can be reduced.

copA〜copG… 比較器
SWA〜SWC… スイッチ
AND11〜AND13… アンド回路
sT… 微分器
Z-1… バッファ
sub1〜sub3… :減算器
add10〜add13… 加算器 copA ~ copG ... Comparator
SWA ~ SWC ... Switch
AND11 ~ AND13 ... And circuit
sT… Differentiator
Z -1 … Buffer
sub1 ~ sub3…: Subtractor
add10 ~ add13… Adder

Claims (4)

３レベル以上のマルチインバータユニットを並列に接続し、横流電流抑制制御手段によりインバータユニット間の横流責務の均等化を図りながら電圧指令値とキャリア三角波を比較し、インバータ内のスイッチング素子のオン・オフ信号を生成する制御装置において、
前記横流電流抑制制御手段の前段に電圧指令値補正手段を設け、
電圧指令値補正手段は、電圧指令値Vrefに対して閾値（禁止帯）-Vth〜Vthを設け、電圧指令値Vrefの零への接近を抑制する第１のスイッチ手段と、
前記キャリア三角波の傾きが正の時に、電圧指令値Vrefの負から正の値への変化を禁止する第２のスイッチ手段と、
前記キャリア三角波の傾きが負の時に、電圧指令値Vrefの正から負の値への変化を禁止する第３のスイッチ手段を備え、
電圧指令値補正手段により補正された電圧指令値を、前記横流電流抑制制御手段への電圧指令値としたことを特徴としたマルチレベル電力変換装置のユニット制御装置。 Multi-inverter units of 3 levels or more are connected in parallel, and the voltage command value and carrier triangle wave are compared while the cross current suppression control means is used to equalize the cross flow responsibilities between the inverter units, and the switching element in the inverter is turned on and off. In a control device that generates a signal
A voltage command value correction means is provided in front of the cross current suppression control means.
The voltage command value correction means provides a threshold value (prohibition band) -Vth to Vth for the voltage command value Vref, and a first switch means for suppressing the approach of the voltage command value Vref to zero.
When the slope of the carrier triangle wave is positive, a second switch means for prohibiting the change of the voltage command value Vref from a negative value to a positive value, and
A third switch means for prohibiting a change of the voltage command value Vref from a positive value to a negative value when the slope of the carrier triangular wave is negative is provided.
A unit control device for a multi-level power conversion device, characterized in that the voltage command value corrected by the voltage command value correction means is used as the voltage command value for the cross current suppression control means. 前記第１のスイッチ手段は、電圧指令値Vrefが前記閾値Vth未満であることを検出する第１の比較器と、電圧指令値Vrefが前記閾値-Vthを越えることを検出する第２の比較器を有し、電圧指令値Vrefが閾値-Vth〜Vthの範囲外時には電圧指令値Vrefを出力し、閾値-Vth〜Vthの範囲内時には前回の出力値をホールドする機能を備え、
前記第２のスイッチ手段は、第１のスイッチ手段の出力が正の値であることを検出する第３の比較器と、ホールドされた前回の出力値が負の値であることを検出する第４の比較器と、前記キャリア三角波の微分値の傾きが正の値であることを検出する第５の比較器を有し、第３〜第５の各比較器からの出力信号「１」でホールドされた前回の出力値を出力し、出力信号「１」でない時に、前記第１のスイッチ手段から出力する機能を備え、
前記第３のスイッチ手段は、第２のスイッチ手段の出力が負の値であることを検出する第６の比較器と、ホールドされた前回の出力値が正の値であることを検出する第７の比較器を有し、第６，第７の各比較器からの出力信号「１」で、且つ前記キャリア三角波の微分値の傾きが負の値のときにホールドされた前回の出力値を補正した電圧指令値Vref´として出力し、キャリア三角波の微分値の傾きが正の時に、前記第２のスイッチ手段の出力を出力する機能を備えたことを特徴とした請求項１記載のマルチレベル電力変換装置のユニット制御装置。 The first switching means includes a first comparator that detects that the voltage command value Vref is less than the threshold value Vth, and a second comparator that detects that the voltage command value Vref exceeds the threshold value-Vth. When the voltage command value Vref is out of the threshold-Vth to Vth range, the voltage command value Vref is output, and when it is within the threshold-Vth to Vth range, the previous output value is held.
The second switching means has a third comparator that detects that the output of the first switching means has a positive value, and a third comparator that detects that the previous output value held is a negative value. It has a comparator of No. 4 and a fifth comparator for detecting that the gradient of the differential value of the carrier triangular wave is a positive value, and the output signal "1" from each of the third to fifth comparators is used. It has a function to output the held previous output value and output from the first switch means when the output signal is not "1".
The third switching means has a sixth comparator that detects that the output of the second switching means has a negative value, and a third that detects that the previous output value held is a positive value. The previous output value held when the output signal "1" from each of the 6th and 7th comparators and the gradient of the differential value of the carrier triangular wave is a negative value is used. The multi-level according to claim 1, wherein the output is output as a corrected voltage command value Vref', and the output of the second switch means is output when the gradient of the differential value of the carrier triangle wave is positive. A unit controller for a power converter. 前記マルチインバータユニットを三相とし、三相の電圧指令値Vrefを、前記電圧指令値補正手段により補正された電圧指令値Vref´からそれぞれ減算器を介して各別に減算し、得られた算出値の総和値を三相の電圧指令値Vrefに各別に加算して新たに補正された三相の各電圧指令値Vref*とし、電圧指令値Vref*を前記横流電流抑制制御手段に対する電圧指令値としたことを特徴とした請求項１又は２記載のマルチレベル電力変換装置のユニット制御装置。 Calculating said multi inverter unit and a three-phase, voltage command value Vref of the three phases through the respective subtractors from the voltage command value Vref' corrected by the voltage command value correcting means subtracts each other, resulting The sum of the values is added to the three-phase voltage command value Vref separately to obtain each newly corrected three-phase voltage command value Vref * , and the voltage command value Vref * is the voltage command value for the cross current suppression control means. The unit control device for the multi-level power conversion device according to claim 1 or 2, wherein the unit control device is characterized in that. 前記電圧指令値補正手段をN-2段直列に接続し、２段目以降の電圧指令値補正手段の入力を前段の電圧指令値補正手段の出力とし、直列に接続したｎ段目の電圧指令値補正手段では、入力（各段の電圧指令値Vref-n）が閾値2n/(N-1)-1-Vth＜Vref-n＜2n/(N-1)-1＋Vthの範囲内であるか否かに基づいて、各段の電圧指令値補正手段の出力を生成することを特徴とした請求項１乃至３の何れか１項に記載のマルチレベル電力変換装置のユニット制御装置。
ただし、Nはインバータのマルチレベル数、N≧４、n=1…N-2 The voltage command value correction means is connected in series in N-2 stages, the input of the voltage command value correction means in the second and subsequent stages is used as the output of the voltage command value correction means in the previous stage, and the voltage command in the nth stage connected in series. In the value correction means, is the input (voltage command value Vref-n of each stage) within the range of the threshold value 2n / (N-1) -1-Vth <Vref-n <2n / (N-1) -1 + Vth? The unit control device for a multi-level power conversion device according to any one of claims 1 to 3, wherein the output of the voltage command value correction means for each stage is generated based on whether or not the voltage command value is corrected.
However, N is the number of multi-level inverters, N ≧ 4, n = 1… N-2.
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