JP6772739B2 - 通信システム - Google Patents

Description

本発明は通信システムに関し、特に、通信プロトコルとしてイーサキャット（登録商標）プロトコルが適用された通信システムに適用して好適なものである。

近年、マスタ−スレーブ型の通信方式として、イーサネット（登録商標）ベースのフィールドバスシステムであるイーサキャット（Ether CAT：Ether for Control Automation Technology）（登録商標）が注目されている。

イーサキャット（登録商標）では、ネットワーク上を定期的に流れる通信フレーム（以下、これを定周期フレームと呼ぶ）を各スレーブがオンザフライで処理する。具体的に、各スレーブは、前段のスレーブから送信される定周期フレームを受信すると、その定周期フレーム内の自己に割り当てられた領域にデータを読み書きすると共にその定周期フレームを次段のスレーブにフォワードする。

スレーブにおけるデータの送受信処理は、そのスレーブに搭載された専用のハードウェアであるイーサキャット（登録商標）スレーブコントローラにより高速に行われる。このためスレーブのネットワークパフォーマンスはそのスレーブのマイコン性能に依存しない。通常、各スレーブ内における定周期フレームの遅延は数〔ns〕程度しかなく、これによりデータ伝送の高速性とリアルタイム性とが確保されている。

このようなイーサキャット（登録商標）のデータ伝送の高速性及びリアルタイム性はリアルタイム制御が必要な工場やプラント等において有用であり、近年では、イーサキャット（登録商標）を適用した通信システムのリアルタイム性等を保証するための種々の発明が多く提案されている（特許文献１）。

特開２０１２−１９５６５３号公報

ところで、イーサキャット（登録商標）プロトコルでは、スレーブ間の断線やスレーブの障害発生によりネットワークにリンクダウンが発生した場合、そのリンクダウンが発生した直前の正常なスレーブにおいて、受信した定周期フレームをその送信元に転送するループバック処理が行われる。

このような機能（以下、これをループバック機能と呼ぶ）により、通信プロトコルとしてイーサキャット（登録商標）プロトコルを適用したリング型ネットワークでは、ネットワークに断線が発生した場合においても、マスタがネットワーク上に存在するすべてのスレーブとの通信を維持することができる。

しかしながら、プラント等において、イーサキャット（登録商標）プロトコルが適用されたネットワーク上に複数の制御装置がそれぞれスレーブとして接続されている場合において、かかる制御装置が故障してしまった場合には、かかるループバック機能では対応することができず、冗長化して設けられた他方の制御装置（従系の制御装置）に経路を切り替える必要がある。しかしながら、電源の断線やウォッチドックタイマ異常など、他にも制御装置に異常が発生する要因があることを考慮した場合、なるべく従系の制御装置を利用することは避けたいという要望がある。

本発明は以上の点を考慮してなされたもので、従系の制御部への安易な切り替えを抑制し得る可用性及び信頼性の高い通信システムを提案しようとするものである。

かかる課題を解決するため本発明においては、ネットワークを介して接続されたマスタ制御装置及びスレーブ制御装置を有する通信システムにおいて、前記スレーブ制御装置は、前記ネットワークを介して前記マスタ制御装置から送信される通信フレームに格納された制御情報に基づいて、制御対象を制御するための所定の制御処理をそれぞれ実行する複数の制御部と、複数の前記制御部の何れか一つを主系に設定する主系選択部とを有し、主系に設定された前記制御部により実行された前記制御処理に基づいて前記制御対象を制御し、前記制御部は、前記ネットワークを介して送信されてきた前記通信フレームの送受信処理を実行する複数の通信部と、複数の前記通信部のいずれか一つを主系に設定し、主系に設定した前記通信部が前記ネットワークを介して受信した前記通信フレームに格納された前記制御情報に基づいて前記制御処理を実行するメイン制御部とを備え、前記メイン制御部は、主系に設定した前記通信部に障害が発生したときには、同じ前記制御部内の他の前記通信部に主系を切り替えるようにした。

本発明によれば、従系の制御部への安易な切り替えを抑制し得る可用性及び信頼性の高い通信システムを実現できる。

本実施の形態による通信システムの全体構成を示すブロック図である。 第１及び第２のスレーブ制御装置の構成を示すブロック図である。 第１及び第２のスレーブ制御装置の第１及び第２の制御部の構成を示すブロック図である。 診断回路の構成を示すブロック図である。 第１及び第２のスレーブ基板のマイクロコンピュータにより実行される通常動作処理の処理手順を示すフローチャートである。 マスタＣＰＵ基板のＣＰＵにより実行される通常動作処理の処理手順を示すフローチャートである。 主系選択部の処理内容の説明に供する図表である。 第２〜第５のスイッチングハブの構成を示すブロック図である。

以下図面について、本発明の一実施の形態を詳述する。

（１）本実施の形態による通信システムの構成
図１は、プラントや工場に適用される制御装置間の通信システム１の概略構成を示す。この通信システム１は、通信プロトコルとしてイーサキャット（登録商標）プロトコルが適用された通信システムである。通信システム１は、制御室内に設置されたマスタ制御装置２と、それぞれ異なる制御対象に対応させてリモートサイトに設けられた第１及び第２のスレーブ制御装置３，４と、マスタ制御装置２並びに第１及び第２のスレーブ制御装置３，４間を接続するＡ系及びＢ系のネットワーク５Ａ，５Ｂとを備えて構成される。

マスタ制御装置２は、本通信システム全体を制御する制御装置であり、冗長化された２つの制御部１０Ａ，１０Ｂ（以下、これらを第１の制御部１０Ａ及び第２の制御部１０Ｂと呼ぶ）と、主系選択部１１とを備えて構成される。

第１の制御部１０Ａ及び第２の制御部１０Ｂは、それぞれＰＣＩ（Peripheral Component Interconnect）バス等の内部バス１２Ａ，１２Ｂを介して接続されたメインＣＰＵ（Central Processing Unit）基板１３Ａ，１３Ｂと、第１のマスタ基板１４Ａ，１４Ｂと、第２のマスタ基板１５Ａ，１５Ｂとを備える。

メインＣＰＵ基板１３Ａ，１３Ｂは、対応する第１又は第２の制御部１０Ａ，１０Ｂの動作制御を司る制御基板である。メインＣＰＵ基板１３Ａ，１３Ｂは、後述のように第１のマスタ基板１４Ａ，１４Ｂ及び第２のマスタ基板１５Ａ，１５Ｂを介して第１及び第２のスレーブ制御装置３，４からのセンサ情報を取得する。そしてメインＣＰＵ基板１３Ａ，１３Ｂは、取得したセンサ情報と、図示しないメモリに格納された各種プログラムとに基づいて、リモートサイトに設置された制御対象の動作を制御するための各種制御処理を実行する。

第１のマスタ基板１４Ａ，１４Ｂ及び第２のマスタ基板１５Ａ，１５Ｂは、イーサキャット（登録商標）規格に準拠した通信基板である。第１のマスタ基板１４Ａ，１４Ｂは、リング型のネットワークトポロジを有するＡ系のネットワーク５Ａ（図１において太線で示すネットワーク）と接続され、第２のマスタ基板１５Ａ，１５Ｂは、同じくリング型のネットワークトポロジを有するＢ系のネットワーク５Ｂ（図１において細線で示すネットワーク）と接続される。Ａ系及びＢ系のネットワーク５Ａ，５Ｂの詳細構成については、後述する。第１のマスタ基板１４Ａ，１４Ｂは、接続されたＡ系のネットワーク５Ａにおいてマスタとして機能し、第２のマスタ基板１５Ａ，１５Ｂは、接続されたＢ系のネットワーク５Ｂにおいてマスタとして機能する。

主系選択部１１は、第１の制御部１０Ａ及び第２の制御部１０Ｂの中から主系となる制御部を選択し、選択した第１又は第２の制御部１０Ａ，１０Ｂの第１のマスタ基板１４Ａ，１４ＢからＡ系のネットワーク５Ａに定周期フレームを出力し、第２のマスタ基板１５Ａ，１５ＢからＢ系のネットワーク５Ｂに定周期フレームを出力するよう第１の制御部１０Ａ及び第２の制御部１０Ｂを制御する。主系選択部１１は、初期時、第１の制御部１０Ａを主系に設定し、第２の制御部１０Ｂを従系に設定する。

第１のスレーブ制御装置３は、プラント内の対応する制御対象を制御する制御装置である。第１のスレーブ制御装置３は、その制御対象等に設置されたセンサの出力をセンサ情報としてＡ系及びＢ系の各ネットワーク５Ａ，５Ｂを介してマスタ制御装置２に送信する。そして第１のスレーブ制御装置３は、マスタ制御装置２からＡ系及びＢ系の各ネットワーク５Ａ，５Ｂをそれぞれ介して送信される、かかるセンサ情報に基づいて算出された後述の制御情報に基づいて対応する制御対象を制御する。

第１のスレーブ制御装置３は、それぞれ冗長化された２つの制御部２０Ａ，２０Ｂ（以下、これらを第１の制御部２０Ａ及び第２の制御部２０Ｂと呼ぶ）と、主系選択部２１とを備えて構成される。

第１の制御部１０Ａ及び第２の制御部２０Ｂは、それぞれＰＣＩバス等の内部バス２２Ａ，２２Ｂを介して接続されたメインＣＰＵ基板２３Ａ，２３Ｂと、第１のスレーブ基板２４Ａ，２４Ｂ及び第２のスレーブ基板２５Ａ，２５Ｂとを備える。

メインＣＰＵ基板２３Ａ，２３Ｂは、その第１又は第２の制御部２０Ａ，２０Ｂ全体の動作制御を司る制御基板である。メインＣＰＵ基板２３Ａ，２３Ｂは、第１のスレーブ基板２４Ａ，２４Ｂ及び第２のスレーブ基板２５Ａ，２５Ｂを介して取得したマスタ制御装置２からの制御情報に基づいて制御対象を制御する。

第１のスレーブ基板２４Ａ，２４Ｂ及び第２のスレーブ基板２５Ａ，２５Ｂは、イーサキャット（登録商標）に準拠した通信基板である。第１のスレーブ基板２４Ａ，２４ＢはＡ系のネットワーク５Ａと接続され、第２のスレーブ基板２５Ａ，２５ＢはＢ系のネットワーク５Ｂと接続される。第１のスレーブ基板２４Ａ，２４Ｂは、接続されたＡ系のネットワーク５Ａにおいてスレーブとして機能し、第２のスレーブ基板２５Ａ，２５Ｂは、接続されたＢ系のネットワーク５Ａ，５Ｂにおいてスレーブとして機能する。

主系選択部２１は、第１の制御部２０Ａ及び第２の制御部２０Ｂの中から主系となる制御部を選択し、選択した第１又は第２の制御部２０Ａ，２０Ｂの出力に基づいて制御対象を制御するよう第１のスレーブ制御装置４を制御する。また主系選択部２１は、これと併せて、主系に選択した第１又は第２の制御部２０Ａ，２０Ｂから出力された定周期フレームをＡ系及びＢ系のネットワーク５Ａ，５Ｂに出力するよう後述の第３のスイッチングハブ４２Ａ，４２Ｂを制御する。主系選択部２１は、初期時、第１の制御部２０Ａを主系に設定し、第２の制御部２０Ｂを従系に設定する。

同様に、第２のスレーブ制御装置４は、プラント内の対応する制御対象を制御する制御装置である。第２のスレーブ制御装置４は、その制御対象等に設置されたセンサの出力をセンサ情報としてＡ系及びＢ系の各ネットワーク５Ａ，５Ｂを介してマスタ制御装置２に送信する。そして第２のスレーブ制御装置４は、マスタ制御装置２からＡ系及びＢ系の各ネットワーク５Ａ，５Ｂをそれぞれ介して送信される制御情報に基づいて対応する制御対象を制御する。

第２のスレーブ制御装置４は、それぞれ冗長化された２つの制御部３０Ａ，３０Ｂ（以下、これらを第１の制御部３０Ａ及び第２の制御部３０Ｂと呼ぶ）と、主系選択部３１とを備えて構成される。

第１の制御部３０Ａ及び第２の制御部３０Ｂは、それぞれＰＣＩバス等の内部バス３２Ａ，３２Ｂを介して接続されたメインＣＰＵ基板３３Ａ，３３Ｂと、第１のスレーブ基板３４Ａ，３４Ｂ及び第２のスレーブ基板３５Ａ，３５Ｂとを備える。

メインＣＰＵ基板３３Ａ，３３Ｂは、その第１又は第２の制御部３０Ａ，３０Ｂ全体の動作制御を司る制御基板である。メインＣＰＵ基板３３Ａ，３３Ｂは、第１のスレーブ基板３４Ａ，３４Ｂ及び第２のスレーブ基板３５Ａ，３５Ｂを介して取得したマスタ制御装置２からの制御情報に基づいて制御対象を制御する。

第１のスレーブ基板３４Ａ，３４Ｂ及び第２のスレーブ基板３５Ａ，３５Ｂは、イーサキャット（登録商標）規格に準拠した通信基板である。第１のスレーブ基板３４Ａ，３４Ｂは、Ａ系のネットワーク５Ａと接続され、第２のスレーブ基板３５Ａ，３５Ｂは、Ｂ系のネットワーク５Ｂと接続される。第１のスレーブ基板３４Ａ，３４Ｂは、接続されたＡ系のネットワーク５Ａにおいてスレーブとして機能し、第２のスレーブ基板３５Ａ，３５Ｂは、接続されたＢ系のネットワーク５Ｂにおいてスレーブとして機能する。

主系選択部３１は、第１の制御部３０Ａ及び第２の制御部３０Ｂの中から主系となる制御部を選択し、選択した第１又は第２の制御部３０Ａ，３０Ｂの出力に基づいて制御対象を制御するよう第２のスレーブ制御装置４を制御する。また主系選択部３１は、これと併せて、主系に選択した第１又は第２の制御部３０Ａ，３０Ｂから出力された定周期フレームをＡ系及びＢ系のネットワーク５Ａ，５Ｂ上に出力するよう後述の第５スイッチングハブ４４Ａ，４４Ｂを制御する。主系選択部３１は、初期時、第１の制御部３０Ａを主系に設定し、第２の制御部３０Ｂを従系に設定する。

Ａ系のネットワーク５Ａは、それぞれ制御室内に配置された第１及び第６のスイッチングハブ４０Ａ，４５Ａ並びに第１及び第６のメディアコンバータ５０Ａ，５５Ａと、リモートサイトに配置された第２〜第５のメディアコンバータ５１Ａ〜５４Ａ、第２〜第５のスイッチングハブ４１Ａ〜４４Ａ、並びに、第１のスレーブ制御装置３の第１の制御部２０Ａの第１のスレーブ基板２４Ａ、第１のスレーブ制御装置３の第２の制御部２０Ｂの第１のスレーブ基板２４Ｂ、第２のスレーブ制御装置４の第１の制御部３０Ａの第１のスレーブ基板３４Ａ及び第２のスレーブ制御装置４の第２の制御部３０Ｂの第１のスレーブ基板３４Ｂとを備えて構成される。

そしてマスタ制御装置２の第１の制御部１０Ａの第１のマスタ基板１４Ａ及び第１のスイッチングハブ４０Ａ間と、マスタ制御装置２の第１の制御部１０Ａの第１のマスタ基板１４Ａ及び第６のスイッチングハブ４５Ａ間と、マスタ制御装置２の第２の制御部１０Ｂの第１のマスタ基板１４Ｂ及び第１のスイッチングハブ４０Ａ間と、マスタ制御装置２の第２の制御部１０Ｂの第１のマスタ基板１４Ｂ及び第６のスイッチングハブ４５Ａ間とは、それぞれケーブルを介して接続されている。

同様に、第１のスイッチングハブ４０Ａ及び第１のメディアコンバータ５０Ａ間と、第２のメディアコンバータ５１Ａ及び第２のスイッチングハブ４１Ａ間と、第２のスイッチングハブ４１Ａ及び第１のスレーブ制御装置３の第１の制御部２０Ａの第１のスレーブ基板２４Ａ間と、当該第１のスレーブ基板２４Ａ及び第３のスイッチングハブ４２Ａ間と、第２のスイッチングハブ４１Ａ及び第１のスレーブ制御装置３の第２の制御部２０Ｂの第１のスレーブ基板２４Ｂ間と、当該第１のスレーブ基板２４Ｂ及び第３のスイッチングハブ４２Ａ間と、第３のスイッチングハブ４２Ａ及び第３のメディアコンバータ５２Ａ間と、第４のメディアコンバータ５３Ａ及び第４のスイッチングハブ４３Ａ間と、第４のスイッチングハブ４３Ａ及び第２のスレーブ制御装置４の第１の制御部３０Ａの第１のスレーブ基板３４Ａ間と、当該第１のスレーブ基板３４Ａ及び第５のスイッチングハブ４４Ａ間と、第４のメディアコンバータ５３Ａ及び第２のスレーブ制御装置４の第２の制御部３０Ｂの第１のスレーブ基板３４Ｂ間と、当該第１のスレーブ基板３４Ｂ及び第５のスイッチングハブ４４Ａ間と、第５のスイッチングハブ４４Ａ及び第５のメディアコンバータ５４Ａ間と、第６のメディアコンバータ５５Ａ及び第６のスイッチングハブ４５Ａ間とがそれぞれケーブルを介して接続されている。

これに対して、第１のメディアコンバータ５０Ａ及び第２のメディアコンバータ５１Ａ間と、第５のメディアコンバータ５４Ａ及び第６のメディアコンバータ５５Ａ間とは、それぞれ光ケーブルを介して接続されており、これによりリモートサイトが制御室から離反した場所に存在する場合においても、制御室及びリモートサイト間の通信時における信号の減衰を抑え得るようになされている。同様に、第３のメディアコンバータ５２Ａ及び第４のメディアコンバータ５３Ａ間も、光ケーブルを介して接続されており、これにより第１及び第２のスレーブ制御装置３，４がリモートサイト内の離反する場所に存在する場合においても、これら第１及び第２のスレーブ制御装置３，４間の通信時における信号の減衰を抑え得るようになされている。

Ｂ系のネットワーク５Ｂも、Ａ系のネットワーク５Ａと同様に、それぞれ制御室内に配置された第１及び第６のスイッチングハブ４０Ｂ，４５Ｂ並びに第１及び第６のメディアコンバータ５０Ｂ，５５Ｂと、リモートサイトに配置された第２〜第５のメディアコンバータ５１Ｂ〜５４Ｂ、第２〜第５のスイッチングハブ４１Ｂ〜４４Ｂ、並びに、第１のスレーブ制御装置３の第１の制御部２０Ａの第２のスレーブ基板２５Ａ、第１のスレーブ制御装置３の第２の制御部２０Ｂの第２のスレーブ基板２５Ｂ、第２のスレーブ制御装置４の第１の制御部３０Ａの第２のスレーブ基板３５Ａ及び第２のスレーブ制御装置４の第２の制御部３０Ｂの第２のスレーブ基板３５Ｂとを備えて構成される。

そしてマスタ制御装置２の第１の制御部１０Ａの第２のマスタ基板１５Ａ及び第１のスイッチングハブ４０Ｂ間と、マスタ制御装置２の第１の制御部１０Ａの第２のマスタ基板１５Ａ及び第６のスイッチングハブ４５Ｂ間と、マスタ制御装置２の第２の制御部１０Ｂの第２のマスタ基板１５Ｂ及び第１のスイッチングハブ４０Ｂ間と、マスタ制御装置２の第２の制御部１０Ｂの第２のマスタ基板１５Ｂ及び第６のスイッチングハブ４５Ｂ間とは、それぞれケーブルを介して接続されている。

同様に、第１のスイッチングハブ４０Ａ及び第１のメディアコンバータ５０Ｂ間と、第２のメディアコンバータ５１Ｂ及び第２のスイッチングハブ４１Ｂ間と、第２のスイッチングハブ４１Ｂ及び第１のスレーブ制御装置３の第１の制御部２０Ａの第２のスレーブ基板２５Ａ間と、当該第２のスレーブ基板２５Ａ及び第３のスイッチングハブ４２Ｂ間と、第２のスイッチングハブ４１Ｂ及び第１のスレーブ制御装置３の第２の制御部２０Ｂの第２のスレーブ基板２５Ｂ間と、当該第２のスレーブ基板２５Ｂ及び第３のスイッチングハブ４２Ｂ間と、第３のスイッチングハブ４２Ｂ及び第３のメディアコンバータ５２Ｂ間と、第４のメディアコンバータ５３Ｂ及び第４のスイッチングハブ４３Ｂ間と、第４のスイッチングハブ４３Ｂ及び第２のスレーブ制御装置４の第１の制御部３０Ａの第２のスレーブ基板３５Ａ間と、当該第２のスレーブ基板３５Ａ及び第５のスイッチングハブ４４Ｂ間と、第４のメディアコンバータ５３Ｂ及び第２のスレーブ制御装置４の第２の制御部３０Ｂの第２のスレーブ基板３５Ｂ間と、当該第２のスレーブ基板３５Ｂ及び第５のスイッチングハブ４４Ｂ間と、第５のスイッチングハブ４４Ｂ及び第５のメディアコンバータ５４Ｂ間と、第６のメディアコンバータ５５Ｂ及び第６のスイッチングハブ４５Ｂ間とのいずれもケーブルを介して接続されている。

これに対して、第１のメディアコンバータ５０Ｂ及び第２のメディアコンバータ５１Ｂ間と、第５のメディアコンバータ５４Ｂ及び第６のメディアコンバータ５５Ｂ間と、第３のメディアコンバータ５２Ｂ及び第４のメディアコンバータ５３Ｂ間とは、光ケーブルを介して接続されている。

なおＡ系及びＢ系のネットワーク５Ａ，５Ｂにおいて、第１〜第６のスイッチングハブ４０Ａ〜４５Ａ，４０Ｂ〜４５Ｂは、イーサキャット（登録商標）スレーブコントローラが搭載された通信分配器である。また第１〜第６のメディアコンバータ５０Ａ〜５５Ａ，５０Ｂ〜５５Ｂは、いずれもイーサキャット（登録商標）スレーブコントローラが搭載された光伝送装置である。

以上の構成を有する通信システム１において、初期時、マスタ制御装置２において主系に設定された第１の制御部１０Ａの第１のマスタ基板１４Ａは、イーサキャット（登録商標）規格で規定された定周期フレームを一定周期（例えば１〔ms〕周期）でＡ系のネットワーク５Ａの第１のスイッチングハブ４０Ａに送信する。この定周期フレームには、第１及び第２のスレーブ制御装置３，４に送信すべき各制御情報がそれぞれ格納される。

第１のスイッチングハブ４０Ａは、マスタ制御装置２の第１の制御部１０Ａから与えられる定周期フレームを第１のメディアコンバータ５０Ａに転送する。また第１のメディアコンバータ５０Ａは、第１のスイッチングハブ４０Ａから転送される定周期フレームを光信号に変換し、この光信号を光ケーブルを介して第２のメディアコンバータ５１Ａに送信する。

第２のメディアコンバータ５１Ａは、第１のメディアコンバータ５０Ａから送信される光信号を電気信号に変換し、かくして得られた定周期フレームを第２のスイッチングハブ４１Ａに送信する。また第２のスイッチングハブ４１Ａは、第２のメディアコンバータ５１Ａから送信される定周期フレームを、第１のスレーブ制御装置３の第１の制御部２０Ａの第１のスレーブ基板２４Ａと、第２の制御部２０Ｂの第１のスレーブ基板２４Ｂとにそれぞれ転送する。

第１及び第２の制御部２０Ａ，２０Ｂの第１のスレーブ基板２４Ａ，２４Ｂは、それぞれ第２のスイッチングハブ４１Ａから送信されてきた定周期フレーム内の自己に割り当てられた領域から上述の制御情報を読み出すと共に、当該領域にセンサ情報を格納する。そして、第１及び第２の制御部２０Ａ，２０Ｂのうちの主系に設定された第１又は第２の制御部２０Ａ，２０Ｂの第１のスレーブ基板２４Ａは、この後、その定周期フレームを第３のスイッチングハブ４２Ａに送信する。また従系に設定された第２又は第１の制御部２０Ｂ，２０Ａの第１のスレーブ基板２４Ｂ，２４Ａは、その定周期フレームを第３のスイッチングハブ４２Ｂに送信することなく破棄する。なお、第１のスレーブ制御装置３は、この後、主系に設定された第１又は第２の制御部２０Ａ，２０Ｂの第１のスレーブ基板２４Ａ，２４Ｂを介して取得した制御情報を利用して制御対象を制御する。

第３のスイッチングハブ４２Ａは、第１のスレーブ制御装置３の主系の第１又は第２の制御部２０Ａ，２０Ｂから送信されてきた定周期フレームを受信し、受信した定周期フレームを第３のメディアコンバータ５２Ａに送信する。また第３のメディアコンバータ５２Ａは、第３のスイッチングハブ４２Ａから送信されてきた定周期フレームを光信号に変換し、この光信号を光ケーブルを介して第４のメディアコンバータ５３Ａに送信する。

第４のメディアコンバータ５３Ａは、第３のメディアコンバータ５２Ａから送信される光信号を電気信号に変換し、かくして得られた定周期フレームを第４のスイッチングハブ４３Ａに送信する。また第４のスイッチングハブ４３Ａは、第４のメディアコンバータ５３Ａから送信された定周期フレームを第２のスレーブ制御装置４の第１の制御部３０Ａの第１のスレーブ基板３４Ａと、第２の制御部３０Ｂの第１のスレーブ基板３４Ｂとにそれぞれ転送する。

第１及び第２の制御部３０Ａ，３０Ｂの第１のスレーブ基板３４Ａ，３４Ｂは、それぞれ第４のスイッチングハブ４３Ａから送信されてきた定周期フレーム内の自己に割り当てられた領域から上述の制御情報を読み出すと共に、当該領域にセンサ情報を格納する。そして、第１及び第２の制御部３０Ａ，３０Ｂのうちの主系に設定された第１又は第２の制御部３０Ａ，３０Ｂの第１のスレーブ基板３４Ａ，３４Ｂは、この後、その定周期フレームを第５のスイッチングハブ４４Ａに送信する。また従系に設定された第２又は第１の制御部３０Ｂ，３０Ａの第１スレーブ基板３４Ｂ，３４Ａは、その定周期フレームを第５のスイッチングハブ４４Ａに送信することなく破棄する。なお、第２のスレーブ制御装置４は、この後、主系に設定された第１又は第２の制御部３０Ａ，３０Ｂの第１のスレーブ基板３４Ａ，３４Ｂを介して取得した制御情報を利用して制御対象を制御する。

第５のスイッチングハブ４４Ａは、第２のスレーブ制御装置４の主系の第１又は第２の制御部３０Ａ，３０Ｂから送信されてきた定周期フレームを受信し、受信した定周期フレームを第５のメディアコンバータ５４Ａに送信する。また第５のメディアコンバータ５４Ａは、第５のスイッチングハブ４４Ａから送信されてきた定周期フレームを光信号に変換し、この光信号を光ケーブルを介して第６のメディアコンバータ５５Ａに送信する。

第６のメディアコンバータ５５Ａは、第５のメディアコンバータ５４Ａから送信される光信号を電気信号に変換し、かくして得られた定周期フレームを第６のスイッチングハブ４５Ａに送信する。また第６のスイッチングハブ４５Ａは、第６のメディアコンバータ５５Ａから送信される定周期フレームを、マスタ制御装置２の第１の制御部１０Ａの第１のマスタ基板１４Ａと、マスタ制御装置２の第２の制御部１０Ｂの第１のマスタ基板１４Ｂとにそれぞれ転送する。

かくして、かかる定周期フレームを受信したマスタ制御装置２の第１の制御部１０Ａの第１のマスタ基板１４Ａ、及び、マスタ制御装置２の第２の制御部１０Ｂの第１のマスタ基板１４Ｂは、第１及び第２のスレーブ制御装置３，４がその定周期フレームに格納したセンサ情報をそれぞれ読み出し、読み出したこれらのセンサ情報をメインＣＰＵ基板１３Ａ，１３Ｂに引き渡す。

一方、このときマスタ制御装置２の第１の制御部１０Ａの第２のマスタ基板１５Ａも、第１のマスタ基板１４Ａと同様に、第１及び第２のスレーブ制御装置３，４を対象とする、イーサキャット（登録商標）規格で規定された定周期フレームを定期的に（第１のマスタ基板１４ＡがＡ系のネットワーク５Ａに定周期フレームを送信する周期と同じ周期及び同じタイミングで）Ｂ系のネットワーク５Ｂの第１のスイッチングハブ４０Ｂに送信する。

この結果、この定周期フレームが上述したＡ系のネットワーク５Ａと同様にＢ系のネットワーク５Ｂ上で順次転送されてＢ系の第６のスイッチングハブ４５Ｂを介してマスタ制御装置２の第１の制御部１０Ａの第２のマスタ基板１５Ａと、第２の制御部１０Ｂの第２のマスタ基板１５Ｂとに戻る。かくして、この定周期フレームを受信した第２のマスタ基板１５Ａ，１５Ｂは、第１及び第２のスレーブ制御装置３，４がその定周期フレームにそれぞれ格納したセンサ情報を読み出し、読み出したこれらのセンサ情報をメインＣＰＵ基板１３Ａ，１３Ｂに引き渡す。

そしてマスタ制御装置２において主系に設定された第１の制御部１０ＡのメインＣＰＵ基板１３Ａは、第１及び第２のマスタ基板１４Ａ，１５Ａから与えられたセンサ情報に基づいて、リモートサイトの各制御対象をそれぞれ所定状態に制御するためのコマンドやパラメータなどの制御情報を生成し、生成した制御情報を第１のマスタ基板１４Ａ及び第２のマスタ基板１５Ａにそれぞれ引き渡す。かくして第１及び第２のマスタ基板１４Ａ，１５Ａは、それぞれこれらの制御情報を対応する領域にそれぞれ格納した定周期フレームを生成し、生成した定周期フレームを次の送信タイミングでＡ系及びＢ系のネットワーク５Ａ，５Ｂの第１のスイッチングハブ４０Ａ，４０Ｂにそれぞれ送信する。

このようにしてマスタ制御装置２は、通常時、第１及び第２のスレーブ制御装置３，４から送信されるセンサ情報に基づいて、これら第１及び第２のスレーブ制御装置３，４の制御対象をそれぞれ所定状態に制御する。

なお、このときマスタ制御装置２の従系に設定された第２の制御部１０Ｂでは、Ａ系のネットワーク５Ａの第６のスイッチングハブ４５Ａから第１のマスタ基板１４Ｂに送信される定周期フレームと、Ｂ系のネットワーク５Ｂの第６のスイッチングハブ４５Ｂから第２のマスタ基板１５Ｂに送信される定周期フレームとに基づいて、上述したマスタ制御装置２の第１の制御部１０Ａと同様の処理が実行される。

ただし、第２の制御部１０Ｂの第１及び第２のマスタ基板１４Ｂ，１５Ｂは、いずれもかかる処理により生成された上述の制御情報が格納された定周期フレームをＡ系又はＢ系のネットワーク５Ａ，５Ｂの第１のスイッチングハブ４０Ａ，４０Ｂに送信することなく破棄する。従って、本通信システム１では、初期時、マスタ制御装置２の主系に設定された第１の制御部１０Ａの第１及び第２のマスタ基板１４Ａ，１５Ａからそれぞれ出力される定周期フレームのみがＡ系及びＢ系のネットワーク５Ａ，５Ｂ上で伝送される。

（２）本通信システムにおける障害発生時の動作
ところで、本通信システム１では、マスタ制御装置２の主系に設定されている第１の制御部１０Ａに障害が発生した場合、マスタ制御装置２の主系選択部１１により第１及び第２の制御部１０Ａ，１０Ｂの主従関係が切り替えられ、第２の制御部１０Ｂが主系に設定される。なお、ここで言う「第１の制御部１０Ａの障害」としては、メインＣＰＵ基板１３Ａや、第１又は第２のマスタ基板１４Ａ，１５Ｂのいずれかに障害が発生した場合、第１の制御部１０Ａに電源を供給する電源装置や部品の故障などが挙げられる。

そして主系に切り替えられた第２の制御部１０Ｂの第１及び第２のマスタ基板１４Ｂ，１５Ｂは、この後、上述のように生成した定周期フレームを対応するＡ系又はＢ系のネットワーク５Ａ，５Ｂにそれぞれ出力する。また、従系に切り替えられた第１の制御部１０Ａの第１及び第２のマスタ基板１４Ａ，１５Ａは、この後、生成した定周期フレームを対応するＡ系又はＢ系のネットワーク５Ａ，５Ｂに出力することなく廃棄する。

さらに、このとき主系選択部１１は、主系に切り替えられた第２の制御部１０Ｂの対応する第１又は第２のマスタ基板１４Ｂ，１５Ｂからの定周期フレームを対応するＡ系又はＢ系のネットワーク５Ａ，５Ｂに出力するよう第１のスイッチングハブ４０Ａ，４０Ｂを制御する。

以上により、マスタ制御装置２の第１及び第２の制御部１０Ａ，１０Ｂの主従関係が切り替えられた場合には、主系に切り替えられた第２の制御部１０Ｂの第１及び第２のマスタ基板１４Ｂ，１５Ｂから出力される定周期フレームのみが対応するＡ系又はＢ系のネットワーク５Ａ，５Ｂ上で伝送されることになる。

一方、本通信システム１において、第１又は第２のスレーブ制御装置３，４の主系に設定された第１の制御部２０Ａ，３０Ａにおいて主系に設定された第１のスレーブ基板２４Ａ，３４Ａに障害が発生した場合、その第１又は第２のスレーブ制御装置３，４の第１の制御部２０Ａ，３０ＡのメインＣＰＵ基板２３Ａ，３３Ａの制御のもとに、第１の制御部２０Ａ，３０Ａ内において、第２のスレーブ基板２５Ａ，３５Ａが主系の通信基板、第１のスレーブ基板２４Ａ，３４Ａが従系の通信基板にそれぞれ切り替えられる。

また第１又は第２のスレーブ制御装置３，４において、この後、さらに第１の制御部２０Ａ，３０Ａの第２のスレーブ基板２５Ａ，３５Ａにも障害が発生した場合や、第１の制御部２０Ａ，３０ＡのメインＣＰＵ基板２３Ａ，３３Ａに障害が発生した場合、第１の制御部２０Ａ，３０Ａに電源を供給する電源装置や部品が故障した場合など、第１の制御部２０Ａ，３０Ａに通信が行えなくなる障害が発生した場合には、その第１又は第２のスレーブ制御装置３，４の主系選択部２１，３１の制御のもとに、第１の制御部２０Ａ，３０Ａと第２の制御部２０Ｂ，３０Ｂとの主従が切り替えられる（つまり第１の制御部２０Ａ，３０Ａが従系、第２の制御部２０Ｂ，３０Ｂが主系に切り替えられる）。また、この際、第２の制御部２０Ｂ，３０Ｂにおいて、メインＣＰＵ基板２３Ｂ，３３Ｂの制御のもとに、第１のスレーブ基板２４Ｂ，３４Ｂが主系の通信基板に設定される。

さらに第１又は第２のスレーブ制御装置３，４において、この後、さらに第２の制御部２０Ｂ，３０Ｂの第１のスレーブ基板２４Ｂ，３４Ｂに障害が発生した場合には、第２の制御部２０Ｂ，３０ＢのメインＣＰＵ基板２３Ｂ，３３Ｂの制御により、第２の制御部２０Ｂ，３０Ｂにおける主系の通信基板が第１のスレーブ基板２４Ｂ，３４Ｂから第２のスレーブ基板２５Ｂ，３５Ｂに切り替えられる。

加えて、本通信システム１において、障害又はケーブル切断などによりいずれかのスレーブ（第１〜第６のスイッチングハブ４０Ａ〜４５Ａ，４０Ｂ〜４５Ｂ、第１〜第６のメディアコンバータ５０Ａ〜５５Ａ，５０Ｂ〜５５Ｂ、又は、第１若しくは第２のスレーブ制御装置３，４の各第１のスレーブ基板２４Ａ，２４Ｂ，３４Ａ，３４Ｂ若しくは各第２のスレーブ基板２５Ａ，２５Ｂ，３５Ａ，３５Ｂ）にリンクダウンが発生して後段のスレーブと通信できなくなった場合、そのリンクダウンが発生したスレーブと接続された正常なスレーブにおいて、受信した定周期フレームをその送信元に転送するループバック処理が行われる。

そしてマスタ制御装置２の主系に設定されている第１又は第２の制御部１０Ａ，１０Ｂ内の第１のマスタ基板１４Ａ，１４Ｂ及び第２のマスタ基板１５Ａ，１５Ｂは、かかるループバック処理により、対応するＡ系又はＢ系のネットワーク５Ａ，５Ｂ上のすべてのスレーブに送信されずに定周期フレームが戻ってきた場合には、この後、第１のスイッチングハブ４０Ａ，４０Ｂに加えて、第６のスイッチングハブ４５Ａ，４５Ｂに対してもネットワーク５Ａ，５Ｂ上の各スレーブを送信先とする定周期フレームを送信する。

この結果、リング型のネットワークの両端側から定周期フレームがそれぞれ送信され、これらの定周期フレームが、リンクダウンしたスレーブ又は切断されたケーブルと接続された正常なスレーブにおいてそれぞれ折り返されて元の経路を経由してマスタ制御装置２の第１及び第２の制御部１０Ａ，１０Ｂの第１のマスタ基板１４Ａ，１４Ｂ又は第２のマスタ基板１５Ａ，１５Ｂに転送される。

このようにして、この通信システム１においては、Ａ系やＢ系のネットワーク５Ａ，５Ｂを構成するいずれかのスレーブにリンクダウンが発生した場合においても、イーサネット（登録商標）規格において規定されたループバック機能を利用して、Ａ系及びＢ系のいずれのネットワーク５Ａ，５Ｂにおいても第１及び第２のスレーブ制御装置３，４とマスタ制御装置２との間の通信を確保し得るようになされている。

（３）スレーブ制御装置並びにスイッチングハブの構成
次に、上述のような通信システム１を実現するための第１及び第２のスレーブ制御装置３，４並びに第２〜第５のスイッチングハブ４１Ａ〜４４Ａ，４１Ｂ〜４４Ｂの具体的な構成について説明する。

（３−１）第１及び第２のスレーブ制御装置の構成
図２は、第１のスレーブ制御装置３のより具体的な構成を示す。図２においては、処理の流れを分かりやすくするため、第１の制御部２０Ａの第１のスレーブ基板２４Ａをそれぞれ２つの通信部７０Ａ，７１Ａとして表し、第１の制御部２０Ａの第２のスレーブ基板２５Ａを２つの通信部７２Ａ，７３Ａとして表し、第２の制御部２０Ｂの第１のスレーブ基板２４Ｂを２つの通信部７０Ｂ，７１Ｂとして表し、第２の制御部２０Ｂの第２のスレーブ基板２５Ｂを２つの通信部７２Ｂ，７３Ｂとして表している。

この図２に示すように、第１のスレーブ制御装置３は、上述した第１及び第２の制御部２０Ａ，２０Ｂと、主系選択部２１とに加えて、セレクタ６０，７９を備えている。また第１及び第２の制御部２０Ａ，２０Ｂは、それぞれ上述したメインＣＰＵ基板２３Ａ，２３Ｂと、４つの通信部７０Ａ〜７３Ａ，７０Ｂ〜７３Ｂ（第１のスレーブ基板２４Ａ及び第２のスレーブ基板２４Ｂ）とに加えて、ディジタルインプット部７４Ａ，７４Ｂ、アナログインプット部７５Ａ，７５Ｂ、アナログアウトプット部７６Ａ，７６Ｂ、センサ用ディジタルインプット部７７Ａ，７７Ｂ及びセンサ用ディジタルアウトプット部７８Ａ，７８Ｂを備えている。

ディジタルインプット部７４Ａ，７４Ｂは、後述のように主系選択部２１から与えられる第２の主従選択信号Ｓ２に基づいて、現在、自制御部（第１又は第２の制御部２０Ａ，２０Ｂ）が主系及び従系のいずれに設定されているかを判定するハードウェアである。またアナログインプット部７５Ａ，７５Ｂは、アナログ／ディジタル変換器であり、アナログアウトプット部７６Ａ，７６Ｂは、ディジタル／アナログ変換器である。なお、第１の制御部２０Ａのアナログアウトプット部７６Ａはセレクタ６０の第１の切替え端６０Ａと接続され、第２の制御部２０Ｂのアナログアウトプット部７６Ｂはセレクタ６０の第２の切替え端６０Ｂと接続される。

またセンサ用ディジタルインプット部７７Ａ，７７Ｂは、後述するリミットスイッチ等の接点センサ６１Ｂから与えられる電気信号を「１」又は「０」のディジタル信号に変換する変換器であり、センサ用ディジタルアウトプット部７８Ａ，７８Ｂは、メインＣＰＵ基板２３Ａ，２３Ｂの出力を所定電圧の論理「１」レベル又は論理「０」レベルの電気信号に変換する変換器である。なお、第１の制御部２０Ａのセンサ用ディジタルアウトプット部７８Ａはセレクタ７９の第１の切替え端７９Ａと接続され、第２の制御部２０Ｂのセンサ用ディジタルアウトプット部７８Ｂはセレクタ７９の第２の切替え端７９Ｂと接続される。

さらにメインＣＰＵ基板２３Ａ，２３Ｂは、ディジタルインプット部７４Ａ，７４Ｂ、通信部７０Ａ，７０Ｂ、通信部７２Ａ，７２Ｂ、アナログインプット部７５Ａ，７５Ｂ及びセンサ用ディジタルインプット部７７Ａ，７７Ｂにそれぞれ対応させて設けられた複数の入力処理部８０Ａ，８０Ｂと、演算部８１Ａ，８１Ｂとを備えている。またメインＣＰＵ基板２３Ａ，２３Ｂは、さらに通信部７１Ａ，７１Ｂ、通信部７３Ａ，７３Ｂ、アナログアウトプット部７６Ａ，７６Ｂ及びセンサ用ディジタルアウトプット部７８Ａ，７８Ｂにそれぞれ対応させて設けられた複数の出力処理部８２Ａ，８２Ｂを備えている。

入力処理部８０Ａ，８０Ｂは、ディジタルインプット部７４Ａ，７４Ｂ等から与えられる各種情報に対して所定の信号処理を施す機能部であり、演算部８１Ａ，８１Ｂは、これらの情報に基づいて必要な演算処理及び制御処理を実行する機能部である。また出力処理部８２Ａ，８２Ｂは、演算部８１Ａ，８１Ｂから与えられる情報やコマンドに対して所定の信号処理を施す機能部である。

さらに第１のスレーブ制御装置３において、主系選択部２１は、第１の制御部２０Ａが主系である場合に論理「１」レベルに立ち上がり、第２の制御部２０Ｂが主系である場合に論理「０」レベルに立ち下がる第１の主系選択信号Ｓ１をセレクタ６０及びセレクタ７９に出力する。また主系選択部２１は、第１の制御部２０Ａが主系である場合に論理「１」レベルに立ち上がる第２の主系選択信号Ｓ２を第２のスイッチングハブ４１Ａ，４１Ｂ及び第３のスイッチングハブ４２Ａ，４２Ｂと、第１の制御部２０Ａのディジタルインプット部７４Ａとにそれぞれ出力する。さらに主系選択部２１は、第２の制御部２０Ｂが主系である場合に論理「１」レベルに立ち上がる第３の主系選択信号Ｓ３を第２のスイッチングハブ４１Ａ，４１Ｂ及び第３のスイッチングハブ４２Ａ，４２Ｂと、第２の制御部２０Ｂのディジタルインプット部７４Ｂとにそれぞれ出力する。

かかる構成を有する第１のスレーブ制御装置３において、第１及び第２の制御部２０Ａ，２０Ｂの通信部７０Ａ，７０Ｂは、それぞれＡ系のネットワーク５Ａの第２のスイッチングハブ４１Ａから送信されてくる定周期フレームの内の第１のスレーブ制御装置３に割り当てられた領域から制御情報を読み出してメインＣＰＵ基板２３Ａ，２３Ｂに出力する。またメインＣＰＵ基板２３Ａ，２３Ｂは、通信部７０Ａ，７０Ｂから与えられる制御情報を入力処理部８０Ａ，８０Ｂを介して取り込む。

同様に、第１及び第２の制御部２０Ａ，２０Ｂの通信部７２Ａ，７２Ｂは、それぞれＢ系のネットワーク５Ｂの第２のスイッチングハブ４１Ｂから送信されてくる定周期フレームの内の第１のスレーブ制御装置３に割り当てられた領域から制御情報を読み出してメインＣＰＵ基板２３Ａ，２３Ｂに出力する。またメインＣＰＵ基板２３Ａ，２３Ｂは、通信部７２Ａ，７２Ｂから与えられる制御情報を入力処理部８０Ａ，８０Ｂを介して取り込む。

そしてメインＣＰＵ基板２３Ａ，２３Ｂの演算部８１Ａ，８１Ｂは、第１のスレーブ基板２４Ａ，２４Ｂに対応する通信部７０Ａ，７０Ｂを介して取り込んだ制御情報と、第２のスレーブ基板２５Ａ，２５Ｂに対応する通信部７２Ａ，７２Ｂを介して取り込んだ制御情報とのうち、そのとき主系に設定されている第１のスレーブ基板２４Ａ，２４Ｂ又は第２のスレーブ基板２５Ａ，２５Ｂからの制御情報を用いて第１及び第２の制御指示を生成する。

また演算部８１Ａ，８１Ｂは、生成した第１の制御指示を出力処理部８２Ａ，８２Ｂを介してアナログアウトプット部７６Ａ，７６Ｂに出力する。かくして、アナログアウトプット部７６Ａ，７６Ｂは、この第１の制御指示をディジタル／アナログ変換した後に、セレクタ６０の第１又は第２の切替え端６０Ａ，６０Ｂに出力する。

このときセレクタ６０は、主系選択部２１から与えられる第１の主系選択信号Ｓ１に基づいて、そのとき主系に設定されている第１又は第２の制御部２０Ａ，２０Ｂに対応する第１又は第２の切替え端６０Ａ，６０Ｂを選択しており、かかるコマンド又は目標値がセレクタ６０を介して制御対象６２Ａに与えられる。かくして制御対象６２Ａは、このコマンド又は目標値に応じた動作を実行する。

同様に、演算部８１Ａ，８１Ｂは、生成した第２の制御指示を出力処理部８２Ａ，８２Ｂを介してセンサ用ディジタルアウトプット部７８Ａ，７８Ｂに出力する。かくして、センサ用ディジタルアウトプット部７８Ａ，７８Ｂは、この第２の制御指示に基づいて所定電圧の論理「０」レベル又は論理「１」レベルの電気信号生成し、生成した電気信号をセレクタ７９の第１又は第２の切替え端７９Ａ，７９Ｂに出力する。

このときセレクタ７９は、主系選択部２１から与えられる第１の主系選択信号Ｓ１に基づいて、そのとき主系に設定されている第１又は第２の制御部２０Ａ，２０Ｂに対応する第１又は第２の切替え端７９Ａ，７９Ｂを選択しており、かかる所定電圧の論理「０」レベル又は論理「１」レベルの電気信号がセレクタ７９を介して制御対象６２Ｂに与えられる。かくして制御対象６２Ｂは、この電気信号に応じた動作を実行する。

一方、第１及び第２の制御部２０Ａ，２０Ｂのアナログインプット部７５Ａ，７５Ｂは、それぞれアナログセンサでなるセンサ６１Ａの出力をディジタル変換し、かくして得られたセンサ情報をメインＣＰＵ基板２３Ａ，２３Ｂに出力する。またメインＣＰＵ基板２３Ａ，２３Ｂは、アナログインプット部７５Ａ，７５Ｂから与えられるセンサ情報を入力処理部８０Ａ，８０Ｂを介して取り込み、これを演算部８１Ａ，８１Ｂ及び出力処理部８２Ａ，８２Ｂを介して第１のスレーブ基板２４Ａ，３４Ａに対応する通信部７１Ａ，７１Ｂと、第２のスレーブ基板２５Ａ，２５Ｂに対応する通信部７３Ａ，７３Ｂとにそれぞれ出力する。

また第１及び第２の制御部２０Ａ，２０Ｂのセンサ用ディジタルインプット部７７Ａ，７７Ｂは、それぞれ接点センサでなるセンサ６１Ｂの出力をディジタル変換し、かくして得られたセンサ情報をメインＣＰＵ基板２３Ａ，２３Ｂに出力する。またメインＣＰＵ基板２３Ａ，２３Ｂは、センサ用ディジタルインプット部７７Ａ，７７Ｂから与えられるセンサ情報を入力処理部８０Ａ，８０Ｂを介して取り込み、これを演算部８１Ａ，８１Ｂ及び出力処理部８２Ａ，８２Ｂを介して第１のスレーブ基板２４Ａ，３４Ａに対応する通信部７１Ａ，７１Ｂと、第２のスレーブ基板２５Ａ，２５Ｂに対応する通信部７３Ａ，７３Ｂとにそれぞれ出力する。

かくして、これらの通信部７１Ａ，７１Ｂ，７３Ａ，７３Ｂは、この後、対応するＡ系又はＢ系のネットワーク５Ａ，５Ｂの第２のスイッチングハブ４１Ａ，４１Ｂから定周期フレームが送信されてきたときに、その定周期フレームの内の第１のスレーブ制御装置３に割り当てられた領域にこれらのセンサ情報を格納する。

そして、これら通信部７１Ａ，７１Ｂ，７３Ａ，７３Ｂのうち、そのとき主系に設定された第１又は第２のスレーブ基板２４Ａ，２４Ｂ，２５Ａ，２５Ｂに対応する通信部７１Ａ，７１Ｂ，７３Ａ，７３Ｂは、その定周期フレームを対応するＡ系又はＢ系のネットワーク５Ａ，５Ｂの第３のスイッチングハブ４２Ａ，４２Ｂに転送する。また、これら通信部７１Ａ，７１Ｂ，７３Ａ，７３Ｂのうち、そのとき従系に設定された第２又は第１のスレーブ基板２５Ａ，２５Ｂ，２４Ａ，２４Ｂに対応する通信部７３Ａ，７３Ｂ，７１Ａ，７１Ｂは、その定周期フレームを対応するＡ系又はＢ系のネットワーク５Ａ，５Ｂの第３のスイッチングハブ４２Ａ，４２Ｂに転送することなく、これを破棄する。

第３のスイッチングハブ４２Ａ，４２Ｂは、主系選択部２１から与えられる第２及び第３の主系選択信号Ｓ２，Ｓ３に基づいて、そのとき主系に設定されている第１又は第２のスレーブ基板２４Ａ，２４Ｂ，２５Ａ，２５Ｂに対応する通信部７１Ａ，７１Ｂ，７３Ａ，７３Ｂから与えられる定周期フレームを取り込み、これを次段の第３のメディアコンバータ５２Ａ，５２Ｂに出力する。

なお、第１の制御部２０ＡのメインＣＰＵ基板２３Ａと、第２の制御部２０ＢのメインＣＰＵ基板２３Ｂとは、従系を主系に同期させるための通信が行われる。

また、第２のスレーブ制御装置４の構成は、図２について上述した第１のスレーブ制御装置３の構成と同じであり、さらに第２のスレーブ制御装置４における処理は、第１のスレーブ制御装置３について上述した説明において、「第２のスイッチングハブ４１Ａ，４１Ｂ」を「第４のスイッチングハブ４３Ａ，４３Ｂ」に置き換え、「第３のスイッチングハブ４２Ａ，４２Ｂ」を「第５のスイッチングハブ４４Ａ，４４Ｂ」に置き換えた処理が行われるだけであるため、ここでの説明は省略する。

（３−２）第１及び第２のスレーブ制御装置の第１及び第２の制御部の構成
次に、第１及び第２のスレーブ制御装置３，４の第１及び第２の制御部２０Ａ，２０Ｂ，３０Ａ，３０Ｂの構成について説明する。

なお、第１及び第２のスレーブ制御装置３，４の第１及び第２の制御部２０Ａ，２０Ｂ，３０Ａ，３０Ｂにおいて、メインＣＰＵ基板２３Ａ，２３Ｂ，３３Ａ，３３Ｂ、第１のスレーブ基板２４Ａ，２４Ｂ，３４Ａ，３４Ｂ及び第２のスレーブ基板２５Ａ，２５Ｂ，３５Ａ，３５Ｂの構成はすべて同じであるため、ここでは第１のスレーブ制御装置３の第１の制御部２０Ａの構成についてのみ説明し、第１のスレーブ制御装置２の第２の制御部２０Ｂと、第２のスレーブ制御装置４の第１及び第２の制御部３０Ａ，３０Ｂについては説明を省略するものとする。

図３は、第１のスレーブ制御装置３の第１の制御部２０ＡのメインＣＰＵ基板２３Ａ、第１のスレーブ基板２４Ａ及び第２のスレーブ基板２５Ａの概略構成を示す。

この図３に示すように、メインＣＰＵ基板２３Ａは、ＣＰＵ９０、メモリ９１及び自己診断回路９２を備えて構成される。ＣＰＵ９０は、メインＣＰＵ基板２３Ａにおいて各種制御処理及び演算処理を実行するプロセッサである。メモリ９１は、例えば、揮発性の半導体メモリから構成される。メモリ９１の記憶領域は、各種演算データを格納する演算データ格納領域９１Ａと、後述する自己診断処理による自己診断結果を格納する自己診断用メモリ領域９１Ｂと、図示しないプログラム格納領域とに区分されて管理される。図２について上述した各入力処理部８０Ａ、演算部８１Ａ及び各出力処理部８２Ａは、メモリ９１のかかるプログラム格納領域に格納されたプログラムをＣＰＵ９０が実行することにより具現化される機能部である。

自己診断回路９２は、ＣＰＵ９０に障害が発生していないか否かを自己診断する回路である。自己診断回路９２は、ＣＰＵ９０から定期的に与えられるウォッチドッグタイマリセット信号Ｓ１０に基づいてＣＰＵ９０の障害の有無を判定し、ＣＰＵ９０に異常が発生したことを検出したときには、メモリ９１の自己診断用メモリ領域９１Ｂに格納されている異常検出フラグの値を論理「１」レベルに立ち上げる。

また第１及び第２のスレーブ基板２４Ａ，２５Ａは、それぞれマイクロコンピュータ１００，１０３、メモリ１０１，１０４及び自己診断回路１０２，１０５を備えて構成される。マイクロコンピュータ１００，１０３は、その第１又は第２のスレーブ基板２４Ａ，２５Ａが受信した定周期フレーム内の第１のスレーブ制御装置３に割り当てられた領域から制御情報を読み出すと共に、その領域にセンサ情報を書き込む機能を有する。

メモリ１０１，１０４は、例えば、揮発性の半導体メモリから構成される。メモリ１０１，１０４の記憶領域は、定周期フレームに格納するセンサ情報を一時的に保持する送信用データ領域１０１Ａ，１０４Ａと、定周期フレームから読み出した制御情報を一時的に保持する受信用データ領域１０１Ｂ，１０４Ｂと、後述する自己診断回路１０２，１０５による自己診断結果を格納する自己診断用メモリ領域１０１Ｃ，１０４Ｃとに区分されて管理される。

自己診断回路１０２，１０５は、マイクロコンピュータ１００，１０３や前段のスレーブとの間の通信路に障害が発生していないか否かを自己診断する回路である。自己診断回路１０２，１０５は、対応する第１又は第２のスレーブ基板２４Ａ，２５Ａが定周期フレームを受信するごとにマイクロコンピュータ１００，１０３から与えられるウォッチドッグタイマリセット信号Ｓ１１，Ｓ１２に基づいてマイクロコンピュータ１００，１０３やかかる通信路の障害の有無を判定し、マイクロコンピュータ１００，１０３や通信路の異常を検出したときには、メモリ１０１，１０４の自己診断用メモリ領域１０１Ｃ，１０４Ｃに格納されている異常検出フラグの値を論理「１」レベルに立ち上げる。

図４は、かかるメインＣＰＵ基板２３Ａ並びに第１及び第２のスレーブ基板２４Ａ，２５Ａの自己診断回路９２，１０２，１０５の具体的な構成を示す。自己診断回路９２，１０２，１０５は、図４に示すように、クロック回路１１０、ウォッチドッグタイマ１１１及びフリップフロップ回路１１２を備えて構成される。そしてクロック回路１１０は、例えば水晶発信器などから構成され、一定周波数のクロックを発生し、発生したクロックをウォッチドッグタイマ１１１に出力する。

ウォッチドッグタイマ１１１は、クロック回路１１０から与えられるクロックを順次カウントする一方、上述のようにＣＰＵ９０又はマイクロコンピュータ１００，１０３から与えられるウォッチドッグタイマリセット信号Ｓ１０，Ｓ１１，Ｓ１２に基づいてカウント値をリセットする。そしてウォッチドッグタイマ１１１は、一定期間ＣＰＵ９０又はマイクロコンピュータ１００，１０３からのウォッチドッグタイマリセット信号Ｓ１０，Ｓ１１，Ｓ１２が与えられなかった場合に、論理「１」レベルのタイムアップ信号Ｓ１３をフリップフロップ回路１１２のセット端に出力する。

フリップフロップ回路１１２は、セット端に与えられるタイムアップ信号Ｓ１３をラッチし、その論理レベルと同じ論理レベルの異常検出フラグをメモリ９１，１０１，１０４の自己診断用メモリ領域９１Ｂ，１０１Ｃ，１０４Ｃに書き込む。これにより、ＣＰＵ９０又はマイクロコンピュータ１００，１０３等に障害が発生した場合に、メモリ９１，１０１，１０４の自己診断用メモリ領域９１Ｂ，１０１Ｃ，１０４Ｃに格納された異常検出フラグの値が「１」に立ち上がることになる。

なお、ＣＰＵ９０及びマイクロコンピュータ１００，１０３は、障害から復旧した場合、自己診断回路９２，１０２，１０５のフリップフロップ回路１１２のリセット端にリセット信号Ｓ１４を出力する。これによりメモリ９１，１０１，１０４の自己診断用メモリ領域９１Ｂ，１０１Ｃ，１０４Ｃに格納されている異常検出フラグの値がリセット（「０」にセット）される。

図５は、かかる第１及び第２のスレーブ基板２４Ａ，２５Ａのマイクロコンピュータ１００，１０３によりそれぞれ実行される通常動作処理を示す。マイクロコンピュータ１００，１０３は、第１のスレーブ制御装置３の電源が投入されるとこの図５に示す通常動作処理を開始し、まず、予め設定された一定期間内に通信データを受信したか否かを判断する（ＳＰ１）。ここで、かかる「通信データ」には、定周期フレームだけでなく、制御のためにマスタ制御装置２や他のスレーブとの間でやり取りされるデータも含む。

そしてマイクロコンピュータ１００，１０３は、この判断で肯定結果を得ると、ウォッチドッグタイマリセット信号Ｓ１１，Ｓ１２を自己診断回路１０２，１０５のウォッチドッグタイマ１１１に送信し（ＳＰ２）、この後、受信データをメモリ１０１，１０４の受信用データ領域１０１Ｂ，１０４Ｂに書き込む（ＳＰ３）。

続いて、マイクロコンピュータ１００，１０３は、必要に応じて必要な送信データを送信先に送信し（ＳＰ４）、この後、ステップＳＰ１に戻る。また、マイクロコンピュータ１００，１０３は、この後、ステップＳＰ１〜ステップＳＰ４の処理を繰り返す。

そして、マイクロコンピュータ１００，１０３は、やがてステップＳＰ１で否定結果を得ると、この通常動作処理を終了する。なお、この場合、自己診断回路１０２，１０５のウォッチドッグタイマ１１１がカウントアップするため、メモリ１０１，１０４の自己診断用メモリ領域１０１Ｃ，１０４Ｃに格納された異常検出フラグが論理「１」レベルに立ち上げられることになる。

一方、図６は、図３について上述したメインＣＰＵ基板２３ＡのＣＰＵ９０により実行される通常動作処理を示す。ＣＰＵ９０は、第１のスレーブ制御装置３の電源が投入されるとこの図６に示す通常動作処理を開始し、まず、第１及び第２のスレーブ基板２４Ａ，２５Ｂが正常であることを前提として、第１のスレーブ基板２４Ａを主系に設定する初期化を実行する（ＳＰ１０）。

続いて、ＣＰＵ９０は、制御対象６２Ａ，６２Ｂ（図２）を所定状態に制御するために必要な演算処理を実行し（ＳＰ１１）、この後、そのとき主系に設定されている第１又は第２のスレーブ基板（以下、これを主系スレーブ基板と呼ぶ）２４Ａ，２５Ａのメモリ１０１，１０４の自己診断用メモリ領域１０１Ｃ，１０４Ｃにアクセスして、その自己診断用メモリ領域１０１Ｃ，１０４Ｃに格納されている異常検出フラグの値を取得する（ＳＰ１２）。

次いで、ＣＰＵ９０は、ステップＳＰ１２で取得した異常検出フラグの値が論理「１」レベルであるか否か（つまり異常が発生したか否か）を判断する（ＳＰ１３）。そしてＣＰＵ９０は、この判断で否定結果を得ると、主系スレーブ基板２４Ａ，２５Ａのメモリ１０１，１０４に再度アクセスして、そのメモリ１０１，１０４の受信用データ領域１０１Ｂ，１０４Ｂに格納されている、最後に受信した定周期フレームから取得した制御情報を読み出すと共に、次の定周期フレームに格納すべきセンサ情報を当該メモリ１０１，１０４の送信用データ領域１０１Ａに格納する（ＳＰ１４）。

この後、ＣＰＵ９０は、ステップＳＰ１１の演算処理を開始してから一定時間（例えば、マスタ制御装置２が定周期フレームをネットワーク５Ａ，５Ｂに出力する周期と同じ時間）が経過するまで待機し（ＳＰ１５）、やがてかかる一定時間が経過するとステップＳＰ１１に戻る。そしてＣＰＵ９０は、この後、ステップＳＰ１１〜ステップＳＰ１５の処理を繰り返す。

一方、ＣＰＵ９０は、ステップＳＰ１３で取得した異常検出フラグの値が論理「１」レベルであった場合、主系スレーブ基板２４Ａ，２５Ａの状態を「異常」に設定し（ＳＰ１６）、この後、第１及び第２のスレーブ基板２４Ａ，２５Ａの双方共に「異常」に設定されているか否かを判断する（ＳＰ１７）。

そしてＣＰＵ９０は、この判断で否定結果を得ると、第２のスレーブ基板２５Ａを主系に設定し（ＳＰ１８）、この後、ステップＳＰ１１に戻ってステップＳＰ１１以降の処理を繰り返す。

これに対して、ＣＰＵ９０は、ステップＳＰ１７の判断で肯定結果を得ると、自基板（メインＣＰＵ基板２３Ａ）のメモリ９１の自己診断用メモリ領域９１Ｂに、第１及び第２のスレーブ基板２４Ａ，２５Ｂに異常が生じた旨のモジュール異常を設定し（ＳＰ１９）、さらに主系選択部２１（図１）にかかるモジュール異常を通知した後（ＳＰ２０）、この通常動作処理を終了する。

なお主系選択部２１は、このような第１の制御部２０ＡのメインＣＰＵ基板２３ＡのＣＰＵ９０から通知されるモジュール異常と、これと同様にして第２の制御部２０ＢのメインＣＰＵ基板２３ＢのＣＰＵ９０から通知されるモジュール異常とに基づいて、必要に応じて主系を第１の制御部２０Ａから第２の制御部２０Ｂに切り替えることになる。

具体的に、主系選択部２１は、図７に示すように、第１及び第２の制御部２０Ａ，２０Ｂのいずれからもモジュール異常が通知されていない状態（つまり第１及び第２の制御部２０Ａ，２０Ｂの双方共に正常状態）のときには、前の選択状態を維持させるような第１〜第３の主系選択信号Ｓ１〜Ｓ３（図２）をセレクタ６０，７９（図２）や、対応する第２〜第５のスイッチングハブ４１Ａ〜４４Ａ，４１Ｂ〜４４Ｂに送信する。

また主系選択部２１は、第２の制御部２０Ｂのみからモジュール異常が通知された場合には第１の制御部２０Ａを主系とし、第１の制御部２０Ａのみからモジュール異常が通知された場合には第２の制御部２０Ｂを主系とするような第１〜第３の主系選択信号Ｓ１〜Ｓ３をセレクタ６０，７９や、対応する第２〜第５のスイッチングハブ４１Ａ〜４４Ａ，４１Ｂ〜４４Ｂに送出する。

なお第１及び第２の制御部２０Ａ，２０Ｂの双方からモジュール異常が通知された場合、主系選択部２１は、主系がない状態とする（前の状態維持させる）ような第１〜第３の主系選択信号Ｓ１〜Ｓ３をセレクタ６０，７９や、対応する第２〜第５のスイッチングハブ４１Ａ〜４４Ａ，４１Ｂ〜４４Ｂに送出する。

（３−３）スイッチングハブの構成
図８は、第２〜第５のスイッチングハブ４１Ａ〜４４Ａ，４１Ｂ〜４４Ｂの具体的な構成を示す。この図８からも明らかなように、第２〜第５のスイッチングハブ４１Ａ〜４４Ａ，４１Ｂ〜４４Ｂは、第１〜第３のＰＨＹ１２０Ａ〜１２０Ｃと、イーサキャット（登録商標）スレーブコントローラ１２１と、分岐接続部１２２とを備えて構成される。

第１〜第３のＰＨＹ１２０Ａ〜１２０Ｃは、接続された第１又は第２のスレーブ制御装置３，４の第１又は第２の制御部２０Ａ，２０Ｂ，３０Ａ，３０Ｂの第１のスレーブ基板２４Ａ，２４Ｂ，３４Ａ，３４Ｂ又は第２のスレーブ基板２５Ａ，２５Ｂ，３５Ａ，３５Ｂとの間や、対応するＡ系又はＢ系のネットワーク５Ａ，５Ｂ上の前段又は後段のスレーブとの間で定周期フレームを送受する送受信装置である。

これら第１〜第３のＰＨＹ１２０Ａ〜１２０Ｃのうち、第１のＰＨＹ１２０Ａは、前段又は後段に配置された第１又は第２のスレーブ制御装置３，４の第１の制御部２０Ａの第１のスレーブ基板２４Ａ，３４Ａ又は第２のスレーブ基板２５Ａ，３５Ａと接続される。また第２のＰＨＹ１２０Ｂは、かかる第１又は第２のスレーブ制御装置３，４の第２の制御部２０Ｂ，３０Ｂの第１のスレーブ基板２４Ｂ，３４Ｂ又は第２のスレーブ基板２５Ｂ，３５Ｂと接続される。さらに第３のＰＨＹ１２０Ｃは、対応するＡ系又はＢ系のネットワーク５Ａ，５Ｂ上の後段又は前段の第２〜第５のメディアコンバータ５１Ａ〜５４Ａ，５１Ｂ〜５４Ｂと接続される。

例えば、Ａ系のネットワーク５Ａの第２のスイッチングハブ４１Ａの場合、第１のＰＨＹ１２０Ａが第１のスレーブ制御装置３の第１の制御部２０Ａの第１のスレーブ基板２４Ａ、第２のＰＨＹ１２０Ｂが第１のスレーブ制御装置３の第２の制御部２０Ｂの第１のスレーブ基板２４Ｂ、第３のＰＨＹ１２０Ｃが第２のメディアコンバータ５１Ａとそれぞれ接続される。またＡ系のネットワーク５Ａの第３のスイッチングハブ４２Ａの場合、第１のＰＨＹ１２０Ａが第１のスレーブ制御装置３の第１の制御部２０Ａの第１のスレーブ基板２４Ａ、第２のＰＨＹ１２０Ｂが第１のスレーブ制御装置３の第２の制御部２０Ｂの第１のスレーブ基板２４Ｂ、第３のＰＨＹ１２０Ｃが第３のメディアコンバータ５２Ａとそれぞれ接続される。

またＡ系のネットワーク５Ａの第４のスイッチングハブ４３Ａの場合、第１のＰＨＹ１２０Ａが第２のスレーブ制御装置４の第１の制御部３０Ａの第１のスレーブ基板３４Ａ、第２のＰＨＹ１２０Ｂが第２のスレーブ制御装置４の第２の制御部３０Ｂの第１のスレーブ基板３４Ｂ、第３のＰＨＹ１２０Ｃが第４のメディアコンバータ５３Ａとそれぞれ接続される。さらにＡ系のネットワーク５Ａの第５のスイッチングハブ４４Ａでは、第１のＰＨＹ１２０Ａが第２のスレーブ制御装置４の第１の制御部３０Ａの第１のスレーブ基板３４Ａ、第２のＰＨＹ１２０Ｂが第２のスレーブ制御装置４の第２の制御部３０Ｂの第１のスレーブ基板３４Ｂとそれぞれ接続される。

なお、Ｂ系のネットワーク５Ｂの第２〜第５のスイッチングハブ４１Ｂ〜４４Ｂの場合は、上述のＡ系のネットワーク５Ａの第２〜第５のスイッチングハブ４１Ａ〜４４Ａの説明において、「第１のスレーブ基板」を「第２のスレーブ基板」と置き換えるだけであるので、ここでの詳細説明は省略する。

また第１〜第３のＰＨＹ１２０Ａ〜１２０Ｃには、それぞれリンク信号出力端が設けられている。そして第１のＰＨＹ１２０Ａのリンク信号出力端は第１のアンド回路１２３Ａの第１の信号入力端と接続され、第２のＰＨＹ１２０Ｂのリンク出力端は第２のアンド回路１２３Ｂの第１の信号入力端と接続されている。また第１のアンド回路１２３Ａの第２の信号入力端には、主系選択部２１，３１（図１、図２）から図２について上述した第２の主系選択信号Ｓ２が与えられ、第２のアンド回路１２３Ｂの第２の信号入力端には、同じ主系選択部２１，３１から第３の主系選択信号Ｓ３が与えられる。さらに第１のアンド回路１２３Ａの信号出力端は、オア回路１２４の第１の信号入力端と接続されると共に、第２のアンド回路１２３Ｂの信号出力端は、オア回路１２４の第２の信号入力端と接続され、このオア回路１２４の信号出力端がイーサキャット（登録商標）スレーブコントローラ１２１の第２のリンク信号入力端と接続されている。

そして第１及び第２のＰＨＹ１２０Ａ，１２０Ｂは、接続先の第１又は第２のスレーブ制御装置３，４の第１の制御部２０Ａ，３０Ａ又は第２の制御部２０Ｂ，３０Ｂとのリンクが確保されている場合（接続先の第１又は第２のスレーブ制御装置３，４の第１の制御部２０Ａ，３０Ａ又は第２の制御部２０Ｂ，３０Ｂと通信可能な場合）には、リンク信号出力端を介して論理「１」レベルのリンク信号Ｓ２０Ａ，Ｓ２０Ｂを、接続された第１又は第２のアンド回路１２３Ａ，１２３Ｂに送信する一方、接続先の第１又は第２のスレーブ制御装置３，４の第１の制御部２０Ａ，３０Ａ又は第２の制御部２０Ｂ，３０Ｂとのリンクが切断された場合（接続先の第１又は第２のスレーブ制御装置３，４の第１の制御部２０Ａ，３０Ａ又は第２の制御部２０Ｂ，３０Ｂと通信できなくなった場合）には、リンク信号Ｓ２０Ａ，Ｓ２０Ｂの信号レベルを論理「０」レベルに切り替える。

従って、第２のスイッチングハブ４１Ａ，４１Ｂ及び第３のスイッチングハブ４２Ａ，４２Ｂでは、第１のスレーブ制御装置３において第１の制御部２０Ａが主系に設定されている場合であって、第１のＰＨＹ１２０Ａと第１のスレーブ制御装置３の第１の制御部２０Ａの第１のスレーブ基板２４Ａとの間のリンクが確保されているとき、又は、第１のスレーブ制御装置３において第２の制御部２０Ｂが主系に設定されている場合であって、第２のＰＨＹ１２０Ｂが第１のスレーブ制御装置２の第２の制御部２０Ｂの第２のスレーブ基板２５Ｂとの間のリンクが確保されているときに（第１又は第２のＰＨＹ１２０Ａ，１２０Ｂが第１のスレーブ制御装置２の主系に設定された第１又は第２の制御部２０Ａ，２０Ｂの第１又は第２のスレーブ基板２４Ａ，２５Ｂと接続されているときに）、オア回路１２４からイーサキャット（登録商標）スレーブコントローラ１２１の第２のリンク信号入力端に論理「１」レベルのリンク信号Ｓ２１が与えられる。

また第４のスイッチングハブ４３Ａ，４３Ｂ及び第５のスイッチングハブ４４Ａ，４４Ｂでは、第２のスレーブ制御装置４において第１の制御部３０Ａが主系に設定されている場合であって、第１のＰＨＹ１２０Ａと第２のスレーブ制御装置４の第１の制御部３０Ａの第１のスレーブ基板３４Ａとの間のリンクが確保されているとき、又は、第２のスレーブ制御装置４において第２の制御部３０Ｂが主系に設定されている場合であって、第２のＰＨＹ１２０Ｂが第２のスレーブ制御装置４の第２の制御部３０Ｂの第２のスレーブ基板３５Ｂとの間のリンクが確保されているときに（第１又は第２のＰＨＹ１２０Ａ，１２０Ｂが第２のスレーブ制御装置４の主系に設定された第１又は第２の制御部３０Ａ，３０Ｂの第１又は第２のスレーブ基板２４Ａ，３５Ｂと接続されているときに、オア回路１２４からイーサキャット（登録商標）スレーブコントローラ１２１の第２のリンク信号入力端に論理「１」レベルのリンク信号Ｓ２１が与えられる。

また第３のＰＨＹ１２０Ｃは、接続先の第２〜第５のメディアコンバータ５１Ａ〜５４Ａとのリンクが確保されている場合には、リンク信号出力端を介して論理「１」レベルのリンク信号Ｓ２２をイーサキャット（登録商標）スレーブコントローラ１２１に送信する一方、接続先の第２〜第５のメディアコンバータ５１Ａ〜５４Ａとのリンクが切断された場合には、リンク信号Ｓ２２の信号レベルを論理「０」レベルに切り替える。

イーサキャット（登録商標）スレーブコントローラ１２１は、上述のようにイーサキャット（登録商標）規格に準拠したスレーブコントローラであり、接続先の第１又は第２のスレーブ制御装置３，４や、第２〜第５のメディアコンバータ５１Ａ〜５４Ａとの間でイーサキャット（登録商標）プロトコルに従った通信を行うための通信処理を実行する。イーサキャット（登録商標）スレーブコントローラ１２１には、イーサキャット（登録商標）規格で規定されているループバック機能等の各種機能が搭載されている。

例えば、イーサキャット（登録商標）スレーブコントローラ１２１は、オア回路１２４から上述の第１のリンク信号入力端に与えられるリンク信号Ｓ２１の信号レベルが論理「０」レベルとなった場合（つまり第１又は第２のスレーブ制御装置３，４の主系に設定された第１の制御部２０Ａ，２０Ｂ又は第２の制御部２０Ｂ，３０Ｂの第１のスレーブ基板２４Ａ，２４Ｂ，３４Ａ、３４Ｂ又は第２のスレーブ基板２５Ａ，２５Ｂ，３５Ａ、３５Ｂに接続された第１又は第２のＰＨＹ１２０Ａ，１２０Ｂと、その第１のスレーブ基板２４Ａ，２４Ｂ，３４Ａ、３４Ｂ又は第２のスレーブ基板２５Ａ，２５Ｂ，３５Ａ、３５Ｂとの間のリンクが切断された場合）には、その後、第３のＰＨＹ１２０Ｃ経由で入力する定周期フレームを折り返して送信元の第２〜第５のメディアコンバータ５１Ａ〜５４Ａ，５１Ｂ〜５４Ｂに送り返すループバック処理を実行する。

またイーサキャット（登録商標）スレーブコントローラ１２１は、第３のＰＨＹ１２０Ｃから上述の第２のリンク信号入力端に与えられるリンク信号Ｓ２２の信号レベルが論理「０」レベルとなった場合（つまり第３のＰＨＹ１２０Ｃと、当該第３のＰＨＹ１２０Ｃと接続された第２〜第５のメディアコンバータ５１Ａ〜５４Ａ，５１Ｂ〜５４Ｂとの間のリンクが切断された場合）には、その後、第１又は第２のＰＨＹ１２０Ａ，１２０Ｂ経由で入力する定周期フレームを折り返して送信元の第１又は第２のスレーブ制御装置３，４の第１の制御部２０Ａ，３０Ａ又は第２の制御部２０Ｂ，３０Ｂに送り返すループバック処理を実行する。

分岐接続部１２２は、第２のスイッチングハブ４１Ａ，４１Ｂ及び第４のスイッチングハブ４３Ａ，４３Ｂにおいて、前段の第２のメディアコンバータ５１Ａ，５１Ｂ又は第３のメディアコンバータ５２Ａ，５２Ｂから第３のＰＨＹ１２０Ｃに与えられた定周期フレームを、イーサキャット（登録商標）スレーブコントローラ１２１を介して対応する第１又は第２のスレーブ制御装置３，４の主系に設定された第１の制御部２０Ａ，３０Ａ又は第２の制御部２０Ｂ，３０Ｂと接続された第１又は第２のＰＨＹ１２０Ａ，１２０Ｂに伝送し、第３のスイッチングハブ４２Ａ，４２Ｂ及び第５のスイッチングハブ４４Ａ，４４Ｂにおいて、前段の第１又は第２のスレーブ制御装置３，４の主系の第１制御部２０Ａ，３０Ａ又は第２の制御部２０Ｂ，３０Ｂから第１又は第２のＰＨＹ１２０Ａ，１２０Ｂに与えられた定周期フレームをイーサキャット（登録商標）スレーブコントローラ１２１を介して第３のＰＹＨ１２０Ｃに伝送するよう第１及び第２のＰＨＹ１２０Ａ，１２０Ｂと、イーサキャット（登録商標）スレーブコントローラ１２１との間を接続するＭＩＩ（Media Independent Interface）である。この分岐接続部１２２は、第１〜第３のセレクタ部１２５Ａ〜１２５Ｃを備えて構成される。

そして第１のセレクタ部１２５Ａは、第１の信号入力端が第１のＰＨＹ１２０Ａの信号出力端と接続されると共に、第２の信号入力端が第２のＰＨＹ１２０Ｂの信号出力端と接続されている。また第１のセレクタ部１２５Ａの信号出力端は、イーサキャット（登録商標）スレーブコントローラ１２１のインポート側の受信ポートと接続されている。

また第２のセレクタ部１２５Ｂは、第１の信号入力端がイーサキャット（登録商標）スレーブコントローラ１２１のインポート側の送信ポートと接続されると共に、第２の信号入力端が、第１のセレクタ部１２５Ａの第２の信号入力端と共に第２のＰＨＹ１２０Ｂの信号出力端と接続されている。また第２のセレクタ部１２０Ｂの信号出力端は、第１のＰＨＹ１２０Ａの信号入力端と接続されている。

第３のセレクタ部１２５Ｃは、第１の信号入力端が第１のセレクタ部１２５Ａの第１の信号入力端と共に第１のＰＨＹ１２０Ａの信号出力端と接続されると共に、第２の信号入力端が第２のセレクタ部１２５Ｂの第１の信号入力端と共にイーサキャット（登録商標）スレーブコントローラ１２１のインポート側の送信ポートと接続されている。また第３のセレクタ部１２５Ｃの信号出力端は、第２のＰＨＹ１２０Ｂの信号入力端と接続されている。

なおイーサキャット（登録商標）スレーブコントローラ１２１のアウトポート側は、ＭＩＩインタフェースを介して、信号入力端が第３のＰＨＹ１２０Ｃの信号出力端と接続され、信号出力端が第３のＰＨＹ１２０Ｃの信号入力端と接続されており、これによりイーサキャット（登録商標）スレーブコントローラ１２１及び第３のＰＨＹ１２０Ｃが双方向に通信できるようになされている。

（４）本実施の形態の効果
以上のように本実施の形態の通信システム１では、第１及び第２のスレーブ制御装置３，４において、第１の制御部２０Ａ，３０Ａ及び第２の制御部２０Ｂ，３０Ｂに第１のスレーブ基板２４Ａ，２４Ｂ，３４Ａ，３４Ｂ及び第２のスレーブ基板２５Ａ，２５Ｂ，３５Ａ，３５Ｂをそれぞれ設けているため、第１及び第２のスレーブ制御装置３，４は、初期時に主系に設定した第１のスレーブ基板２４Ａ，２４Ｂ，３４Ａ，３４Ｂに障害が発生した場合においても、第２のスレーブ基板２５Ａ，２５Ｂ，３５Ａ，３５Ｂを利用してマスタ制御装置２との間の通信を行うことができる。

従って、本通信システム１では、第１及び第２のスレーブ制御装置３，４において、第１のスレーブ基板２４Ａ，２４Ｂ，３４Ａ，３４Ｂに障害が発生した場合においても制御部を直ぐに従系の第２の制御部２０Ｂ，３０Ｂに切り替える必要がなく、その分、従系の第２の制御部２０Ｂ，３０Ｂへの切り替えが安易に発生するのを抑制することができる。

また本通信システム１では、第１のスレーブ基板２４Ａ，２４Ｂ，３４Ａ，３４Ｂ及び第２のスレーブ基板２５Ａ，２５Ｂ，３５Ａ，３５Ｂをそれぞれ異なるＡ系又はＢ系のネットワーク５Ａ，５Ｂにそれぞれ接続しているため、第１の制御部２０Ａ，３０Ａや第２の制御部２０Ｂ，３０Ｂにおいて、第１のスレーブ基板２４Ａ，２４Ｂ，３４Ａ，３４Ｂ主系の通信基板に設定されている状態において、Ａ系のネットワーク５Ａで断線が二カ所以上発生した場合においても、第１の制御部２０Ａ，３０Ａや第２の制御部２０Ｂ，３０Ｂにおいて、主系の通信基板を第２のスレーブ基板２５Ａ，２５Ｂ，３５Ａ，３５Ｂに切り替えることによりＢ系のネットワーク５Ｂを介して必要なセンサ情報を収集することができる。

従って、本通信システム１によれば、従系の第２の制御部２０Ｂ，３０Ｂへの切り替えを抑制でき、かつ二カ所以上の断線が発生した場合においても通信を継続し得る信頼性及び可用性の高い通信システムを実現できる。

（５）他の実施の形態
なお上述の実施の形態においては、本発明を図１のように構成された通信システムに適用するようにした場合について述べたが、本発明はこれに限らず、要は、マスタ−スレーブ方式の産業用通信プロトコルが適用され、システム全体を制御するマスタ制御装置と、マスタ制御装置から送信される制御情報に基づいて制御対象を制御するスレーブ制御装置とを有する通信システムであれば、この他種々の構成を有する通信システムに広く適用することができる。

また上述の実施の形態においては、第１及び第２のスレーブ制御装置３，４の第１の制御部２０Ａ，３０Ａにおいてスレーブ基板を二重化すると共に、ネットワークも二重化するようにした場合について述べたが、本発明はこれに限らず、かかるスレーブ基板やネットワークを三重化以上に多重化するようにしてもよい。

さらに上述の実施の形態においては、第１及び第２のスレーブ制御装置３，４の第１の制御部２０Ａ，３０Ａ及び第２の制御部２０Ｂ，３０ＢにおいてＡ系のネットワーク５Ａを介して送信されてきた定周期フレームの送受信処理を実行する第１の通信部としての第１のスレーブ基板２４Ａ，２４Ｂ，３４Ａ，３４Ｂと、当該第１の制御部２０Ａ，３０Ａ及び第２の制御部２０Ｂ，３０ＢにおいてＢ系のネットワーク５Ｂを介して送信されてきた定周期フレームの送受信処理を実行する第２の通信部としての第２のスレーブ基板２５Ａ，２５Ｂ，３５Ａ，３５Ｂと、第１のスレーブ基板２４Ａ，２４Ｂ，３４Ａ，３４Ｂや第２のスレーブ基板２５Ａ，２５Ｂ，３５Ａ，３５Ｂが受信した定周期フレームに格納された制御情報に基づいて制御対象を制御するメイン制御部としてのメインＣＰＵ基板２３Ａ，２３Ｂ，３３Ａ，３３Ｂとを図３のように構成するようにした場合について述べたが、本発明はこれに限らず、この他種々の構成を広く適用することができる。

さらに上述の実施の形態においては、第２〜第５のスイッチングハブ４１Ａ〜４４Ａ，４１Ｂ〜４４Ｂを図８のように構成するようにした場合について述べたが、本発明はこれに限らず、この他種々の構成を広く適用することができる。

本発明は、通信プロトコルとしてイーサキャット（登録商標）プロトコルを含む各種産業用通信プロトコルが適用された通信システムに広く適用することができる。

１ 通信システム
２ マスタ制御装置
３ 第１のスレーブ制御装置
４ 第２のスレーブ制御装置
５Ａ，５Ｂ ネットワーク
１０Ａ，２０Ａ，３０Ａ 第１の制御部
１０Ｂ，２０Ｂ，３０Ｂ 第２の制御部
１１，２１，３１ 主系選択部
１３Ａ，１３Ｂ，２３Ａ，２３Ｂ，３３Ａ，３３Ｂ メインＣＰＵ基板
１４Ａ，１４Ｂ 第１のマスタ基板
１５Ａ，１５Ｂ 第２のマスタ基板
２４Ａ，２４Ｂ，３４Ａ，３４Ｂ 第１のスレーブ基板
２５Ａ，２５Ｂ，３５Ａ，３５Ｂ 第２のスレーブ基板
４０Ａ〜４５Ａ，４０Ｂ〜４５Ｂ スイッチングハブ
９０ ＣＰＵ
９１，１０１，１０４ メモリ
９２，１０２，１０５ 自己診断回路
１００，１０３ マイクロコンピュータ

Claims (4)

1. ネットワークを介して接続されたマスタ制御装置及びスレーブ制御装置を有する通信システムにおいて、
   前記スレーブ制御装置は、
   前記ネットワークを介して前記マスタ制御装置から送信される通信フレームに格納された制御情報に基づいて、制御対象を制御するための所定の制御処理をそれぞれ実行する複数の制御部と、
   複数の前記制御部の何れか一つを主系に設定する主系選択部と
   を有し、
   主系に設定された前記制御部により実行された前記制御処理に基づいて前記制御対象を制御し、
   前記制御部は、
   前記ネットワークを介して送信されてきた前記通信フレームの送受信処理を実行する複数の通信部と、
   複数の前記通信部のいずれか一つを主系に設定し、主系に設定した前記通信部が前記ネットワークを介して受信した前記通信フレームに格納された前記制御情報に基づいて前記制御処理を実行するメイン制御部と
   を備え、
   前記メイン制御部は、
   主系に設定した前記通信部に障害が発生したときには、同じ前記制御部内の他の前記通信部に主系を切り替える
   ことを特徴とする通信システム。
2. 前記主系選択部は、
   主系に設定した前記制御部のすべての前記通信部に障害が発生した場合には、主系を他の前記制御部に切り替える
   ことを特徴とする請求項１に記載の通信システム。
3. 前記マスタ制御装置及び前記スレーブ制御装置を接続する前記ネットワークが複数設けられ、
   前記制御部の各前記通信部がそれぞれ異なる前記ネットワークをそれぞれ介して前記マスタ制御装置に接続された
   ことを特徴とする請求項１に記載の通信システム。
4. 前記制御部の各前記通信部は、
   前記ネットワーク上の次段の通信機器との間のリンクが切断された場合に、当該ネットワーク上の前段の通信機器から送信されてきた前記通信フレームを当該前段の通信機器に折り返す
   ことを特徴とする請求項３に記載の通信システム。

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