JP6771181B2 - 符号化装置、符号化方法およびプログラム。 - Google Patents

Description

本発明は、符号化装置、符号化方法およびプログラムに関する。

誤り訂正符号の１つに畳込み符号があり、この畳込み符号に関連して幾つかの技術が提案されている。
例えば、非特許文献１では、格子構造を有する符号アルファベットを対象とする再帰型畳込み格子符号（Recursive Convolutional Lattice Code(s)；ＲＣＬＣ）を行う符号化装置を並列に配置して、ターボシグナル符号（Turbo Signal Code(s)）と呼ばれる符号化を行う技術が提案されている。

非特許文献１に記載の技術を用いれば、比較的容易に直交振幅変調を用いて通信を行うことができる。かつ、非特許文献１に記載の技術を用いれば、復号側でターボ復号（Turbo Decode(s)）と類似の反復復号を行うことができ、これによって比較的高精度に復号を行うことができる。このように、非特許文献１に記載の技術によれば、直交振幅変調を用いて通信を行い、かつ、比較的高い誤り訂正能力を得ることができ、これによって優れた特性（比較的高い伝送路容量）を得られる。

Patrick Mitran, and Hideki Ochiai、「Parallel Concatenated Convolutional Lattice Codes With Constrained States」、IEEE Transactions On Communications、２０１５年４月、第６３巻、第４号、ｐ．１０８１−１０９０

優れた特性を得られる符号化において、さらに、伝送レートが高いことが好ましい。
本発明は、比較的容易に直交振幅変調を用いて通信を行うことができ、比較的高精度な復号が可能であり、かつ、伝送レートが比較的高い符号化装置、符号化方法およびプログラムを提供する。

本発明の第１の態様によれば、符号化装置は、２元シンボルを入力として、２の自然数乗以外かつ３以上の自然数であるＬ元のシンボルを出力する畳込み演算を用いた符号化を行う第一符号化部と、前記第一符号化部によって得られた前記Ｌ元のシンボルの系列の要素に対して、時系列で値が変化するオフセットを加えるオフセット処理部と、前記オフセット処理部が前記オフセットを加えた前記系列をＬ次の正方行列の要素の系列に変換する変換部と、前記Ｌ次の正方行列の要素の系列をインタリーブするインタリーバと、前記インタリーバによってインタリーブされた前記要素を入力として前記Ｌ次の正方行列の要素を出力する畳込み演算を行い、当該畳込み演算の出力を当該畳込み演算の入力側へフィードバックする符号化を行う第二符号化部と、を備える。

本発明の第２の態様によれば、符号化方法は、符号化装置が、２元シンボルを入力として、２の自然数乗以外かつ３以上の自然数であるＬ元のシンボルを出力する畳込み演算を用いた符号化を行う第一符号化ステップと、前記第一符号化ステップで得られた前記Ｌ元のシンボルの系列の要素に対して、時系列で値が変化するオフセットを加えるステップと、前記符号化装置が、前記オフセットを加えた前記系列をＬ次の正方行列の要素の系列に変換する変換ステップと、前記符号化装置が、前記Ｌ次の正方行列の要素の各々をインタリーブするインタリーブステップと、前記符号化装置が、前記インタリーブステップでインタリーブされた前記要素を入力として前記Ｌ次の正方行列の要素を出力する畳込み演算を行い、当該畳込み演算の出力を当該畳込み演算の入力側へフィードバックする符号化を行う第二符号化ステップと、を備える。

本発明の第３の態様によれば、プログラムは、コンピュータに、２元シンボルを入力として、２の自然数乗以外かつ３以上の自然数であるＬ元のシンボルを出力する畳込み演算を用いた符号化を行う第一符号化ステップと、前記第一符号化ステップで得られた前記Ｌ元のシンボルの系列の要素に対して、時系列で値が変化するオフセットを加えるステップと、前記オフセットを加えた前記系列をＬ次の正方行列の要素の系列に変換する変換ステップと、前記Ｌ次の正方行列の要素の各々をインタリーブするインタリーブステップと、前記インタリーブステップでインタリーブされた前記要素を入力として前記Ｌ次の正方行列の要素を出力する畳込み演算を行い、当該畳込み演算の出力を当該畳込み演算の入力側へフィードバックする符号化を行う第二符号化ステップと、を実行させるためのプログラムである。

本発明によれば、比較的容易に直交振幅変調を用いて通信を行うことができ、比較的高精度な復号が可能であり、かつ、比較的高い伝送レートを得られる。

本発明の実施形態に係る通信システムの装置構成を示す概略構成図である。 同実施形態に係る符号化装置の機能構成を示す概略構成図である。 同実施形態に係るＢＩＬＯ畳込み符号化における入出力を示す説明図である。 同実施形態で、入力シンボル数、出力シンボル数がいずれも１の場合の第一符号化部の構成例を示す説明図である。 同実施形態で、入力シンボル数、出力シンボル数がいずれも１であり、Ｌが３である場合の、第一符号化部の構成例を示す説明図である。 同実施形態で、Ｌが３の場合に畳込み演算部が行う乗算の例を示す説明図である。 同実施形態で、Ｌが３の場合に畳込み演算部が行う加算の例を示す説明図である。 図５の構成による符号化のトレリス線図である。 同実施形態で、入力シンボル数、出力シンボル数がいずれも１であり、Ｌが５である場合の、第一符号化部の構成例を示す説明図である。 同実施形態で、Ｌが５の場合に畳込み演算部が行う乗算の例を示す説明図である。 同実施形態で、Ｌが５の場合に畳込み演算部が行う加算の例を示す説明図である。 図９の構成による符号化のトレリス線図である。 同実施形態で、入力シンボル数、出力シンボル数がいずれも１であり、Ｌが４である場合の、第一符号化部の構成例を示す説明図である。 同実施形態で、Ｌが４の場合に畳込み演算部が行う乗算の例を示す説明図である。 同実施形態で、Ｌが４の場合に畳込み演算部が行う加算の例を示す説明図である。 図１３の構成による符号化のトレリス線図である。 同実施形態で、入力シンボル数がｍ、かつ、出力シンボル数が１の場合の第一符号化部の構成例を示す説明図である。 同実施形態で、入力シンボル数、出力シンボル数がいずれも２であり、シフトレジスタのメモリの段数Ｐが１である場合の、第一符号化部の構成例を示す説明図である。 同実施形態で、入力シンボル数、出力シンボル数がいずれも２であり、シフトレジスタ１１１のメモリの段数Ｐが２である場合の、第一符号化部の構成例を示す説明図である。 同実施形態で、入力シンボル数、出力シンボル数がいずれも２であり、Ｌが３である場合の、第一符号化部の構成例を示す説明図である。 同実施形態で、入力シンボル数が１、出力シンボル数が２であり、Ｌが２である場合の、第一符号化部の構成例を示す説明図である。 図２１の構成による符号化のトレリス線図である。 同実施形態に係るオフセット処理部の機能構成を示す概略ブロック図である。 同実施形態に係るオフセット処理部が、第一符号化部からの出力シンボルに加えるオフセットの値の例を示す説明図である。 同実施形態に係る第二符号化部の構成例を示す説明図である。 同実施形態に係る復号装置の機能構成を示す概略ブロック図である。 ２ステージずつ統合したトレリス線図の例を示す説明図である。 同実施形態に係るトレリスの状態遷移の例を示す説明図である。 同実施形態に係るシミュレーション結果を示すグラフである。 同実施形態にて、再帰的な符号化を行う第一符号化部の構成の例を示す説明図である。

以下、本発明の実施形態を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る通信システムの装置構成を示す概略構成図である。図１に示すように、通信システム１は、第一端末装置１１と、第一通信装置１２と、第二通信装置１４と、第二端末装置１６とを備える。第一通信装置１２は、送信ユニット１３と、符号化装置１００とを備える。第二通信装置１４は、受信ユニット１５と、復号装置２００とを備える。

かかる構成により通信システム１では、第一通信装置１２および第二通信装置１４が、第一端末装置１１と第二端末装置１６との通信を仲介する。
具体的には、第一端末装置１１は、送信対象データをバイナリデータ（Binary Data）にて第一通信装置１２へ出力する。第一通信装置１２では、符号化装置１００が、第一通信装置１２からのバイナリデータをＱＡＭ（Quadrature Amplitude Modulation、直交振幅変調）のシンボル系列に変換する符号化を行い、得られたシンボル系列を送信ユニット１３へ出力する。

ここでいうＱＡＭのシンボルは、ＱＡＭのコンステレーション（Constellation）に１対１に対応付けられる符号アルファベットに含まれるシンボルである。ここでいう符号化アルファベットは、符号化によって得られる符号を構成するシンボルの集合である。ＱＡＭのシンボル系列は、ＱＡＭのシンボルの系列（要素の順番が定められている並び）である。

送信ユニット１３は、符号化装置１００からのシンボル系列に対してデジタル−アナログ変換等の処理を行い、送信対象データをＱＡＭで無線送信する。
第二通信装置１４では、受信ユニット１５が送信ユニット１３からの無線信号を受信してアナログ−デジタル変換等の処理を行い、受信データをＱＡＭのシンボル系列にて復号装置２００へ出力する。復号装置２００は、受信ユニット１５からのＱＡＭのシンボル系列をバイナリデータに復号し、得られたバイナリの復号データを第二端末装置１６へ出力する。

第一端末装置１１及び第二端末装置１６は、通信システム１に含まれていてもよいし、通信システム１の外部の装置として構成されていてもよい。
また、通信システム１への情報シンボルの出力元の第一端末装置１１は、図１に示す１つに限らず複数であってもよい。また、通信システム１からの情報シンボルの出力先の第二端末装置１６は、図１に示す１つに限らず複数であってもよい。例えば、第一端末装置１１と第二端末装置１６との間に複数の呼が発生する場合に、通信システム１が、時分割多重、周波数分割多重又は符号分割多重など何らかの多重方式でこれら複数の呼の通信経路を確立するようにしてもよい。

また、図１では、符号化装置１００と送信ユニット１３との組み合わせが１つの装置（第一通信装置１２）に含まれ、第一端末装置１１が別の装置として構成されている場合の例を示しているが、第一端末装置１１、符号化装置１００及び送信ユニット１３の構成はこれに限らない。符号化装置１００と送信ユニット１３とが別個の装置として構成されていてもよい。また、第一端末装置１１と符号化装置１００との組み合わせが１つの装置に含まれて構成されていてもよい。例えば、第一端末装置１１、符号化装置１００、送信ユニット１３がそれぞれ別個の装置として構成されていてもよいし、第一端末装置１１、符号化装置１００及び送信ユニット１３の組み合わせが１つの装置に含まれて構成されていてもよい。

また、図１では、復号装置２００と受信ユニット１５との組み合わせが１つの装置（第二通信装置１４）に含まれ、第二端末装置１６が別の装置として構成されている場合の例を示しているが、第二端末装置１６、復号装置２００及び受信ユニット１５の構成はこれに限らない。復号装置２００と受信ユニット１５とが別個の装置として構成されていてもよい。また、第二端末装置１６と復号装置２００との組み合わせが１つの装置に含まれて構成されていてもよい。例えば、第二端末装置１６、復号装置２００、受信ユニット１５がそれぞれ別個の装置として構成されていてもよいし、第二端末装置１６、復号装置２００及び受信ユニット１５の組み合わせが１つの装置に含まれて構成されていてもよい。

第一端末装置１１、符号化装置１００がそれぞれ別個の装置として構成されている場合、第一端末装置１１と符号化装置１００とが有線にて通信を行うようにしてもよいし無線通信を行うようにしてもよい。また、第二端末装置１６、復号装置２００がそれぞれ別個の装置として構成されている場合、第二端末装置１６と復号装置２００とが有線にて通信を行うようにしてもよいし無線通信を行うようにしてもよい。

また、第一端末装置１１と第二端末装置１６との通信は、一方向の通信であってもよいし、双方向の通信であってもよい。特に、第一通信装置１２が第二通信装置１４へ一方的にデータを送信するようにしてもよいし、第二通信装置１４から第一通信装置１２へもデータを送信するようにしてもよい。
第二通信装置１４から第一通信装置１２へデータを送信する場合、その通信方式は、第一通信装置１２から第二通信装置１４へのデータ送信の通信方式と同じであってもよいし異なっていてもよい。

図２は、符号化装置１００の機能構成を示す概略構成図である。図２に示すように、符号化装置１００は、第一符号化部１１０と、オフセット処理部１２０と、変換部１３０と、インタリーバ１４０と、第二符号化部１５０とを備える。
第一符号化部１１０は、２元シンボルを入力としてＬ元（Ｌは、Ｌ≧２の整数）のシンボルを出力する畳込み演算を用いた符号化を行う。第一符号化部１１０は、外符号に該当する。
以下では、２元シンボルを入力としてＬ元のシンボルを出力する符号化をＢＩＬＯ（Binary-Input L-ary-Output）と称する。また、２元シンボルを入力として２元以上であるＬ元のシンボルを出力する畳込み演算を用いた符号化をＢＩＬＯ畳込み符号化、または、ＢＩＬＯＣＣ（Binary-Input L-ary-Output Convolution Code(s)）と称する。一般的な畳込み符号化が２元シンボルの入出力にて行われるのに対し、ＢＩＬＯ畳込み符号化は、畳込み符号化を２元シンボル入力かつＬ元シンボル出力に拡張した符号化である。

ここでは、第一符号化部１１０が、非再帰型ＢＩＬＯ畳込み符号化を行う場合を例に説明する。非再帰型ＢＩＬＯ畳込み符号化（非再帰型ＢＩＬＯＣＣとも称する）は、畳込み演算の出力を畳込み演算に入力するフィードバックが無いＢＩＬＯ畳込み符号化である。
一方、畳込み演算の出力を畳込み演算に入力するフィードバックが有るＢＩＬＯ畳込み符号化を、再帰型ＢＩＬＯ畳込み符号化、または、再帰型ＢＩＬＯＣＣと称する。第一符号化部１１０が再帰型ＢＩＬＯ畳込み符号化を行う場合については後述する。

図３は、ＢＩＬＯ畳込み符号化における入出力を示す説明図である。従って、図３は、第一符号化部１１０への入出力を示す。図３は、非再帰型ＢＩＬＯ畳込み符号化と、再帰型ＢＩＬＯ畳込み符号化とに共通である。
図３で、ｕ_０、ｕ_１、・・・、ｕ_ｍ−１の各々は、２元シンボルを示す。ｍは、ｍ≧１の整数である。このように、ＢＩＬＯ畳込み符号化における入力シンボル数ｍは、１であってもよいし２以上であってもよい。２元シンボルの符号アルファベットを｛０，１｝と表記すると、ＢＩＬＯ畳込み符号化における入力符号アルファベットは、｛０，１｝^ｍと表される。

また、ｃ_０、ｃ_１、・・・、ｃ_ｌ−１の各々は、Ｌ元シンボルを示す。ｌは、ｌ≧１の整数である。また、上述したように、Ｌは、Ｌ≧２の整数である。このように、ＢＩＬＯ畳込み符号化における出力シンボル数ｌは、１であってもよいし２以上であってもよい。Ｌ元シンボルの符号アルファベットを｛０，１，・・・，Ｌ−１｝と表記すると、ＢＩＬＯ畳込み符号化における出力符号アルファベットは、｛０，１・・・，Ｌ−１｝^ｌと表される。
ｍ、Ｌ及びｌの値は、Ｌ×ｌ＞ｍとなるように設定される（ここでは、「×」はスカラ積を示す）。これにより、ＢＩＬＯ畳込み符号化に冗長性が生じ、復号の際の誤り訂正能力を得られる。

図４は、入力シンボル数、出力シンボル数がいずれも１の場合の第一符号化部１１０の構成例を示す説明図である。従って、図４は、入力シンボル数、出力シンボル数がいずれも１の場合の非再帰型ＢＩＬＯ畳込み符号化装置の構成例を示している。
図４の例で、第一符号化部１１０は、シフトレジスタ１１１と、畳込み演算部１１２とを備える。また、図３を参照して説明したように、入力シンボルｕ_０は２元シンボルであり、出力シンボルｃ_０はＬ元シンボルである。

シフトレジスタ１１１は、Ｐ段（Ｐは、Ｐ≧１の整数）のメモリＲ１_１〜Ｒ１_Ｐを備えている。これらメモリＲ１_１〜Ｒ１_Ｐは、それぞれ１つの二元シンボルを記憶する。
入力シンボルｕ_０が第一符号化部１１０に入力される毎に、畳込み演算部１１２が出力シンボルｃ_０を算出する。そして、畳込み演算部１１２が出力シンボルｃ_０を算出する毎に、シフトレジスタ１１１は、メモリＲ１_１、Ｒ１_２、・・・、Ｒ１_Ｐ−１に記憶しているシンボルをそれぞれメモリＲ１_２、Ｒ１_３、・・・、Ｒ１_Ｐへシフトさせ、メモリＲ１_１には入力シンボルｕ_０を記憶する。

従って、新たな入力シンボルｕ_０が第一符号化部１１０に入力されたタイミングでは、メモリＲ１_１、Ｒ１_２、・・・、Ｒ１_Ｐは、それぞれ１つ前の入力シンボルｕ_０、２つ前の入力シンボルｕ_０、・・・、Ｐ個前の入力シンボルｕ_０を記憶している。畳込み演算部１１２は、新たに入力された入力シンボルｕ_０、及び、シフトレジスタ１１１が記憶している１つ前の入力シンボルｕ_０〜Ｐ個前の入力シンボルｕ_０を用いて出力シンボルｃ_０を算出する。

以下では、第一符号化部１１０へのｉ番目の入力をｘ_ｉと表記する。ここでは、ｉは、ｉ≧０の整数である。ここでいう入力は、１つの入力シンボル、または、後述するように入力シンボルのベクトルである。従って、ここでいう入力は、１つ以上の入力シンボルからなるベクトルで表される。
以下では、最新の入力シンボルｕ_０がｔ番目（ｔは、ｔ≧０の整数）の入力ｘ_ｔであるとする。シフトレジスタ１１１がメモリＲ１_１、Ｒ１_２、・・・、Ｒ１_Ｐに記憶している１つ前の入力シンボルｕ_０、２つ前の入力シンボルｕ_０、・・・、Ｐ個前の入力シンボルｕ_０は、それぞれ入力ｘ_ｔ−１、ｘ_ｔ−２、・・・、ｘ_ｔ−Ｐで表される。
なお、ｘ_−１、ｘ_−２、・・・、ｘ_−Ｐは、それぞれメモリＲ１_１、Ｒ１_２、・・・、Ｒ１_Ｐの初期値を示す。

図４の例で、畳込み演算部１１２は、Ｐ＋１個の乗算器Ｍ１_０〜Ｍ１_Ｐと、１つの加算器Ａ１とを備える。これら乗算器Ｍ１_０〜Ｍ１_Ｐの各々が行う乗算、及び、加算器Ａ１が行う加算は、いずれもＬ元の有限体（ガウス体）ＧＦ（Ｌ）で定義される。従って、畳込み演算部１１２が行う演算は、いずれもＧＦ（Ｌ）で閉じており、加算器Ａ１が算出する和である出力シンボルｃ_０は、Ｌ元シンボルである。

乗算器Ｍ１_ｐは、ｔ−ｐ番目の入力ｘ_ｔ−ｐに係数ｆ_ｐを乗算する。ここで、ｐは、０≦ｐ≦Ｐの整数である。また、係数ｆ_０、ｆ_１、・・・ｆ_Ｐは、いずれもＬ元シンボルの定数である。
以下では、２元の入力符号アルファベットの０元「０」、単位元「１」が、それぞれＬ元の出力符号アルファベットの０元「０」、単位元「１」に対応付けられる場合を例に説明する。但し、入力符号アルファベットと出力符号アルファベットとの対応付けはこれに限らない。入力符号アルファベットの２つのシンボルが、出力符号アルファベットの異なる２つのシンボルに対応付けられて、第一符号化部１１０がいずれの出力符号アルファベットも出力可能であればよい。
加算器Ａ１は、乗算器Ｍ１_０、Ｍ１_１、・・・、Ｍ１_Ｐが算出した積の和を算出する。
畳込み演算部１１２が行う演算は、式（１）のように表される。

式（１）に示されるように、畳込み演算部１１２は、最新の入力ｘ_０及びシフトレジスタ１１１が記憶している直近の過去Ｐ回分の入力ｘ_１〜ｘ_Ｐに対して畳込み演算を行う。上述したように、畳込み演算部１１２は、Ｌ元で閉じた畳込み演算を行って、Ｌ元シンボルを出力する。第一符号化部１１０が、畳込み演算を用いた符号化を行うことが、式（１）によって示されている。

図５は、入力シンボル数、出力シンボル数がいずれも１であり、Ｌが３である場合の、第一符号化部１１０の構成例を示す説明図である。図５の例では、出力符号アルファベットは、｛０，１，２｝と表される。また、図５の例では、シフトレジスタ１１１の段数Ｐ＝２である。
図６は、Ｌが３の場合に畳込み演算部１１２が行う乗算の例を示す説明図である。図６に示す乗算は、出力符号アルファベット｛０，１，２｝で閉じている。
図７は、Ｌが３の場合に畳込み演算部１１２が行う加算の例を示す説明図である。図７に示す加算は、出力符号アルファベット｛０，１，２｝で閉じている。

図８は、図５の構成による符号化のトレリス線図である。図８に示されるように、この符号化における出力シンボルの出現確率は、出力シンボル「０」、「１」、「２」それぞれ４分の１、４分の１、２分の１である。
このように、Ｌが２の整数乗以外である場合（図８の例ではＬ＝３）、出力シンボルの出現確率に偏りが生じる。そこで、後述するようにオフセット処理部１２０が第一符号化部１１０の出力シンボルにオフセットを加える。これにより、内符号における入出力間の相互情報量の低下を低減させ、変換部１３０が第一符号化部１１０の出力シンボルをＱＡＭシンボルにマッピングする際のＱＡＭシンボルの出現確率の偏りを低減させることができる。

図９は、入力シンボル数、出力シンボル数がいずれも１であり、Ｌが５である場合の、第一符号化部１１０の構成例を示す説明図である。図９の例では、出力符号アルファベットは、｛０，１，２，３，４｝と表される。また、図９の例では、シフトレジスタ１１１の段数Ｐ＝２である。
図１０は、Ｌが５の場合に畳込み演算部１１２が行う乗算の例を示す説明図である。図１０に示す乗算は、出力符号アルファベット｛０，１，２，３，４｝で閉じている。
図１１は、Ｌが５の場合に畳込み演算部１１２が行う加算の例を示す説明図である。図１０に示す加算は、出力符号アルファベット｛０，１，２，３，４｝で閉じている。

図１２は、図９の構成による符号化のトレリス線図である。図１２に示されるように、この符号化における出力シンボルの出現確率は、出力シンボル「０」、「１」、「２」、「３」、「４」それぞれ４分の１、８分の１、４分の１、８分の１、４分の１である。図８の場合と同様、図１２の場合も、出力シンボルの出現確率に偏りが生じている。

図１３は、入力シンボル数、出力シンボル数がいずれも１であり、Ｌが４である場合の、第一符号化部１１０の構成例を示す説明図である。図１３の例では、出力符号アルファベットは、｛０，１，２，３｝と表される。また、図１３の例では、シフトレジスタ１１１の段数Ｐ＝２である。
図１４は、Ｌが４の場合に畳込み演算部１１２が行う乗算の例を示す説明図である。図１０に示す乗算は、出力符号アルファベット｛０，１，２，３｝で閉じている。
図１５は、Ｌが４の場合に畳込み演算部１１２が行う加算の例を示す説明図である。図１０に示す加算は、出力符号アルファベット｛０，１，２，３｝で閉じている。

図１６は、図１３の構成による符号化のトレリス線図である。図１６に示されるように、この符号化における出力シンボルの出現確率は、出力シンボル「０」、「１」、「２」、「３」いずれも４分の１である。
このように、Ｌが２の整数乗である場合（図８の例ではＬ＝２^２＝４）、出力シンボルの出現確率に偏りが生じないように畳込み演算部１１２を構成し得る。出力シンボルの出現確率に偏りが生じていない場合、オフセット処理部１２０が、後述するオフセットの加算を行わないようにしてもよい。

図３を参照して説明したように、ＢＩＬＯ畳込み符号化における入力シンボル数は１に限らない。
図１７は、入力シンボル数がｍ（上述したように、ｍは、ｍ≧１の整数）、かつ、出力シンボル数が１の場合の第一符号化部１１０の構成例を示す説明図である。従って、図１７は、入力シンボル数が１以上、かつ、出力シンボル数が１の場合の非再帰型ＢＩＬＯ畳込み符号化装置の構成例を示している。
図１７の例で、第一符号化部１１０は、シフトレジスタ１１１と、畳込み演算部１１２とを備える。また、図３を参照して説明したように、入力シンボルｕ_０〜ｕ_ｍ−１はいずれも２元シンボルであり、出力シンボルｃ_０はＬ元シンボルである。

シフトレジスタ１１１は、ｍ個のＰ段（Ｐは、Ｐ≧１の整数）のメモリＲ２_０，１〜Ｒ２_{ｍ−１，Ｐ}を備えている。これらメモリＲ２_１，１〜Ｒ２_{ｍ−１，Ｐ}は、それぞれ１つの二元シンボルを記憶する。
入力シンボルｕ_０が第一符号化部１１０に入力される毎に、畳込み演算部１１２が出力シンボルｃ_０を算出する。そして、畳込み演算部１１２が出力シンボルｃ_０を算出する毎に、シフトレジスタ１１１は、メモリＲ２_ｉ，１、Ｒ２_ｉ，２、・・・、Ｒ２_{ｉ，Ｐ−１}に記憶しているシンボルをそれぞれメモリＲ２_ｉ，２、Ｒ２_ｉ，３、・・・、Ｒ２_ｉ，Ｐへシフトさせ、メモリＲ２_ｉ，１には入力シンボルｕ_ｉを記憶する。ここでは、ｉは、０≦ｉ≦ｍ−１の整数である。

従って、新たな入力シンボルｕ_０〜ｕ_ｍ−１が第一符号化部１１０に入力されたタイミングでは、メモリＲ２_ｉ，１、Ｒ２_ｉ，２、・・・、Ｒ２_ｉ，Ｐは、それぞれ１つ前の入力シンボルｕ_ｉ、２つ前の入力シンボルｕ_ｉ、・・・、Ｐ個前の入力シンボルｕ_ｉを記憶している。畳込み演算部１１２は、新たに入力された入力シンボルｕ_０〜ｕ_ｍ−１と、シフトレジスタ１１１が記憶している１つ前の入力シンボルｕ_０〜ｕ_ｍ−１、２つ前の入力シンボルｕ_０〜ｕ_ｍ−１、・・・Ｐ個前の入力シンボルｕ_０〜ｕ_ｍ−１とを用いて出力シンボルｃ_０を算出する。

以下では、第一符号化部１１０へのｉ番目の入力をｘ_ｉと表記する。ここでは、ｉは、ｉ≧０の整数である。ここでは、入力は、入力シンボルのベクトル（ｕ_０，u_１，・・・，ｕ_ｍ−１）である。
図４の場合と同様、以下では、最新の入力シンボルｕ_０がｔ番目（ｔは、ｔ≧０の整数）の入力ｘ_ｔであるとする。シフトレジスタ１１１がメモリＲ２_０，１、Ｒ２_１，１、・・・、Ｒ２_{ｍ−１，１}に記憶している１つ前の入力シンボルのベクトル（ｕ_０，u_１，・・・，ｕ_ｍ−１）は、入力ｘ_ｔ−１で表される。シフトレジスタ１１１がメモリＲ２_０，２、Ｒ２_１，２、・・・、Ｒ２_{ｍ−１，２}に記憶している２つ前の入力シンボルのベクトル（ｕ_０，u_１，・・・，ｕ_ｍ−１）は、入力ｘ_ｔ−２で表される。・・・シフトレジスタ１１１がメモリＲ２_０，Ｐ、Ｒ２_１，Ｐ、・・・、Ｒ２_{ｍ−１，Ｐ}に記憶しているＰ個前の入力シンボルのベクトル（ｕ_０，u_１，・・・，ｕ_ｍ−１）は、入力ｘ_ｔ−Ｐで表される。
なお、ｘ_−１は、メモリＲ２_０，１、Ｒ２_１，１、・・・、Ｒ２_{ｍ−１，１}の初期値を示す。ｘ_−２は、メモリＲ２_０，２、Ｒ２_１，２、・・・、Ｒ２_{ｍ−１，２}の初期値を示す。・・・ｘ_−Ｐは、メモリＲ２_０，Ｐ、Ｒ２_１，Ｐ、・・・、Ｒ２_{ｍ−１，Ｐ}の初期値を示す。

図１７の例で、畳込み演算部１１２は、ｍ×（Ｐ＋１）個（「×」は、スカラ積）の乗算器Ｍ２_０，ｏ〜Ｍ２_{ｍ−１，ｐ}と、１つの加算器Ａ２とを備える。これら乗算器Ｍ１_０〜Ｍ１_Ｐの各々が行う乗算、及び、加算器Ａ２が行う加算は、いずれもＬ元の有限体（ガウス体）ＧＦ（Ｌ）で定義される。従って、畳込み演算部１１２が行う演算は、いずれもＧＦ（Ｌ）で閉じており、加算器Ａ２が算出する和である出力シンボルｃ_０は、Ｌ元シンボルである。

乗算器Ｍ２_０，ｐ〜Ｍ２_{ｍ−１，ｐ}の組み合わせは、ｔ−ｐ番目の入力ｘ_ｔ−ｐの要素ｕ_０、ｕ_１、・・・、ｕ_ｍ−１に、それぞれ係数ｆ_０，ｐ、ｆ_１，ｐ、・・・、ｆ_{ｍ−１，ｐ}を乗算する。上述したように、ｐは、０≦ｐ≦Ｐの整数である。また、係数ｆ_０，０、ｆ_１，０、・・・ｆ_{ｍ−１，０}、ｆ_０，１、ｆ_１，１、・・・ｆ_{ｍ−１，１}、・・・、ｆ_０，Ｐ、ｆ_１，Ｐ、・・・ｆ_{ｍ−１，Ｐ}は、いずれもＬ元シンボルの定数である。

加算器Ａ１は、乗算器Ｍ２_０，０、Ｍ２_１，０、・・・、Ｍ２_{ｍ−１，０}、Ｍ２_０，１、Ｍ２_１，１、・・・、Ｍ２_{ｍ−１，１}、・・・、Ｍ２_０，Ｐ、Ｍ２_１，Ｐ、・・・、Ｍ２_{ｍ−１，Ｐ}が算出した積の和を算出する。
係数のベクトル（ｆ_０，ｐ，ｆ_１，ｐ，・・・，ｆ_{ｍ−１，ｐ}）をｆ_ｐと記載すると、演算部１１２が行う演算は、式（２）のように表される。

ここで、「Ｔ」は転置行列を示し、ｘ_ｔ−ｐ ^Ｔは、ベクトルｘ_ｔ−ｐを転置した列ベクトルを示す。
式（２）に示されるように、畳込み演算部１１２は、最新の入力ｘ_０及びシフトレジスタ１１１が記憶している直近の過去Ｐ回分の入力ｘ_１〜ｘ_Ｐに対して畳込み演算を行う。上述したように、畳込み演算部１１２は、Ｌ元で閉じた畳込み演算を行って、Ｌ元シンボルを出力する。第一符号化部１１０が、畳込み演算を用いた符号化を行うことが、式（２）によって示されている。

また、図３を参照して説明したように、ＢＩＬＯ畳込み符号化における出力シンボル数は１に限らない。畳込み演算部１１２が、図１７の畳込み演算部１１２に示す構成をｌ個備え、それぞれの構成で畳込み演算を行うことで、ｌ個の出力シンボルｃ_０〜ｃ_ｌ−１を得られる。

図１８は、入力シンボル数、出力シンボル数がいずれも２であり、シフトレジスタ１１１のメモリの段数Ｐが１である場合の、第一符号化部１１０の構成例を示す説明図である。
図１８の例で、第一符号化部１１０は、シフトレジスタ１１１と、畳込み演算部１１２とを備える。また、図３を参照して説明したように、入力シンボルｕ_０、ｕ_１はいずれも２元シンボルであり、出力シンボルｃ_０、ｃ_１はいずれもＬ元シンボルである。
シフトレジスタ１１１は、２個かつ１段のメモリＲ２_０，１、Ｒ２_１，１を備えている。これらのメモリは、図１７のメモリＲ２_０，１、Ｒ２_１，１と同様であり、同一の符号を付している。

また、図１８の例で、畳込み演算部１１２は、８つの乗算器Ｍ_０ ^（００）、Ｍ_１ ^（００）、Ｍ_０ ^（０１）、Ｍ_１ ^（０１）、Ｍ_０ ^（１０）、Ｍ_１ ^（１０）、Ｍ_０ ^（１１）、及び、Ｍ_１ ^（１１）と、２つの加算器Ａ_０及びＡ_１とを備えている。
図１８の乗算器Ｍ_０ ^（００）、Ｍ_１ ^（００）、Ｍ_０ ^（１０）、Ｍ_１ ^（１０）は、それぞれ図１７の乗算器Ｍ２_０，０、Ｍ２_０，１、Ｍ２_１，０、Ｍ２_１，１に対応する。図１８の係数ｆ_０ ^（００）、ｆ_１ ^（００）、ｆ_０ ^（１０）、ｆ_１ ^（１０）は、それぞれ図１７の係数ｆ_０，０、ｆ_０，１、ｆ_１，０、ｆ_１，１に対応する。図１８の加算器Ａ_０は、図１７の加算器Ａ２に対応する。

図１８の構成で、畳込み演算部１１２は、これら乗算器Ｍ_０ ^（００）、Ｍ_１ ^（００）、Ｍ_０ ^（１０）及びＭ_１ ^（１０）と、係数ｆ_０ ^（００）、ｆ_１ ^（００）、ｆ_０ ^（１０）及びｆ_１ ^（１０）と、加算器加算器Ａ_０との組み合わせにて畳込み演算を行って、出力シンボルｃ_０を算出する。
同様に、畳込み演算部１１２は、乗算器Ｍ_０ ^（０１）、Ｍ_１ ^（０１）、Ｍ_０ ^（１１）及びＭ_１ ^（１１）と、係数ｆ_０ ^（０１）、ｆ_１ ^（０１）、ｆ_０ ^（１１）及びｆ_１ ^（１１）と、加算器加算器Ａ_１との組み合わせにて畳込み演算を行って、出力シンボルｃ_１を算出する。

図１９は、入力シンボル数、出力シンボル数がいずれも２であり、シフトレジスタ１１１のメモリの段数Ｐが２である場合の、第一符号化部１１０の構成例を示す説明図である。
図１９の例で、第一符号化部１１０は、シフトレジスタ１１１と、畳込み演算部１１２とを備える。また、図３を参照して説明したように、入力シンボルｕ_０、ｕ_１はいずれも２元シンボルであり、出力シンボルｃ_０、ｃ_１はいずれもＬ元シンボルである。
シフトレジスタ１１１は、２個ずつ２段のメモリＲ２_０，１、Ｒ２_１，１、Ｒ２_０，２、Ｒ２_１，２を備えている。これらのメモリは、図１７のメモリＲ２_１，１、Ｒ２_０，２、Ｒ２_１，２と同様であり、同一の符号を付している。

また、図１９の例で、畳込み演算部１１２は、１２つの乗算器Ｍ_０ ^（００）、Ｍ_１ ^（００）、Ｍ_２ ^（００）、Ｍ_０ ^（０１）、Ｍ_１ ^（０１）、Ｍ_２ ^（０１）、Ｍ_０ ^（１０）、Ｍ_１ ^（１０）、Ｍ_２ ^（１０）、Ｍ_０ ^（１１）、Ｍ_１ ^（１１）、及び、Ｍ_２ ^（１１）と、２つの加算器Ａ_０及びＡ_１とを備えている。
また、図１９では、係数をベクトルで表している。具体的には、ｆ^（００）＝（ｆ_０ ^（００），ｆ_１ ^（００），ｆ_２ ^（００））であり、係数ｆ_０ ^（００）、ｆ_１ ^（００）、ｆ_２ ^（００）は、それぞれ乗算器Ｍ_０ ^（００）、Ｍ_１ ^（００）、Ｍ_２ ^（００）で用いられる。また、ｆ^（０１）＝（ｆ_０ ^（０１），ｆ_１ ^（０１），ｆ_２ ^（０１））であり、係数ｆ_０ ^（０１）、ｆ_１ ^（０１）、ｆ_２ ^（０１）は、それぞれ乗算器Ｍ_０ ^（０１）、Ｍ_１ ^（０１）、Ｍ_２ ^（０１）で用いられる。ｆ^（１０）＝（ｆ_０ ^（１０），ｆ_１ ^（１０），ｆ_２ ^（１０））であり、係数ｆ_０ ^（１０）、ｆ_１ ^（１０）、ｆ_２ ^（１０）は、それぞれ乗算器Ｍ_０ ^（１０）、Ｍ_１ ^（１０）、Ｍ_２ ^（１０）で用いられる。ｆ^（１１）＝（ｆ_０ ^（１１），ｆ_１ ^（１１），ｆ_２ ^（１１））であり、係数ｆ_０ ^（１１）、ｆ_１ ^（１１）、ｆ_２ ^（１１）は、それぞれ乗算器Ｍ_０ ^（１１）、Ｍ_１ ^（１１）、Ｍ_２ ^（１１）で用いられる。

図１９の乗算器Ｍ_０ ^（００）、Ｍ_１ ^（００）、Ｍ_２ ^（００）、Ｍ_０ ^（１０）、Ｍ_１ ^（１０）、Ｍ_２ ^（１０）は、それぞれ図１７の乗算器Ｍ２_０，０、Ｍ２_０，１、Ｍ２_０，２、Ｍ２_１，０、Ｍ２_１，１、Ｍ２_１，２に対応する。
また、図１９の係数ｆ_０ ^（００）、ｆ_１ ^（００）、ｆ_２ ^（００）、ｆ_０ ^（１０）、ｆ_１ ^（１０）、ｆ_２ ^（１０）は、それぞれ図１７の係数ｆ_０，０、ｆ_０，１、ｆ_０，２ｆ_１，０、ｆ_１，１、ｆ_１，２に対応する。図１９の加算器Ａ_０は、図１７の加算器Ａ２に対応する。

図１９の構成で、畳込み演算部１１２は、これら乗算器Ｍ_０ ^（００）、Ｍ_１ ^（００）、Ｍ_２ ^（００）、Ｍ_０ ^（１０）、Ｍ_１ ^（１０）、及び、Ｍ_２ ^（１０）と、係数ｆ_０ ^（００）、ｆ_１ ^（００）、ｆ_２ ^（００）、ｆ_０ ^（１０）、ｆ_１ ^（１０）、及び、ｆ_２ ^（１０）と、加算器加算器Ａ_０との組み合わせにて畳込み演算を行って、出力シンボルｃ_０を算出する。
同様に、畳込み演算部１１２は、乗算器Ｍ_０ ^（０１）、Ｍ_１ ^（０１）、Ｍ_２ ^（０１）、Ｍ_０ ^（１１）、Ｍ_１ ^（１１）、及び、Ｍ_２ ^（１１）と、係数ｆ_０ ^（０１）、ｆ_１ ^（０１）、ｆ_２ ^（０１）、ｆ_０ ^（１１）、ｆ_１ ^（１１）、及び、ｆ_２ ^（１１）と、加算器加算器Ａ_０との組み合わせにて畳込み演算を行って、出力シンボルｃ_１を算出する。

図２０は、入力シンボル数、出力シンボル数がいずれも２であり、Ｌが３である場合の、第一符号化部１１０の構成例を示す説明図である。図２０の例では、出力符号アルファベットは、｛０，１，２｝と表される。また、図２０の例では、シフトレジスタ１１１の段数Ｐ＝１である。
図２０の畳込み演算部１１２の乗算器は、例えば、図６に示す演算を行う。図２０の畳込み演算部１１２の加算器は、例えば、図７に示す演算を行う。

図２１は、入力シンボル数が１、出力シンボル数が２であり、Ｌが２である場合の、第一符号化部１１０の構成例を示す説明図である。図２１の例では、出力符号アルファベットは、｛０，１｝と表される。また、図２１の例では、シフトレジスタ１１１の段数Ｐ＝２である。
図２１の畳込み演算部１１２の加算器は、ビットの排他的論理を算出する。
このように、Ｌ＝２の場合、畳込み演算部１１２は、ビット演算による畳込み演算を行う。

図２２は、図２１の構成による符号化のトレリス線図である。図２２に示されるように、この符号化における出力シンボルの出現確率は、出力シンボル「００」、「０１」、「１０」、「１１」いずれも４分の１である。このように、Ｌが２の整数乗である場合（図２２の例ではＬ＝２^１＝２）、出力シンボルの出現確率に偏りが生じないように畳込み演算部１１２を構成し得る。

オフセット処理部１２０は、第一符号化部１１０によって得られた出力シンボルの系列の要素に対して時系列で値が変化するオフセットを加える。
図２３は、オフセット処理部１２０の機能構成を示す概略ブロック図である。図２３に示すように、オフセット処理部１２０は、振分け部１２１と、加算器１２２及び１２３とを備える。
振分け部１２１は、第一符号化部１１０からの出力シンボルをＱＡＭのコンステレーションを示すＩＱ平面における実部の値と虚部の値とに振り分ける。図２３の経路Ｗ１２２は、実部の値を変換部１３０へ出力する経路である。経路Ｗ１２３は、虚部の値を変換部１３０へ出力する経路である。

第一符号化部１１０の出力シンボル数が１の場合、オフセット処理部１２０は、第一符号化部１１０からの出力シンボルを実部の値、虚部の値に交互に振り分ける。すなわち、オフセット処理部１２０は、第一符号化部１１０からの出力シンボルを実部の値に振り分けた場合、次に第一符号化部１１０から受け取るシンボルを虚部の値に振り分ける。また、オフセット処理部１２０は、第一符号化部１１０からの出力シンボルを虚部の値に振り分けた場合、次に第一符号化部１１０から受け取るシンボルを実部の値に振り分ける。

第一符号化部１１０の出力シンボル数が２の場合、オフセット処理部１２０は、第一符号化部１１０からの出力シンボルを実部の値、虚部の値に１つずつ振り分ける。具体的には、第一符号化部１１０からの２つの出力シンボルをｃ_０及びｃ_１とすると、オフセット処理部１２０は、出力シンボルｃ_０を実部の値に振分け、出力シンボルｃ_１を虚部の値に振分ける。

第一符号化部１１０の出力シンボル数が３以上の場合、オフセット処理部１２０は、第一符号化部１１０からの出力シンボルを、一旦、１次元の系列に並び替え、出力シンボル数が１の場合と同様に実部の値、虚部の値に交互に振り分ける。例えば、第一符号化部１１０の出力シンボル数が３であり、第一符号化部１１０から出力シンボルｃ_０ ^（ｔ）、ｃ_１ ^（ｔ）及びｃ_２ ^（ｔ）を受け取った場合、オフセット処理部１２０は、ｃ_０ ^（ｔ）を実部に振分け、ｃ_１ ^（ｔ）を虚部に振分け、ｃ_２ ^（ｔ）を一旦バッファに蓄えておく。次に、第一符号化部１１０から出力シンボルｃ_０ ^{（ｔ＋１）}、ｃ_１ ^{（ｔ＋１）}及びｃ_２ ^{（ｔ＋１）}を受け取ると、オフセット処理部１２０は、ｃ_２ ^（ｔ）を実部に振分け、ｃ_０ ^{（ｔ＋１）}を虚部に振り分ける。その後更に、オフセット処理部１２０は、ｃ_１ ^{（ｔ＋１）}を実部に振分け、ｃ_２ ^{（ｔ＋１）}を虚部に振分ける。

加算器１２２は、第一符号化部１１０が実部の値に振り分けたシンボルにオフセットｋ_Ｉを加える。加算器１２３は、第一符号化部１１０が虚部の値に振り分けたシンボルにオフセットｋ_Ｑを加える。加算器１２２、１２３のいずれも、Ｌ元で閉じた加算（すなわち、第一符号化部１１０の出力アルファベットで閉じた加算）を行う。
オフセットｋ_Ｉ、ｋ_Ｑの値は、いずれもＬ元の符号アルファベットを巡回する。一方、オフセットｋ_Ｉとオフセットｋ_Ｑとでは、値が巡回する周期が異なる。

図２４は、オフセット処理部１２０が、第一符号化部１１０からの出力シンボルに加えるオフセットの値の例を示す説明図である。図２４の横軸は時刻を示す。
図２４では、Ｌ＝３の場合の例に説明しており、オフセットｋ_Ｉ、ｋ_Ｑのいずれの値も、符号アルファベット｛０、１、２｝を巡回している。
オフセットｋ_Ｑの値が「０」、「１」、「２」と順に変化し「０」に戻る毎に、オフセットｋ_Ｉの値が変化する。オフセットｋ_Ｉの値も、「０」、「１」、「２」と順に変化して「０」に戻る。
このように、オフセット処理部１２０が、第一符号化部１１０の出力シンボルにオフセットを加えることで、図５〜図８を参照して説明したように第一符号化部１１０の出力シンボルの出現確率に偏りがある場合に、出現確率を均一に近付けることができる。

上述したＬ＝３の場合に限らず、一般にＬがＬ≧２の自然数の場合に、オフセットｋ_Ｉ及びｋ_Ｑの各々の値について、Ｌ＝３の場合と同様に符号アルファベット｛０，１，・・・，Ｌ−１｝を巡回するようにすればよい。この場合も、ｋ_Ｑの値が一巡する毎にｋ_Ｉの値を変化させればよい。
例えば、Ｌ＝５の場合、オフセットｋ_Ｉ、ｋ_Ｑ共に｛０，１，２，３，４｝を巡回する。具体的には、オフセットｋ_Ｑの値が「０」、「１」、「２」、「３」、「４」と順に変化し「０」に戻る毎に、オフセットｋ_Ｉの値が変化する。オフセットｋ_Ｉの値も、「０」、「１」、「２」、「３」、「４」と順に変化して「０」に戻る。
但し、Ｌが２の整数乗である場合、第一符号化部１１０の出力シンボルの出現確率に偏りが生じない構成とすることができる。この場合は、オフセット処理部１２０が第一符号化部１１０からの出力シンボルにオフセットを加える処理を行わないようにしてもよい。

変換部１３０は、第一符号化部１１０が出力したＬ元のシンボルの系列をＬ次の正方行列の要素の系列に変換する。特に、変換部１３０は、オフセット処理部１２０がオフセットを加えた系列をＬ次の正方行列の要素の系列に変換する。
具体的には、変換部１３０は、オフセット処理部１２０がＩＱ平面の実部の値、虚部の値に１つずつ振り分けた１組のシンボルを取得する毎に、取得したシンボルの組をＬ^２−ＱＡＭのシンボルにマッピングする。
変換部１３０がマッピングを行うＱＡＭシンボルは複素数で表される。

インタリーバ１４０は、変換部１３０の変換によって得られたＬ次の正方行列の要素の系列をインタリーブする。インタリーバ１４０が行うインタリーブは、ターボ符号におけるインタリーブと同様、反復復号を可能にするためのものである。インタリーバ１４０が行うインタリーブの方法として、例えばＳ−ランダムインタリーブなど公知の方法を用いることができる。

第二符号化部１５０は、インタリーバ１４０によってインタリーブされたＬ次の正方行列の要素（Ｌ^２−ＱＡＭシンボル）を入力としてＬ次の正方行列の要素（Ｌ^２−ＱＡＭシンボル）を出力する畳込み演算を行い、当該畳込み演算の出力を当該畳込み演算の入力側へフィードバックする符号化を行う。第二符号化部１５０は、内符号に該当する。
以下では、第二符号化部１５０が行う符号化を再帰型畳込み格子符号と称する。第二符号化部１５０として、上記の非特許文献１に記載されている再帰型畳込み格子符号を用いることができる。

図２５は、第二符号化部１５０の構成例を示す説明図である。図２５の例で、第二符号化部１５０は、シフトレジスタ１５１と、再帰的畳込み演算部１５２ａと、非再帰的畳込み演算部１５２ｂと、ＤＣ（Direct Current）シフト部１５３とを備える。再帰的畳込み演算部１５２ａと、非再帰的畳込み演算部１５２ｂとの組み合わせを、畳込み演算部１５２と称する。

シフトレジスタ１５１は、Ｐ段（Ｐは、Ｐ≧１の整数）のメモリを備えている。第一符号化部１１０のシフトレジスタ１１１の段数Ｐと、第二符号化部１５０のシフトレジスタ１１１の段数Ｐとは、同じであってもよいし異なっていてもよい。
シフトレジスタ１５１が備えるＰ段のメモリの各々は、第二符号化部１５０への入力であるＬ^２−ＱＡＭシンボルの複素数表現に、再帰的畳込み演算部１５２ａによる畳込み演算結果のフードバックを加えた値を１つずつ記憶する。図４のシフトレジスタ１１１の場合と同様、シフトレジスタ１５１は、第二符号化部１５０への入力がある毎に１段ずつシフトを行い、直近の過去Ｐ回分の値を記憶する。

再帰的畳込み演算部１５２ａは、シフトレジスタ１５１が記憶している値を用いて畳込み演算を行い、演算結果をシフトレジスタ１５１への入力にフィードバックする。具体的には、第二符号化部１５０への入力と再帰的畳込み演算部１５２ａによる畳込み演算の結果とが加算されてシフトレジスタ１５１に入力される。
非再帰的畳込み演算部１５２ｂは、上記のシフトレジスタ１５１への入力とシフトレジスタ１５１が記憶している値とを用いて畳込み演算を行う。

畳込み演算部１５２が行う加算及び乗算は、全てＬ^２−ＱＡＭシンボル内で閉じている。すなわち、畳込み演算部１５２が行う加算及び乗算のいずれでも、Ｌ^２−ＱＡＭシンボルが算出される。
ここで、畳込み演算部１５２が用いる係数の制約条件について説明する。
まず、実数部、虚数部がそれぞれ整数値の複素数であるガウス整数を、式（３）のＺ［ｊ］のように表記する。

ここで、Ｚは整数の集合を示す。
また、実数部、虚数部がそれぞれ０以上かつＬ未満の整数値の複素数であるガウス整数を、式（４）のＺ_Ｌ［ｊ］のように定義する。

ここで、Ｚ_Ｌは、０以上かつＬ未満の整数の集合を示す。
Ｚ_Ｌ［ｊ］は、Ｌ^２−ＱＡＭの信号点と等価であり、第二符号化部１５０への入力信号は、Ｚ_Ｌ［ｊ］から選ばれる。すなわち、第二符号化部１５０への入力信号ａ_ｉは、ａ_ｉ∈Ｚ_Ｌ［ｊ］と表される。
ここで、式（５）で示される形式的べき級数（Formal Power Series）Ｚ［ω］を考える。

ここで、ωは式（６）のように示される。

また、Ｎ_ｂｖは、ユークリッド空間上の基底ベクトル数を表す。Ｎ_ｂｖ≧１である。
さらに、式（７）のように示される商環（Quotient Ring）Ｃ（Ｌ，Ｎ_ｂｖ）を考える。

この商環Ｃ（Ｌ，Ｎ_ｂｖ）は、式（８）を満たす。

また、一般に、Ｎ_ｂｖ＞１に対して式（９）が成り立つ。

ここで、図２５の構成で畳込み演算部１５２が、非再帰的畳込み演算部１５２ｂを含まない場合を考える。具体的には、フィードフォワード係数ｆ_０の値が１であり、フィードフォワード係数ｆ_１〜ｆ_Ｐの値がいずれも０である場合を考える。この場合、畳込み演算部１５２からの出力信号ｕ_ｉは、式（１０）のように示される。

ここで、フィードバック係数ｈ_ｐ∈Ｃ（Ｌ，Ｎ_ｂｖ）と仮定すると、シェイピング係数ｂｉは、出力ｕ_ｉが、ｕ_ｉ∈Ｃ（Ｌ，Ｎ_ｂｖ）を満たすようにＺ［ω］から一意に決定される。
また、ＤＣシフト部１５３は、畳込み演算部１５２からの出力ｕ_ｉに対して、信号電力が最小になるように電圧のオフセットを加える。すなわち、ＤＣシフト部１５３は、信号電力が最小となるように出力ｕ_ｉをＤＣシフトさせる。ＤＣシフト後の信号をｕ_ｉ’と表記し、信号ｕ_ｉ’の平均電力をＥ｛ｕ_ｉ’｝で表すと、信号電力が最小となる条件は式（１１）のように表される。

また、ＤＣシフト後の信号Ｕ_ｉ’は、式（１２）のように示される。

ここで、Ｅ｛ｕ_ｉ｝は信号ｕ_ｉの平均電力を示す。
また、図２５で、非再帰的畳込み演算部１５２ｂを含めた構成の第二符号化部１５０の出力ｕ_ｉは、式（１３）のように示される。

式（１３）のシェイピング係数ｂ_ｉは、式（１０）の場合と同様に、ｕ_ｉ∈Ｃ（Ｌ，Ｎ_ｂｖ）を満たすようにＺ［ω］から一意に決定される。そのため、メモリへ入力される信号ｘ_ｉ−ｐは必ずしもｘ_ｉ−ｐ∈Ｃ（Ｌ，Ｎ_ｂｖ）を満たさない。ただし、ｘ_ｉ−ｐをｘ_ｉ−ｐ ^Ｃ∈Ｃ（Ｌ，Ｎ_ｂｖ）と、ｘ_ｉ−ｐ ^Ｌ∈ＬＺ［ω］とに分解して考えると、ｘ_ｉ−ｐ ^Ｌの成分は出力ｕ_ｉに影響を及ぼさない。そこで、ｘ_ｉ−ｐ ^Ｃの成分のみをメモリに記憶させることで、効率的に状態数を低減させることができる。

また、フィードフォワード係数ｆ_０、ｆ_１、・・・、ｆ_Ｐは、フィードバック係数ｈ_１〜ｈ_Ｐの場合と同様にＣ（Ｌ，Ｎ_ｂｖ）から選ばれる。但し、出力ｕ_ｉを拘束するために、フィードフォワード係数ｆ_０のみ選択肢が２Ｎ_ｂｖパタンに限定される。

図２６は、復号装置２００の機能構成を示す概略ブロック図である。図２６に示すように、復号装置２００は、第二復号部２１０と、デインタリーバ２２０と、第一復号部２３０と、インタリーバ２４０とを備える。
第二復号部２１０は、第二符号化部１５０が行った符号化に対する復号を行う。
デインタリーバ２２０は、インタリーバ１４０が行ったインタリーブと逆の変換を行う。
第一復号部２３０は、第一符号化部１１０が行った符号化に対する復号を行う。
インタリーバ２４０は、図２のインタリーバ１４０と同様である。

また、図２６のλは、シンボルの形態を示している。「ｃ」は符号シンボルを示し、「ｕ」は情報シンボルを示す。ここでいう符号シンボルは、通信に用いられた形式のシンボルであり、ここではＱＡＭシンボルである。情報シンボルは、通信対象データに用いられている形式のシンボルであり、ここではバイナリデータ（２元シンボル）である。
また、「ｉ」は内符号を示し、「ｏ」は外符号を示す。また「Ｉ」は復号部（復号器）への入力を示し、「Ｏ」は復号部からの出力を示す。
以下、λが示すシンボルをシンボルλと表記する。

図２６に示す構成により、復号装置２００は、ソフトインプット、ソフトアウトプット（Soft-Input Soft-Output；ＳＩＳＯ）による反復復号を行う。シンボルλ（・；Ｉ）、λ（・；Ｏ）は、いずれもＳＩＳＯ復号器における対数尤度比（ＬＬＲ）を示す。ここでの「・」はワイルドカードを示す。
対数尤度比ＬＬＲは、式（１４）のλ（ｘ，・）のように定義される。

ここで、ｘはＭ元の符号アルファベットであり、ｘ_ｒｅｆは、ｘから任意に選ばれたシンボルである。一般に、ｘが２元シンボル「０」、「１」である場合、ｘ_ｒｅｆは「１」と仮定される。内符号がＬ＝３の再帰型畳込み格子符号である場合、対応するＳＩＳＯ復号器は、サイズＬ^２のアルファベットに属する情報シンボルｕ^ｉと、式（１５）に示されるサイズのアルファベットに属する符号語シンボルｃ^ｉに対して復号の操作を行う。

一方、Ｌ＝３の場合のＢＩＬＯ畳込み符号化に対応するＳＩＳＯ復号器では、再帰型畳込み格子符号に対応する復号器から出力される外部ＬＬＲをそのまま復号に用いる。つまり、図２の第一符号化部１１０が行う符号化と、変換部１３０が行うＱＡＭシンボルへのマッピングとが同時に復号される。
このとき、サイズ２^２のアルファベットに属する２元情報系列ｕ^Ｏと、Ｌ^２−ＱＡＭに対応するサイズＬ^２のアルファベットに属する符号語シンボルｃ^Ｏとに対して復号を行うため、２ステージずつ統合したトレリス線図を用いて復号が行われる。

図２７は、２ステージずつ統合したトレリス線図の例を示す説明図である。
図２７に示す図Ｆ１１は、統合前のトレリス線図である。図Ｆ１２は、図Ｆ１１のトレリス線図の２ステージ分を統合したトレリス線図である。統合により、１つのノードから４本の枝がでており、１つの枝に２回分の入力が示されている。また、出力も、２回分の出力を纏めた出力となっている。

なお、図２６でλ（ｕ^ｏ；Ｉ）として入力されるuniform distribution（一様分布）信号は、バイナリデータの対数尤度比を示す信号であって、値が一様に分布しているものである。「λ（ｕ^ｏ；Ｉ）」が情報シンボルによる外符号の入力の対数尤度比を示しているのに対し、復号装置２００が行う反復復号では、この値の更新を行わない。そこで、復号装置２００は、λ（ｕ^ｏ；Ｉ）の分布が常に一様であるとして復号を行う。
例えば、λ（ｕ^ｏ；Ｉ）の値として「０」の系列を入力して復号を行うようにしてもよい。対数尤度比λ（ｕ^ｏ；Ｉ）の値０は、通信対象のバイナリデータに関する情報が何もないことを示している。

ここで、ＳＩＳＯ復号器の内部で行われる処理について説明する。
図２８は、トレリスの状態遷移の例を示す説明図である。
図２８に示す状態遷移ｅの始まりの状態をｓ^Ｓ（ｅ）とし、状態遷移ｅでたどり着く状態をｓ^Ｅ（ｅ）と表記する。また、状態遷移ｅに対応する入力シンボル、出力シンボルを、それぞれｕ（ｅ）、ｃ（ｅ）と表記する。また、Ｎ状態の集合をＳ＝｛ｓ_１，・・・，ｓ_Ｎ｝とし、時間ｋにおけるトレリスの状態をＳ_ｋ＝ｓと表記する。ここで、ｓ∈Ｓである。また、入力アルファベットのサイズをＮ_ｌとし、入力アルファベットの集合を式（１６）のように表記する。

すると、全ての状態遷移Εは式（１７）のように表される。

時間ｋ＝１，２，・・・，Ｋに対する符号語シンボルの外部ＬＬＲ、λ_ｋ（ｃ；Ｏ）は、式（１８）で計算される。

また、時間ｋに対する情報シンボルの外部ＬＬＲ、λ_ｋ（ｕ；Ｏ）は、式（１９）で計算される。

ここで、α_ｋ（ｓ）の初期値α_０（ｓ）を式（２０）のように定める。

また、β_ｋ（ｓ）の初期値β_０（ｓ）を式（２１）のように定める。

前向きの計算の式は、式（２２）のように示される。

後ろ向きの計算の式は、式（２３）のように示される。

α_ｋ（ｓ）及びβ_ｋ（ｓ）は、式（２０）〜（２３）を用いた再帰計算によって求められる。
また、演算ｍａｘ^＊は、式（２４）のように示される。

ここで、δ（ａ_１，ａ_２，・・・，ａ_ｊ）は、再帰計算によって求められる補正項である。δは、予め与えられる関数である。
次に、符号化装置１００及び復号装置２００を用いた符号化及び復号におけるビット誤り率（ＢＥＲ）特性及びフレーム誤り率（ＦＥＲ）特性のシミュレーション結果について説明する。
シミュレーションでは、外符号に拘束長Ｋ＝４、Ｌ＝３のＢＩＲＯ畳込み符号化を用いた。内符号には、メモリ数１、Ｌ＝３の再帰型畳込み格子符号を用いた。情報長１６３８４４０９６ビットに対し、ブロック長（フレーム長）８１９２、２０４８のそれぞれでシミュレーションを行った。全体の情報レートは２［ビット／シンボル］となっている。また、ブロック長８１９２、２０４８でのシミュレーションに対し、それぞれスプレッド値４５、２２のＳ−ランダムインタリーバを用いた。
符号の最適化は全探索によって行い、本シミュレーションでは最適な符号として、外符号は生成多項式［２＋２Ｄ^２］を用いた。内符号には、図２５でメモリ数１の構成を用いた。係数ｈ_１として、式（２５）に示す係数を用いた。

係数ｆ_０として、式（２６）に示す係数を用いた。

係数ｆ_１として、式（２７）に示す係数を用いた。

再帰型畳込み格子符号の終端処理に関しては、最終状態を４回繰り返し送信することで行う。また、外符号であるＢＩＲＯ畳込み符号には、再帰構造が無いものを使用しており、上記のように拘束長Ｋ＝４であるので、０を３ビット入力することで行う。但し、終端ビットを９−ＱＡＭへマッピングする際、不足する１ビット分を０で埋め、２シンボルを追加で送信する。以上より、外符号と内符号との合計で６シンボルを追加で送信することによって終端処理を行う。終端処理によって、ブロック長は、上記の８１９２、２０４８から、それぞれ８１９８、２０５４となる。

図２９は、シミュレーション結果を示すグラフである。図２９の横軸は信号対雑音比（Signal-To-Noise Ratio；ＳＮＲ）［単位：ｄＢ］を示す。横軸は、フレーム誤り率（ＦＥＲ）及びビット誤り率（ＢＥＲ）を示す。
線Ｌ１１は、情報レート２［ビット／シンボル］におけるシャノン限界を示す。線Ｌ２１は、ブロック長２０４８でのフレーム誤り率を示す。線Ｌ２２は、ブロック長２０４８でのビット誤り率を示す。線Ｌ３１は、ブロック長８１９２でのフレーム誤り率を示す。線Ｌ３２は、ブロック長８１９２でのビット誤り率を示す。

線Ｌ２２に示されるように、ブロック長８１９８におくて、線Ｌ１１のシャノン限界から１デシベル離れた信号対雑音比で、ビット誤り率１０^−３を達成しており、エラーフロアは、ビット誤り率１０^−６以下まで観測されない。また、フレーム誤り率では、１０^−２以下でエラーフロアが発生するが、フロック長８１９８において、ＦＥＲ１０^−２を、シャノン限界から１．０６デシベル離れた信号対雑音比で達ししている。
また、ブロック長２０５４の場合も優れた誤り率特性を示しており、符号が比較的短い場合でも、優れた誤り訂正能力を有していることが示されている。

以上のように、第一符号化部１１０は、２元シンボルを入力として２元以上であるＬ元のシンボルを出力する畳込み演算を用いた符号化を行う。変換部１３０は、第一符号化部１１０が出力したＬ元のシンボルの系列をＬ次の正方行列の要素の系列に変換する。インタリーバ１４０は、変換部１３０の変換によって得られたＬ次の正方行列の要素の系列をインタリーブする。第二符号化部１５０は、インタリーバによってインタリーブされたＬ次の正方行列の要素を入力としてＬ次の正方行列の要素を出力する畳込み演算を行い、当該畳込み演算の出力を当該畳込み演算の入力側へフィードバックする符号化を行う。

変換部１３０の変換によって得られるシンボルは、Ｌ^２−ＱＡＭシンボルと等価である。符号化装置１００によれば、この点で、比較的容易に直交振幅変調を用いて通信を行うことができる。
また、復号側（復号装置２００）では、ソフトインプット、ソフトアウトプットの反復復号を行うことができ、この点で復号を高精度に行うことができる。
また、第一符号化部１１０からの出力が第一符号化部１１０に入力される、いわば縦続接続（タンデム接続）の構成により、第一符号化部１１０からの出力と第二符号化部１５０からの出力とを別個に送信する必要無しに、復号側でソフトインプット、ソフトアウトプットの反復復号を行うことができる。符号化装置１００によれば、この点で、高い伝送レートを得られる。

また、オフセット処理部１２０は、第一符号化部１１０によって得られた系列の要素に対して時系列で値が変化するオフセットを加える。
これにより、Ｌが２の自然数乗以外、かつ３以上の自然数である場合でも、第一符号化部１１０が再帰的な符号化を行う必要無しに、ＱＡＭシンボルの出現確率の偏りを低減させることができる。
また、第一符号化部１１０が再帰的な符号化を行う必要が無い点で、復号の負荷を抑えることができる。

一方、第一符号化部１１０が、再帰的な符号化（再帰型ＢＩＬＯ畳込み符号化）を行うようにしてもよい。
図３０は、再帰的な符号化を行う第一符号化部１１０の構成の例を示す説明図である。
図３０の例では、第一符号化部１１０は、図４等の場合と同様、シフトレジスタ１１１と、畳込み演算部１１２とを備える。さらに、図３０の例では、第一符号化部１１０は、フィードバック部１１３を備える。
フィードバック部１１３は、シフトレジスタ１１１が出力したシンボルをシフトレジスタ１１１への入力にフィードバックする。
このように、第一符号化部１１０が再帰型の符号化を行うことで、第一符号化部１１０が非再帰型の符号化を行う場合と比較して、Ｌが２の自然数乗以外、かつ３以上の自然数である場合でも、第一符号化部１１０が出力するＬ元シンボルの出現確率の偏りを低減させることができる。
従って、オフセット処理部１２０が、第一符号化部１１０によって得られた系列の要素に対してオフセットを加える処理が不要となり、この点で符号化装置１００の負荷を低減させることができる。

なお、符号化装置１００が行う演算及び制御の全部または一部の機能を実現するためのプログラムをコンピュータ読み取り可能な記録媒体に記録して、この記録媒体に記録されたプログラムをコンピュータシステムに読み込ませ、実行することで各部の処理を行ってもよい。なお、ここでいう「コンピュータシステム」とは、ＯＳや周辺機器等のハードウェアを含むものとする。
また、「コンピュータシステム」は、ＷＷＷシステムを利用している場合であれば、ホームページ提供環境（あるいは表示環境）も含むものとする。
また、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスク、光磁気ディスク、ＲＯＭ、ＣＤ−ＲＯＭ等の可搬媒体、コンピュータシステムに内蔵されるハードディスク等の記憶装置のことをいう。さらに「コンピュータ読み取り可能な記録媒体」とは、インターネット等のネットワークや電話回線等の通信回線を介してプログラムを送信する場合の通信線のように、短時間の間、動的にプログラムを保持するもの、その場合のサーバやクライアントとなるコンピュータシステム内部の揮発性メモリのように、一定時間プログラムを保持しているものも含むものとする。また上記プログラムは、前述した機能の一部を実現するためのものであっても良く、さらに前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるものであっても良い。

以上、本発明の実施形態を図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。

１ 通信システム
１１ 第一端末装置
１２ 第一通信装置
１３ 送信ユニット
１４ 第二通信装置
１５ 受信ユニット
１６ 第二端末装置
１００ 符号化装置
１１０ 第一符号化部
１１１ シフトレジスタ
１１２ 畳込み演算部
１２０ オフセット処理部
１３０ 変換部
１４０ インタリーバ
１５０ 第二符号化部
２００ 復号装置
２１０ 第二復号部
２２０ デインタリーバ
２３０ 第一復号部
２４０ インタリーバ

Claims (3)

1. ２元シンボルを入力として、２の自然数乗以外かつ３以上の自然数であるＬ元のシンボルを出力する畳込み演算を用いた符号化を行う第一符号化部と、
   前記第一符号化部によって得られた前記Ｌ元のシンボルの系列の要素に対して、時系列で値が変化するオフセットを加えるオフセット処理部と、
   前記オフセット処理部が前記オフセットを加えた前記系列をＬ次の正方行列の要素の系列に変換する変換部と、
   前記Ｌ次の正方行列の要素の系列をインタリーブするインタリーバと、
   前記インタリーバによってインタリーブされた前記要素を入力として前記Ｌ次の正方行列の要素を出力する畳込み演算を行い、当該畳込み演算の出力を当該畳込み演算の入力側へフィードバックする符号化を行う第二符号化部と、
   を備える符号化装置。
2. 符号化装置が、２元シンボルを入力として、２の自然数乗以外かつ３以上の自然数であるＬ元のシンボルを出力する畳込み演算を用いた符号化を行う第一符号化ステップと、
   前記第一符号化ステップで得られた前記Ｌ元のシンボルの系列の要素に対して、時系列で値が変化するオフセットを加えるステップと、
   前記符号化装置が、前記オフセットを加えた前記系列をＬ次の正方行列の要素の系列に変換する変換ステップと、
   前記符号化装置が、前記Ｌ次の正方行列の要素の各々をインタリーブするインタリーブステップと、
   前記符号化装置が、前記インタリーブステップでインタリーブされた前記要素を入力として前記Ｌ次の正方行列の要素を出力する畳込み演算を行い、当該畳込み演算の出力を当該畳込み演算の入力側へフィードバックする符号化を行う第二符号化ステップと、
   を備える符号化方法。
3. コンピュータに、
   ２元シンボルを入力として、２の自然数乗以外かつ３以上の自然数であるＬ元のシンボルを出力する畳込み演算を用いた符号化を行う第一符号化ステップと、
   前記第一符号化ステップで得られた前記Ｌ元のシンボルの系列の要素に対して、時系列で値が変化するオフセットを加えるステップと、
   前記オフセットを加えた前記系列をＬ次の正方行列の要素の系列に変換する変換ステップと、
   前記Ｌ次の正方行列の要素の各々をインタリーブするインタリーブステップと、
   前記インタリーブステップでインタリーブされた前記要素を入力として前記Ｌ次の正方行列の要素を出力する畳込み演算を行い、当該畳込み演算の出力を当該畳込み演算の入力側へフィードバックする符号化を行う第二符号化ステップと、
   を実行させるためのプログラム。

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