JP6769111B2 - Anomaly detection device - Google Patents

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Description

この発明は、ＦＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；電界効果トランジスタ）等の半導体スイッチング素子を含む回路の異常を検出する異常検出装置に関する。 The present invention relates to an abnormality detecting device for detecting an abnormality in a circuit including a semiconductor switching element such as a FET (Field Effect Transistor).

ＦＥＴのドレイン−ソース間に一定時間以上に亙って過大な電流が流れると、ＦＥＴの劣化や損傷を招くおそれがある。そこで、ＦＥＴのドレイン−ソース間に閾値を越える電流が流れたことを検出する過電流検出手段が用いられる場合がある。 If an excessive current flows between the drain and source of the FET for a certain period of time or longer, the FET may be deteriorated or damaged. Therefore, an overcurrent detecting means for detecting that a current exceeding the threshold value has flowed between the drain and the source of the FET may be used.

パワーエレクトロニクス等、大電流を扱う分野では、この種の過電流検出手段として、電流経路に挿入されたシャント抵抗と、このシャント抵抗の両端電圧をＡ／Ｄ変換して電流値を示すデータを出力するＡ／Ｄ変換器とからなるものが一般的である。しかし、この過電流検出手段は、Ａ／Ｄ変換に掛かる時間だけ過電流検出が遅れる問題がある。そこで、Ａ／Ｄ変換による過電流検出と、ハードウェアによる過電流検出とを併用する方法が採られる。 In fields dealing with large currents such as power electronics, as this type of overcurrent detecting means, the shunt resistor inserted in the current path and the voltage across this shunt resistor are A / D converted to output data indicating the current value. It is generally composed of an A / D converter. However, this overcurrent detecting means has a problem that the overcurrent detection is delayed by the time required for A / D conversion. Therefore, a method is adopted in which overcurrent detection by A / D conversion and overcurrent detection by hardware are used in combination.

ハードウェアによる過電流検出手段の一例として、例えば特許文献１は、ＦＥＴのドレイン−ソース間電流が増加することに伴って増加するドレイン−ソース間電圧を検出する回路を開示している。図４は、このドレイン−ソース間電圧を検出する回路の一例を示すものである。図４に示す回路では、負荷１を駆動するＦＥＴ２のドレインＤおよびソースＳ間の電圧をオペアンプおよび抵抗からなる差動増幅器３により差動増幅し、この差動増幅器３の出力電圧をコンパレータ４により閾値電圧Ｖｔｈと比較する。この回路では、過電流によりＦＥＴ２のドレインおよびソース間電圧が増加し、差動増幅器３の出力電圧が閾値電圧Ｖｔｈを越えることによりコンパレータ４の出力信号が立ち上がり、過電流が検出される。 As an example of hardware overcurrent detecting means, for example, Patent Document 1 discloses a circuit that detects a drain-source voltage that increases as the drain-source current of an FET increases. FIG. 4 shows an example of a circuit for detecting the drain-source voltage. In the circuit shown in FIG. 4, the voltage between the drain D and the source S of the FET 2 driving the load 1 is differentially amplified by the differential amplifier 3 composed of the operational amplifier and the resistor, and the output voltage of the differential amplifier 3 is differentially amplified by the comparator 4. Compare with the threshold voltage Vth. In this circuit, the voltage between the drain and the source of the FET 2 increases due to the overcurrent, and when the output voltage of the differential amplifier 3 exceeds the threshold voltage Vth, the output signal of the comparator 4 rises and the overcurrent is detected.

しかし、この特許文献１に開示の回路を例えばパワーエレクトロニクスの分野に適用した場合、次のような問題が生じる。まず、ＦＥＴ２に流れる電流が定常値である場合のＦＥＴ２のドレイン−ソース間電圧は１Ｖ程度であり、検出すべき過電流が流れた場合のＦＥＴ２のドレイン−ソース間電圧は数ボルト程度である。これに対して、ＦＥＴ２がオフ状態である場合のＦＥＴ２のドレイン−ソース間電圧は数十ボルト以上になる。従って、特許文献１に開示の回路をパワーエレクトロニクスの分野に適用するためには、高電圧に耐えられる特殊な差動増幅器３が必要になり、コストが高くなる問題がある。 However, when the circuit disclosed in Patent Document 1 is applied to, for example, the field of power electronics, the following problems occur. First, the drain-source voltage of the FET 2 is about 1 V when the current flowing through the FET 2 is a steady value, and the drain-source voltage of the FET 2 is about several volts when the overcurrent to be detected flows. On the other hand, when the FET 2 is in the off state, the drain-source voltage of the FET 2 becomes several tens of volts or more. Therefore, in order to apply the circuit disclosed in Patent Document 1 to the field of power electronics, a special differential amplifier 3 capable of withstanding a high voltage is required, which causes a problem of high cost.

このような問題を回避するための手段の一例として、図５に示す異常検出装置が考えられる。図５に示す異常検出装置では、電源ＶＤＤおよび接地線間に直列接続されたＦＥＴ２および負荷１により負荷駆動部１０が構成されている。スイッチング制御部４０は、この負荷駆動部１０のＦＥＴ２にオン／オフ切り換えのためのゲート信号を供給することにより、負荷１の駆動制御を行う。また、スイッチング制御部４０は、ＦＥＴ２のオン／オフ切り換え機能の他、ＦＥＴ２における過電流の発生等の異常を検出する異常検出部としての機能を備えている。 As an example of means for avoiding such a problem, the abnormality detection device shown in FIG. 5 can be considered. In the abnormality detection device shown in FIG. 5, the load drive unit 10 is composed of the power supply VDD, the FET 2 connected in series between the ground wires, and the load 1. The switching control unit 40 controls the drive of the load 1 by supplying a gate signal for on / off switching to the FET 2 of the load drive unit 10. Further, the switching control unit 40 has a function as an abnormality detection unit for detecting an abnormality such as an overcurrent generation in the FET 2, in addition to an on / off switching function of the FET 2.

リミッタ回路２０は、抵抗値が各々Ｒ１〜Ｒ３である抵抗２１〜２３と、ダイオード２４とにより構成されており、ＦＥＴ２のドレイン−ソース間電圧を所定範囲内に制限して出力するリミッタ機能に加えて分圧機能を備えている。ここで、抵抗２１〜２３は、電源ＶＣＣとＦＥＴ２のソースとの間に直列接続されている。電源ＶＤＤが接地を基準電位とするのに対し、この電源ＶＣＣおよび後述する閾値電圧Ｖｔｈは、ＦＥＴ２のソースの電位を基準電位としている。ダイオード２４は、アノードが抵抗２１および２２間のノードに接続され、カソードがＦＥＴ２のドレインに接続されている。そして、リミッタ回路２０では、抵抗２３の両端間電圧Ｖｃが出力信号となる。 The limiter circuit 20 is composed of resistors 21 to 23 having resistance values R1 to R3 and a diode 24, respectively, in addition to a limiter function that limits the drain-source voltage of FET 2 within a predetermined range and outputs the limiter circuit 20. It has a voltage dividing function. Here, the resistors 21 to 23 are connected in series between the power supply VCS and the source of the FET 2. While the power supply VDD uses the ground as a reference potential, the power supply VCS and the threshold voltage Vth described later use the potential of the source of the FET 2 as a reference potential. In the diode 24, the anode is connected to the node between the resistors 21 and 22, and the cathode is connected to the drain of the FET 2. Then, in the limiter circuit 20, the voltage Vc between both ends of the resistor 23 becomes an output signal.

電圧比較判定部３０はコンパレータにより構成されており、リミッタ回路２０の出力信号Ｖｃを閾値電圧Ｖｔｈと比較することにより比較結果信号ＣＯＭＰを出力する。スイッチング制御部４０は、ＦＥＴ２のオン／オフ切り換えの状況と比較結果信号ＣＯＭＰを監視することによりＦＥＴ２の過電流の検出を行う。
以上が図５に示す異常検出装置の構成の概略である。 The voltage comparison determination unit 30 is composed of a comparator, and outputs a comparison result signal COMP by comparing the output signal Vc of the limiter circuit 20 with the threshold voltage Vth. The switching control unit 40 detects the overcurrent of the FET 2 by monitoring the on / off switching status of the FET 2 and the comparison result signal COMP.
The above is the outline of the configuration of the abnormality detection device shown in FIG.

図５において、一般に電源ＶＣＣの電位と電源ＶＤＤの電位との間の関係はＶＣＣ＜ＶＤＤとされる。この例では、ダイオード２４の順方向電圧をＶＦとした場合において、ＦＥＴ２がオフ状態であるときのドレイン−ソース間電圧ＶＤＳが、電圧ＶＣＣ・（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）−ＶＦよりも高くなり、ダイオード２４がオフ状態となるように抵抗２１〜２３の抵抗値Ｒ１〜Ｒ３が定められている。ＦＥＴ２がオフ状態、ダイオード２４がオフ状態である場合には、ダイオード２４に数十ボルトの逆電圧が印加されるが、ダイオードは汎用的なものでも１００ボルト程度の耐圧を有するものが数多くあるので問題ない。そして、ダイオード２４がオフ状態である場合の抵抗２３の両端間電圧ＶｃをＶｃ１とすると、この電圧Ｖｃ１は次式により与えられる。
Ｖｃ１＝ＶＣＣ・Ｒ３／（Ｒ１＋Ｒ２＋Ｒ３） ……（１） In FIG. 5, the relationship between the potential of the power supply VCS and the potential of the power supply VDD is generally defined as VCS <VDD. In this example, when the forward voltage of the diode 24 is VF, the drain-source voltage VDS when the FET 2 is in the off state becomes higher than the voltage VCS · (R2 + R3) / (R1 + R2 + R3) −VF. The resistance values R1 to R3 of the resistors 21 to 23 are set so that the diode 24 is turned off. When the FET 2 is off and the diode 24 is off, a reverse voltage of several tens of volts is applied to the diode 24. However, many general-purpose diodes have a withstand voltage of about 100 volts. no problem. Then, assuming that the voltage Vc between both ends of the resistor 23 when the diode 24 is in the off state is Vc1, this voltage Vc1 is given by the following equation.
Vc1 = VCS ・ R3 / (R1 + R2 + R3) …… (1)

ＦＥＴ２のドレイン−ソース間電圧ＶＤＳが電圧ＶＣＣ・（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）−ＶＦよりも低くなると、ダイオード２４がオン状態となる。この場合の抵抗２３の両端間電圧ＶｃをＶｃ２とすると、この電圧Ｖｃ２は、次式に示すようにＦＥＴ２のドレイン−ソース間電圧ＶＤＳを分圧した電圧となる。
Ｖｃ２＝（ＶＦ＋ＶＤＳ）・Ｒ３／（Ｒ２＋Ｒ３） ……（２） When the drain-source voltage VDS of the FET 2 becomes lower than the voltage VCS · (R2 + R3) / (R1 + R2 + R3) −VF, the diode 24 is turned on. Assuming that the voltage Vc between both ends of the resistor 23 in this case is Vc2, this voltage Vc2 is a voltage obtained by dividing the drain-source voltage VDS of the FET 2 as shown in the following equation.
Vc2 = (VF + VDS) ・ R3 / (R2 + R3) …… (2)

このようにリミッタ回路２０は、ＦＥＴ２のドレイン−ソース間電圧ＶＤＳが電圧ＶＣＣ・（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）−ＶＦよりも低い範囲内において、ドレイン−ソース間電圧ＶＤＳを上記式（２）に従って分圧して出力する。 In this way, the limiter circuit 20 divides the drain-source voltage VDS according to the above equation (2) within a range in which the drain-source voltage VDS of the FET 2 is lower than the voltage VCS · (R2 + R3) / (R1 + R2 + R3) -VF. Press and output.

電圧比較判定部３０に与えられる閾値電圧Ｖｔｈおよび抵抗値Ｒ１〜Ｒ３は、ＦＥＴ２がオフ状態であるときのリミッタ回路２０の出力電圧Ｖｃ１と、ＦＥＴ２がオン状態であり、定常値の電流が流れているときのリミッタ回路２０の出力電圧Ｖｃ２と、閾値電圧Ｖｔｈとの間に、Ｖｃ２＜Ｖｔｈ＜Ｖｃ１という関係が成立するように定められている。 The threshold voltage Vth and resistance values R1 to R3 given to the voltage comparison determination unit 30 are the output voltage Vc1 of the limiter circuit 20 when the FET 2 is in the off state, and the steady value current flows when the FET 2 is in the on state. It is defined that the relationship Vc2 <Vth <Vc1 is established between the output voltage Vc2 of the limiter circuit 20 and the threshold voltage Vth at the time.

図５に示す異常検出装置において、ＦＥＴ２がオン状態であるときに、ＦＥＴ２に流れる電流の増加に伴ってドレイン−ソース間電圧ＶＤＳが増加すると、リミッタ回路２０の出力電圧Ｖｃ２もドレイン−ソース間電圧ＶＤＳに連動して増加する（上記式（２）参照）。そして、ＦＥＴ２に過電流が流れ、リミッタ回路２０の出力電圧Ｖｃ２が閾値電圧Ｖｔｈを越えると、電圧比較判定部３０の出力信号ＣＯＭＰのレベルが反転する。これによりスイッチング制御部４０は、ＦＥＴ２に過電流が流れたことを検出する。 In the abnormality detection device shown in FIG. 5, when the drain-source voltage VDS increases as the current flowing through the FET 2 increases when the FET 2 is in the ON state, the output voltage Vc2 of the limiter circuit 20 also becomes the drain-source voltage. It increases in conjunction with VDS (see equation (2) above). Then, when an overcurrent flows through the FET 2 and the output voltage Vc2 of the limiter circuit 20 exceeds the threshold voltage Vth, the level of the output signal COMP of the voltage comparison determination unit 30 is inverted. As a result, the switching control unit 40 detects that an overcurrent has flowed through the FET 2.

図６は図５に示す異常検出装置の動作例を示す波形図である。図６において横軸は時間軸であり、縦軸は電圧値である。図６にはＦＥＴ２がオフ状態からオン状態に転じ、再びオフ状態に戻る過程におけるリミッタ回路２０の出力電圧Ｖｃの波形が示されている。 FIG. 6 is a waveform diagram showing an operation example of the abnormality detection device shown in FIG. In FIG. 6, the horizontal axis is the time axis and the vertical axis is the voltage value. FIG. 6 shows the waveform of the output voltage Vc of the limiter circuit 20 in the process in which the FET 2 changes from the off state to the on state and returns to the off state again.

図６において、時刻ｔ０から時刻ｔ１までの期間は、ＦＥＴ２をオフさせるゲート信号がＦＥＴ２に供給される。このため、スイッチング制御部４０は、電圧比較判定部３０が出力する比較結果信号ＣＯＭＰをマスクする。従って、この期間、Ｖｃ２＞Ｖｔｈである電圧Ｖｃ２がリミッタ回路２０から出力されて比較結果信号ＣＯＭＰがＨレベルとなっても、スイッチング制御部４０は、これを無視し、異常（過電流）に関する判定を行わない。 In FIG. 6, a gate signal for turning off the FET 2 is supplied to the FET 2 during the period from the time t0 to the time t1. Therefore, the switching control unit 40 masks the comparison result signal COMP output by the voltage comparison determination unit 30. Therefore, even if the voltage Vc2 in which Vc2> Vth is output from the limiter circuit 20 and the comparison result signal COMP becomes H level during this period, the switching control unit 40 ignores this and determines the abnormality (overcurrent). Do not do.

時刻ｔ１になると、ＦＥＴ２をオンさせるゲート信号がＦＥＴ２に供給される。しかし、ＦＥＴ２がオン状態になったとしても、ＦＥＴ２のドレイン−ソース間電圧が、リミッタ回路２０の出力電圧Ｖｃを上記電圧Ｖｃ２（＜Ｖｔｈ）に低下させ得る十分に低い電圧になるまでには時間が掛かる。そこで、スイッチング制御部４０は、時刻ｔ１以降、このＦＥＴ２のドレイン−ソース間電圧を十分に低い電圧にするための所要時間Ｔｍが経過する時刻ｔ２までの期間を引き続きマスク期間とする。この時刻ｔ１から時刻ｔ２までのマスク期間、スイッチング制御部４０は、比較結果信号ＣＯＭＰを無視し、異常（過電流）に関する判定を行わない。 At time t1, a gate signal for turning on the FET 2 is supplied to the FET 2. However, even if the FET 2 is turned on, it takes time for the drain-source voltage of the FET 2 to become a sufficiently low voltage that can reduce the output voltage Vc of the limiter circuit 20 to the voltage Vc2 (<Vth). Is hung. Therefore, the switching control unit 40 continues to set the period from the time t1 to the time t2 when the required time Tm for lowering the drain-source voltage of the FET 2 to a sufficiently low voltage elapses as the mask period. During the mask period from time t1 to time t2, the switching control unit 40 ignores the comparison result signal COMP and does not make a determination regarding an abnormality (overcurrent).

時刻ｔ２以降、ＦＥＴ２をオフさせるゲート信号がＦＥＴ２に供給される時刻ｔ３までの期間は、過電流検出期間となる。この過電流検出期間において、スイッチング制御部４０は、比較結果信号ＣＯＭＰに基づいて、異常（過電流）に関する判定を行う。 After the time t2, the period until the time t3 when the gate signal for turning off the FET 2 is supplied to the FET 2 is the overcurrent detection period. In this overcurrent detection period, the switching control unit 40 makes a determination regarding an abnormality (overcurrent) based on the comparison result signal COMP.

図６に示す例では、過電流検出期間において、リミッタ回路２０の出力電圧Ｖｃは、閾値電圧Ｖｔｈよりも低いため、比較結果信号ＣＯＭＰはＬレベルとなる。従って、スイッチング制御部４０は、異常（過電流）が発生していない旨の判定を行う。 In the example shown in FIG. 6, since the output voltage Vc of the limiter circuit 20 is lower than the threshold voltage Vth during the overcurrent detection period, the comparison result signal COMP becomes the L level. Therefore, the switching control unit 40 determines that no abnormality (overcurrent) has occurred.

しかし、過電流検出期間において、ＦＥＴ２に過電流が流れてドレイン−ソース間電圧ＶＤＳが増加し、リミッタ回路２０の出力電圧Ｖｃ＝Ｖｃ２が閾値電圧Ｖｔｈを越えると、比較結果信号ＣＯＭＰはＨレベルとなる。これによりスイッチング制御部４０は、異常（過電流）が発生した旨の判定を行い、何等かの保護動作を起動する。 However, during the overcurrent detection period, when an overcurrent flows through the FET 2, the drain-source voltage VDS increases, and the output voltage Vc = Vc2 of the limiter circuit 20 exceeds the threshold voltage Vth, the comparison result signal COMP becomes H level. Become. As a result, the switching control unit 40 determines that an abnormality (overcurrent) has occurred, and activates some kind of protection operation.

過電流検出期間において異常（過電流）が発生した旨の判定が行われることなく時刻ｔ３になると、ＦＥＴ２をオフさせるゲート信号がＦＥＴ２に供給される。これによりマスク期間となり、スイッチング制御部４０は、比較結果信号ＣＯＭＰを無視し、異常（過電流）に関する判定を行わない。 When the time t3 is reached without determining that an abnormality (overcurrent) has occurred during the overcurrent detection period, a gate signal for turning off the FET 2 is supplied to the FET 2. As a result, the mask period is reached, and the switching control unit 40 ignores the comparison result signal COMP and does not make a determination regarding an abnormality (overcurrent).

図７は、以上の動作を実現するためのスイッチング制御部４０の制御フローを示すフローチャートである。 FIG. 7 is a flowchart showing a control flow of the switching control unit 40 for realizing the above operation.

まず、スイッチング制御部４０は、ＦＥＴ２をオンさせるタイミングになったか否かを判断する（ステップＳ１）。このステップＳ１の判断結果が「ＮＯ」である間、スイッチング制御部４０は、同ステップＳ１の判断を繰り返す。 First, the switching control unit 40 determines whether or not it is time to turn on the FET 2 (step S1). While the determination result in step S1 is "NO", the switching control unit 40 repeats the determination in step S1.

ステップＳ１の判断結果が「ＹＥＳ」になると、スイッチング制御部４０は、ＦＥＴ２をオンさせるゲート信号のＦＥＴ２への供給を開始する（ステップＳ２）。次にスイッチング制御部４０は、図６の時間Ｔｍが経過したか否かを判断する（ステップＳ３）。スイッチング制御部４０は、ステップＳ３の判断結果が「ＮＯ」である間、同ステップＳ３の判断を繰り返す。 When the determination result in step S1 becomes "YES", the switching control unit 40 starts supplying the gate signal for turning on the FET 2 to the FET 2 (step S2). Next, the switching control unit 40 determines whether or not the time Tm of FIG. 6 has elapsed (step S3). The switching control unit 40 repeats the determination in step S3 while the determination result in step S3 is “NO”.

ステップＳ３の判断結果が「ＹＥＳ」になると、スイッチング制御部４０は、比較結果信号ＣＯＭＰがＬレベルか否か、すなわち、リミッタ回路２０の出力電圧Ｖｃが閾値電圧Ｖｔｈより低いか否かを判断する（ステップＳ４）。 When the determination result in step S3 becomes "YES", the switching control unit 40 determines whether or not the comparison result signal COMP is at the L level, that is, whether or not the output voltage Vc of the limiter circuit 20 is lower than the threshold voltage Vth. (Step S4).

このステップＳ４の判断結果が「ＹＥＳ」である場合、スイッチング制御部４０は、ＦＥＴ２をオフさせるタイミングになったか否かを判断する（ステップＳ５）。そして、このステップＳ５の判断結果が「ＮＯ」である場合、スイッチング制御部４０は、ステップＳ４の処理を再び実行する。 If the determination result in step S4 is "YES", the switching control unit 40 determines whether or not it is time to turn off the FET 2 (step S5). Then, when the determination result in step S5 is "NO", the switching control unit 40 executes the process of step S4 again.

ステップＳ４の判断結果が「ＮＯ」になることなく、ステップＳ４およびＳ５の各判断が繰り返され、ステップＳ５の判断結果が「ＹＥＳ」になると、スイッチング制御部４０は、ＦＥＴ２をオフさせるゲート信号をＦＥＴ２に供給する（ステップＳ６）。そして、スイッチング制御部４０の処理はステップＳ１に戻る。 Each of the determinations of steps S4 and S5 is repeated without the determination result of step S4 becoming "NO", and when the determination result of step S5 becomes "YES", the switching control unit 40 sends a gate signal for turning off the FET 2. Supply to FET 2 (step S6). Then, the process of the switching control unit 40 returns to step S1.

ＦＥＴ２がオンの状態において、ＦＥＴ２に過電流が流れ、リミッタ回路２０の出力電圧Ｖｃが閾値電圧Ｖｔｈを越え、比較結果信号ＣＯＭＰがＨレベルになると、ステップＳ４の判断結果が「ＮＯ」となる。 When the FET 2 is on, an overcurrent flows through the FET 2, the output voltage Vc of the limiter circuit 20 exceeds the threshold voltage Vth, and the comparison result signal COMP reaches the H level, the determination result in step S4 becomes “NO”.

この場合、スイッチング制御部４０は、過電流が発生した旨を検出し（ステップＳ７）、何等かの保護動作を起動する（ステップＳ８）。具体的には、スイッチング制御部４０は、ＦＥＴ２を所定時間以上に亙ってオフさせる。
以上がスイッチング制御部４０の制御フローである。 In this case, the switching control unit 40 detects that an overcurrent has occurred (step S7) and activates some kind of protection operation (step S8). Specifically, the switching control unit 40 turns off the FET 2 for a predetermined time or longer.
The above is the control flow of the switching control unit 40.

特開２０１２−１０９９１２号公報Japanese Unexamined Patent Publication No. 2012-109912

ところで、上述した図５の異常検出装置は、例えばダイオード２４の開放故障等によって、ダイオード２４を経由する電流経路が遮断された場合に、リミッタ回路２０の出力信号Ｖｃが閾値電圧Ｖｔｈよりも高い電圧に固定された状態になるので、ＦＥＴ２に過電流が流れなくても、スイッチング制御部４０が過電流発生の誤検出を行う問題がある。 By the way, in the above-mentioned abnormality detection device of FIG. 5, when the current path passing through the diode 24 is interrupted due to, for example, an open failure of the diode 24, the output signal Vc of the limiter circuit 20 is higher than the threshold voltage Vth. Therefore, there is a problem that the switching control unit 40 erroneously detects the occurrence of overcurrent even if the overcurrent does not flow through the FET 2.

また、図５に示す異常検出装置において負荷１が誘導負荷である場合に、ＦＥＴ２をオフさせるゲート信号が与えられているにも拘わらずＦＥＴ２がオンとなる動作異常（誤点呼）が起きる可能性がある。 Further, in the abnormality detection device shown in FIG. 5, when the load 1 is an inductive load, there is a possibility that an operation abnormality (erroneous roll call) in which the FET 2 is turned on occurs even though a gate signal for turning off the FET 2 is given. There is.

ここで、負荷１が例えば３相誘導電動機の１相の巻線であり、ＦＥＴ２がインバータ主回路の１つの上アームのＦＥＴであり、このＦＥＴ２に誤点弧が生じたとする。この場合において、ＦＥＴ２が属する上アームと同一相の下アームのＦＥＴがオン状態であれば、下アームのＦＥＴについての過電流検出により上アームのＦＥＴ２の誤点弧を検出することが可能である。 Here, it is assumed that the load 1 is, for example, a one-phase winding of a three-phase induction motor, the FET 2 is an FET of one upper arm of the inverter main circuit, and an erroneous arc occurs in this FET 2. In this case, if the FET of the lower arm having the same phase as the upper arm to which the FET 2 belongs is in the ON state, it is possible to detect the erroneous arc of the FET 2 of the upper arm by detecting the overcurrent of the FET of the lower arm. ..

しかし、ＦＥＴ２が属する上アームと別の相の下アームのＦＥＴがオン状態である場合には、上下各アームのＦＥＴに過電流が生じることはないため、上アームのＦＥＴ２の誤点弧を検出することができない。このように図５に示す異常検出装置は、ＦＥＴ２における過電流の発生以外の異常が発生した場合にその検出を行うことができない問題がある。 However, when the FET of the upper arm to which the FET 2 belongs and the FET of the lower arm of a different phase are in the ON state, an overcurrent does not occur in the FETs of the upper and lower arms, so that an erroneous arc of the FET 2 of the upper arm is detected. Can not do it. As described above, the abnormality detecting device shown in FIG. 5 has a problem that it cannot detect an abnormality other than the occurrence of an overcurrent in the FET 2.

この発明は、以上のような事情に鑑みてなされたものであり、その第１の目的は、リミッタ回路の開放故障を過電流の発生と誤認することなく半導体スイッチング素子における過電流の発生を検出することができる異常検出装置を提供することにある。また、この発明の第２の目的は、半導体スイッチング素子の誤点弧等、過電流の発生以外の異常を検出することができる異常検出装置を提供することにある。 The present invention has been made in view of the above circumstances, and the first object thereof is to detect the occurrence of an overcurrent in a semiconductor switching element without misidentifying an open failure of a limiter circuit as the occurrence of an overcurrent. The purpose is to provide an abnormality detection device that can be used. A second object of the present invention is to provide an abnormality detection device capable of detecting an abnormality other than the occurrence of an overcurrent, such as an erroneous ignition of a semiconductor switching element.

この発明は、半導体スイッチング素子の両端間の電圧を所定範囲内に制限して出力するリミッタ回路と、第１の閾値電圧および前記第１の閾値電圧よりも高い第２の閾値電圧と前記リミッタ回路の出力電圧との比較結果に基づいて異常検出を行う手段であって、前記半導体スイッチング素子をオンにする制御が開始されてから所定時間が経過したときに前記リミッタ回路の出力電圧が前記第２の閾値電圧よりも低く、かつ、前記半導体スイッチング素子をオンにする制御が行われている間に前記リミッタ回路の出力電圧が前記第１の閾値電圧よりも高い場合に、前記半導体スイッチング素子における過電流の発生を検出する異常検出手段とを具備することを特徴とする異常検出装置を提供する。 The present invention comprises a limiter circuit that limits the voltage between both ends of a semiconductor switching element within a predetermined range and outputs a limiter circuit, a first threshold voltage, a second threshold voltage higher than the first threshold voltage, and the limiter circuit. It is a means for detecting an abnormality based on the comparison result with the output voltage of the above, and when a predetermined time elapses from the start of the control to turn on the semiconductor switching element, the output voltage of the limiter circuit becomes the second. When the output voltage of the limiter circuit is higher than the first threshold voltage while the control to turn on the semiconductor switching element is being performed, the threshold voltage of the semiconductor switching element is higher than the threshold voltage of the first threshold voltage. Provided is an abnormality detecting device including an abnormality detecting means for detecting the generation of a current.

この異常検出装置において、半導体スイッチング素子をオンにする制御が開始されてから所定時間が経過したときにリミッタ回路の出力電圧が第２の閾値電圧よりも低い場合、リミッタ回路に開放故障は発生していないと考えられる。そして、半導体スイッチング素子をオンにする制御が行われている間に、リミッタ回路の出力電圧が第１の閾値電圧よりも高い場合には、半導体スイッチング素子に過電流が発生していると考えられる。従って、この異常検出装置によれば、リミッタ回路の開放故障を過電流の発生と誤認することなく半導体スイッチング素子における過電流の発生を検出することができる。 In this abnormality detection device, if the output voltage of the limiter circuit is lower than the second threshold voltage when a predetermined time has elapsed since the control for turning on the semiconductor switching element was started, an open failure occurs in the limiter circuit. It is considered that it is not. If the output voltage of the limiter circuit is higher than the first threshold voltage while the control to turn on the semiconductor switching element is being performed, it is considered that an overcurrent has occurred in the semiconductor switching element. .. Therefore, according to this abnormality detection device, it is possible to detect the occurrence of an overcurrent in the semiconductor switching element without erroneously recognizing the open failure of the limiter circuit as the occurrence of an overcurrent.

好ましい態様において、前記異常検出手段は、前記半導体スイッチング素子をオンにする制御が開始されてから所定時間が経過したときに前記リミッタ回路の出力電圧が前記第２の閾値電圧を越えている場合に、前記リミッタ回路における開放故障の発生を検出する。 In a preferred embodiment, the abnormality detecting means is used when the output voltage of the limiter circuit exceeds the second threshold voltage when a predetermined time has elapsed since the control for turning on the semiconductor switching element was started. , The occurrence of an open failure in the limiter circuit is detected.

この態様によれば、半導体スイッチング素子における過電流の発生に加えて、リミッタ回路における開放故障の発生を検出することができる。 According to this aspect, in addition to the occurrence of overcurrent in the semiconductor switching element, the occurrence of open failure in the limiter circuit can be detected.

他の好ましい態様において、前記異常検出手段は、前記半導体スイッチング素子をオフにする制御が行われている間に、前記リミッタ回路の出力電圧が前記第２の閾値電圧よりも低く、かつ、前記第１の閾値電圧よりも高い場合に、前記半導体スイッチング素子における誤点弧の発生を検出する。 In another preferred embodiment, the abnormality detecting means has an output voltage of the limiter circuit lower than the second threshold voltage while the control for turning off the semiconductor switching element is being performed, and the first is said. When the voltage is higher than the threshold voltage of 1, the occurrence of an erroneous arc in the semiconductor switching element is detected.

この態様によれば、半導体スイッチング素子における過電流の発生に加えて、半導体スイッチング素子における誤点弧の発生を検出することができる。 According to this aspect, in addition to the occurrence of an overcurrent in the semiconductor switching element, the occurrence of an erroneous arc in the semiconductor switching element can be detected.

他の好ましい態様において、前記異常検出手段は、前記半導体スイッチング素子をオフにする制御が行われている間に、前記リミッタ回路の出力電圧が前記第１の閾値電圧よりも低い場合に、前記半導体スイッチング素子における短絡故障の発生を検出する。 In another preferred embodiment, the abnormality detecting means performs the semiconductor when the output voltage of the limiter circuit is lower than the first threshold voltage while the control for turning off the semiconductor switching element is being performed. Detects the occurrence of a short circuit failure in the switching element.

この態様によれば、半導体スイッチング素子における過電流の発生に加えて、半導体スイッチング素子における短絡故障の発生を検出することができる。 According to this aspect, in addition to the occurrence of overcurrent in the semiconductor switching element, the occurrence of short-circuit failure in the semiconductor switching element can be detected.

以上のように、この発明によれば、リミッタ回路の開放故障を過電流の発生と誤認することなく半導体スイッチング素子における過電流の発生を検出することができる。また、この発明によれば、半導体スイッチング素子の誤点弧等、過電流の発生以外の異常を検出することができる。 As described above, according to the present invention, it is possible to detect the occurrence of overcurrent in the semiconductor switching element without erroneously recognizing the open failure of the limiter circuit as the occurrence of overcurrent. Further, according to the present invention, it is possible to detect an abnormality other than the occurrence of an overcurrent, such as an erroneous ignition of a semiconductor switching element.

この発明の一実施形態である異常検出装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the abnormality detection apparatus which is one Embodiment of this invention. 同実施形態の動作例を示す波形図である。It is a waveform figure which shows the operation example of the same embodiment. 同実施形態の制御フローを示すフローチャートである。It is a flowchart which shows the control flow of the same embodiment. 特許文献１に開示された過電流検出のための回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the circuit for overcurrent detection disclosed in Patent Document 1. 従来の異常検出装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional abnormality detection apparatus. 同異常検出装置の動作例を示す波形図である。It is a waveform figure which shows the operation example of the abnormality detection apparatus. 同異常検出装置の制御フローを示すフローチャートである。It is a flowchart which shows the control flow of the abnormality detection apparatus.

以下、図面を参照し、この発明の実施形態について説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１はこの発明の一実施形態である異常検出装置の構成を示す回路である。図１において、負荷駆動部１０およびリミッタ回路２０は、前掲図５のものと同様である。本実施形態による異常検出装置では、前掲図５の電圧比較判定部３０が２個の電圧比較判定部３１および３２に置き換えられ、スイッチング制御部４０がスイッチング制御部４０Ａに置き換えられている。 FIG. 1 is a circuit showing a configuration of an abnormality detection device according to an embodiment of the present invention. In FIG. 1, the load drive unit 10 and the limiter circuit 20 are the same as those in FIG. 5 above. In the abnormality detection device according to the present embodiment, the voltage comparison determination unit 30 shown in FIG. 5 above is replaced by the two voltage comparison determination units 31 and 32, and the switching control unit 40 is replaced by the switching control unit 40A.

図１において、電圧比較判定部３１は、リミッタ回路２０の出力電圧Ｖｃを第１の閾値電圧Ｖｔｈ１と比較することにより比較結果信号ＣＯＭＰ１を出力する。電圧比較判定部３２は、リミッタ回路２０の出力電圧Ｖｃを第１の閾値電圧Ｖｔｈ１よりも大きい第２の閾値電圧Ｖｔｈ２と比較することにより比較結果信号ＣＯＭＰ２を出力する。スイッチング制御部４０Ａは、負荷駆動部１０のＦＥＴ２のオン／オフ切り換え機能の他、ＦＥＴ２のオン／オフ切り換えの状況と比較結果信号ＣＯＭＰ１およびＣＯＭＰ２を監視することによりＦＥＴ２における過電流の発生等の異常の検出を行う異常検出部としての機能を備えている。 In FIG. 1, the voltage comparison determination unit 31 outputs a comparison result signal COMP1 by comparing the output voltage Vc of the limiter circuit 20 with the first threshold voltage Vth1. The voltage comparison determination unit 32 outputs the comparison result signal COMP2 by comparing the output voltage Vc of the limiter circuit 20 with the second threshold voltage Vth2 which is larger than the first threshold voltage Vth1. In addition to the on / off switching function of the FET 2 of the load drive unit 10, the switching control unit 40A monitors the on / off switching status of the FET 2 and the comparison result signals COMP1 and COMP2 to cause an abnormality such as an overcurrent in the FET 2. It has a function as an abnormality detection unit that detects.

本実施形態において、第１の閾値電圧Ｖｔｈ１および第２の閾値電圧Ｖｔｈ２は、次の条件を満たすように定められている。
ａ．オン状態である正常なＦＥＴ２（過電流の発生していないＦＥＴ２）のドレイン−ソース間電圧ＶＤＳを前掲式（２）に代入して得られるリミッタ回路２０の出力電圧Ｖｃ２が第１の閾値電圧Ｖｔｈ１よりも低いこと。
ｂ．オン状態であるＦＥＴ２に過電流が発生したときのドレイン−ソース間電圧ＶＤＳを前掲式（２）に代入して得られるリミッタ回路２０の出力電圧Ｖｃ２が第１の閾値電圧Ｖｔｈ１よりも高いこと。
ｃ．ダイオード２４がオフ状態である場合のリミッタ回路２０の出力電圧Ｖｃ（前掲式（１）参照）が第２の閾値電圧Ｖｔｈ２よりも高いこと。
ｄ．誤点弧が生じたときのＦＥＴ２のドレイン−ソース間電圧ＶＤＳを前掲式（２）に代入して得られるリミッタ回路２０の出力電圧Ｖｃ２が第１の閾値電圧Ｖｔｈ１よりも高く、かつ、第２の閾値電圧Ｖｔｈ２よりも低いこと。
ｅ．短絡故障が生じたときのＦＥＴ２のドレイン−ソース間電圧ＶＤＳを前掲式（２）に代入して得られるリミッタ回路２０の出力電圧Ｖｃ２が第１の閾値電圧Ｖｔｈ１よりも低いこと。 In the present embodiment, the first threshold voltage Vth1 and the second threshold voltage Vth2 are defined so as to satisfy the following conditions.
a. The output voltage Vc2 of the limiter circuit 20 obtained by substituting the drain-source voltage VDS of the normal FET 2 (FET 2 in which no overcurrent is generated) in the ON state into the above equation (2) is the first threshold voltage Vth1. Be lower than.
b. The output voltage Vc2 of the limiter circuit 20 obtained by substituting the drain-source voltage VDS when an overcurrent occurs in the FET 2 in the ON state into the above equation (2) is higher than the first threshold voltage Vth1.
c. The output voltage Vc of the limiter circuit 20 (see the above equation (1)) when the diode 24 is in the off state is higher than the second threshold voltage Vth2.
d. The output voltage Vc2 of the limiter circuit 20 obtained by substituting the drain-source voltage VDS of the FET 2 when an erroneous arc occurs into the above equation (2) is higher than the first threshold voltage Vth1 and the second It is lower than the threshold voltage Vth2 of.
e. The output voltage Vc2 of the limiter circuit 20 obtained by substituting the drain-source voltage VDS of the FET 2 when a short-circuit failure occurs into the above equation (2) is lower than the first threshold voltage Vth1.

図２は本実施形態の動作例を示す波形図である。図２において横軸は時間軸であり、縦軸は電圧値である。図２にはＦＥＴ２がオフ状態からオン状態に転じ、再びオフ状態に戻る過程におけるリミッタ回路２０の出力電圧Ｖｃの波形が示されている。 FIG. 2 is a waveform diagram showing an operation example of the present embodiment. In FIG. 2, the horizontal axis is the time axis and the vertical axis is the voltage value. FIG. 2 shows the waveform of the output voltage Vc of the limiter circuit 20 in the process in which the FET 2 changes from the off state to the on state and returns to the off state again.

図２において、時刻ｔ１０から時刻ｔ１１までの期間は、ＦＥＴ２をオフさせるゲート信号がＦＥＴ２に供給される。このため、スイッチング制御部４０Ａは、比較結果信号ＣＯＭＰ１およびＣＯＭＰ２を監視することにより、ＦＥＴ２に誤点弧または短絡故障が発生したか否かの判定を行う。 In FIG. 2, a gate signal for turning off the FET 2 is supplied to the FET 2 during the period from the time t10 to the time t11. Therefore, the switching control unit 40A monitors the comparison result signals COMP1 and COMP2 to determine whether or not an erroneous arc or short-circuit failure has occurred in the FET 2.

具体的には、スイッチング制御部４０Ａは、比較結果信号ＣＯＭＰ２がＬレベル、かつ、比較結果信号ＣＯＭＰ１がＨレベル、すなわち、リミッタ回路２０の出力電圧Ｖｃが第２の閾値電圧Ｖｔｈ２より低く、かつ、第１の閾値電圧Ｖｔｈ１よりも高い場合にＦＥＴ２に誤点弧が発生したことを検出する。また、スイッチング制御部４０Ａは、比較結果信号ＣＯＭＰ２がＬレベル、かつ、比較結果信号ＣＯＭＰ１がＬレベル、すなわち、リミッタ回路２０の出力電圧Ｖｃが第１の閾値電圧Ｖｔｈ１よりも低い場合にＦＥＴ２に短絡故障が発生したことを検出する。 Specifically, in the switching control unit 40A, the comparison result signal COMP2 is at the L level and the comparison result signal COMP1 is at the H level, that is, the output voltage Vc of the limiter circuit 20 is lower than the second threshold voltage Vth2, and When the voltage is higher than the first threshold voltage Vth1, it is detected that an erroneous ignition has occurred in the FET 2. Further, the switching control unit 40A short-circuits to FET 2 when the comparison result signal COMP2 is at the L level and the comparison result signal COMP1 is at the L level, that is, when the output voltage Vc of the limiter circuit 20 is lower than the first threshold voltage Vth1. Detect that a failure has occurred.

ＦＥＴ２をオンにする制御が開始される時刻ｔ１１から所定の時間Ｔｍ１が経過する時刻ｔ１２までの期間、スイッチング制御部４０Ａは、比較結果信号ＣＯＭＰ１およびＣＯＭＰ２をマスクし、異常に関する判定を行わない。 During the period from the time t11 when the control to turn on the FET 2 is started to the time t12 when the predetermined time Tm1 elapses, the switching control unit 40A masks the comparison result signals COMP1 and COMP2 and does not determine the abnormality.

時刻ｔ１２から所定の時間Ｔｍ２が経過する時刻ｔ１３までの期間、スイッチング制御部４０Ａは、比較結果信号ＣＯＭＰ２に基づき、リミッタ回路２０の開放故障（具体的にはダイオード２４の開放故障）に関する判定を行う。具体的には、スイッチング制御部４０Ａは、例えば時刻ｔ１２において、比較結果信号ＣＯＭＰ２がＨレベルである場合、すなわち、リミッタ回路２０の出力電圧Ｖｃが第２の閾値電圧Ｖｔｈ２より高い場合に、リミッタ回路２０に開放故障が発生したことを検出する。 During the period from the time t12 to the time t13 when the predetermined time Tm2 elapses, the switching control unit 40A determines the opening failure of the limiter circuit 20 (specifically, the opening failure of the diode 24) based on the comparison result signal COMP2. .. Specifically, the switching control unit 40A receives, for example, at time t12, when the comparison result signal COMP2 is at H level, that is, when the output voltage Vc of the limiter circuit 20 is higher than the second threshold voltage Vth2, the limiter circuit It is detected that an open failure has occurred in 20.

時刻ｔ１３以降、ＦＥＴ２をオフにする制御が開始される時刻ｔ１４までの期間、スイッチング制御部４０Ａは、比較結果信号ＣＯＭＰ１に基づき、ＦＥＴ２における過電流の発生に関する判定を行う。具体的には、スイッチング制御部４０Ａは、時刻ｔ１３から時刻ｔ１４までの間、比較結果信号ＣＯＭＰ１がＨレベルになった場合、すなわち、リミッタ回路２０の出力電圧Ｖｃが第１の閾値電圧Ｖｔｈ１より高くなった場合に、ＦＥＴ２に過電流が発生したことを検出する。 After the time t13, during the period until the time t14 when the control to turn off the FET 2 is started, the switching control unit 40A determines the occurrence of an overcurrent in the FET 2 based on the comparison result signal COMP1. Specifically, in the switching control unit 40A, when the comparison result signal COMP1 reaches the H level from time t13 to time t14, that is, the output voltage Vc of the limiter circuit 20 is higher than the first threshold voltage Vth1. When this happens, it is detected that an overcurrent has occurred in the FET 2.

ＦＥＴ２をオフにする制御が開始される時刻ｔ１４から所定の時間Ｔｍ３が経過する時刻ｔ１５までの期間、スイッチング制御部４０Ａは、比較結果信号ＣＯＭＰ１およびＣＯＭＰ２をマスクし、異常に関する判定を行わない。 During the period from the time t14 when the control to turn off the FET 2 is started to the time t15 when the predetermined time Tm3 elapses, the switching control unit 40A masks the comparison result signals COMP1 and COMP2 and does not determine the abnormality.

そして、時刻ｔ１５以降のＦＥＴ２をオフさせる制御が行われる期間、スイッチング制御部４０Ａは、上述と同様、比較結果信号ＣＯＭＰ１およびＣＯＭＰ２を監視することにより、ＦＥＴ２に誤点弧または短絡故障が発生したか否かの判定を行う。 Then, during the period in which the control for turning off the FET 2 is performed after the time t15, the switching control unit 40A monitors the comparison result signals COMP1 and COMP2 in the same manner as described above, so that the FET 2 has an erroneous arc or a short-circuit failure. Judge whether or not.

図３は、以上の動作を実現するためのスイッチング制御部４０Ａの制御フローを示すフローチャートである。 FIG. 3 is a flowchart showing a control flow of the switching control unit 40A for realizing the above operation.

まず、スイッチング制御部４０Ａは、ＦＥＴ２をオンさせるタイミングになったか否かを判断する（ステップＳ１１）。このステップＳ１１の判断結果が「ＮＯ」である場合、スイッチング制御部４０Ａは、比較結果信号ＣＯＭＰ２がＬレベルか否か、すなわち、リミッタ回路２０の出力電圧Ｖｃが第２の閾値電圧Ｖｔｈ２より低いか否かを判断する（ステップＳ１２）。このステップＳ１２の判断結果が「ＮＯ」である場合、スイッチング制御部４０Ａの処理はステップＳ１１に戻る。従って、ＦＥＴ２をオンさせる制御を開始するタイミングになっておらず、かつ、リミッタ回路２０の出力電圧Ｖｃが第２の閾値電圧Ｖｔｈ２より高い場合には、ステップＳ１１およびＳ１２が繰り返される。 First, the switching control unit 40A determines whether or not it is time to turn on the FET 2 (step S11). When the determination result in step S11 is "NO", the switching control unit 40A determines whether the comparison result signal COMP2 is at the L level, that is, whether the output voltage Vc of the limiter circuit 20 is lower than the second threshold voltage Vth2. It is determined whether or not (step S12). If the determination result in step S12 is "NO", the process of the switching control unit 40A returns to step S11. Therefore, if it is not the timing to start the control to turn on the FET 2 and the output voltage Vc of the limiter circuit 20 is higher than the second threshold voltage Vth2, steps S11 and S12 are repeated.

ステップＳ１１からステップＳ１２に進んだとき、ステップＳ１２の判断結果が「ＹＥＳ」になると、スイッチング制御部４０Ａは、比較結果信号ＣＯＭＰ１がＬレベルか否か、すなわち、リミッタ回路２０の出力電圧Ｖｃが第１の閾値電圧Ｖｔｈ１より低いか否かを判断する（ステップＳ１３）。 When the determination result in step S12 becomes "YES" when the process proceeds from step S11 to step S12, the switching control unit 40A determines whether or not the comparison result signal COMP1 is at the L level, that is, the output voltage Vc of the limiter circuit 20 is the first. It is determined whether or not it is lower than the threshold voltage Vth1 of 1 (step S13).

このステップＳ１３の判断結果が「ＮＯ」である場合、スイッチング制御部４０Ａは、ＦＥＴ２に誤点弧が発生したことを検出し（ステップＳ１４）、誤点弧に対応した第３の保護動作を実行し（ステップＳ１５）、図３の処理を終了する。 When the determination result in step S13 is "NO", the switching control unit 40A detects that an erroneous ignition has occurred in the FET 2 (step S14), and executes a third protection operation corresponding to the erroneous ignition. (Step S15), the process of FIG. 3 is completed.

このようにＦＥＴ２をオフにする制御が行われている間に、リミッタ回路２０の出力電圧Ｖｃが第２の閾値電圧Ｖｔｈ２より低く、かつ、第１の閾値電圧Ｖｔｈ１よりも高くなった場合には、ＦＥＴ２の誤点弧の検出が行われ、第３の保護動作が行われる。 When the output voltage Vc of the limiter circuit 20 is lower than the second threshold voltage Vth2 and higher than the first threshold voltage Vth1 while the control to turn off the FET 2 is performed in this way, , The false ignition of the FET 2 is detected, and the third protection operation is performed.

ここで、誤点弧は、異常状態ではあるが、発生状態によっては、ＦＥＴ２の損傷等には至らない。誤点弧に対応した第３の保護動作としては、例えばＦＥＴ２のスイッチング動作は継続しつつ、誤点弧が検出されたＦＥＴ２のある負荷線の電流値を図示しないＡ／Ｄ変換器により計測し、より詳細な異常状態を認識するとともに、認識した異常状態に対する最適な動作を行えばよい。 Here, although the erroneous arc is in an abnormal state, it does not lead to damage to the FET 2 or the like depending on the generated state. As a third protection operation corresponding to the erroneous arc, for example, while the switching operation of the FET 2 is continued, the current value of the load line of the FET 2 in which the erroneous arc is detected is measured by an A / D converter (not shown). , It is sufficient to recognize a more detailed abnormal state and perform the optimum operation for the recognized abnormal state.

一方、ステップＳ１３の判断結果が「ＹＥＳ」である場合、スイッチング制御部４０Ａは、ＦＥＴ２に短絡故障が発生したことを検出し（ステップＳ１６）、短絡故障に対応した第４の保護動作を実行し（ステップＳ１７）、図３の処理を終了する。 On the other hand, when the determination result in step S13 is "YES", the switching control unit 40A detects that a short-circuit failure has occurred in the FET 2 (step S16), and executes a fourth protection operation corresponding to the short-circuit failure. (Step S17), the process of FIG. 3 is completed.

このようにＦＥＴ２をオフにする制御が行われている間に、リミッタ回路２０の出力電圧Ｖｃが第１の閾値電圧Ｖｔｈ１よりも低くなった場合には、ＦＥＴ２の短絡故障の検出が行われ、第４の保護動作が行われる。第４の保護動作としては、例えばＦＥＴ２のスイッチング動作を停止させるという動作が考えられる。 If the output voltage Vc of the limiter circuit 20 becomes lower than the first threshold voltage Vth1 while the control for turning off the FET 2 is being performed, a short-circuit failure of the FET 2 is detected. A fourth protective action is performed. As the fourth protection operation, for example, an operation of stopping the switching operation of the FET 2 can be considered.

ＦＥＴ２をオンにする制御を開始するタイミングとなり、ステップＳ１１の判断結果が「ＹＥＳ」になると、スイッチング制御部４０Ａは、ＦＥＴ２をオンさせるゲート信号のＦＥＴ２への供給を開始する（ステップＳ２１）。 When it is time to start the control for turning on the FET 2 and the determination result in step S11 becomes “YES”, the switching control unit 40A starts supplying the gate signal for turning on the FET 2 to the FET 2 (step S21).

次にスイッチング制御部４０Ａは、図２の時間Ｔｍ１が経過したか否かを判断する（ステップＳ２２）。スイッチング制御部４０Ａは、ステップＳ２２の判断結果が「ＮＯ」である間、同ステップＳ２２の判断を繰り返す。 Next, the switching control unit 40A determines whether or not the time Tm1 of FIG. 2 has elapsed (step S22). The switching control unit 40A repeats the determination in step S22 while the determination result in step S22 is “NO”.

ステップＳ２２の判断結果が「ＹＥＳ」になると、スイッチング制御部４０Ａは、比較結果信号ＣＯＭＰ２がＬレベルか否か、すなわち、リミッタ回路２０の出力電圧Ｖｃが第２の閾値電圧Ｖｔｈ２より低いか否かを判断する（ステップＳ２３）。 When the determination result in step S22 becomes "YES", the switching control unit 40A determines whether the comparison result signal COMP2 is at the L level, that is, whether the output voltage Vc of the limiter circuit 20 is lower than the second threshold voltage Vth2. Is determined (step S23).

このステップＳ２３の判断結果が「ＹＥＳ」である場合、スイッチング制御部４０Ａは、リミッタ回路２０の開放故障を検出し（ステップＳ２４）、開放故障に対応した第２の保護動作を実行し（ステップＳ２５）、図３の処理を終了する。 When the determination result in step S23 is "YES", the switching control unit 40A detects an open failure of the limiter circuit 20 (step S24) and executes a second protection operation corresponding to the open failure (step S25). ), The process of FIG. 3 is completed.

このようにＦＥＴ２をオンにする制御が開始されてから所定時間Ｔｍ１が経過したとき、リミッタ回路２０の出力電圧Ｖｃが第２の閾値電圧Ｖｔｈ２よりも高いと、リミッタ回路２０の開放故障の検出が行われ、第２の保護動作が行われる。 When Tm1 elapses for a predetermined time after the control for turning on the FET 2 is started, if the output voltage Vc of the limiter circuit 20 is higher than the second threshold voltage Vth2, the limiter circuit 20 is detected as an open failure. It is performed and a second protective operation is performed.

開放故障が発生している場合、比較結果信号ＣＯＭＰ１に基づく過電流の検出の信頼性がないことになる。そこで、第２の保護動作として、ＦＥＴ２をオフに制御する等、最適な保護動作を実行する。 When an open failure occurs, the detection of overcurrent based on the comparison result signal COMP1 becomes unreliable. Therefore, as a second protection operation, an optimum protection operation such as controlling the FET 2 off is executed.

リミッタ回路２０に開放故障がなく、ステップＳ２３の判断結果が「ＹＥＳ」となった場合、スイッチング制御部４０Ａは、図２の時間Ｔｍ２が経過したか否かを判断する（ステップＳ３１）。スイッチング制御部４０Ａは、ステップＳ３１の判断結果が「ＮＯ」である間、同ステップＳ３１の判断を繰り返す。 When there is no open failure in the limiter circuit 20 and the determination result in step S23 is "YES", the switching control unit 40A determines whether or not the time Tm2 of FIG. 2 has elapsed (step S31). The switching control unit 40A repeats the determination in step S31 while the determination result in step S31 is “NO”.

ステップＳ３１の判断結果が「ＹＥＳ」になると、スイッチング制御部４０Ａは、比較結果信号ＣＯＭＰ１がＬレベルか否か、すなわち、リミッタ回路２０の出力電圧Ｖｃが第１の閾値電圧Ｖｔｈ１より低いか否かを判断する（ステップＳ３２）。 When the determination result in step S31 becomes "YES", the switching control unit 40A determines whether the comparison result signal COMP1 is at the L level, that is, whether the output voltage Vc of the limiter circuit 20 is lower than the first threshold voltage Vth1. Is determined (step S32).

このステップＳ３２の判断結果が「ＹＥＳ」である場合、スイッチング制御部４０Ａは、ＦＥＴ２をオンに制御する期間が終了したか否かを判断する（ステップＳ３３）。この判断結果が「ＮＯ」である場合、スイッチング制御部４０Ａの処理はステップＳ３２に戻る。スイッチング制御部４０Ａは、ステップＳ３２の判断結果が「ＹＥＳ」、ステップＳ３３の判断結果が「ＮＯ」である間、ステップＳ３２およびＳ３３の判断を繰り返す。 If the determination result in step S32 is "YES", the switching control unit 40A determines whether or not the period for controlling the FET 2 to be turned on has expired (step S33). If the determination result is "NO", the process of the switching control unit 40A returns to step S32. The switching control unit 40A repeats the determinations in steps S32 and S33 while the determination result in step S32 is "YES" and the determination result in step S33 is "NO".

ステップＳ３３の判断結果が「ＹＥＳ」になると、スイッチング制御部４０Ａは、ＦＥＴ２をオフさせる制御を開始する（ステップＳ３４）。 When the determination result in step S33 becomes "YES", the switching control unit 40A starts the control to turn off the FET 2 (step S34).

次にスイッチング制御部４０Ａは、図２の時間Ｔｍ３が経過したか否かを判断する（ステップＳ３５）。スイッチング制御部４０Ａは、ステップＳ３５の判断結果が「ＮＯ」である間、同ステップＳ３５の判断を繰り返す。 Next, the switching control unit 40A determines whether or not the time Tm3 of FIG. 2 has elapsed (step S35). The switching control unit 40A repeats the determination in step S35 while the determination result in step S35 is “NO”.

そして、ステップＳ３５の判断結果が「ＹＥＳ」になると、スイッチング制御部４０Ａの処理はステップＳ１２に進む。そして、スイッチング制御部４０Ａは、上述した誤点弧、短絡故障に関する判定を行う。 Then, when the determination result in step S35 becomes "YES", the process of the switching control unit 40A proceeds to step S12. Then, the switching control unit 40A makes a determination regarding the above-mentioned erroneous arc and short-circuit failure.

一方、ＦＥＴ２をオンにする制御が行われる間に、ＦＥＴ２に過電流が流れ、リミッタ回路２０の出力電圧Ｖｃが第１の閾値電圧Ｖｔｈ１を越え、比較結果信号ＣＯＭＰ１がＨレベルになると、ステップＳ３２の判断結果が「ＮＯ」となる。 On the other hand, when the control to turn on the FET 2 is performed, an overcurrent flows through the FET 2, the output voltage Vc of the limiter circuit 20 exceeds the first threshold voltage Vth1, and the comparison result signal COMP1 reaches the H level, step S32. The judgment result of is "NO".

この場合、スイッチング制御部４０Ａは、過電流が発生した旨を検出し（ステップＳ３６）、過電流に対応した第１の保護動作を行い（ステップＳ３７）、図３の処理を終了する。 In this case, the switching control unit 40A detects that an overcurrent has occurred (step S36), performs the first protection operation corresponding to the overcurrent (step S37), and ends the process of FIG.

第１の保護動作としては、ＦＥＴ２の損傷を防ぐために、全てのＦＥＴ２をオフに制御して、所定の安全確認が終了した後に、ＦＥＴ２のスイッチング動作を再開する動作を行う。 As the first protection operation, in order to prevent damage to the FET 2, all the FETs 2 are controlled to be turned off, and after the predetermined safety confirmation is completed, the switching operation of the FET 2 is restarted.

以上のように本実施形態によれば、リミッタ回路２０の開放故障を過電流の発生と誤認することなくＦＥＴ２における過電流の発生を検出することができる。また、本実施形態によれば、リミッタ回路２０の開放故障、ＦＥＴ２の誤点弧、短絡故障といった過電流以外の異常を各々区別して検出することができる。従って、異常の種類に応じた適切な保護動作を行うことができる。 As described above, according to the present embodiment, it is possible to detect the occurrence of an overcurrent in the FET 2 without erroneously recognizing the open failure of the limiter circuit 20 as the occurrence of an overcurrent. Further, according to the present embodiment, abnormalities other than overcurrent, such as an open failure of the limiter circuit 20, an erroneous arc of the FET 2, and a short circuit failure, can be detected separately. Therefore, an appropriate protection operation can be performed according to the type of abnormality.

＜他の実施形態＞
以上、この発明の各実施形態について説明したが、この発明には他にも実施形態が考えられる。例えば、以下の通りである。 <Other embodiments>
Although each embodiment of the present invention has been described above, other embodiments of the present invention can be considered. For example, it is as follows.

（１）上記実施形態では、各々コンパレータである２つの電圧比較判定部３１および３２により、リミッタ回路２０の出力電圧Ｖｃを閾値電圧Ｖｔｈ１およびＶｔｈ２と比較した。しかし、このように２つのコンパレータを用いるのではなく、１個のコンパレータのみを用い、Ｄ／Ａ変換器により閾値電圧Ｖｔｈ１またはＶｔｈ２をコンパレータに供給し、電圧Ｖｃと閾値電圧Ｖｔｈ１との比較（図３のステップＳ１３、Ｓ３２）、または電圧Ｖｃと閾値電圧Ｖｔｈ２との比較（図３のステップＳ２３）を行わせてもよい。 (1) In the above embodiment, the output voltage Vc of the limiter circuit 20 is compared with the threshold voltages Vth1 and Vth2 by the two voltage comparison determination units 31 and 32, which are comparators, respectively. However, instead of using two comparators in this way, only one comparator is used, and the threshold voltage Vth1 or Vth2 is supplied to the comparator by the D / A converter, and the voltage Vc and the threshold voltage Vth1 are compared (FIG. 3 steps S13, S32) or a comparison between the voltage Vc and the threshold voltage Vth2 (step S23 in FIG. 3) may be performed.

（２）図２に示す動作において、ＦＥＴ２がオンになるときのリミッタ回路２０の出力電圧Ｖｃの時間勾配は、本発明の適用対象である装置の仕様により大きく異なる。そこで、上記実施形態では、ＦＥＴ２をオンにする制御が開始された直後の時刻ｔ１１から時刻ｔ１２までの期間は、マスク期間とし、異常に関する判定を行わないようにした。しかし、リミッタ回路２０の出力電圧Ｖｃの時間勾配の算出が容易であり、かつ、時間勾配の変動が少ない場合には、時刻ｔ１２＝時刻ｔ１１とし、マスク期間を設けなくてもよい。時刻ｔ１４から時刻ｔ１５までの期間も同様である。上記実施形態では、時刻ｔ１４から時刻ｔ１５までの期間をマスク期間としたが、このマスク期間を設けなくてもよい。 (2) In the operation shown in FIG. 2, the time gradient of the output voltage Vc of the limiter circuit 20 when the FET 2 is turned on differs greatly depending on the specifications of the apparatus to which the present invention is applied. Therefore, in the above embodiment, the period from the time t11 to the time t12 immediately after the control to turn on the FET 2 is started is set as a mask period, and the determination regarding the abnormality is not performed. However, when it is easy to calculate the time gradient of the output voltage Vc of the limiter circuit 20 and the fluctuation of the time gradient is small, the time t12 = the time t11 and the mask period may not be provided. The same applies to the period from time t14 to time t15. In the above embodiment, the period from time t14 to time t15 is set as the mask period, but this mask period may not be provided.

（３）図３の制御フローでは、ＦＥＴ２をオンにする制御が開始され、時間Ｔｍ１が経過したタイミング（図２では時刻ｔ１２）において、リミッタ回路２０の出力電圧Ｖｃが閾値電圧Ｖｔｈ２より高いか否かにより、リミッタ回路２０の開放故障が発生したか否かを判定した。しかし、そのようにする代わりに、時間Ｔｍ１が経過した後、さらに時間Ｔｍ２が経過するまでの期間（図２では時刻ｔ１２から時刻ｔ１３までの期間）を開放故障についての判定期間としてもよい。具体的には、この判定期間の間、リミッタ回路２０の出力電圧Ｖｃが閾値電圧Ｖｔｈ２より高い状態が維持された場合にリミッタ回路２０に開放故障が発生したと判定し、判定期間の間に瞬時にでもリミッタ回路２０の出力電圧Ｖｃが閾値電圧Ｖｔｈ２より低くなった場合には、リミッタ回路２０に開放故障が発生しなかったと判定するのである。この態様によれば、開放故障の有無をより正確に判定することができる。 (3) In the control flow of FIG. 3, whether or not the output voltage Vc of the limiter circuit 20 is higher than the threshold voltage Vth2 at the timing when the time Tm1 elapses (time t12 in FIG. 2) when the control for turning on the FET 2 is started. Therefore, it was determined whether or not an open failure of the limiter circuit 20 had occurred. However, instead of doing so, the period from the elapse of the time Tm1 to the elapse of the time Tm2 (the period from the time t12 to the time t13 in FIG. 2) may be set as the determination period for the open failure. Specifically, when the output voltage Vc of the limiter circuit 20 is maintained higher than the threshold voltage Vth2 during this determination period, it is determined that an open failure has occurred in the limiter circuit 20, and it is instantaneously determined during the determination period. However, when the output voltage Vc of the limiter circuit 20 becomes lower than the threshold voltage Vth2, it is determined that the limiter circuit 20 has not failed to open. According to this aspect, the presence or absence of an open failure can be determined more accurately.

（４）上記実施形態では、負荷駆動部１０のための半導体スイッチング素子としてＦＥＴ２を使用した。しかし、バイポーラトランジスタ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ；絶縁ゲートバイポーラトランジスタ）等、ＦＥＴ以外の半導体スイッチング素子を負荷駆動部１０に使用してもよい。 (4) In the above embodiment, the FET 2 is used as the semiconductor switching element for the load drive unit 10. However, a semiconductor switching element other than the FET, such as a bipolar transistor and an IGBT (Insulated Gate Bipolar Transistor), may be used for the load drive unit 10.

（５）上記実施形態では、リミッタ回路として、分圧機能を有するリミッタ回路２０を使用したが、分圧機能を有しないリミッタ回路を使用してもよい。 (5) In the above embodiment, the limiter circuit 20 having a voltage dividing function is used as the limiter circuit, but a limiter circuit having no voltage dividing function may be used.

（６）上記実施形態において、過電流、開放故障、誤点弧または短絡故障の発生を検出した場合に、検出した異常の種類を表示装置に表示し、あるいは通信装置によりパーソナルコンピュータ等の他の装置に送信するようにしてもよい。 (6) In the above embodiment, when the occurrence of an overcurrent, an open failure, an erroneous ignition or a short circuit failure is detected, the type of the detected abnormality is displayed on the display device, or another communication device such as a personal computer is used. It may be sent to the device.

１０……負荷駆動部、１……負荷、２……ＦＥＴ、２０……リミッタ回路、２１〜２３……抵抗、２４……ダイオード、３１，３２……電圧比較判定部、４０Ａ……スイッチング制御部。 10 ... Load drive unit, 1 ... Load, 2 ... FET, 20 ... Limiter circuit, 21 to 23 ... Resistance, 24 ... Diode, 31, 32 ... Voltage comparison judgment unit, 40A ... Switching control Department.

Claims (4)

半導体スイッチング素子の両端間の電圧を所定範囲内に制限して出力するリミッタ回路と、
第１の閾値電圧および前記第１の閾値電圧よりも高い第２の閾値電圧と前記リミッタ回路の出力電圧との比較結果に基づいて異常検出を行う手段であって、前記半導体スイッチング素子をオンにする制御が開始されてから第１の時間が経過したときに前記リミッタ回路の出力電圧が前記第２の閾値電圧よりも低く、かつ、前記第１の時間の経過後、さらに第２の時間が経過してから前記半導体スイッチング素子をオンにする制御が終了するまでの間に前記リミッタ回路の出力電圧が前記第１の閾値電圧よりも高い場合に、前記半導体スイッチング素子における過電流の発生を検出する異常検出手段と
を具備することを特徴とする異常検出装置。 A limiter circuit that limits the voltage between both ends of the semiconductor switching element within a predetermined range and outputs it.
A means for detecting an abnormality based on a comparison result between a first threshold voltage, a second threshold voltage higher than the first threshold voltage, and an output voltage of the limiter circuit, and the semiconductor switching element is turned on. When the first time elapses from the start of the control, the output voltage of the limiter circuit is lower than the second threshold voltage, and after the elapse of the first time, a second time further occurs. When the output voltage of the limiter circuit is higher than the first threshold voltage between the lapse of time and the end of the control for turning on the semiconductor switching element, the occurrence of overcurrent in the semiconductor switching element is detected. An abnormality detecting device including an abnormality detecting means for detecting an abnormality. 前記異常検出手段は、前記半導体スイッチング素子をオンにする制御が開始されてから前記第１の時間が経過したときに前記リミッタ回路の出力電圧が前記第２の閾値電圧を越えている場合に、前記リミッタ回路における開放故障の発生を検出することを特徴とする請求項１に記載の異常検出装置。 The abnormality detecting means is used when the output voltage of the limiter circuit exceeds the second threshold voltage when the first time elapses after the control for turning on the semiconductor switching element is started. The abnormality detection device according to claim 1, wherein the occurrence of an open failure in the limiter circuit is detected. 前記異常検出手段は、前記半導体スイッチング素子をオフにする制御が開始されてから第３の時間が経過したときに、前記リミッタ回路の出力電圧が前記第２の閾値電圧よりも低く、かつ、前記第１の閾値電圧よりも高い場合に、前記半導体スイッチング素子における誤点弧の発生を検出することを特徴とする請求項１または２に記載の異常検出装置。 In the abnormality detecting means, when a third time elapses after the control for turning off the semiconductor switching element is started , the output voltage of the limiter circuit is lower than the second threshold voltage and the abnormality is detected. The abnormality detection device according to claim 1 or 2, wherein the occurrence of an erroneous arc in the semiconductor switching element is detected when the voltage is higher than the first threshold voltage. 前記異常検出手段は、前記半導体スイッチング素子をオフにする制御が開始されてから第３の時間が経過したときに、前記リミッタ回路の出力電圧が前記第１の閾値電圧よりも低い場合に、前記半導体スイッチング素子における短絡故障の発生を検出することを特徴とする請求項１〜３のいずれか１の請求項に記載の異常検出装置。 The abnormality detecting means said that when the output voltage of the limiter circuit is lower than the first threshold voltage when a third time has elapsed since the control for turning off the semiconductor switching element was started , the abnormality detecting means said. The abnormality detection device according to any one of claims 1 to 3, wherein the occurrence of a short-circuit failure in a semiconductor switching element is detected.
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