JP6749638B2 - Successive approximation type AD converter - Google Patents

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Description

本発明は、逐次比較型ＡＤ変換装置に関する。 The present invention relates to a successive approximation type AD converter.

アナログデジタル変換装置（ＡＤＣ）として、フラッシュ（Flash）型、デルタシグマ（ΔΣ）型、パイプライン型、逐次比較型（ＳＡＲ）など、様々な方式の装置がある。このうち、逐次比較型ＡＤ変換装置は、フラッシュ型のものより速度が劣り、デルタシグマ型のものより精度が劣るが、速度と精度とのバランスが良く、低消費電力で多入力（多チャネル）にしやすいことから、マイコン、家電、自動車など、多くの分野で使用されている。 There are various types of analog-to-digital converters (ADC) such as a flash type, a delta sigma (ΔΣ) type, a pipeline type, and a successive approximation type (SAR). Of these, the successive approximation type AD converter is inferior in speed to the flash type and inferior in accuracy to the delta sigma type, but has a good balance between speed and accuracy, low power consumption, and multi-input (multi-channel). Because it is easy to implement, it is used in many fields such as microcomputers, home appliances, and automobiles.

従来の逐次比較型ＡＤ変換装置は、例えば、図１３に示すように、一端が共通端子Ｃｎに接続され、他端にそれぞれ入力電圧ＶＩＮと正側基準電圧ＶＨと負側基準電圧ＶＬとを選択的に入力可能に設けられた、容量がそれぞれＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｎ−１、ＣＳ／２ｎ−１の複数のコンデンサ（ｎは２以上の整数）と、共通端子Ｃｎの電位ＶＣｎと基準電圧ＶＲＥＦとを比較する比較部ＣＭＰと、比較部ＣＭＰの前段で、共通端子Ｃｎに対して基準電圧ＶＲＥＦの入力をＯＮ／ＯＦＦ可能に設けられたスイッチＳＷ１とを有している。 For example, as shown in FIG. 13, a conventional successive approximation type AD converter has one end connected to a common terminal Cn, and the other end having an input voltage V IN , a positive reference voltage V H, and a negative reference voltage V L, respectively. And a plurality of capacitors having capacitances C S , C S /2 1 ,..., C S /2 n-1 , C S /2 n-1 (n is ON and an integer of 2 or more), a comparator CMP which compares the potential V Cn and the reference voltage V REF of the common terminal Cn, in front of the comparison unit CMP, the input of the reference voltage V REF to the common terminal Cn / The switch SW1 is provided so that it can be turned off.

図１３に示す逐次比較型ＡＤ変換装置でＡＤ変換を行う際には、まず、サンプルモードとして、スイッチＳＷ１をＯＮにした状態で、各コンデンサの他端を入力電圧ＶＩＮに接続し、各コンデンサに入力電圧ＶＩＮを充電（サンプリング）する。これにより、共通端子Ｃｎに、電荷量Ｑ＝２ＣＳ（ＶＲＥＦ−ＶＩＮ）が保存される。次に、その電荷量を再分配する電荷再分配モードを行う。電荷再分配モードでは、スイッチＳＷ１をＯＦＦの状態に維持する。 When performing AD conversion with the successive approximation type AD converter shown in FIG. 13, first, in the sample mode, with the switch SW1 turned on, the other end of each capacitor is connected to the input voltage V IN , and each capacitor is connected. The input voltage V IN is charged (sampled). As a result, the charge amount Q=2C S (V REF −V IN ) is stored in the common terminal Cn. Next, a charge redistribution mode for redistributing the charge amount is performed. In the charge redistribution mode, the switch SW1 is maintained in the OFF state.

電荷再分配モードの第１変換ステップとして、最上位の容量ＣＳのコンデンサを正側基準電圧ＶＨに接続し、それより下位の各コンデンサを負側基準電圧ＶＬに接続する。このとき、共通端子Ｃｎの電荷量Ｑは不変であるため、
Ｑ＝２ＣＳ（ＶＲＥＦ−ＶＩＮ）＝ＣＳ（ＶＣｎ−ＶＨ）＋ＣＳ（ＶＣｎ−ＶＬ）
であり、
ＶＣｎ＝（ＶＨ＋ＶＬ）／２＋ＶＲＥＦ−ＶＩＮ
となる。 As the first conversion step of the charge redistribution mode, the capacitor of the highest capacity C S is connected to the positive reference voltage V H , and the capacitors below it are connected to the negative reference voltage V L. At this time, since the charge amount Q of the common terminal Cn does not change,
Q = 2C S (V REF -V IN) = C S (V Cn -V H) + C S (V Cn -V L)
And
V Cn =(V H +V L )/2+V REF −V IN
Becomes

比較部ＣＭＰで、共通端子Ｃｎの電位ＶＣｎと基準電圧ＶＲＥＦとを比較し、ＶＲＥＦ＞ＶＣｎのとき、ＶＩＮ＞（ＶＨ＋ＶＬ）／２となり、比較部ＣＭＰの出力ｃｏｕｔ＝１とし、最上位の容量ＣＳのコンデンサを正側基準電圧ＶＨに接続する。また、ＶＲＥＦ＜ＶＣｎのとき、ＶＩＮ＜（ＶＨ＋ＶＬ）／２となり、ｃｏｕｔ＝０とし、最上位の容量ＣＳのコンデンサを負側基準電圧ＶＬに接続する。なお、最上位の容量ＣＳのコンデンサは、以降の電荷再分配モードの全ての変換ステップで、そのまま正側基準電圧ＶＨまたは負側基準電圧ＶＬに接続し続ける。 In the comparison unit CMP, the potential V Cn of the common terminal Cn is compared with the reference voltage V REF . When V REF >V Cn , V IN >(V H +V L )/2, and the output cout of the comparison unit CMP= 1, and the capacitor with the highest capacitance C S is connected to the positive reference voltage V H. When V REF <V Cn , V IN <(V H +V L )/2 holds, cout=0, and the capacitor with the highest capacitance C S is connected to the negative reference voltage V L. The capacitor with the highest capacitance C S is continuously connected to the positive reference voltage V H or the negative reference voltage V L in all the conversion steps of the charge redistribution mode thereafter.

次に、電荷再分配モードの第２変換ステップとして、２番目の容量ＣＳ／２１のコンデンサを正側基準電圧ＶＨに接続し、それより下位の各コンデンサを負側基準電圧ＶＬに接続する。第１変換ステップと同様に、比較部ＣＭＰで、共通端子Ｃｎの電位ＶＣｎと基準電圧ＶＲＥＦとを比較し、ＶＲＥＦ＞ＶＣｎのとき、ｃｏｕｔ＝１とし、２番目の容量ＣＳ／２１のコンデンサを正側基準電圧ＶＨに接続する。また、ＶＲＥＦ＜ＶＣｎのとき、ｃｏｕｔ＝０とし、２番目の容量ＣＳ／２１のコンデンサを負側基準電圧ＶＬに接続する。なお、２番目の容量ＣＳ／２１のコンデンサは、以降の電荷再分配モードの全ての変換ステップで、そのまま正側基準電圧ＶＨまたは負側基準電圧ＶＬに接続し続ける。 Next, as a second conversion step charge redistribution mode, the second capacitor C S / 2 1 capacitor connected to the positive side reference voltage V H, it from the lower the capacitor to the negative side reference voltage V L Connecting. Similar to the first conversion step, in the comparison unit CMP, the potential V Cn of the common terminal Cn is compared with the reference voltage V REF, and when V REF >V Cn , cout=1 and the second capacitance C S / The 2 1 capacitor is connected to the positive reference voltage V H. Further, when the V REF <V Cn, and cout = 0, connecting the second capacitor C S / 2 1 capacitors to the negative reference voltage V L. Incidentally, the second capacitor C S / 2 1 capacitors, every conversion step after the charge redistribution mode continues directly connected to the higher reference voltage V H or negative reference voltage V L.

以下同様に、第３変換ステップから第ｎ（最終）変換ステップまで行い、各コンデンサを正側基準電圧ＶＨまたは負側基準電圧ＶＬに接続する。このようにして、各コンデンサに対応するｃｏｕｔの値（１または０）により、ＡＤ変換されたデジタル信号を得ることができる。 Similarly, the third conversion step to the nth (final) conversion step are performed in the same manner, and each capacitor is connected to the positive reference voltage V H or the negative reference voltage V L. In this way, an AD-converted digital signal can be obtained according to the value (1 or 0) of cout corresponding to each capacitor.

サンプルモードおよび電荷再分配モードの第１変換ステップから第ｎ変換ステップにおける、基準電圧ＶＲＥＦに対する、共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲を、図１４（ａ）に示す。また、一般的に、正側基準電圧ＶＨ＝ＶＤＤ（電源電位）とし、負側基準電圧ＶＬ＝０Ｖとし、ＶＲＥＦ＝ＶＤＤ／２とすることが多いため、そのときの基準電圧ＶＲＥＦに対する、共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲を、図１４（ｂ）に示す。図１４（ａ）および（ｂ）に示すように、変換ステップを進めるたびに、共通端子Ｃｎの電位ＶＣｎが基準電圧ＶＲＥＦに収束し、ＡＤ変換が進む様子が確認できる。 FIG. 14A shows a range of possible values of the potential V Cn of the common terminal Cn with respect to the reference voltage V REF in the first conversion step to the nth conversion step in the sample mode and the charge redistribution mode. Further, in general, the positive reference voltage V H =VDD (power supply potential), the negative reference voltage V L =0 V, and V REF =VDD/2 in many cases, so the reference voltage V REF at that time is set. FIG. 14B shows a range of values that the potential V Cn of the common terminal Cn can take with respect to. As shown in FIGS. 14A and 14B, it can be confirmed that the potential V Cn of the common terminal Cn converges to the reference voltage V REF and the AD conversion progresses every time the conversion step proceeds.

しかし、このような従来の逐次比較型ＡＤ変換装置では、サンプルモードから電荷再分配モードの第１変換ステップに切り替わる際に、共通端子Ｃｎの電位ＶＣｎが最大電位［図１４（ａ）では、ＶＲＥＦ＋（ＶＨ−ＶＬ）／２、図１４（ｂ）では、ＶＤＤ］を超えるオーバーシュートや、共通端子の電位ＶＣｎが最小電位［図１４（ａ）では、ＶＲＥＦ−（ＶＨ−ＶＬ）／２、図１４（ｂ）では、０Ｖ］を下回るアンダーシュートが発生することがある。オーバーシュートやアンダーシュートは、スイッチＳＷ１における共通端子Ｃｎからの電荷抜けや、共通端子Ｃｎへの電荷注入により発生し、ＡＤ変換誤差を引き起こしてしまうという問題があった。 However, in such a conventional successive approximation type AD converter, when the switching from the sample mode to the first conversion step of the charge redistribution mode, the potential V Cn of the common terminal Cn is the maximum potential [FIG. V REF +(V H −V L )/2, overshoot exceeding VDD] in FIG. 14B, and the common terminal potential V Cn is the minimum potential [V REF −(V In H - VL )/2, FIG. 14B, an undershoot below 0V may occur. The overshoot and the undershoot are caused by the charge leakage from the common terminal Cn in the switch SW1 and the charge injection into the common terminal Cn, which causes an AD conversion error.

そこで、オーバーシュートやアンダーシュートによるＡＤ変換誤差を低減するために、最上位のコンデンサを２分割して第１変換モードの比較動作を２回行うことにより、最上位のコンデンサのｃｏｕｔを得るようにしたもの（例えば、特許文献１参照）や、第１変換モードを行わず、最上位のコンデンサのｃｏｕｔを、入力電圧が負側基準電圧付近のとき０とし、入力電圧が正側基準電圧付近のとき１とするもの（例えば、特許文献２参照）が提案されている。 Therefore, in order to reduce the AD conversion error due to overshoot or undershoot, the uppermost capacitor is divided into two and the comparison operation in the first conversion mode is performed twice to obtain the cout of the uppermost capacitor. (For example, refer to Patent Document 1) or the first conversion mode is not performed, the cout of the uppermost capacitor is set to 0 when the input voltage is near the negative reference voltage, and the input voltage when the input voltage is near the positive reference voltage. There is proposed a case where it is set to 1 (for example, see Patent Document 2).

特開平１１−１７５４３号公報JP, 11-17543, A 特開２００７−２５９２２４号公報JP, 2007-259224, A

しかしながら、特許文献１に記載の逐次比較型ＡＤ変換装置では、第１変換モードでの比較動作が２回になるため、変換時間が長くなるという課題があった。また、特許文献２に記載の逐次比較型ＡＤ変換装置では、入力電圧が負側基準電圧付近であるか否か、および、入力電圧が正側基準電圧付近であるか否かを判定するための入力電圧判定回路が必要であるため、回路構成が複雑になるとともに、消費電力も大きくなるという課題があった。なお、特許文献１および２に記載の逐次比較型ＡＤ変換装置は、オーバーシュートおよびアンダーシュートを防ぐものであるが、オーバーシュートおよびアンダーシュートの発生を許容して対策を行ったものは存在しない。 However, the successive approximation type AD conversion device described in Patent Document 1 has a problem that the conversion time becomes long because the comparison operation is performed twice in the first conversion mode. Further, the successive approximation type AD conversion device described in Patent Document 2 is for determining whether the input voltage is near the negative reference voltage and whether the input voltage is near the positive reference voltage. Since the input voltage determination circuit is required, there are problems that the circuit configuration becomes complicated and the power consumption increases. Note that the successive approximation type AD converters described in Patent Documents 1 and 2 prevent overshoot and undershoot, but there is no countermeasure that allows the occurrence of overshoot and undershoot.

また、従来の逐次比較型ＡＤ変換装置では、正側基準電圧ＶＨ＝ＶＤＤとし、負側基準電圧ＶＬ＝０Ｖとし、ＶＲＥＦ＝ＶＤＤ／２とすることが多く、基準電圧ＶＲＥＦを正確にＶＤＤ／２とするために、ＶＲＥＦ＝（ＶＨ＋ＶＬ）／２に設定している。しかし、ＶＲＥＦが正確にＶＤＤ／２でないと、第１変換ステップで振幅が最大に振れた場合、オーバーシュートやアンダーシュートが発生しなくても、電荷抜けや注入が起きてしまう。また、変換途中でＶＲＥＦがノイズ等で変動してしまうと、精度が悪化してしまう。そこで、安定したＶＲＥＦを生成する必要があるが、そのためには、低出力インピーダンスを持つ高ゲインのアンプを使用しなければならず、高電力になってしまうという課題があった。また、低電力のアンプを使用することも可能ではあるが、ノイズ等の変動を受けやすいため、高精度でＡＤ変換を行うためには、低速になってしまうという課題があった。 Further, in the conventional successive approximation type AD conversion device, the positive side reference voltage V H =VDD, the negative side reference voltage V L =0 V, and V REF =VDD/2 are often set, so that the reference voltage V REF is accurate. V REF =(V H +V L )/2 is set to VDD/2. However, if V REF is not exactly VDD/2, when the amplitude swings to the maximum in the first conversion step, charge loss or injection occurs even if neither overshoot nor undershoot occurs. Further, if V REF fluctuates due to noise or the like during conversion, the accuracy will deteriorate. Therefore, it is necessary to generate a stable V REF , but for that purpose, it is necessary to use a high gain amplifier having a low output impedance, which causes a problem of high power consumption. Further, although it is possible to use a low-power amplifier, there is a problem that it becomes slow in order to perform AD conversion with high accuracy because it is susceptible to fluctuations in noise and the like.

本発明は、このような課題に着目してなされたもので、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができ、低電力マイコンへの搭載に適し、オーバーシュートやアンダーシュートによる変換誤差を抑制可能な逐次比較型ＡＤ変換装置を提供することを目的とする。また、基準電圧を内部で生成したり、外から供給したりする必要がなく、安定した基準電圧を用いて、低電力で、高速かつ高精度でＡＤ変換を行うことができる逐次比較型ＡＤ変換装置を提供することも目的とする。 The present invention has been made in view of such a problem, and is capable of performing AD conversion at a high speed and low power consumption with a relatively simple circuit configuration, is suitable for mounting on a low power microcomputer, and has an overshoot. It is an object of the present invention to provide a successive approximation type AD conversion device capable of suppressing a conversion error due to or undershoot. Further, there is no need to generate the reference voltage internally or supply it from the outside, and a successive approximation type AD conversion capable of performing high-speed and high-precision AD conversion using a stable reference voltage. It is also an object to provide a device.

上記目的を達成するために、本発明に係る逐次比較型ＡＤ変換装置は、一端が共通端子に接続され、他端にそれぞれ入力電圧（ＶＩＮ）と正側基準電圧（ＶＨ）と負側基準電圧（ＶＬ）とを選択的に入力可能に設けられた、容量がそれぞれＣＳ，ＣＳ／２１，・・・，ＣＳ／２ｎ−１のｎ個の変換用コンデンサ（ｎは２以上の整数）と、前記共通端子の電位（ＶＣｎ）と基準電圧（ＶＲＥＦ）とを比較する比較部と、前記比較部の前段で、前記共通端子に対して前記基準電圧の入力をＯＮ／ＯＦＦ可能に設けられたスイッチとを有する逐次比較型ＡＤ変換装置であって、前記スイッチは、ＭＯＳトランジスタと、一端が前記ＭＯＳトランジスタの基板電圧（ＶＰＳ）に接続され、他端にそれぞれ前記入力電圧（ＶＩＮ）と前記正側基準電圧（ＶＨ）と前記負側基準電圧（ＶＬ）とを選択的に入力可能に設けられた、容量がそれぞれＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ個の基板用コンデンサ（ｍは２以上ｎ以下の整数）とを有し、前記入力電圧をサンプリングするとき、ＯＮになって前記共通端子に前記基準電圧を入力するとともに、前記ＭＯＳトランジスタを介して前記基板電圧と前記共通端子とを接続し、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ個の前記基板用コンデンサの他端に前記入力電圧を入力し、前記比較部により逐次比較を行うとき、ＯＦＦになるとともに、前記ＭＯＳトランジスタにより前記基板電圧と前記共通端子との接続を解除し、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ個の前記基板用コンデンサの他端に入力される電圧が、それぞれ対応するＣＳ，ＣＳ／２１，・・・，ＣＳ／２ｍ−１のｍ個の前記変換用コンデンサの他端に入力される電圧と同じ電圧になるよう、前記基板用コンデンサの他端の接続を切替可能に構成されていることを特徴とする。
In order to achieve the above object, a successive approximation type AD converter according to the present invention has one end connected to a common terminal and the other end having an input voltage (V IN ), a positive reference voltage (V H ), and a negative side, respectively. N conversion capacitors (n having capacities C S , C S /2 1 ,..., C S /2 n-1 ) provided so that the reference voltage (V L ) can be selectively input. Is an integer greater than or equal to 2), a comparison unit that compares the potential (V Cn ) of the common terminal with a reference voltage (V REF ), and the reference voltage is input to the common terminal before the comparison unit. A successive approximation type AD converter having a switch that can be turned ON/OFF, wherein the switch has a MOS transistor and one end connected to the substrate voltage (V PS ) of the MOS transistor and the other end. Capacitances C P and C P /2, which are provided to selectively input the input voltage (V IN ), the positive side reference voltage (V H ) and the negative side reference voltage (V L ), respectively. 1 ,..., C P /2 m−1 m capacitors for substrate (m is an integer of 2 or more and n or less), and when the input voltage is sampled, the common terminal is turned on. the inputs the reference voltage via the MOS transistor connected to said common terminal and said substrate voltage, C P, C P / 2 1, ···, m -number of C P / 2 m-1 in When the input voltage is input to the other end of the substrate capacitor and the successive comparison is performed by the comparison unit, it is turned off, and the MOS transistor disconnects the substrate voltage from the common terminal. The voltages input to the other ends of the m pieces of the substrate capacitors of P , C P /2 1 ,..., C P /2 m-1 , respectively correspond to C S , C S /2 1 ,... ..., so that the C S / 2 m-1 of the m the same voltage as the voltage input to the other end of the conversion capacitors and the connection of the other end of the capacitor substrate is switchable configured It is characterized by

本発明に係る逐次比較型ＡＤ変換装置は、入力電圧をサンプリングするサンプルモードおよび比較部により逐次比較を行う電荷再分配モードのとき、ｍ個の基板用コンデンサの他端に、対応するｍ個の変換用コンデンサの他端と同じ電圧を接続することにより、サンプルモードから電荷再分配モードの第ｍ変換ステップまで、基板電圧ＶＰＳを共通端子の電位ＶＣｎの変動と同様に変動させることができる。これにより、基板電圧ＶＰＳが、共通端子の電位ＶＣｎと同じタイミングでオーバーシュートやアンダーシュートとなるため、電荷の注入や引き抜きが発生せず、オーバーシュートやアンダーシュートによる変換誤差を抑制することができる。このように、本発明に係る逐次比較型ＡＤ変換装置は、オーバーシュートおよびアンダーシュートの発生を許容して対策を行うものであり、特許文献１や特許文献２に記載のような特殊な回路構成を追加することなく、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができる。 In the successive approximation type AD converter according to the present invention, in the sample mode for sampling the input voltage and the charge redistribution mode in which the successive comparison is performed by the comparing unit, the m number of the substrate capacitors corresponding to the other m By connecting the same voltage as the other end of the conversion capacitor, the substrate voltage V PS can be changed similarly to the change of the common terminal potential V Cn from the sample mode to the m-th conversion step in the charge redistribution mode. .. As a result, the substrate voltage V PS becomes overshoot or undershoot at the same timing as the potential V Cn of the common terminal, so that charge injection or extraction does not occur and a conversion error due to overshoot or undershoot is suppressed. You can As described above, the successive approximation type AD converter according to the present invention allows the occurrence of overshoot and undershoot and takes a countermeasure, and has a special circuit configuration as described in Patent Documents 1 and 2. AD conversion can be performed at high speed and low power consumption with a relatively simple circuit configuration without adding.

本発明に係る逐次比較型ＡＤ変換装置で、前記基準電圧は前記負側基準電圧であることが好ましい。この場合、基準電圧を生成する回路が不要であるため、基準電圧ＶＲＥＦを内部で生成したり、外から供給したりする必要がなく、より簡単な回路構成にすることができる。また、基準電圧のバラツキがなくなるため、安定した基準電圧ＶＲＥＦを用いて、低電力で、高速かつ高精度でＡＤ変換を行うことができる。本発明に係る逐次比較型ＡＤ変換装置は、回路構成をさらに簡単にするために、前記負側基準電圧を０Ｖにしてもよい。 In the successive approximation type AD converter according to the present invention, it is preferable that the reference voltage is the negative reference voltage. In this case, since a circuit for generating the reference voltage is unnecessary, there is no need to generate the reference voltage V REF internally or supply it from the outside, and a simpler circuit configuration can be achieved. Further, since there is no variation in the reference voltage, it is possible to perform AD conversion with low power, high speed and high accuracy by using the stable reference voltage V REF . In the successive approximation type AD converter according to the present invention, the negative reference voltage may be set to 0V in order to further simplify the circuit configuration.

本発明に係る逐次比較型ＡＤ変換装置で、基板用コンデンサの個数ｍは、共通端子の電位ＶＣｎの変動の振幅（ＶＨ−ＶＬ）／２ｍ−１が、ＭＯＳトランジスタの順方向バイアスよりも小さく、変換誤差が無視できる程度になる値であることが好ましく、例えば、ｍは３以上であることが好ましい。 In the successive approximation type AD converter according to the present invention, the number m of substrate capacitors is such that the amplitude (V H −V L )/2 m−1 of the fluctuation of the potential V Cn of the common terminal is the forward bias of the MOS transistor. Is smaller than the above value, and the conversion error is negligible. For example, m is preferably 3 or more.

本発明に係る逐次比較型ＡＤ変換装置で、前記スイッチは、所定の電源電位で稼働し、前記電源電位を入力したとき前記電源電位を出力し、接地電位を入力したとき前記基準電圧以下の電圧を出力するよう設けられた第１レベルシフト回路と、ゲートに前記第１レベルシフト回路の出力が接続され、ドレインに前記基板電圧が接続され、ソースに前記基準電圧が接続された第１のＭＯＳトランジスタと、ゲートに前記第１レベルシフト回路の出力が接続され、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第２のＭＯＳトランジスタとを有し、前記入力電圧をサンプリングするとき、前記第１レベルシフト回路の入力を前記電源電位とし、前記第１のＭＯＳトランジスタのドレインとソースとを接続するとともに、前記第２のＭＯＳトランジスタのドレインとソースとを接続し、前記比較部により逐次比較を行うとき、前記第１レベルシフト回路の入力を前記接地電位とし、前記第１のＭＯＳトランジスタのドレインとソースとの接続を解除するとともに、前記第２のＭＯＳトランジスタのドレインとソースとの接続を解除するよう構成されており、前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタが、前記ＭＯＳトランジスタを成していてもよい。この場合、特に簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができる。また、第２のＭＯＳトランジスタにおいて、基板電圧ＶＰＳと共通端子の電位ＶＣｎとの間のジャンクション容量が実質的になくなるため、共通端子の寄生容量が小さくなり、変換精度を高めることができる。
In the successive approximation type AD converter according to the present invention, the switch operates at a predetermined power supply potential, outputs the power supply potential when the power supply potential is input, and outputs a voltage equal to or lower than the reference voltage when a ground potential is input. A first level shift circuit provided to output the first level shift circuit, a gate connected to the output of the first level shift circuit, a drain connected to the substrate voltage, and a source connected to the reference voltage. A transistor and a second MOS transistor having a gate connected to the output of the first level shift circuit, a drain connected to the common terminal, and a source connected to the reference voltage. The input voltage is sampled. At this time, the input of the first level shift circuit is set to the power supply potential, the drain and source of the first MOS transistor are connected, and the drain and source of the second MOS transistor are connected, and the comparison is performed. Section performs successive comparison, the input of the first level shift circuit is set to the ground potential to disconnect the drain and the source of the first MOS transistor, and the drain and the source of the second MOS transistor. The first MOS transistor and the second MOS transistor may be configured to release the connection with the first MOS transistor and the second MOS transistor . In this case, AD conversion can be performed at high speed and low power consumption with a particularly simple circuit configuration. Further, in the second MOS transistor, since the junction capacitance between the substrate voltage V PS and the potential V Cn of the common terminal is substantially eliminated, the parasitic capacitance of the common terminal is reduced and the conversion accuracy can be improved.

この第１レベルシフト回路を有する場合、前記第１レベルシフト回路は、前記電源電位より低い低電源電位により稼働し、前記電源電位を入力したとき接地電位を出力し、接地電位を入力したとき前記低電源電位を出力するよう設けられたインバータ部と、前記インバータ部に前記電源電位を入力したとき接地電位を出力し、前記インバータ部に接地電位を入力したとき、前記基板電圧および接地電位の低い方の電位を出力する電圧変換回路と、前記インバータ部の出力を入力とし、前記電圧変換回路の出力に接続され、前記接地電位を入力したとき前記電圧変換回路の出力を出力し、前記低電源電位を入力したとき前記低電源電位を出力するよう設けられた第１シフト部と、前記第１シフト部の出力を入力とし、前記電圧変換回路の出力に接続され、前記電圧変換回路の出力を入力したとき前記電源電位を出力し、前記低電源電位を入力したとき前記電圧変換回路の出力を出力するよう設けられた第２シフト部とを、有していてもよい。これにより、第１レベルシフト回路で使用するＭＯＳトランジスタなどの素子として、許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。 When this first level shift circuit is provided, the first level shift circuit operates at a low power supply potential lower than the power supply potential, outputs the ground potential when the power supply potential is input, and outputs the ground potential when the ground potential is input. An inverter unit provided to output a low power supply potential; a ground potential is output when the power supply potential is input to the inverter unit; and the substrate voltage and the ground potential are low when the ground potential is input to the inverter unit. A voltage conversion circuit that outputs one of the potentials, and an output of the inverter unit that is connected to the output of the voltage conversion circuit, and outputs the output of the voltage conversion circuit when the ground potential is input, and the low power supply A first shift unit provided so as to output the low power supply potential when a potential is input, and an output of the first shift unit are input, are connected to an output of the voltage conversion circuit, and are connected to an output of the voltage conversion circuit. And a second shift section provided so as to output the power supply potential when input and output the output of the voltage conversion circuit when the low power supply potential is input. As a result, an element having a low allowable voltage can be used as an element such as a MOS transistor used in the first level shift circuit, so that the price can be reduced and the power consumption can be reduced.

また、前記電圧変換回路は、ドレインを出力とし、ゲートに接地電位が接続され、ソースに前記基板電圧が接続された第３のＭＯＳトランジスタと、ゲートに前記基板電圧が接続され、ドレインに前記第３のＭＯＳトランジスタのドレインが接続され、ソースに接地電位が接続された第４のＭＯＳトランジスタとを有し、前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタのバルクがフローティングされていてもよい。これにより、第３のＭＯＳトランジスタおよび第４のＭＯＳトランジスタのバルクの電位が、基板電圧または接地電位の低い方に自動的に変わるため、電圧変換回路は、基板電圧が接地電位以下のとき基板電圧を出力し、基板電圧が接地電位より大きいとき接地電位を出力することができる。 The voltage conversion circuit has a drain as an output, a gate connected to the ground potential, a source connected to the substrate voltage, and a third MOS transistor connected to the gate and the substrate voltage connected to the drain. A drain of the third MOS transistor is connected, and a source of the third MOS transistor is connected to the ground potential, and the bulk of the third MOS transistor and the fourth MOS transistor may be floating. .. As a result, the bulk potentials of the third MOS transistor and the fourth MOS transistor are automatically changed to the lower one of the substrate voltage and the ground potential. And the ground potential can be output when the substrate voltage is higher than the ground potential.

第１レベルシフト回路を有する場合、ゲートに前記第１レベルシフト回路の入力が接続され、ドレインに前記基準電圧が接続され、ソースに前記基板電圧が接続された第５のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記基準電圧に前記基板電圧を接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタと同期して、前記基準電圧への前記基板電圧の接続を解除するよう設けられた第１スイッチ回路と、ゲートに前記第１レベルシフト回路の入力が接続され、ドレインに前記基準電圧が接続され、ソースに前記共通端子が接続された第６のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記基準電圧に前記共通端子を接続し、前記比較部により逐次比較を行うとき、前記第２のＭＯＳトランジスタと同期して、前記基準電圧への前記共通端子の接続を解除するよう設けられた第２スイッチ回路とを、有していてもよい。これにより、第１スイッチ回路が、第１のＭＯＳトランジスタと同じ動作をするため、基準電圧と基板電圧との間の接続動作や接続解除動作を、より確実に行うことができる。また、第２スイッチ回路が、第２のＭＯＳトランジスタと同じ動作をするため、基準電圧と共通端子との間の接続動作や接続解除動作を、より確実に行うことができる。 In the case of having a first level shift circuit, the fifth MOS transistor having the gate connected to the input of the first level shift circuit, the drain connected to the reference voltage, and the source connected to the substrate voltage, Connecting the substrate voltage to the reference voltage when sampling the input voltage, and connecting the substrate voltage to the reference voltage in synchronization with the first MOS transistor when performing successive comparison by the comparison unit. And a sixth switch transistor having a gate connected to the input of the first level shift circuit, a drain connected to the reference voltage, and a source connected to the common terminal. When the input voltage is sampled, the common terminal is connected to the reference voltage, and the successive comparison is performed by the comparison unit, the signal is supplied to the reference voltage in synchronization with the second MOS transistor. And a second switch circuit provided so as to release the connection of the common terminal. As a result, the first switch circuit performs the same operation as the first MOS transistor, so that the connection operation and the connection release operation between the reference voltage and the substrate voltage can be performed more reliably. Further, since the second switch circuit operates in the same manner as the second MOS transistor, it is possible to more reliably perform the connecting operation and the disconnecting operation between the reference voltage and the common terminal.

また、ゲートに前記電源電位と前記低電源電位と接地電位とを選択的に接続可能であり、ドレインに前記基準電圧が接続され、ソースに前記基板電圧が接続された第５のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記ゲートに接地電位を接続して前記基準電圧に前記基板電圧を接続し、前記比較部による逐次比較に移行する前に、前記ゲートに前記低電源電位を接続し、さらに前記ゲートに前記電源電位を接続し、前記第１のＭＯＳトランジスタと同期して、前記基準電圧への前記基板電圧の接続を解除するよう設けられた第１スイッチ回路と、ゲートに前記電源電位と前記低電源電位と接地電位とを選択的に接続可能であり、ドレインに前記基準電圧が接続され、ソースに前記共通端子が接続された第６のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記ゲートに接地電位を接続して前記基準電圧に前記共通端子を接続し、前記比較部による逐次比較に移行する前に、前記ゲートに前記低電源電位を接続し、さらに前記ゲートに前記電源電位を接続し、前記第２のＭＯＳトランジスタと同期して、前記基準電圧への前記共通端子の接続を解除するよう設けられた第２スイッチ回路とを、有していてもよい。これにより、第５のＭＯＳトランジスタおよび第６のＭＯＳトランジスタをそれぞれＯＮからＯＦＦに切り換えるとき、それぞれのゲート電圧を接地電位→低電源電位→電源電位とすることができ、基板電圧や共通端子が受けるノイズを抑制することができる。 Further, a fifth MOS transistor having a gate capable of selectively connecting the power supply potential, the low power supply potential and the ground potential, a drain connected to the reference voltage, and a source connected to the substrate voltage is provided. Then, when the input voltage is sampled, the ground potential is connected to the gate, the substrate voltage is connected to the reference voltage, and the low power supply potential is applied to the gate before the successive comparison is performed by the comparison unit. A first switch circuit which is connected to the gate, connects the power supply potential to the gate, and disconnects the substrate voltage from the reference voltage in synchronization with the first MOS transistor; A sixth MOS transistor capable of selectively connecting the power supply potential, the low power supply potential, and the ground potential, having the drain connected to the reference voltage, and the source connected to the common terminal; When sampling a voltage, a ground potential is connected to the gate, the common terminal is connected to the reference voltage, and the low power supply potential is connected to the gate before shifting to successive comparison by the comparison unit. A second switch circuit provided to connect the power supply potential to the gate and release the connection of the common terminal to the reference voltage in synchronization with the second MOS transistor. Good. With this, when the fifth MOS transistor and the sixth MOS transistor are respectively switched from ON to OFF, their gate voltages can be changed from the ground potential to the low power supply potential to the power supply potential, and the substrate voltage and the common terminal receive them. Noise can be suppressed.

また、前記第１スイッチ回路は、前記第５のＭＯＳトランジスタのソースと前記基板電圧との間に、前記第５のＭＯＳトランジスタと直列に接続された第７のＭＯＳトランジスタを有し、前記第２スイッチ回路は、前記第６のＭＯＳトランジスタのソースと前記共通端子との間に、前記第６のＭＯＳトランジスタと直列に接続された第８のＭＯＳトランジスタを有していてもよい。これにより、第５〜第８のＭＯＳトランジスタなどの素子に、大きな電圧がかからなくなるため、これらの素子として、さらに許容電圧が低いものを使用することができる。 Further, the first switch circuit includes a seventh MOS transistor connected in series with the fifth MOS transistor between the source of the fifth MOS transistor and the substrate voltage, and the second switch circuit includes the seventh MOS transistor. The switch circuit may include an eighth MOS transistor connected in series with the sixth MOS transistor between the source of the sixth MOS transistor and the common terminal. As a result, no large voltage is applied to the elements such as the fifth to eighth MOS transistors, so that it is possible to use those elements having a lower allowable voltage.

第１レベルシフト回路を有する場合、前記入力電圧をサンプリングするとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースを前記基準電圧に接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースの、前記基準電圧への接続を解除するよう設けられた第３スイッチ回路を有していてもよい。また、前記入力電圧のサンプリングの状態から前記比較部による逐次比較の状態に切り換えるとき、前記第１レベルシフト回路の入力を前記電源電位から接地電位に切り換えた後、前記第３スイッチ回路を切り換えるよう構成されていてもよい。第３スイッチ回路がなければ、基板電圧ＶＰＳが基準電圧ＶＲＥＦより大きいとき、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのソース側がバルクに対して順方向バイアスになるため、基板電圧ＶＰＳが基準電圧ＶＲＥＦに低下してしまう。そこで、第３スイッチ回路を設けることにより、電荷再分配モードのとき、基板電圧ＶＰＳが基準電圧ＶＲＥＦより大きな電位になることができ、共通端子の電位ＶＣｎと同じ動作が可能となるため、変換誤差を抑制することができる。 In the case of having a first level shift circuit, when sampling the input voltage, the source of the first MOS transistor and the source of the second MOS transistor are connected to the reference voltage, and the successive comparison is performed by the comparator. At this time, a third switch circuit may be provided which is provided so as to release the connection between the source of the first MOS transistor and the source of the second MOS transistor to the reference voltage. Further, when switching from the sampling state of the input voltage to the successive comparison state by the comparing section, after switching the input of the first level shift circuit from the power supply potential to the ground potential, the third switch circuit is switched. It may be configured. Without the third switch circuit, when the substrate voltage V PS is higher than the reference voltage V REF , the source sides of the first MOS transistor and the second MOS transistor are forward biased with respect to the bulk, so that the substrate voltage V PS is increased. Will fall to the reference voltage V REF . Therefore, by providing the third switch circuit, the substrate voltage V PS can have a potential higher than the reference voltage V REF in the charge redistribution mode, and the same operation as the potential V Cn of the common terminal can be performed. , The conversion error can be suppressed.

本発明に係る逐次比較型ＡＤ変換装置では、基板電圧ＶＰＳを共通端子の電位ＶＣｎの変動と同様に変動させても、各素子の特性のバラツキや遅延差等で、基板電圧ＶＰＳが共通端子の電位ＶＣｎより大きくなる可能性がある。そこで、変動中に基板電圧ＶＰＳをＶＦＰだけ下げるために、前記スイッチは、前記比較部により逐次比較を行うとき、前記基板電圧が前記共通電圧の電位よりもＶＦＰ （ここで、ＶＦＰ は所望の正の値）だけ低くなるよう構成されていてもよい。これにより、基板電圧ＶＰＳが共通端子の電位ＶＣｎより大きくなるのを防ぎ、電荷の注入や引き抜きの発生を防止して変換誤差を抑制することができる。また、この場合、基板電圧ＶＰＳをマイナスにすることもでき、そのためには、例えば、Ｄｅｅｐ−Ｎｗｅｌｌを利用して、Ｎチャネル型のＭＯＳトランジスタのＰｗｅｌｌの電位をマイナスにすることにより設定することができる。
In the successive approximation type AD converter according to the present invention may be varied similarly to the variation in potential V Cn of the common terminal of the substrate voltage V PS, with variations and delay difference and the like characteristics of the elements, the substrate voltage V PS is The potential may be higher than the common terminal potential V Cn . Therefore, in order to reduce the substrate voltage V PS by V FP during the fluctuation, the switch causes the substrate voltage to be higher than the potential of the common voltage by V FP ( here, V FP) when the successive comparison is performed by the comparison unit. May be configured to be lowered by a desired positive value) . As a result, the substrate voltage V PS can be prevented from becoming higher than the common terminal potential V Cn , charge injection and extraction can be prevented, and the conversion error can be suppressed. Further, in this case, the substrate voltage V PS can be made negative, and for that purpose, for example, by using Deep-Nwell, it is set by making the potential of Pwell of the N-channel type MOS transistor negative. You can

また、第１レベルシフト回路を有する場合、前記スイッチは、所定の電源電位で稼働し、前記電源電位を入力したとき前記電源電位を出力し、接地電位を入力したとき前記基準電圧以下の電圧を出力するよう設けられた第２レベルシフト回路と、ゲートに前記第２レベルシフト回路の出力が接続され、ドレインに前記基板電圧が接続された第９のＭＯＳトランジスタと、一端が前記第９のＭＯＳトランジスタのソースに接続された蓄電部と、前記入力電圧をサンプリングするとき、前記蓄電部の他端に前記正側基準電圧を接続し、前記比較部により逐次比較を行うとき、前記蓄電部の他端に前記負側基準電圧を接続するよう設けられた第４スイッチ回路とを有し、前記第２のＭＯＳトランジスタは、ゲートに前記第１レベルシフト回路の代わりに、前記第２レベルシフト回路の出力が接続されており、前記比較部により逐次比較を行うとき、前記基板電圧が前記共通電圧の電位よりもＶＦＰ （ここで、ＶＦＰ は所望の正の値）だけ低くなるよう構成されていてもよい。このときにも、変動中に基板電圧ＶＰＳが共通端子の電位ＶＣｎより大きくなるのを防ぎ、電荷の注入や引き抜きの発生を防止して変換誤差を抑制することができる。また、第１レベルシフト回路と第２レベルシフト回路とを異なるタイミングで動かすことができる。
When the switch has a first level shift circuit, the switch operates at a predetermined power supply potential, outputs the power supply potential when the power supply potential is input, and outputs a voltage equal to or lower than the reference voltage when the ground potential is input. A second level shift circuit provided for outputting, a ninth MOS transistor having a gate connected to the output of the second level shift circuit and a drain connected to the substrate voltage, and one end of the ninth MOS transistor When the input voltage is sampled with a power storage unit connected to the source of a transistor, the positive side reference voltage is connected to the other end of the power storage unit, and when the comparison unit performs successive comparison, A fourth switch circuit provided to connect the negative side reference voltage to an end, and the second MOS transistor has a gate of the second level shift circuit instead of the first level shift circuit. An output is connected, and the substrate voltage is lower than the potential of the common voltage by V FP ( here, V FP is a desired positive value) when the successive comparison is performed by the comparison unit. May be. Also at this time, it is possible to prevent the substrate voltage V PS from becoming larger than the potential V Cn of the common terminal during fluctuation, prevent the injection and extraction of charges, and suppress the conversion error. Further, the first level shift circuit and the second level shift circuit can be moved at different timings.

この蓄電部を有する場合、前記第２レベルシフト回路は、前記第１レベルシフト回路と同じ構成を有していてもよい。また、前記第２レベルシフト回路は、前記電源電位より低い低電源電位により稼働し、前記電源電位を入力したとき接地電位を出力し、接地電位を入力したとき前記低電源電位を出力するよう設けられたインバータ部と、前記インバータ部に前記電源電位を入力したとき接地電位を出力し、前記インバータ部に接地電位を入力したとき、前記基板電圧および接地電位の低い方の電位を出力する電圧変換回路と、前記インバータ部の出力を入力とし、前記電圧変換回路の出力に接続され、前記接地電位を入力したとき前記電圧変換回路の出力を出力し、前記低電源電位を入力したとき前記低電源電位を出力するよう設けられた第１シフト部と、前記第１シフト部の出力を入力とし、前記電圧変換回路の出力に接続され、前記電圧変換回路の出力を入力したとき、前記第４スイッチ回路が前記蓄電部の他端に前記正側基準電圧を接続している間は、前記電源電位を出力し、前記第４スイッチ回路が前記蓄電部の他端に前記負側基準電圧を接続している間は、前記低電源電位を出力し、前記低電源電位を入力したとき前記電圧変換回路の出力を出力するよう設けられた第２シフト部とを、有していてもよい。これにより、第２レベルシフト回路で使用するＭＯＳトランジスタなどの素子として、許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。なお、第２レベルシフト回路をなくし、第１レベルシフト回路の出力を第２レベルシフト回路の出力として利用してもよい。 When this power storage unit is included, the second level shift circuit may have the same configuration as the first level shift circuit. The second level shift circuit operates by a low power supply potential lower than the power supply potential, outputs the ground potential when the power supply potential is input, and outputs the low power supply potential when the ground potential is input. And a voltage conversion that outputs a ground potential when the power supply potential is input to the inverter unit and outputs a lower potential of the substrate voltage and the ground potential when the ground potential is input to the inverter unit. Circuit, and the output of the inverter unit as an input, connected to the output of the voltage conversion circuit, outputs the output of the voltage conversion circuit when the ground potential is input, and outputs the low power supply when the low power supply potential is input. A first shift section provided so as to output a potential, and an output of the first shift section as an input, which is connected to an output of the voltage conversion circuit, and when the output of the voltage conversion circuit is input, the fourth switch While the circuit is connecting the positive side reference voltage to the other end of the power storage unit, the power supply potential is output, and the fourth switch circuit connects the negative side reference voltage to the other end of the power storage unit. And a second shift unit provided so as to output the low power supply potential and output the output of the voltage conversion circuit when the low power supply potential is input. As a result, an element having a low allowable voltage can be used as an element such as a MOS transistor used in the second level shift circuit, and the price can be reduced and the power consumption can be reduced. The second level shift circuit may be omitted and the output of the first level shift circuit may be used as the output of the second level shift circuit.

また、第２レベルシフト回路の前記電圧変換回路は、ドレインを出力とし、ゲートに接地電位が接続され、ソースに前記基板電圧が接続された第１０のＭＯＳトランジスタと、ゲートに前記基板電圧が接続され、ドレインに前記第１０のＭＯＳトランジスタのドレインが接続され、ソースに接地電位が接続された第１１のＭＯＳトランジスタとを有し、前記第１０のＭＯＳトランジスタおよび前記第１１のＭＯＳトランジスタのバルクがフローティングされていてもよい。これにより、第１０のＭＯＳトランジスタおよび第１１のＭＯＳトランジスタのバルクの電位が、基板電圧または接地電位の低い方に自動的に変わるため、電圧変換回路は、基板電圧が接地電位以下のとき基板電圧を出力し、基板電圧が接地電位より大きいとき接地電位を出力することができる。 The voltage conversion circuit of the second level shift circuit has a drain as an output, a gate connected to the ground potential, a source connected to the substrate voltage and a tenth MOS transistor, and a gate connected to the substrate voltage. And a drain to which the drain of the tenth MOS transistor is connected and a source to which the ground potential is connected, and the bulk of the tenth MOS transistor and the eleventh MOS transistor. It may be floating. As a result, the bulk potentials of the tenth MOS transistor and the eleventh MOS transistor are automatically changed to the lower one of the substrate voltage and the ground potential. And the ground potential can be output when the substrate voltage is higher than the ground potential.

蓄電部を有する場合、前記蓄電部の容量をＣＸとすると［ここで、ＣＸ＞０］、
ＣＸ＝２×ＣＰ×（ＶＦＰ−ＶＲＥＦ）／（ＶＨ−ＶＬ＋ＶＲＥＦ−ＶＦＰ）
であることが好ましい。これにより、蓄電部の容量を調節して、ＶＦＰを所望の値に設定することができる。 In the case of having a power storage unit, if the capacity of the power storage unit is C X [where C X >0],
Cx =2* CP *( VFP - VREF )/( VH - VL + VREF - VFP )
Is preferred. Accordingly, the capacity of the power storage unit can be adjusted to set V FP to a desired value.

また、蓄電部を有する場合、前記入力電圧をサンプリングするとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースを前記基準電圧に接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースの、前記基準電圧への接続を解除するよう設けられた第３スイッチ回路を有していてもよい。これにより、共通端子の電位ＶＣｎが基準電圧ＶＲＥＦを基準として変動するのに対し、基板電圧ＶＰＳを、ＶＲＥＦ−ＶＦＰを基準として変動させることができる。また、第３スイッチ回路がなければ、基板電圧ＶＰＳが基準電圧ＶＲＥＦより大きいとき、第１のＭＯＳトランジスタおよび第２のＭＯＳトランジスタのソース側がバルクに対して順方向バイアスになるため、基板電圧ＶＰＳが基準電圧ＶＲＥＦに低下してしまう。そこで、第３スイッチ回路を設けることにより、電荷再分配モードのとき、基板電圧ＶＰＳが基準電圧ＶＲＥＦより大きな電位になることができ、共通端子の電位ＶＣｎと同じ動作が可能となるため、変換誤差を抑制することができる。 In the case of having a power storage unit, when sampling the input voltage, connecting the source of the first MOS transistor and the source of the second MOS transistor to the reference voltage, and performing successive comparison by the comparison unit. , A third switch circuit provided to release the connection of the source of the first MOS transistor and the source of the second MOS transistor to the reference voltage. Thereby, the potential V Cn of the common terminal fluctuates with reference to the reference voltage V REF , while the substrate voltage V PS can fluctuate with reference to V REF −V FP . Without the third switch circuit, when the substrate voltage V PS is higher than the reference voltage V REF , the source sides of the first MOS transistor and the second MOS transistor are forward biased with respect to the bulk. V PS drops to the reference voltage V REF . Therefore, by providing the third switch circuit, the substrate voltage V PS can have a potential higher than the reference voltage V REF in the charge redistribution mode, and the same operation as the potential V Cn of the common terminal can be performed. , The conversion error can be suppressed.

また、前記第１のＭＯＳトランジスタは、ソースに前記基準電圧の代わりに接地電位を接続可能であり、前記入力電圧をサンプリングするとき、前記第１のＭＯＳトランジスタのソースを接地電位に接続するとともに、前記第２のＭＯＳトランジスタのソースを前記基準電圧に接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタのソースの接地電位への接続を解除するとともに、前記第２のＭＯＳトランジスタのソースの前記基準電圧への接続を解除するよう設けられた第３スイッチ回路を有していてもよい。これにより、共通端子の電位ＶＣｎが基準電圧ＶＲＥＦを基準として変動するのに対し、基板電圧ＶＰＳを、−ＶＦＰを基準として変動させることができる。また、第３スイッチ回路がなければ、基板電圧ＶＰＳが接地電位より大きいとき、第１のＭＯＳトランジスタのソース側がバルクに対して順方向バイアスになるため、基板電圧ＶＰＳが接地電位に低下してしまう。また、基板電圧ＶＰＳが基準電圧ＶＲＥＦより大きいとき、第２のＭＯＳトランジスタのソース側がバルクに対して順方向バイアスになるため、共通端子の電位ＶＣｎが基準電圧ＶＲＥＦに固定されてしまう。そこで、第３スイッチ回路を設けることにより、電荷再分配モードのとき、基板電圧ＶＰＳが基準電圧ＶＲＥＦより大きな電位になることができるとともに、共通端子の電位ＶＣｎが基準電圧ＶＲＥＦに固定されるのを防ぐことができ、基板電圧ＶＰＳが共通端子の電位ＶＣｎと同じ動作が可能となるため、変換誤差を抑制することができる。 The first MOS transistor may have a source connected to a ground potential instead of the reference voltage, and when sampling the input voltage, the source of the first MOS transistor is connected to the ground potential. When the source of the second MOS transistor is connected to the reference voltage and successive comparison is performed by the comparator, the connection of the source of the first MOS transistor to the ground potential is released and the second MOS transistor is connected. It may have a third switch circuit arranged to disconnect the source of the transistor to the reference voltage. Thereby, the potential V Cn of the common terminal fluctuates with reference to the reference voltage V REF , while the substrate voltage V PS can fluctuate with reference to −V FP . Without the third switch circuit, when the substrate voltage V PS is higher than the ground potential, the source side of the first MOS transistor is forward biased with respect to the bulk, so that the substrate voltage V PS drops to the ground potential. Will end up. When the substrate voltage V PS is higher than the reference voltage V REF , the source side of the second MOS transistor is forward biased with respect to the bulk, so that the common terminal potential V Cn is fixed to the reference voltage V REF. .. Therefore, by providing the third switch circuit, in the charge redistribution mode, the substrate voltage V PS can be a potential higher than the reference voltage V REF , and the common terminal potential V Cn is fixed to the reference voltage V REF . This can be prevented, and the substrate voltage V PS can perform the same operation as the potential V Cn of the common terminal, so that the conversion error can be suppressed.

また、前記入力電圧のサンプリングの状態から前記比較部による逐次比較の状態に切り換えるとき、前記第１レベルシフト回路の入力を前記電源電位から接地電位に切り換え、前記第４スイッチ回路を切り換え、前記第２レベルシフト回路の入力を前記電源電位から接地電位に切り換え、前記第３スイッチ回路を切り換えるよう構成されていてもよい。これにより、共通端子の電位ＶＣｎおよび基板電圧ＶＰＳを、基準電圧ＶＲＥＦや接地電位０Ｖから確実に切り離してから、電荷再分配モードに移行することができる。また、前記第２レベルシフト回路の入力を前記電源電位から接地電位に切り換えるとき、前記第２のＭＯＳトランジスタによる前記共通端子と前記基準電圧との接続と、前記第９のＭＯＳトランジスタによる前記基板電圧と前記蓄電部との接続とが、異なるタイミングで解除されるよう構成されていてもよい。これにより、第９のＭＯＳトランジスタによる基板電圧と蓄電部との接続の解除で生じるノイズが、共通端子の電位ＶＣｎに影響を与えるのを防ぐことができる。 Further, when switching from the sampling state of the input voltage to the successive comparison state by the comparison unit, the input of the first level shift circuit is switched from the power supply potential to the ground potential, the fourth switch circuit is switched, and The input of the two-level shift circuit may be switched from the power supply potential to the ground potential, and the third switch circuit may be switched. As a result, the potential V Cn of the common terminal and the substrate voltage V PS can be reliably separated from the reference voltage V REF and the ground potential 0 V, and then the charge redistribution mode can be entered. When switching the input of the second level shift circuit from the power supply potential to the ground potential, the connection between the common terminal and the reference voltage by the second MOS transistor and the substrate voltage by the ninth MOS transistor. And the connection with the power storage unit may be configured to be released at different timings. Accordingly, it is possible to prevent the noise generated due to the disconnection of the substrate voltage and the power storage unit by the ninth MOS transistor from affecting the potential V Cn of the common terminal.

本発明に係る逐次比較型ＡＤ変換装置は、ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ−１個の前記基板用コンデンサに対応して設けられたｍ−１個の付加容量を有し、各付加容量は、それぞれ対応する基板用コンデンサの容量に比例した大きさを有し、一端が接地され、他端が対応する基板用コンデンサの他端に接続されていてもよい。この場合、各付加容量により、基板電圧ＶＰＳのアンダーシュートの大きさや残留時間を、共通端子の電位ＶＣｎのアンダーシュートの大きさや残留時間よりも大きくすることができ、電荷の引き抜きの発生を確実に防ぐことができる。 Successive approximation type AD converter according to the present invention, C P / 2 1, ··· , m-1 pieces provided corresponding to C P / 2 m-1 of the m-1 pieces of said capacitor substrate Each of the additional capacitors has a size proportional to the capacitance of the corresponding substrate capacitor, one end is grounded, and the other end is connected to the other end of the corresponding substrate capacitor. Good. In this case, the size of the undershoot of the substrate voltage V PS and the remaining time can be made larger than the size of the undershoot and the remaining time of the potential V Cn of the common terminal by each additional capacitance, so that the extraction of the charge is prevented. It can be surely prevented.

本発明に係る逐次比較型ＡＤ変換装置は、前記共通端子の配線を囲むよう、前記基板電圧の配線が配置されていてもよい。この場合、共通端子の配線での寄生容量は、ほぼ基板電圧の配線との間の容量のみとなるが、共通端子の電位ＶＣｎと基板電圧ＶＰＳとはほぼ同じ電位で変動するため、その容量は非常に小さくなる。これにより、変換誤差を小さくすることができ、変換精度を高めることができる。 In the successive approximation type AD converter according to the present invention, the wiring for the substrate voltage may be arranged so as to surround the wiring for the common terminal. In this case, the parasitic capacitance in the wiring of the common terminal is almost only the capacitance between the wiring of the substrate voltage and the wiring, but since the potential V Cn of the common terminal and the substrate voltage V PS fluctuate at approximately the same potential, The capacity is very small. Thereby, the conversion error can be reduced and the conversion accuracy can be improved.

本発明によれば、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができ、オーバーシュートやアンダーシュートによる変換誤差を抑制可能な逐次比較型ＡＤ変換装置を提供することができる。また、基準電圧を内部で生成したり、外から供給したりする必要がなく、安定した基準電圧を用いて、低電力で、高速かつ高精度でＡＤ変換を行うことができる逐次比較型ＡＤ変換装置を提供することもできる。また、低電圧電源として、同一チップにロジック等の低電圧電源を使用する回路が搭載されていれば利用することができるため、チップ内に降圧電源回路を設ける必要がなく、低電力マイコンのようなＳＯＣを実現するのに適した、逐次比較型ＡＤ変換装置を提供することもできる。 According to the present invention, it is possible to provide a successive approximation type AD conversion device capable of performing AD conversion at high speed and low power consumption with a relatively simple circuit configuration and suppressing a conversion error due to overshoot or undershoot. You can Further, there is no need to generate the reference voltage internally or supply it from the outside, and a successive approximation type AD conversion capable of performing high-speed and high-precision AD conversion using a stable reference voltage. A device can also be provided. Also, since it can be used as a low-voltage power supply if a circuit that uses a low-voltage power supply such as logic is mounted on the same chip, it is not necessary to provide a step-down power supply circuit in the chip, and it can be used as a low-power microcomputer. It is also possible to provide a successive approximation type AD converter suitable for realizing various SOCs.

本発明の第１の実施の形態の逐次比較型ＡＤ変換装置を示す（ａ）全体の回路図、（ｂ）スイッチＳ１の回路図である。It is the circuit diagram of (a) whole which shows the successive approximation type AD converter of the 1st Embodiment of this invention, (b) The circuit diagram of switch S1. 図１に示す逐次比較型ＡＤ変換装置の、第１レベルシフト回路ＬＳ１の回路図である。2 is a circuit diagram of a first level shift circuit LS1 of the successive approximation type AD conversion device shown in FIG. 1. FIG. 図１に示す逐次比較型ＡＤ変換装置の、スイッチＳ１の動作を示すシーケンス図である。FIG. 3 is a sequence diagram showing an operation of a switch S1 of the successive approximation type AD conversion device shown in FIG. 1. 図１に示す逐次比較型ＡＤ変換装置の、共通端子の電位ＶＣｎ、基板電圧ＶＰＳおよび、第１レベルシフト回路ＬＳ１の出力端子からの出力電圧ＶＳＸの変動を示すグラフである。6 is a graph showing variations of the common terminal potential V Cn , the substrate voltage V PS, and the output voltage V SX from the output terminal of the first level shift circuit LS1 in the successive approximation type AD converter shown in FIG. 1. 図１に示す逐次比較型ＡＤ変換装置の、第２スイッチ回路の（ａ）第１の変形例、（ｂ）第２の変形例の回路図である。It is a circuit diagram of the (a) 1st modification of a 2nd switch circuit, and the (b) 2nd modification of the successive approximation type AD converter shown in FIG. 図５に示す第２スイッチ回路の（ａ）第１の変形例、（ｂ）第２の変形例のスイッチＳ１の動作を示すシーケンス図である。FIG. 9 is a sequence diagram showing an operation of a switch S1 of (a) a first modification and (b) a second modification of the second switch circuit shown in FIG. 5. 本発明の第２の実施の形態の逐次比較型ＡＤ変換装置を示すスイッチＳ１の回路図である。It is a circuit diagram of switch S1 showing a successive approximation type AD converter of a 2nd embodiment of the present invention. 図７に示す逐次比較型ＡＤ変換装置の、第２レベルシフト回路ＬＳ２の回路図である。FIG. 8 is a circuit diagram of a second level shift circuit LS2 of the successive approximation AD converter shown in FIG. 7. （ａ）図７に示す逐次比較型ＡＤ変換装置の、スイッチＳ１の動作を示すシーケンス図、（ｂ）図７に示す逐次比較型ＡＤ変換装置の、第３スイッチ回路ＳＷ１の変形例のスイッチＳ１の動作を示すシーケンス図である。(A) A sequence diagram showing the operation of the switch S1 of the successive approximation type AD converter shown in FIG. 7, and (b) a switch S1 of a modification of the third switch circuit SW1 of the successive approximation type AD converter shown in FIG. It is a sequence diagram which shows operation|movement. 図７に示す逐次比較型ＡＤ変換装置の、共通端子の電位ＶＣｎ、基板電圧ＶＰＳおよび、第１レベルシフト回路ＬＳ１の出力端子からの出力電圧ＶＳＸの変動を示すグラフである。8 is a graph showing variations of the common terminal potential V Cn , the substrate voltage V PS, and the output voltage V SX from the output terminal of the first level shift circuit LS1 in the successive approximation AD converter shown in FIG. 7. 本発明の第１および第２の実施の形態の逐次比較型ＡＤ変換装置の、（ａ）付加容量を有する変形例を示す回路図、（ｂ）その変形例の共通端子の電位ＶＣｎ、基板電圧ＶＰＳおよび、第１レベルシフト回路ＬＳ１の出力端子からの出力電圧ＶＳＸの変動を示すグラフである。(A) A circuit diagram showing a modified example of the successive approximation type AD converters of the first and second embodiments of the present invention having an additional capacitance, (b) a common terminal potential V Cn of the modified example, and a substrate 7 is a graph showing variations in voltage V PS and output voltage V SX from the output terminal of the first level shift circuit LS1. 本発明の第１および第２の実施の形態の逐次比較型ＡＤ変換装置の、共通端子Ｃｎの配線を囲むよう、基板電圧ＶＰＳの配線を配置した変形例を示す回路図である。Successive approximation type AD converter of the first and second embodiments of the present invention, so as to surround the wiring of the common terminals Cn, is a circuit diagram showing a modification example in which the wiring of the substrate voltage V PS. 従来の逐次比較型ＡＤ変換装置を示す回路図である。It is a circuit diagram which shows the conventional successive approximation type AD converter. 図１３に示す従来の逐次比較型ＡＤ変換装置の、（ａ）サンプルモードおよび電荷再分配モードの第１変換ステップから第ｎ変換ステップにおける、基準電圧ＶＲＥＦに対する、共通端子Ｃｎの電位ＶＣｎが取り得る値の範囲を示すグラフ、（ｂ） （ａ）において、正側基準電圧ＶＨ＝ＶＤＤ（電源電位）、負側基準電圧ＶＬ＝０Ｖ、ＶＲＥＦ＝ＶＤＤ／２としたときのグラフである。The potential V Cn of the common terminal Cn with respect to the reference voltage V REF in (a) the first conversion step to the nth conversion step of the sample mode and charge redistribution mode of the conventional successive approximation type AD converter shown in FIG. A graph showing a range of possible values, (b) a graph when positive side reference voltage V H =VDD (power supply potential), negative side reference voltage V L =0 V, V REF =VDD/2 in (a) Is.

［第１の実施の形態の逐次比較型ＡＤ変換装置１０］
以下、図面に基づいて、本発明の実施の形態について説明する。
図１乃至図６は、本発明の第１の実施の形態の逐次比較型ＡＤ変換装置を示している。
図１に示すように、本発明の第１の実施の形態の逐次比較型ＡＤ変換装置１０は、基準電圧ＶＲＥＦを有するシングルエンド型入力のＡＤ変換装置であり、容量がそれぞれＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｎ−１、ＣＳ／２ｎ−１のｎ＋１個の変換用コンデンサ（ｎは２以上の整数）と、各変換用コンデンサに対応して設けられたｎ＋１個の変換用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[0]、Ｓｄと、比較部ＣＭＰとスイッチＳ１とを有している。 [Successive Approximation Type AD Converter 10 of First Embodiment]
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
1 to 6 show a successive approximation type AD converter according to a first embodiment of the present invention.
As shown in FIG. 1, the successive approximation AD converter 10 according to the first embodiment of the present invention is a single-ended input AD converter having a reference voltage V REF, and has capacities C S and C, respectively. S / 2 1, · · ·, and C S / 2 n-1, C S / 2 n-1 of the n + 1 of the converting capacitor (n is an integer of 2 or more), provided corresponding to each conversion capacitor It has n+1 conversion changeover switches S[n-1], S[n-2],..., S[0], Sd, a comparison unit CMP and a switch S1.

各変換用コンデンサは、一端がそれぞれ共通端子Ｃｎに接続され、他端が対応する変換用切替スイッチに接続されている。各変換用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[0]は、対応する変換用コンデンサの他端を、入力電圧ＶＩＮと正側基準電圧ＶＨと負側基準電圧ＶＬとに選択的に接続可能に設けられている。また、変換用切替スイッチＳｄは、対応する変換用コンデンサの他端を、入力電圧ＶＩＮと負側基準電圧ＶＬとに選択的に接続可能に設けられている。 One end of each conversion capacitor is connected to the common terminal Cn, and the other end is connected to the corresponding conversion switch. Each of the conversion changeover switches S[n-1], S[n-2],..., S[0] has the other end of the corresponding conversion capacitor connected to the input voltage V IN and the positive reference voltage V H. And the negative reference voltage V L are selectively connectable. The conversion changeover switch Sd is provided so that the other end of the corresponding conversion capacitor can be selectively connected to the input voltage V IN and the negative reference voltage V L.

比較部ＣＭＰは、比較器から成り、共通端子Ｃｎの電位ＶＣｎと基準電圧ＶＲＥＦとを比較するよう設けられている。スイッチＳ１は、比較部ＣＭＰの前段で、共通端子Ｃｎと基準電圧ＶＲＥＦとに接続されており、共通端子Ｃｎに対して基準電圧ＶＲＥＦの入力をＯＮ／ＯＦＦ可能に設けられている。
なお、以下では、基準電圧ＶＲＥＦを、負側基準電圧ＶＬに設定している。 The comparison unit CMP includes a comparator and is provided to compare the potential V Cn of the common terminal Cn with the reference voltage V REF . The switch S1 is connected to the common terminal Cn and the reference voltage V REF before the comparison unit CMP, and is provided so that the input of the reference voltage V REF to the common terminal Cn can be turned ON/OFF.
In the following, the reference voltage V REF is set to the negative side reference voltage V L.

［スイッチＳ１の構成］
図１（ｂ）に示すように、スイッチＳ１は、容量がそれぞれＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１，ＣＰ／２ｍ−１のｍ＋１個の基板用コンデンサ（ｍは２以上ｎ以下の整数）と、各基板用コンデンサに対応して設けられたｍ＋１個の基板用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄと、第１レベルシフト回路ＬＳ１と第１のＭＯＳトランジスタＮＳ０と第２のＭＯＳトランジスタＮＳ１と第１スイッチ回路１１と第２スイッチ回路１２と第３スイッチ回路ＳＷ１とを有している。 [Configuration of switch S1]
As shown in FIG. 1B, the switch S1 includes m+1 substrates whose capacities are C P , C P /2 1 ,..., C P /2 m-1 , C P /2 m-1. Capacitors (m is an integer of 2 or more and n or less), and m+1 substrate changeover switches S[n-1], S[n-2],... Corresponding to each substrate capacitor. S[nm], Sd, a first level shift circuit LS1, a first MOS transistor NS0, a second MOS transistor NS1, a first switch circuit 11, a second switch circuit 12, and a third switch circuit SW1. ing.

各基板用コンデンサは、一端がそれぞれＭＯＳトランジスタの基板ノードＰＳの基板電圧ＶＰＳに接続され、他端が対応する基板用切替スイッチに接続されている。各基板用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]は、対応する基板用コンデンサの他端を、入力電圧ＶＩＮと正側基準電圧ＶＨと負側基準電圧ＶＬとに選択的に接続可能に設けられている。また、基板用切替スイッチＳｄは、対応する基板用コンデンサの他端を、入力電圧ＶＩＮと負側基準電圧ＶＬとに選択的に接続可能に設けられている。 Each substrate capacitor has one end connected to the substrate voltage V PS of the substrate node PS of the MOS transistor and the other end connected to the corresponding substrate changeover switch. Each of the substrate changeover switches S[n-1], S[n-2],..., S[nm] has the other end of the corresponding substrate capacitor connected to the input voltage V IN and the positive reference voltage V H. And the negative reference voltage V L are selectively connectable. The board changeover switch Sd is provided so that the other end of the corresponding board capacitor can be selectively connected to the input voltage V IN and the negative reference voltage V L.

また、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１の各基板用コンデンサは、ＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｍ−１の各変換用コンデンサに対応し、各基板用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄは、各変換用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄに対応するよう設けられている。スイッチＳ１は、各基板用切替スイッチが対応する各変換用切替スイッチの動きに同期して切り替えられるよう構成されている。これにより、スイッチＳ１は、各基板用コンデンサの他端に入力される電圧が、それぞれ対応する各変換用コンデンサの他端に入力される電圧と同じ電圧になるようになっている。 Moreover, the capacitors for each substrate of C P , C P /2 1 ,..., C P /2 m−1 are C S , C S /2 1 ,..., C S /2 m−1 . Corresponding to each conversion capacitor, each substrate changeover switch S[n-1], S[n-2],..., S[nm], Sd corresponds to each conversion changeover switch S[n-1]. , S[n-2],..., S[nm], and Sd. The switch S1 is configured to be switched in synchronization with the movement of each conversion conversion switch corresponding to each board changeover switch. As a result, in the switch S1, the voltage input to the other end of each substrate capacitor is the same as the voltage input to the other end of each corresponding conversion capacitor.

図２に示すように、第１レベルシフト回路ＬＳ１は、インバータ部ＩＶ１と電圧変換回路２１と第１シフト部２２と第２シフト部２３とを有している。インバータ部ＩＶ１は、スイッチＳＷ０ａにより、電源電位ＶＤＤと接地電位０Ｖとを選択的に切り換えて入力可能になっている。インバータ部ＩＶ１は、電源電位ＶＤＤより低い低電源電位ＶＤＤＬにより稼働し、電源電位ＶＤＤを入力したとき接地電位０Ｖを出力し、接地電位０Ｖを入力したとき低電源電位ＶＤＤＬを出力するよう構成されている。 As shown in FIG. 2, the first level shift circuit LS1 includes an inverter unit IV1, a voltage conversion circuit 21, a first shift unit 22, and a second shift unit 23. The inverter unit IV1 can be selectively switched between the power supply potential VDD and the ground potential 0V by the switch SW0a and can be input. The inverter unit IV1 operates by a low power supply potential VDDL lower than the power supply potential VDD, outputs a ground potential 0V when the power supply potential VDD is input, and outputs a low power supply potential VDDL when the ground potential 0V is input. There is.

電圧変換回路２１は、第３のＭＯＳトランジスタＮ２０と第４のＭＯＳトランジスタＮ２１とｐＭＯＳトランジスタＰ２０と２つのｎＭＯＳトランジスタＮ２２，Ｎ２３とを有している。第３のＭＯＳトランジスタＮ２０は、ｎＭＯＳトランジスタから成り、ドレインを出力とし、ゲートに接地電位０Ｖが接続され、ソースに基板電圧ＶＰＳが接続されている。第４のＭＯＳトランジスタＮ２１は、ゲートに基板電圧ＶＰＳが接続され、ドレインに第３のＭＯＳトランジスタＮ２０のドレイン（出力）が接続され、ソースに接地電位０Ｖが接続されている。また、第３のＭＯＳトランジスタＮ２０および第４のＭＯＳトランジスタＮ２１は、バルクＰＳ３がフローティングされており、これにより、それらのバルクＰＳ３の電位が、基板電圧ＶＰＳまたは接地電位０Ｖの低い方に自動的に変わるようになっている。 The voltage conversion circuit 21 has a third MOS transistor N20, a fourth MOS transistor N21, a pMOS transistor P20, and two nMOS transistors N22 and N23. The third MOS transistor N20 is composed of an nMOS transistor, has a drain as an output, a gate connected to the ground potential 0V, and a source connected to the substrate voltage V PS . The fourth MOS transistor N21 has a gate connected to the substrate voltage V PS , a drain connected to the drain (output) of the third MOS transistor N20, and a source connected to the ground potential 0V. Further, in the third MOS transistor N20 and the fourth MOS transistor N21, the bulk PS3 is floated, whereby the potential of these bulk PS3 is automatically set to the lower one of the substrate voltage V PS and the ground potential 0 V. It is supposed to change to.

また、Ｐ２０、Ｎ２２およびＮ２３は、この順番で互いに直列に接続されている。Ｐ２０は、ゲートにインバータ部ＩＶ１の出力の反転が接続され、ソースに低電源電位ＶＤＤＬが接続され、ドレインにＮ２２のドレインが接続されている。Ｎ２２は、ゲートにインバータ部ＩＶ１の出力が接続され、ソースにＮ２３のソースおよび第３のＭＯＳトランジスタＮ２０のドレイン（出力）が接続されている。Ｎ２３は、ドレインに接地電位０Ｖが接続され、ゲートにＰ２０のドレインおよびＮ２２のドレインが接続され、バルクにＮ２２のソースが接続されている。 Further, P20, N22 and N23 are connected in series with each other in this order. In P20, the gate is connected to the inversion of the output of the inverter unit IV1, the source is connected to the low power supply potential VDDL, and the drain is connected to the drain of N22. The gate of N22 is connected to the output of the inverter unit IV1, and the source is connected to the source of N23 and the drain (output) of the third MOS transistor N20. N23 has a drain connected to the ground potential 0V, a gate connected to the drain of P20 and a drain of N22, and a bulk connected to the source of N22.

これにより、インバータ部ＩＶ１に電源電位ＶＤＤを入力したとき、電圧変換回路２１は、Ｎ２３がＯＮになり、接地電位０Ｖを出力するようになっている。また、インバータ部ＩＶ１に接地電位０Ｖを入力したとき、電圧変換回路２１は、第３のＭＯＳトランジスタＮ２０および第４のＭＯＳトランジスタＮ２１のバルクＰＳ３がフローティングされていることにより、基板電圧ＶＰＳが接地電位（実際には、しきい値電圧ＶＴＮ）以下のとき、Ｎ２０がＯＮになって基板電圧ＶＰＳを出力し、基板電圧ＶＰＳが接地電位（実際には、しきい値電圧ＶＴＮ）より大きいとき、Ｎ２１がＯＮになって接地電位０Ｖを出力するようになっている。 As a result, when the power supply potential VDD is input to the inverter unit IV1, the voltage conversion circuit 21 outputs N0 to turn on the ground potential 0V. When the ground potential 0V is input to the inverter unit IV1, the voltage conversion circuit 21 causes the substrate voltage V PS to be grounded because the bulk PS3 of the third MOS transistor N20 and the fourth MOS transistor N21 is floating. potential (in fact, the threshold voltage V TN) when: outputs a substrate voltage V PS N20 is turned oN, the substrate voltage V PS is the ground potential (in fact, the threshold voltage V TN) When it is larger, N21 is turned on to output the ground potential 0V.

第１シフト部２２は、２つのｐＭＯＳトランジスタＰ１２、Ｐ１３と２つのｎＭＯＳトランジスタＮ１２、Ｎ１３とインバータとを有している。Ｐ１２は、ゲートにインバータ部ＩＶ１の出力の反転が接続され、ソースに低電源電位ＶＤＤＬが接続されている。Ｐ１３は、ゲートにインバータＩＶ３を介してインバータ部ＩＶ１の出力が接続され、ソースに低電源電位ＶＤＤＬが接続されている。Ｎ１２は、ゲートにＰ１３のドレインが接続され、ソースに電圧変換回路２１の出力が接続され、ドレインにＰ１２のドレインが接続されている。Ｎ１３は、ゲートにＰ１２のドレインが接続され、ソースに電圧変換回路２１の出力が接続され、ドレインにＰ１３のドレインが接続されている。第１シフト部２２は、Ｐ１３のドレインが出力となっている。 The first shift unit 22 has two pMOS transistors P12 and P13, two nMOS transistors N12 and N13, and an inverter. In P12, the gate is connected to the inversion of the output of the inverter unit IV1, and the source is connected to the low power supply potential VDDL. The gate of P13 is connected to the output of the inverter unit IV1 via the inverter IV3, and the source thereof is connected to the low power supply potential VDDL. N12 has a gate connected to the drain of P13, a source connected to the output of the voltage conversion circuit 21, and a drain connected to the drain of P12. N13 has a gate connected to the drain of P12, a source connected to the output of the voltage conversion circuit 21, and a drain connected to the drain of P13. The drain of P13 of the first shift unit 22 is an output.

第１シフト部２２は、インバータ部ＩＶ１に電源電位ＶＤＤを入力したとき、インバータ部ＩＶ１から接地電位０Ｖが入力され、電圧変換回路２１の出力電圧ＶＰＳ２を出力するようになっている。また、インバータ部ＩＶ１に接地電位０Ｖを入力したとき、インバータ部ＩＶ１から低電源電位ＶＤＤＬが入力され、低電源電位ＶＤＤＬを出力するようになっている。また、第１シフト部２２は、Ｎ１２のソースおよびＮ１３のソースから、電圧変換回路２１の出力電圧ＶＰＳ２を出力するようになっている。 When the power supply potential VDD is input to the inverter unit IV1, the first shift unit 22 is input with the ground potential 0V from the inverter unit IV1 and outputs the output voltage V PS2 of the voltage conversion circuit 21. When the ground potential 0V is input to the inverter unit IV1, the low power supply potential VDDL is input from the inverter unit IV1 and the low power supply potential VDDL is output. In addition, the first shift unit 22 outputs the output voltage V PS2 of the voltage conversion circuit 21 from the source of N12 and the source of N13.

第２シフト部２３は、スイッチＳＷ０ａに接続されたインバータＩＶ４と、互いに直列に接続された２つのｐＭＯＳトランジスタＰ１４、Ｐ１５と、ｎＭＯＳトランジスタＮ１４とを有している。Ｐ１５は、ゲートにインバータＩＶ４の出力が接続され、ソースに電源電位ＶＤＤが接続されている。Ｐ１４は、ゲートに接地電位０Ｖが接続され、ソースにＰ１５のドレインが接続されている。Ｎ１４は、ゲートに第１シフト部２２の出力が接続され、ソースにＮ１２のソースおよびＮ１３のソース、すなわち電圧変換回路２１の出力が接続され、ドレインにＰ１４のドレインが接続されている。第２シフト部２３は、Ｐ１４およびＮ１４のドレインに出力端子ＳＸが接続されている。第２シフト部２３は、第１シフト部２２から電圧変換回路２１の出力電圧ＶＰＳ２を入力したとき電源電位ＶＤＤを出力し、低電源電位ＶＤＤＬを入力したとき電圧変換回路２１の出力電圧ＶＰＳ２を出力するようになっている。 The second shift section 23 has an inverter IV4 connected to the switch SW0a, two pMOS transistors P14 and P15 connected in series, and an nMOS transistor N14. In P15, the output of the inverter IV4 is connected to the gate, and the power supply potential VDD is connected to the source. The ground potential of 0V is connected to P14, and the drain of P15 is connected to the source. N14 has a gate connected to the output of the first shift unit 22, a source connected to the source of N12 and a source of N13, that is, the output of the voltage conversion circuit 21, and a drain connected to the drain of P14. In the second shift section 23, the output terminal SX is connected to the drains of P14 and N14. Second shift portion 23, the power supply potential VDD when input the output voltage V PS2 of the voltage conversion circuit 21 from the first shift section 22 outputs the output voltage V PS2 of the voltage converter circuit 21 when entering the low power supply potential VDDL Is to be output.

以上から、第１レベルシフト回路ＬＳ１は、スイッチＳＷ０ａにより電源電位ＶＤＤを入力したとき、出力端子ＳＸから電源電位ＶＤＤを出力し、スイッチＳＷ０ａにより接地電位０Ｖを入力したとき、出力端子ＳＸから電圧変換回路２１の出力電圧ＶＰＳ２、すなわち基板電圧ＶＰＳが接地電位０Ｖ以下のとき基板電圧ＶＰＳを出力し、基板電圧ＶＰＳが接地電位０Ｖより大きいとき接地電位０Ｖを出力するようになっている。 From the above, the first level shift circuit LS1 outputs the power supply potential VDD from the output terminal SX when the power supply potential VDD is input by the switch SW0a, and converts the voltage from the output terminal SX when the ground potential 0V is input by the switch SW0a. The output voltage V PS2 of the circuit 21, that is, the substrate voltage V PS is output when the substrate voltage V PS is equal to or lower than the ground potential 0 V, and the ground potential 0 V is output when the substrate voltage V PS is higher than the ground potential 0 V. ..

図１（ｂ）に示すように、第１のＭＯＳトランジスタＮＳ０は、ゲートに第１レベルシフト回路ＬＳ１の出力端子ＳＸが接続され、ドレインに基板電圧ＶＰＳが接続され、ソースに第３スイッチ回路ＳＷ１を介して基準電圧ＶＲＥＦ（＝ＶＬ）が接続されている。また、第２のＭＯＳトランジスタＮＳ１は、ゲートに第１レベルシフト回路ＬＳ１の出力端子ＳＸが接続され、ドレインに共通端子Ｃｎが接続され、ソースに第３スイッチ回路ＳＷ１を介して基準電圧ＶＲＥＦ（＝ＶＬ）が接続されている。 As shown in FIG. 1B, in the first MOS transistor NS0, the gate is connected to the output terminal SX of the first level shift circuit LS1, the drain is connected to the substrate voltage V PS , and the source is the third switch circuit. The reference voltage V REF (=V L ) is connected via SW1. The second MOS transistor NS1 has a gate connected to the output terminal SX of the first level shift circuit LS1, a drain connected to the common terminal Cn, and a source connected to the reference voltage V REF (via the third switch circuit SW1). =V L ) is connected.

これにより、第１のＭＯＳトランジスタＮＳ０および第２のＭＯＳトランジスタＮＳ１は、第１レベルシフト回路ＬＳ１に電源電位ＶＤＤが入力されて電源電位ＶＤＤを出力するとき、それぞれのドレインとソースとが接続されて、共通端子Ｃｎに基準電圧ＶＲＥＦ（＝ＶＬ）を入力するとともに、基板電圧ＶＰＳと共通端子Ｃｎとを接続するようになっている。また、第１レベルシフト回路ＬＳ１に接地電位０Ｖが入力されて電圧変換回路２１の出力電圧ＶＰＳ２、すなわち基準電圧０Ｖ以下の電圧を出力するとき、それぞれのドレインとソースとの接続が解除されて、共通端子Ｃｎと基準電圧ＶＲＥＦ（＝ＶＬ）との接続を解除するとともに、基板電圧ＶＰＳと共通端子Ｃｎとの接続も解除するようになっている。 As a result, when the power supply potential VDD is input to the first level shift circuit LS1 and the power supply potential VDD is output, the first MOS transistor NS0 and the second MOS transistor NS1 have their drains and sources connected to each other. , The reference voltage V REF (=V L ) is input to the common terminal Cn, and the substrate voltage V PS and the common terminal Cn are connected. When the ground potential 0V is input to the first level shift circuit LS1 to output the output voltage V PS2 of the voltage conversion circuit 21, that is, the voltage equal to or lower than the reference voltage 0V, the connection between the respective drains and sources is released. , The common terminal Cn is disconnected from the reference voltage V REF (=V L ), and the connection between the substrate voltage V PS and the common terminal Cn is also disconnected.

図１（ｂ）に示すように、第１スイッチ回路１１は、インバータＩＶ５と第５のＭＯＳトランジスタＰＳ０と第７のＭＯＳトランジスタＰＳ０ａとを有している。第５のＭＯＳトランジスタＰＳ０は、ｐＭＯＳから成り、ゲートにインバータＩＶ５を介してスイッチＳＷ０ａ（第１レベルシフト回路ＬＳ１の入力）が接続され、ドレインに基準電圧ＶＲＥＦ（＝ＶＬ）が接続されている。第７のＭＯＳトランジスタＰＳ０ａは、ｐＭＯＳから成り、ゲートに接地電位０Ｖが接続され、ドレインに基板電圧ＶＰＳが接続され、ソースに第５のＭＯＳトランジスタＰＳ０のソースが接続されている。 As shown in FIG. 1B, the first switch circuit 11 has an inverter IV5, a fifth MOS transistor PS0, and a seventh MOS transistor PS0a. The fifth MOS transistor PS0 is composed of a pMOS, has a gate connected to the switch SW0a (input of the first level shift circuit LS1) via an inverter IV5, and has a drain connected to the reference voltage V REF (=V L ). There is. The seventh MOS transistor PS0a is composed of a pMOS, has a gate connected to the ground potential 0V, a drain connected to the substrate voltage V PS , and a source connected to the source of the fifth MOS transistor PS0.

第１スイッチ回路１１は、スイッチＳＷ０ａにより電源電位ＶＤＤが入力されたとき、基準電圧ＶＲＥＦ（＝ＶＬ）に基板電圧ＶＰＳを接続し、スイッチＳＷ０ａにより接地電位０Ｖが入力されたとき、第１のＭＯＳトランジスタＮＳ０と同期して、基準電圧ＶＲＥＦ（＝ＶＬ）への基板電圧ＶＰＳの接続を解除するようになっている。 The first switch circuit 11 connects the substrate voltage V PS to the reference voltage V REF (=V L ) when the power supply potential VDD is input by the switch SW0a, and when the ground potential 0V is input by the switch SW0a. The connection of the substrate voltage V PS to the reference voltage V REF (=V L ) is released in synchronization with the first MOS transistor NS0.

第２スイッチ回路１２は、インバータＩＶ６と第６のＭＯＳトランジスタＰＳ１と第８のＭＯＳトランジスタＰＳ１ａとを有している。第６のＭＯＳトランジスタＰＳ１は、ｐＭＯＳから成り、ゲートにインバータＩＶ６を介してスイッチＳＷ０ａ（第１レベルシフト回路ＬＳ１の入力）が接続され、ドレインに基準電圧ＶＲＥＦ（＝ＶＬ）が接続されている。第８のＭＯＳトランジスタＰＳ１ａは、ｐＭＯＳから成り、ゲートに接地電位０Ｖが接続され、ドレインに共通端子Ｃｎが接続され、ソースに第６のＭＯＳトランジスタＰＳ１のソースが接続されている。 The second switch circuit 12 has an inverter IV6, a sixth MOS transistor PS1 and an eighth MOS transistor PS1a. The sixth MOS transistor PS1 is composed of a pMOS, has a gate connected to the switch SW0a (input of the first level shift circuit LS1) via an inverter IV6, and has a drain connected to the reference voltage V REF (=V L ). There is. The eighth MOS transistor PS1a is composed of a pMOS, has a gate connected to the ground potential 0V, a drain connected to the common terminal Cn, and a source connected to the source of the sixth MOS transistor PS1.

第２スイッチ回路１２は、スイッチＳＷ０ａにより電源電位ＶＤＤが入力されたとき、基準電圧ＶＲＥＦ（＝ＶＬ）に共通端子Ｃｎを接続し、スイッチＳＷ０ａにより接地電位０Ｖが入力されたとき、第２のＭＯＳトランジスタＮＳ１と同期して、基準電圧ＶＲＥＦ（＝ＶＬ）への共通端子Ｃｎの接続を解除するようになっている。 The second switch circuit 12 connects the common terminal Cn to the reference voltage V REF (= VL ) when the power supply potential VDD is input by the switch SW0a, and the second terminal when the ground potential 0V is input by the switch SW0a. The connection of the common terminal Cn to the reference voltage V REF (=V L ) is released in synchronization with the MOS transistor NS1.

図１（ｂ）に示すように、第３スイッチ回路ＳＷ１は、基準電圧ＶＲＥＦ（＝ＶＬ）と、第１のＭＯＳトランジスタＮＳ０のソース、第２のＭＯＳトランジスタＮＳ１のソース、第５のＭＯＳトランジスタＰＳ０のドレイン、および第６のＭＯＳトランジスタＰＳ１のドレインとの接続をＯＮ／ＯＦＦ可能に設けられている。 As shown in FIG. 1B, the third switch circuit SW1 includes the reference voltage V REF (=V L ), the source of the first MOS transistor NS0, the source of the second MOS transistor NS1, and the fifth MOS transistor. The connection between the drain of the transistor PS0 and the drain of the sixth MOS transistor PS1 is provided so that it can be turned ON/OFF.

［スイッチＳ１の動作］
図３に示すように、スイッチＳ１は、入力電圧ＶＩＮをサンプリングするサンプルモードのとき（スイッチＳ１がＯＮの状態のとき）、スイッチＳＷ０ａをＨ（Ｈｉｇｈ）に、第３スイッチ回路ＳＷ１をＨにしておく。このとき、第１レベルシフト回路ＬＳ１の出力端子ＳＸが電源電位ＶＤＤを出力するため、第１のＭＯＳトランジスタＮＳ０、第２のＭＯＳトランジスタＮＳ１、第１スイッチ回路１１および第２スイッチ回路１２により、共通端子Ｃｎに基準電圧ＶＲＥＦ（＝ＶＬ）が入力されるとともに、基板電圧ＶＰＳと共通端子Ｃｎとが接続される。また、このとき、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１，ＣＰ／２ｍ−１の各基板用コンデンサの他端に入力電圧ＶＩＮが入力される。 [Operation of switch S1]
As shown in FIG. 3, the switch S1 sets the switch SW0a to H (High) and the third switch circuit SW1 to H in the sample mode for sampling the input voltage V IN (when the switch S1 is in the ON state). Keep it. At this time, since the output terminal SX of the first level shift circuit LS1 outputs the power supply potential VDD, it is shared by the first MOS transistor NS0, the second MOS transistor NS1, the first switch circuit 11, and the second switch circuit 12. The reference voltage V REF (=V L ) is input to the terminal Cn, and the substrate voltage V PS and the common terminal Cn are connected. Further, at this time, the input voltage V IN is input to the other end of each of the substrate capacitors C P , C P /2 1 ,..., C P /2 m-1 , C P /2 m-1. ..

次に、サンプルモードから、比較部ＣＭＰにより逐次比較を行う電荷再分配モードに切り換えるとき、スイッチＳ１は、まず、スイッチＳＷ０ａをＨからＬ（Ｌｏｗ）に切り換える（図３中の丸数字１）。このとき、第１レベルシフト回路ＬＳ１の出力端子ＳＸが、電圧変換回路２１の出力ＶＰＳ２、すなわち基板電圧ＶＰＳおよび接地電位０Ｖのうちの低い方の電位を出力する。このため、第１のＭＯＳトランジスタＮＳ０、第２のＭＯＳトランジスタＮＳ１、第１スイッチ回路１１および第２スイッチ回路１２により、共通端子Ｃｎへの基準電圧ＶＲＥＦ（＝ＶＬ）の入力が解除されるとともに、基板電圧ＶＰＳと共通端子Ｃｎとの接続も解除される。 Next, when switching from the sample mode to the charge redistribution mode in which the successive comparison is performed by the comparison unit CMP, the switch S1 first switches the switch SW0a from H to L (Low) (circled number 1 in FIG. 3). At this time, the output terminal SX of the first level shift circuit LS1 outputs the output V PS2 of the voltage conversion circuit 21, that is, the lower one of the substrate voltage V PS and the ground potential 0V. Therefore, the input of the reference voltage V REF (=V L ) to the common terminal Cn is canceled by the first MOS transistor NS0, the second MOS transistor NS1, the first switch circuit 11, and the second switch circuit 12. At the same time, the connection between the substrate voltage V PS and the common terminal Cn is released.

次に、スイッチＳ１は、第３スイッチ回路ＳＷ１をＬにする（図３中の丸数字３）。これにより、基準電圧ＶＲＥＦ（＝ＶＬ）と第１のＭＯＳトランジスタＮＳ０および第２のＭＯＳトランジスタＮＳ１との接続が解除されるため、基板電圧ＶＰＳが基準電圧ＶＲＥＦ（＝ＶＬ）より大きな電位になることが可能になる。また、これにより、確実に電荷再分配モードに切り換えることができる。 Next, the switch S1 sets the third switch circuit SW1 to L (circled number 3 in FIG. 3). As a result, the connection between the reference voltage V REF (=V L ) and the first MOS transistor NS0 and the second MOS transistor NS1 is released, so that the substrate voltage V PS is lower than the reference voltage V REF (=V L ). It becomes possible to have a large electric potential. Further, this makes it possible to reliably switch to the charge redistribution mode.

電荷再分配モード中は、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１の各基板用コンデンサの他端に入力される電圧が、それぞれ対応するＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｍ−１の各変換用コンデンサの他端に入力される電圧と同じ電圧になるよう、各基板用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄを対応する各変換用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄの動きに同期して切り替える。また、このとき、第１レベルシフト回路ＬＳ１の出力端子ＳＸが、電圧変換回路２１の出力ＶＰＳ２、すなわち基板電圧ＶＰＳおよび接地電位０Ｖ（図２の場合）のうちの低い方の電位を出力し、共通端子Ｃｎへの基準電圧ＶＲＥＦ（＝ＶＬ）の入力が解除された状態を維持するとともに、基板電圧ＶＰＳと共通端子Ｃｎとの接続も解除された状態を維持する。 During the charge redistribution mode, the voltages input to the other ends of the substrate capacitors C P , C P /2 1 ,..., C P /2 m−1 correspond to the corresponding C S and C S , respectively. / 2 1, ..., so that the C S / 2 the same voltage as the voltage input to the other end of each conversion capacitor m-1, the substrate for the changeover switch S [n-1], S [n -2],..., S[nm], Sd are synchronized with the corresponding conversion switches S[n-1], S[n-2],..., S[nm], Sd. And switch. At this time, the output terminal SX of the first level shift circuit LS1 outputs the output V PS2 of the voltage conversion circuit 21, that is, the lower one of the substrate voltage V PS and the ground potential 0 V (in the case of FIG. 2). Then, the input of the reference voltage V REF (=V L ) to the common terminal Cn is maintained in the released state, and the connection between the substrate voltage V PS and the common terminal Cn is also maintained in the released state.

以上のスイッチＳ１の動作による、サンプルモードおよび電荷再分配モードにおける、共通端子Ｃｎの電位ＶＣｎ、基板電圧ＶＰＳ、および、第１レベルシフト回路ＬＳ１の出力端子ＳＸからの出力電圧ＶＳＸの変動の一例を、図４に示す。 Variations in the potential V Cn of the common terminal Cn , the substrate voltage V PS , and the output voltage V SX from the output terminal SX of the first level shift circuit LS1 in the sample mode and the charge redistribution mode due to the above operation of the switch S1. An example is shown in FIG.

［逐次比較型ＡＤ変換装置１０の作用効果］
逐次比較型ＡＤ変換装置１０は、入力電圧をサンプリングするサンプルモードおよび比較部ＣＭＰにより逐次比較を行う電荷再分配モードのとき、各基板用コンデンサの他端に、対応する各変換用コンデンサの他端と同じ電圧を接続するため、図４に示すように、サンプルモードから電荷再分配モードの第ｍ変換ステップまで、基板電圧ＶＰＳを共通端子Ｃｎの電位ＶＣｎの変動と同様に変動させることができる。これにより、基板電圧ＶＰＳが、共通端子Ｃｎの電位ＶＣｎと同じタイミングでオーバーシュートやアンダーシュートとなるため、電荷の注入や引き抜きが発生せず、オーバーシュートやアンダーシュートによる変換誤差を抑制することができる。このように、逐次比較型ＡＤ変換装置１０は、オーバーシュートおよびアンダーシュートの発生を許容して対策を行うものであり、特許文献１や特許文献２に記載のような特殊な回路構成を追加することなく、比較的簡単な回路構成で、高速かつ低消費電力でＡＤ変換を行うことができる。 [Operation and effect of successive approximation type AD converter 10]
In the successive approximation type AD converter 10, in the sample mode for sampling the input voltage and the charge redistribution mode in which the successive comparison is performed by the comparison unit CMP, the other end of each substrate capacitor is connected to the other end of each corresponding conversion capacitor. 4, the substrate voltage V PS can be changed in the same manner as the change of the potential V Cn of the common terminal Cn from the sample mode to the m-th conversion step in the charge redistribution mode, as shown in FIG. it can. Thus, the substrate voltage V PS is, since the overshoot or undershoot at the same timing as the potential V Cn of the common terminal Cn, not generated injection or extraction of electric charge and suppresses conversion error due to overshoot or undershoot be able to. In this way, the successive approximation type AD converter 10 takes measures against the occurrence of overshoot and undershoot, and adds a special circuit configuration as described in Patent Document 1 or Patent Document 2. Without doing so, AD conversion can be performed at high speed and low power consumption with a relatively simple circuit configuration.

逐次比較型ＡＤ変換装置１０は、基準電圧ＶＲＥＦ＝ＶＬとしているため、基準電圧ＶＲＥＦを生成する回路が不要である。このため、基準電圧ＶＲＥＦを内部で生成したり、外から供給したりする必要がなく、より簡単な回路構成にすることができる。また、基準電圧ＶＲＥＦのバラツキがなくなるため、安定した基準電圧ＶＲＥＦを用いて、低電力で、高速かつ高精度でＡＤ変換を行うことができる。 Since the successive approximation AD converter 10 sets the reference voltage V REF =V L , it does not require a circuit for generating the reference voltage V REF . Therefore, it is not necessary to generate the reference voltage V REF internally or supply it from the outside, and a simpler circuit configuration can be achieved. Further, since the variation in the reference voltage V REF is eliminated, by using a stable reference voltage V REF, at low power, it is possible to perform AD conversion at a high speed and with high accuracy.

逐次比較型ＡＤ変換装置１０は、第２のＭＯＳトランジスタＮＳ１において、基板電圧ＶＰＳと共通端子Ｃｎの電位ＶＣｎとの間のジャンクション容量が実質的になくなるため、共通端子Ｃｎの寄生容量が小さくなり、変換精度を高めることができる。また、逐次比較型ＡＤ変換装置１０は、第３スイッチ回路ＳＷ１がなければ、基板電圧ＶＰＳが基準電圧ＶＲＥＦ（＝ＶＬ）より大きいとき、第１のＭＯＳトランジスタＮＳ０および第２のＭＯＳトランジスタＮＳ１のソース側がバルクに対して順方向バイアスになるため、基板電圧ＶＰＳが基準電圧ＶＲＥＦ（＝ＶＬ）に低下してしまう。そこで、第３スイッチ回路ＳＷ１を設けることにより、電荷再分配モードのとき、基板電圧ＶＰＳが基準電圧ＶＲＥＦ（＝ＶＬ）より大きな電位になることができ、共通端子Ｃｎの電位ＶＣｎと同じ動作が可能となるため、変換誤差を抑制することができる。 In the successive approximation AD converter 10, the junction capacitance between the substrate voltage V PS and the potential V Cn of the common terminal Cn in the second MOS transistor NS1 is substantially eliminated, so that the parasitic capacitance of the common terminal Cn is small. Therefore, the conversion accuracy can be improved. Further, the successive approximation type AD conversion device 10 includes the first MOS transistor NS0 and the second MOS transistor when the substrate voltage V PS is higher than the reference voltage V REF (=V L ), unless the third switch circuit SW1 is provided. Since the source side of NS1 is forward biased with respect to the bulk, the substrate voltage V PS drops to the reference voltage V REF (=V L ). Therefore, by providing the third switch circuit SW1, the substrate voltage V PS can be higher than the reference voltage V REF (=V L ) in the charge redistribution mode, and the potential V Cn of the common terminal Cn Since the same operation is possible, the conversion error can be suppressed.

逐次比較型ＡＤ変換装置１０では、第１レベルシフト回路ＬＳ１が低電源電位ＶＤＤＬを利用する構成を有しているため、第１レベルシフト回路ＬＳ１で使用するＭＯＳトランジスタなどの素子として、許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。例えば、第１シフト部２２のＰ１２、Ｐ１３、Ｎ１２、Ｎ１３にかかる最大電圧は、ＶＤＤＬ−［ＶＲＥＦ−（ＶＨ−ＶＬ）／２］＋ＶＵＮ（アンダーシュートの電位）であり、ＶＲＥＦ＝ＶＬ＝０Ｖのとき、ＶＤＤＬ＋ＶＨ／２＋ＶＵＮとなる。ここで、ＶＤＤＬ＝１Ｖ、ＶＨ＝ＶＤＤ＝３Ｖとすると、上記の最大電圧は、２．５Ｖ＋ＶＵＮとなり、耐圧が３ＶのＭＯＳトランジスタを使用することができる。また、サンプルモードで、スイッチＳＷ０ａからの入力がＶＤＤのとき（図３の丸数字１より前の期間）、第２シフト部２３の出力端子ＳＸからの出力がＶＤＤ、基板電圧ＶＰＳが接地電位０Ｖであるため、第２シフト部２３のＰ１４、Ｐ１５、Ｎ１４にかかる最大電圧は、ＶＤＤである。このため、ＶＤＤ＝３Ｖとすると、耐圧が３ＶのＭＯＳトランジスタを使用することができる。 In the successive approximation type AD converter 10, the first level shift circuit LS1 has a configuration in which the low power supply potential VDDL is used. Therefore, as the elements such as the MOS transistors used in the first level shift circuit LS1, the allowable voltage is A low price can be used, and a low price and low power consumption can be achieved. For example, the maximum voltage applied to the P12, P13, N12, N13 of the first shift portion 22, VDDL- - a [V REF (V H -V L ) / 2] + V UN ( the potential of the undershoot), V REF =V L =0V, VDDL+V H /2+V UN . Here, if VDDL=1V and VH =VDD=3V, the maximum voltage is 2.5V+ VUN , and a MOS transistor having a withstand voltage of 3V can be used. In the sample mode, when the input from the switch SW0a is VDD (the period before the circled number 1 in FIG. 3), the output from the output terminal SX of the second shift unit 23 is VDD and the substrate voltage V PS is the ground potential. Since it is 0V, the maximum voltage applied to P14, P15, and N14 of the second shift unit 23 is VDD. Therefore, if VDD=3V, a MOS transistor having a withstand voltage of 3V can be used.

また、第１スイッチ回路１１および第２スイッチ回路１２の構成により、第５のＭＯＳトランジスタＰＳ０、第６のＭＯＳトランジスタＰＳ１、第７のＭＯＳトランジスタＰＳ０ａ、第８のＭＯＳトランジスタＰＳ１ａなどの素子に、大きな電圧がかからなくなるため、これらの素子として、さらに許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。例えば、電荷再分配モード（図３の丸数字３以降の期間）で、共通端子Ｃｎの電位ＶＣｎ＜０、基板電圧ＶＰＳ＜０となる場合でも、第７のＭＯＳトランジスタＰＳ０ａおよび第８のＭＯＳトランジスタＰＳ１ａのソースの電位が、低くてもしきい値電圧ＶＴＰ程度に保たれる。このため、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１にかかる最大電圧はＶＤＤ、第７のＭＯＳトランジスタＰＳ０ａおよび第８のＭＯＳトランジスタＰＳ１ａにかかる最大電圧は、ＶＴＰ−［ＶＲＥＦ−（ＶＨ−ＶＬ）／２］＋ＶＵＮとなり、ＶＲＥＦ＝ＶＬ＝０Ｖのとき、ＶＴＰ＋ＶＨ／２＋ＶＵＮとなる。このため、例えば、ＶＨ＝ＶＤＤ＝３Ｖとすると、上記の最大電圧は、それぞれ、３Ｖおよび約２．２Ｖ＋ＶＦＰとなり、耐圧が３ＶのＭＯＳトランジスタを使用することができる。 Further, due to the configuration of the first switch circuit 11 and the second switch circuit 12, the elements such as the fifth MOS transistor PS0, the sixth MOS transistor PS1, the seventh MOS transistor PS0a, and the eighth MOS transistor PS1a are large. Since no voltage is applied, it is possible to use an element having a lower allowable voltage as these elements, which leads to low cost and low power consumption. For example, even if the potential V Cn <0 and the substrate voltage V PS <0 of the common terminal Cn are set in the charge redistribution mode (the period after the circled number 3 in FIG. 3), the seventh MOS transistor PS0a and the eighth MOS transistor PS0a Even if the source potential of the MOS transistor PS1a is low, it is maintained at about the threshold voltage V TP . Therefore, the maximum voltage the maximum voltage across the MOS transistor PS1 of the fifth MOS transistor PS0 and sixth according to VDD, the seventh MOS transistor PS0a and eighth MOS transistors PS1a is, V TP - [V REF - ( V H −V L )/2]+V UN , and when V REF =V L =0V, it becomes V TP +V H /2+V UN . Thus, for example, when V H = VDD = 3V, the maximum voltage of the above, respectively, can be 3V and about 2.2V + V FP, and the breakdown voltage using a MOS transistor of 3V.

逐次比較型ＡＤ変換装置１０で、各基板用コンデンサの個数ｍ＋１は、共通端子Ｃｎの電位ＶＣｎの変動の振幅（ＶＨ−ＶＬ）／２ｍ−１が、ＭＯＳトランジスタの順方向バイアスよりも小さく、変換誤差が無視できる程度になる値であることが好ましく、例えば、ｍは３以上であることが好ましい。 In the successive approximation type AD converter 10, the number m+1 of capacitors for each substrate is such that the amplitude (V H −V L )/2 m−1 of the fluctuation of the potential V Cn of the common terminal Cn is more than the forward bias of the MOS transistor. Is also small and is a value at which the conversion error is negligible. For example, m is preferably 3 or more.

［第１スイッチ回路１１および第２スイッチ回路１２の変形例］
図５（ａ）に示すように、第１スイッチ回路１１および第２スイッチ回路１２は、インバータを有さず、互いに直列に接続されたｐＭＯＳトランジスタＰ１７およびｎＭＯＳトランジスタＮ１５と、ｐＭＯＳトランジスタＰ１８とＮＡＮＤ回路ＮＡ１とを有していてもよい。なお、図５には、第２スイッチ回路１２のみが記載されているが、第１スイッチ回路１１も同じ構成を有することになる。 [Modifications of First Switch Circuit 11 and Second Switch Circuit 12]
As shown in FIG. 5A, the first switch circuit 11 and the second switch circuit 12 do not have an inverter, and are connected in series with each other in a pMOS transistor P17 and an nMOS transistor N15, a pMOS transistor P18, and a NAND circuit. NA1 and may be included. Although only the second switch circuit 12 is shown in FIG. 5, the first switch circuit 11 also has the same configuration.

Ｐ１７は、ゲートにスイッチＳＷ０ｂが接続され、ソースに電源電位ＶＤＤが接続されている。Ｎ１５は、ゲートにスイッチＳＷ０ａが接続され、ソースにＰ１７のドレインが接続され、ドレインに接地電位０Ｖが接続されている。Ｐ１８は、ゲートにＮＡＮＤ回路ＮＡ１の出力が接続され、ソースに低電源電位ＶＤＤＬが接続され、ドレインにＰ１７のドレインおよび第５のＭＯＳトランジスタＰＳ０（第１スイッチ回路１１の場合）または第６のＭＯＳトランジスタＰＳ１（第２スイッチ回路１２の場合）のゲートが接続されている。ＮＡＮＤ回路ＮＡ１は、入力として、スイッチＳＷ０ａの反転信号と、スイッチＳＷ０ｂとが接続されている。 In P17, the switch SW0b is connected to the gate, and the power supply potential VDD is connected to the source. In N15, the switch SW0a is connected to the gate, the drain of P17 is connected to the source, and the ground potential 0V is connected to the drain. In P18, the output of the NAND circuit NA1 is connected to the gate, the low power supply potential VDDL is connected to the source, the drain of P17 and the fifth MOS transistor PS0 (in the case of the first switch circuit 11) or the sixth MOS are connected to the drain. The gate of the transistor PS1 (in the case of the second switch circuit 12) is connected. The NAND circuit NA1 is connected to the inverted signal of the switch SW0a and the switch SW0b as inputs.

図６（ａ）に示すように、第１スイッチ回路１１および第２スイッチ回路１２は、サンプルモードで、スイッチＳＷ０ａが電源電位ＶＤＤを接続している間（図６（ａ）の丸数字１より前の期間）は、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１のゲートに接地電位０Ｖを接続して、基準電圧ＶＲＥＦ（＝ＶＬ）に基板電圧ＶＰＳを接続すると共に、基準電圧ＶＲＥＦ（＝ＶＬ）に共通端子Ｃｎを接続するよう構成されている。また、スイッチＳＷ０ａが接地電位０Ｖを接続し、スイッチＳＷ０ｂがＨの間（図６（ａ）の丸数字１〜２の期間）は、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１のゲートに低電源電位ＶＤＤＬを接続するよう構成されている。また、スイッチＳＷ０ｂがＬの間（図６（ａ）の丸数字２以降の期間）は、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１のゲートに電源電位ＶＤＤを接続して、基準電圧ＶＲＥＦ（＝ＶＬ）への基板電圧ＶＰＳの接続を解除すると共に、基準電圧ＶＲＥＦ（＝ＶＬ）への共通端子Ｃｎの接続を解除するよう構成されている。 As shown in FIG. 6A, the first switch circuit 11 and the second switch circuit 12 are in the sample mode while the switch SW0a is connected to the power supply potential VDD (from the circled number 1 in FIG. 6A). In the previous period), the ground potential 0V is connected to the gates of the fifth MOS transistor PS0 and the sixth MOS transistor PS1, the substrate voltage V PS is connected to the reference voltage V REF (=V L ), and It is configured to connect the common terminal Cn to the voltage V REF (=V L ). Further, while the switch SW0a is connected to the ground potential 0V and the switch SW0b is H (the period of circled numbers 1 and 2 in FIG. 6A), the gates of the fifth MOS transistor PS0 and the sixth MOS transistor PS1 are gated. Is connected to the low power supply potential VDDL. Further, while the switch SW0b is L (the period after the circled number 2 in FIG. 6A), the power supply potential VDD is connected to the gates of the fifth MOS transistor PS0 and the sixth MOS transistor PS1 to set the reference voltage. It is configured to disconnect the substrate voltage V PS to V REF (=V L ) and disconnect the common terminal Cn to the reference voltage V REF (=V L ).

これにより、第１スイッチ回路１１および第２スイッチ回路１２は、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１をＯＮからＯＦＦに切り換えるとき、それぞれのゲート電圧を０Ｖ→ＶＤＤＬ→ＶＤＤとすることができ、基板電圧ＶＰＳや共通端子Ｃｎが受けるノイズを抑制することができる。なお、図５（ａ）に示す場合でも、図１に示す第１スイッチ回路１１および第２スイッチ回路１２と同様に、許容電圧が低いＭＯＳトランジスタを使用することができ、低価格かつ低消費電力にすることができる。 As a result, the first switch circuit 11 and the second switch circuit 12 set the respective gate voltages to 0V→VDDL→VDD when switching the fifth MOS transistor PS0 and the sixth MOS transistor PS1 from ON to OFF. Therefore, the substrate voltage V PS and noise received by the common terminal Cn can be suppressed. Even in the case shown in FIG. 5A, similarly to the first switch circuit 11 and the second switch circuit 12 shown in FIG. 1, a MOS transistor having a low allowable voltage can be used, resulting in low cost and low power consumption. Can be

また、図５（ｂ）に示すように、第１スイッチ回路１１および第２スイッチ回路１２は、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１のゲートに、インバータＩＶ５（第１スイッチ回路１１の場合）またはインバータＩＶ６（第２スイッチ回路１２の場合）を介して、スイッチＳＷ０ｂが接続されていてもよい。この場合、図６（ｂ）に示すように、スイッチＳＷ０ｂがＨの間（図６（ｂ）の丸数字２より前の期間）は、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１のゲートに接地電位０Ｖを接続することができる。また、スイッチＳＷ０ｂがＬの間（図６（ｂ）の丸数字２以降の期間）は、図５（ａ）および図６（ａ）と同様に、第５のＭＯＳトランジスタＰＳ０および第６のＭＯＳトランジスタＰＳ１のゲートに電源電位ＶＤＤを接続して、基準電圧ＶＲＥＦ（＝ＶＬ）への基板電圧ＶＰＳの接続を解除すると共に、基準電圧ＶＲＥＦ（＝ＶＬ）への共通端子Ｃｎの接続を解除することができる。 Further, as shown in FIG. 5B, the first switch circuit 11 and the second switch circuit 12 have an inverter IV5 (first switch circuit 11) at the gates of the fifth MOS transistor PS0 and the sixth MOS transistor PS1. Switch) or the inverter IV6 (in the case of the second switch circuit 12), the switch SW0b may be connected. In this case, as shown in FIG. 6B, while the switch SW0b is H (the period before the circled number 2 in FIG. 6B), the fifth MOS transistor PS0 and the sixth MOS transistor PS1 A ground potential of 0 V can be connected to the gate. Further, while the switch SW0b is in the L state (the period after the circled number 2 in FIG. 6B), the fifth MOS transistor PS0 and the sixth MOS transistor PS0 are the same as in FIGS. 5A and 6A. The power supply potential VDD is connected to the gate of the transistor PS1, the connection of the substrate voltage V PS to the reference voltage V REF (= VL ) is released, and the common terminal Cn to the reference voltage V REF (= VL ) is released. You can disconnect.

［第２の実施の形態の逐次比較型ＡＤ変換装置３０］
図７乃至図１０は、本発明の第２の実施の形態の逐次比較型ＡＤ変換装置３０を示している。
本発明の第２の実施の形態の逐次比較型ＡＤ変換装置３０は、本発明の第１の実施の形態の逐次比較型ＡＤ変換装置１０と同様に、基準電圧ＶＲＥＦを有するシングルエンド型入力のＡＤ変換装置であり、容量がそれぞれＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｎ−１、ＣＳ／２ｎ−１のｎ＋１個の変換用コンデンサ（ｎは２以上の整数）と、各変換用コンデンサに対応して設けられたｎ＋１個の変換用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[0]、Ｓｄと、比較部ＣＭＰとスイッチＳ１とを有している。なお、以下の説明では、本発明の第１の実施の形態の逐次比較型ＡＤ変換装置１０と同一の構成には同一の符号を付して、重複する説明を省略する。 [Successive Approximation Type AD Converter 30 of Second Embodiment]
7 to 10 show a successive approximation type AD conversion device 30 according to the second embodiment of the present invention.
The successive-approximation-type AD converter 30 of the second embodiment of the present invention, like the successive-approximation-type AD converter 10 of the first embodiment of the present invention, has a single-ended input having a reference voltage V REF. Of AD converters, each of which has a capacity of C S , C S /2 1 ,..., C S /2 n-1 , C S /2 n-1 , and n+1 conversion capacitors (n is 2 or more). Integer) and n+1 conversion changeover switches S[n-1], S[n-2],..., S[0], Sd provided corresponding to each conversion capacitor. It has a section CMP and a switch S1. In the following description, the same components as those of the successive approximation type AD conversion device 10 according to the first embodiment of the present invention will be denoted by the same reference numerals and redundant description will be omitted.

［スイッチＳ１の構成］
図７に示すように、スイッチＳ１は、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１，ＣＰ／２ｍ−１のｍ＋１個の基板用コンデンサと、各基板用コンデンサに対応して設けられたｍ＋１個の基板用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄと、第１レベルシフト回路ＬＳ１と第２レベルシフト回路ＬＳ２と第１のＭＯＳトランジスタＮＳ０と第２のＭＯＳトランジスタＮＳ１と第１スイッチ回路１１と第２スイッチ回路１２と第３スイッチ回路ＳＷ１と第９のＭＯＳトランジスタＮＳ２と、容量がＣＸの蓄電部と、第４スイッチ回路ＳＷ２とを有している。また、スイッチＳ１は、Ｄｅｅｐ−Ｎｗｅｌｌを利用して、Ｐｗｅｌｌの電位をマイナスにすることにより、内蔵するＭＯＳトランジスタ（ｎＭＯＳおよびｐＭＯＳ）の基板電圧ＶＰＳをマイナスに設定している。具体的には、基板電圧ＶＰＳを−ＶＦＰ ［ここで、ＶＦＰ＞０］に設定している。 [Configuration of switch S1]
As shown in FIG. 7, the switch S1 is composed of C P , C P /2 1 ,..., C P /2 m-1 , C P /2 m-1 m+1 substrate capacitors and each substrate. M+1 substrate changeover switches S[n-1], S[n-2],..., S[nm], Sd provided corresponding to the capacitors for the first level shift circuit LS1 and the first level shift circuit LS1. The two-level shift circuit LS2, the first MOS transistor NS0, the second MOS transistor NS1, the first switch circuit 11, the second switch circuit 12, the third switch circuit SW1, the ninth MOS transistor NS2, and the capacitance C X And a fourth switch circuit SW2. Further, the switch S1 sets the substrate voltage V PS of the built-in MOS transistors (nMOS and pMOS) to negative by making the potential of Pwell negative by using Deep-Nwell. Specifically, the substrate voltage V PS is set to −V FP [where V FP >0].

図８に示すように、第２レベルシフト回路ＬＳ２は、以下の点を除いて、図２に示す第１レベルシフト回路ＬＳ１と同じ構成を有している。すなわち、電圧変換回路２１は、インバータ部ＩＶ２を有し、Ｐ２０のゲートにインバータ部ＩＶ２の出力が接続され、Ｎ２２のゲートにインバータ部ＩＶ２の出力が接続されている。インバータ部ＩＶ２は、スイッチＳＷ０ｂにより切り替えられる他は、インバータ部ＩＶ１と同じ構成を有している。 As shown in FIG. 8, the second level shift circuit LS2 has the same configuration as the first level shift circuit LS1 shown in FIG. 2 except for the following points. That is, the voltage conversion circuit 21 has an inverter unit IV2, the gate of P20 is connected to the output of the inverter unit IV2, and the gate of N22 is connected to the output of the inverter unit IV2. The inverter unit IV2 has the same configuration as the inverter unit IV1 except that it is switched by the switch SW0b.

また、第２シフト部２３は、インバータＩＶ４がスイッチＳＷ０ｂに接続され、ｐＭＯＳトランジスタＰ１６とＮＡＮＤ回路ＮＡ２とを有している。Ｐ１６は、ゲートにＮＡＮＤ回路ＮＡ２の出力が接続され、ソースに低電源電位ＶＤＤＬが接続され、ドレインにＰ１４のドレインが接続されている。ＮＡＮＤ回路ＮＡ２は、入力として、スイッチＳＷ０ｂの反転信号と、スイッチＳＷ０ｃとが接続されている。第２シフト部２３は、第１シフト部２２から電圧変換回路２１の出力電圧ＶＰＳ２を入力したとき、ＳＷ０ｂがＨで電源電位ＶＤＤを出力し、ＳＷ０ｂがＬで低電源電位ＶＤＤＬを出力し、第１シフト部２２から低電源電位ＶＤＤＬを入力したとき、電圧変換回路２１の出力電圧ＶＰＳ２を出力するようになっている。 In addition, the second shift unit 23 has the inverter IV4 connected to the switch SW0b, and has a pMOS transistor P16 and a NAND circuit NA2. In P16, the output of the NAND circuit NA2 is connected to the gate, the low power supply potential VDDL is connected to the source, and the drain of P14 is connected to the drain. The NAND circuit NA2 is connected with the inverted signal of the switch SW0b and the switch SW0c as inputs. When the output voltage V PS2 of the voltage conversion circuit 21 is input from the first shift unit 22, the second shift unit 23 outputs the power supply potential VDD when SW0b is H and outputs the low power supply potential VDDL when SW0b is L, When the low power supply potential VDDL is input from the first shift unit 22, the output voltage V PS2 of the voltage conversion circuit 21 is output.

以上から、第２レベルシフト回路ＬＳ２は、スイッチＳＷ０ｃにより電源電位ＶＤＤを入力したとき、出力端子ＳＸ１から、ＳＷ０ｂがＨで電源電位ＶＤＤを出力し、ＳＷ０ｂがＬで低電源電位ＶＤＤＬを出力するようになっている。また、スイッチＳＷ０ｃにより接地電位０Ｖを入力したとき、出力端子ＳＸ１から電圧変換回路２１の出力電圧ＶＰＳ２、すなわち基板電圧ＶＰＳが接地電位０Ｖ以下のとき基板電圧ＶＰＳを出力し、基板電圧ＶＰＳが接地電位０Ｖより大きいとき接地電位０Ｖを出力するようになっている。 From the above, when the power supply potential VDD is input by the switch SW0c, the second level shift circuit LS2 outputs from the output terminal SX1 the power supply potential VDD when SW0b is H and the low power supply potential VDDL when SW0b is L. It has become. Further, when the ground potential 0V is input by the switch SW0c, the substrate voltage V PS is output from the output terminal SX1 when the output voltage V PS2 of the voltage conversion circuit 21, that is, the substrate voltage V PS is the ground potential 0 V or less, and the substrate voltage V PS is output. When PS is larger than the ground potential 0V, the ground potential 0V is output.

図７に示すように、第１のＭＯＳトランジスタＮＳ０は、ソースに第３スイッチ回路ＳＷ１を介して、基準電圧ＶＲＥＦの代わりに接地電位０Ｖが接続されている。また、第２のＭＯＳトランジスタＮＳ１は、ゲートに第１レベルシフト回路ＬＳ１の代わりに、第２レベルシフト回路ＬＳ２の出力端子ＳＸ１が接続されている。また、第２スイッチ回路１２は、図５（ａ）に示す構成を有している。 As shown in FIG. 7, the first MOS transistor NS0 has its source connected to the ground potential 0V instead of the reference voltage V REF via the third switch circuit SW1. The second MOS transistor NS1 has a gate connected to the output terminal SX1 of the second level shift circuit LS2 instead of the first level shift circuit LS1. The second switch circuit 12 has the configuration shown in FIG.

第３スイッチ回路ＳＷ１は、基準電圧ＶＲＥＦ（＝ＶＬ）と、第２のＭＯＳトランジスタＮＳ１のソースおよび第６のＭＯＳトランジスタＰＳ１のドレインとの接続をＯＮ／ＯＦＦ可能に設けられたスイッチｓｈ２と、接地電位０Ｖと、第１のＭＯＳトランジスタＮＳ０のソースおよび第５のＭＯＳトランジスタＰＳ０のドレインとの接続をＯＮ／ＯＦＦ可能に設けられたスイッチｓｈ３とを有している。スイッチｓｈ２およびスイッチｓｈ３は、同じ動作を行うようになっている。 The third switch circuit SW1 includes a switch sh2 that is capable of turning on/off the connection between the reference voltage V REF (=V L ) and the source of the second MOS transistor NS1 and the drain of the sixth MOS transistor PS1. The switch sh3 is provided so that the ground potential 0V and the connection between the source of the first MOS transistor NS0 and the drain of the fifth MOS transistor PS0 can be turned ON/OFF. The switch sh2 and the switch sh3 perform the same operation.

図７に示すように、第９のＭＯＳトランジスタＮＳ２は、ゲートに第２レベルシフト回路ＬＳ２の出力端子ＳＸ１が接続され、ドレインに基板電圧ＶＰＳが接続されている。容量ＣＸの蓄電部は、一端が第９のＭＯＳトランジスタＮＳ２のソースに接続されている。蓄電部は、容量ＣＸを、ＣＸ＝２×ＣＰ×（ＶＦＰ−ＶＲＥＦ）／（ＶＨ−ＶＬ＋ＶＲＥＦ−ＶＦＰ）＝２ＣＰ（ＶＦＰ−ＶＬ）／（ＶＨ−ＶＦＰ） とする。第４スイッチ回路ＳＷ２は、スイッチＳＷ０ｂと同じ動作をし、蓄電部の他端に正側基準電圧ＶＨと負側基準電圧ＶＬとを選択的に接続可能に設けられている。 As shown in FIG. 7, the ninth MOS transistor NS2 has a gate connected to the output terminal SX1 of the second level shift circuit LS2 and a drain connected to the substrate voltage V PS . One end of the power storage unit of the capacitor C X is connected to the source of the ninth MOS transistor NS2. The power storage unit stores the capacity C X as C X =2×C P ×(V FP −V REF )/(V H −V L +V REF −V FP )=2 C P (V FP −V L )/(V H- V FP ). The fourth switch circuit SW2 operates in the same manner as the switch SW0b, and is provided at the other end of the power storage unit so that the positive reference voltage V H and the negative reference voltage V L can be selectively connected.

［スイッチＳ１の動作］
図９（ａ）に示すように、スイッチＳ１は、入力電圧ＶＩＮをサンプリングするサンプルモードのとき（スイッチＳ１がＯＮの状態のとき）、スイッチＳＷ０ａ、ＳＷ０ｂ、ＳＷ０ｃをＨに、第３スイッチ回路ＳＷ１（ｓｈ２およびｓｈ３）および第４スイッチ回路ＳＷ２をＨにしておく。このとき、第１レベルシフト回路ＬＳ１の出力端子ＳＸおよび第２レベルシフト回路ＬＳ２の出力端子ＳＸ１が電源電位ＶＤＤを出力するため、第１のＭＯＳトランジスタＮＳ０および第１スイッチ回路１１により、基板電圧ＶＰＳが接地電位０Ｖになるとともに、第２のＭＯＳトランジスタＮＳ１および第２スイッチ回路１２により、共通端子Ｃｎに基準電圧ＶＲＥＦ（＝ＶＬ）が入力される。また、このとき、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１，ＣＰ／２ｍ−１の各基板用コンデンサの他端に入力電圧ＶＩＮが入力されるとともに、第４スイッチ回路ＳＷ２により、容量ＣＸの蓄電部の他端に正側基準電圧ＶＨが接続される。 [Operation of switch S1]
As shown in FIG. 9A, when the switch S1 is in the sample mode for sampling the input voltage V IN (when the switch S1 is in the ON state), the switch SW0a, SW0b, and SW0c are set to H and the third switch circuit is set. SW1 (sh2 and sh3) and the fourth switch circuit SW2 are set to H. At this time, since the output terminal SX of the first level shift circuit LS1 and the output terminal SX1 of the second level shift circuit LS2 output the power supply potential VDD, the first MOS transistor NS0 and the first switch circuit 11 cause the substrate voltage V PS becomes the ground potential 0V, and the second MOS transistor NS1 and the second switch circuit 12 input the reference voltage V REF (=V L ) to the common terminal Cn. Further, at this time, the input voltage V IN is input to the other end of each of the substrate capacitors C P , C P /2 1 ,..., C P /2 m-1 , C P /2 m-1. At the same time, the positive side reference voltage V H is connected to the other end of the power storage unit of the capacitance C X by the fourth switch circuit SW2.

次に、サンプルモードから、比較部ＣＭＰにより逐次比較を行う電荷再分配モードに切り換えるとき、スイッチＳ１は、まず、スイッチＳＷ０ａをＨからＬに切り換える（図９（ａ）中の丸数字１）。このとき、第１レベルシフト回路ＬＳ１の出力端子ＳＸが、接地電位０Ｖを出力するため、第１のＭＯＳトランジスタＮＳ０および第１スイッチ回路１１により、基板電圧ＶＰＳが接地電位０Ｖから開放される。 Next, when switching from the sample mode to the charge redistribution mode in which the successive comparison is performed by the comparison unit CMP, the switch S1 first switches the switch SW0a from H to L (circled number 1 in FIG. 9A). At this time, since the output terminal SX of the first level shift circuit LS1 outputs the ground potential 0V, the substrate voltage V PS is released from the ground potential 0V by the first MOS transistor NS0 and the first switch circuit 11.

次に、スイッチＳ１は、第４スイッチ回路ＳＷ２およびスイッチＳＷ０ｂをＨからＬに切り換える（図９（ａ）中の丸数字２）。このとき、容量ＣＸの蓄電部の他端に負側基準電圧ＶＬが接続される。切替前後で、基板ノードＰＳでの総電荷量ＱＰは保存されるため、
ＱＰ＝−２ＣＰＶＩＮ−ＣＸＶＨ＝２ＣＰ（ＶＰＳ−ＶＩＮ）＋ＣＸ（ＶＰＳ−ＶＬ）
となり、基板電圧ＶＰＳが、
ＶＰＳ＝−ＣＸ（ＶＨ−ＶＬ）／（２ＣＰ＋ＣＸ）
となる。ここで、ＣＸ＝２ＣＰ（ＶＦＰ−ＶＬ）／（ＶＨ−ＶＦＰ）を代入すると、
ＶＰＳ＝−ＶＦＰ
となる。 Next, the switch S1 switches the fourth switch circuit SW2 and the switch SW0b from H to L (circled number 2 in FIG. 9A). At this time, the negative reference voltage V L is connected to the other end of the power storage unit of the capacitance C X. Before and after the switching, since the total charge Q P at the substrate node PS is stored,
Q P =−2C P V IN −C X V H =2C P (V PS −V IN )+C X (V PS −V L )
And the substrate voltage V PS becomes
V PS =−C X (V H −V L )/(2C P +C X ).
Becomes Here, when C X =2C P (V FP −V L )/(V H −V FP ) is substituted,
V PS =-V FP
Becomes

また、このとき、第１レベルシフト回路ＬＳ１の出力端子ＳＸが、基板電圧ＶＰＳ（＝−ＶＦＰ）を出力し、第２レベルシフト回路ＬＳ２の出力端子ＳＸ１が、低電源電位ＶＤＤＬを出力する。 At this time, the output terminal SX of the first level shift circuit LS1 outputs the substrate voltage V PS (=−V FP ), and the output terminal SX1 of the second level shift circuit LS2 outputs the low power supply potential VDDL. ..

次に、スイッチＳ１は、スイッチＳＷ０ｃをＨからＬに切り替える（図９（ａ）中の丸数字３）。このとき、第２レベルシフト回路ＬＳ２の出力端子ＳＸ１が、基板電圧ＶＰＳ（＝−ＶＦＰ）を出力するため、第２のＭＯＳトランジスタＮＳ１および第２スイッチ回路１２により、共通端子Ｃｎへの基準電圧ＶＲＥＦ（＝ＶＬ）の接続が解除される。また同様に、第９のＭＯＳトランジスタＮＳ２により、容量ＣＸの蓄電部が基板ノードＰＳから切り離される。これにより、以降の電荷再分配モードにおいて、基板電圧ＶＰＳがＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１の各基板用コンデンサで決まるようになるため、正確な基板電圧ＶＰＳを得ることができる。 Next, the switch S1 switches the switch SW0c from H to L (circled number 3 in FIG. 9A). At this time, the output terminal SX1 of the second level shift circuit LS2 outputs the substrate voltage V PS (=−V FP ), so that the second MOS transistor NS1 and the second switch circuit 12 serve as a reference for the common terminal Cn. The connection of the voltage V REF (=V L ) is released. Similarly, the power storage unit of the capacitance C X is separated from the substrate node PS by the ninth MOS transistor NS2. As a result, in the subsequent charge redistribution mode, the substrate voltage V PS is determined by the respective substrate capacitors C P , C P /2 1 ,..., C P /2 m−1 , which is accurate. The substrate voltage V PS can be obtained.

次に、スイッチＳ１は、第３スイッチ回路ＳＷ１をＬにする（図９（ａ）中の丸数字４）。これにより、基準電圧ＶＲＥＦ（＝ＶＬ）と第２のＭＯＳトランジスタＮＳ１との接続、および、接地電位０Ｖと第１のＭＯＳトランジスタＮＳ０との接続が解除されるため、基板電圧ＶＰＳが接地電位０Ｖに固定されたり、共通端子Ｃｎの電位ＶＣｎが基準電圧ＶＲＥＦ（＝ＶＬ）に固定されたりするのを防ぐようになっている。また、これにより、電荷再分配モードに切り換えることができる。 Next, the switch S1 sets the third switch circuit SW1 to L (circled number 4 in FIG. 9A). As a result, the connection between the reference voltage V REF (=V L ) and the second MOS transistor NS1 and the connection between the ground potential 0V and the first MOS transistor NS0 are released, so that the substrate voltage V PS is grounded. or it is fixed to the potential 0V, so that the prevent or fixed to the common terminal Cn potential V Cn reference voltage V REF (= V L). Further, by this, it is possible to switch to the charge redistribution mode.

電荷再分配モード中は、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１の各基板用コンデンサの他端に入力される電圧が、それぞれ対応するＣＳ、ＣＳ／２１、・・・、ＣＳ／２ｍ−１の各変換用コンデンサの他端に入力される電圧と同じ電圧になるよう、各基板用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄを対応する各変換用切替スイッチＳ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄの動きに同期して切り替える。 During the charge redistribution mode, the voltages input to the other ends of the substrate capacitors C P , C P /2 1 ,..., C P /2 m−1 correspond to the corresponding C S and C S , respectively. / 2 1, ..., so that the C S / 2 the same voltage as the voltage input to the other end of each conversion capacitor m-1, the substrate for the changeover switch S [n-1], S [n -2],..., S[nm], Sd are synchronized with the corresponding conversion switches S[n-1], S[n-2],..., S[nm], Sd. And switch.

以上のスイッチＳ１の動作による、サンプルモードおよび電荷再分配モードにおける、共通端子Ｃｎの電位ＶＣｎ、基板電圧ＶＰＳ、および、第１レベルシフト回路ＬＳ１の出力端子ＳＸからの出力電圧ＶＳＸの変動の一例を、図１０に示す。 Variations in the potential V Cn of the common terminal Cn , the substrate voltage V PS , and the output voltage V SX from the output terminal SX of the first level shift circuit LS1 in the sample mode and the charge redistribution mode due to the above operation of the switch S1. An example is shown in FIG.

［逐次比較型ＡＤ変換装置３０の作用効果］
逐次比較型ＡＤ変換装置３０は、比較部ＣＭＰにより逐次比較を行うとき（実際には、図９（ａ）中の丸数字２以降）、基板電圧ＶＰＳをＶＦＰだけ下げることができるため、図１０に示すように、サンプルモードから電荷再分配モードの第ｍ変換ステップまで、基板電圧ＶＰＳを共通端子の電位ＶＣｎよりもＶＦＰだけ低い位置で、共通端子の電位ＶＣｎの変動と同様に変動させることができる。これにより、第１の実施の形態の逐次比較型ＡＤ変換装置１０よりも確実に、基板電圧ＶＰＳが共通端子の電位ＶＣｎより大きくなるのを防ぐことができ、電荷の注入や引き抜きの発生を防止して変換誤差を抑制することができる。 [Operation and effect of successive approximation type AD converter 30]
Since the successive approximation AD converter 30 can lower the substrate voltage V PS by V FP when the successive comparison is performed by the comparison unit CMP (actually, after the circled number 2 in FIG. 9A), As shown in FIG. 10, from the sample mode to the m-th conversion step in the charge redistribution mode, at the position where the substrate voltage V PS is lower than the common terminal potential V Cn by V FP , the common terminal potential V Cn changes. It can be varied as well. As a result, it is possible to prevent the substrate voltage V PS from becoming larger than the potential V Cn of the common terminal more reliably than the successive approximation type AD converter 10 of the first embodiment, and the injection or extraction of charges occurs. Can be prevented and the conversion error can be suppressed.

逐次比較型ＡＤ変換装置３０では、第２レベルシフト回路ＬＳ２が、図２に示す第１レベルシフト回路ＬＳ１や図５（ａ）に示す回路と同様に、低電源電位ＶＤＤＬを利用する構成を有しているため、第２レベルシフト回路ＬＳ２で使用するＭＯＳトランジスタなどの素子として、許容電圧が低いものを使用することができ、低価格かつ低消費電力にすることができる。 In the successive approximation type AD conversion device 30, the second level shift circuit LS2 has a configuration in which the low power supply potential VDDL is used, like the first level shift circuit LS1 shown in FIG. 2 and the circuit shown in FIG. Therefore, as the element such as the MOS transistor used in the second level shift circuit LS2, an element having a low allowable voltage can be used, and the cost can be reduced and the power consumption can be reduced.

［第２レベルシフト回路ＬＳ２の変形例］
第２レベルシフト回路ＬＳ２は、第１レベルシフト回路ＬＳ１と同じ構成を有していてもよい。また、この場合、図１（ｂ）に示すスイッチＳ１と同様に、第１レベルシフト回路ＬＳ１と第２レベルシフト回路ＬＳ２とが、１つの回路から成り、その回路の出力を第１レベルシフト回路ＬＳ１および第２レベルシフト回路ＬＳ２の出力として利用してもよい。また、第１レベルシフト回路ＬＳ１と第２レベルシフト回路ＬＳ２とが、別々の回路から成り、第１レベルシフト回路ＬＳ１と第２レベルシフト回路ＬＳ２とを異なるタイミングで動かしてもよい。 [Modification of Second Level Shift Circuit LS2]
The second level shift circuit LS2 may have the same configuration as the first level shift circuit LS1. Further, in this case, similarly to the switch S1 shown in FIG. 1B, the first level shift circuit LS1 and the second level shift circuit LS2 are formed by one circuit, and the output of the circuit is the first level shift circuit. It may be used as the output of the LS1 and the second level shift circuit LS2. Further, the first level shift circuit LS1 and the second level shift circuit LS2 may be composed of separate circuits, and the first level shift circuit LS1 and the second level shift circuit LS2 may be moved at different timings.

また、第２レベルシフト回路ＬＳ２は、第２のＭＯＳトランジスタＮＳ１と第９のＭＯＳトランジスタＮＳ２とを異なるタイミングでＯＦＦさせるよう構成されていてもよい。特に、第９のＭＯＳトランジスタＮＳ２を第２のＭＯＳトランジスタＮＳ１より先にＯＦＦさせることが好ましい。この場合、例えば、第２レベルシフト回路ＬＳ２が２つから成り、それぞれ第２のＭＯＳトランジスタＮＳ１と第９のＭＯＳトランジスタＮＳ２とに別々に接続されて、異なるタイミングでＯＦＦするようになっていてもよく、また、２レベルシフト回路ＬＳ２の出力端子ＳＸ１と、第２のＭＯＳトランジスタＮＳ１または第９のＭＯＳトランジスタＮＳ２との間に、遅延回路が設けられていてもよい。第２のＭＯＳトランジスタＮＳ１と第９のＭＯＳトランジスタＮＳ２とを同時にＯＦＦさせると、第９のＭＯＳトランジスタＮＳ２のＯＦＦで生じる基板ノードＰＳのノイズが、共通端子Ｃｎの電位ＶＣｎに影響を与え、誤差の原因になってしまう。そこで、第２のＭＯＳトランジスタＮＳ１と第９のＭＯＳトランジスタＮＳ２とを異なるタイミングでＯＦＦすることにより、基板ノードＰＳのノイズが、共通端子Ｃｎの電位ＶＣｎに影響を与えるのを防ぐことができる。 Further, the second level shift circuit LS2 may be configured to turn off the second MOS transistor NS1 and the ninth MOS transistor NS2 at different timings. In particular, it is preferable to turn off the ninth MOS transistor NS2 before the second MOS transistor NS1. In this case, for example, even if the second level shift circuit LS2 is composed of two and is connected to the second MOS transistor NS1 and the ninth MOS transistor NS2 separately, and turned off at different timings, for example. A delay circuit may be provided between the output terminal SX1 of the two-level shift circuit LS2 and the second MOS transistor NS1 or the ninth MOS transistor NS2. When the second MOS transistor NS1 and the ninth MOS transistor NS2 are turned off at the same time, the noise of the substrate node PS generated by the turning off of the ninth MOS transistor NS2 affects the potential V Cn of the common terminal Cn and causes an error. Will be the cause of. Therefore, by turning off the second MOS transistor NS1 and the ninth MOS transistor NS2 at different timings, it is possible to prevent the noise of the substrate node PS from affecting the potential V Cn of the common terminal Cn.

［第３スイッチ回路ＳＷ１の変形例］
第３スイッチ回路ＳＷ１は、図１（ｂ）に示すスイッチＳ１と同様に、基準電圧ＶＲＥＦ（＝ＶＬ）と、第１のＭＯＳトランジスタＮＳ０のソース、第２のＭＯＳトランジスタＮＳ１のソース、第５のＭＯＳトランジスタＰＳ０のドレイン、および第６のＭＯＳトランジスタＰＳ１のドレインとの接続をＯＮ／ＯＦＦ可能に設けられていてもよい。これにより、共通端子の電位ＶＣｎが基準電圧ＶＲＥＦ（＝ＶＬ）を基準として変動するのに対し、基板電圧ＶＰＳを、ＶＲＥＦ−ＶＦＰ（＝ＶＬ−ＶＦＰ）を基準として変動させることができる。 [Modification of Third Switch Circuit SW1]
Similarly to the switch S1 shown in FIG. 1B, the third switch circuit SW1 includes the reference voltage V REF (=V L ), the source of the first MOS transistor NS0, the source of the second MOS transistor NS1, and the source of the second MOS transistor NS1. The connection between the drain of the fifth MOS transistor PS0 and the drain of the sixth MOS transistor PS1 may be ON/OFF enabled. As a result, the potential V Cn of the common terminal fluctuates with reference to the reference voltage V REF (=V L ), while the substrate voltage V PS with reference to V REF −V FP (=V L −V FP ). Can be varied.

この場合、図９（ｂ）に示すように、スイッチＳＷ０ｂをＨからＬに切り換えたとき（図９（ｂ）中の丸数字２）、基板電圧ＶＰＳが、ＶＬ−ＶＦＰとなる。このため、スイッチＳＷ０ｂをＨからＬに切り換えたとき（図９（ｂ）中の丸数字２）の、第１レベルシフト回路ＬＳ１の出力端子ＳＸが、ＶＬ−ＶＦＰ＜０［実際には、−ＶＴＮ（しきい値電圧）］のとき、ＶＬ−ＶＦＰを出力し、ＶＬ−ＶＦＰ≧０［実際には、−ＶＴＮ（しきい値電圧）］のとき、０Ｖを出力することができる。また、スイッチＳＷ０ｃをＨからＬに切り換えたとき（図９（ｂ）中の丸数字３）の、第２レベルシフト回路ＬＳ２の出力端子ＳＸ１が、ＶＬ−ＶＦＰ＜０［実際には、−ＶＴＮ（しきい値電圧）］のとき、ＶＬ−ＶＦＰを出力し、ＶＬ−ＶＦＰ≧０［実際には、−ＶＴＮ（しきい値電圧）］のとき、０Ｖを出力することができる。 In this case, as shown in FIG. 9B, when the switch SW0b is switched from H to L (circled number 2 in FIG. 9B), the substrate voltage V PS becomes V L −V FP . Therefore, when the switch SW0b is switched from H to L (circled number 2 in FIG. 9B), the output terminal SX of the first level shift circuit LS1 is VL - VFP <0 [actually , -V TN (threshold voltage)], V L -V FP is output, and when V L -V FP ≧0 [actually, -V TN (threshold voltage)], 0 V is output. Can be output. In addition, when the switch SW0c is switched from H to L (circled number 3 in FIG. 9B), the output terminal SX1 of the second level shift circuit LS2 is VL - VFP <0 [actually, -V TN (threshold voltage)], outputs VL- V FP, and outputs VL- V FP ≥ 0 [actually, -V TN (threshold voltage)], 0 V can do.

なお、逐次比較型ＡＤ変換装置１０は、第３のスイッチ回路ＳＷ１として、図７に示す第３のスイッチ回路ＳＷ１を使用し、図７と同様に、第１のＭＯＳトランジスタＮＳ０のソースに第３スイッチ回路ＳＷ１を介して接地電位０Ｖが接続されていてもよい。 The successive approximation AD converter 10 uses the third switch circuit SW1 shown in FIG. 7 as the third switch circuit SW1, and the third switch circuit SW1 shown in FIG. 7 is used as the third switch circuit SW1. The ground potential 0V may be connected via the switch circuit SW1.

［逐次比較型ＡＤ変換装置１０および逐次比較型ＡＤ変換装置３０の変形例］
図１１（ａ）に示すように、スイッチＳ１は、ＣＰ／２１，・・・，ＣＰ／２ｍ−１，ＣＰ／２ｍ−１のｍ個の基板用コンデンサに対応して設けられたｍ−１個の付加容量ＣＰＰ／２１，・・・，ＣＰＰ／２ｍ−１，ＣＰＰ／２ｍ−１を有し、各付加容量は、それぞれ対応する基板用コンデンサの容量に比例した大きさを有し、一端が接地され、他端が対応する基板用コンデンサの他端に接続されていてもよい。 [Modifications of Successive Approximation Type AD Converter 10 and Successive Approximation Type AD Converter 30]
As shown in FIG. 11A, the switch S1 corresponds to m substrate capacitors of C P /2 1 ,..., C P /2 m-1 , C P /2 m-1. additional capacitance of m-1 pieces provided C PP / 2 1, ···, C PP / 2 m-1, has a C PP / 2 m-1, each additional capacitor is the corresponding capacitor substrate May be connected to the other end of the corresponding substrate capacitor, which has a size proportional to the capacitance of one end and is grounded at one end.

この場合のサンプルモードおよび電荷再分配モードにおける、共通端子Ｃｎの電位ＶＣｎ、基板電圧ＶＰＳ、および、第１レベルシフト回路ＬＳ１の出力端子ＳＸからの出力電圧ＶＳＸの変動の一例を、図１１（ｂ）に示す。図１１（ｂ）に示すように、各付加容量により、基板電圧ＶＰＳのアンダーシュートの大きさや残留時間を、共通端子Ｃｎの電位ＶＣｎのアンダーシュートの大きさや残留時間よりも大きくすることができ（図１１（ｂ）中の丸で囲んだ部分参照）、電荷の引き抜きの発生をより確実に防ぐことができる。特に、第１の実施の形態の逐次比較型ＡＤ変換装置１０で利用されると効果的である。 An example of fluctuations of the potential V Cn of the common terminal Cn, the substrate voltage V PS , and the output voltage V SX from the output terminal SX of the first level shift circuit LS1 in the sample mode and the charge redistribution mode in this case is shown in FIG. 11(b). As shown in FIG. 11B, the size of the undershoot of the substrate voltage V PS and the remaining time can be made larger than the size of the undershoot and the remaining time of the potential V Cn of the common terminal Cn by each additional capacitance. This can be done (see the portion surrounded by a circle in FIG. 11B), and it is possible to more reliably prevent the extraction of charges. In particular, it is effective when used in the successive approximation type AD conversion device 10 of the first embodiment.

また、図１２に示すように、逐次比較型ＡＤ変換装置１０および逐次比較型ＡＤ変換装置３０は、共通端子Ｃｎの配線を囲むよう、基板電圧ＶＰＳの配線が配置されていてもよい。この場合、基板電圧ＶＰＳの配線で、共通端子Ｃｎの配線の上下左右をできるだけ覆うことが好ましい。このとき、共通端子Ｃｎの配線での寄生容量Ｃγは、ほぼ基板電圧ＶＰＳの配線との間の容量のみとなるが、共通端子の電位ＶＣｎと基板電圧ＶＰＳとはほぼ同じ電位で変動するため、その寄生容量Ｃγは非常に小さくなる。これにより、変換誤差を小さくすることができ、変換精度を高めることができる。 Further, as shown in FIG. 12, in the successive approximation type AD conversion device 10 and the successive approximation type AD conversion device 30, the wiring of the substrate voltage V PS may be arranged so as to surround the wiring of the common terminal Cn. In this case, it is preferable that the wiring of the substrate voltage V PS covers the upper, lower, left, and right sides of the wiring of the common terminal Cn as much as possible. At this time, the parasitic capacitance C γ in the wiring of the common terminal Cn is almost only the capacitance between the wiring of the substrate voltage V PS , but the potential V Cn of the common terminal and the substrate voltage V PS are almost the same potential. Since it fluctuates, its parasitic capacitance C γ becomes extremely small. Thereby, the conversion error can be reduced and the conversion accuracy can be improved.

１０ 逐次比較型ＡＤ変換装置
１１ 第１スイッチ回路
１２ 第２スイッチ回路
２１ 電圧変換回路
２２ 第１シフト部
２３ 第２シフト部

３０ 逐次比較型ＡＤ変換装置

ＬＳ１ 第１レベルシフト回路
ＬＳ２ 第２レベルシフト回路
ＮＳ０ 第１のＭＯＳトランジスタ
ＮＳ１ 第２のＭＯＳトランジスタ
Ｎ２０ 第３のＭＯＳトランジスタ
Ｎ２１ 第４のＭＯＳトランジスタ
ＰＳ０ 第５のＭＯＳトランジスタ
ＰＳ１ 第６のＭＯＳトランジスタ
ＰＳ０ａ 第７のＭＯＳトランジスタ
ＰＳ１ａ 第８のＭＯＳトランジスタ
ＮＳ２ 第９のＭＯＳトランジスタ

Ｓ[n-1]、Ｓ[n-2]、・・・、Ｓ[0]、Ｓｄ 変換用切替スイッチ
Ｓ[n-1]、Ｓ[n-2]、・・・、Ｓ[n-m]、Ｓｄ 基板用切替スイッチ
ＣＭＰ 比較部
Ｓ１，ＳＷ０ａ，ＳＷ０ｂ，ＳＷ０ｃ，ｓｈ２，ｓｈ３ スイッチ
ＳＷ１ 第３スイッチ回路
ＳＷ２ 第４スイッチ回路
Ｐ１２〜Ｐ１８，Ｐ２０ ｐＭＯＳトランジスタ
Ｎ１２〜Ｎ１５，Ｎ２２，Ｎ２３ ｎＭＯＳトランジスタ
ＩＶ１，ＩＶ２ インバータ部
ＩＶ３，ＩＶ４，ＩＶ５，ＩＶ６ インバータ
ＮＡ１，ＮＡ２ ＮＡＮＤ回路
10 Successive Approximation Type AD Converter 11 First Switch Circuit 12 Second Switch Circuit 21 Voltage Conversion Circuit 22 First Shift Unit 23 Second Shift Unit

30 Successive approximation type AD converter

LS1 First level shift circuit LS2 Second level shift circuit NS0 First MOS transistor NS1 Second MOS transistor N20 Third MOS transistor N21 Fourth MOS transistor PS0 Fifth MOS transistor PS1 Sixth MOS transistor PS0a 7th MOS transistor PS1a 8th MOS transistor NS2 9th MOS transistor

S[n-1], S[n-2],..., S[0], Sd conversion selector switches S[n-1], S[n-2],..., S[nm] , Sd Substrate changeover switch CMP Comparison section S1, SW0a, SW0b, SW0c, sh2, sh3 switch SW1 Third switch circuit SW2 Fourth switch circuit P12 to P18, P20 pMOS transistor N12 to N15, N22, N23 nMOS transistor IV1, IV2 Inverter unit IV3, IV4, IV5, IV6 Inverter NA1, NA2 NAND circuit

Claims (23)

一端が共通端子に接続され、他端にそれぞれ入力電圧（ＶＩＮ）と正側基準電圧（ＶＨ）と負側基準電圧（ＶＬ）とを選択的に入力可能に設けられた、容量がそれぞれＣＳ，ＣＳ／２１，・・・，ＣＳ／２ｎ−１のｎ個の変換用コンデンサ（ｎは２以上の整数）と、前記共通端子の電位（ＶＣｎ）と基準電圧（ＶＲＥＦ）とを比較する比較部と、前記比較部の前段で、前記共通端子に対して前記基準電圧の入力をＯＮ／ＯＦＦ可能に設けられたスイッチとを有する逐次比較型ＡＤ変換装置であって、
前記スイッチは、
ＭＯＳトランジスタと、一端が前記ＭＯＳトランジスタの基板電圧（ＶＰＳ）に接続され、他端にそれぞれ前記入力電圧（ＶＩＮ）と前記正側基準電圧（ＶＨ）と前記負側基準電圧（ＶＬ）とを選択的に入力可能に設けられた、容量がそれぞれＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ個の基板用コンデンサ（ｍは２以上ｎ以下の整数）とを有し、
前記入力電圧をサンプリングするとき、ＯＮになって前記共通端子に前記基準電圧を入力するとともに、前記ＭＯＳトランジスタを介して前記基板電圧と前記共通端子とを接続し、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ個の前記基板用コンデンサの他端に前記入力電圧を入力し、
前記比較部により逐次比較を行うとき、ＯＦＦになるとともに、前記ＭＯＳトランジスタにより前記基板電圧と前記共通端子との接続を解除し、ＣＰ，ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ個の前記基板用コンデンサの他端に入力される電圧が、それぞれ対応するＣＳ，ＣＳ／２１，・・・，ＣＳ／２ｍ−１のｍ個の前記変換用コンデンサの他端に入力される電圧と同じ電圧になるよう、前記基板用コンデンサの他端の接続を切替可能に構成されていることを
特徴とする逐次比較型ＡＤ変換装置。 One end is connected to the common terminal, and the other end is provided with a capacitance that can selectively input the input voltage (V IN ), the positive reference voltage (V H ) and the negative reference voltage (V L ), respectively. each C S, C S / 2 1 , ···, C S / 2 and n-1 of n conversion capacitors (n is an integer of 2 or more), the potential of the common terminal (V Cn) with a reference voltage A successive-approximation-type AD conversion device including a comparison unit that compares (V REF ) and a switch that is provided before the comparison unit and that is capable of turning on/off the input of the reference voltage to the common terminal. There
The switch is
A MOS transistor, one end of which is connected to the substrate voltage (V PS ) of the MOS transistor, and the other end of which is the input voltage (V IN ), the positive side reference voltage (V H ), and the negative side reference voltage (V L ), respectively. ) And m are provided so that the capacitances can be selectively input, and the capacitors have capacitances C P , C P /2 1 ,..., C P /2 m-1 for m substrates (m is 2 or more and n or less). An integer) and
When the input voltage is sampled, it is turned on to input the reference voltage to the common terminal, and the substrate voltage and the common terminal are connected via the MOS transistor , and C P , C P /2 1 ,..., The input voltage is input to the other ends of the m capacitors for substrate of C P /2 m−1 ,
When successive comparison is performed by the comparison unit, it is turned off and the substrate voltage and the common terminal are disconnected by the MOS transistor , so that C P , C P /2 1 ,..., C P /2. The voltages input to the other ends of the m m substrate capacitors of m−1 correspond to the corresponding C S , C S /2 1 ,..., C S /2 m−1 m conversions. A successive approximation AD converter, wherein the connection of the other end of the substrate capacitor is switchable so that the voltage is the same as the voltage input to the other end of the substrate capacitor. 前記基準電圧は前記負側基準電圧であることを特徴とする請求項１記載の逐次比較型ＡＤ変換装置。 The successive approximation type AD conversion device according to claim 1, wherein the reference voltage is the negative reference voltage. 前記負側基準電圧は０Ｖであることを特徴とする請求項１または２記載の逐次比較型ＡＤ変換装置。 3. The successive approximation type AD conversion device according to claim 1, wherein the negative reference voltage is 0V. 前記スイッチは、
所定の電源電位で稼働し、前記電源電位を入力したとき前記電源電位を出力し、接地電位を入力したとき前記基準電圧以下の電圧を出力するよう設けられた第１レベルシフト回路と、
ゲートに前記第１レベルシフト回路の出力が接続され、ドレインに前記基板電圧が接続され、ソースに前記基準電圧が接続された第１のＭＯＳトランジスタと、
ゲートに前記第１レベルシフト回路の出力が接続され、ドレインに前記共通端子が接続され、ソースに前記基準電圧が接続された第２のＭＯＳトランジスタとを有し、
前記入力電圧をサンプリングするとき、前記第１レベルシフト回路の入力を前記電源電位とし、前記第１のＭＯＳトランジスタのドレインとソースとを接続するとともに、前記第２のＭＯＳトランジスタのドレインとソースとを接続し、
前記比較部により逐次比較を行うとき、前記第１レベルシフト回路の入力を前記接地電位とし、前記第１のＭＯＳトランジスタのドレインとソースとの接続を解除するとともに、前記第２のＭＯＳトランジスタのドレインとソースとの接続を解除するよう構成されており、
前記第１のＭＯＳトランジスタおよび前記第２のＭＯＳトランジスタが、前記ＭＯＳトランジスタを成していることを
特徴とする請求項１乃至３のいずれか１項に記載の逐次比較型ＡＤ変換装置。 The switch is
A first level shift circuit that operates at a predetermined power supply potential, outputs the power supply potential when the power supply potential is input, and outputs a voltage equal to or lower than the reference voltage when a ground potential is input;
A first MOS transistor having a gate connected to the output of the first level shift circuit, a drain connected to the substrate voltage, and a source connected to the reference voltage;
A second MOS transistor having a gate connected to the output of the first level shift circuit, a drain connected to the common terminal, and a source connected to the reference voltage;
When the input voltage is sampled, the input of the first level shift circuit is set to the power supply potential, the drain and source of the first MOS transistor are connected, and the drain and source of the second MOS transistor are connected. connection,
When the comparison unit performs successive comparison, the input of the first level shift circuit is set to the ground potential to disconnect the drain and the source of the first MOS transistor and the drain of the second MOS transistor. being configured to release the connection between the source and,
4. The successive approximation type AD conversion device according to claim 1, wherein the first MOS transistor and the second MOS transistor form the MOS transistor . 前記第１レベルシフト回路は、
前記電源電位より低い低電源電位により稼働し、前記電源電位を入力したとき接地電位を出力し、接地電位を入力したとき前記低電源電位を出力するよう設けられたインバータ部と、
前記インバータ部に前記電源電位を入力したとき接地電位を出力し、前記インバータ部に接地電位を入力したとき、前記基板電圧および接地電位の低い方の電位を出力する電圧変換回路と、
前記インバータ部の出力を入力とし、前記電圧変換回路の出力に接続され、前記接地電位を入力したとき前記電圧変換回路の出力を出力し、前記低電源電位を入力したとき前記低電源電位を出力するよう設けられた第１シフト部と、
前記第１シフト部の出力を入力とし、前記電圧変換回路の出力に接続され、前記電圧変換回路の出力を入力したとき前記電源電位を出力し、前記低電源電位を入力したとき前記電圧変換回路の出力を出力するよう設けられた第２シフト部とを、
有することを特徴とする請求項４記載の逐次比較型ＡＤ変換装置。 The first level shift circuit is
An inverter unit that operates by a low power supply potential lower than the power supply potential, outputs a ground potential when the power supply potential is input, and outputs the low power supply potential when a ground potential is input,
A voltage conversion circuit that outputs a ground potential when the power supply potential is input to the inverter unit, and outputs a lower potential of the substrate voltage and the ground potential when the ground potential is input to the inverter unit,
It is connected to the output of the voltage conversion circuit with the output of the inverter unit as an input, outputs the output of the voltage conversion circuit when the ground potential is input, and outputs the low power supply potential when the low power supply potential is input. A first shift portion provided so that
The output of the first shift unit is input, is connected to the output of the voltage conversion circuit, the power supply potential is output when the output of the voltage conversion circuit is input, and the voltage conversion circuit is input when the low power supply potential is input. A second shift unit provided to output the output of
The successive approximation type AD conversion apparatus according to claim 4, characterized in that it has. 前記電圧変換回路は、
ドレインを出力とし、ゲートに接地電位が接続され、ソースに前記基板電圧が接続された第３のＭＯＳトランジスタと、
ゲートに前記基板電圧が接続され、ドレインに前記第３のＭＯＳトランジスタのドレインが接続され、ソースに接地電位が接続された第４のＭＯＳトランジスタとを有し、
前記第３のＭＯＳトランジスタおよび前記第４のＭＯＳトランジスタのバルクがフローティングされていることを
特徴とする請求項５記載の逐次比較型ＡＤ変換装置。 The voltage conversion circuit,
A third MOS transistor having a drain as an output, a gate connected to a ground potential, and a source connected to the substrate voltage;
A fourth MOS transistor having a gate connected to the substrate voltage, a drain connected to the drain of the third MOS transistor, and a source connected to a ground potential;
6. The successive approximation type AD conversion device according to claim 5, wherein the bulks of the third MOS transistor and the fourth MOS transistor are floating. ゲートに前記第１レベルシフト回路の入力が接続され、ドレインに前記基準電圧が接続され、ソースに前記基板電圧が接続された第５のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記基準電圧に前記基板電圧を接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタと同期して、前記基準電圧への前記基板電圧の接続を解除するよう設けられた第１スイッチ回路と、
ゲートに前記第１レベルシフト回路の入力が接続され、ドレインに前記基準電圧が接続され、ソースに前記共通端子が接続された第６のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記基準電圧に前記共通端子を接続し、前記比較部により逐次比較を行うとき、前記第２のＭＯＳトランジスタと同期して、前記基準電圧への前記共通端子の接続を解除するよう設けられた第２スイッチ回路とを、
有することを特徴とする請求項４乃至６のいずれか１項に記載の逐次比較型ＡＤ変換装置。 A fifth MOS transistor having a gate connected to the input of the first level shift circuit, a drain connected to the reference voltage, and a source connected to the substrate voltage; A first circuit provided to disconnect the connection of the substrate voltage to the reference voltage in synchronization with the first MOS transistor when the substrate voltage is connected to the reference voltage and the successive comparison is performed by the comparison unit . Switch circuit ,
A sixth MOS transistor having a gate connected to the input of the first level shift circuit, a drain connected to the reference voltage, and a source connected to the common terminal; and when sampling the input voltage, A second circuit provided so as to release the connection of the common terminal to the reference voltage in synchronization with the second MOS transistor when the common terminal is connected to the reference voltage and the successive comparison is performed by the comparison unit. Switch circuit,
7. The successive approximation type AD conversion device according to claim 4, characterized by comprising. ゲートに前記電源電位と前記低電源電位と接地電位とを選択的に接続可能であり、ドレインに前記基準電圧が接続され、ソースに前記基板電圧が接続された第５のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記ゲートに接地電位を接続して前記基準電圧に前記基板電圧を接続し、前記比較部による逐次比較に移行する前に、前記ゲートに前記低電源電位を接続し、さらに前記ゲートに前記電源電位を接続し、前記第１のＭＯＳトランジスタと同期して、前記基準電圧への前記基板電圧の接続を解除するよう設けられた第１スイッチ回路と、
ゲートに前記電源電位と前記低電源電位と接地電位とを選択的に接続可能であり、ドレインに前記基準電圧が接続され、ソースに前記共通端子が接続された第６のＭＯＳトランジスタを有し、前記入力電圧をサンプリングするとき、前記ゲートに接地電位を接続して前記基準電圧に前記共通端子を接続し、前記比較部による逐次比較に移行する前に、前記ゲートに前記低電源電位を接続し、さらに前記ゲートに前記電源電位を接続し、前記第２のＭＯＳトランジスタと同期して、前記基準電圧への前記共通端子の接続を解除するよう設けられた第２スイッチ回路とを、
有することを特徴とする請求項５または６のいずれか１項に記載の逐次比較型ＡＤ変換装置。 A fifth MOS transistor having a gate capable of selectively connecting the power supply potential, the low power supply potential, and a ground potential, the drain being connected to the reference voltage, and the source being connected to the substrate voltage; When sampling the input voltage, the ground potential is connected to the gate, the substrate voltage is connected to the reference voltage, and the low power supply potential is connected to the gate before proceeding to the successive approximation by the comparison unit. A first switch circuit provided to connect the power supply potential to the gate and release the connection of the substrate voltage to the reference voltage in synchronization with the first MOS transistor,
A sixth MOS transistor having a gate capable of selectively connecting the power supply potential, the low power supply potential, and a ground potential, the drain being connected to the reference voltage, and the source being connected to the common terminal; When sampling the input voltage, the ground potential is connected to the gate, the common terminal is connected to the reference voltage, and the low power supply potential is connected to the gate before proceeding to the successive approximation by the comparison unit. And a second switch circuit provided to connect the power supply potential to the gate and release the connection of the common terminal to the reference voltage in synchronization with the second MOS transistor,
The successive approximation type AD conversion device according to claim 5 or 6 , wherein the successive approximation type AD conversion device is provided. 前記第１スイッチ回路は、前記第５のＭＯＳトランジスタのソースと前記基板電圧との間に、前記第５のＭＯＳトランジスタと直列に接続された第７のＭＯＳトランジスタを有し、
前記第２スイッチ回路は、前記第６のＭＯＳトランジスタのソースと前記共通端子との間に、前記第６のＭＯＳトランジスタと直列に接続された第８のＭＯＳトランジスタを有していることを
特徴とする請求項７または８記載の逐次比較型ＡＤ変換装置。 The first switch circuit has a seventh MOS transistor connected in series with the fifth MOS transistor between the source of the fifth MOS transistor and the substrate voltage,
The second switch circuit has an eighth MOS transistor connected in series with the sixth MOS transistor, between the source of the sixth MOS transistor and the common terminal. The successive approximation type AD converter according to claim 7 or 8. 前記入力電圧をサンプリングするとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースを前記基準電圧に接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースの、前記基準電圧への接続を解除するよう設けられた第３スイッチ回路を有することを特徴とする請求項４乃至９のいずれか１項に記載の逐次比較型ＡＤ変換装置。 When sampling the input voltage, the source of the first MOS transistor and the source of the second MOS transistor are connected to the reference voltage, and when successive comparison is performed by the comparator, 10. The sequential circuit according to claim 4, further comprising a third switch circuit provided to release the connection between the source and the source of the second MOS transistor to the reference voltage. Comparative AD converter. 前記入力電圧のサンプリングの状態から前記比較部による逐次比較の状態に切り換えるとき、前記第１レベルシフト回路の入力を前記電源電位から接地電位に切り換えた後、前記第３スイッチ回路を切り換えるよう構成されていることを特徴とする請求項１０記載の逐次比較型ＡＤ変換装置。 When switching from the sampling state of the input voltage to the successive comparison state by the comparison unit, after switching the input of the first level shift circuit from the power supply potential to the ground potential, the third switch circuit is switched. The successive approximation type AD conversion device according to claim 10, wherein 前記スイッチは、前記比較部により逐次比較を行うとき、前記基板電圧が前記共通電圧の電位よりもＶＦＰ （ここで、ＶＦＰ は所望の正の値）だけ低くなるよう構成されていることを特徴とする請求項１乃至１１のいずれか１項に記載の逐次比較型ＡＤ変換装置。 The switch is configured such that the substrate voltage is lower than the potential of the common voltage by V FP ( here, V FP is a desired positive value) when the successive comparison is performed by the comparison unit. 12. The successive approximation type AD conversion device according to claim 1, which is characterized by the above-mentioned. 前記スイッチは、
所定の電源電位で稼働し、前記電源電位を入力したとき前記電源電位を出力し、接地電位を入力したとき前記基準電圧以下の電圧を出力するよう設けられた第２レベルシフト回路と、
ゲートに前記第２レベルシフト回路の出力が接続され、ドレインに前記基板電圧が接続された第９のＭＯＳトランジスタと、
一端が前記第９のＭＯＳトランジスタのソースに接続された蓄電部と、
前記入力電圧をサンプリングするとき、前記蓄電部の他端に前記正側基準電圧を接続し、前記比較部により逐次比較を行うとき、前記蓄電部の他端に前記負側基準電圧を接続するよう設けられた第４スイッチ回路とを有し、
前記第２のＭＯＳトランジスタは、ゲートに前記第１レベルシフト回路の代わりに、前記第２レベルシフト回路の出力が接続されており、
前記比較部により逐次比較を行うとき、前記基板電圧が前記共通電圧の電位よりもＶＦＰ （ここで、ＶＦＰ は所望の正の値）だけ低くなるよう構成されていることを
特徴とする請求項４乃至９のいずれか１項に記載の逐次比較型ＡＤ変換装置。 The switch is
A second level shift circuit provided to operate at a predetermined power supply potential, output the power supply potential when the power supply potential is input, and output a voltage equal to or lower than the reference voltage when a ground potential is input;
A ninth MOS transistor having a gate connected to the output of the second level shift circuit and a drain connected to the substrate voltage;
A power storage unit having one end connected to the source of the ninth MOS transistor;
When sampling the input voltage, the positive side reference voltage is connected to the other end of the power storage unit, and when the successive comparison is performed by the comparison unit, the negative side reference voltage is connected to the other end of the power storage unit. And a fourth switch circuit provided,
The output of the second level shift circuit is connected to the gate of the second MOS transistor instead of the first level shift circuit,
The substrate voltage is configured to be lower than the potential of the common voltage by V FP ( where V FP is a desired positive value) when performing successive comparisons by the comparison unit. Item 10. The successive approximation type AD converter according to any one of items 4 to 9. 前記第２レベルシフト回路は、前記第１レベルシフト回路と同じ構成を有していることを特徴とする請求項１３記載の逐次比較型ＡＤ変換装置。 14. The successive approximation type AD converter according to claim 13, wherein the second level shift circuit has the same configuration as the first level shift circuit. 前記第２レベルシフト回路は、
前記電源電位より低い低電源電位により稼働し、前記電源電位を入力したとき接地電位を出力し、接地電位を入力したとき前記低電源電位を出力するよう設けられたインバータ部と、
前記インバータ部に前記電源電位を入力したとき接地電位を出力し、前記インバータ部に接地電位を入力したとき、前記基板電圧および接地電位の低い方の電位を出力する電圧変換回路と、
前記インバータ部の出力を入力とし、前記電圧変換回路の出力に接続され、前記接地電位を入力したとき前記電圧変換回路の出力を出力し、前記低電源電位を入力したとき前記低電源電位を出力するよう設けられた第１シフト部と、
前記第１シフト部の出力を入力とし、前記電圧変換回路の出力に接続され、前記電圧変換回路の出力を入力したとき、前記第４スイッチ回路が前記蓄電部の他端に前記正側基準電圧を接続している間は、前記電源電位を出力し、前記第４スイッチ回路が前記蓄電部の他端に前記負側基準電圧を接続している間は、前記低電源電位を出力し、前記低電源電位を入力したとき前記電圧変換回路の出力を出力するよう設けられた第２シフト部とを、
有することを特徴とする請求項１３記載の逐次比較型ＡＤ変換装置。 The second level shift circuit,
An inverter unit that operates by a low power supply potential lower than the power supply potential, outputs a ground potential when the power supply potential is input, and outputs the low power supply potential when a ground potential is input,
A voltage conversion circuit that outputs a ground potential when the power supply potential is input to the inverter unit, and outputs a lower potential of the substrate voltage and the ground potential when the ground potential is input to the inverter unit,
It is connected to the output of the voltage conversion circuit with the output of the inverter unit as an input, outputs the output of the voltage conversion circuit when the ground potential is input, and outputs the low power supply potential when the low power supply potential is input. A first shift portion provided so that
When the output of the first shift unit is input and is connected to the output of the voltage conversion circuit and the output of the voltage conversion circuit is input, the fourth switch circuit causes the positive reference voltage to the other end of the power storage unit. Is output while the fourth switch circuit is connecting the negative side reference voltage to the other end of the power storage unit, the low power supply potential is output, A second shift unit provided to output the output of the voltage conversion circuit when a low power supply potential is input,
14. The successive approximation type AD conversion apparatus according to claim 13, which has. 前記電圧変換回路は、
ドレインを出力とし、ゲートに接地電位が接続され、ソースに前記基板電圧が接続された第１０のＭＯＳトランジスタと、
ゲートに前記基板電圧が接続され、ドレインに前記第１０のＭＯＳトランジスタのドレインが接続され、ソースに接地電位が接続された第１１のＭＯＳトランジスタとを有し、
前記第１０のＭＯＳトランジスタおよび前記第１１のＭＯＳトランジスタのバルクがフローティングされていることを
特徴とする請求項１５記載の逐次比較型ＡＤ変換装置。 The voltage conversion circuit,
A tenth MOS transistor having a drain as an output, a gate connected to a ground potential, and a source connected to the substrate voltage;
An eleventh MOS transistor having a gate connected to the substrate voltage, a drain connected to the drain of the tenth MOS transistor, and a source connected to a ground potential;
16. The successive approximation AD converter according to claim 15, wherein the bulks of the tenth MOS transistor and the eleventh MOS transistor are floating. 前記蓄電部の容量をＣＸとすると［ここで、ＣＸ＞０］、
ＣＸ＝２×ＣＰ×（ＶＦＰ−ＶＲＥＦ）／（ＶＨ−ＶＬ＋ＶＲＥＦ−ＶＦＰ）
であることを特徴とする請求項１３乃至１６のいずれか１項に記載の逐次比較型ＡＤ変換装置。 When the capacity of the power storage unit is C X [where C X >0],
Cx =2* CP *( VFP - VREF )/( VH - VL + VREF - VFP )
17. The successive approximation type AD conversion device according to claim 13, wherein 前記入力電圧をサンプリングするとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースを前記基準電圧に接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタのソースおよび前記第２のＭＯＳトランジスタのソースの、前記基準電圧への接続を解除するよう設けられた第３スイッチ回路を有することを特徴とする請求項１３乃至１７のいずれか１項に記載の逐次比較型ＡＤ変換装置。 When sampling the input voltage, the source of the first MOS transistor and the source of the second MOS transistor are connected to the reference voltage, and when successive comparison is performed by the comparator, 18. The sequential circuit according to claim 13, further comprising a third switch circuit provided to release the connection between the source and the source of the second MOS transistor to the reference voltage. Comparative AD converter. 前記第１のＭＯＳトランジスタは、ソースに前記基準電圧の代わりに接地電位を接続可能であり、
前記入力電圧をサンプリングするとき、前記第１のＭＯＳトランジスタのソースを接地電位に接続するとともに、前記第２のＭＯＳトランジスタのソースを前記基準電圧に接続し、前記比較部により逐次比較を行うとき、前記第１のＭＯＳトランジスタのソースの接地電位への接続を解除するとともに、前記第２のＭＯＳトランジスタのソースの前記基準電圧への接続を解除するよう設けられた第３スイッチ回路を有することを特徴とする請求項１３乃至１７のいずれか１項に記載の逐次比較型ＡＤ変換装置。 The first MOS transistor can connect a ground potential to the source instead of the reference voltage,
When the input voltage is sampled, the source of the first MOS transistor is connected to the ground potential, the source of the second MOS transistor is connected to the reference voltage, and successive comparison is performed by the comparison unit, A third switch circuit provided to release the connection of the source of the first MOS transistor to the ground potential and release the connection of the source of the second MOS transistor to the reference voltage. The successive approximation type AD conversion device according to any one of claims 13 to 17. 前記入力電圧のサンプリングの状態から前記比較部による逐次比較の状態に切り換えるとき、前記第１レベルシフト回路の入力を前記電源電位から接地電位に切り換え、前記第４スイッチ回路を切り換え、前記第２レベルシフト回路の入力を前記電源電位から接地電位に切り換え、前記第３スイッチ回路を切り換えるよう構成されていることを特徴とする請求項１８または１９記載の逐次比較型ＡＤ変換装置。 When switching from the sampling state of the input voltage to the successive comparison state by the comparison unit, the input of the first level shift circuit is switched from the power supply potential to the ground potential, the fourth switch circuit is switched, and the second level is switched. 20. The successive approximation type AD converter according to claim 18, wherein the input of the shift circuit is switched from the power supply potential to the ground potential and the third switch circuit is switched. 前記第２レベルシフト回路の入力を前記電源電位から接地電位に切り換えるとき、前記第２のＭＯＳトランジスタによる前記共通端子と前記基準電圧との接続と、前記第９のＭＯＳトランジスタによる前記基板電圧と前記蓄電部との接続とが、異なるタイミングで解除されるよう構成されていることを特徴とする請求項１３乃至２０のいずれか１項に記載の逐次比較型ＡＤ変換装置。 When switching the input of the second level shift circuit from the power supply potential to the ground potential, the connection between the common terminal and the reference voltage by the second MOS transistor, the substrate voltage by the ninth MOS transistor, and the substrate voltage by the ninth MOS transistor. 21. The successive approximation type AD conversion device according to claim 13, wherein the connection with the power storage unit is configured to be released at different timings. ＣＰ／２１，・・・，ＣＰ／２ｍ−１のｍ−１個の前記基板用コンデンサに対応して設けられたｍ−１個の付加容量を有し、
各付加容量は、それぞれ対応する基板用コンデンサの容量に比例した大きさを有し、一端が接地され、他端が対応する基板用コンデンサの他端に接続されていることを
特徴とする請求項１乃至２１のいずれか１項に記載の逐次比較型ＡＤ変換装置。 C p /2 1 ,..., C p /2 m −1 has m−1 additional capacitances provided corresponding to the m−1 substrate capacitors.
Each additional capacitance has a size proportional to the capacitance of the corresponding substrate capacitor, one end is grounded, and the other end is connected to the other end of the corresponding substrate capacitor. The successive approximation type AD converter according to any one of 1 to 21. 前記共通端子の配線を囲むよう、前記基板電圧の配線が配置されていることを特徴とする請求項１乃至２２のいずれか１項に記載の逐次比較型ＡＤ変換装置。
23. The successive approximation AD converter according to claim 1, wherein the wiring for the substrate voltage is arranged so as to surround the wiring for the common terminal.
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