JP6747765B2 - Semiconductor device - Google Patents
Semiconductor device Download PDFInfo
- Publication number
- JP6747765B2 JP6747765B2 JP2014128166A JP2014128166A JP6747765B2 JP 6747765 B2 JP6747765 B2 JP 6747765B2 JP 2014128166 A JP2014128166 A JP 2014128166A JP 2014128166 A JP2014128166 A JP 2014128166A JP 6747765 B2 JP6747765 B2 JP 6747765B2
- Authority
- JP
- Japan
- Prior art keywords
- opening
- elements
- semiconductor device
- closing
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Description
この発明は、複数の素子、複数の回路または素子と回路が実装された半導体装置において、これらの素子、回路を適宜接続して所要回路機能を持たせるようにすることが可能な半導体装置に関するものである。 The present invention relates to a semiconductor device in which a plurality of elements, a plurality of circuits or elements and a circuit are mounted, and these elements and circuits can be appropriately connected to have a required circuit function. Is.
従来、抵抗、容量、トランジスタなどのアナログ素子を配置したウエハーを用意しておき、顧客の要望に応じた機能とするために、配線層のガラスマスクを変えることで対応するアナログマスタースライス方式の半導体装置が知られている。 Conventionally, a wafer in which analog elements such as resistors, capacitors, and transistors have been arranged, and semiconductors of the analog master slice type are supported by changing the glass mask of the wiring layer in order to achieve the function according to the customer's request. The device is known.
上術したアナログマスタースライス方式の半導体装置の製造方法を、図１３に示す。素子アレイマスクは一つであるため、Ｓ１〜Ｓ４、Ｓ１１〜Ｓ１２、Ｓ２１〜Ｓ２４として示されるアナログ素子それぞれの特性や位置は固定である。配線層マスクにより配線パターンを変更して、所要回路機能を有する半導体装置１００を製造することができる。しかしながら、このアナログマスタースライス方式では、幾つかの回路機能を有する半導体装置を製造するためは、対応する数の配線層マスクを用意する必要がある。 FIG. 13 shows a method for manufacturing the above analog master slice type semiconductor device. Since there is one element array mask, the characteristics and positions of the analog elements shown as S1 to S4, S11 to S12, and S21 to S24 are fixed. The wiring pattern can be changed by the wiring layer mask to manufacture the semiconductor device 100 having a required circuit function. However, in this analog master slice method, in order to manufacture a semiconductor device having some circuit functions, it is necessary to prepare a corresponding number of wiring layer masks.
上記に対し、特許文献１には、ライブラリを使用する場合にも下地上の素子の利用効率を上昇させようとする観点から、素子の定数の変更工程をレイアウト設計に含める半導体集積回路が開示されている。しかしながら、この技術によっても所要回路機能を持たせるようにするためには、幾つかの配線層マスクを用意する必要があることに変わりはない。 On the other hand, Patent Document 1 discloses a semiconductor integrated circuit that includes a step of changing the constants of elements in the layout design from the viewpoint of increasing the utilization efficiency of the elements on the base even when the library is used. ing. However, even with this technique, it is still necessary to prepare some wiring layer masks in order to provide the required circuit function.
本発明は上記のような半導体装置の現状に鑑みてなされたもので、その目的は、複数の配線層マスクを必要とせずに、一つの半導体装置によって複数の回路機能を選択的に実現することが可能な半導体装置を提供することである。 The present invention has been made in view of the current state of the semiconductor device as described above, and an object thereof is to selectively realize a plurality of circuit functions by a single semiconductor device without requiring a plurality of wiring layer masks. It is to provide a semiconductor device capable of achieving the above.
本発明に係る半導体装置は、それぞれが固定の特性と機能を有する素子により構成される要素が複数実装され、それぞれが固定の特性と機能を有する回路により構成される要素が複数実装され、または前記素子と前記回路により構成される要素が複数実装された半導体装置であって、
前記実装された複数の要素の間を接続する複数の配線と、
前記配線に設けられ、配線による経路の接続と遮断とを実現するために開閉する複数のスイッチ手段であって、この複数のスイッチ手段のいずれかのスイッチ手段を開放状態とし、いずれかのスイッチ手段を閉成状態とすることにより、接続された前記複数の要素によって生じる回路機能を複数実現させるスイッチ手段と、
前記複数のスイッチ手段におけるいずれかのスイッチ手段を開放状態とし、前記複数のスイッチ手段におけるいずれかのスイッチ手段を閉成状態とするかのみを指示する１セットの開閉情報が、前記複数の回路機能にそれぞれ対応して、当該半導体の起動時には複数セット記憶された状態となっており、当該半導体の起動時には前記複数セットの開閉情報の各セットがそれぞれ異なる識別情報により読み出し可能に設定された状態となっている記憶手段と、
前記記憶手段に所要の識別情報が与えられることにより読み出される１セットの開閉情報に基づき前記複数のスイッチ手段の開閉を制御して実装された複数の要素により所要回路機能を実現する開閉制御手段と、
電力の供給を受けるための電源端子と、
前記電源端子から電力供給を受ける前記複数の要素及び前記開閉制御手段に至る経路に設けられ、該経路を開放閉成する電源制御スイッチ手段と、
前記複数の要素及び前記開閉制御手段に流れる電流を監視し、過電流を検出する過電流検出手段と、
この過電流検出手段による検出結果に応じて前記電源制御スイッチ手段による開放閉成を制御する電源制御手段と
を具備する半導体装置において、
前記開閉制御手段は、当該半導体装置が起動されたときに、前記記憶手段から出力される１セットの開閉情報に基づき前記スイッチ手段の開閉を制御して実装された複数の要素により所要回路機能を実現することを特徴とする。
The semiconductor device according to the present invention is constituted element by element, each having the characteristics of fixed function several implementations, elements configured by the circuit, each having a fixed characteristic and function is more mounted, or the A semiconductor device in which a plurality of elements configured by an element and the circuit are mounted ,
A plurality of wirings connecting between the mounted plurality of elements,
A plurality of switch means provided on the wiring and opened/closed to realize connection and disconnection of a route by the wiring, wherein any one of the plurality of switch means is in an open state, and any one of the switch means A switch means for realizing a plurality of circuit functions generated by the plurality of connected elements by setting the closed state of
A set of opening/closing information indicating only whether one of the plurality of switching means is in an open state and one of the plurality of switching means is in a closed state is the plurality of circuit functions. each corresponding to, the the semiconductor startup has a state of being plural sets stored, and a state in which the the semiconductor startup each set of the opening and closing information of the plurality of sets is readably set by different identification information respectively a storage unit that going on,
An opening/closing control means for controlling opening/closing of the plurality of switch means based on a set of opening/closing information read by giving required identification information to the storage means to realize a required circuit function by a plurality of mounted elements. ,
A power supply terminal for receiving power supply,
A power supply control switch means provided on a path to the plurality of elements receiving the power supply from the power supply terminal and the opening/closing control means, and opening and closing the path;
An overcurrent detection unit that monitors the current flowing through the plurality of elements and the switching control unit and detects an overcurrent,
A semiconductor device comprising a power supply control means for controlling the open/closed state by the power supply control switch means according to the detection result of the overcurrent detection means,
The opening/closing control means controls the opening/closing of the switch means based on a set of opening/closing information output from the storage means when the semiconductor device is activated, and implements a required circuit function by a plurality of mounted elements. It is characterized by realizing.
本発明に係る半導体装置では、端子が実装され、端子と複数の要素間を結ぶ配線に、前記スイッチ手段が設けられていることを特徴とする。 A semiconductor device according to the present invention is characterized in that a terminal is mounted and the switch means is provided on a wiring connecting the terminal and a plurality of elements .
本発明に係る半導体装置では、複数の素子による素子アレイを備えることを特徴とする。 A semiconductor device according to the present invention includes an element array including a plurality of elements.
本発明に係る半導体装置では、複数の回路による回路アレイを備えることを特徴とする。 A semiconductor device according to the present invention includes a circuit array including a plurality of circuits.
本発明に係る半導体装置では、前記記憶手段は、複数の回路機能に対応する複数の開閉情報セットを記憶し、外部からの上記回路機能のいずれかを特定する識別情報を受けて、対応する開閉情報セットを前記開閉制御手段へ出力することを特徴とする。 In the semiconductor device according to the present invention, the storage means stores a plurality of opening/closing information sets corresponding to a plurality of circuit functions, receives identification information specifying any of the circuit functions from the outside, and opens/closes the corresponding opening/closing information. An information set is output to the opening/closing control means.
本発明に係る半導体装置では、前記開閉制御手段は外部から制御信号に応じて開閉制御を行うことを特徴とする。 In the semiconductor device according to the present invention, the opening/closing control means performs opening/closing control according to a control signal from the outside.
本発明に係る半導体装置では、配線は、複数の要素間を結ぶ配線マトリックスにより構成されていることを特徴とする。
The semiconductor device according to the present invention is characterized in that the wiring is composed of a wiring matrix connecting a plurality of elements .
本発明によれば、複数の素子、複数の回路、または素子と回路が、複数の要素として実装され、前記実装された要素の間を接続する複数の配線と、前記配線に設けられ、配線による経路の接続と遮断とを実現するために開閉するスイッチ手段と、前記スイッチ手段の開閉を制御して実装された要素により所要回路機能を実現する開閉制御手段とを具備するので、スイッチ手段の開閉により所要回路機能を実現することができ、複数の配線層マスクを必要としない。 According to the present invention, a plurality of elements, a plurality of circuits, or an element and a circuit are mounted as a plurality of elements, and a plurality of wirings that connect between the mounted elements and the wirings provided on the wirings. Since the switch means for opening and closing to realize connection and disconnection of the path and the opening and closing control means for controlling the opening and closing of the switch means to realize a required circuit function are provided, the opening and closing of the switch means is performed. Thus, the required circuit function can be realized, and a plurality of wiring layer masks are not required.
以下添付図面を参照して、本発明の半導体装置の実施形態を説明する。各図において同一の構成要素には、同一の符号を付して重複する説明を省略する。図１は第１の実施形態に係る半導体装置の概略構成ブロック図である。半導体装置１０には、開閉制御手段として、制御回路１１が備えられている。また、制御回路１１には、要素としての素子アレイ部１２が接続されている。素子アレイ部１２には、トランジスタ、抵抗、容量などの素子が複数配列されて実装されている。上記実装された要素の間は、複数の配線によって接続されるものである。 An embodiment of a semiconductor device of the present invention will be described below with reference to the accompanying drawings. In each drawing, the same constituent elements are designated by the same reference numerals, and duplicate description will be omitted. FIG. 1 is a schematic block diagram of the semiconductor device according to the first embodiment. The semiconductor device 10 is provided with a control circuit 11 as opening/closing control means. Further, the element array section 12 as an element is connected to the control circuit 11. In the element array section 12, a plurality of elements such as transistors, resistors and capacitors are arranged and mounted. The mounted elements are connected by a plurality of wirings.
図１の実施形態の、より詳細な第２の実施形態の具体例は、図２に示されるようである。即ち、素子アレイ部１２には、素子Ｓ１〜Ｓ３と、スイッチ手段ＳＷ１〜ＳＷ７が備えられている。スイッチ手段ＳＷ１〜ＳＷ７は、配線に設けられ、配線による経路の接続と遮断とを実現するために開閉するものである。なお、スイッチ手段ＳＷ１〜ＳＷ７は、複数のスイッチにより構成されているが、図３以降に示されている１つ１つのスイッチもスイッチ手段である。 A more detailed example of the second embodiment of the embodiment of FIG. 1 is as shown in FIG. That is, the element array section 12 includes elements S1 to S3 and switch means SW1 to SW7. The switch means SW1 to SW7 are provided on the wiring and are opened and closed in order to realize connection and disconnection of the route by the wiring. The switch means SW1 to SW7 are composed of a plurality of switches, but the individual switches shown in FIG. 3 and subsequent figures are also switch means.
上記スイッチ手段ＳＷ１〜ＳＷ７は、制御回路１１に接続されている。制御回路１１は、開閉制御手段として、一般的に上記スイッチ手段の開閉を制御して、半導体装置１０に実装された要素により所要回路機能を実現するものと定義することができる。図２から図１０までの実施形態では、開閉制御手段である制御回路１１は、外部から制御信号に応じて開閉制御を行うように構成されている。 The switch means SW1 to SW7 are connected to the control circuit 11. The control circuit 11 can be defined as an opening/closing control unit that generally controls the opening/closing of the switch unit and realizes a required circuit function by an element mounted on the semiconductor device 10. In the embodiments of FIGS. 2 to 10, the control circuit 11, which is the opening/closing control means, is configured to perform opening/closing control according to a control signal from the outside.
スイッチ素子間の配線は、配線マトリックスにより構成しても良い。この図２の実施形態では、スイッチ素子ＳＷ７とスイッチ素子ＳＷ４、ＳＷ５、ＳＷ６の間は、配線マトリックスにより構成されている。図３は、一般的な配線マトリックスを説明するための図であって、スイッチ素子ＳＷ１１〜ＳＷ１３とスイッチ素子ＳＷ１４〜ＳＷ１６の間にある楕円形の破線により囲んだ部分内の配線が、配線マトリックスにより構成されている。素子Ｓ４〜Ｓ６に接続された縦の配線と、素子Ｓ１〜Ｓ３に接続された横の配線との交差点は、必要に応じて接続した構成としても良い。なお、図４以降のスイッチ手段には、符号を省略する。 The wiring between the switch elements may be configured by a wiring matrix. In the embodiment shown in FIG. 2, a wiring matrix is provided between the switch element SW7 and the switch elements SW4, SW5, and SW6. FIG. 3 is a diagram for explaining a general wiring matrix, in which wiring within a portion surrounded by elliptical broken lines between the switch elements SW11 to SW13 and the switch elements SW14 to SW16 is defined by the wiring matrix. It is configured. The intersections of the vertical wirings connected to the elements S4 to S6 and the horizontal wirings connected to the elements S1 to S3 may be connected as needed. It should be noted that reference numerals are omitted for the switch means after FIG.
図４に、素子を具体化して示した第３の実施形態を示す。この実施形態は、素子としてＦＥＴトランジスタＴ１〜Ｔ７、容量Ｃ１、抵抗Ｒ１を用いている。このＦＥＴトランジスタＴ１〜Ｔ７、容量Ｃ１、抵抗Ｒ１によりアンプ回路を構成可能な構成を備えている。また、この実施形態では、端子Ｍ１〜Ｍ５が設けられており、端子Ｍ１〜Ｍ５から延びている配線にもスイッチ手段が設けられている。スイッチ手段は、図示の位置に設けられている。制御回路１１のスイッチ手段に対する開閉制御により、所要の回路機能を実現することができる。 FIG. 4 shows a third embodiment in which the device is embodied and shown. This embodiment uses FET transistors T1 to T7, a capacitor C1, and a resistor R1 as elements. The FET transistors T1 to T7, the capacitor C1, and the resistor R1 have a configuration capable of forming an amplifier circuit. Further, in this embodiment, the terminals M1 to M5 are provided, and the wiring extending from the terminals M1 to M5 is also provided with the switch means. The switch means is provided at the position shown. The required circuit function can be realized by controlling the opening and closing of the switch means of the control circuit 11.
図５に、第４の実施形態として、素子と回路が実装された半導体装置を示す。素子としては抵抗Ｒ１〜Ｒ６を用いており、回路としてはオペアンプＯＰ１、ＯＰ２及びＡＤコンバータを用いて構成した半導体装置を示す。スイッチ手段は、図示の位置に設けられている。この構成により、ＡＤコンバータ１８の入力をオペアンプＯＰ１、ＯＰ２のいずれから得る回路機能とするかなどの選択を制御回路１１が行い、スイッチング手段の開閉により実現することができる。 FIG. 5 shows a semiconductor device in which elements and circuits are mounted as a fourth embodiment. Here, resistors R1 to R6 are used as elements, and a semiconductor device configured by using operational amplifiers OP1 and OP2 and an AD converter is shown as a circuit. The switch means is provided at the position shown. With this configuration, the control circuit 11 performs selection such as which of the operational amplifiers OP1 and OP2 the input of the AD converter 18 is to have a circuit function, and can be realized by opening and closing the switching means.
図６は、ヒステリシスコンバータを回路としての、オペアンプＯＰ１と基準電圧生成を行うＢＧＲ（Band Gap Reference）１４、素子としての抵抗Ｒ１〜Ｒ４、ＦＥＴトランジスタＴ１により回路を構成した第５の実施形態を示している。この実施形態も、制御回路１１のスイッチ手段に対する開閉制御により、所要の回路機能を実現することができる。 FIG. 6 shows a fifth embodiment in which a circuit is constituted by an operational amplifier OP1 and a BGR (Band Gap Reference) 14 for generating a reference voltage, resistors R1 to R4 as elements, and a FET transistor T1 as a circuit using a hysteresis converter. ing. Also in this embodiment, the required circuit function can be realized by the opening/closing control of the switch means of the control circuit 11.
図７は、非反転増幅回路をオペアンプＯＰ１抵抗Ｒ１、Ｒ２により構成した半導体装置に、外部のセンサ１５とＤＡコンバータ１６の出力を与える構成の第６の実施形態を示す。この実施形態も、制御回路１１のスイッチ手段に対する開閉制御により、所要の回路機能を実現することができる。 FIG. 7 shows a sixth embodiment of the configuration in which the output of the external sensor 15 and the DA converter 16 is applied to the semiconductor device in which the non-inverting amplifier circuit is configured by the operational amplifier OP1 resistors R1 and R2. Also in this embodiment, the required circuit function can be realized by the opening/closing control of the switch means of the control circuit 11.
図８は、複数の回路が実装された第７の実施形態の構成例であり、素子は実装されていない。回路として、増幅器１７とＡＤコンバータ１８と基準電圧生成を行うＢＧＲ（Band Gap Reference）１９を備えた回路の実施形態である。外部にセンサ２１が設けられ、センサ２１の出力を増幅器１７により増幅してＡＤコンバータ１８によりディジタル化して外部の演算装置２２へ送る構成となっている。増幅器１７を、ＢＧＲ１９を用いた比較器として機能させることもできる。即ち、制御回路１１のスイッチ手段に対する開閉制御によって、所要の回路機能を実現することが可能である。 FIG. 8 is a configuration example of the seventh embodiment in which a plurality of circuits are mounted, and no element is mounted. This is an embodiment of a circuit provided with an amplifier 17, an AD converter 18, and a BGR (Band Gap Reference) 19 for generating a reference voltage as a circuit. A sensor 21 is provided outside, and the output of the sensor 21 is amplified by an amplifier 17, digitized by an AD converter 18, and sent to an external arithmetic unit 22. The amplifier 17 can also function as a comparator using the BGR 19. That is, it is possible to realize a required circuit function by controlling the opening/closing of the switch means of the control circuit 11.
図９は、異常電流を検出した場合に電流を遮断する機能を持った第８の実施形態である。この実施形態では、要素である素子アレイ部・回路アレイ部２３、２４に流れる電流を監視し、過電流を検出する過電流検出手段として、検出器２５を備える。素子アレイ部・回路アレイ部２３、２４には、少なくとも１の素子、少なくとも１の回路、配線及びスイッチ手段が含まれる。電力を供給する端子Ｍ１から素子アレイ部・回路アレイ部２３、２４に至る経路に検出素子としての抵抗２６を接続し、この抵抗２６に流れる電流を検出器２５により監視し、検出結果に応じて電源制御スイッチ手段ＳＷ０１による開放閉成を制御する。この構成によって、素子アレイ部・回路アレイ部２３、２４に含まれる回路や素子の破壊を防ぐことができる。また、素子アレイ部・回路アレイ部２３、２４内部のスイッチ手段に対する開閉制御を制御回路１１が実行するによって、所要の回路機能を実現することが可能である。 FIG. 9 shows an eighth embodiment having a function of interrupting the current when an abnormal current is detected. In this embodiment, a detector 25 is provided as an overcurrent detection unit that monitors the current flowing through the element array unit/circuit array units 23 and 24, which are elements, and detects the overcurrent. The element array section/circuit array sections 23 and 24 include at least one element, at least one circuit, wiring, and switch means. A resistor 26 as a detection element is connected to a path from the terminal M1 that supplies electric power to the element array section/circuit array sections 23 and 24, and a current flowing through the resistor 26 is monitored by a detector 25, and according to the detection result. The power control switch means SW01 controls the opening and closing. With this configuration, it is possible to prevent the destruction of the circuits and elements included in the element array section/circuit array sections 23 and 24. Further, the control circuit 11 executes the opening/closing control for the switch means inside the element array unit/circuit array units 23 and 24, so that a required circuit function can be realized.
図１０は、増幅器０１、０２、０３を回路アレイとして備え、この増幅器０１、０２、０３と端子Ｍ１〜Ｍ６間のスイッチ手段を制御回路１１によって制御する構成を採用した第９の実施形態を示す。端子Ｍ１〜Ｍ３を演算装置３１に接続し、演算装置３１がゲートドライバ３２を介してモータドライバ３３を制御してモータ３４の回転駆動制御を行う。また、モータ３４の回転をホールセンサ及びエンコーダ３５により検出して、演算装置３１にフィードバックして回転の駆動制御に用いる構成を採用している。図示のスイッチ手段に対する開閉制御を制御回路１１が実行するによって、所要の回路機能を実現することが可能である。 FIG. 10 shows a ninth embodiment in which amplifiers 01, 02, 03 are provided as a circuit array, and the control means controls the switch means between the amplifiers 01, 02, 03 and terminals M1 to M6. .. The terminals M1 to M3 are connected to the arithmetic unit 31, and the arithmetic unit 31 controls the motor driver 33 via the gate driver 32 to control the rotation drive of the motor 34. Further, a configuration is adopted in which the rotation of the motor 34 is detected by the hall sensor and the encoder 35 and is fed back to the arithmetic device 31 to be used for drive control of the rotation. By executing the opening/closing control for the illustrated switch means by the control circuit 11, it is possible to realize a required circuit function.
図１１に第１０の実施形態を示す。この半導体装置１０Ａには、素子アレイ部・回路アレイ部２５、制御回路１１Ａ、更に、記憶手段４０が備えられている。素子アレイ部・回路アレイ部２５は、既に説明してきた通り、素子アレイや回路アレイ、配線、スイッチ手段を含むものである。また、記憶手段４０は、いずれのスイッチ手段を開放状態とし、いずれのスイッチ手段を閉成状態とするかを示す開閉情報が記憶された構成とすることができる。そして、制御回路１１Ａは、開閉制御手段であり、上記記憶手段４０に記憶されている開閉情報に基づき開閉制御を行う構成とすることができる。 FIG. 11 shows a tenth embodiment. The semiconductor device 10A includes an element array/circuit array 25, a control circuit 11A, and a storage unit 40. The element array unit/circuit array unit 25 includes the element array, the circuit array, the wiring, and the switch means as described above. Further, the storage means 40 can be configured to store opening/closing information indicating which switch means is in an open state and which switch means is in a closed state. The control circuit 11A is an opening/closing control unit, and can be configured to perform opening/closing control based on the opening/closing information stored in the storage unit 40.
以上の通りに構成されている半導体装置１０Ａでは、この装置が起動すると、制御回路１１Ａは、上記記憶手段４０に記憶されている開閉情報に基づき開閉制御を行うので、いずれかのスイッチ手段が開放状態とされ、いずれかのスイッチ手段が閉成状態とされる。これにより、半導体装置１０Ａでは、所要の回路機能が実現される。回路機能の変更を行うときには、記憶手段４０の内容を書き換えることにより行うことができる。これによって、所要の回路機能を実現することが可能である。 In the semiconductor device 10A configured as described above, when the device is activated, the control circuit 11A performs opening/closing control based on the opening/closing information stored in the storage means 40, so that any switch means is opened. Then, any of the switch means is closed. As a result, in the semiconductor device 10A, the required circuit function is realized. The circuit function can be changed by rewriting the contents of the storage means 40. This makes it possible to realize the required circuit function.
図１２に第１１の実施形態を示す。この半導体装置１０Ｂには、素子アレイ部・回路アレイ部２５、制御回路１１Ｂ、更に、記憶手段５０が備えられている。素子アレイ部・回路アレイ部２５は、既に説明してきた通り、素子アレイや回路アレイ、配線、スイッチ手段を含むものである。また、記憶手段５０は、いずれのスイッチ手段を開放状態とし、いずれのスイッチ手段を閉成状態とするかを示す開閉情報（１セット）が複数セット記憶された構成とすることができる。従って、記憶手段５０は、複数の回路機能に対応する複数の開閉情報セットを記憶している。記憶手段５０は、外部からの上記回路機能のいずれかを特定する識別情報（図１２では、識別符号）を受けて、対応する開閉情報セットを開閉制御手段である制御回路１１Ｂへ出力する。 FIG. 12 shows the eleventh embodiment. The semiconductor device 10B includes an element array section/circuit array section 25, a control circuit 11B, and a storage unit 50. The element array unit/circuit array unit 25 includes the element array, the circuit array, the wiring, and the switch means as described above. Further, the storage means 50 may have a configuration in which a plurality of sets of opening/closing information (one set) indicating which switch means to be opened and which switch means to be closed are stored. Therefore, the storage unit 50 stores a plurality of opening/closing information sets corresponding to a plurality of circuit functions. The storage means 50 receives the identification information (identification code in FIG. 12) for specifying any of the above-mentioned circuit functions from the outside, and outputs the corresponding opening/closing information set to the control circuit 11B which is the opening/closing control means.
この構成により、所望の回路機能に対応する識別情報を記憶手段５０へ送出することにより、記憶手段５０は、対応する開閉情報セットを制御回路１１Ｂへ出力する。制御回路１１Ｂは、開閉情報に基づき開閉制御を行うので、いずれかのスイッチ手段が開放状態とされ、いずれかのスイッチ手段が閉成状態とされる。従って、外部から識別情報を変更することで、何時でも回路機能を状況に合わせて変更することができる。 With this configuration, by sending the identification information corresponding to the desired circuit function to the storage means 50, the storage means 50 outputs the corresponding open/close information set to the control circuit 11B. Since the control circuit 11B performs opening/closing control based on the opening/closing information, any switch means is opened and any switch means is closed. Therefore, by changing the identification information from the outside, the circuit function can be changed at any time according to the situation.
なお、図１１、図１２の実施形態の素子アレイ部・回路アレイ部２５においても、図９のように異常電流を検出した場合に電流を遮断する機能を持った第８の実施形態の構成を採用することができる。この構成の採用により、素子アレイ部・回路アレイ部２５に含まれる回路や素子の破壊を防ぐことができる。 The element array unit/circuit array unit 25 of the embodiments of FIGS. 11 and 12 also has the configuration of the eighth embodiment having a function of interrupting the current when an abnormal current is detected as shown in FIG. Can be adopted. By adopting this configuration, it is possible to prevent destruction of circuits and elements included in the element array section/circuit array section 25.
１０、１０Ａ、１０Ｂ 半導体装置
１１、１１Ａ、１１Ｂ 制御回路
１２ 素子アレイ部
２３〜２５ 素子アレイ部・回路アレイ部
ＳＷ１〜ＳＷ７ スイッチ手段
10, 10A, 10B Semiconductor devices 11, 11A, 11B Control circuit 12 Element array section 23-25 Element array section/Circuit array section SW1 to SW7 Switch means
Claims (7)
前記実装された複数の要素の間を接続する複数の配線と、
前記配線に設けられ、配線による経路の接続と遮断とを実現するために開閉する複数のスイッチ手段であって、この複数のスイッチ手段のいずれかのスイッチ手段を開放状態とし、いずれかのスイッチ手段を閉成状態とすることにより、接続された前記複数の要素によって生じる回路機能を複数実現させるスイッチ手段と、
前記複数のスイッチ手段におけるいずれかのスイッチ手段を開放状態とし、前記複数のスイッチ手段におけるいずれかのスイッチ手段を閉成状態とするかのみを指示する１セットの開閉情報が、前記複数の回路機能にそれぞれ対応して、当該半導体の起動時には複数セット記憶された状態となっており、当該半導体の起動時には前記複数セットの開閉情報の各セットがそれぞれ異なる識別情報により読み出し可能に設定された状態となっている記憶手段と、
前記記憶手段に所要の識別情報が与えられることにより読み出される１セットの開閉情報に基づき前記複数のスイッチ手段の開閉を制御して実装された複数の要素により所要回路機能を実現する開閉制御手段と、
電力の供給を受けるための電源端子と、
前記電源端子から電力供給を受ける前記複数の要素及び前記開閉制御手段に至る経路に設けられ、該経路を開放閉成する電源制御スイッチ手段と、
前記複数の要素及び前記開閉制御手段に流れる電流を監視し、過電流を検出する過電流検出手段と、
この過電流検出手段による検出結果に応じて前記電源制御スイッチ手段による開放閉成を制御する電源制御手段と
を具備する半導体装置において、
前記開閉制御手段は、当該半導体装置が起動されたときに、前記記憶手段から出力される１セットの開閉情報に基づき前記スイッチ手段の開閉を制御して実装された複数の要素により所要回路機能を実現することを特徴とする半導体装置。 A plurality of elements each configured by an element having a fixed characteristic and function are mounted, a plurality of elements configured by a circuit each having a fixed characteristic and function are mounted , or configured by the element and the circuit. A semiconductor device in which a plurality of elements are mounted ,
A plurality of wirings connecting between the mounted plurality of elements,
A plurality of switch means provided on the wiring and opened/closed to realize connection and disconnection of a route by the wiring, wherein any one of the plurality of switch means is in an open state, and any one of the switch means A switch means for realizing a plurality of circuit functions generated by the plurality of connected elements by setting the closed state of
A set of opening/closing information indicating only whether one of the plurality of switching means is in an open state and one of the plurality of switching means is in a closed state is the plurality of circuit functions. each corresponding to, the the semiconductor startup has a state of being plural sets stored, and a state in which the the semiconductor startup each set of the opening and closing information of the plurality of sets is readably set by different identification information respectively a storage unit that going on,
An opening/closing control means for controlling opening/closing of the plurality of switch means based on a set of opening/closing information read by giving required identification information to the storage means to realize a required circuit function by a plurality of mounted elements. ,
A power supply terminal for receiving power supply,
A power supply control switch means provided on a path to the plurality of elements receiving the power supply from the power supply terminal and the opening/closing control means, and opening and closing the path;
An overcurrent detection unit that monitors the current flowing through the plurality of elements and the switching control unit and detects an overcurrent,
A semiconductor device comprising a power supply control means for controlling the open/closed state by the power supply control switch means according to the detection result of the overcurrent detection means,
The opening/closing control means controls the opening/closing of the switch means based on a set of opening/closing information output from the storage means when the semiconductor device is activated, and implements a required circuit function by a plurality of mounted elements. A semiconductor device characterized by being realized.
端子と複数の要素間を結ぶ配線に、前記スイッチ手段が設けられていることを特徴とする請求項１に記載の半導体装置。 Terminals are mounted,
The semiconductor device according to claim 1, wherein the switch means is provided on a wiring connecting the terminal and the plurality of elements.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014128166A JP6747765B2 (en) | 2014-06-23 | 2014-06-23 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014128166A JP6747765B2 (en) | 2014-06-23 | 2014-06-23 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016009709A JP2016009709A (en) | 2016-01-18 |
| JP6747765B2 true JP6747765B2 (en) | 2020-08-26 |
Family
ID=55227103
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014128166A Active JP6747765B2 (en) | 2014-06-23 | 2014-06-23 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6747765B2 (en) |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276754A (en) * | 1990-03-27 | 1991-12-06 | Kawasaki Steel Corp | Semiconductor integrated circuit |
| JPH04148562A (en) * | 1990-10-12 | 1992-05-21 | Kawasaki Steel Corp | Integrated circuit |
| US5107146A (en) * | 1991-02-13 | 1992-04-21 | Actel Corporation | Mixed mode analog/digital programmable interconnect architecture |
| JPH05114718A (en) * | 1991-02-19 | 1993-05-07 | Nec Corp | Programmable analog master |
| JP3121862B2 (en) * | 1991-06-14 | 2001-01-09 | 川崎製鉄株式会社 | Programmable logic device using ferroelectric memory |
| JP3444216B2 (en) * | 1999-01-28 | 2003-09-08 | 日本電気株式会社 | Programmable device |
| US6526556B1 (en) * | 1999-09-13 | 2003-02-25 | The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration | Evolutionary technique for automated synthesis of electronic circuits |
| JP2004072353A (en) * | 2002-08-06 | 2004-03-04 | Matsushita Electric Ind Co Ltd | Semiconductor device |
| US7590821B2 (en) * | 2004-02-12 | 2009-09-15 | Nxp B.V. | Digital signal processing integrated circuit with I/O connections |
| JP4982110B2 (en) * | 2005-06-02 | 2012-07-25 | 株式会社東芝 | Semiconductor integrated circuit device |
| KR20090035538A (en) * | 2006-07-27 | 2009-04-09 | 파나소닉 주식회사 | Semiconductor integrated circuit, program converting apparatus and mapping apparatus |
| JP2011178236A (en) * | 2010-02-26 | 2011-09-15 | Nsk Ltd | Power supply circuit and electric power steering device using the same |
| JP5587133B2 (en) * | 2010-10-22 | 2014-09-10 | ローム株式会社 | High-side switch circuit, interface circuit, and electronic equipment |
| US9455715B2 (en) * | 2011-06-30 | 2016-09-27 | Alterm Corporation | Apparatus for improving reliability of electronic circuitry and associated methods |
| JP5565873B2 (en) * | 2011-09-13 | 2014-08-06 | Ｎｅｃエンジニアリング株式会社 | Logic circuit with reconfigurable integrated circuit unit and error correction method for the logic circuit |
-
2014
- 2014-06-23 JP JP2014128166A patent/JP6747765B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2016009709A (en) | 2016-01-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20090271558A1 (en) | Programmable channel | |
| US10379145B2 (en) | Measuring device having a switchable measuring and operating electronics for delivering a measurement signal | |
| KR20100123687A (en) | Two-terminal linear sensor | |
| JP4799286B2 (en) | Sensing device | |
| CN102227756A (en) | Remotely configurable analog/digital input circuit and related apparatus and method | |
| JP2018042403A (en) | Motor control device | |
| JP6747765B2 (en) | Semiconductor device | |
| JP6476050B2 (en) | Temperature detection function diagnostic device | |
| US7512727B2 (en) | Redundant control system having a peripheral unit for an automation device | |
| KR20060121970A (en) | Power-supply apparatus | |
| US9429629B1 (en) | Electronic loads | |
| JP2001156639A (en) | Digital/analog converter | |
| KR101589018B1 (en) | Terminal block | |
| JP5757833B2 (en) | Switch circuit | |
| JP4461817B2 (en) | Semiconductor integrated circuit device | |
| JP2009025055A (en) | Output converting circuit for current transformer | |
| SA516370631B1 (en) | Current Loop Input Protection | |
| JP2015177223A (en) | operation switch detection system | |
| US20200309821A1 (en) | Assembly With at Least Two Redundant Analog Input Units for a Measurement Current | |
| US11378598B2 (en) | Semiconductor integrated circuit device and current detection circuit | |
| WO2020179250A1 (en) | Semiconductor integrated circuit | |
| JP5821817B2 (en) | Current detection circuit and power supply control device | |
| JP6757752B2 (en) | Magnetic sensor device, current sensor device, and system | |
| JP4876254B2 (en) | Circuit equipment | |
| JP4976882B2 (en) | Sensor threshold circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20160818 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170412 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170530 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170731 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180213 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20180320 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20180521 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20180828 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181128 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20181205 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20181221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200518 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200806 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6747765 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |