JP6744943B2 - Solid-state imaging device and camera - Google Patents
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Description
本発明は、固体撮像装置およびカメラに関する。 The present invention relates to a solid-state image pickup device and a camera.
特許文献１は、固体撮像素子に関するものであり、同文献には、光電変換領域間での信号電荷の分離を確実に実現するための製造方法が記載されている。該製造方法では、半導体基板内に不純物を導入することにより第１の画素分離領域を形成し、半導体基板表面に第１のエピタキシャル成長層を形成し、第１のエピタキシャル成長層を貫通し第１の画素分離領域に当接するように第２の画素分離領域を形成する。 Patent Document 1 relates to a solid-state imaging device, and the document describes a manufacturing method for surely realizing separation of signal charges between photoelectric conversion regions. In the manufacturing method, a first pixel isolation region is formed by introducing an impurity into a semiconductor substrate, a first epitaxial growth layer is formed on a surface of the semiconductor substrate, and a first pixel is penetrated through the first epitaxial growth layer. A second pixel separation region is formed so as to abut the separation region.
特許文献２は、固体撮像素子に関するものであり、同文献には、単位画素を微細化しても混色することなく、また、アキュミュレーション層での暗電流の発生を抑える固体撮像素子の製造方法が記載されている。該製造方法では、ｎ型半導体の上にシリコン酸化膜を介して配置されたｎ型半導体層にフォトダイオードを形成し、該フォトダイオードを囲むようにｐ型の画素分離領域を形成し、また、表面側ｐ＋アキュミュレーション層を形成する。該製造方法では、その後、ｎ型半導体層に対してその裏面側からイオンを注入することによって裏面側ｐ＋アキュミュレーション層を形成する。 Patent Document 2 relates to a solid-state image sensor, and in the same document, a method for manufacturing a solid-state image sensor which does not cause color mixing even when a unit pixel is miniaturized and which suppresses generation of dark current in an accumulation layer. Is listed. In the manufacturing method, a photodiode is formed on an n-type semiconductor layer arranged on an n-type semiconductor via a silicon oxide film, a p-type pixel isolation region is formed so as to surround the photodiode, and Form the front side p+ accumulation layer. In the manufacturing method, thereafter, ions are implanted into the n-type semiconductor layer from the back surface side to form the back surface side p+ accumulation layer.
半導体層に形成される電荷蓄積領域を相互に分離するための分離領域を該半導体層の２つの面のうち１つの面（以下、イオン注入面）を通したイオン注入のみで形成する場合、イオン注入面から遠ざかるほど分離領域の幅が広くなりうる。これは、イオン注入面から遠い領域（即ち深い領域）にイオンを注入するためには、高い注入エネルギーが必要となり、これにより、イオンが注入される領域が広がるためである。イオン注入面から遠ざかるほど分離領域の幅が広くなる現象は、電荷蓄積領域あるいは画素の高密度化を妨げる。 When the isolation region for isolating the charge storage regions formed in the semiconductor layer from each other is formed by only ion implantation through one of the two faces of the semiconductor layer (hereinafter, ion implantation face), The width of the separation region may increase as the distance from the injection surface increases. This is because a high implantation energy is required to implant ions into a region far from the ion implantation surface (that is, a deep region), and the region into which the ions are implanted is expanded. The phenomenon that the width of the separation region becomes wider as the distance from the ion-implanted surface increases, which hinders high density of the charge storage region or pixels.
本発明は、上記の課題認識を契機としてなされたものであり、電荷蓄積領域あるいは画素の高密度化に有利な製造方法および該製造方法による製造に有利な構造を有する固体撮像装置を提供することを目的とする。 The present invention has been made in light of the above problem recognition, and provides a manufacturing method advantageous for increasing the density of charge storage regions or pixels and a solid-state imaging device having a structure advantageous for manufacturing by the manufacturing method. With the goal.
本発明の１つの側面は、第１面および第２面を有する半導体層を含む固体撮像装置に係り、前記固体撮像装置は、前記第１面と前記第２面との間に配置され、電荷を蓄積する複数の電荷蓄積領域を各々が含む複数の電荷蓄積領域ペアと、１つのマイクロレンズが前記複数の電荷蓄積領域ペアのうちの１つの電荷蓄積領域ペアに割り当てられるように前記第２面の側に配置された複数のマイクロレンズと、前記１つの電荷蓄積領域ペアの前記複数の電荷蓄積領域の間に配置され、前記第１面と前記第２面とを結ぶ方向に沿って延びた第１分離領域を含む、第１分離部と、前記複数の電荷蓄積領域ペアの間に配置され、前記第１面と前記第２面とを結ぶ方向に沿って延びた第２分離領域を含む、第２分離部と、を含み、前記第１分離領域の幅は、前記第１面の側が前記第２面の側より小さく、前記第２分離領域の幅は、前記第１面の側が前記第２面の側より小さく、前記第１分離部による電荷に対するポテンシャルバリアは、前記第２分離部による電荷に対するポテンシャルバリアより小さい。 One aspect of the present invention relates to a solid-state imaging device including a semiconductor layer having a first surface and a second surface, the solid-state imaging device being disposed between the first surface and the second surface. A plurality of charge storage region pairs each of which includes a plurality of charge storage regions, and one microlens is assigned to one charge storage region pair of the plurality of charge storage region pairs. Is arranged between the plurality of microlenses arranged on the side of and the plurality of charge storage regions of the one charge storage region pair, and extends along the direction connecting the first surface and the second surface. A first isolation region including a first isolation region and a second isolation region disposed between the plurality of charge storage region pairs and extending along a direction connecting the first surface and the second surface. And a second separation portion, the width of the first separation region is smaller on the side of the first surface than on the side of the second surface, and the width of the second separation region is on the side of the first surface. rather smaller than the side of the second surface, the potential barrier to charge by the first separation unit, a potential barrier smaller to the charge by the second separation unit.
本発明によれば、電荷蓄積領域あるいは画素の高密度化に有利な製造方法および該製造方法による製造に有利な構造を有する固体撮像装置が提供される。 According to the present invention, there is provided a solid-state imaging device having a manufacturing method advantageous for increasing the density of charge storage regions or pixels and a structure advantageous for manufacturing by the manufacturing method.
以下、添付図面を参照しながら本発明の実施形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
図１は、本発明の第１実施形態の固体撮像装置１００の構成を模式的に示す断面図である。図２は、本発明の第１実施形態の固体撮像装置１００の構成を模式的に示す平面図である。図１は、図２のＸ−Ｘ’線に沿った断面図である。 FIG. 1 is a sectional view schematically showing the configuration of a solid-state imaging device 100 according to the first embodiment of the present invention. FIG. 2 is a plan view schematically showing the configuration of the solid-state imaging device 100 according to the first embodiment of the present invention. FIG. 1 is a sectional view taken along line X-X′ of FIG.
固体撮像装置１００は、第１面Ｆ１および第２面Ｆ２を有する半導体層１０１と、半導体層１０１の中に配置された複数の電荷蓄積領域１０３と、半導体層１０１の中に配置された分離部１２０、１３０とを備える。分離部１２０、１３０は、複数の電荷蓄積領域１０３を相互に分離するように半導体層１０１の中に配置されている。分離部１２０、１３０は、イオン注入によって形成された不純物半導体領域であり、ポテンシャルバリアを形成する。 The solid-state imaging device 100 includes a semiconductor layer 101 having a first surface F1 and a second surface F2, a plurality of charge storage regions 103 arranged in the semiconductor layer 101, and a separation unit arranged in the semiconductor layer 101. And 120 and 130. The isolation parts 120 and 130 are arranged in the semiconductor layer 101 so as to isolate the plurality of charge storage regions 103 from each other. The isolation portions 120 and 130 are impurity semiconductor regions formed by ion implantation and form potential barriers.
固体撮像装置１００は、複数のマイクロレンズ１７１を備えている。ここで、２つの電荷蓄積領域１０３からなる電荷蓄積領域ペアに対して１つのマイクロレンズ１７１が割り当てられるように、複数のマイクロレンズ１７１が配列されている。固体撮像装置１００は、電荷蓄積領域ペアを構成する２つの電荷蓄積領域１０３にそれぞれ蓄積された電荷に応じた信号を個別に読み出すことができるように構成されている。このような構成は、位相差検出法による焦点検出に利用されうる。固体撮像装置１００はまた、電荷蓄積領域ペアを構成する２つの電荷蓄積領域１０３にそれぞれ蓄積された電荷の総和に応じた信号を個別に読み出すことができるように構成されうる。電荷蓄積領域ペアを構成する２つの電荷蓄積領域１０３にそれぞれ蓄積された電荷の総和に応じた信号は、１つの画素の信号に相当する。 The solid-state imaging device 100 includes a plurality of microlenses 171. Here, a plurality of microlenses 171 are arranged so that one microlens 171 is assigned to a charge accumulation region pair formed of two charge accumulation regions 103. The solid-state imaging device 100 is configured to be able to individually read out signals corresponding to the charges accumulated in each of the two charge accumulation regions 103 forming the charge accumulation region pair. Such a configuration can be used for focus detection by the phase difference detection method. The solid-state imaging device 100 can also be configured to be able to individually read out a signal according to the sum of the charges accumulated in each of the two charge accumulation regions 103 forming the charge accumulation region pair. The signal corresponding to the total sum of the charges accumulated in the two charge accumulation regions 103 forming the charge accumulation region pair corresponds to the signal of one pixel.
分離部１２０は、電荷蓄積領域ペアと他の電荷蓄積領域ペアとの間に配置されていて、ポテンシャルバリアを形成するペア間分離部である。分離部１３０は、電荷蓄積領域ペアを構成する２つの電荷蓄積領域１０３の間に配置されていて、ポテンシャルバリアを形成するペア内分離部である。ペア内分離部１３０によって形成されるポテンシャルバリアは、ペア間分離部１２０によって形成されるポテンシャルバリアより小さい。このような構成は、１つの電荷蓄積領域ペア（画素）を構成する２つの電荷蓄積領域１０３の一方から溢れた電荷が他方に移動することを許容する一方で、電荷蓄積領域ペアから他の電荷蓄積領域ペアへの電荷の移動を妨げるために有利である。これは、ダイナミックレンジを拡大しつつ混色を低減することに寄与する。 The separation unit 120 is a pair separation unit that is disposed between the charge storage region pair and another charge storage region pair and forms a potential barrier. The separation unit 130 is an intra-pair separation unit that is disposed between the two charge storage regions 103 that form the charge storage region pair and that forms a potential barrier. The potential barrier formed by the intra-pair separation unit 130 is smaller than the potential barrier formed by the inter-pair separation unit 120. Such a structure allows the charges overflowing from one of the two charge storage regions 103 forming one charge storage region pair (pixel) to move to the other, while the charges overflowing from the charge storage region pair to the other charge. It is advantageous to prevent the transfer of charges to the storage region pair. This contributes to reducing the color mixture while expanding the dynamic range.
ペア内分離部１３０によって形成されるポテンシャルバリアをペア間分離部１２０によって形成されるポテンシャルバリアより小さくする方法としては、例えば、次の第１〜第３の方法を挙げることができる。第１〜第３の方法は、それらの２つ以上を組み合わせて用いられてもよい。 Examples of the method of making the potential barrier formed by the intra-pair separation section 130 smaller than the potential barrier formed by the inter-pair separation section 120 include the following first to third methods. The first to third methods may be used in combination of two or more thereof.
第１の方法では、ペア内分離部１３０を第１段数の不純物半導体領域で構成し、ペア間分離部１２０は、第２段数の不純物半導体領域で構成し、第１段数を第２段数より少なくする。 In the first method, the in-pair separation section 130 is configured by a first stage number of impurity semiconductor regions, and the inter-pair separation section 120 is configured by a second stage number of impurity semiconductor regions, and the first stage number is smaller than the second stage number. To do.
第２の方法では、ペア内分離部１３０の不純物濃度をペア間分離部１２０の不純物濃度よりも低くする。 In the second method, the impurity concentration of the in-pair separation section 130 is set lower than that of the inter-pair separation section 120.
第３の方法では、第１面Ｆ１に沿った方向におけるペア内分離部１３０の幅を第１面Ｆ１に沿った方向におけるペア間分離部１２０の幅よりも小さくする。 In the third method, the width of the in-pair separation portion 130 in the direction along the first surface F1 is made smaller than the width of the pair separation portion 120 in the direction along the first surface F1.
ペア間分離部１２０は、第１分離領域１２１および第２分離領域１２２を有しうる。第１分離領域１２１は、第１面Ｆ１を通して半導体層１０１にイオンを注入することによって形成されうる。第２分離領域１２２は、第２面Ｆ２を通して半導体層１０１にイオンを注入することによって形成されうる。 The pair separation unit 120 may have a first separation region 121 and a second separation region 122. The first isolation region 121 may be formed by implanting ions into the semiconductor layer 101 through the first surface F1. The second isolation region 122 may be formed by implanting ions into the semiconductor layer 101 through the second surface F2.
ペア内分離部１３０は、第１分離領域１３１および第２分離領域１３２を有しうる。第１分離領域１３１は、第１面Ｆ１を通して半導体層１０１にイオンを注入することによって形成されうる。第２分離領域１３２は、第２面Ｆ２を通して半導体層１０１にイオンを注入することによって形成されうる。第１分離領域１３１と第２分離領域１３２とは、例えば、互いに接触していない。ペア内分離部１３０を、第２段数より少ない第１段数の不純物半導体領域で構成することにより、第１分離領域１３１と第２分離領域１３２とが互いに接触しないようにしてもよい。 The in-pair separation unit 130 may include a first separation region 131 and a second separation region 132. The first isolation region 131 may be formed by implanting ions into the semiconductor layer 101 through the first surface F1. The second isolation region 132 may be formed by implanting ions into the semiconductor layer 101 through the second surface F2. The first separation region 131 and the second separation region 132 are not in contact with each other, for example. The in-pair isolation part 130 may be configured by the impurity semiconductor regions having the first step number smaller than the second step number so that the first isolation region 131 and the second isolation region 132 do not contact each other.
固体撮像装置１００は、第１面Ｆ１と電荷蓄積領域１０３との間に配置された表面ピニング層１０５を備えうる。固体撮像装置１００はまた、第２面Ｆ２に隣接するように配置された裏面ピニング層１０７を備えうる。ここで、分離部１２０、１３０、表面ピニング層１０５および裏面ピニング層１０７は、第１導電型の不純物半導体領域で構成される。半導体層１０１および電荷蓄積領域１０３は、第１導電型とは異なる第２導電型の不純物半導体領域で構成されうる。第１導電型がｐ型であれば第２導電型はｎ型であり、第１導電型がｎ型であれば第２導電型はｐ型である。 The solid-state imaging device 100 may include a surface pinning layer 105 disposed between the first surface F1 and the charge storage region 103. The solid-state imaging device 100 may also include a back surface pinning layer 107 arranged to be adjacent to the second surface F2. Here, the isolation portions 120 and 130, the front surface pinning layer 105, and the rear surface pinning layer 107 are formed of the first conductivity type impurity semiconductor region. The semiconductor layer 101 and the charge storage region 103 may be formed of a second conductivity type impurity semiconductor region different from the first conductivity type. If the first conductivity type is p-type, the second conductivity type is n-type, and if the first conductivity type is n-type, the second conductivity type is p-type.
固体撮像装置１００は、半導体層１０１の中にフローティングディフュージョン１０６を備えうる。フローティングディフュージョン１０６は、第２導電型の不純物半導体領域で構成されうる。電荷蓄積領域１０３に蓄積された電荷は、転送ゲート１４１によって半導体層１０１に形成されるチャネルを通して、フローティングディフュージョン１０６に転送されうる。固体撮像装置１００は、その他、フローティングディフュージョン１０６の電位をリセットするリセットトランジスタ、フローティングディフュージョン１０６に転送された電荷に応じた信号を垂直信号線に出力する増幅トランジスタを備えうる。 The solid-state imaging device 100 may include the floating diffusion 106 in the semiconductor layer 101. The floating diffusion 106 may be composed of a second conductivity type impurity semiconductor region. The charges stored in the charge storage region 103 can be transferred to the floating diffusion 106 through the channel formed in the semiconductor layer 101 by the transfer gate 141. The solid-state imaging device 100 may further include a reset transistor that resets the potential of the floating diffusion 106, and an amplification transistor that outputs a signal corresponding to the charges transferred to the floating diffusion 106 to a vertical signal line.
固体撮像装置１００は、第１面Ｆ１の側に多層配線構造１４０を備えうる。多層配線構造１４０は、転送ゲート１４１などのゲート電極、配線パターン１４３、絶縁膜１４５、コンタクトプラグ（不図示）およびビアプラグ（不図示）などを含みうる。固体撮像装置１００はまた、第２面Ｆ２の側に、例えば、反射防止膜１６１、遮光膜１６３、絶縁膜１６５およびカラーフィルタ層１６７を備えうる。多層配線構造１４０が半導体層１０１の一方の側（第１面の側）に配置され、マイクロレンズ１７１が半導体層１０１の他方の側（第２面の側）に配置された固体撮像装置は、裏面照射型と呼ばれうる。ただし、本発明は、裏面照射型には限定されない。 The solid-state imaging device 100 may include the multilayer wiring structure 140 on the first surface F1 side. The multilayer wiring structure 140 may include a gate electrode such as the transfer gate 141, a wiring pattern 143, an insulating film 145, a contact plug (not shown), a via plug (not shown), and the like. The solid-state imaging device 100 can also include, for example, an antireflection film 161, a light shielding film 163, an insulating film 165, and a color filter layer 167 on the second surface F2 side. A solid-state imaging device in which the multilayer wiring structure 140 is arranged on one side (first surface side) of the semiconductor layer 101 and the microlens 171 is arranged on the other side (second surface side) of the semiconductor layer 101 is It can be called back-illuminated. However, the present invention is not limited to the backside illumination type.
固体撮像装置１００は、多層配線構造１４０の側に支持基板１５１を備えうる。支持基板１５１は、多層配線構造１４０および半導体層１０１などを支持する。 The solid-state imaging device 100 may include a support substrate 151 on the multilayer wiring structure 140 side. The support substrate 151 supports the multilayer wiring structure 140, the semiconductor layer 101, and the like.
以下、図３−図６、図１を参照しながら第１実施形態の固体撮像装置１００の製造方法を説明する。まず、図３（ａ）に示す工程において、シリコン基板などの半導体基板１０１’を準備し、半導体基板１０１’にウエル、及びＳＴＩ（Shallow Trench Isolation）などの素子分離を形成し、更に、第１分離領域１２１、１３１を形成する。ここで、半導体基板１０１’は、後に半導体層１０１となる。第１分離領域１２１、１３１は、半導体基板１０１’の第１面Ｆ１を通して半導体基板１０１’に少なくとも１回（典型的には複数回）のイオン注入工程を実施することによって形成されうる。第１分離領域１２１、１３１は、前述のとおり、第１導電型の不純物領域で構成されうる。第１導電型がｐ型である場合、一例を挙げると、ボロンを１．５ＭｅＶ、１ＭｅＶ、６００ｋｅＶ、３００ｋｅＶ、１００ｋｅＶ、５０ｋｅＶで半導体基板１０１’に注入することによって第１分離領域１２１、１３１を形成することができる。いくつかの実施例では、複数回のイオン注入工程のうち一部のイオン注入において、ペア間分離部１２０とペア内分離部１３０のうち、ペア間分離部１２０にのみイオンが注入されうる。 Hereinafter, a method for manufacturing the solid-state imaging device 100 according to the first embodiment will be described with reference to FIGS. 3 to 6 and 1. First, in a step shown in FIG. 3A, a semiconductor substrate 101 ′ such as a silicon substrate is prepared, wells and element isolations such as STI (Shallow Trench Isolation) are formed in the semiconductor substrate 101 ′, and further, the first The isolation regions 121 and 131 are formed. Here, the semiconductor substrate 101' will later become the semiconductor layer 101. The first isolation regions 121 and 131 may be formed by performing the ion implantation process on the semiconductor substrate 101' at least once (typically a plurality of times) through the first surface F1 of the semiconductor substrate 101'. The first isolation regions 121 and 131 may be formed of the first conductivity type impurity regions as described above. When the first conductivity type is p-type, for example, boron is injected into the semiconductor substrate 101′ at 1.5 MeV, 1 MeV, 600 keV, 300 keV, 100 keV, and 50 keV to form the first isolation regions 121 and 131. can do. In some embodiments, ions may be implanted only in the inter-pair separation part 120 of the inter-pair separation part 120 and the intra-pair separation part 130 in a part of the ion implantation of a plurality of ion implantation processes.
図３（ｂ）に示す工程では、半導体基板１０１’に電荷蓄積領域１０３、表面ピニング層１０５、フローティングディフュージョン１０６、転送ゲート１４１などのゲート電極、トランジスタの拡散領域を形成する。なお、転送ゲート１４１などのゲート電極は、ゲート絶縁膜を介して第１面Ｆ１の上に形成される。前述のとおり、電荷蓄積領域１０３およびフローティングディフュージョン１０６は、第２導電型の不純物領域であり、表面ピニング層１０５は、第１導電型の不純物領域である。第１導電型がｐ型である場合、一例を挙げると、ボロンを１０ｋｅＶで半導体基板１０１’に注入することによって表面ピニング層１０５を形成することができる。 In the step shown in FIG. 3B, the charge storage region 103, the surface pinning layer 105, the floating diffusion 106, the gate electrode such as the transfer gate 141, and the diffusion region of the transistor are formed in the semiconductor substrate 101'. The gate electrodes such as the transfer gate 141 are formed on the first surface F1 via the gate insulating film. As described above, the charge storage region 103 and the floating diffusion 106 are second conductivity type impurity regions, and the surface pinning layer 105 is the first conductivity type impurity region. When the first conductivity type is p-type, for example, the surface pinning layer 105 can be formed by implanting boron at 10 keV into the semiconductor substrate 101'.
第１分離領域１２１、１３１などの不純物半導体領域を形成するためのイオン注入工程の実施の後に、イオン注入によって生じた結晶欠陥を修復するための第１アニール工程が実施されうる。第１アニール工程は、例えば、電気炉を用いたＦＡ法（Furnace Annealing）、又は、ＲＴＰ法（Rapid Thermal Annealing）によってなされうる。 After performing the ion implantation process for forming the impurity semiconductor regions such as the first isolation regions 121 and 131, a first annealing process for repairing crystal defects caused by the ion implantation may be performed. The first annealing step can be performed by, for example, an FA method (Furnace Annealing) using an electric furnace or an RTP method (Rapid Thermal Annealing).
図４（ａ）に示す工程では、半導体基板１０１の第１面Ｆ１の上に多層配線構造１４０を形成する。 In the step shown in FIG. 4A, the multilayer wiring structure 140 is formed on the first surface F1 of the semiconductor substrate 101.
図４（ｂ）に示す工程は、任意的な工程であり、この工程では、多層配線構造１４０に対して支持基板１５１を結合する。多層配線構造１４０の表面は、典型的には、平坦化された絶縁膜が露出している。支持基板１５１は、例えば、シリコン基板またはガラス基板などの基板で構成され、典型的には、平坦化された表面を有する。多層配線構造１４０への支持基板１５１の結合は、例えば、真空中または不活性ガス雰囲気中で実施されうる。この結合工程の前に、多層配線構造１４０の表面および支持基板１５１の表面に対してプラズマ照射を実施することにより結合強度を高めることができる。あるいは、この結合工程の前に、多層配線構造１４０の表面および支持基板１５１の表面を薬液によって処理することによって活性化させてもよい。 The step shown in FIG. 4B is an optional step, in which the support substrate 151 is bonded to the multilayer wiring structure 140. A planarized insulating film is typically exposed on the surface of the multilayer wiring structure 140. The support substrate 151 is formed of a substrate such as a silicon substrate or a glass substrate, and typically has a flattened surface. Bonding of the support substrate 151 to the multilayer wiring structure 140 can be performed, for example, in a vacuum or in an inert gas atmosphere. Before this bonding step, the bonding strength can be increased by performing plasma irradiation on the surface of the multilayer wiring structure 140 and the surface of the supporting substrate 151. Alternatively, before the bonding step, the surfaces of the multilayer wiring structure 140 and the supporting substrate 151 may be activated by treating them with a chemical solution.
以上の結合工程は、多層配線構造１４０の表面と支持基板１５１の表面とを直接結合させるものであるが、この結合は、接着剤を用いてなされてもよい。接着剤としては、例えば、ベンゾシクロブテンを挙げることができ、ベンゾシクロブテンを使用する場合、２５０℃程度で結合を行うことができる。 Although the bonding step described above is to directly bond the surface of the multilayer wiring structure 140 and the surface of the support substrate 151, this bonding may be performed using an adhesive. Examples of the adhesive include benzocyclobutene, and when benzocyclobutene is used, bonding can be performed at about 250°C.
図５（ａ）に示す工程では、半導体基板１０１’の第２面Ｆ２’側を処理することによって半導体基板１０１’を薄化して、処理された第２面Ｆ２を有する半導体層１０１を形成する。薄化は、例えば、研削、研磨、ＣＭＰ(Chemical Mechanical Polishing)またはエッチングによって実施されうる。半導体層１０１がシリコン層である場合、半導体層１０１の厚さは、例えば、２〜１０μｍの範囲内であることが好ましい。この場合、可視光およびその近傍を含む波長帯域である４００〜７００ｎｍの波長帯域の光は、その８０パーセント以上が半導体層１０１で吸収される。 In the step shown in FIG. 5A, the semiconductor substrate 101′ is thinned by processing the second surface F2′ side of the semiconductor substrate 101′ to form the semiconductor layer 101 having the processed second surface F2. .. The thinning can be performed by, for example, grinding, polishing, CMP (Chemical Mechanical Polishing) or etching. When the semiconductor layer 101 is a silicon layer, the thickness of the semiconductor layer 101 is preferably in the range of 2 to 10 μm, for example. In this case, 80% or more of light in the wavelength band of 400 to 700 nm which is a wavelength band including visible light and its vicinity is absorbed by the semiconductor layer 101.
図５（ｂ）に示す工程では、第２分離領域１２２、１３２を形成する。第２分離領域１２２、１３２は、半導体基板１０１の第２面Ｆ２を通して半導体層１０１に少なくとも１回（典型的には複数回）のイオン注入工程を実施することによって形成されうる。第２分離領域１２２、１３２は、前述のとおり、第１導電型の不純物領域で構成されうる。第１導電型がｐ型である場合、一例を挙げると、ボロンを６００ｋｅＶ、３００ｋｅＶ、１００ｋｅＶ、５０ｋｅＶで半導体層１０１に注入することによって第２分離領域１２２、１３２を形成することができる。これにより、第１分離領域１２１および第２分離領域１２２からなるペア間分離部１２０、および、第１分離領域１３１および第２分離領域１３２からなるペア内分離部１３０を形成することができる。いくつかの実施例では、複数回のイオン注入工程のうち一部のイオン注入において、ペア間分離部１２０とペア内分離部１３０のうち、ペア間分離部１２０にのみイオンが注入されうる。 In the step shown in FIG. 5B, the second isolation regions 122 and 132 are formed. The second isolation regions 122 and 132 may be formed by performing the ion implantation process on the semiconductor layer 101 at least once (typically a plurality of times) through the second surface F2 of the semiconductor substrate 101. The second isolation regions 122 and 132 may be formed of the first conductivity type impurity regions as described above. When the first conductivity type is p-type, for example, the second isolation regions 122 and 132 can be formed by implanting boron into the semiconductor layer 101 at 600 keV, 300 keV, 100 keV, and 50 keV. As a result, it is possible to form the inter-pair separation section 120 including the first separation area 121 and the second separation area 122 and the intra-pair separation section 130 including the first separation area 131 and the second separation area 132. In some embodiments, ions may be implanted only in the inter-pair separation part 120 of the inter-pair separation part 120 and the intra-pair separation part 130 in a part of the ion implantation of a plurality of ion implantation processes.
ここで、第２分離領域１２２を形成するためのイオン注入の回数は、第１分離領域１２１を形成するためのイオン注入の回数よりも少ないことが好ましい。あるいは、第２分離領域１２２の深さ方向の寸法は、第１分離領域１２１の深さ方向の寸法よりも小さいことが好ましい。また、第２分離領域１３２を形成するためのイオン注入の回数は、第１分離領域１３１を形成するためのイオン注入の回数よりも少ないことが好ましい。あるいは、第２分離領域１３２の深さ方向の寸法は、第１分離領域１３１の深さ方向の寸法よりも小さいことが好ましい。これは、第２分離領域１２２、１３２および以下の裏面ピニング層１０７を形成するためのイオン注入によって形成された結晶欠陥を回復するための第２アニール工程における加熱は、第２面Ｆ２の近傍に対して選択的に実施されることが好ましいからである。 Here, the number of times of ion implantation for forming the second isolation region 122 is preferably smaller than the number of times of ion implantation for forming the first isolation region 121. Alternatively, the dimension of the second isolation region 122 in the depth direction is preferably smaller than the dimension of the first isolation region 121 in the depth direction. Further, the number of times of ion implantation for forming the second isolation region 132 is preferably smaller than the number of times of ion implantation for forming the first isolation region 131. Alternatively, the dimension of the second isolation region 132 in the depth direction is preferably smaller than the dimension of the first isolation region 131 in the depth direction. This is because the heating in the second annealing step for recovering the crystal defects formed by the ion implantation for forming the second isolation regions 122 and 132 and the back surface pinning layer 107 below is performed in the vicinity of the second surface F2. This is because it is preferable to carry out selectively.
図６（ａ）に示す工程では、第２面Ｆ２の近傍にイオンを注入することによって裏面ピニング層１０７を形成する。第１導電型がｐ型である場合、一例を挙げると、ボロンを１０ｋｅＶで第２面Ｆ２を通して半導体層１０１に注入することによって裏面ピニング層１０７を形成することができる。その後、第２分離領域１２２、１３２および裏面ピニング層１０７を形成するためのイオン注入によって形成された結晶欠陥を回復するための第２アニール工程を実施する。第２アニール工程には、第１アニール工程とは異なる方法が用いられうる。ここで、第１面Ｆ１側には、多層配線構造１４０が既に形成されているので、配線パターン１４３が融点に達しないように、第２アニール工程における加熱は、第２面Ｆ２の近傍に対して選択的に実施される。 In the step shown in FIG. 6A, the back surface pinning layer 107 is formed by implanting ions in the vicinity of the second surface F2. When the first conductivity type is p-type, for example, the backside pinning layer 107 can be formed by injecting boron at 10 keV into the semiconductor layer 101 through the second surface F2. After that, a second annealing step is performed to recover the crystal defects formed by the ion implantation for forming the second isolation regions 122 and 132 and the back surface pinning layer 107. A method different from the first annealing step may be used for the second annealing step. Here, since the multilayer wiring structure 140 is already formed on the first surface F1 side, heating in the second annealing step is performed in the vicinity of the second surface F2 so that the wiring pattern 143 does not reach the melting point. And selectively implemented.
第２アニール工程は、例えば、第２面Ｆ２に光を照射する方法で実施されうる。より具体的には、第２アニール工程は、例えば、レーザーアニール法またはフラッシュランプアニール法によって実施されうる。レーザーアニール法を適用した一例では、３０８ｎｍ（ＸｅＣｌ）エキシマレーザを用いて、レーザー光を、１００ｎｓｅｃ程度の時間、第２面Ｆ２に照射する。 The second annealing step can be performed by, for example, a method of irradiating the second surface F2 with light. More specifically, the second annealing step can be performed by, for example, a laser annealing method or a flash lamp annealing method. In an example in which the laser annealing method is applied, a 308 nm (XeCl) excimer laser is used to irradiate the second surface F2 with laser light for about 100 nsec.
第２アニール工程は、後述の反射防止膜１６１の形成後であって遮光膜１６３の形成前に実施されてもよい。また、この場合、裏面ピニング層１０７を形成するためのイオン注入も、反射防止膜１６１の形成後（かつ、第２アニール工程の前）に実施してもよい。反射防止膜１６１の形成後に裏面ピニング層１０７を形成するためのイオン注入を実施する場合、反射防止膜１６１は、イオン注入の際のチャネリングを防止するバッファ層として機能しうる。 The second annealing step may be performed after forming the antireflection film 161 described below and before forming the light shielding film 163. In this case, the ion implantation for forming the back surface pinning layer 107 may also be performed after the antireflection film 161 is formed (and before the second annealing step). When the ion implantation for forming the back surface pinning layer 107 is performed after forming the antireflection film 161, the antireflection film 161 can function as a buffer layer that prevents channeling during the ion implantation.
図６（ｂ）に示す工程では、半導体層１０１の第２面Ｆ２の上に反射防止膜１６１を形成する。反射防止膜１６１は、例えば、シリコン酸化膜とシリコン窒化膜とで構成されうる。例えば、反射防止膜１６１は、５ｎｍ厚のシリコン酸化膜と５０ｎｍ厚のシリコン窒化膜との積層、又は、５ｎｍ厚のシリコン酸化膜と、５０ｎｍ厚のシリコン窒化膜と、５０ｎｍ厚のシリコン酸化膜との積層で構成されうる。なお、反射防止膜１６１は、これらの例に限定されず、反射防止機能を有するあらゆる構造が採用されうる。 In the step shown in FIG. 6B, the antireflection film 161 is formed on the second surface F2 of the semiconductor layer 101. The antireflection film 161 can be composed of, for example, a silicon oxide film and a silicon nitride film. For example, the antireflection film 161 is a stack of a 5 nm thick silicon oxide film and a 50 nm thick silicon nitride film, or a 5 nm thick silicon oxide film, a 50 nm thick silicon nitride film, and a 50 nm thick silicon oxide film. Can be laminated. The antireflection film 161 is not limited to these examples, and any structure having an antireflection function can be adopted.
図６（ｂ）に示す工程ではまた、反射防止膜１６１の上に遮光膜１６３を形成する。遮光膜１６３は、例えば、アルミニウムまたはタングステンで形成されうる。なお、遮光膜１６３は、任意的な構成要素である。 In the step shown in FIG. 6B, the light shielding film 163 is also formed on the antireflection film 161. The light blocking film 163 may be made of aluminum or tungsten, for example. The light shielding film 163 is an optional component.
次いで、図１を参照しながら説明する。図１に示す工程では、遮光膜１６３および反射防止膜１６１の上に絶縁膜（平坦化膜）１６５を形成し、絶縁膜１６５の上にカラーフィルタ層１６７を形成し、カラーフィルタ層１６７の上にマイクロレンズ１７１を形成する。 Next, a description will be given with reference to FIG. In the process shown in FIG. 1, an insulating film (flattening film) 165 is formed on the light shielding film 163 and the antireflection film 161, a color filter layer 167 is formed on the insulating film 165, and a color filter layer 167 is formed. Then, the microlens 171 is formed.
以下、図７−９を参照しながら本発明の第２実施形態の製造方法を説明する。第２実施形態は、薄化された半導体層１０１を得る方法が第１実施形態と異なる。第２実施形態として言及しない事項は、矛盾しない限り、第１実施形態に従いうる。 Hereinafter, the manufacturing method of the second embodiment of the present invention will be described with reference to FIGS. The second embodiment is different from the first embodiment in the method of obtaining the thinned semiconductor layer 101. Items that are not mentioned in the second embodiment can comply with the first embodiment as long as they are consistent.
まず、図７（ａ）に示す工程において、ＳＯＩ（Silicon On Insulator）基板を準備する。ＳＯＩ基板は、ハンドル基板２０３の上に埋め込み絶縁層２０１を有し、埋め込み絶縁層２０１の上に半導体層１０１を有する。また、図７（ａ）に示す工程では、半導体層１０１の第１面Ｆ１を通して半導体層１０１にイオンを注入することにより半導体層１０１中に裏面ピニング層１０７を形成する。裏面ピニング層１０７は、例えば、埋め込み絶縁層２０１に接するように形成されうる。なお、ＳＯＩ基板を製造する際に、半導体層１０１の中に裏面ピニング層１０７が形成されてもよい。図７（ａ）に示す工程ではまた、半導体層１０１にウエルおよびＳＴＩ（Shallow Trench Isolation）などの素子分離を形成し、更に、第１分離領域１２１、１３１を形成する。 First, in the step shown in FIG. 7A, an SOI (Silicon On Insulator) substrate is prepared. The SOI substrate has a buried insulating layer 201 on a handle substrate 203 and a semiconductor layer 101 on the buried insulating layer 201. Further, in the step shown in FIG. 7A, the back surface pinning layer 107 is formed in the semiconductor layer 101 by implanting ions into the semiconductor layer 101 through the first surface F1 of the semiconductor layer 101. The back surface pinning layer 107 can be formed so as to be in contact with the embedded insulating layer 201, for example. The backside pinning layer 107 may be formed in the semiconductor layer 101 when manufacturing the SOI substrate. In the step shown in FIG. 7A, well and element isolation such as STI (Shallow Trench Isolation) are formed in the semiconductor layer 101, and further the first isolation regions 121 and 131 are formed.
図７（ｂ）に示す工程では、半導体層１０１に電荷蓄積領域１０３、表面ピニング層１０５、フローティングディフュージョン１０６、転送ゲート１４１などのゲート電極、トランジスタの拡散領域などを形成する。 In the step shown in FIG. 7B, the charge accumulation region 103, the surface pinning layer 105, the floating diffusion 106, the gate electrode such as the transfer gate 141, the diffusion region of the transistor, and the like are formed in the semiconductor layer 101.
図８（ａ）に示す工程では、半導体基板１０１の第１面Ｆ１の上に多層配線構造１４０を形成する。図８（ｂ）に示す工程は、任意的な工程であり、この工程では、多層配線構造１４０に対して支持基板１５１を結合する。 In the step shown in FIG. 8A, the multilayer wiring structure 140 is formed on the first surface F1 of the semiconductor substrate 101. The step shown in FIG. 8B is an optional step, in which the support substrate 151 is bonded to the multilayer wiring structure 140.
図９に示す工程では、ハンドル基板２０３および埋め込み絶縁層２０１を除去する（即ち、半導体層１０１が残るようにＳＯＩ基板を薄化する）。この工程は、第１実施形態における図５（ａ）に示す薄化工程に対応する。ハンドル基板２０３および埋め込み絶縁層２０１の除去は、例えば、埋め込み絶縁層２０１をエッチングストップ層として利用してハンドル基板２０３をエッチングし、その後、埋め込み絶縁層２０１をエッチングすることによって実施することができる。ここで、埋め込み絶縁層２０１を反射防止膜１６１として利用可能な構造としておけば、埋め込み絶縁層２０１の除去工程および反射防止膜１６１の形成工程を省略することができる。 In the step shown in FIG. 9, the handle substrate 203 and the embedded insulating layer 201 are removed (that is, the SOI substrate is thinned so that the semiconductor layer 101 remains). This step corresponds to the thinning step shown in FIG. 5A in the first embodiment. The removal of the handle substrate 203 and the embedded insulating layer 201 can be performed, for example, by etching the handle substrate 203 using the embedded insulating layer 201 as an etching stop layer, and then etching the embedded insulating layer 201. Here, if the embedded insulating layer 201 has a structure that can be used as the antireflection film 161, the step of removing the embedded insulating layer 201 and the step of forming the antireflection film 161 can be omitted.
以降の工程は、第１実施形態における図５（ｂ）、図６（ａ）、図６（ｂ）、図１に示す工程と同様である。 Subsequent steps are the same as the steps shown in FIG. 5B, FIG. 6A, FIG. 6B, and FIG. 1 in the first embodiment.
以下、図１０を参照しながら本発明の第３実施形態を説明する。第３実施形態として言及しない事項は、矛盾しない限り、第１または第２実施形態に従いうる。第１および第２実施形態では、２つの電荷蓄積領域１０３からなる電荷蓄積領域ペアに対して１つのマイクロレンズ１７１が割り当てられている。第３実施形態では、１つの電荷蓄積領域１０３に対して１つのマイクロレンズ１７１が割り当てられている。電荷蓄積領域１０３と電荷蓄積領域１０３との間には、分離部１２０が配置されていて、ポテンシャルバリアを形成する。分離部１２０は、第１分離領域１２１および第２分離領域１２２を有しうる。第１分離領域１２１は、第１面Ｆ１を通して半導体層１０１にイオンを注入することによって形成されうる。第２分離領域１２２は、第２面Ｆ２を通して半導体層１０１にイオンを注入することによって形成されうる。 The third embodiment of the present invention will be described below with reference to FIG. Items that are not mentioned as the third embodiment can follow the first or second embodiment as long as they do not conflict. In the first and second embodiments, one microlens 171 is assigned to a charge storage region pair formed of two charge storage regions 103. In the third embodiment, one microlens 171 is assigned to one charge storage region 103. The separation unit 120 is arranged between the charge storage regions 103 and 103 to form a potential barrier. The separation unit 120 may include a first separation region 121 and a second separation region 122. The first isolation region 121 may be formed by implanting ions into the semiconductor layer 101 through the first surface F1. The second isolation region 122 may be formed by implanting ions into the semiconductor layer 101 through the second surface F2.
第２分離領域１２２を形成するためのイオン注入の回数は、第１分離領域１２１を形成するためのイオン注入の回数よりも少ないことが好ましい。あるいは、第２分離領域１２２の深さ方向の寸法は、第１分離領域１２１の深さ方向の寸法よりも小さいことが好ましい。 The number of times of ion implantation for forming the second isolation region 122 is preferably smaller than the number of times of ion implantation for forming the first isolation region 121. Alternatively, the dimension of the second isolation region 122 in the depth direction is preferably smaller than the dimension of the first isolation region 121 in the depth direction.
第３実施形態の固体撮像装置およびその製造方法は、第１実施形態における分離部１３０の代わりに分離部１２０が配置され、１つの電荷蓄積領域１０３に対して１つのマイクロレンズ１７１が割り当てられる点を除いて第１実施形態と同様である。 In the solid-state imaging device and the manufacturing method thereof according to the third embodiment, the separation unit 120 is arranged instead of the separation unit 130 according to the first embodiment, and one microlens 171 is assigned to one charge storage region 103. It is the same as the first embodiment except.
以下、図１１を参照しながら本発明の第４実施形態を説明する。第４実施形態として言及しない事項は、矛盾しない限り、第１または第２実施形態に従いうる。 Hereinafter, the fourth embodiment of the present invention will be described with reference to FIG. Items that are not mentioned as the fourth embodiment can follow the first or second embodiment as long as they do not conflict.
第４実施形態では、２つの電荷蓄積領域１０３からなる電荷蓄積領域ペアに対して１つのマイクロレンズ１７１が割り当てられるように、複数のマイクロレンズ１７１が配列されている。第４実施形態では、第１分離部１２０は、接続面ＩＦで相互に接続された第１分離領域１２１および第２分離領域１２２を含む。第１分離領域１２１は、第１面Ｆ１と接続面ＩＦとの間に、接続面ＩＦに接触するように配置されている。第２分離領域１２２は、第２面Ｆ２と接続面ＩＦとの間に、接続面ＩＦに接触するように配置されている。ここで、第１分離領域１２１の接続面ＩＦの側の幅は、第１分離領域１２１の第１面Ｆ１の側の部分の幅よりも大きく、および／または、第２分離領域１２２の接続面ＩＦの側の幅は、第２分離領域１２２の第２面Ｆ２の側の部分の幅よりも大きい。これにより、リソグラフィー工程におけるアライメント誤差によって第１分離領域１２１と第２分離領域１２２とが離れる可能性を低減することができる。 In the fourth embodiment, a plurality of microlenses 171 are arranged so that one microlens 171 is assigned to a charge storage region pair composed of two charge storage regions 103. In the fourth embodiment, the first separation part 120 includes a first separation region 121 and a second separation region 122 which are connected to each other by a connection surface IF. The first separation region 121 is arranged between the first surface F1 and the connection surface IF so as to contact the connection surface IF. The second separation region 122 is arranged between the second surface F2 and the connection surface IF so as to contact the connection surface IF. Here, the width of the first isolation region 121 on the connection surface IF side is larger than the width of the portion of the first isolation region 121 on the first surface F1 side, and/or the connection surface of the second isolation region 122. The width on the IF side is larger than the width on the second surface F2 side of the second separation region 122. Accordingly, it is possible to reduce the possibility that the first separation region 121 and the second separation region 122 are separated from each other due to the alignment error in the lithography process.
上記のような第１分離領域１２１の構造は、第１面Ｆ１を通して半導体層１０１に複数回のイオン注入を実施することによって実現することができる。即ち、第１面Ｆ１から遠い位置（深い位置）にイオンを注入する場合には、高いイオン注入エネルギーが必要とされ、これによりイオンが注入される領域が横方向（第１面Ｆ１に平行な方向）に広がる。例えば、同じ開口を有するマスクを使って、エネルギーの異なる複数回のイオン注入が実施されうる。同様に、上記のような第２分離領域１２２の構造は、第２面Ｆ２を通して半導体層１０１に複数回のイオン注入を実施することによって実現することができる。 The structure of the first isolation region 121 as described above can be realized by performing ion implantation into the semiconductor layer 101 a plurality of times through the first surface F1. That is, when implanting ions at a position distant from the first surface F1 (deep position), high ion implantation energy is required, and the region into which the ions are implanted is laterally (parallel to the first surface F1). Direction). For example, a mask having the same opening can be used to perform multiple ion implantations with different energies. Similarly, the structure of the second isolation region 122 as described above can be realized by performing ion implantation into the semiconductor layer 101 multiple times through the second surface F2.
図１２には、本発明の第５実施形態が示されている。第５実施形態は、第４実施形態における分離部１３０の代わりに分離部１２０が配置され、１つの電荷蓄積領域１０３に対して１つのマイクロレンズ１７１が割り当てられる点を除いて第４実施形態と同様である。 FIG. 12 shows a fifth embodiment of the present invention. The fifth embodiment is the same as the fourth embodiment except that the separation unit 120 is arranged instead of the separation unit 130 in the fourth embodiment, and one microlens 171 is assigned to one charge storage region 103. It is the same.
以下、上記の各実施形態に係る固体撮像装置の応用例として、該固体撮像装置が組み込まれたカメラについて例示的に説明する。カメラの概念には、撮影を主目的とする装置のみならず、撮影機能を補助的に備える装置（例えば、パーソナルコンピュータ、携帯端末）も含まれる。カメラは、上記の実施形態として例示された本発明に係る固体撮像装置と、該固体撮像装置から出力される信号を処理する処理部とを含む。該処理部は、例えば、Ａ／Ｄ変換器、および、該Ａ／Ｄ変換器から出力されるデジタルデータを処理するプロセッサを含みうる。 Hereinafter, as an application example of the solid-state imaging device according to each of the above-described embodiments, a camera incorporating the solid-state imaging device will be exemplarily described. The concept of a camera includes not only a device whose main purpose is photographing, but also a device which additionally has a photographing function (for example, a personal computer or a mobile terminal). The camera includes the solid-state imaging device according to the present invention exemplified as the above embodiment, and a processing unit that processes a signal output from the solid-state imaging device. The processing unit may include, for example, an A/D converter and a processor that processes digital data output from the A/D converter.
Claims (14)
前記第１面と前記第２面との間に配置され、電荷を蓄積する複数の電荷蓄積領域を各々が含む複数の電荷蓄積領域ペアと、
１つのマイクロレンズが前記複数の電荷蓄積領域ペアのうちの１つの電荷蓄積領域ペアに割り当てられるように前記第２面の側に配置された複数のマイクロレンズと、
前記１つの電荷蓄積領域ペアの前記複数の電荷蓄積領域の間に配置され、前記第１面と前記第２面とを結ぶ方向に沿って延びた第１分離領域を含む、第１分離部と、
前記複数の電荷蓄積領域ペアの間に配置され、前記第１面と前記第２面とを結ぶ方向に沿って延びた第２分離領域を含む、第２分離部と、を含み、
前記第１分離領域の幅は、前記第１面の側が前記第２面の側より小さく、前記第２分離領域の幅は、前記第１面の側が前記第２面の側より小さく、
前記第１分離部による電荷に対するポテンシャルバリアは、前記第２分離部による電荷に対するポテンシャルバリアより小さい、
ことを特徴とする固体撮像装置。 A solid-state imaging device including a semiconductor layer having a first surface and a second surface,
A plurality of charge storage region pairs arranged between the first surface and the second surface, each pair including a plurality of charge storage regions for storing charges;
A plurality of microlenses arranged on the side of the second surface such that one microlens is assigned to one charge storage region pair of the plurality of charge storage region pairs;
A first separation part, which is disposed between the plurality of charge storage regions of the one charge storage region pair and includes a first separation region extending along a direction connecting the first surface and the second surface; ,
A second separation part that is disposed between the plurality of charge storage region pairs and that includes a second separation region that extends along a direction that connects the first surface and the second surface;
The width of the first isolation region is smaller than the side of the side of the first surface and the second surface, the width of the second isolation region side of the first surface is rather smaller than the side of the second face,
The potential barrier for charges by the first separation unit is smaller than the potential barrier for charges by the second separation unit.
A solid-state imaging device characterized by the above.
ことを特徴とする請求項１に記載の固体撮像装置。 The depth of the first isolation region from the first surface is equal to the depth of the second isolation region from the first surface,
The solid-state imaging device according to claim 1.
ことを特徴とする請求項１又は２に記載の固体撮像装置。 The depth of the first separation region from the first surface is smaller than the distance between the first surface and the second surface,
The solid-state imaging device according to claim 1 or 2, characterized in that.
ことを特徴とする請求項１乃至３のいずれか１項に記載の固体撮像装置。 Further comprising a transfer gate disposed on the side of the first surface for transferring charge,
The solid-state imaging device according to any one of claims 1 to 3, wherein
ことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。 The depth of the first isolation region from the first surface is greater than the depth of the plurality of charge storage regions from the first surface,
The solid-state imaging device according to any one of claims 1 to 4, wherein
ことを特徴とする請求項１乃至５のいずれか１項に記載の固体撮像装置。 The depth of the second isolation region from the first surface is greater than the depth of the plurality of charge storage regions from the first surface,
The solid-state imaging device according to any one of claims 1 to 5, wherein
前記第２面に平行な面に対する平面視において、前記第２分離領域と前記遮光膜とが重なっている、
ことを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。 Further comprising a light shielding film disposed on the second surface side,
In a plan view with respect to a plane parallel to the second surface, the second separation region and the light shielding film overlap each other,
The solid-state imaging device according to any one of claims 1 to 6, wherein
ことを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像装置。 The second separation portion further includes a separation region that is disposed between the second separation region and the second surface and has a width on the second surface side smaller than a width on the first surface side.
The solid-state imaging device according to any one of claims 1 to 7, wherein
ことを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像装置。 The first separation portion further includes a separation region that is disposed between the first separation region and the second surface and has a width on the second surface side smaller than a width on the first surface side.
9. The solid-state imaging device according to claim 1, wherein the solid-state imaging device is a solid-state imaging device.
ことを特徴とする請求項１乃至９のいずれか１項に記載の固体撮像装置。 The plurality of charge storage regions of the one charge storage region pair are in contact with the first separation unit disposed between the plurality of charge storage regions of the one charge storage region pair, and the second separation Is not in contact with the department ,
The solid-state imaging device according to any one of claims 1 to 9, wherein
ことを特徴とする請求項１乃至１０のいずれか１項に記載の固体撮像装置。 The solid-state imaging device according to any one of claims 1 to 10, wherein
ことを特徴とする請求項１乃至１０のいずれか１項に記載の固体撮像装置。 The solid-state imaging device according to any one of claims 1 to 10, wherein
ことを特徴とする請求項１乃至１０のいずれか１項に記載の固体撮像装置。 The solid-state imaging device according to any one of claims 1 to 10, wherein
前記固体撮像装置からの信号を処理する処理部と、を備え、
前記信号を用いて位相差検出法による焦点検出を行う、
ことを特徴とするカメラ。 A solid-state imaging device according to any one of claims 1 to 13 ,
A processing unit that processes a signal from the solid-state imaging device,
Focus detection by the phase difference detection method using the signal,
A camera characterized by that.
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