JP6743095B2 - Off-chip driver - Google Patents
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Description
本発明はオフチップドライバに関し、特にスルーレートを調整できるオフチップドライバに関する。 The present invention relates to an off-chip driver, and more particularly to an off-chip driver capable of adjusting a slew rate.
オフチップドライバ（Ｏｆｆ−Ｃｈｉｐ Ｄｒｉｖｅｒ，ＯＣＤ）は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ，ＤＲＡＭ）に用いられ、メモリのデータをホストコンピュータに伝送する。オフチップドライバのスルーレート（Ｓｌｅｗ Ｒａｔｅ，ＳＲ）と駆動力は、合同電子デバイス委員会（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ，ＪＥＤＥＣ）規格に規定されている。これらのパラメータは、製造工程、電圧及び温度の影響を受ける。 The off-chip driver (OCD) is used in a DRAM (Dynamic Random Access Memory, DRAM) and transmits data in the memory to a host computer. The slew rate (SR) and driving force of the off-chip driver are specified in the Joint Electronic Device Engineering Council (JEDEC) standard. These parameters are affected by manufacturing process, voltage and temperature.
一般的には、オフチップドライバのスルーレートは、オフチップドライバの出力ステージのゲート信号を制御して調整される。しかしながら、製造プロセスの変動によってオフチップドライバの実際の出力は、ドリフトが生じる。別の方式は、オフチップドライバの有効時間を制御することであるが、この方式は、有効時間調整回路を追加で設計し、且つ、製造プロセスの変動下で有効時間調整回路のタイミングを調整するのは困難であることを考慮する必要がある。 Generally, the slew rate of the off-chip driver is adjusted by controlling the gate signal of the output stage of the off-chip driver. However, variations in the manufacturing process cause the actual output of the off-chip driver to drift. Another method is to control the effective time of the off-chip driver, but this method additionally designs the effective time adjustment circuit and adjusts the timing of the effective time adjustment circuit under the fluctuation of the manufacturing process. It is necessary to consider that it is difficult.
さらに、電流時間変化率ｄＩ／ｄｔに基づき、信号品位（Ｓｉｇｎａｌ Ｉｎｔｅｇｒｉｔｙ，ＳＩ）について、ＪＥＤＥＣ規定を保持するだけでは、高速入出力回路（Ｉｎｐｕｔ／ｏｕｔｐｕｔ ｃｉｒｃｕｉｔ，ＩＯ ｃｉｒｃｕｉｔ）にとって不十分なものである。したがって、高速入出力回路は、精密なスルーレート調整回路をさらに設計する必要がある。 Furthermore, it is not sufficient for a high-speed input/output circuit (Input/output circuit, IO circuit) to hold the JEDEC standard for signal quality (Signal Integrity, SI) based on the current-time change rate dI/dt. .. Therefore, in the high speed input/output circuit, it is necessary to further design a precise slew rate adjusting circuit.
本発明は、スルーレート調整回路を用い、電力消費及びレイアウト面積を向上させる必要は無く、スルーレートを調整できるオフチップドライバを提供する。 The present invention provides an off-chip driver that uses a slew rate adjustment circuit and can adjust the slew rate without having to improve power consumption and layout area.
本発明は、メモリに適用されるオフチップドライバを提供し、オフチップドライバのスルーレートを調整するのに用いられる第一のドライバ回路を含む。第一のドライバ回路は、第一のプリドライバと、スイッチ列と、第一の出力ステージと、を含む。第一のプリドライバは、読取信号と、第一のプリドライバ制御信号と、を受信する。スイッチ列は、第一のプリドライバに結合され、読取信号に基づき、第一のプリドライバを結合して、電源電圧を分圧操作して、第一の出力ステージ制御信号を生成するように配置される。第一の出力ステージは、第一のプリドライバとスイッチ列に結合され、第一の出力ステージ制御信号に基づき、データ信号を生成する。 The present invention provides an off-chip driver applied to a memory and includes a first driver circuit used to adjust the slew rate of the off-chip driver. The first driver circuit includes a first pre-driver, a switch array, and a first output stage. The first pre-driver receives the read signal and the first pre-driver control signal. The switch string is coupled to the first pre-driver and is arranged to couple the first pre-driver to divide the power supply voltage to generate a first output stage control signal based on the read signal. To be done. The first output stage is coupled to the first pre-driver and the switch train and produces a data signal based on the first output stage control signal.
上述に基づき、本発明の幾つかの実施形態において、前記オフチップドライバは、第一のプリドライバとスイッチ列の分圧操作を適用して、スルーレートを調整し、電力消費及びレイアウト面積を向上しない。回路構造は、対称であることから、製造プロセスの変動下でスルーレートの制御を保持できる。 Based on the above, in some embodiments of the present invention, the off-chip driver applies the voltage dividing operation of the first pre-driver and the switch row to adjust the slew rate and improve the power consumption and the layout area. do not do. Since the circuit structure is symmetrical, the slew rate control can be maintained under the fluctuation of the manufacturing process.
本発明の上述した特徴と利点を更に明確化するために、以下に、実施形態を挙げて図面と共に詳細な内容を説明する。 In order to further clarify the above-mentioned features and advantages of the present invention, detailed contents will be described below with reference to the drawings by taking embodiments.
図１を参照すると、図１は、本発明の実施形態におけるオフチップドライバの模式図を図示する。オフチップドライバ１００は、第一のドライバ回路１１０と、複数の第二のドライバ回路１２０＿１〜１２０＿ｎと、を含む。第一のドライバ回路１１０は、オフチップドライバ１００のスルーレートを調整するのに用いられ、複数の第二のドライバ回路１２０＿１〜１２０＿ｎは、オフチップドライバ１００の駆動力を調整するのに用いられる。実施形態において、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ）規格に基づき、オフチップドライバ１００の最少駆動力は、２４０ｏｈｍである。本例の実施形態において、オフチップドライバ１００は、複数の第二のドライバ回路１２０＿１〜１２０＿ｎがオンする数に基づき、その駆動力は決まる。例を挙げると、複数の第二のドライバ回路１２０＿１〜１２０＿ｎがオンする数が少ない時は、その駆動力は、２４０ｏｈｍであってもよいが、複数の第二のドライバ回路１２０＿１〜１２０＿ｎがオンする数が多い時は、その駆動力は、１２０ｏｈｍであってもよい。本発明は、駆動力の範囲を制限しない。 Referring to FIG. 1, FIG. 1 illustrates a schematic diagram of an off-chip driver in an embodiment of the present invention. The off-chip driver 100 includes a first driver circuit 110 and a plurality of second driver circuits 120_1 to 120_n. The first driver circuit 110 is used to adjust the slew rate of the off-chip driver 100, and the plurality of second driver circuits 120_1 to 120_n are used to adjust the driving force of the off-chip driver 100. In the embodiment, the minimum driving force of the off-chip driver 100 is 240 ohm based on the JEDEC (Joint Electron Device Engineering Council) standard. In the embodiment of the present example, the driving force of the off-chip driver 100 is determined based on the number of the second driver circuits 120_1 to 120_n that are turned on. For example, when the number of the plurality of second driver circuits 120_1 to 120_n turned on is small, the driving force may be 240 ohm, but the plurality of second driver circuits 120_1 to 120_n turn on. When the number is large, the driving force may be 120 ohm. The present invention does not limit the range of driving force.
本例の実施形態において、複数の第二のドライバ回路１２０＿１〜１２０＿ｎは、相互に並列で、複数の第二のドライバ回路１２０＿１〜１２０＿ｎは、第一のドライバ回路１１０と相互に並列である。 In the embodiment of the present example, the plurality of second driver circuits 120_1 to 120_n are parallel to each other and the plurality of second driver circuits 120_1 to 120_n are parallel to the first driver circuit 110.
本例の実施形態において、第一のドライバ回路１１０は、読取信号ＤａｔａＰ／ＤａｔａＮと、第一のプリドライバ制御信号ＴｍＳＲｔ／ＴｍＳＲｃと、を受信して、データ信号ＤＱを生成する。第二のドライバ回路１２０＿１は、読取信号ＤａｔａＰ／ＤａｔａＮと、第二のプリドライバ制御信号ＺｑＮＥｎｔ＜１＞と、第二のプリドライバ制御信号ＺｑＮＥｎｃ＜１＞と、を受信して、データ信号ＤＱを生成する。第二のドライバ回路１２０＿ｎは、読取信号ＤａｔａＰ／ＤａｔａＮと、第二のプリドライバ制御信号ＺｑＮＥｎｔ＜ｎ＞と、第二のプリドライバ制御信号ＺｑＮＥｎｃ＜ｎ＞と、を受信して、データ信号ＤＱを生成する。第二のドライバ回路１２０＿１〜１２０＿ｎ−１（不図示）は、第二のドライバ回路１２０＿１と第二のドライバ回路１２０＿ｎに同じである。本発明のその他の実施形態において、第二のドライバ回路の数ｎは、実際の必要に基づいて設けてもよく、特別な制限は無い。 In the embodiment of the present example, the first driver circuit 110 receives the read signal DataP/DataN and the first pre-driver control signal TmSRt/TmSRc and generates the data signal DQ. The second driver circuit 120_1 receives the read signal DataP/DataN, the second pre-driver control signal ZqNEnt<1>, and the second pre-driver control signal ZqNEnc<1>, and outputs the data signal DQ. To generate. The second driver circuit 120_n receives the read signal DataP/DataN, the second pre-driver control signal ZqNEnt<n>, and the second pre-driver control signal ZqNEnc<n>, and outputs the data signal DQ. To generate. The second driver circuits 120_1 to 120_n-1 (not shown) are the same as the second driver circuit 120_1 and the second driver circuit 120_n. In other embodiments of the present invention, the number n of the second driver circuits may be provided according to actual needs, and there is no particular limitation.
図２と図３を同時に参照すると、図２は、本発明の実施形態における第一のドライバ回路のブロック図を図示する。図３は、本発明の実施形態における第一のドライバ回路の模式図を図示する。 Referring simultaneously to FIGS. 2 and 3, FIG. 2 illustrates a block diagram of a first driver circuit in an embodiment of the present invention. FIG. 3 illustrates a schematic diagram of a first driver circuit in an embodiment of the present invention.
図２を参照すると、本例の実施形態において、第一のドライバ回路１１０は、第一のプリドライバ２１０と、スイッチ列２２０と、第一の出力ステージ２３０と、を含む。本例の実施形態において、第一のプリドライバ２１０は、読取信号ＤａｔａＰ／ＤａｔａＮと、第一のプリドライバ制御信号ＴｍＳＲｔ／ＴｍＳＲｃと、を受信する。スイッチ列２２０は、第一のプリドライバ２１０に結合され、読取信号ＤａｔａＰ／ＤａｔａＮに基づき、第一のプリドライバ２１０を結合して、電源電圧ＶＤＤを分圧操作して、第一の出力ステージ制御信号ＤＰ１／ＤＮ１を生成するように配置される。第一の出力ステージ２３０は、第一のプリドライバ２１０とスイッチ列２２０に結合され、第一の出力ステージ２３０は、第一の出力ステージ制御信号ＤＰ１／ＤＮ１に基づき、データ信号ＤＱを生成する。 Referring to FIG. 2, in the example embodiment, the first driver circuit 110 includes a first pre-driver 210, a switch array 220, and a first output stage 230. In the embodiment of the present example, the first pre-driver 210 receives the read signal DataP/DataN and the first pre-driver control signal TmSRt/TmSRc. The switch string 220 is coupled to the first pre-driver 210, and based on the read signal DataP/DataN, the first pre-driver 210 is coupled to divide the power supply voltage VDD to control the first output stage. It is arranged to generate the signals DP1/DN1. The first output stage 230 is coupled to the first pre-driver 210 and the switch string 220, and the first output stage 230 generates the data signal DQ based on the first output stage control signal DP1/DN1.
図２と図３を同時に参照すると、注意すべきこととして、本例の実施形態において、図２は、図３の第一の出力ステージ２３０及びそれに結合される第一のプリドライバ２１０＿１、スイッチ列２２０＿１を表してもよく、第一の出力ステージ２３０及びそれに結合される第一のプリドライバ２１０＿２、スイッチ列２２０＿２を表してもよい。図２は、図３の第一の出力ステージ２３０及びそれに結合される第一のプリドライバ２１０＿１、スイッチ列２２０＿１を表す時、第一のプリドライバ２１０は、読取信号ＤａｔａＰと、第一のプリドライバ制御信号ＴｍＳＲｔと、を受信し、スイッチ列２２０は、読取信号ＤａｔａＰに基づき、第一のプリドライバ２１０を結合して、電源電圧ＶＤＤを分圧操作して、第一の出力ステージ制御信号ＤＰ１を生成する。一方、図２は、図３の第一の出力ステージ２３０及びそれに結合される第一のプリドライバ２１０＿２、スイッチ列２２０＿２を表す時、第一のプリドライバ２１０は、読取信号ＤａｔａＮと、第一のプリドライバ制御信号ＴｍＳＲｃと、を受信し、スイッチ列２２０は、読取信号ＤａｔａＮに基づき、第一のプリドライバ２１０を結合して、電源電圧ＶＤＤを分圧操作して、第一の出力ステージ制御信号ＤＮ１を生成する。実施形態において、第一の出力ステージ２３０は、第一の出力ステージ制御信号ＤＰ１と第一の出力ステージ制御信号ＤＮ１に基づき、データ信号ＤＱを生成する。 Please refer to FIG. 2 and FIG. 3 at the same time, and it should be noted that, in the embodiment of the present invention, FIG. 2 shows that the first output stage 230 of FIG. 220_1 may be represented, and the first output stage 230 and the first pre-driver 210_2 coupled thereto, the switch string 220_2 may be represented. 2 illustrates the first output stage 230 of FIG. 3 and the first pre-driver 210_1 and the switch string 220_1 coupled to the first output stage 230, the first pre-driver 210 includes the read signal DataP and the first pre-driver 210_1. Upon receiving the control signal TmSRt, the switch array 220 couples the first pre-driver 210 based on the read signal DataP to divide the power supply voltage VDD to output the first output stage control signal DP1. To generate. On the other hand, when FIG. 2 illustrates the first output stage 230 of FIG. 3 and the first pre-driver 210_2 and the switch string 220_2 coupled thereto, the first pre-driver 210 outputs the read signal DataN and the first pre-driver 210_2. Upon receiving the pre-driver control signal TmSRc, the switch array 220 couples the first pre-driver 210 based on the read signal DataN to divide the power supply voltage VDD to perform the first output stage control signal. Generate DN1. In the embodiment, the first output stage 230 generates the data signal DQ based on the first output stage control signal DP1 and the first output stage control signal DN1.
図３を参照すると、第一のドライバ回路１１０は、第一のプリドライバ２１０＿１と、第一のプリドライバ２１０＿２と、スイッチ列２２０＿１と、スイッチ列２２０＿２と、第一の出力ステージ２３０と、を含む。ここで、第一のプリドライバ２１０＿１とスイッチ列２２０＿１は、第一の出力ステージ２３０のトランジスタｍｐ９に結合され、第一のプリドライバ２１０＿２とスイッチ列２２０＿２は、第一の出力ステージ２３０のトランジスタｍｎ９に結合される。 Referring to FIG. 3, the first driver circuit 110 includes a first pre-driver 210_1, a first pre-driver 210_2, a switch row 220_1, a switch row 220_2, and a first output stage 230. .. Here, the first pre-driver 210_1 and the switch string 220_1 are coupled to the transistor mp9 of the first output stage 230, and the first pre-driver 210_2 and the switch string 220_2 are coupled to the transistor mn9 of the first output stage 230. Be combined.
第一のプリドライバ２１０＿１は、インバータ（トランジスタｍｐ１及びトランジスタｍｎ２）と、第一のスイッチ（トランジスタｍｎ３）と、第二のスイッチ（トランジスタｍｐ６）と、を含む。 The first pre-driver 210_1 includes an inverter (transistor mp1 and transistor mn2), a first switch (transistor mn3), and a second switch (transistor mp6).
第一のプリドライバ２１０＿１のインバータは、トランジスタｍｐ１とトランジスタｍｎ２の結合によって構成され、トランジスタｍｐ１のゲートとトランジスタｍｎ２のゲートは相互に結合され、読取信号ＤａｔａＰを受信するのに用いられ、トランジスタｍｐ１のソースは、電源電圧ＶＤＤに結合され、トランジスタｍｐ１のドレインとトランジスタｍｎ２のドレインは、相互に結合される。 The inverter of the first pre-driver 210_1 is configured by the combination of the transistor mp1 and the transistor mn2, the gate of the transistor mp1 and the gate of the transistor mn2 are coupled to each other, and are used to receive the read signal DataP. The source is coupled to the power supply voltage VDD, and the drain of the transistor mp1 and the drain of the transistor mn2 are coupled to each other.
第一のプリドライバ２１０＿１の第一のスイッチであるトランジスタｍｎ３について、トランジスタｍｎ３のソースは、トランジスタｍｎ２のソースに結合され、トランジスタｍｎ３のゲートは、第一のプリドライバ制御信号ＴｍＳＲｔを受信して、トランジスタｍｎ３をオン又はオフにし、トランジスタｍｎ３のソースは、電源電圧ＶＳＳに結合される。 Regarding the transistor mn3 that is the first switch of the first pre-driver 210_1, the source of the transistor mn3 is coupled to the source of the transistor mn2, and the gate of the transistor mn3 receives the first pre-driver control signal TmSRt, Turns on or off transistor mn3 and the source of transistor mn3 is coupled to power supply voltage VSS.
第一のプリドライバ２１０＿１の第二のスイッチであるトランジスタｍｐ６について、トランジスタｍｐ６のゲートは、トランジスタｍｎ３のゲートに結合され、第一のプリドライバ制御信号ＴｍＳＲｔを受信して、トランジスタｍｐ６をオン又はオフにし、トランジスタｍｐ６のソースは、電源電圧ＶＤＤに結合され、トランジスタｍｐ６のドレインは、トランジスタｍｐ１のドレインとトランジスタｍｎ２のドレインに結合される。 Regarding the transistor mp6 which is the second switch of the first pre-driver 210_1, the gate of the transistor mp6 is coupled to the gate of the transistor mn3 and receives the first pre-driver control signal TmSRt to turn the transistor mp6 on or off. The source of the transistor mp6 is coupled to the power supply voltage VDD, and the drain of the transistor mp6 is coupled to the drain of the transistor mp1 and the drain of the transistor mn2.
スイッチ列２２０＿１は、第三のスイッチ（トランジスタｍｎ４）と、第四のスイッチ（トランジスタｍｎ５）と、を含む。 The switch row 220_1 includes a third switch (transistor mn4) and a fourth switch (transistor mn5).
スイッチ列２２０＿１の第三のスイッチであるトランジスタｍｎ４について、トランジスタｍｎ４のドレインは、トランジスタｍｐ６のドレイン、トランジスタｍｐ１のドレインとトランジスタｍｎ２のドレインに結合され、トランジスタｍｎ４のゲートは、読取信号ＤａｔａＰを受信して、トランジスタｍｎ４をオン又はオフにする。 Regarding the transistor mn4 which is the third switch of the switch string 220_1, the drain of the transistor mn4 is coupled to the drain of the transistor mp6, the drain of the transistor mp1 and the drain of the transistor mn2, and the gate of the transistor mn4 receives the read signal DataP. Then, the transistor mn4 is turned on or off.
スイッチ列２２０＿１の第四のスイッチであるトランジスタｍｎ５について、トランジスタｍｎ５のドレインは、スイッチ列２２０＿１のトランジスタｍｎ４のソースに結合され、トランジスタｍｎ５のゲートは、電源電圧ＶＤＤを受信して、トランジスタｍｎ５をオンにし、トランジスタｍｎ５のソースは、電源電圧ＶＳＳに結合される。 Regarding the transistor mn5 which is the fourth switch of the switch string 220_1, the drain of the transistor mn5 is coupled to the source of the transistor mn4 of the switch string 220_1, and the gate of the transistor mn5 receives the power supply voltage VDD to turn on the transistor mn5. And the source of transistor mn5 is coupled to power supply voltage VSS.
本例の実施形態において、スイッチ列２２０＿１（トランジスタｍｎ４とトランジスタｍｎ５）は、第一のプリドライバ２１０＿１のインバータ（トランジスタｍｐ１とトランジスタｍｎ２）、第一のスイッチ（トランジスタｍｎ３）、第二のスイッチ（トランジスタｍｐ６）を結合して、第一の出力ステージ制御信号ＤＰ１を生成する。 In the embodiment of the present example, the switch array 220_1 (transistor mn4 and transistor mn5) includes an inverter (transistor mp1 and transistor mn2) of the first pre-driver 210_1, a first switch (transistor mn3), and a second switch (transistor mn3). mp6) are combined to generate a first output stage control signal DP1.
第一のプリドライバ２１０＿２は、インバータ（トランジスタｍｐ３及びｍｎ１）と、第一のスイッチ（トランジスタｍｐ２）と、第二のスイッチ（トランジスタｍｎ６）と、を含む。第一のプリドライバ２１０＿２は、第一のプリドライバ２１０＿１の相補形態であり、繰り返し述べない。 The first pre-driver 210_2 includes an inverter (transistors mp3 and mn1), a first switch (transistor mp2), and a second switch (transistor mn6). The first pre-driver 210_2 is a complementary form of the first pre-driver 210_1 and will not be repeated.
スイッチ列２２０＿２は、第三のスイッチ（トランジスタｍｐ４）と、第四のスイッチ（トランジスタｍｐ５）と、を含む。スイッチ列２２０＿２は、スイッチ列２２０＿１の相補形態であり、繰り返し述べない。 The switch row 220_2 includes a third switch (transistor mp4) and a fourth switch (transistor mp5). Switch string 220_2 is a complementary form of switch string 220_1 and will not be repeated.
本例の実施形態において、スイッチ列２２０＿２（トランジスタｍｐ４とトランジスタｍｐ５）は、第一のプリドライバ２１０＿２のインバータ（トランジスタｍｎ１とトランジスタｍｐ３）、第一のスイッチ（トランジスタｍｐ２）、第二のスイッチ（トランジスタｍｎ６）を結合して、第一の出力ステージ制御信号ＤＮ１を生成する。 In the embodiment of the present example, the switch array 220_2 (transistors mp4 and mp5) includes the inverter (transistor mn1 and transistor mp3) of the first pre-driver 210_2, the first switch (transistor mp2), and the second switch (transistor mp2). mn6) are combined to generate a first output stage control signal DN1.
第一の出力ステージ２３０は、トランジスタｍｐ９と、トランジスタｍｎ９と、を含み、トランジスタｍｐ９は、Ｐ型トランジスタであり、トランジスタｍｎ９は、Ｎ型トランジスタであり、トランジスタｍｐ９のドレインは、トランジスタｍｎ９のドレインに結合される。 The first output stage 230 includes a transistor mp9 and a transistor mn9, the transistor mp9 is a P-type transistor, the transistor mn9 is an N-type transistor, and the drain of the transistor mp9 is the drain of the transistor mn9. Be combined.
本例の実施形態において、第一の出力ステージ２３０は、第一の出力ステージ制御信号ＤＰ１と、第一の出力ステージ制御信号ＤＮ１と、を受信し、トランジスタｍｐ９及びトランジスタｍｎ９を介して、プッシュプル（ｐｕｓｈ−ｐｕｌｌ）方式によってデータ信号ＤＱを出力する。第一のプリドライバ制御信号ＴｍＳＲｔと第一のプリドライバ制御信号ＴｍＳＲｃが異なる論理レベルである時の第一のドライバ回路１１０の操作方式については、図３及び図５の比較において、詳細に述べる。 In the embodiment of the present example, the first output stage 230 receives the first output stage control signal DP1 and the first output stage control signal DN1 and push-pulls via the transistor mp9 and the transistor mn9. The data signal DQ is output by the (push-pull) method. The operation method of the first driver circuit 110 when the first pre-driver control signal TmSRt and the first pre-driver control signal TmSRc have different logic levels will be described in detail in the comparison between FIGS. 3 and 5.
図４を参照すると、図４は、本発明の実施形態における第二のドライバ回路のブロック図を図示する。第二のドライバ回路１２０は、第二のプリドライバ４１０と、第二の出力ステージ４３０と、を含む。 Referring to FIG. 4, FIG. 4 illustrates a block diagram of a second driver circuit in an embodiment of the present invention. The second driver circuit 120 includes a second pre-driver 410 and a second output stage 430.
第二のプリドライバ４１０は、読取信号ＤａｔａＰ／ＤａｔａＮと、第二のプリドライバ制御信号ＺｑＮＥｎｔ／ＺｑＰＥｎｃと、を受信して、第二のプリドライバ４１０をオン又はオフにする。第二のプリドライバ４１０は、オンの時、第二の出力ステージ制御信号ＤＰ２／ＤＮ２を生成する。 The second pre-driver 410 receives the read signal DataP/DataN and the second pre-driver control signal ZqNEnt/ZqPEnc to turn on or off the second pre-driver 410. The second pre-driver 410, when turned on, generates the second output stage control signal DP2/DN2.
第二の出力ステージ４３０は、第二のプリドライバ４１０に結合され、第二の出力ステージ４３０は、第二の出力ステージ制御信号ＤＰ２／ＤＮ２に基づき、データ信号ＤＱを生成する。 The second output stage 430 is coupled to the second pre-driver 410, and the second output stage 430 generates the data signal DQ based on the second output stage control signal DP2/DN2.
図５は、本発明の実施形態における第二のドライバ回路の模式図を図示する。図４と図５を同時に参照すると、注意すべきこととして、本例の実施形態において、図４は、図５の第二の出力ステージ４３０及びそれに結合される第二のプリドライバ４１０＿１を表してもよく、第二の出力ステージ４３０及びそれに結合される第二のプリドライバ４１０＿２を表してもよい。図４は、図５の第二の出力ステージ４３０及びそれに結合される第二のプリドライバ４１０＿１を表す時、第二のプリドライバ４１０は、読取信号ＤａｔａＰと、第二のプリドライバ制御信号ＺｑＮＥｎｔと、を受信し、第二のプリドライバ４１０＿１をオン又はオフにする。第二のプリドライバ４１０＿１は、オンの時、第二の出力ステージ制御信号ＤＰ２を生成する。一方、図４は、図５の第二の出力ステージ４３０及びそれに結合される第二のプリドライバ４１０＿２を表す時、第二のプリドライバ４１０は、読取信号ＤａｔａＮと、第二のプリドライバ制御信号ＺｑＮＥｎｃと、を受信し、第二のプリドライバ４１０＿２をオン又はオフにして、第二の出力ステージ制御信号ＤＮ２を生成する。実施形態において、第二の出力ステージ４３０は、第二の出力ステージ制御信号ＤＰ２と第二の出力ステージ制御信号ＤＮ２に基づき、データ信号ＤＱを生成する。 FIG. 5 illustrates a schematic diagram of a second driver circuit in an embodiment of the present invention. Please refer to FIG. 4 and FIG. 5 at the same time, it should be noted that in the embodiment of the present invention, FIG. 4 shows the second output stage 430 of FIG. 5 and the second pre-driver 410_1 coupled thereto. May represent the second output stage 430 and the second pre-driver 410_2 coupled thereto. 4 represents the second output stage 430 of FIG. 5 and the second pre-driver 410_1 coupled thereto, the second pre-driver 410 receives the read signal DataP and the second pre-driver control signal ZqNEnt. , And turns on or off the second pre-driver 410_1. The second pre-driver 410_1, when turned on, generates the second output stage control signal DP2. On the other hand, when FIG. 4 illustrates the second output stage 430 of FIG. 5 and the second pre-driver 410_2 coupled thereto, the second pre-driver 410 may read the read signal DataN and the second pre-driver control signal. ZqNEnc, and turns on or off the second pre-driver 410_2 to generate the second output stage control signal DN2. In the embodiment, the second output stage 430 generates the data signal DQ based on the second output stage control signal DP2 and the second output stage control signal DN2.
図５を参照すると、第二のドライバ回路１２０は、第二のプリドライバ４１０＿１と、第二のプリドライバ４１０＿２と、第二の出力ステージ４３０と、を含む。第二のプリドライバ４１０＿１は、第二の出力ステージ４３０のトランジスタｍｐ９に結合され、第二のプリドライバ４１０＿２は、第二の出力ステージ４３０のトランジスタｍｎ９に結合される。 Referring to FIG. 5, the second driver circuit 120 includes a second pre-driver 410_1, a second pre-driver 410_2, and a second output stage 430. The second pre-driver 410_1 is coupled to the transistor mp9 of the second output stage 430 and the second pre-driver 410_2 is coupled to the transistor mn9 of the second output stage 430.
第二のプリドライバ４１０＿１は、第二のプリドライバ４１０＿１のインバータ（トランジスタｍｐ１及びトランジスタｍｎ７）と、第一のスイッチ（トランジスタｍｎ８）と、第二のスイッチ（トランジスタｍｐ６）と、を含む。 The second pre-driver 410_1 includes an inverter (transistor mp1 and transistor mn7) of the second pre-driver 410_1, a first switch (transistor mn8), and a second switch (transistor mp6).
第二のプリドライバ４１０＿１のインバータは、トランジスタｍｐ１とトランジスタｍｎ７の結合によって構成され、トランジスタｍｐ１のゲートとトランジスタｍｎ７のゲートは相互に結合され、読取信号ＤａｔａＰを受信するのに用いられ、トランジスタｍｐ１のソースは、電源電圧ＶＤＤに結合され、トランジスタｍｐ１のドレインとトランジスタｍｎ７のドレインは、相互に結合される。 The inverter of the second pre-driver 410_1 is configured by the combination of the transistor mp1 and the transistor mn7, the gate of the transistor mp1 and the gate of the transistor mn7 are coupled to each other, and is used to receive the read signal DataP. The source is coupled to the power supply voltage VDD, and the drain of the transistor mp1 and the drain of the transistor mn7 are coupled to each other.
第二のプリドライバ４１０＿１の第一のスイッチであるトランジスタｍｎ８について、トランジスタｍｎ８のソースは、トランジスタｍｎ７のソースに結合され、トランジスタｍｎ８のゲートは、第二のプリドライバ制御信号ＺｑＮＥｎｔを受信して、トランジスタｍｎ８をオン又はオフにし、トランジスタｍｎ８のソースは、電源電圧ＶＳＳに結合される。 Regarding the transistor mn8 that is the first switch of the second pre-driver 410_1, the source of the transistor mn8 is coupled to the source of the transistor mn7, and the gate of the transistor mn8 receives the second pre-driver control signal ZqNEnt, The transistor mn8 is turned on or off, and the source of the transistor mn8 is coupled to the power supply voltage VSS.
第二のプリドライバ４１０＿１の第二のスイッチであるトランジスタｍｐ６について、トランジスタｍｐ６のゲートは、トランジスタｍｎ８のゲートに結合され、第二のプリドライバ制御信号ＺｑＮＥｎｔを受信して、トランジスタｍｐ６をオン又はオフにし、トランジスタｍｐ６のソースは、電源電圧ＶＤＤに結合され、トランジスタｍｐ６のドレインは、トランジスタｍｐ１のドレインとトランジスタｍｎ７のドレインに結合される。 Regarding the transistor mp6 which is the second switch of the second pre-driver 410_1, the gate of the transistor mp6 is coupled to the gate of the transistor mn8 and receives the second pre-driver control signal ZqNEnt to turn on or off the transistor mp6. The source of the transistor mp6 is coupled to the power supply voltage VDD, and the drain of the transistor mp6 is coupled to the drain of the transistor mp1 and the drain of the transistor mn7.
本例の実施形態において、第二のプリドライバ４１０＿１は、読取信号ＤａｔａＰ／ＤａｔａＮと第二のプリドライバ制御信号ＺｑＮＥｎｔによりオンにされる時、第二の出力ステージ制御信号ＤＰ２を生成する。 In the embodiment of the present example, the second pre-driver 410_1 generates the second output stage control signal DP2 when turned on by the read signal DataP/DataN and the second pre-driver control signal ZqNEnt.
第二のプリドライバ４１０＿２は、インバータ（トランジスタｍｐ８及びトランジスタｍｎ１）と、第一のスイッチ（トランジスタｍｐ７）と、第二のスイッチ（トランジスタｍｎ６）と、を含む。第二のプリドライバ４１０＿２は、第二のプリドライバ４１０＿１の相補形態であり、繰り返し述べない。 The second pre-driver 410_2 includes an inverter (transistor mp8 and transistor mn1), a first switch (transistor mp7), and a second switch (transistor mn6). The second pre-driver 410_2 is a complementary form of the second pre-driver 410_1 and will not be repeated.
本例の実施形態において、第二のプリドライバ４１０＿２は、インバータ（トランジスタｍｐ８とトランジスタｍｎ１）、第一のスイッチ（トランジスタｍｐ７）、第二のスイッチ（トランジスタｍｎ６）を結合して、第二の出力ステージ制御信号ＤＮ２を生成する。 In the embodiment of the present example, the second pre-driver 410_2 connects the inverter (transistor mp8 and transistor mn1), the first switch (transistor mp7), and the second switch (transistor mn6) to form a second output. The stage control signal DN2 is generated.
第二の出力ステージ４３０は、トランジスタｍｐ９と、トランジスタｍｎ９と、を含み、トランジスタｍｐ９は、Ｐ型トランジスタであり、トランジスタｍｎ９は、Ｎ型トランジスタであり、トランジスタｍｐ９のドレインは、トランジスタｍｎ９のドレインに結合される。 The second output stage 430 includes a transistor mp9 and a transistor mn9, the transistor mp9 is a P-type transistor, the transistor mn9 is an N-type transistor, and the drain of the transistor mp9 is the drain of the transistor mn9. Be combined.
本例の実施形態において、第二の出力ステージ４３０は、第二の出力ステージ制御信号ＤＰ２と、第二の出力ステージ制御信号と、を受信し、トランジスタｍｐ９及びトランジスタｍｎ９を介して、プッシュプル（ｐｕｓｈ−ｐｕｌｌ）方式によってデータ信号ＤＱを出力する。 In the embodiment of this example, the second output stage 430 receives the second output stage control signal DP2 and the second output stage control signal, and push-pulls (through the transistor mp9 and the transistor mn9). The data signal DQ is output by the push-pull method.
図５を参照すると、本例の実施形態において、第二のプリドライバ制御信号ＺｑＮＥｎｔは、ハイ論理レベルであり、第二のプリドライバ制御信号ＺｑＰＥｎｃは、ロー論理レベルである時、トランジスタｍｎ８は、オンであり、トランジスタｍｐ６は、オフであり、トランジスタｍｐ７は、オンで、トランジスタｍｎ６は、オフである。この時、第二のプリドライバ４１０＿１及び第二のプリドライバ４１０＿２は、オンであり、第二のプリドライバ４１０＿１は、トランジスタｍｐ１とトランジスタｍｎ７が構成するインバータに等価であり、第二のプリドライバ４１０＿２は、トランジスタｍｐ８とトランジスタｍｎ１が構成するインバータに等価である。第二のプリドライバ４１０＿１は、第二の出力ステージ制御信号ＤＰ２を生成し、第二のプリドライバ４１０＿２は、第二の出力ステージ制御信号ＤＮ２を生成して、第二の出力ステージ４３０にプッシュプル方式によってデータ信号ＤＱを出力する。この時、第二のドライバ回路１２０は、有効状態であり、オフチップドライバ１００に駆動力を提供できる。 Referring to FIG. 5, in the exemplary embodiment, when the second pre-driver control signal ZqNEnt is at a high logic level and the second pre-driver control signal ZqPEnc is at a low logic level, the transistor mn8 is It is on, the transistor mp6 is off, the transistor mp7 is on, and the transistor mn6 is off. At this time, the second pre-driver 410_1 and the second pre-driver 410_2 are on, the second pre-driver 410_1 is equivalent to an inverter formed by the transistor mp1 and the transistor mn7, and the second pre-driver 410_2 Is equivalent to an inverter formed by the transistor mp8 and the transistor mn1. The second pre-driver 410_1 generates the second output stage control signal DP2, and the second pre-driver 410_2 generates the second output stage control signal DN2 to push-pull to the second output stage 430. The data signal DQ is output according to the method. At this time, the second driver circuit 120 is in the valid state and can provide the driving force to the off-chip driver 100.
反対に、第二のプリドライバ制御信号ＺｑＮＥｎｔは、ロー論理レベルであり、第二のプリドライバ制御信号ＺｑＰＥｎｃは、ハイ論理レベルである時、トランジスタｍｎ８はオフで、トランジスタｍｐ６はオンであり、トランジスタｍｐ７はオフで、トランジスタｍｎ６はオンである。この時、インバータ（トランジスタｍｐ１とトランジスタｍｎ７）は、トランジスタｍｎ８はオフであることから、開放され、且つ、トランジスタｍｐ６はオンであることから、第二の出力ステージ制御信号ＤＰ２をハイ論理レベルにする。インバータ（トランジスタｍｐ８とトランジスタｍｎ１）は、トランジスタｍｐ７はオフであることから、開放され、且つ、トランジスタｍｎ６はオンであることから、第二の出力ステージ制御信号ＤＮ２をロー論理レベルにする。第二の出力ステージ制御信号ＤＰ２は、ハイ論理レベルであり、第二の出力ステージ制御信号ＤＮ２は、ロー論理レベルであることから、トランジスタｍｐ９及びトランジスタｍｎ９は、いずれもオフ状態であり、したがって、第二の出力ステージ４３０は、データ信号ＤＱを出力することができない。この時、第二のドライバ回路１２０は、無効状態であり、オフチップドライバ１００に駆動力を提供できない。 On the contrary, when the second pre-driver control signal ZqNEnt has a low logic level and the second pre-driver control signal ZqPEnc has a high logic level, the transistor mn8 is off, the transistor mp6 is on, and the transistor mp6 is on. mp7 is off and transistor mn6 is on. At this time, the inverter (transistor mp1 and transistor mn7) is opened because the transistor mn8 is off, and the transistor mp6 is on, so that the second output stage control signal DP2 is set to the high logic level. .. The inverter (transistor mp8 and transistor mn1) is opened because the transistor mp7 is off, and the transistor mn6 is on, so that the second output stage control signal DN2 is at a low logic level. Since the second output stage control signal DP2 is at the high logic level and the second output stage control signal DN2 is at the low logic level, both the transistor mp9 and the transistor mn9 are in the off state, and therefore, The second output stage 430 cannot output the data signal DQ. At this time, the second driver circuit 120 is in the invalid state and cannot provide the driving force to the off-chip driver 100.
図１と図５を同時に参照すると、第二のドライバ回路１２０＿１〜１２０＿ｎのオンである数は多いほど、オフチップドライバ１００が提供する駆動力は高くなる。反対に、第二のドライバ回路１２０＿１〜１２０＿ｎのオンである数は少ないほど、オフチップドライバ１００が提供する駆動力は低くなる。 Referring to FIGS. 1 and 5 at the same time, the larger the number of the second driver circuits 120_1 to 120_n that are on, the higher the driving force provided by the off-chip driver 100. On the contrary, the smaller the number of the second driver circuits 120_1 to 120_n that are on, the lower the driving force provided by the off-chip driver 100.
図３を参照すると、実施形態において、第一のドライバ回路１１０は、第一のプリドライバ制御信号ＴｍＳＲｔ及び第一のプリドライバ制御信号ＴｍＳＲｃに基づき、駆動力調整モード又はスルーレート調整モードであってもよい。 Referring to FIG. 3, in the embodiment, the first driver circuit 110 is in the driving force adjustment mode or the slew rate adjustment mode based on the first pre-driver control signal TmSRt and the first pre-driver control signal TmSRc. Good.
図３を参照すると、本例の実施形態において、第一のプリドライバ制御信号ＴｍＳＲｔは、ハイ論理レベルであり、第一のプリドライバ制御信号ＴｍＳＲｃは、ロー論理レベルである時、第一のドライバ回路１１０は、駆動力調整モードである。この時、第一のプリドライバ２１０＿１のトランジスタｍｎ３は、オンであり、トランジスタｍｐ６は、オフであり、トランジスタｍｐ２は、オンであり、トランジスタｍｎ６は、オフである。実施形態において、第一のドライバ回路１１０のトランジスタｍｎ２とトランジスタｍｎ４のレイアウト幅（ｗｉｄｔｈ ｓｉｚｅ）の合計は、第二のドライバ回路１２０のトランジスタｍｎ７のレイアウト幅に等しくてもよく、第一のドライバ回路１１０のトランジスタｍｎ３とトランジスタｍｎ５のレイアウト幅の合計は、トランジスタｍｎ８のレイアウト幅に等しくてもよい。また、第一のプリドライバ２１０＿２の操作は、第一のプリドライバ２１０＿１のとおり、第一のドライバ回路１１０の第一のプリドライバ２１０＿２とスイッチ列２２０＿２のレイアウト幅は、上述と同じように配置され、繰り返し述べない。したがって、駆動力調整モードである第一のドライバ回路１１０の等価回路は、第二のドライバ回路１２０に同じである。したがって、駆動力調整モードである第一のドライバ回路１１０のタイミングは、第二のドライバ回路１２０に同じであり、オフチップドライバ１００の駆動力を調整できる。 Referring to FIG. 3, in the exemplary embodiment, when the first pre-driver control signal TmSRt is at a high logic level and the first pre-driver control signal TmSRc is at a low logic level, the first driver is The circuit 110 is in the driving force adjustment mode. At this time, the transistor mn3 of the first pre-driver 210_1 is on, the transistor mp6 is off, the transistor mp2 is on, and the transistor mn6 is off. In the embodiment, the total layout width (width size) of the transistors mn2 and mn4 of the first driver circuit 110 may be equal to the layout width of the transistor mn7 of the second driver circuit 120. The total layout width of the transistors mn3 and mn5 of 110 may be equal to the layout width of the transistor mn8. Further, the operation of the first pre-driver 210_2 is the same as that of the first pre-driver 210_1, and the layout widths of the first pre-driver 210_2 and the switch row 220_2 of the first driver circuit 110 are arranged in the same manner as described above. , Do not repeat. Therefore, the equivalent circuit of the first driver circuit 110 in the driving force adjustment mode is the same as that of the second driver circuit 120. Therefore, the timing of the first driver circuit 110 in the driving force adjustment mode is the same as that of the second driver circuit 120, and the driving force of the off-chip driver 100 can be adjusted.
反対に、第一のプリドライバ制御信号ＴｍＳＲｔは、ロー論理レベルであり、第一のプリドライバ制御信号ＴｍＳＲｃは、ハイ論理レベルである時、第一のドライバ回路１１０は、スルーレート調整モードである。この時、第一のプリドライバ２１０＿１のトランジスタｍｎ３は、オフであり、トランジスタｍｐ６は、オンであり、トランジスタｍｐ２は、オフであり、トランジスタｍｎ６は、オンである。実施形態において、トランジスタｍｎ２とトランジスタｍｎ４のレイアウト幅（ｗｉｄｔｈ ｓｉｚｅ）の合計は、トランジスタｍｎ７に等しくてもよく、トランジスタｍｎ３とトランジスタｍｎ５のレイアウト幅の合計は、トランジスタｍｎ８に等しくてもよい。この時、第一のプリドライバ２１０＿１とスイッチ列２２０＿１は、トランジスタｍｐ６、トランジスタｍｎ４、トランジスタｍｎ５からなる分圧構造に等価であり、該分圧構造は、電源電圧ＶＤＤを分圧操作する。トランジスタｍｎ４のレイアウト幅は、トランジスタｍｎ７より小さく、且つ、トランジスタｍｎ５のレイアウト幅は、トランジスタｍｎ８より小さく、したがって、トランジスタｍｎ４とトランジスタｍｎ５のオン抵抗は、トランジスタｍｎ７とトランジスタｍｎ８のオン抵抗より大きく、これは、第一の出力ステージ制御信号ＤＰ１の電圧を上昇させる。第一のプリドライバ２１０＿２とスイッチ列２２０＿２の操作は、上記第一のプリドライバ２１０＿１とスイッチ列２２０＿１のとおりであり、繰り返し述べない。トランジスタｍｎ４のレイアウト幅は、トランジスタｍｎ７より小さく、トランジスタｍｎ５のレイアウト幅は、トランジスタｍｎ８より小さく、トランジスタｍｎ４とトランジスタｍｎ５のオン抵抗は、トランジスタｍｎ７とトランジスタｍｎ８のオン抵抗より大きいことから、第一の出力ステージ制御信号ＤＮ１の電圧を低下させる。 On the contrary, when the first pre-driver control signal TmSRt is at the low logic level and the first pre-driver control signal TmSRc is at the high logic level, the first driver circuit 110 is in the slew rate adjustment mode. .. At this time, the transistor mn3 of the first pre-driver 210_1 is off, the transistor mp6 is on, the transistor mp2 is off, and the transistor mn6 is on. In the embodiment, the total layout width of the transistors mn2 and mn4 may be equal to the transistor mn7, and the total layout width of the transistors mn3 and mn5 may be equal to the transistor mn8. At this time, the first pre-driver 210_1 and the switch array 220_1 are equivalent to a voltage dividing structure including the transistor mp6, the transistor mn4, and the transistor mn5, and the voltage dividing structure divides the power supply voltage VDD. The layout width of the transistor mn4 is smaller than that of the transistor mn7, and the layout width of the transistor mn5 is smaller than that of the transistor mn8. Therefore, the on resistances of the transistors mn4 and mn5 are larger than the on resistances of the transistors mn7 and mn8. Raises the voltage of the first output stage control signal DP1. The operations of the first pre-driver 210_2 and the switch row 220_2 are the same as those of the first pre-driver 210_1 and the switch row 220_1 and will not be repeated. The layout width of the transistor mn4 is smaller than that of the transistor mn7, the layout width of the transistor mn5 is smaller than that of the transistor mn8, and the on resistances of the transistors mn4 and mn5 are larger than the on resistances of the transistors mn7 and mn8. The voltage of the output stage control signal DN1 is lowered.
したがって、第一の出力ステージ制御信号ＤＰ１の電圧上昇と第一の出力ステージ制御信号ＤＮ１の電圧低下により、第一の出力ステージ２３０のオン電流を減少させて、スルーレートを低下させて、移行時間を増加する。したがって、スルーレート調整モードである第一のドライバ回路１１０は、オフチップドライバ１００のスルーレートを調整できる。 Therefore, due to the voltage increase of the first output stage control signal DP1 and the voltage decrease of the first output stage control signal DN1, the ON current of the first output stage 230 is decreased, the slew rate is decreased, and the transition time is reduced. To increase. Therefore, the first driver circuit 110 in the slew rate adjustment mode can adjust the slew rate of the off-chip driver 100.
言及すべきこととして、第一のドライバ回路１１０は、駆動力調整モード又はスルーレート調整モードであっても、第一のドライバ回路１１０は、常に有効にされるものである。 It should be noted that even if the first driver circuit 110 is in the driving force adjustment mode or the slew rate adjustment mode, the first driver circuit 110 is always enabled.
図６を参照すると、図６は、本発明の実施形態におけるオフチップドライバのタイミング図を図示する。実施形態において、オフチップドライバ１００は、非テストモードと、テストモードと、を含む。非テストモードでは、第一のドライバ回路１１０は、駆動力調整モードである。テストモードでは、第一のドライバ回路１１０は、スルーレート調整モードである。非テストモードのタイミングは、非テストモードで第一のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１１０）と、非テストモードで第二のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１２０）と、非テストモードにおけるオフチップドライバのデータ信号Ｖ（ＤＱ）と、を含む。テストモードのタイミングは、テストモードで第一のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１１０）＿Ｔと、テストモードで第二のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１２０＿１）＿Ｔと、テストモードにおけるオフチップドライバのデータ信号Ｖ（ＤＱ）＿Ｔと、を含む。ここで、非テストモードで第二のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１２０）は、非テストモードで第一のドライバ回路１１０以外のその他のドライバ回路が出力するデータ信号ＤＱである。テストモードで第二のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１２０＿１）＿Ｔは、テストモードで第二のドライバ回路１２０＿１が出力するデータ信号ＤＱである。 Referring to FIG. 6, FIG. 6 illustrates a timing diagram of an off-chip driver in an embodiment of the present invention. In the embodiment, the off-chip driver 100 includes a non-test mode and a test mode. In the non-test mode, the first driver circuit 110 is in the driving force adjustment mode. In the test mode, the first driver circuit 110 is in the slew rate adjustment mode. The timing of the non-test mode is the data signal V (DQ@110) output by the first driver circuit in the non-test mode and the data signal V (DQ@120) output by the second driver circuit in the non-test mode. , The off-chip driver data signal V(DQ) in the non-test mode. The timing of the test mode is the data signal V(DQ@110)_T output by the first driver circuit in the test mode and the data signal V(DQ@120_1)_T output by the second driver circuit in the test mode. The data signal V(DQ)_T of the off-chip driver in the test mode is included. Here, the data signal V(DQ@120) output by the second driver circuit in the non-test mode is the data signal DQ output by another driver circuit other than the first driver circuit 110 in the non-test mode. The data signal V(DQ@120_1)_T output by the second driver circuit in the test mode is the data signal DQ output by the second driver circuit 120_1 in the test mode.
非テストモードでは、第一のドライバ回路１１０は、駆動力調整モードであり、移行時間は、時間Ｔ１〜時間Ｔ３の間の時間である。テストモードでは、第一のドライバ回路１１０は、スルーレート調整モードであり、テストモードで第一のドライバ回路が出力するデータ信号Ｖ（ＤＱ＠１１０）＿Ｔとテストモードにおけるオフチップドライバのデータ信号Ｖ（ＤＱ）＿Ｔの移行時間は、長くなり、時間Ｔ１〜時間Ｔ４の間の時間である。したがって、第一のドライバ回路１１０は、スルーレート調整モードである時、第一のドライバ回路１１０及びオフチップドライバ１００のスルーレートは低下する。 In the non-test mode, the first driver circuit 110 is in the driving force adjustment mode, and the transition time is a time between time T1 and time T3. In the test mode, the first driver circuit 110 is in the slew rate adjustment mode, and the data signal V(DQ@110)_T output by the first driver circuit in the test mode and the data signal V of the off-chip driver in the test mode are used. The transition time of (DQ)_T becomes longer and is a time between time T1 and time T4. Therefore, when the first driver circuit 110 is in the slew rate adjustment mode, the slew rates of the first driver circuit 110 and the off-chip driver 100 decrease.
図７を参照すると、図７は、本発明の別の実施形態における第一のドライバ回路を図示する。別の実施形態において、トランジスタの数とレイアウト面積を減少させるために、第一のドライバ回路１１０は、スルーレート調整モードを備えないように配置してもよい。別の実施形態において、第一のドライバ回路１１０は、第一のプリドライバ７１０＿１と、第一のプリドライバ７１０＿２と、第一の出力ステージ７３０と、しか有さない。また、第一のドライバ回路１１０の第一のプリドライバ７１０＿１は、インバータ（トランジスタｍｐ１及びトランジスタｍｎ７）しか有さず、第一のスイッチと第二のスイッチを有さない。第一のドライバ回路１１０の第一のプリドライバ７１０＿２も同じであり、繰り返し述べない。 Referring to FIG. 7, FIG. 7 illustrates a first driver circuit in another embodiment of the present invention. In another embodiment, the first driver circuit 110 may be arranged without a slew rate adjustment mode to reduce the number of transistors and layout area. In another embodiment, the first driver circuit 110 has only a first pre-driver 710_1, a first pre-driver 710_2, and a first output stage 730. The first pre-driver 710_1 of the first driver circuit 110 has only the inverter (transistor mp1 and transistor mn7) and does not have the first switch and the second switch. The first pre-driver 710_2 of the first driver circuit 110 is also the same and will not be described again.
以上より、本発明において、オフチップドライバは、スルーレートを調整する第一のドライバ回路を含み、信号品位を改善するのに用いられる。第一のドライバ回路は、分圧構造を適用して、遅延回路を追加する必要は無く、電力消費及びレイアウト面積を削減できる。本発明は、高閾値電圧製造プロセスと低閾値電圧製造プロセスにおけるスルーレート調整効果は対称であることから、製造プロセスの変動下でスルーレートの制御を保持できる。さらに、本発明は、第二のドライバ回路をさらに含んでオフチップドライバの駆動力を調整することができる。 As described above, in the present invention, the off-chip driver includes the first driver circuit that adjusts the slew rate and is used to improve the signal quality. The first driver circuit does not need to add a delay circuit by applying a voltage dividing structure, and power consumption and layout area can be reduced. According to the present invention, since the slew rate adjustment effect in the high threshold voltage manufacturing process and the low threshold voltage manufacturing process is symmetrical, the slew rate control can be maintained under the fluctuation of the manufacturing process. Furthermore, the present invention may further include a second driver circuit to adjust the driving force of the off-chip driver.
本文は以上の実施形態のように示したが、本発明を限定するためではなく、当業者が本発明の精神の範囲から逸脱しない範囲において、変更又は修正することが可能であるが故に、本発明の保護範囲は専利請求の範囲で限定したものの基準とする。 Although the text is shown as the above embodiment, the present invention is not limited to the above embodiments, and can be changed or modified by those skilled in the art without departing from the spirit of the present invention. The scope of protection of the invention shall be based on what is limited by the scope of patent claims.
本発明は、第一のドライバ回路によって、オフチップドライバのスルーレートを調整して、メモリのデータをホストコンピュータに伝送しやすくし、信号品位を改善する。第一のドライバ回路は、分圧構造を適用して、遅延回路を追加する必要は無く、電力消費及びレイアウト面積を削減できる。高閾値電圧製造プロセスと低閾値電圧製造プロセスにおけるスルーレート調整効果は対称であり、本発明は、製造プロセスの変動下でのスルーレートの制御を保持できる。さらに、本発明は、第二のドライバ回路をさらに含んでオフチップドライバの駆動力を調整することができる。 According to the present invention, the slew rate of the off-chip driver is adjusted by the first driver circuit to facilitate transmission of memory data to the host computer and improve signal quality. The first driver circuit does not need to add a delay circuit by applying a voltage dividing structure, and power consumption and layout area can be reduced. The slew rate adjustment effect in the high threshold voltage manufacturing process and the low threshold voltage manufacturing process is symmetrical, and the present invention can maintain the control of the slew rate under the fluctuation of the manufacturing process. Furthermore, the present invention may further include a second driver circuit to adjust the driving force of the off-chip driver.
１００：オフチップドライバ
１１０：第一のドライバ回路
１２０、１２０＿１〜１２０＿ｎ：第二のドライバ回路
２１０、２１０＿１、２１０＿２：第一のプリドライバ
２２０、２１０＿１、２２０＿２：スイッチ列
２３０：第一の出力ステージ
４１０、４１０＿１、４１０＿２：第二のプリドライバ
４３０：第二の出力ステージ
７１０＿１、７１０＿２：第一のプリドライバ
７３０：第一の出力ステージ
ＤａｔａＰ、ＤａｔａＮ：読取信号
ＴｍＳＲｔ、ＴｍＳＲｃ：第一のプリドライバ制御信号
ＺｑＮＥｎｔ、ＺｑＮＥｎｃ、ＺｑＮＥｎｔ＜１＞、ＺｑＮＥｎｃ＜１＞……ＺｑＮＥｎｔ＜ｎ＞、ＺｑＮＥｎｃ＜ｎ＞：第二のプリドライバ制御信号
ＤＱ：データ信号
ＶＤＤ、ＶＳＳ：電源電圧
ＤＰ１、ＤＮ１：第一の出力ステージ制御信号
ＤＰ２、ＤＮ２：第二の出力ステージ制御信号
ｍｐ１、ｍｐ２、ｍｐ３、ｍｐ４、ｍｐ５、ｍｐ６、ｍｐ７、ｍｐ８、ｍｐ９、ｍｎ１、ｍｎ２、ｍｎ３、ｍｎ４、ｍｎ５、ｍｎ６、ｍｎ７、ｍｎ８、ｍｎ９：トランジスタ
Ｖ（ＤＱ＠１１０）：非テストモードで第一のドライバ回路が出力するデータ信号
Ｖ（ＤＱ＠１２０）：非テストモードで第二のドライバ回路が出力するデータ信号
Ｖ（ＤＱ）：非テストモードにおけるオフチップドライバのデータ信号
Ｖ（ＤＱ＠１１０）＿Ｔ ：テストモードで第一のドライバ回路が出力するデータ信号
Ｖ（ＤＱ＠１２０＿１）＿Ｔ：テストモードで第二のドライバ回路が出力するデータ信号
Ｖ（ＤＱ）＿Ｔ：テストモードにおけるオフチップドライバのデータ信号
Ｔ１、Ｔ２、Ｔ３、Ｔ４：時間
100: Off-chip driver 110: First driver circuit 120, 120_1 to 120_n: Second driver circuit 210, 210_1, 210_2: First pre-driver 220, 210_1, 220_2: Switch string 230: First output stage 410 , 410_1, 410_2: second pre-driver 430: second output stage 710_1, 710_2: first pre-driver 730: first output stage DataP, DataN: read signal TmSRt, TmSRc: first pre-driver control signal ZqNEnt, ZqNEnc, ZqNEnt<1>, ZqNEnc<1>... ZqNEnt<n>, ZqNEnc<n>: Second pre-driver control signal DQ: Data signal VDD, VSS: Power supply voltage DP1, DN1: First output Stage control signals DP2, DN2: Second output stage control signals mp1, mp2, mp3, mp4, mp5, mp6, mp7, mp8, mp9, mn1, mn2, mn3, mn4, mn5, mn6, mn7, mn8, mn9: Transistor V(DQ@110): Data signal output by the first driver circuit in non-test mode V(DQ@120): Data signal output by the second driver circuit in non-test mode V(DQ): Non-test Off-chip driver data signal in mode V(DQ@110)_T: Data signal output by first driver circuit in test mode V(DQ@120_1)_T: Data signal output by second driver circuit in test mode V(DQ)_T: Data signal of off-chip driver in test mode T1, T2, T3, T4: Time
Claims (11)
前記オフチップドライバのスルーレートを低下させるのに用いられる第一のドライバ回路を含み、前記第一のドライバ回路は、
読取信号と、第一のプリドライバ制御信号と、を受信するのに用いられる第一のプリドライバと、
前記第一のプリドライバに結合され、スルーレート調整モードであり、前記読取信号及び前記第一のプリドライバ制御信号に基づき、前記第一のプリドライバを結合して、電源電圧を分圧操作して、第一の出力ステージ制御信号を生成するように配置され、前記第一のプリドライバは遅延回路を含まないスイッチ列と、
第一の出力ステージのトランジスタが前記第一のプリドライバと前記スイッチ列に結合され、前記第一の出力ステージ制御信号に基づき、データ信号を生成する第一の出力ステージと、
相互に並列で、前記オフチップドライバの駆動力を調整するのに用いられる複数の第二のドライバ回路と、を含むオフチップドライバ。 An off-chip driver applied to a memory,
Includes a first driver circuit used to Ru reduces the slew rate of the off-chip driver, the first driver circuit,
A first pre-driver used to receive the read signal and the first pre-driver control signal;
In the slew rate adjustment mode, which is coupled to the first pre-driver, the first pre-driver is coupled based on the read signal and the first pre-driver control signal, and the power supply voltage is divided. And arranged to generate a first output stage control signal, the first pre-driver including a switch train not including a delay circuit,
A first output stage transistor coupled to the first pre-driver and the switch train to generate a data signal based on the first output stage control signal;
An off-chip driver including a plurality of second driver circuits in parallel with each other and used to adjust the driving force of the off-chip driver.
前記読取信号を受信するインバータと、
前記インバータのトランジスタに結合され、前記第一のプリドライバ制御信号に基づき、オン又はオフにするトランジスタの第一のスイッチと、
前記インバータのトランジスタと前記第一のスイッチのトランジスタに結合され、前記第一のプリドライバ制御信号に基づき、オン又はオフにするトランジスタの第二のスイッチと、を含む請求項１に記載のオフチップドライバ。 The first pre-driver is
An inverter for receiving the read signal,
A first switch of the transistor coupled to the transistor of the inverter and turned on or off based on the first pre-driver control signal;
The off-chip of claim 1, further comprising a transistor second switch coupled to the inverter transistor and the first switch transistor to turn on or off based on the first pre-driver control signal. driver.
前記第一のプリドライバの前記第二のスイッチのトランジスタに結合され、前記読取信号に基づき、オン又はオフにするトランジスタの第三のスイッチと、
前記第三のスイッチのトランジスタに結合され、前記電源電圧に基づき、オン又はオフにするトランジスタの第四のスイッチと、を含む請求項２に記載のオフチップドライバ。 The switch row is
A third switch of the transistor coupled to the transistor of the second switch of the first pre-driver and turning on or off based on the read signal;
A fourth switch of a transistor coupled to the transistor of the third switch to turn on or off based on the power supply voltage, the off-chip driver of claim 2.
前記読取信号と、第二のプリドライバ制御信号と、を受信して、オン又はオフにし、オンの時、第二の出力ステージ制御信号を生成する第二のプリドライバと、
第二の出力ステージのトランジスタが前記第二のプリドライバに結合され、前記第二の出力ステージ制御信号に基づき、前記データ信号を生成する第二の出力ステージと、を含む請求項６に記載のオフチップドライバ。 Each of the previous SL plurality of second driver circuits,
A second pre-driver that receives the read signal and a second pre-driver control signal, turns it on or off, and generates a second output stage control signal when on,
A second output stage transistor coupled to the second pre-driver to generate the data signal based on the second output stage control signal. Off-chip driver.
前記読取信号を受信するインバータと、
前記インバータのトランジスタに結合され、前記第二のプリドライバ制御信号に基づき、オン又はオフにするトランジスタの第一のスイッチと、
前記インバータのトランジスタと前記第一のスイッチのトランジスタに結合され、前記第二のプリドライバ制御信号に基づき、オン又はオフにするトランジスタの第二のスイッチと、を含む請求項７に記載のオフチップドライバ。 The second pre-driver is
An inverter for receiving the read signal,
A first switch of a transistor coupled to the transistor of the inverter and turned on or off based on the second pre-driver control signal;
8. The off-chip of claim 7, further comprising: a transistor second switch coupled to the inverter transistor and the first switch transistor to turn on or off based on the second pre-driver control signal. driver.
One of the plurality of second driver circuits is enabled by the second predriver control signal, and the first predriver control signal and the second predriver control signal have the same logic level. 8. The off-chip driver according to claim 7, wherein the timings of the second driver circuit and the first driver circuit are the same.
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