JP6729331B2 - Electronic device and method of manufacturing electronic device - Google Patents
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Description
本発明は、電子装置と電子装置の製造方法に関する。 The present invention relates to an electronic device and a method for manufacturing an electronic device.
近年の携帯端末の普及とデータ通信量の増大により、電子装置の微細化と高密度化がいっそう求められている。メモリセルや配線幅の微細化には限界があり、３次元実装等の高集積技術の開発が進められている。３次元実装では、シリコンチップあるいはシリコンインターポーザ基板に貫通ビア（ＴＳＶ：Through Silicon Via）を形成してシリコンチップの表裏面の回路を導通させる。また、チップ間をマイクロバンプ等の接合電極で接続することで、積層による高集積化を実現する。 Due to the spread of mobile terminals and the increase in the amount of data communication in recent years, miniaturization and high density of electronic devices are further required. There is a limit to miniaturization of memory cells and wiring widths, and development of highly integrated technology such as three-dimensional mounting is being advanced. In three-dimensional mounting, a through via (TSV: Through Silicon Via) is formed in a silicon chip or a silicon interposer substrate to electrically connect circuits on the front and back surfaces of the silicon chip. Further, by connecting the chips with bonding electrodes such as micro bumps, high integration can be realized by stacking.
プリント回路基板と、チップまたはインターポーザ基板の間は、比較的ピッチの大きいはんだバンプを用いてＣ４フリップチップ接合されている。これに対して、チップ間、あるいはチップとインターポーザ基板の間は、より小さなピッチのピラー状のマイクロバンプで接合される。マイクロバンプのピッチが小さいため、隣接するマイクロバンプ間で短絡が発生しないように、バンプ径は小さく設計されているが、これによってマイクロバンプを流れる電流密度が大きくなる。接合部に低融点のはんだ材料が用いられていると、接合部での電流密度の増大により、エレクトロマイグレーションやジュール熱の発生による障害が発生する。 C4 flip chip bonding is performed between the printed circuit board and the chip or interposer substrate using solder bumps having a relatively large pitch. On the other hand, the chips or the chips and the interposer substrate are joined by pillar-shaped micro bumps having a smaller pitch. Since the pitch of the micro bumps is small, the bump diameter is designed to be small so that a short circuit does not occur between adjacent micro bumps, but this increases the current density flowing through the micro bumps. If a solder material having a low melting point is used for the joint, an increase in current density at the joint causes a failure due to electromigration or Joule heat.
接合部材を銅-スズ（ＣｕＳｎ）の金属間化合物（ＩＭＣ：Inter-Metal Compound）で形成して、接合部分における抵抗値の上昇を抑制する半導体装置が提案されている（たとえば、特許文献１参照）。また、金属間化合物とはんだバンプの界面を所定の凹凸形状とすることでエレクトロマイグレーション現象の発生を抑制する無鉛はんだバンプ接合構造が知られている（たとえば、特許文献２参照）。 A semiconductor device has been proposed in which a joining member is formed of an intermetallic compound (IMC: Inter-Metal Compound) of copper-tin (CuSn) to suppress an increase in resistance value at a joining portion (for example, see Patent Document 1). ). Further, there is known a lead-free solder bump bonding structure that suppresses the occurrence of an electromigration phenomenon by forming an interface between an intermetallic compound and a solder bump into a predetermined uneven shape (for example, see Patent Document 2).
チップ間の接合部を金属間化合物で形成して高融点化することでエレクトロマイグレーション特性は向上する。しかし、チップ積層前のプロセスで過剰な熱が加わった場合、銅（Ｃｕ）製の端子とはんだバンプの間で合金化が進行し、リフロー時の接合不良の原因となる。積層前のＣｕＳｎ合金の生成を防ぐため、Ｃｕ端子とはんだ材料の間にバリア金属層が挿入されることがあるが、バリア金属層の存在により、チップの積層後に低融点のはんだ成分が残留し、エレクトロマイグレーションや配線部の発熱に対する信頼性が低下する。 The electromigration characteristics are improved by forming the junction between the chips with an intermetallic compound to increase the melting point. However, if excessive heat is applied in the process before stacking the chips, alloying progresses between the copper (Cu) terminals and the solder bumps, which causes a bonding failure during reflow. A barrier metal layer may be inserted between the Cu terminal and the solder material in order to prevent the formation of the CuSn alloy before the lamination, but the presence of the barrier metal layer causes the low melting point solder component to remain after the lamination of the chip. However, the reliability against electromigration and heat generation of the wiring portion is reduced.
本発明は、エレクトロマイグレーションや発熱に対して信頼性の高い接合部を有する半導体装置を提供することを目的とする。 It is an object of the present invention to provide a semiconductor device having a junction that is highly reliable against electromigration and heat generation.
一つの態様では、電子装置は、
第１の接合対象体と、
前記第１の接合対象体の上に積層された第２の接合対象体と、
前記第１の接合対象体と前記第２の接合対象体を電気的に接続する接合部と、を有し、
前記接合部は、前記第１の接合対象体の第１接続端子と前記第２の接合対象体の第２接続端子の間に位置する金属間化合物層を有し、前記金属間化合物層は、この金属間化合物層の体積の５０％〜７０％を占めるＮｉＳｎ合金層を有する。
In one aspect, the electronic device comprises:
A first object to be joined,
A second bonding target stacked on the first bonding target;
A joint part for electrically connecting the first object to be joined and the second object to be joined,
The bonding portion has an intermetallic compound layer located between the first connection terminal of the first bonding target and the second connection terminal of the second bonding target, and the intermetallic compound layer, The NiSn alloy layer occupies 50% to 70% of the volume of the intermetallic compound layer.
１つの側面として、エレクトロマイグレーションや発熱に対して信頼性の高い接合部を有する電子装置が提供される。 As one aspect, an electronic device having a junction portion that is highly reliable against electromigration and heat generation is provided.
図１は、実施形態の接合構造を有する電子装置１の一例を示す。電子装置１は、接合対象体（たとえば半導体チップ）を積層することで、配線長の短縮と素子の高密度実装を実現する３次元実装構造を有する。 FIG. 1 shows an example of an electronic device 1 having the junction structure of the embodiment. The electronic device 1 has a three-dimensional mounting structure that shortens the wiring length and realizes high-density mounting of elements by stacking the bonding objects (for example, semiconductor chips).
プリント回路基板、パッケージ基板などの回路基板２の上にインターポーザ３が配置され、インターポーザ３の上に半導体チップ４が配置されている。図１では、簡略化のためインターポーザ３の上に一つの半導体チップ４が描かれているが、インターポーザ３の上に複数の半導体チップを並列に配置してもよいし、半導体チップ４の上にさらに別の半導体チップを配置してもよい。インターポーザ３と半導体チップ４は、実施形態の接合構造を用いた接合対象体の一例である。 An interposer 3 is arranged on a circuit board 2 such as a printed circuit board or a package board, and a semiconductor chip 4 is arranged on the interposer 3. In FIG. 1, one semiconductor chip 4 is drawn on the interposer 3 for simplification, but a plurality of semiconductor chips may be arranged in parallel on the interposer 3 or on the semiconductor chip 4. Still another semiconductor chip may be arranged. The interposer 3 and the semiconductor chip 4 are an example of a bonding target using the bonding structure of the embodiment.
インターポーザ３は、回路基板２と半導体チップ４の間を中継またはピッチ変換する配線チップであり、積層構造に含まれる接合対象体のひとつである。回路基板２とインターポーザ３の間、及びインターポーザ３と半導体チップ４の間にアンダーフィル材が充填されてパッケージ化されていてもよい。 The interposer 3 is a wiring chip that relays or converts the pitch between the circuit board 2 and the semiconductor chip 4, and is one of the bonding objects included in the laminated structure. An underfill material may be filled between the circuit board 2 and the interposer 3 and between the interposer 3 and the semiconductor chip 4 to form a package.
インターポーザ３は、はんだバンプ５により回路基板２にＣ４フリップチップ接合されている。半導体チップ４は、はんだバンプ５よりも径とピッチが小さい接合部１０でインターポーザ３の上面側に接合されている。インターポーザ３の表面と裏面に形成された電極または配線回路は、シリコン基板を貫通するシリコン貫通ビア（ＴＳＶ）７で直接接続されている。この構成により配線が短縮され、高密度実装となっている。 The interposer 3 is C4 flip-chip bonded to the circuit board 2 by solder bumps 5. The semiconductor chip 4 is bonded to the upper surface side of the interposer 3 at a bonding portion 10 having a diameter and a pitch smaller than that of the solder bump 5. The electrodes or wiring circuits formed on the front surface and the back surface of the interposer 3 are directly connected by a through silicon via (TSV) 7 penetrating the silicon substrate. With this configuration, the wiring is shortened and high-density mounting is achieved.
図２は、実施形態の接合部１０の構成を示す図である。接合部１０は、半導体チップ４に形成された銅（Ｃｕ）ピラー１４と、インターポーザ３に形成された銅（Ｃｕ）ピラー１３の間に、金属間化合物層１８を有する。Ｃｕピラー１４は、半導体チップ３の接合面に形成された接続端子である。同様に、Ｃｕピラー１３はインターポーザ３の接合面に形成された接続端子である。金属間化合物層１８の体積の５０％以上が突起状のＮｉＳｎ合金層１５で占められ、ＮｉＳｎ合金層１５はＣｕＳｎ合金層１９で被覆されている。ＣｕＳｎ合金層１９は、Ｃｕ3Ｓｎ合金層１６とＣｕ6Ｓｎ5合金層１７を含む。Ｃｕ3Ｓｎ合金層１６は、Ｃｕピラー１３との界面に位置してＮｉＳｎ合金層１５の半球型の突起の頂点と接している。Ｃｕ6Ｓｎ5合金層１７は、ＮｉＳｎ合金層１５の突起の側面の一部を覆っている。 FIG. 2 is a diagram showing the configuration of the joint portion 10 of the embodiment. The bonding portion 10 has an intermetallic compound layer 18 between a copper (Cu) pillar 14 formed on the semiconductor chip 4 and a copper (Cu) pillar 13 formed on the interposer 3. The Cu pillar 14 is a connection terminal formed on the joint surface of the semiconductor chip 3. Similarly, the Cu pillar 13 is a connection terminal formed on the joint surface of the interposer 3. The projected NiSn alloy layer 15 occupies 50% or more of the volume of the intermetallic compound layer 18, and the NiSn alloy layer 15 is covered with the CuSn alloy layer 19. The CuSn alloy layer 19 includes a Cu 3 Sn alloy layer 16 and a Cu 6 Sn 5 alloy layer 17. The Cu 3 Sn alloy layer 16 is located at the interface with the Cu pillar 13 and is in contact with the apex of the hemispherical protrusion of the NiSn alloy layer 15. The Cu 6 Sn 5 alloy layer 17 covers a part of the side surface of the protrusion of the NiSn alloy layer 15.
Ｎｉ3Ｓｎ4の融点は７９６℃、Ｃｕ3Ｓｎの融点は６７６℃、Ｃｕ6Ｓｎ5の融点は４１５℃であり、低融点のはんだ成分はすべて高融点の合金になっている。金属間化合物層１８を高融点の合金とすることで、接合部１０は、エレクトロマイグレーションやジュール熱の発生による障害に対して耐性を有する。 The melting point of Ni 3 Sn 4 is 796° C., the melting point of Cu 3 Sn is 676° C., the melting point of Cu 6 Sn 5 is 415° C., and the low melting point solder components are all high melting point alloys. By making the intermetallic compound layer 18 an alloy having a high melting point, the joint portion 10 has resistance to a failure caused by electromigration or generation of Joule heat.
Ｎｉ3Ｓｎ4は、好ましくは金属間化合物層１８の体積の５０％〜７０％を占める。５０％未満だと十分に高い融点を実現するのが困難になる。７０％を超えるとＣｕＳｎ合金層１９が少なくなり、表面張力でＣｕＳｎが接合部の中心側に集まって空気層が介在し、抵抗が高くなるおそれがある。金属間化合物層１８の体積の５０％〜７０％をＮｉ3Ｓｎ4合金とすることで、高融点で低抵抗の接合部１０が得られる。 Ni 3 Sn 4 preferably occupies 50% to 70% of the volume of the intermetallic compound layer 18. If it is less than 50%, it becomes difficult to realize a sufficiently high melting point. If it exceeds 70%, the amount of CuSn alloy layer 19 decreases, and CuSn gathers on the center side of the joint due to surface tension, and an air layer intervenes, possibly increasing the resistance. 50% to 70% of the volume of the intermetallic compound layer 18 by the Ni 3 Sn 4 alloy, the junction 10 of the low resistance can be obtained with high melting point.
図３は、接合部の３種類の材料について、０．１％故障の累積分布関数（ＣＤＦ：Cumulative Distribution Function）と電流密度（Ａ／ｃｍ2）の関係を示す。縦軸は０．１％故障率、すなわち１０００個中の１個が故障するのにかかる時間を表わす。図中、黒丸のプロットは、低融点はんだ材料であるスズ−銀接合（図中、「ＳｎＡｇ ｊｏｉｎｔ」と表記）の特性である。白丸のプロットは、高融点の金属間化合物であるＣｕＳｎ接合の特性である。グレーのプロットは、実施形態のＮｉＳｎ接合の特性である。ＮｉＳｎはＣｕＳｎよりも融点が高い。これら３種類の接合部のサンプルを後述する手順で作製し、エレクトロマイグレーション試験を行って図３の相関を得た。 FIG. 3 shows the relationship between the cumulative distribution function (CDF: Cumulative Distribution Function) of 0.1% failure and the current density (A/cm 2 ) for the three kinds of materials for the joint. The vertical axis represents the 0.1% failure rate, that is, the time it takes for 1 in 1000 to fail. In the figure, the black circle plots are the characteristics of the tin-silver joint (indicated as "SnAg joint" in the figure), which is a low melting point solder material. The open circle plots are the characteristics of the CuSn junction, which is a high melting point intermetallic compound. The gray plot is characteristic of the NiSn junction of the embodiment. NiSn has a higher melting point than CuSn. Samples of these three types of joints were prepared by the procedure described below, and an electromigration test was performed to obtain the correlation shown in FIG.
より詳細には、３種類のサンプルのそれぞれについて、試験温度１５０℃の恒温槽で、負荷電流値を３レベル設定して、エレクトロマイグレーション試験を行った。累積故障確率が対数正規分布をしていると仮定し、正規分布を仮定した累積故障分布の逆関数をｙ軸に、故障時間をｘ軸にプロットしたもの直線近似し、傾きと切片から、Blackの経験式
ＭＴＦ＝ＡＪ-n exp(Ｅa／ｋＴ)
を用いて寿命を推定した。ここでＭＴＦはメジアン故障時間、Ａは定数、Ｊは電流密度、ｎは電流密度依存性係数（たとえばｎ＝２）、Ｅaは寿命の活性化エネルギー、ｋはボルツマン係数、Ｔは温度である。
More specifically, an electromigration test was performed on each of the three types of samples by setting the load current value to three levels in a constant temperature bath at a test temperature of 150°C. Assuming that the cumulative failure probability has a log-normal distribution, the inverse function of the cumulative failure distribution assuming a normal distribution is plotted on the y-axis, and the failure time is plotted on the x-axis. Empirical formula of MTF=AJ- n exp(Ea/kT)
Was used to estimate the lifetime. Here, MTF is a median failure time, A is a constant, J is a current density, n is a current density dependence coefficient (for example, n=2), Ea is activation energy of life, k is Boltzmann coefficient, and T is temperature.
試験の結果、３種類の材料のうち、１０年目に０．１％故障に至る許容電流密度が最も低いのが、低融点はんだ材料のＳｎＡｇである。低融点のはんだ材料を高融点の金属間化合物に変化させて接合部を形成することで、小径のマイクロバンプであっても許容される電流密度が向上する。ＮｉＳｎはＣｕＳｎと比較して融点が高く、ＣｕＳｎよりも許容電流密度を大きくすることができ、エレクトロマイグレーション耐性が向上する。 As a result of the test, SnAg, which is a low melting point solder material, has the lowest allowable current density of 0.1% failure in ten years among the three kinds of materials. By changing the low-melting-point solder material to the high-melting-point intermetallic compound to form the joint, the allowable current density is improved even with a micro bump having a small diameter. NiSn has a higher melting point than CuSn, can have a larger allowable current density than CuSn, and improves electromigration resistance.
図４は、実施例の接合部１０の作製工程を示す図である。図４（Ａ）で、半導体チップ４の表面の図示しない電極パッド上に、電解めっき法により直径２０μｍのＣｕピラー１４を形成する。Ｃｕピラー１４はたとえば円柱形の突起であり、「Ｃｕピラー」と呼ばれてもよい。電解めっき用のシード層の形成やレジスト層のパターニングについては、本発明と直接関係がないので省略する。Ｃｕピラー１４上に、電解めっき法により厚さ３μｍのニッケル（Ｎｉ）層２１と、厚さ７μｍのＳｎＡｇ層を形成し、２４０℃でリフロー処理を行ってＳｎＡｇ層の形状を整える。その後室温で冷却して、半球状に突起するＳｎＡｇはんだバンプ２２を有する突起電極２５を形成する。 FIG. 4 is a diagram showing a manufacturing process of the joint portion 10 of the example. In FIG. 4A, a Cu pillar 14 having a diameter of 20 μm is formed on an electrode pad (not shown) on the surface of the semiconductor chip 4 by electrolytic plating. The Cu pillar 14 is, for example, a cylindrical protrusion, and may be called a “Cu pillar”. The formation of the seed layer for electrolytic plating and the patterning of the resist layer are not directly related to the present invention, and therefore omitted. A nickel (Ni) layer 21 having a thickness of 3 μm and a SnAg layer having a thickness of 7 μm are formed on the Cu pillar 14 by an electrolytic plating method, and a reflow process is performed at 240° C. to adjust the shape of the SnAg layer. After that, cooling is performed at room temperature to form a protruding electrode 25 having a SnAg solder bump 22 protruding in a hemispherical shape.
次に、図４（Ｂ）に示すように、２５０℃の加熱処理を３０分〜１２０分行う。突起電極２５を大気雰囲気中で２５０℃で一定時間加熱（アニール）した後に、還元雰囲気にて２５０℃で加熱する。還元雰囲気中での加熱処理は、ＳｎＡｇはんだバンプ２２のほぼすべてのＳｎがＮｉ層２１のＮｉとＮｉＳｎ合金を形成するまで行われる。大気雰囲気中と還元雰囲気中のトータルの加熱時間は３０〜１２０分である。これにより、ＳｎＡｇはんだバンプ２２のほぼ全体が、ＮｉＳｎ合金層１５に変化する。前半の大気雰囲気中での加熱工程で、成長しつつあるＮｉＳｎ合金層１５の表面が酸化されるため、一定程度反応が進んだ後に、水素、ギ酸等の還元雰囲気中で表面の酸化膜を除去しつつＮｉＳｎ合金層１５の生成を進める。これにより、Ｃｕピラー１４上に半球状のＮｉＳｎ合金層１５の突起電極が形成される。 Next, as shown in FIG. 4B, heat treatment at 250° C. is performed for 30 minutes to 120 minutes. After the protruding electrode 25 is heated (annealed) at 250° C. for a certain time in the air atmosphere, it is heated at 250° C. in the reducing atmosphere. The heat treatment in the reducing atmosphere is performed until almost all Sn of the SnAg solder bumps 22 form Ni and NiSn alloy of the Ni layer 21. The total heating time in the air atmosphere and the reducing atmosphere is 30 to 120 minutes. As a result, almost the entire SnAg solder bump 22 is changed to the NiSn alloy layer 15. Since the surface of the growing NiSn alloy layer 15 is oxidized in the first half of the heating step in the air atmosphere, the surface oxide film is removed in the reducing atmosphere of hydrogen, formic acid, etc. after the reaction has progressed to a certain extent. Meanwhile, the generation of the NiSn alloy layer 15 is advanced. As a result, the projection electrodes of the hemispherical NiSn alloy layer 15 are formed on the Cu pillars 14.
次に、図４（Ｃ）に示すように、半導体チップ４の突起電極、すなわちＮｉＳｎ合金層１５を、インターポーザ（あるいはシリコンチップ）３上のＳｎＡｇはんだバンプ１２に接合する。インターポーザ３側では、あらかじめ電解めっき法で直径２０μｍのＣｕピラー１３が形成されており、Ｃｕピラー１３上にリフローによりＳｎＡｇはんだバンプ１２が形成されている。フリップチップボンダ等により、半導体チップ４のＮｉＳｎ合金層１５とインターポーザ３のＳｎＡｇはんだバンプ１２を位置合わせし、還元雰囲気で２４０℃でリフローを行って接合する。リフロー温度でＳｎＡｇはんだバンプ１２が熔融し、Ｃｕピラー１３とＣｕピラー１４の間を電気的に接続する。ＳｎＡｇはんだはリフロー温度で容易に変形して、インターポーザ３と半導体チップ４の接合面の高さばらつきや、変形を吸収する。 Next, as shown in FIG. 4C, the protruding electrode of the semiconductor chip 4, that is, the NiSn alloy layer 15 is bonded to the SnAg solder bump 12 on the interposer (or silicon chip) 3. On the interposer 3 side, a Cu pillar 13 having a diameter of 20 μm is formed in advance by an electrolytic plating method, and a SnAg solder bump 12 is formed on the Cu pillar 13 by reflow. The NiSn alloy layer 15 of the semiconductor chip 4 and the SnAg solder bumps 12 of the interposer 3 are aligned by a flip chip bonder or the like, and reflow is performed at 240° C. in a reducing atmosphere to bond them. The SnAg solder bumps 12 melt at the reflow temperature, and the Cu pillars 13 and 14 are electrically connected. The SnAg solder is easily deformed at the reflow temperature and absorbs variations in height of the joint surface between the interposer 3 and the semiconductor chip 4 and deformation.
図４（Ｄ）は、接合された状態を示す。半導体チップ４のＣｕピラー１４と、インターポーザ３のＣｕピラー１３の間に金属間化合物層１８が形成されている。半球状のＮｉＳｎ合金層１５は金属間化合物層１８の５０％以上の体積を占め、ＮｉＳｎ合金層１５を被覆する形でＣｕＳｎ合金層１９が形成されている。ＮｉＳｎ合金層１５は、Ｃｕピラー１３との界面に位置するＣｕ3Ｓｎ合金層１６と接続されている。接合のためのリフロー温度（２４０℃）において、ＳｎＡｇはんだバンプ１２は溶融するが、ＮｉＳｎ合金層１５は溶融せず、半球型の形状が維持される。ＮｉＳｎ合金層１５の側面は、安定な構造のＣｕ6Ｓｎ5合金層１７で被覆され、ＮｉＳｎ合金層１５の頂部は融点の高いＣｕ3Ｓｎ合金層１６と接続されている。 FIG. 4D shows a joined state. An intermetallic compound layer 18 is formed between the Cu pillar 14 of the semiconductor chip 4 and the Cu pillar 13 of the interposer 3. The hemispherical NiSn alloy layer 15 occupies 50% or more of the volume of the intermetallic compound layer 18, and the CuSn alloy layer 19 is formed so as to cover the NiSn alloy layer 15. The NiSn alloy layer 15 is connected to the Cu3Sn alloy layer 16 located at the interface with the Cu pillar 13. At the reflow temperature (240° C.) for joining, the SnAg solder bumps 12 melt, but the NiSn alloy layer 15 does not melt, and the hemispherical shape is maintained. The side surface of the NiSn alloy layer 15 is covered with a Cu 6 Sn 5 alloy layer 17 having a stable structure, and the top of the NiSn alloy layer 15 is connected to the Cu 3 Sn alloy layer 16 having a high melting point.
従来の接合構造では、ＣｕピラーとＳｎＡｇはんだ層の間にＮｉバリア層を挿入した状態でリフローにより電極同士が接合される構成例もある。リフローによる接合工程で電極の一部にＮｉ3Ｓｎ4は形成され得るが、Ｎｉ3Ｓｎ4は反応性が低いため金属間化合物の主要な構成要素とはならず、むしろはんだの合金化が阻害されて低融点はんだ材料が残る。これに対して、実施形態ではリフローによる接合前に、半導体チップ４の突起電極２５に加熱処理を行ってあらかじめ半球状のＮｉＳｎ合金層１５を形成し、その後、リフローにより対向電極と接合している。この製造工程により、高融点でエレクトロマイグレーション耐性の高い接合構造が得られる。図４（Ｄ）の構成のサンプルで０．１％故障時間と電流密度の相関をプロットしたのが図３の「ＮｉＳｎ ＩＭＣ」のプロットである。 In the conventional bonding structure, there is also a configuration example in which electrodes are bonded by reflow with a Ni barrier layer inserted between the Cu pillar and the SnAg solder layer. Ni 3 Sn 4 can be formed on a part of the electrode in the joining process by reflow, but Ni 3 Sn 4 does not become a main constituent element of the intermetallic compound due to its low reactivity, and rather it hinders alloying of the solder. The low melting point solder material remains. On the other hand, in the embodiment, before bonding by reflow, the protruding electrode 25 of the semiconductor chip 4 is heat-treated to form the hemispherical NiSn alloy layer 15 in advance, and then bonded by reflow to the counter electrode. .. By this manufacturing process, a junction structure having a high melting point and a high electromigration resistance can be obtained. The plot of "NiSn IMC" in FIG. 3 is obtained by plotting the correlation between the 0.1% failure time and the current density in the sample having the configuration of FIG. 4(D).
図５（Ａ）と図５（Ｂ）は、図４（Ｂ）の工程で、Ｎｉ3Ｓｎ4が成長する様子を示す顕微鏡画像である。図５（Ａ）で、２５０℃での加熱処理の開始から数十分が経過した時点で、Ｎｉ層２１が徐々に薄くなり、Ｎｉ層２１とＳｎＡｇはんだバンプ２２の界面からＮｉ3Ｓｎ4が成長していく様子がわかる。図５（Ｂ）は、２５０℃でトータル１２０分のアニールを行った後の画像である。ほぼすべてのＳｎＡｇがＮｉ3Ｓｎ4に変化している。 FIGS. 5A and 5B are microscope images showing the growth of Ni 3 Sn 4 in the process of FIG. 4B. In FIG. 5(A), when several tens of minutes have passed from the start of the heat treatment at 250° C., the Ni layer 21 gradually becomes thin, and Ni 3 Sn 4 is removed from the interface between the Ni layer 21 and the SnAg solder bump 22. You can see how it grows. FIG. 5B is an image after annealing at 250° C. for a total of 120 minutes. Almost all SnAg has changed to Ni 3 Sn 4 .
図５（Ｃ）は、図４（Ｃ）で半導体チップ４と対向するインターポーザ３のＣｕピラー１３とＳｎＡｇはんだバンプ１２を示す顕微鏡画像である。図５（Ｂ）でほぼすべてのＳｎＡｇがＮｉ3Ｓｎ4に変わったならば、ＮｉＳｎ合金層が図５（Ｃ）のＳｎＡｇはんだバンプに位置合わせされ、リフローにより接合される。
＜比較例１＞
FIG. 5C is a microscope image showing the Cu pillar 13 and the SnAg solder bump 12 of the interposer 3 facing the semiconductor chip 4 in FIG. 4C. If almost all SnAg has been changed to Ni 3 Sn 4 in FIG. 5B, the NiSn alloy layer is aligned with the SnAg solder bumps of FIG. 5C and reflow bonded.
<Comparative Example 1>
図６は、比較例１として、Ｎｉバリア層を挿入した突起電極２５を、事前の加熱処理なしにリフローで接合した接合構成を示す。図６（Ａ）で、半導体チップ４は、実施例１と同様の方法で形成された突起電極２５を有する。すなわち、電解めっき法により形成された直径２０μｍのＣｕピラー１４上に、厚さ３μｍのＮｉ層２１が形成され、厚さ７μｍに成長したＳｎＡｇはんだをリフロー処理して半球状のＳｎＡｇはんだバンプ２２を形成する。この端子構成全体を突起電極２５とする。 FIG. 6 shows, as Comparative Example 1, a bonding structure in which the protruding electrode 25 having the Ni barrier layer inserted therein is bonded by reflow without prior heat treatment. In FIG. 6A, the semiconductor chip 4 has the protruding electrode 25 formed by the same method as in the first embodiment. That is, the Ni layer 21 having a thickness of 3 μm is formed on the Cu pillar 14 having a diameter of 20 μm formed by the electrolytic plating method, and the SnAg solder grown to have a thickness of 7 μm is subjected to reflow treatment to form the hemispherical SnAg solder bumps 22. Form. The entire terminal structure is used as the protruding electrode 25.
一方、対向するチップ１００にも、半導体チップ４と同様にして、Ｃｕ端子１０３を形成し、Ｃｕ端子１０３とＳｎＡｇはんだバンプ１０２の間に、Ｎｉ層１０４を配置する。この状態で位置合わせしてリフローを行うと、図６（Ｂ）の接合構成となる。ＳｎＡｇはんだの接合温度でのＮｉＳｎの反応は遅いため、Ｃｕピラー１４とＣｕ端子１０３の上にＮｉ層２１とＮｉ層１０４がそれぞれ残り、一部にＮｉＳｎ層２１１とＮｉＳｎ層１１２が形成される。ＳｎＡｇはんだバンプ２２とＳｎＡｇはんだバンプ１０２は溶融して一体化するが、ＮｉＳｎ層２１１とＮｉＳｎ層１１２の間に、ＳｎＡｇ層１１５として残存する。 On the other hand, the Cu terminal 103 is formed on the opposing chip 100 in the same manner as the semiconductor chip 4, and the Ni layer 104 is arranged between the Cu terminal 103 and the SnAg solder bump 102. When the position is adjusted and the reflow is performed in this state, the joining configuration shown in FIG. Since the reaction of NiSn at the joining temperature of the SnAg solder is slow, the Ni layer 21 and the Ni layer 104 remain on the Cu pillar 14 and the Cu terminal 103, respectively, and the NiSn layer 211 and the NiSn layer 112 are partially formed. The SnAg solder bump 22 and the SnAg solder bump 102 are melted and integrated, but remain as the SnAg layer 115 between the NiSn layer 211 and the NiSn layer 112.
図６（Ｃ）は、図６（Ｂ）の顕微鏡画像（断面）である。ＳｎＡｇ層とＮｉ層の界面に厚さ１μｍ以下のＮｉＳｎ層が形成されているが、大部分のはんだは合金化されず、接合部の中央付近にＳｎＡｇはんだが残存している。リフロー後の冷却でＳｎＡｇは固化するが、電流密度が大きくなると発熱により軟化し、接合の信頼性が低下する。このサンプルを用いてエレクトロマイグレーション試験を行い０．１％故障率と電流密度の相関をプロットしたのが、図３の「ＳｎＡｇ接合」のマークである。 FIG. 6C is a microscope image (cross section) of FIG. 6B. A NiSn layer having a thickness of 1 μm or less is formed at the interface between the SnAg layer and the Ni layer, but most of the solder is not alloyed and the SnAg solder remains near the center of the joint. Although SnAg is solidified by cooling after the reflow, when the current density increases, the SnAg softens due to heat generation and the reliability of the bonding decreases. An electromigration test was conducted using this sample, and the correlation between the 0.1% failure rate and the current density was plotted, which is the "SnAg junction" mark in FIG.
図３において、同じ電流密度で比較した場合、ＳｎＡｇ接合で０．１％故障に至る時間は、実施例１のＮｉＳｎ接合と比較して、非常に短い。
＜比較例２＞
In FIG. 3, when compared at the same current density, the time to reach a 0.1% failure in the SnAg junction is very short as compared with the NiSn junction of Example 1.
<Comparative example 2>
図７は、比較例２として、半導体チップ４のＣｕピラー１４上にＮｉ層２１を配置し、インターポーザ３のＣｕピラー１３にはＮｉ層を配置せずに、リフロー接合した構成を示す。図７（Ａ）において、半導体チップ４の突起電極２５で、Ｃｕピラー１４とＳｎＡｇはんだバンプ２２の間にＮｉ層２１が挿入されている。実施例１及び比較例１と同様に、電解めっき法で形成された直径２０μｍのＣｕピラー１３上に、厚さ３μｍのＮｉ層２１と、厚さ７μｍのＳｎＡｇ層を形成し、リフローによるＳｎＡｇはんだバンプ２２を形成する。インターポーザ３側では、Ｃｕピラー１３上にＳｎＡｇはんだバンプ１２が形成されており、ＳｎＡｇはんだバンプ２２とＳｎＡｇはんだバンプ１２が位置合わせされてリフローで接合される。 FIG. 7 shows, as Comparative Example 2, a configuration in which the Ni layer 21 is arranged on the Cu pillar 14 of the semiconductor chip 4 and the Ni layer is not arranged on the Cu pillar 13 of the interposer 3 and reflow bonding is performed. In FIG. 7A, the Ni layer 21 is inserted between the Cu pillar 14 and the SnAg solder bump 22 at the protruding electrode 25 of the semiconductor chip 4. As in Example 1 and Comparative Example 1, a Ni layer 21 having a thickness of 3 μm and a SnAg layer having a thickness of 7 μm were formed on a Cu pillar 13 having a diameter of 20 μm formed by an electroplating method, and SnAg solder by reflow was formed. The bump 22 is formed. On the interposer 3 side, the SnAg solder bumps 12 are formed on the Cu pillars 13, and the SnAg solder bumps 22 and the SnAg solder bumps 12 are aligned and joined by reflow.
図７（Ｂ）で、リフローによりＣｕピラー１３との界面で、ＣｕＳｎ合金層１９が生成される。ＣｕＳｎ合金層１９は、Ｃｕピラー１３の界面に位置するＣｕ3Ｓｎ合金層１６と安定な構成のＣｕ6Ｓｎ5合金層１７を含む。 In FIG. 7B, the CuSn alloy layer 19 is generated at the interface with the Cu pillar 13 by reflow. The CuSn alloy layer 19 includes a Cu3Sn alloy layer 16 located at the interface of the Cu pillar 13 and a Cu6Sn5 alloy layer 17 having a stable structure.
半導体チップ４側のＣｕピラー１４上では、Ｎｉ層２１とＳｎＡｇはんだバンプ２２の界面に薄いＮｉＳｎ合金層２１１が生成されるが、ＮｉＳｎの反応速度はＣｕＳｎの反応速度に比べて遅い。その結果、接合部ではＣｕＳｎが優勢になり、ＣｕＳｎの占有率が高くなる。 On the Cu pillar 14 on the semiconductor chip 4 side, a thin NiSn alloy layer 211 is formed at the interface between the Ni layer 21 and the SnAg solder bump 22, but the reaction rate of NiSn is slower than the reaction rate of CuSn. As a result, CuSn becomes predominant at the joint, and the CuSn occupancy rate increases.
図８は、図７の接合部の状態を示す顕微鏡画像（断面）である。図８（Ａ）で、半導体チップ４側で円柱状のＣｕとバンプ状のＳｎＡｇの間にＮｉ層が配置されている。インターポーザ３側では、円柱状のＣｕ上にバンプ状のＳｎＡｇが形成されている。バンプ状のＳｎＡｇ同士を対向させ、位置合わせしてリフローで接合すると、図８（Ｂ）のように、ほとんどがＣｕＳｎ合金に変化する。半導体チップ４側のＣｕ端子の表面にＮｉ層が残存し、Ｎｉ層とＣｕＳｎ合金の界面に、厚さ１μｍ以下のＮｉＳｎ層が生成されている。このサンプルを用いてエレクトロマイグレーション試験を行い０．１％故障率と電流密度の相関をプロットしたのが、図３の「ＣｕＳｎ ＩＭＣ」のマークである。 FIG. 8 is a microscope image (cross section) showing the state of the joint portion in FIG. 7. In FIG. 8A, the Ni layer is arranged between the cylindrical Cu and the bump-shaped SnAg on the semiconductor chip 4 side. On the interposer 3 side, bump-shaped SnAg is formed on cylindrical Cu. When bump-shaped SnAgs are made to face each other, aligned, and bonded by reflow, most of them are changed to CuSn alloy as shown in FIG. 8B. The Ni layer remains on the surface of the Cu terminal on the semiconductor chip 4 side, and a NiSn layer having a thickness of 1 μm or less is formed at the interface between the Ni layer and the CuSn alloy. An electromigration test was performed using this sample, and the correlation between the 0.1% failure rate and the current density was plotted, which is the "CuSn IMC" mark in FIG.
図３の比較からわかるように、実施例１の構成では、金属間化合物層１８の５０％以上を占めるＮｉＳｎ合金層１５による高融点化により、エレクトロマイグレーション特性が向上している。リフロー接合前に加熱処理により形成された半球状のＮｉＳｎ合金層１５は、リフロー工程で対向するＳｎＡｇはんだバンプ１２と接合されると、ＳｎＡｇの溶融により半球形の突起の頂上部がＣｕピラー１３との界面近くまで到達する。その結果、ＮｉＳｎ合金層１５は、Ｃｕ6Ｓｎ5から相変化してより高融点になったＣｕ3Ｓｎと直接連結され、間にＣｕ6Ｓｎ5が介在する場合よりも接合部が高融点となる。許容される電流密度が増大し、エレクトロマイグレーション耐性が向上する。 As can be seen from the comparison of FIG. 3, in the configuration of Example 1, the electromigration characteristics are improved due to the higher melting point of the NiSn alloy layer 15 that occupies 50% or more of the intermetallic compound layer 18. When the hemispherical NiSn alloy layer 15 formed by the heat treatment before the reflow bonding is bonded to the opposing SnAg solder bumps 12 in the reflow process, the tops of the hemispherical projections become Cu pillars 13 due to the melting of SnAg. Reach near the interface. As a result, the NiSn alloy layer 15 is directly connected to Cu 3 Sn which has undergone a phase change from Cu 6 Sn 5 and has a higher melting point, and has a higher melting point than the case where Cu 6 Sn 5 is interposed therebetween. Become. The allowable current density is increased and the electromigration resistance is improved.
このような構造の接合部１０を有する半導体装置は、接合部での電流密度耐性とエレクトロマイグレーション耐性にすぐれており、接続の信頼性が向上する。 The semiconductor device having the joint portion 10 having such a structure has excellent current density resistance and electromigration resistance at the joint portion, and the connection reliability is improved.
実施例では、低温はんだ材料としてＳｎＡｇ系のはんだ材料を用い、リフロー後の高融点の金属間化合物としてＮｉＳｎを例にとって説明したが、実施形態の接合部の構成と作成方法は、ＳｎＺｎ系、ＳｎＩｎ系、ＳｎＢｉ系など、鉛（Ｐｂ）を含まない低融点のはんだ材料を用いる場合にも適用できる。また、高融点の金属間化合物としてＰｔＳｎ合金またはＣｏＳｎ合金が５０％以上を占める接合部を形成してもよい。すなわち、化学量論的にＳｎと合金を生成し、かつ生成される合金の融点がＣｕ6Ｓｎ5よりも高い、さらに望ましくは融点がＣｕ3Ｓｎよりも高い合金を用いてチップ間を接合してもよい。 In the example, the SnAg-based solder material was used as the low-temperature solder material, and NiSn was used as an example of the intermetallic compound having a high melting point after the reflow. It is also applicable to the case of using a low melting point solder material that does not contain lead (Pb), such as a lead-based or SnBi-based solder material. Alternatively, a PtSn alloy or a CoSn alloy may be used as the high-melting-point intermetallic compound to form a joint that occupies 50% or more. That is, the chips are joined using an alloy that stoichiometrically forms an alloy with Sn and the melting point of the generated alloy is higher than that of Cu 6 Sn 5 , and more preferably, the melting point is higher than that of Cu 3 Sn. May be.
実施形態では、積層構造の上側の半導体チップ４のＣｕピラー１４上にＮｉＳｎ合金バンプを形成したが、下側のインタポーザのＣｕピラー１３上にＮｉＳｎ合金バンプを形成してもよい。その場合は、リフロー接合時に半導体チップ４の側にＣｕＳｎ合金層を生成してＮｉＳｎ合金バンプと接続させる。リフロー処理時には積層の上下を逆にしてリフロー炉に搬送してもよい。 In the embodiment, the NiSn alloy bump is formed on the Cu pillar 14 of the semiconductor chip 4 on the upper side of the laminated structure, but the NiSn alloy bump may be formed on the Cu pillar 13 of the lower interposer. In that case, a CuSn alloy layer is generated on the side of the semiconductor chip 4 during the reflow bonding and connected to the NiSn alloy bump. During the reflow process, the layers may be turned upside down and conveyed to the reflow furnace.
実施形態の半導体装置は、インターポーザ３上に１つの半導体チップ４が積層された構成に限定されず、回路基板の垂直方向に３以上の半導体チップが積層された３次元実装構造にも適用される。その場合は、各半導体チップにおいて、あらかじめはんだバンプ形成のためのリフロー温度よりも高い加熱温度で、Ｃｕピラー上に半球状のＮｉＳｎ合金層を形成しておく。接合時は、半球状のＮｉＳｎ合金層を下層の半導体チップのはんだバンプに仮搭載し、リフローにより接合する。仮搭載で３層以上に積層された半導体チップを、一回のリフロー処理で接合してもよい。各層の接合部の下層側で、はんだとＣｕピラーが反応してＣｕＳｎ層が生成され、ＮｉＳｎ合金層がＣｕＳｎ層で被覆されて高融点の接合部が形成される。このような処理により、接合信頼性の高い高集積の半導体装置が実現する。 The semiconductor device of the embodiment is not limited to the configuration in which one semiconductor chip 4 is stacked on the interposer 3, and is also applied to a three-dimensional mounting structure in which three or more semiconductor chips are stacked in the vertical direction of the circuit board. .. In that case, in each semiconductor chip, a hemispherical NiSn alloy layer is previously formed on the Cu pillar at a heating temperature higher than the reflow temperature for forming the solder bumps. At the time of joining, the hemispherical NiSn alloy layer is temporarily mounted on the solder bump of the lower semiconductor chip and joined by reflow. The semiconductor chips stacked in three or more layers for temporary mounting may be joined by one reflow process. On the lower layer side of the joint portion of each layer, the solder and the Cu pillar react to generate a CuSn layer, and the NiSn alloy layer is covered with the CuSn layer to form a high melting point joint portion. By such processing, a highly integrated semiconductor device with high bonding reliability is realized.
上記では、接合対象体として半導体チップを例に説明したが、半導体チップに限らず、半導体チップを搭載したインターポーザや半導体チップを搭載した基板においても、適用可能である。 In the above description, the semiconductor chip has been described as an example of the object to be bonded, but the present invention is not limited to the semiconductor chip and can be applied to an interposer equipped with a semiconductor chip or a substrate equipped with a semiconductor chip.
以上の説明に対し、以下の付記を呈示する。
（付記１）
第１の接合対象体と、
前記第１の接合対象体の上に積層された第２の接合対象体と、
前記第１の接合対象体と前記第２の接合対象体を電気的に接続する接合部と、
を有し、
前記接合部は、前記第１の接合対象体に接続される第１接続端子と前記第２の接合対象体に接続される第２接続端子の間に位置する金属間化合物層を有し、
前記金属間化合物層は、当該金属間化合物層の体積の５０％〜７０％を占めるＮｉＳｎ合金層を有する、
ことを特徴とする電子装置。
（付記２）
前記第１の接合対象体及び前記第２の接合対象体の少なくとも１方は、半導体チップであることを特徴とする付記１に記載の電子装置。
（付記３）
前記ＮｉＳｎ合金層は半球またはバンプ型の形状を有することを特徴とする付記１または２に記載の電子装置。
（付記４）
前記金属間化合物層は、前記ＮｉＳｎ合金層を被覆して前記第１接続端子と接続されるＣｕＳｎ合金層を有することを特徴とする付記３に記載の電子装置。
（付記５）
前記ＣｕＳｎ合金層は、前記第１接続端子との界面に位置するＣｕ3Ｓｎ合金層と、前記Ｃｕ3Ｓｎ層と前記ＮｉＳｎ合金層の間に位置するＣｕ6Ｓｎ5合金層を含むことを特徴とする付記４に記載の電子装置。
（付記６）
前記ＮｉＳｎ合金層の頂上部は前記Ｃｕ3Ｓｎ合金層と接していることを特徴とする付記５に記載の電子装置。
（付記７）
前記金属間化合物層は、前記ＮｉＳｎ合金層を被覆して前記第１接続端子と接続されるＣｕＳｎ合金層を有することを特徴とする付記１に記載の電子装置。
（付記８）
前記ＮｉＳｎ合金層は、前記第２接続端子と物理的に連結していることを特徴とする付記１〜７のいずれかに記載の電子装置。
（付記９）
第１の接合対象体と第２の接合対象体がそれぞれの主面に対して垂直方向に積層された電子装置の製造方法において、
一方の接合対象体の接続端子上にＮｉ層を形成し、
前記Ｎｉ層の上に所定のリフロー温度ではんだバンプを形成し、
前記はんだバンプの形成後に、前記Ｎｉ層と前記はんだバンプを前記リフロー温度より高い温度で加熱処理して前記はんだバンプのほぼ全体をＮｉＳｎ合金層に変化させ、
前記ＮｉＳｎ合金層を、他方の接合対象体に形成されているはんだバンプに対向させてリフローにより接合する、
ことを特徴とする電子装置の製造方法。
（付記１０）
前記接合の工程で、前記第１の接合対象体の第１接続端子と前記第２の接合対象体の第２接続端子の間に金属間化合物層が生成され、前記金属間化合物層の体積の５０％〜７０％を前記ＮｉＳｎ合金層が占めることを特徴とする付記９に記載の電子装置の製造方法。
（付記１１）
前記加熱処理は、大気中での第１加熱処理と、還元雰囲気中での第２加熱処理を含むことを特徴とする付記９または１０に記載の電子装置の製造方法。
（付記１２）
前記リフローにより接合する工程は、前記加熱処理の温度よりも低い温度で行われることを特徴とする付記９〜１１のいずれかに記載の電子装置の製造方法。
In addition to the above explanation, the following notes are presented.
(Appendix 1)
A first object to be joined,
A second bonding target stacked on the first bonding target;
A joint for electrically connecting the first object to be joined and the second object to be joined;
Have
The bonding portion has an intermetallic compound layer located between a first connection terminal connected to the first bonding target and a second connection terminal connected to the second bonding target,
The intermetallic compound layer has a NiSn alloy layer that occupies 50% to 70% of the volume of the intermetallic compound layer,
An electronic device characterized by the above.
(Appendix 2)
The electronic device according to appendix 1, wherein at least one of the first bonding target and the second bonding target is a semiconductor chip.
(Appendix 3)
3. The electronic device according to appendix 1 or 2, wherein the NiSn alloy layer has a hemispherical shape or a bump type shape.
(Appendix 4)
The electronic device according to appendix 3, wherein the intermetallic compound layer includes a CuSn alloy layer that covers the NiSn alloy layer and is connected to the first connection terminal.
(Appendix 5)
The CuSn alloy layer includes a Cu 3 Sn alloy layer located at an interface with the first connection terminal and a Cu 6 Sn 5 alloy layer located between the Cu 3 Sn layer and the NiSn alloy layer. The electronic device according to appendix 4.
(Appendix 6)
6. The electronic device according to appendix 5, wherein the top of the NiSn alloy layer is in contact with the Cu 3 Sn alloy layer.
(Appendix 7)
The electronic device according to appendix 1, wherein the intermetallic compound layer includes a CuSn alloy layer that covers the NiSn alloy layer and is connected to the first connection terminal.
(Appendix 8)
The electronic device according to any one of appendices 1 to 7, wherein the NiSn alloy layer is physically connected to the second connection terminal.
(Appendix 9)
In a method of manufacturing an electronic device, in which a first bonding target and a second bonding target are stacked in a direction perpendicular to respective main surfaces,
Forming a Ni layer on the connection terminal of one of the joining objects,
Forming solder bumps on the Ni layer at a predetermined reflow temperature,
After the formation of the solder bumps, the Ni layer and the solder bumps are heat-treated at a temperature higher than the reflow temperature to change almost all of the solder bumps into a NiSn alloy layer,
The NiSn alloy layer is opposed to the solder bump formed on the other bonding target and bonded by reflow,
A method of manufacturing an electronic device, comprising:
(Appendix 10)
In the step of joining, an intermetallic compound layer is generated between the first connecting terminal of the first joining object and the second connecting terminal of the second joining object, and a volume of the intermetallic compound layer is generated. 10. The method for manufacturing an electronic device according to appendix 9, wherein the NiSn alloy layer occupies 50% to 70%.
(Appendix 11)
11. The method for manufacturing an electronic device according to appendix 9 or 10, wherein the heat treatment includes a first heat treatment in the atmosphere and a second heat treatment in a reducing atmosphere.
(Appendix 12)
The method of manufacturing an electronic device according to any one of appendices 9 to 11, wherein the step of joining by reflow is performed at a temperature lower than the temperature of the heat treatment.
１ 半導体装置（電子装置）
２ 回路基板
３ インターポーザ（第１の接合対象体）
４ 半導体チップ（第２の接合対象体）
１０ 接合部
１３、１４ Ｃｕピラー（端子）
１５ ＮｉＳｎ合金層
１６ Ｃｕ3Ｓｎ合金層
１７ Ｃｕ6Ｓｎ5合金層
１８ 金属間化合物層
１９ ＣｕＳｎ合金層
２５ 突起電極
1 Semiconductor device (electronic device)
2 circuit board 3 interposer (first object to be joined)
4 Semiconductor chips (second bonding target)
10 Joints 13 and 14 Cu pillar (terminal)
15 NiSn alloy layer 16 Cu 3 Sn alloy layer 17 Cu 6 Sn 5 alloy layer 18 Intermetallic compound layer 19 CuSn alloy layer 25 Projection electrode
Claims (7)
前記第１の接合対象体の上に積層された第２の接合対象体と、
前記第１の接合対象体と前記第２の接合対象体を電気的に接続する接合部と、
を有し、
前記接合部は、前記第１の接合対象体の第１接続端子と前記第２の接合対象体の第２接続端子の間に位置する金属間化合物層を有し、
前記金属間化合物層は、当該金属間化合物層の体積の５０％〜７０％を占めるＮｉＳｎ合金層を有し、
前記ＮｉＳｎ合金層は半球またはバンプ型の形状を有することを特徴とする電子装置。 A first object to be joined,
A second bonding target stacked on the first bonding target;
A joint for electrically connecting the first object to be joined and the second object to be joined;
Have
The joining portion has an intermetallic compound layer located between the first connection terminal of the first joining object and the second connection terminal of the second joining object,
The intermetallic compound layer, have a NiSn alloy layer occupying 50% to 70% of the volume of the intermetallic compound layer,
The electronic device, wherein the NiSn alloy layer has a hemispherical shape or a bump shape .
一方の接合対象体の接続端子上にＮｉ層を形成し、
前記Ｎｉ層の上に所定のリフロー温度ではんだバンプを形成し、
前記はんだバンプの形成後に、前記Ｎｉ層と前記はんだバンプを前記リフロー温度より高い温度で加熱処理して前記はんだバンプのほぼ全体をＮｉＳｎ合金層に変化させ、
前記ＮｉＳｎ合金層を、他方の半導体チップに形成されているはんだバンプに対向させてリフローにより接合する、
ことを特徴とする電子装置の製造方法。 In a method of manufacturing an electronic device, in which a first bonding target and a second bonding target are stacked in a direction perpendicular to respective main surfaces,
Forming a Ni layer on the connection terminal of one of the joining objects,
Forming solder bumps on the Ni layer at a predetermined reflow temperature,
After the formation of the solder bumps, the Ni layer and the solder bumps are heat-treated at a temperature higher than the reflow temperature to change almost all of the solder bumps into a NiSn alloy layer,
The NiSn alloy layer is opposed to the solder bump formed on the other semiconductor chip and joined by reflow,
A method of manufacturing an electronic device, comprising:
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