JP6716403B2 - Laminated wafer processing method - Google Patents

Laminated wafer processing method Download PDF

Info

Publication number
JP6716403B2
JP6716403B2 JP2016176373A JP2016176373A JP6716403B2 JP 6716403 B2 JP6716403 B2 JP 6716403B2 JP 2016176373 A JP2016176373 A JP 2016176373A JP 2016176373 A JP2016176373 A JP 2016176373A JP 6716403 B2 JP6716403 B2 JP 6716403B2
Authority
JP
Japan
Prior art keywords
silicon substrate
cutting
laminated wafer
cutting blade
glass substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016176373A
Other languages
Japanese (ja)
Other versions
JP2018041896A (en
Inventor
巻子 大前
巻子 大前
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Corp filed Critical Disco Corp
Priority to JP2016176373A priority Critical patent/JP6716403B2/en
Priority to TW106126224A priority patent/TWI729180B/en
Priority to KR1020170111223A priority patent/KR102333519B1/en
Priority to CN201710769441.1A priority patent/CN107808821B/en
Publication of JP2018041896A publication Critical patent/JP2018041896A/en
Application granted granted Critical
Publication of JP6716403B2 publication Critical patent/JP6716403B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304Mechanical treatment, e.g. grinding, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/68Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
    • H01L21/681Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Description

本発明は、積層ウェーハを分割予定ラインに沿って分割する積層ウェーハの加工方法に関する。 The present invention relates to a method for processing a laminated wafer in which the laminated wafer is divided along a dividing line.

従来、積層ウェーハとしてはシリコン基板の表面にガラス基板を樹脂で接着したものが知られており、この種の積層ウェーハの加工方法として超音波ブレードで切削する方法が提案されている(例えば、特許文献1参照)。特許文献1に記載の加工方法では、シリコン基板の裏面に保護テープが貼着され、ガラス基板を上方に向けた状態でチャックテーブルに保護テープ側が保持される。そして、撮像手段でガラス基板を透過してシリコン基板の表面の分割予定ラインが検出されてアライメントされ、分割予定ラインに沿って超音波ブレードでガラス基板及びシリコン基板が切削される。 Conventionally, as a laminated wafer, one in which a glass substrate is adhered to the surface of a silicon substrate with a resin is known, and a method of cutting with an ultrasonic blade has been proposed as a method of processing a laminated wafer of this type (for example, patents Reference 1). In the processing method described in Patent Document 1, a protective tape is attached to the back surface of the silicon substrate, and the protective tape side is held on the chuck table with the glass substrate facing upward. Then, the image division means transmits the glass substrate, detects a predetermined dividing line on the surface of the silicon substrate, aligns it, and cuts the glass substrate and the silicon substrate with an ultrasonic blade along the dividing line.

特開2007−081264号公報JP, 2007-081264, A

ところで、積層ウェーハのシリコン基板の裏面側に金属膜や梨地面等が形成されたものが存在している。金属膜や梨地面は赤外線を通し難い不透過層であるため、シリコン基板を上方に向けた状態では赤外線カメラを用いたアライメントができず、特許文献1の加工方法のように積層ウェーハをガラス基板側から切削する必要がある。しかしながら、シリコン基板の裏面に金属膜が形成されていると金属バリが発生し、シリコン基板の裏面に梨地面が形成されていると裏面チッピングが悪化したりして、分割後のチップに不良が発生し易くなるという不具合が生じていた。 By the way, there is a laminated wafer in which a metal film, a matte surface or the like is formed on the back surface side of a silicon substrate. Since the metal film or the matte surface is an impermeable layer that does not easily transmit infrared rays, alignment using an infrared camera cannot be performed with the silicon substrate facing upward, and the laminated wafer is used as a glass substrate as in the processing method of Patent Document 1. Need to cut from the side. However, when a metal film is formed on the back surface of the silicon substrate, metal burrs are generated, and when a satin is formed on the back surface of the silicon substrate, back surface chipping is aggravated. There is a problem that it tends to occur.

本発明はかかる点に鑑みてなされたものであり、不透過層が形成された積層ウェーハを良好に分割することができる積層ウェーハの加工方法を提供することを目的の1つとする。 The present invention has been made in view of the above points, and an object of the present invention is to provide a method for processing a laminated wafer capable of favorably dividing the laminated wafer having an opaque layer formed thereon.

本発明の一態様の積層ウェーハの加工方法は、シリコン基板の表面に複数の分割予定ラインによって区画されたデバイスが複数形成されたシリコン基板の該表面側に樹脂でガラス基板が接着された積層ウェーハの加工方法であって、シリコン基板の裏面には赤外線が透過しにくい不透過層が形成され、該ガラス基板側に保護テープが貼着された積層ウェーハの該保護テープを介して該ガラス基板側を切削装置のチャックテーブル上面に載置する載置ステップと、該載置ステップを実施した後に、該切削装置の切削ブレードで該複数のデバイスが形成されていない外周余剰領域の該不透過層を切削して除去しシリコン基板を露出させる外周余剰領域シリコン基板露出ステップと、該外周余剰領域シリコン基板露出ステップを実施した後に、該外周余剰領域の露出したシリコン基板上に赤外線カメラを位置づけて該シリコン基板を透過して該表面側の分割予定ラインを検出してアライメントを行うアライメントステップと、該アライメントステップを実施した後に、該積層ウェーハの該シリコン基板側から第1切削ブレードを該樹脂の途中まで切り込み、該シリコン基板を該分割予定ラインに沿って分割する第1切削ステップと、該第1切削ステップを実施した後に、該第1切削ステップで切削した溝に沿って、第2切削ブレードを該保護テープの途中まで切り込み、該ガラス基板を該分割予定ラインに沿って分割する第2切削ステップと、を備える。 A method for processing a laminated wafer according to one aspect of the present invention is a laminated wafer in which a glass substrate is bonded with a resin on the surface side of a silicon substrate on which a plurality of devices divided by a plurality of dividing lines are formed on the surface of the silicon substrate. In the processing method according to the above, an impermeable layer that does not easily transmit infrared rays is formed on the back surface of the silicon substrate, and the glass substrate side is provided with a protective tape on the glass substrate side through the protective tape. Is placed on the chuck table upper surface of the cutting device, and after carrying out the placing step, the impermeable layer in the peripheral excess area where the plurality of devices are not formed by the cutting blade of the cutting device. After performing the outer peripheral excess area silicon substrate exposing step of cutting and removing to expose the silicon substrate and the outer peripheral excess area silicon substrate exposing step, the infrared camera is positioned on the exposed silicon substrate of the outer peripheral redundant area to perform the silicon exposure. An alignment step of detecting a planned dividing line on the front surface side through the substrate to perform alignment, and after performing the alignment step, a first cutting blade from the silicon substrate side of the laminated wafer to the middle of the resin A first cutting step of cutting and dividing the silicon substrate along the dividing line; and a second cutting blade along the groove cut in the first cutting step after performing the first cutting step. A second cutting step of cutting the protective tape halfway and dividing the glass substrate along the dividing line.

この構成によれば、積層ウェーハのシリコン基板の裏面を覆う不透過層のうち、デバイスが形成されていない外周余剰領域が除去されてシリコン基板が部分的に露出される。この露出したシリコン基板に赤外線カメラを位置づけることで、シリコン基板を透過した赤外線によってシリコン基板の表面側の分割予定ラインが検出されてアライメントが実施される。また、シリコン基板の裏面の不透過層側から切り込まれるため、バリが生じ難くなると共に裏面チッピングが生じ難くなっている。よって、不透過層が形成された積層ウェーハを分割予定ラインに沿って良好に分割することができる。 According to this structure, in the impermeable layer that covers the back surface of the silicon substrate of the laminated wafer, the peripheral excess region where the device is not formed is removed, and the silicon substrate is partially exposed. By positioning the infrared camera on the exposed silicon substrate, the planned division line on the front surface side of the silicon substrate is detected by the infrared light transmitted through the silicon substrate, and alignment is performed. In addition, since the silicon substrate is cut from the back surface of the non-transmissive layer side, burrs are less likely to occur and back surface chipping is less likely to occur. Therefore, the laminated wafer on which the impermeable layer is formed can be favorably divided along the dividing line.

本発明によれば、シリコン基板の裏面の不透過層のうち外周余剰領域を除去してアライメントを可能にし、シリコン基板の裏面の不透過層側から切り込むことで、不透過層に起因した不具合を解消しつつ積層ウェーハを良好に分割することができる。 According to the present invention, by removing the outer peripheral surplus region of the impermeable layer on the back surface of the silicon substrate to enable alignment, and by cutting from the impermeable layer side of the back surface of the silicon substrate, the problem caused by the impermeable layer is eliminated. The laminated wafer can be satisfactorily divided while being solved.

本実施の形態の積層ウェーハの分解斜視図である。It is an exploded perspective view of the laminated wafer of this embodiment. 比較例の積層ウェーハの加工方法の説明図である。It is explanatory drawing of the processing method of the laminated wafer of a comparative example. 本実施の形態の載置ステップの一例を示す図である。It is a figure which shows an example of the mounting step of this Embodiment. 本実施の形態の外周余剰領域シリコン基板露出ステップの一例を示す図である。It is a figure which shows an example of the outer periphery excess area|region silicon substrate exposure step of this Embodiment. 本実施の形態のアライメントステップの一例を示す図である。It is a figure which shows an example of the alignment step of this Embodiment. 本実施の形態の第1切削ステップの一例を示す図である。It is a figure which shows an example of the 1st cutting step of this Embodiment. 本実施の形態の第2切削ステップの一例を示す図である。It is a figure which shows an example of the 2nd cutting step of this Embodiment.

以下、添付図面を参照して、本実施の形態の積層ウェーハの加工方法について説明する。先ず、加工対象となる積層ウェーハについて説明する。図1は、本実施の形態の積層ウェーハの分解斜視図である。図2は、比較例の積層ウェーハの加工方法の説明図である。 Hereinafter, a method for processing a laminated wafer according to the present embodiment will be described with reference to the accompanying drawings. First, the laminated wafer to be processed will be described. FIG. 1 is an exploded perspective view of the laminated wafer of this embodiment. FIG. 2 is an explanatory diagram of a method for processing a laminated wafer of a comparative example.

図1に示すように、積層ウェーハWは、シリコン基板W1の表面11側にガラス基板W2を透明な樹脂13(図3参照)で接着して形成されている。シリコン基板W1の表面11には、複数の分割予定ラインLが格子状に配置され、分割予定ラインLによって区画された複数のデバイスDが形成されている。シリコン基板W1の表面11は、デバイスDが形成されたデバイス領域A1と、デバイス領域A1の周囲でデバイスDが形成されていない外周余剰領域A2とに分かれている。また、シリコン基板W1の裏面12には、金属層や梨地面等のように赤外線を通し難い不透過層14が形成されている。 As shown in FIG. 1, the laminated wafer W is formed by bonding a glass substrate W2 to the front surface 11 side of a silicon substrate W1 with a transparent resin 13 (see FIG. 3). On the front surface 11 of the silicon substrate W1, a plurality of planned dividing lines L are arranged in a grid pattern, and a plurality of devices D partitioned by the planned dividing lines L are formed. The surface 11 of the silicon substrate W1 is divided into a device region A1 in which the device D is formed and an outer peripheral excess region A2 in which the device D is not formed around the device region A1. Further, on the back surface 12 of the silicon substrate W1, there is formed an opaque layer 14 such as a metal layer or a satin-finished surface, which makes it difficult for infrared rays to pass therethrough.

図2Aの比較例に示すように、通常、このように構成された積層ウェーハWは、シリコン基板W1の裏面12が不透過層14で覆われているため、ガラス基板W2側から分割予定ラインL(図1参照)に沿って加工される。この方法では、積層ウェーハWのガラス基板W2側を上方に向けた状態で、リングフレームFに貼着された保護テープTに積層ウェーハWのシリコン基板W1側が貼着される。また、ガラス基板W2用の切削ブレード39が超音波振動されることで、ガラス基板W2とシリコン基板W1が切削ブレード39で分割予定ラインLに沿って一緒に超音波切削される。 As shown in the comparative example of FIG. 2A, since the back surface 12 of the silicon substrate W1 is usually covered with the impermeable layer 14 in the laminated wafer W thus configured, the planned dividing line L from the glass substrate W2 side. (See FIG. 1). In this method, the silicon substrate W1 side of the laminated wafer W is attached to the protective tape T attached to the ring frame F with the glass substrate W2 side of the laminated wafer W facing upward. Further, the cutting blade 39 for the glass substrate W2 is ultrasonically vibrated, so that the glass substrate W2 and the silicon substrate W1 are ultrasonically cut together by the cutting blade 39 along the planned dividing line L.

ところで、積層ウェーハWは切削ブレード39によってダウンカットされているため、シリコン基板W1の裏面12の不透過層14が悪化し易くなっている。このため、超音波切削によって切削ブレード39に対するシリコン基板W1の切削抵抗が低下されているが、シリコン基板W1の不透過層14のバリやチッピング等を抑えることができない。超音波切削でガラス基板W2とシリコン基板W1を一度に加工する代わりに、ガラス基板W2とシリコン基板W1とを個別に加工することも考えられるが、このように2段階に分けたステップカットであっても不透過層14の悪化を防止できない。 By the way, since the laminated wafer W is down-cut by the cutting blade 39, the impermeable layer 14 on the back surface 12 of the silicon substrate W1 is easily deteriorated. For this reason, the cutting resistance of the silicon substrate W1 with respect to the cutting blade 39 is reduced by ultrasonic cutting, but burrs and chipping of the impermeable layer 14 of the silicon substrate W1 cannot be suppressed. It is possible to process the glass substrate W2 and the silicon substrate W1 individually instead of processing the glass substrate W2 and the silicon substrate W1 at a time by ultrasonic cutting, but this is a step cut divided into two stages. However, the deterioration of the impermeable layer 14 cannot be prevented.

例えば、図2Bの図示左側に示すように、シリコン基板W1の裏面12に不透過層14として金属膜15が形成されていると、シリコン基板W1の金属膜15の切削によって分割後のチップに金属バリ16が発生する。金属バリ16によってチップが不良になると共に、金属バリ16が保護テープTに食い込んでチップが剥離できなくなる。また、図2Bの図示右側に示すように、シリコン基板W1の裏面12に不透過層14として梨地面17が形成されていると、シリコン基板W1の梨地面17と保護テープTの貼着面積が減少して貼着力が弱くなり、シリコン基板W1の裏面チッピングが悪化してしまう。 For example, as shown on the left side of FIG. 2B, when the metal film 15 is formed as the impermeable layer 14 on the back surface 12 of the silicon substrate W1, the metal film 15 of the silicon substrate W1 is cut so that the divided chips are metalized. The burr 16 is generated. The chip becomes defective due to the metal burr 16 and the metal burr 16 bites into the protective tape T so that the chip cannot be peeled off. Further, as shown on the right side of FIG. 2B, when the matte surface 17 is formed as the impermeable layer 14 on the back surface 12 of the silicon substrate W1, the adhesion area of the matte surface 17 of the silicon substrate W1 and the protective tape T becomes. The adhesive force is reduced to weaken the adhesion, and the back surface chipping of the silicon substrate W1 is deteriorated.

また、特にシリコン基板W1が薄く(数十μm)形成されている場合には、シリコン基板W1に裏面チッピングが生じると共にクラックが伸長して、分割後のチップが破損してしまっていた。このように、シリコン基板W1の裏面12に不透過層14が形成される場合には、積層ウェーハWをガラス基板W2側から切削すると分割後のチップが不良になり易くなる。一方で、積層ウェーハWを表裏反転させてシリコン基板W1側から切削しようとすると、赤外線カメラによる撮像が不透過層14によって遮られるため、分割予定ラインLを検出することができず、アライメントを実施することができない。 Further, especially when the silicon substrate W1 is formed thin (several tens of μm), backside chipping occurs in the silicon substrate W1 and cracks extend and the chip after division is damaged. As described above, when the impermeable layer 14 is formed on the back surface 12 of the silicon substrate W1, cutting the laminated wafer W from the glass substrate W2 side tends to cause defective chips after division. On the other hand, when the laminated wafer W is turned upside down and it is attempted to cut from the silicon substrate W1 side, the imaging by the infrared camera is blocked by the opaque layer 14, so the planned dividing line L cannot be detected and alignment is performed. Can not do it.

そこで、本実施の形態の積層ウェーハWの加工方法では、シリコン基板W1の裏面12の不透過層14のうち外周余剰領域A2に相当する箇所を除去してアライメントを可能にし(図5参照)、シリコン基板W1の裏面12側から分割予定ラインLに沿って切削するようにしている(図6及び図7参照)。これにより、バリや裏面チッピングの発生を抑えて、積層ウェーハWを分割予定ラインLに沿って良好に分割することが可能になっている。なお、本実施の形態では、不透過層14として金属膜15や梨地面17が形成された積層ウェーハWを加工する構成にしたが、この構成に限定されない。本実施の形態の積層ウェーハWの加工方法は、金属膜15や梨地面17以外の不透過層14、すなわちシリコン基板W1の裏面12で赤外線の透過量を減少させる不透過層14が形成された積層ウェーハWに対しても有効である。 Therefore, in the method for processing the laminated wafer W according to the present embodiment, the portion corresponding to the outer peripheral excess area A2 in the impermeable layer 14 on the back surface 12 of the silicon substrate W1 is removed to enable alignment (see FIG. 5). The silicon substrate W1 is cut along the planned dividing line L from the back surface 12 side (see FIGS. 6 and 7). As a result, it is possible to suppress the occurrence of burrs and backside chipping and to divide the laminated wafer W well along the dividing line L. In this embodiment, the laminated wafer W on which the metal film 15 and the matte surface 17 are formed as the impermeable layer 14 is processed, but the present invention is not limited to this structure. In the method for processing the laminated wafer W according to the present embodiment, the non-transmissive layer 14 other than the metal film 15 and the satin-finished surface 17, that is, the non-transmissive layer 14 that reduces the amount of infrared rays transmitted through the back surface 12 of the silicon substrate W1 is formed. It is also effective for the laminated wafer W.

以下、図3から図7を参照して、積層ウェーハの加工方法について詳細に説明する。図3は本実施の形態の載置ステップ、図4は本実施の形態の外周余剰領域シリコン基板露出ステップ、図5は本実施の形態のアライメントステップ、図6は本実施の形態の第1切削ステップ、図7は本実施の形態の第2切削ステップのそれぞれ一例を示す図である。 Hereinafter, a method for processing a laminated wafer will be described in detail with reference to FIGS. 3 to 7. 3 is a placing step of the present embodiment, FIG. 4 is a step of exposing a peripheral surplus region silicon substrate of the present embodiment, FIG. 5 is an alignment step of the present embodiment, and FIG. 6 is a first cutting of the present embodiment. FIG. 7 is a diagram showing an example of each of the second cutting steps of the present embodiment.

図3に示すように、切削装置の稼働前に載置ステップが実施される。載置ステップでは、リングフレームFに支持された積層ウェーハWがトリミング用の切削装置(不図示)に搬入される。積層ウェーハWは、リングフレームFに貼着された保護テープTが積層ウェーハWのガラス基板W2に貼着され、保護テープTを介してガラス基板W2側が切削装置のチャックテーブル31の上面に載置される。このとき、積層ウェーハWの中心がチャックテーブル31の回転軸に一致するようにして、積層ウェーハWが保護テープTを介してチャックテーブル31に吸引保持される。 As shown in FIG. 3, the mounting step is performed before the cutting device is operated. In the mounting step, the laminated wafer W supported by the ring frame F is carried into a cutting device (not shown) for trimming. In the laminated wafer W, the protective tape T adhered to the ring frame F is adhered to the glass substrate W2 of the laminated wafer W, and the glass substrate W2 side is placed on the chuck table 31 of the cutting device through the protective tape T. To be done. At this time, the laminated wafer W is suction-held on the chuck table 31 via the protective tape T such that the center of the laminated wafer W coincides with the rotation axis of the chuck table 31.

図4に示すように、載置ステップが実施された後に外周余剰領域シリコン基板露出ステップが実施される。外周余剰領域シリコン基板露出ステップでは、複数のデバイスD(図1参照)が形成されていない外周余剰領域A2にトリミング用の切削ブレード32が位置付けられ、切削ブレード32によって不透過層14が切り込まれる。続いて、切削ブレード32に対してチャックテーブル31が回転することで、外周余剰領域A2から不透過層14が除去されて積層ウェーハWの外周に沿って段部21が形成される。不透過層14が部分的に除去されることでシリコン基板W1が部分的に露出される。 As shown in FIG. 4, after the placing step is performed, the outer peripheral excess region silicon substrate exposing step is performed. In the outer peripheral excess region silicon substrate exposing step, the cutting blade 32 for trimming is positioned in the outer peripheral excess region A2 where the plurality of devices D (see FIG. 1) are not formed, and the impermeable layer 14 is cut by the cutting blade 32. .. Then, by rotating the chuck table 31 with respect to the cutting blade 32, the impermeable layer 14 is removed from the outer peripheral excess area A2, and the step portion 21 is formed along the outer periphery of the laminated wafer W. By partially removing the impermeable layer 14, the silicon substrate W1 is partially exposed.

この場合、トリミング用の切削ブレード32としては、金属層等の不透過層14で目詰まりせず、段部21の表面粗さを出来る限り滑らかすることができるものが好ましい。また、トリミング用の切削ブレード32の先端形状が平坦であるため、不透過層14を除去した段部底面22が平坦に形成されている。このように、シリコン基板W1の裏面12側からデバイス領域A1の不透過層14を残して、外周余剰領域A2の不透過層14が全周に亘って除去されて、アライメントステップにおける赤外線カメラ36(図5参照)による赤外線の透過領域が形成されている。 In this case, as the cutting blade 32 for trimming, it is preferable that the cutting blade 32 does not become clogged with the impermeable layer 14 such as a metal layer and the surface roughness of the step portion 21 can be made as smooth as possible. Further, since the cutting blade 32 for trimming has a flat tip shape, the stepped portion bottom surface 22 from which the impermeable layer 14 is removed is formed flat. In this manner, the opaque layer 14 in the device area A1 is left from the back surface 12 side of the silicon substrate W1 and the opaque layer 14 in the outer peripheral excess area A2 is removed over the entire circumference, so that the infrared camera 36 (in the alignment step) ( An infrared transmitting region is formed by (see FIG. 5).

図5Aに示すように、外周余剰領域シリコン基板露出ステップが実施された後にアライメントステップが実施される。アライメントステップでは、トリミング用の切削装置から分割用の切削装置(不図示)に積層ウェーハWが搬入されて、シリコン基板W1側を上方に向けた状態で保護テープTを介してガラス基板W2側がチャックテーブル35の上面に保持される。外周余剰領域A2の露出したシリコン基板W1の上方に赤外線カメラ36が位置付けられて、シリコン基板W1の段部21が撮像される。このとき、赤外線カメラ36からシリコン基板W1の段部21に向けて赤外線が照射され、シリコン基板W1を透過して表面11で反射した反射光が赤外線カメラ36に取り込まれることで撮像画像が生成される。 As shown in FIG. 5A, the alignment step is performed after the peripheral excess area silicon substrate exposing step is performed. In the alignment step, the laminated wafer W is loaded from the cutting device for trimming to the cutting device for division (not shown), and the glass substrate W2 side is chucked via the protective tape T with the silicon substrate W1 side facing upward. It is held on the upper surface of the table 35. The infrared camera 36 is positioned above the exposed silicon substrate W1 in the peripheral excess area A2, and the stepped portion 21 of the silicon substrate W1 is imaged. At this time, infrared rays are emitted from the infrared camera 36 toward the stepped portion 21 of the silicon substrate W1, and the reflected light that has passed through the silicon substrate W1 and reflected by the surface 11 is captured by the infrared camera 36 to generate a captured image. It

図5Bに示すように、分割予定ラインLはシリコン基板W1の表面全体を横切るように延在しているため、不透過層14が除去された段部21の真下の分割予定ラインLが撮像される。このとき、段部底面22が平坦かつ滑らかに形成されているため、段部底面22での赤外線の散乱が抑えられた状態でシリコン基板W1を透過して表面11(図5A参照)側の分割予定ラインLが検出される。この分割予定ラインLの撮像画像に基づいて、シリコン基板W1用の第1切削ブレード37の幅方向の中心位置が分割予定ラインLの幅方向の中心位置に位置づけられるようにアライメントが実施される。 As shown in FIG. 5B, since the planned division line L extends across the entire surface of the silicon substrate W1, the planned division line L directly below the step portion 21 from which the opaque layer 14 is removed is imaged. It At this time, since the bottom surface 22 of the step portion is formed flat and smooth, the silicon substrate W1 is transmitted while the infrared ray scattering on the bottom surface 22 of the step portion is suppressed, and the surface 11 (see FIG. 5A) side is divided. The scheduled line L is detected. Based on the captured image of the planned division line L, the alignment is performed so that the center position of the first cutting blade 37 for the silicon substrate W1 in the width direction is located at the center position of the planned division line L in the width direction.

図6に示すように、アライメントステップが実施された後に第1切削ステップが実施される。第1切削ステップでは、シリコン基板W1用の第1切削ブレード37によって積層ウェーハWの上段のシリコン基板W1が分割される。第1切削ブレード37としては、シリコン切削に適したブレードが選択され、例えば、砥粒の粒径が細かい電鋳ブレードが使用される。積層ウェーハWの径方向外側で第1切削ブレード37が分割予定ラインL(図1参照)に位置けられると、シリコン基板W1の下方の樹脂13の途中まで切り込み可能な深さに第1切削ブレード37が降ろされ、この第1切削ブレード37に対してチャックテーブル35が切削送りされる。 As shown in FIG. 6, the first cutting step is performed after the alignment step is performed. In the first cutting step, the upper silicon substrate W1 of the laminated wafer W is divided by the first cutting blade 37 for the silicon substrate W1. A blade suitable for silicon cutting is selected as the first cutting blade 37, and for example, an electroformed blade having fine abrasive grains is used. When the first cutting blade 37 is positioned on the planned dividing line L (see FIG. 1) on the outer side of the laminated wafer W in the radial direction, the first cutting blade 37 has a depth at which the resin 13 below the silicon substrate W1 can be cut into the middle thereof. 37 is lowered and the chuck table 35 is cut and fed to the first cutting blade 37.

これにより、第1切削ブレード37で積層ウェーハWのシリコン基板W1側から樹脂13の途中まで切り込まれ、分割予定ラインL(図5B参照)に沿ってシリコン基板W1が分割される。この切削送りが繰り返されることで、シリコン基板W1が全ての分割予定ラインLに沿って切削され、積層ウェーハWの上段のシリコン基板W1に格子状の溝23が形成される。また、第1切削ブレード37がガラス基板W2を切り込まずにシリコン基板W1だけを分割するため、第1切削ブレード37に目潰れ等が生じ難くなってシリコン基板W1に対する切削性能の低下が抑えられている。 As a result, the first cutting blade 37 cuts the laminated wafer W from the silicon substrate W1 side to the middle of the resin 13, and divides the silicon substrate W1 along the division line L (see FIG. 5B). By repeating this cutting feed, the silicon substrate W1 is cut along all the planned dividing lines L, and the lattice-shaped grooves 23 are formed in the upper silicon substrate W1 of the laminated wafer W. Further, since the first cutting blade 37 divides only the silicon substrate W1 without cutting the glass substrate W2, the first cutting blade 37 is less likely to be crushed and the deterioration of the cutting performance for the silicon substrate W1 is suppressed. ing.

また、積層ウェーハWが第1切削ブレード37で不透過層14側からダウンカットで切り込まれるため、不透過層14を切削することに起因した不具合を抑えることができる。すなわち、不透過層14が金属膜であっても、不透過層14の真下のシリコン基板W1によって金属膜の変形が抑えられて金属バリが生じ難くなっている。また、不透過層14が梨地面であっても、梨地面が積層ウェーハWの上面に位置しているため、積層ウェーハWの下面に梨地面が位置する場合のようにチッピングが悪化することがない。このように、シリコン基板W1に不透過層14が形成されていても、金属バリやチッピング等の不良要因が抑えられる。 Further, since the laminated wafer W is cut by the first cutting blade 37 from the opaque layer 14 side by down-cutting, it is possible to suppress a defect caused by cutting the opaque layer 14. That is, even if the opaque layer 14 is a metal film, the deformation of the metal film is suppressed by the silicon substrate W1 directly below the opaque layer 14, and a metal burr is less likely to occur. Even if the impermeable layer 14 is a matte surface, since the matte surface is located on the upper surface of the laminated wafer W, chipping may be worse as in the case where the matte surface is located on the lower surface of the laminated wafer W. Absent. Thus, even if the impermeable layer 14 is formed on the silicon substrate W1, the cause of defects such as metal burr and chipping can be suppressed.

図7に示すように、第1切削ステップが実施された後に第2切削ステップが実施される。第2切削ステップでは、ガラス基板W2用の第2切削ブレード38によって積層ウェーハWの下段のガラス基板W2が分割される。第2切削ブレード38としては、ガラス切削に適したブレードが選択され、例えば、第1切削ブレード37(図6参照)よりも砥粒の粒径が粗く、且つ幅が狭いレジンブレードが使用される。積層ウェーハWの径方向外側で第2切削ブレード38がシリコン基板W1上の溝23に位置付けられると、ガラス基板W2の下方の保護テープTの途中まで切り込み可能な深さに第2切削ブレード38が降ろされ、この第2切削ブレード38に対してチャックテーブル35が切削送りされる。 As shown in FIG. 7, the second cutting step is performed after the first cutting step is performed. In the second cutting step, the lower glass substrate W2 of the laminated wafer W is divided by the second cutting blade 38 for the glass substrate W2. A blade suitable for glass cutting is selected as the second cutting blade 38, and, for example, a resin blade having a smaller abrasive grain size and a narrower width than the first cutting blade 37 (see FIG. 6) is used. .. When the second cutting blade 38 is positioned in the groove 23 on the silicon substrate W1 on the outer side in the radial direction of the laminated wafer W, the second cutting blade 38 is cut to a depth at which the protective tape T below the glass substrate W2 can be cut halfway. The chuck table 35 is lowered and the chuck table 35 is cut and fed to the second cutting blade 38.

これにより、第2切削ブレード38で積層ウェーハWが保護テープTの途中まで切り込まれ、シリコン基板W1の溝23(分割予定ラインL)に沿ってガラス基板W2が分割される。この切削送りが繰り返されることで、ガラス基板W2が全ての分割予定ラインLに沿って切削され、積層ウェーハWが個々のチップに分割される。また、第2切削ブレード38が第1切削ブレード37よりも幅狭に形成されているため、シリコン基板W1を粒径の粗い第2切削ブレード38で傷付けることなくガラス基板W2だけを良好に切削することが可能になっている。 As a result, the laminated wafer W is cut in the middle of the protective tape T by the second cutting blade 38, and the glass substrate W2 is divided along the groove 23 (planned division line L) of the silicon substrate W1. By repeating this cutting feed, the glass substrate W2 is cut along all the division lines L, and the laminated wafer W is divided into individual chips. Further, since the second cutting blade 38 is formed narrower than the first cutting blade 37, only the glass substrate W2 is satisfactorily cut without damaging the silicon substrate W1 with the second cutting blade 38 having a coarse grain size. It is possible.

以上のように、本実施の形態の積層ウェーハWの加工方法によれば、積層ウェーハWのシリコン基板W1の裏面12を覆う不透過層14のうち、デバイスDが形成されていない外周余剰領域A2が除去されてシリコン基板W1が部分的に露出される。この露出したシリコン基板W1に赤外線カメラ36を位置づけることで、シリコン基板W1を透過した赤外線によってシリコン基板W1の表面11側の分割予定ラインLが検出されてアライメントが実施される。また、シリコン基板W1の裏面12の不透過層14側から切り込まれるため、バリが生じ難くなると共に裏面チッピングが生じ難くなっている。よって、不透過層14が形成された積層ウェーハWを分割予定ラインLに沿って良好に分割することができる。 As described above, according to the method for processing the laminated wafer W of the present embodiment, the outer peripheral area A2 in which the device D is not formed in the impermeable layer 14 that covers the back surface 12 of the silicon substrate W1 of the laminated wafer W. Are removed to partially expose the silicon substrate W1. By positioning the infrared camera 36 on the exposed silicon substrate W1, the planned dividing line L on the front surface 11 side of the silicon substrate W1 is detected by the infrared rays transmitted through the silicon substrate W1 and alignment is performed. Further, since the back surface 12 of the silicon substrate W1 is cut from the impermeable layer 14 side, burrs are less likely to occur and back surface chipping is less likely to occur. Therefore, the laminated wafer W on which the impermeable layer 14 is formed can be favorably divided along the division line L.

なお、本実施の形態では、載置ステップ、外周余剰領域シリコン基板露出ステップをトリミング用の切削装置で実施し、アライメントステップ、第1切削ステップ、第2切削ステップを分割用の切削装置で実施する構成にしたが、この構成に限定されない。載置ステップ、外周余剰領域シリコン基板露出ステップ、アライメントステップ、第1切削ステップ、第2切削ステップを全て同じ切削装置で実施してもよい。 In this embodiment, the placing step and the outer peripheral surplus region silicon substrate exposing step are performed by the cutting device for trimming, and the alignment step, the first cutting step, and the second cutting step are performed by the cutting device for dividing. However, the configuration is not limited to this. The placing step, the outer peripheral surplus region silicon substrate exposing step, the alignment step, the first cutting step, and the second cutting step may all be performed by the same cutting device.

また、本実施の形態及び変形例を説明したが、本発明の他の実施の形態として、上記実施の形態及び変形例を全体的又は部分的に組み合わせたものでもよい。 Further, although the present embodiment and the modified examples have been described, as another embodiment of the present invention, the above-described embodiments and modified examples may be combined wholly or partially.

また、本発明の実施の形態は上記の実施の形態及び変形例に限定されるものではなく、本発明の技術的思想の趣旨を逸脱しない範囲において様々に変更、置換、変形されてもよい。さらには、技術の進歩又は派生する別技術によって、本発明の技術的思想を別の仕方で実現することができれば、その方法を用いて実施されてもよい。したがって、特許請求の範囲は、本発明の技術的思想の範囲内に含まれ得る全ての実施形態をカバーしている。 The embodiments of the present invention are not limited to the above-described embodiments and modifications, and may be variously changed, replaced, or modified without departing from the spirit of the technical idea of the present invention. Further, if the technical idea of the present invention can be realized in another way by the advancement of the technology or another derivative technology, the method may be implemented. Therefore, the claims cover all embodiments that can be included in the scope of the technical idea of the present invention.

また、本実施の形態では、シリコン基板にガラス基板を積層した積層ウェーハを加工する構成について説明したが、不透過層に起因した不具合を解消しつつ積層ウェーハを良好に分割することができる他の積層ウェーハの加工方法に適用することも可能である。 Further, in the present embodiment, the configuration for processing the laminated wafer in which the glass substrate is laminated on the silicon substrate has been described, but the laminated wafer can be satisfactorily divided while eliminating the problem caused by the opaque layer. It can also be applied to a method of processing a laminated wafer.

以上説明したように、本発明は、不透過層が形成された積層ウェーハを良好に分割することができるという効果を有し、特に、薄い厚みのシリコン基板にガラス基板を貼着した積層ウェーハを切削する積層ウェーハの加工方法に有用である。 As described above, the present invention has an effect that a laminated wafer on which an impermeable layer is formed can be favorably divided, and in particular, a laminated wafer in which a glass substrate is attached to a thin silicon substrate is used. It is useful as a method for processing a laminated wafer to be cut.

11 シリコン基板の表面
12 シリコン基板の裏面
13 樹脂
14 不透過層
15 金属膜(不透過層)
17 梨地面(不透過層)
23 シリコン基板の溝
32 トリミング用の切削ブレード
36 赤外線カメラ
37 シリコン基板用の第1切削ブレード
38 ガラス基板用の第2切削ブレード
A1 デバイス領域
A2 外周余剰領域
D デバイス
L 分割予定ライン
T 保護テープ
W 積層ウェーハ
W1 シリコン基板
W2 ガラス基板
11 Surface of Silicon Substrate 12 Back of Silicon Substrate 13 Resin 14 Impermeable Layer 15 Metal Film (Impermeable Layer)
17 Pear ground (impermeable layer)
23 Groove of Silicon Substrate 32 Cutting Blade for Trimming 36 Infrared Camera 37 First Cutting Blade for Silicon Substrate 38 Second Cutting Blade for Glass Substrate A1 Device Area A2 Peripheral Excess Area D Device L Planned Line T Protective Tape W Laminate Wafer W1 Silicon substrate W2 Glass substrate

Claims (1)

シリコン基板の表面に複数の分割予定ラインによって区画されたデバイスが複数形成されたシリコン基板の該表面側に樹脂でガラス基板が接着された積層ウェーハの加工方法であって、
シリコン基板の裏面には赤外線が透過しにくい不透過層が形成され、
該ガラス基板側に保護テープが貼着された積層ウェーハの該保護テープを介して該ガラス基板側を切削装置のチャックテーブル上面に載置する載置ステップと、
該載置ステップを実施した後に、該切削装置の切削ブレードで該複数のデバイスが形成されていない外周余剰領域の該不透過層を切削して除去しシリコン基板を露出させる外周余剰領域シリコン基板露出ステップと、
該外周余剰領域シリコン基板露出ステップを実施した後に、該外周余剰領域の露出したシリコン基板上に赤外線カメラを位置づけて該シリコン基板を透過して該表面側の分割予定ラインを検出してアライメントを行うアライメントステップと、
該アライメントステップを実施した後に、該積層ウェーハの該シリコン基板側から第1切削ブレードを該樹脂の途中まで切り込み、該シリコン基板を該分割予定ラインに沿って分割する第1切削ステップと、
該第1切削ステップを実施した後に、該第1切削ステップで切削した溝に沿って、第2切削ブレードを該保護テープの途中まで切り込み、該ガラス基板を該分割予定ラインに沿って分割する第2切削ステップと、
を備える積層ウェーハの加工方法。
A method of processing a laminated wafer in which a glass substrate is adhered to a surface of a silicon substrate on which a plurality of devices divided by a plurality of planned dividing lines are formed on the surface of the silicon substrate,
An impermeable layer that is hard to transmit infrared rays is formed on the back surface of the silicon substrate,
A placing step of placing the glass substrate side on the chuck table upper surface of the cutting device through the protective tape of the laminated wafer having the protective tape adhered to the glass substrate side;
After performing the mounting step, the cutting blade of the cutting device cuts and removes the impermeable layer in the peripheral excess region where the plurality of devices are not formed to expose the silicon substrate to expose the silicon substrate. Steps,
After performing the outer peripheral excess area silicon substrate exposing step, an infrared camera is positioned on the exposed silicon substrate of the outer peripheral excess area, the infrared rays are transmitted through the silicon substrate, and the planned dividing line on the front surface side is detected to perform alignment. An alignment step,
After performing the alignment step, a first cutting step in which a first cutting blade is cut from the silicon substrate side of the laminated wafer to the middle of the resin, and the silicon substrate is divided along the dividing line,
After performing the first cutting step, cut a second cutting blade halfway along the protective tape along the groove cut in the first cutting step, and divide the glass substrate along the dividing line. 2 cutting steps,
And a method for processing a laminated wafer.
JP2016176373A 2016-09-09 2016-09-09 Laminated wafer processing method Active JP6716403B2 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2016176373A JP6716403B2 (en) 2016-09-09 2016-09-09 Laminated wafer processing method
TW106126224A TWI729180B (en) 2016-09-09 2017-08-03 Laminated wafer processing method
KR1020170111223A KR102333519B1 (en) 2016-09-09 2017-08-31 Method for processing a stacked wafer
CN201710769441.1A CN107808821B (en) 2016-09-09 2017-08-31 Method for processing laminated wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016176373A JP6716403B2 (en) 2016-09-09 2016-09-09 Laminated wafer processing method

Publications (2)

Publication Number Publication Date
JP2018041896A JP2018041896A (en) 2018-03-15
JP6716403B2 true JP6716403B2 (en) 2020-07-01

Family

ID=61569799

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016176373A Active JP6716403B2 (en) 2016-09-09 2016-09-09 Laminated wafer processing method

Country Status (4)

Country Link
JP (1) JP6716403B2 (en)
KR (1) KR102333519B1 (en)
CN (1) CN107808821B (en)
TW (1) TWI729180B (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7313805B2 (en) * 2018-08-15 2023-07-25 株式会社ディスコ cutting equipment
JP2020113614A (en) * 2019-01-10 2020-07-27 株式会社ディスコ Wafer processing method
DE102019204457B4 (en) * 2019-03-29 2024-01-25 Disco Corporation Substrate processing methods
JP2024006497A (en) 2022-07-01 2024-01-17 株式会社ディスコ Processing method

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003173986A (en) 2001-12-04 2003-06-20 Disco Abrasive Syst Ltd Cutting method in 2-spindle cutter
JP2005129830A (en) 2003-10-27 2005-05-19 Tokyo Seimitsu Co Ltd Dicing method
JP4750519B2 (en) * 2005-09-16 2011-08-17 株式会社ディスコ Cutting method and cutting apparatus
JP2009021476A (en) * 2007-07-13 2009-01-29 Disco Abrasive Syst Ltd Wafer dividing method
JP5091066B2 (en) * 2008-09-11 2012-12-05 富士フイルム株式会社 Method for manufacturing solid-state imaging device
JP5259336B2 (en) 2008-10-23 2013-08-07 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method of semiconductor device
JP2011187659A (en) * 2010-03-08 2011-09-22 Renesas Electronics Corp Semiconductor device and method of manufacturing semiconductor device
JP5495876B2 (en) * 2010-03-23 2014-05-21 株式会社ディスコ Processing method of optical device wafer
JP5886538B2 (en) * 2011-04-18 2016-03-16 株式会社ディスコ Wafer processing method
JP2014070191A (en) * 2012-09-28 2014-04-21 Fujifilm Corp Temporary adhesive for producing semiconductor device, as well as adhesive substrate using the same, and production method of semiconductor device
JP6325279B2 (en) * 2014-02-21 2018-05-16 株式会社ディスコ Wafer processing method
JP6283531B2 (en) * 2014-02-25 2018-02-21 株式会社ディスコ Wafer processing method
JP2015170675A (en) * 2014-03-06 2015-09-28 株式会社ディスコ Processing method of plate-like object
TWI667311B (en) * 2014-06-13 2019-08-01 日商富士軟片股份有限公司 Temporary fixing of the adhesive, adhesive film, adhesive support, laminate and adhesive kit

Also Published As

Publication number Publication date
JP2018041896A (en) 2018-03-15
KR20180028923A (en) 2018-03-19
KR102333519B1 (en) 2021-12-01
CN107808821B (en) 2023-04-18
TWI729180B (en) 2021-06-01
TW201826358A (en) 2018-07-16
CN107808821A (en) 2018-03-16

Similar Documents

Publication Publication Date Title
JP6385131B2 (en) Wafer processing method
CN106997867B (en) Method for processing wafer
JP6716403B2 (en) Laminated wafer processing method
US9490171B2 (en) Wafer processing method
US20080086858A1 (en) Method and apparatus of fabricating a semiconductor device by back grinding and dicing
JP7193956B2 (en) Wafer processing method
TW201601210A (en) Wafer processing method
KR20180050225A (en) Method for processing wafer
JP2020088068A (en) Processing method of workpiece
JP5975763B2 (en) Wafer processing method
JP2009224454A (en) Method of manufacturing optical device
JP7407561B2 (en) Wafer processing method
CN104979183A (en) Processing method for laminate substrates
JP5486865B2 (en) Manufacturing method of chip with metal layer
JP2010129623A (en) Processing method for wafer
JP7037422B2 (en) Processing method of work piece
JP2018014451A (en) Wafer processing method
JP2006287271A (en) Method of manufacturing semiconductor device
JP6422804B2 (en) Wafer processing method
JP2011035111A (en) Method of manufacturing chip with metal layer
JP6854707B2 (en) Wafer processing method
JP2016025116A (en) Wafer processing method
JP2023144397A (en) Alignment method for wafer
JP2007165694A (en) Wafer dividing method
JP5839906B2 (en) Method for dividing laminated workpieces

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190725

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200422

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200512

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200610

R150 Certificate of patent or registration of utility model

Ref document number: 6716403

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250