JP6699360B2 - 電圧出力装置および制御装置 - Google Patents

Description

本発明は、電圧出力装置および制御装置に関する。

従来、ＰＷＭインバーターおよびＬＣ回路を用いて、直流電圧を所定の出力電圧に変換する変換装置が知られている（例えば、特許文献１参照）。変換装置では、デッドビート制御等の制御によって、出力電圧の目標値と、実際の出力値との偏差を補正している。
特許文献１ 特開平１０−２９５０８３号公報

デッドビート制御では、変換装置における主回路の伝達特性の逆特性を用いて、上述した偏差を補正している。当該逆特性においては、主回路定数を固定値としている。しかし、変換装置の主回路に含まれる誘導性素子のインダクタンスは、誘導性素子に流れる電流に応じて変動する。誘導性素子のインダクタンスが上述した固定値からずれると、デッドビート制御における制御性能が劣化してしまう。

本発明の第１の態様においては、電圧出力装置を提供する。電圧出力装置は、パルス電圧を出力するパルス回路を備えてよい。電圧出力装置は、誘導性素子および容量性素子を有し、パルス電圧に応じた出力電圧を出力するＬＣ回路を備えてよい。電圧出力装置は、パルス回路が出力するパルス電圧のパルス幅を制御するパルス幅制御部を備えてよい。パルス幅制御部は、誘導性素子のインダクタンスと対応する対応情報に基づいてパルス幅を制御してよい。パルス幅制御部は、出力電圧と目標電圧との差分情報に更に基づいてパルス幅を制御してよい。

パルス幅制御部は、予め設定されたインダクタンスと、差分情報とに基づいて、パルス電圧のパルス幅の制御値を演算する演算部を有してよい。パルス幅制御部は、対応情報に基づいて演算部におけるインダクタンスを設定する設定部を有してよい。

設定部は、予め定められた複数の異なるタイミングで対応情報を取得してよい。設定部は、取得した対応情報に基づいて演算部におけるインダクタンスを更新してよい。

設定部は、パルス回路におけるパルス周期よりも短い周期で対応情報を取得してよい。設定部は、パルス電圧におけるパルスの立ち上がりタイミングと、立ち下がりタイミングとで対応情報を取得してよい。設定部は、パルス電圧が高電圧を示している期間、対応情報を取得してよい。

対応情報は、誘導性素子に流れる電流の時間変化の情報を含んでよい。設定部は、パルス電圧および出力電圧の差電圧に更に基づいて、パルス電圧のパルス幅を制御してよい。

設定部は、パルス電圧および出力電圧の差電圧を出力する第１差分回路を有してよい。設定部は、第１差分回路の出力を予め定められた複数の異なるタイミングでサンプリングする第１サンプリング回路を有してよい。設定部は、誘導性素子に流れる電流を予め定められた複数の異なるタイミングでサンプリングする第２サンプリング回路を有してよい。設定部は、第２サンプリング回路のサンプリング値と、当該サンプリング値よりも予め定められた時間だけ前に第２サンプリング回路がサンプリングしたサンプリング値との差分を出力する第２差分回路を有してよい。設定部は、第１サンプリング回路の出力と、第２差分回路の出力とに基づいて、演算部に設定するインダクタンスを算出する算出部を有してよい。

対応情報は、誘導性素子に流れる電流の情報を含んでよい。パルス幅制御部は、誘導性素子に流れる電流と、誘導性素子のインダクタンスとの関係を示す関係情報を記憶していてよい。

本発明の第２の態様においては、パルス電圧を出力するパルス回路と、誘導性素子および容量性素子を有し、パルス電圧に応じた出力電圧を出力するＬＣ回路とを備える電圧出力装置を制御する制御装置を提供する。制御装置は、誘導性素子のインダクタンスと対応する対応情報に基づいて、パルス回路が出力するパルス電圧のパルス幅を制御する。制御装置は、出力電圧と目標電圧との差分情報に更に基づいて、パルス回路が出力するパルス電圧のパルス幅を制御してよい。

上記の発明の概要は、本発明の特徴の全てを列挙したものではない。これらの特徴群のサブコンビネーションも発明となりうる。

本発明の一つの実施形態に係る電圧出力装置１００の構成を、負荷２００とともに示す図である。 パルス回路１２の動作の概要を示す図である。 パルス幅制御部３０の構成例を示す図である。 設定部３６の構成例を示す図である。 第１差分回路３８および第１サンプリング回路４０の動作例を示す図である。 設定部３６の他の構成例を示す図である。 誘導性素子２２の直流重畳特性の一例を示す図である。 誘導性素子２２に流れる電流ＩＬの値を取得するサンプリングタイミングの例を示す図である。 誘導性素子２２に流れる電流ＩＬの値を取得するサンプリングタイミングの例を示す図である。 誘導性素子２２に流れる電流ＩＬの値を取得するサンプリングタイミングの例を示す図である。 パルス幅制御部３０の他の構成例を示す図である。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の一つの実施形態に係る電圧出力装置１００の構成を、負荷２００とともに示す図である。電圧出力装置１００は、設定される目標電圧に応じた出力電圧Ｖｏを負荷２００に出力する。本例の電圧出力装置１００は、直流電源１０、パルス回路１２、ＬＣ回路２０およびパルス幅制御部３０を備える。

直流電源１０は、所定の直流電圧を発生する。パルス回路１２は、直流電源１０が発生した直流電圧に応じた振幅を有するパルス電圧Ｖｉを出力する。一例としてパルス回路１２は、パルス電圧Ｖｉのパルス幅を変調して出力するＰＷＭ回路である。

ＬＣ回路２０は、誘導性素子２２および容量性素子２４を有する。一例として誘導性素子２２はリアクトル素子であり、容量性素子２４はコンデンサである。本例の誘導性素子２２は、パルス回路１２と負荷２００との間において、負荷２００と直列に設けられる。また、容量性素子２４は、パルス回路１２と負荷２００との間において、負荷２００と並列に設けられる。本例のＬＣ回路２０は、パルス電圧Ｖｉを平滑化した出力電圧Ｖｏを出力するフィルタとして機能する。

パルス幅制御部３０は、パルス回路１２が出力するパルス電圧Ｖｉのパルス幅を制御する。パルス幅制御部３０には、出力電圧Ｖｏと目標電圧との差分を示す差分情報が入力される。パルス幅制御部３０は、当該差分が小さくなるように、パルス回路１２が出力するパルス電圧Ｖｉのパルス幅を制御する。

本例のパルス幅制御部３０は、ＬＣ回路２０および負荷２００を含む主回路の伝達特性の逆特性を用いて、上述した差分がゼロになるようにパルス回路１２のパルス幅を制御する。一例として、電圧出力装置１００の主回路の伝達特性は下式で与えられる。ただし、Ｌは誘導性素子２２のインダクタンス、Ｃは容量性素子２４の容量、Ｒは負荷２００の抵抗を示す。これらのパラメータの値は、パルス幅制御部３０に予め設定されている。パルス幅制御部３０は、下式の右辺の分母を制御ゲインとして、出力電圧Ｖｏと目標電圧との差分に応じてパルス幅を制御する。

しかし、誘導性素子２２のインダクタンスＬは、誘導性素子２２に流れる電流ＩＬ等に応じて変動する。このため、インダクタンスＬを固定値とした制御ゲインを用いてパルス回路１２のパルス幅を制御すると、誘導性素子２２に流れる電流ＩＬ等が変動した場合に制御特性が劣化してしまう。

本例のパルス幅制御部３０は、誘導性素子２２のインダクタンスＬと対応する対応情報に更に基づいて、パルス回路１２のパルス幅を制御する。なお、対応情報は、インダクタンスＬの変動と相関を有するパラメータの情報を含む。対応情報は、インダクタンスＬの変動要因となるパラメータの情報を含んでよく、インダクタンスＬの変動に伴って変動するパラメータの情報を含んでもよい。

一例として対応情報は、誘導性素子２２に流れる電流ＩＬ、誘導性素子２２に流れる電流ＩＬの時間変化ｄＩＬ／ｄｔ、および、電圧出力装置１００の温度のうち、少なくとも一つの情報を含む。誘導性素子２２に流れる電流ＩＬが変動すると、誘導性素子２２の直流重畳特性によってインダクタンスＬが変動する。また、誘導性素子２２の温度が変動すると、誘導性素子２２の温度特性によってインダクタンスＬが変動する。また、誘導性素子２２に流れる電流ＩＬの時間変化ｄＩＬ／ｄｔは、インダクタンスＬの変動に伴って変動する。

パルス幅制御部３０は、パルス幅を制御する制御ゲインを、対応情報に応じて調整することで、インダクタンスＬの変動の影響を低減させる。このため、出力電圧Ｖｏを精度よく制御することができる。

一例としてパルス幅制御部３０は、対応情報に基づいて誘導性素子２２のインダクタンスＬを算出し、算出したインダクタンスＬに応じた制御ゲインでパルス幅を調整する。パルス幅制御部３０は、対応情報の値と、インダクタンスＬの値との関係を示す関係情報を、予め記憶していてよい。なお、パルス幅制御部３０は、対応情報からインダクタンスＬの値を算出せずともよい。パルス幅制御部３０は、対応情報の値に基づいて、制御ゲインを直接調整してもよい。

図２は、パルス回路１２の動作の概要を示す図である。図２における横軸は時間を示し、縦軸は目標電圧またはパルス電圧の電圧レベルを示す。パルス回路１２は、目標電圧のレベルに応じたパルス幅ＰＷを有するパルスを、予め定められたパルス周期Ｔ毎に出力する。一例として、目標電圧が徐々に増加する場合、パルス回路１２が出力するパルスのパルス幅ＰＷは徐々に増加する。

パルス幅制御部３０は、それぞれのパルス周期Ｔにおけるパルス幅ＰＷを制御する。つまりパルス幅制御部３０は、それぞれのパルス周期Ｔにおいて、パルス電圧が高電圧となる期間と、低電圧となる期間とのＤｕｔｙ比を制御する。パルス電圧がＬＣ回路２０において平滑化されることで、目標電圧に応じた出力電圧Ｖｏが生成される。

図３は、パルス幅制御部３０の構成例を示す図である。本例のパルス幅制御部３０は、演算部３２および設定部３６を有する。本例の演算部３２は、予め設定されたインダクタンスＬの値と、目標電圧および出力電圧Ｖｏの差分を示す差分情報とに基づいて、パルス電圧のパルス幅の制御値を演算するゲイン制御部３４を有する。例えばゲイン制御部３４は、上述した数１の右辺の分母と、目標電圧および出力電圧Ｖｏの差分ΔＶとを乗算した値に基づいて、パルス幅の制御値を演算する。

本明細書では、下式で示されるＧを、ゲイン制御部３４における制御ゲインと称する場合がある。

ゲイン制御部３４は、当該制御値を、パルス周期毎に生成してよい。パルス回路１２は、当該制御値に応じたパルス幅のパルスを出力する。

ゲイン制御部３４に予め設定されるインダクタンスＬの初期値は、例えば誘導性素子２２のインダクタンスの定格値である。ゲイン制御部３４におけるインダクタンスの値は、設定部３６により随時更新される。

設定部３６は、対応情報に基づいて演算部３２におけるインダクタンスの値を設定する。本例の設定部３６は、誘導性素子２２に流れる電流等を検出することで、対応情報を取得する。設定部３６には、電圧出力装置１００の外部から対応情報が入力されてもよい。

図４は、設定部３６の構成例を示す図である。本例の設定部３６は、誘導性素子２２に流れる電流ＩＬ、パルス電圧Ｖｉおよび出力電圧Ｖｏを、ＬＣ回路２０から検出する。設定部３６には、電流ＩＬ、パルス電圧Ｖｉおよび出力電圧Ｖｏが常時入力されてよく、所定の周期で間欠的に入力されてもよい。

本例の設定部３６は、第１差分回路３８、第２差分回路４６、第１サンプリング回路４０、第２サンプリング回路４２、遅延回路４４および算出部４８を有する。第１差分回路３８には、パルス電圧Ｖｉおよび出力電圧Ｖｏが入力され、パルス電圧Ｖｉおよび出力電圧Ｖｏの差電圧を出力する。当該差電圧は、誘導性素子２２の両端間に印加される電圧ＶＬに相当する。

第１サンプリング回路４０は、第１差分回路３８の出力を、予め定められた複数の異なるタイミングでサンプリングする。第１サンプリング回路４０は、第１差分回路３８の出力を、所定の一定周期でサンプリングしてよい。第１サンプリング回路４０は、パルス電圧におけるパルス周期Ｔよりも十分短い周期で、第１差分回路３８の出力をサンプリングすることが好ましい。

本例における第１サンプリング回路４０は、サンプルホールド回路と、ＡＤ変換回路とを有する。サンプルホールド回路は、所定のタイミングにおける第１差分回路３８の出力を、所定の期間ホールドして出力する。ＡＤ変換回路は、サンプルホールド回路がホールドした出力レベルをデジタル値に変換する。

第２サンプリング回路４２は、誘導性素子２２に流れる電流ＩＬを、予め定められた複数の異なるタイミングでサンプリングする。これにより、設定部３６は、予め定められた複数の異なるタイミングで対応情報（本例では電流ＩＬの値）を取得する。第２サンプリング回路４２は、第１サンプリング回路４０と同一のタイミングで、電流ＩＬをサンプリングすることが好ましい。本例における第２サンプリング回路４２も、第１サンプリング回路４０と同様にサンプルホールド回路と、ＡＤ変換回路とを有する。

遅延回路４４は、第２サンプリング回路４２の出力を、第２サンプリング回路におけるサンプリング周期に応じた時間遅延して出力する。本例の遅延回路４４における遅延時間は、第２サンプリング回路におけるサンプリング周期の１周期分である。

第２差分回路４６は、第２サンプリング回路４２のサンプリング値と、当該サンプリング値よりも予め定められた時間だけ前に第２サンプリング回路４２がサンプリングしたサンプリング値との差分を出力する。本例の第２差分回路４６は、第２サンプリング回路４２の出力と、遅延回路４４の出力との差分を出力する。これにより、遅延回路４４における遅延時間を単位時間としたときの、電流ＩＬの時間変化が検出できる。

算出部４８は、第１サンプリング回路４０の出力Ａと、第２差分回路４６の出力Ｂとに基づいて、演算部３２のゲイン制御部３４に設定するインダクタンスＬの値を算出する。本例の算出部４８は、第１サンプリング回路４０および第２サンプリング回路４２と同期して動作する。つまり、算出部４８は、第１サンプリング回路４０および第２サンプリング回路４２が新たな値をサンプリングする毎に、インダクタンスＬの値を更新する。

本例の算出部４８は、出力Ａを出力Ｂで除算した値に基づいて、インダクタンスＬの値を算出する。出力Ａは、誘導性素子２２に印加されるＶＬに相当し、出力Ｂは、誘導性素子２２における電流の時間変化ｄＩＬ／ｄｔに相当する。一般に、ＶＬ＝−ＬｄＩＬ／ｄｔなので、出力Ａを出力Ｂで除算することでインダクタンスＬを算出できる。

このような構成により、誘導性素子２２に流れる電流ＩＬの変動に応じてインダクタンスＬの値の変動を算出し、ゲイン制御部３４におけるゲインを調整できる。このため、出力電圧Ｖｏを精度よく出力できる。また、異なるタイミングで取得した電流ＩＬの差分を用いるので、電流ＩＬにオフセット等が重畳した場合にオフセット等の影響を低減できる。

図５は、第１差分回路３８および第１サンプリング回路４０の動作例を示す図である。図５における横軸は時間を示し、縦軸は電圧レベルを示す。第１差分回路３８には、図５における上段に示すパルス電圧Ｖｉおよび出力電圧Ｖｏが入力されている。なお図５においては、パルス電圧Ｖｉのパルス幅と、出力電圧Ｖｏのレベルを一定として示している。

本例におけるパルス電圧Ｖｉは、パルス回路１２のスイッチング状態に応じて、正の直流電圧または負の直流電圧となる。パルス電圧Ｖｉと、出力電圧Ｖｏとの差電圧が、図５の下段に示すように、誘導性素子２２に印加される電圧ＶＬとなる。

図６は、設定部３６の他の構成例を示す図である。本例の設定部３６は、算出部５０および関係情報記憶部５２を有する。関係情報記憶部５２は、算出部５０に入力される対応情報と、インダクタンスＬの値との関係を示す関係情報を記憶する。図６では、対応情報が、誘導性素子２２に流れる電流ＩＬの例を示している。

対応情報が誘導性素子２２に流れる電流ＩＬの場合、関係情報は誘導性素子２２のインダクタンスＬの直流重畳特性を示す情報である。また、対応情報が電圧出力装置１００等の温度の場合、関係情報は誘導性素子２２のインダクタンスＬの温度特性を示す情報である。関係情報記憶部５２は、対応情報とインダクタンスＬの値との関係を示すテーブルを記憶してよく、演算式を記憶していてもよい。

算出部５０は、関係情報記憶部５２が記憶した関係情報に基づいて、入力される対応情報に対応するインダクタンスＬの値を抽出する。算出部５０は、入力される対応情報の値を、所定のサンプリングタイミングで間欠的にサンプリングしてよい。算出部５０は、抽出したインダクタンスＬの値を、ゲイン制御部３４に設定する。このような構成によっても、誘導性素子２２のインダクタンスＬの値の変動を抽出して、ゲイン制御部３４におけるゲインを調整できる。このため、出力電圧Ｖｏを精度よく出力できる。また、簡易な処理によって、ゲインを調整することができる。

図７は、誘導性素子２２の直流重畳特性の一例を示す図である。図７における横軸は誘導性素子２２に流れる電流ＩＬを指し、縦軸はインダクタンスＬを指す。リアクトル等の誘導性素子２２においては、電流ＩＬが増加するとインダクタンスＬは減少する。関係情報記憶部５２は、図７に示すような直流重畳特性に関する関係情報を予め記憶する。直流重畳特性は予め測定され、電圧出力装置１００の出荷前に関係情報記憶部５２に記憶されることが好ましい。また、電圧出力装置１００は、定期的に誘導性素子２２の直流重畳特性を測定して、関係情報記憶部５２の関係情報を更新してよい。また、関係情報記憶部５２は、電圧出力装置１００の温度毎の直流重畳特性を、関係情報として記憶してもよい。

図８Ａ、図８Ｂおよび図８Ｃは、誘導性素子２２に流れる電流ＩＬの値を取得するサンプリングタイミングの例を示す図である。設定部３６が図４に示した構成を有する場合、図８Ａから図８Ｃにおけるサンプリングタイミングは、第１サンプリング回路４０および第２サンプリング回路４２におけるサンプリングタイミングに対応する。

設定部３６は、図８Ａに示すように、パルス周期Ｔの１周期内において、一定間隔で複数回電流ＩＬの値を取得してよい。設定部３６は、電流ＩＬの値を取得する毎にインダクタンスＬの値を算出して、ゲイン制御部３４に設定してよい。

設定部３６は、図４に示したように、電流ＩＬからｄＩＬ／ｄｔを算出してよく、図６に示したように電流ＩＬに対応するインダクタンスＬの値を関係情報から抽出してもよい。ただし、ｄＩＬ／ｄｔを算出する場合、パルス電圧のエッジタイミングを挟んで取得した２つの電流ＩＬを用いて、インダクタンスＬを算出しないことが好ましい。

設定部３６は、図８Ｂに示すように、パルス電圧におけるパルスの立ち上がりエッジのタイミングと、立ち下がりエッジのタイミングとで電流ＩＬの値を取得してもよい。この場合、設定部３６は、パルス電圧における立ち上がりエッジから、立ち下がりエッジまでの電流ＩＬの変化量に基づいて、ｄＩＬ／ｄｔを算出する。設定部３６は、算出したｄＩＬ／ｄｔに基づいてインダクタンスＬの値を算出して、次のパルス周期Ｔにおけるパルス電圧のパルス幅を制御する。この場合、サンプリング回数を低減できるので、高性能なサンプリング回路を用いなくともよい。このため、サンプリング回路を低コスト化できる。

設定部３６は、図８Ｃに示すように、パルス電圧が高電圧を示している期間、一定間隔で電流ＩＬの値を取得してもよい。つまり、パルス電圧における立ち上がりエッジから、立ち下がりエッジまでの間、一定間隔で電流ＩＬの値を取得する。設定部３６は、図４に示したように、電流ＩＬからｄＩＬ／ｄｔを算出してよく、図６に示したように電流ＩＬに対応するインダクタンスＬの値を関係情報から抽出してもよい。本例においても、サンプリング回数を低減できるので、高性能なサンプリング回路を用いなくともよい。このため、サンプリング回路を低コスト化できる。

図９は、パルス幅制御部３０の他の構成例を示す図である。本例のパルス幅制御部３０は、図３に示した構成に加え、加算回路５６を更に有する。また、本例の演算部３２は、図３に示した構成に加え、差分回路５８およびＰＩＤ調節部５４を更に有する。

差分回路５８は、目標電圧と出力電圧Ｖｏとの差分電圧を出力する。ＰＩＤ調節部５４は、差分回路５８が出力する差分電圧に基づいて、パルス電圧のパルス幅を調整する制御値を出力する。ＰＩＤ調節部５４は、ＰＩＤ（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｉｎｔｅｇｒａｌ Ｄｉｆｆｅｒｅｎｔｉａｌ）制御と呼ばれるフィードバック制御を行う。ＰＩＤ制御における制御ゲインは、誘導性素子２２におけるインダクタンスＬの値に依存しない一定値とする。

加算回路５６は、ゲイン制御部３４が出力する制御値と、ＰＩＤ調節部５４が出力する制御値とを加算する。加算回路５６は、加算した制御値に基づいて、パルス回路１２におけるパルス幅を制御する。

インダクタンスＬの変動を補正する設定部３６を設けずとも、ＰＩＤ調節部５４を設けることで、インダクタンスＬの値が変動したことによって生じるゲイン制御部３４の制御誤差をある程度打ち消すことができる。しかし、設定部３６を設けることでインダクタンスＬの変動による制御誤差を最小化できる。このため、図３に示したようにＰＩＤ調節部５４を省略するか、または、低ゲインのＰＩＤ調節部５４を用いることができる。このため、回路規模を低減することができる。

なお図１から図９において説明した電圧出力装置１００は、例えば電源装置の一部として用いることができる。ただし電圧出力装置１００の用途は、電源装置に限定されない。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１０・・・直流電源、１２・・・パルス回路、２０・・・ＬＣ回路、２２・・・誘導性素子、２４・・・容量性素子、３０・・・パルス幅制御部、３２・・・演算部、３４・・・ゲイン制御部、３６・・・設定部、３８・・・第１差分回路、４０・・・第１サンプリング回路、４２・・・第２サンプリング回路、４４・・・遅延回路、４６・・・第２差分回路、４８・・・算出部、５０・・・算出部、５２・・・関係情報記憶部、５４・・・ＰＩＤ調節部、５６・・・加算回路、５８・・・差分回路、１００・・・電圧出力装置、２００・・・負荷

Claims (10)

1. パルス電圧を出力するパルス回路と、
   誘導性素子および容量性素子を有し、前記パルス電圧に応じた出力電圧を出力するＬＣ回路と、
   前記誘導性素子のインダクタンスと対応する対応情報、および、前記出力電圧と目標電圧との差分情報に基づいて、前記パルス回路が出力する前記パルス電圧のパルス幅を制御するパルス幅制御部と
   を備え、
   前記パルス幅制御部は、
   予め設定された前記インダクタンスを含む制御ゲインと、前記差分情報とを乗算した値に基づいて、前記パルス電圧のパルス幅の制御値を演算する演算部と、
   前記対応情報に基づいて前記演算部における前記インダクタンスを設定する設定部と
   を有する
   電圧出力装置。
2. 前記設定部は、予め定められた複数の異なるタイミングで前記対応情報を取得し、取得した前記対応情報に基づいて前記演算部における前記インダクタンスを更新する
   請求項１に記載の電圧出力装置。
3. 前記設定部は、前記パルス回路におけるパルス周期よりも短い周期で前記対応情報を取得する
   請求項２に記載の電圧出力装置。
4. 前記設定部は、前記パルス電圧におけるパルスの立ち上がりタイミングと、立ち下がりタイミングとで前記対応情報を取得する
   請求項２に記載の電圧出力装置。
5. 前記設定部は、前記パルス電圧が高電圧を示している期間、前記対応情報を取得する
   請求項３に記載の電圧出力装置。
6. 前記対応情報は、前記誘導性素子に流れる電流の時間変化の情報を含む
   請求項１から５のいずれか一項に記載の電圧出力装置。
7. 前記パルス幅制御部は、前記パルス電圧および前記出力電圧の差電圧に更に基づいて、前記パルス電圧のパルス幅を制御する
   請求項６に記載の電圧出力装置。
8. 前記設定部は、
   前記パルス電圧および前記出力電圧の差電圧を出力する第１差分回路と、
   前記第１差分回路の出力を予め定められた複数の異なるタイミングでサンプリングする第１サンプリング回路と、
   前記誘導性素子に流れる電流を予め定められた複数の異なるタイミングでサンプリングする第２サンプリング回路と、
   前記第２サンプリング回路のサンプリング値と、当該サンプリング値よりも予め定められた時間だけ前に前記第２サンプリング回路がサンプリングしたサンプリング値との差分を出力する第２差分回路と、
   前記第１サンプリング回路の出力と、前記第２差分回路の出力とに基づいて、前記演算部に設定する前記インダクタンスを算出する算出部と
   を有する請求項２に記載の電圧出力装置。
9. 前記対応情報は、前記誘導性素子に流れる電流の情報を含み、
   前記パルス幅制御部は、前記誘導性素子に流れる電流と、前記誘導性素子のインダクタンスとの関係を示す関係情報を記憶している
   請求項１から５のいずれか一項に記載の電圧出力装置。
10. パルス電圧を出力するパルス回路と、誘導性素子および容量性素子を有し、前記パルス電圧に応じた出力電圧を出力するＬＣ回路とを備える電圧出力装置を制御する制御装置であって、
    前記誘導性素子のインダクタンスと対応する対応情報、および、前記出力電圧と目標電圧との差分情報に基づいて、前記パルス回路が出力する前記パルス電圧のパルス幅を制御し、
    予め設定された前記インダクタンスを含む制御ゲインと、前記差分情報とを乗算した値に基づいて、前記パルス電圧のパルス幅の制御値を演算する演算部と、
    前記対応情報に基づいて前記演算部における前記インダクタンスを設定する設定部と
    を備える
    制御装置。

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