JP6690818B2 - Switching control circuit - Google Patents
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Description
本発明はスイッチング電源装置のスイッチング制御回路に係り、特にスイッチング素子を駆動する駆動回路のハイサイド電源回路について改良を図ったスイッチ制御回路に関する。 The present invention relates to a switching control circuit of a switching power supply device, and more particularly to a switch control circuit for improving a high side power supply circuit of a drive circuit that drives a switching element.
<第1従来例>
図8に従来の一般的なスイッチング電源装置を示す。10Aはスイッチング制御回路であり、スイッチング端子11、帰還端子12、電源端子13、及びGND端子14を備える。そして内部には、PMOSスイッチングトランジスタMP1、そのスイッチングトランジスタMP1を駆動するPMOSトランジスタMP2とNMOSトランジスタMN1からなる駆動回路20、その駆動回路20にハイサイド電源を供給するハイサイド電源回路30、及び電流検出器40で検出したスイッチングトランジスタMP1のドレイン電流に相当する帰還電流と帰還端子12に入力する出力電圧の帰還電圧VFBを取り込んでPWM信号を生成し駆動回路20に出力するカレントモード型のPWM生成回路50を備える。
<First Conventional Example>
FIG. 8 shows a conventional general switching power supply device. 10A is a switching control circuit, which includes a
スイッチング端子11にはダイオードD1のカソードとコイルL1の一端が接続され、そのコイルL1の他端が出力端子70に接続されている。C0は平滑コンデンサである。80は出力端子70の出力電圧VOUTを抵抗分圧して帰還電圧VFBを生成する電圧検出回路、90は負荷である。
The cathode of the diode D1 and one end of the coil L1 are connected to the
駆動回路20が、PWM生成回路50から出力するPWM信号を増幅しスイッチングトランジスタMP1をスイッチングすることで、電源電圧VINがスイッチングされ、ダイオードD1とコイルL1で昇圧され平滑コンデンサC0で平滑された電圧VOUTが、出力端子70から負荷90に供給される。
The
スイッチングトランジスタMP1には低損失化のために低ON抵抗が求められるが、そのドレイン・ソース耐圧が高くてもゲート・ソース耐圧が低いことが多い。そこで、ハイサイド電源回路30で調整した電圧を駆動回路20に入力させで、そのスイッチングトランジスタMP1のゲートを駆動することで、そのゲート・ソース間電圧VGS(MP1)が電圧超過になることを防いでいる。
The switching transistor MP1 is required to have a low ON resistance in order to reduce loss, but the gate-source breakdown voltage is often low even if the drain-source breakdown voltage is high. Therefore, the voltage adjusted by the high-side
図9にハイサイド電源回路30を具体化したスイッチング制御回路10Aを示す。ハイサイド電源回路30は、カレントミラー接続されたPMOSトランジスタMP3,MP4、トランジスタMP3のソースと電源端子13との間に接続されるツェナーダイオードZD1、トランジスタMP3のドレインとGNDとの間に接続される電流源I1を備え、トランジスタMP4のソースが駆動回路20のトランジスタMN1のソースに接続されている。
FIG. 9 shows a
このハイサイド電源回路30は、ツェナーダイオードZD1とソースフォロワトランジスタMP3を用いたいわゆる無帰還電源である。電圧精度を求めない場合には、負帰還制御を用いた構成よりも大幅に回路規模を小さくすることができ、原理的に発振せず、位相補償が不要なメリットもある。
The high side
ところが、スイッチングトランジスタMP1をONさせる際に、ハイサイド電源30の出力電圧(トランジスタMP4のソース電圧VS(MP4))が過渡的に上昇してしまい、スイッチングトランジスタMP1のターンON時間が長くなって、スイッチング損失が増大し、スイッチング制御回路10Aの効率が低下する問題がある。以下、そのメカニズムについて説明する。
However, when the switching transistor MP1 is turned on, the output voltage of the high-side power supply 30 (source voltage VS (MP4) of the transistor MP4) transiently rises, and the turn-on time of the switching transistor MP1 becomes long, There is a problem that switching loss increases and the efficiency of the
スイッチングトランジスタMP1には、図9に示したように、ゲート・ソース間寄生容量CGSとゲート・ドレイン間寄生容量CGDが存在する。スイッチングトランジスタMP1は、低ON抵抗であれば素子サイズが大きいため、これらの容量値も大きなものとなる。 As shown in FIG. 9, the switching transistor MP1 has a gate-source parasitic capacitance CGS and a gate-drain parasitic capacitance CGD. The switching transistor MP1 has a large element size if it has a low ON resistance, and thus has a large capacitance value.
図10にハイサイド電源回路30の電圧等の過渡的な変動を示す。スイッチングトランジスタMP1をONさせるときに(図10(a))、経路P1を経由して、寄生容量CGSに充電された電荷が駆動回路20のトランジスタMN1のドレイン電流ID(MN1)としてハイサイド電源回路30流れ込み(図10(b))、ハイサイド電源回路30のトランジスタMP4のソース電圧VS(MP4)が過渡的に大きく上昇する(図10(c))。このソース電圧電圧が上昇している期間は、駆動回路20の出力電圧であるスイッチングトランジスタMP1のゲート電圧VG(MP1)の立下りが遅れ(図10(d))、そのスイッチングトランジスタMP1を即座にはONすることが出来ない。
FIG. 10 shows a transient fluctuation of the voltage of the high side
<第2従来例>
そこで、従来では、ハイサイド電源回路30のソース電圧VS(MP4)の変動を抑制するために、図11に示すように、スイッチングトランジスタMP1の寄生容量CGSの電荷を外部に接続した容量C2とバイパス回路100で吸収するように対策を施したものがある。
<Second conventional example>
Therefore, in order to suppress the fluctuation of the source voltage VS (MP4) of the high-side
<第3従来例>
また、ハイサイド電源回路30に、特許文献1に記載のような負帰還制御を適用することが考えられる。
<Third conventional example>
Further, it is conceivable to apply the negative feedback control as described in
しかしながら、図11のスイッチング制御回路10Aでは、スイッチング制御回路10AをICで構成する際に、そのICの外部にバイパス端子15を設ける必要があるため、そのバイパス端子15の保護のためにIC内部に新たに過電流保護回路やESD保護素子を付加しなければならず、回路面積が大きくなる問題がある。また、そのバイパス端子15がGND電位にショートすると、スイッチングトランジスタMP1のゲート・ソース間電圧VGS(MP1)が入力電圧VINとGND間の電圧にまで大きくなってスイッチングトランジスタMP1のゲートにその耐圧を超える電圧が加わり、そのスイッチングトランジスタMP1が故障する。これは、端子の短絡時にも高い安全性を要求される車載用のスイッチング電源装置においては、致命的な問題となる。
However, in the
また、ハイサイド電源回路30に特許文献1に記載のように負帰還制御を適用する場合は、負帰還制御系の帯域が有限であるところから、数MHz程度の制御帯域では寄生容量の充放電に追従させることは困難であり、遅れが生じる。
Further, when negative feedback control is applied to the high-side
本発明の目的は、スイッチングトランジスタの寄生容量の充放電による遅れを回避することができ、追加端子も必要ないようにしたスイッチング制御回路を提供することである。 An object of the present invention is to provide a switching control circuit capable of avoiding a delay due to charging / discharging of a parasitic capacitance of a switching transistor and eliminating the need for an additional terminal.
上記目的を達成するために、請求項1にかかる発明は、出力電圧に対応した帰還電圧に応じてPWM信号を生成するPWM生成回路と、該PWM信号を増幅する駆動回路と、該駆動回路によって制御されることで電源電圧をスイッチングしてスイッチング端子から出力するスイッチングトランジスタと、前記駆動回路に供給する電源電圧を生成するハイサイド電源回路とを備えたスイッチング制御回路において、前記駆動回路に入力する前記PWM信号が前記スイッチングトランジスタをONさせる信号であるとき、前記ハイサイド電源回路の出力電圧を、前記スイッチングトランジスタのON動作を助長させる電圧に所定時間だけ制御する補助回路を設けたことを特徴とする。
In order to achieve the above object, the invention according to
請求項2にかかる発明は、請求項1に記載のスイッチング制御回路において、前記補助回路は、前記PWM生成回路で生成された前記PWM信号が前記スイッチングトランジスタをONさせる信号であるとき、それを判定して所定時間だけ判定信号を生成する動作判定回路と、該動作判定回路が前記判定信号を生成したとき、前記駆動回路の高電位電源電圧と低電位電源電圧の電圧差を大きくするよう動作する補助トランジスタとを備えることを特徴とする。 According to a second aspect of the present invention, in the switching control circuit according to the first aspect, the auxiliary circuit determines when the PWM signal generated by the PWM generation circuit is a signal that turns on the switching transistor. And an operation determination circuit that generates a determination signal for a predetermined time, and when the operation determination circuit generates the determination signal, operates to increase the voltage difference between the high potential power supply voltage and the low potential power supply voltage of the drive circuit. And an auxiliary transistor.
請求項3にかかる発明は、請求項2に記載のスイッチング制御回路において、前記補助回路の前記動作判定回路は、前記PWM生成回路で生成された前記PWM信号の立上りエッジを検出するエッジ検出回路と、該エッジ検出回路が前記立上りエッジを検出したとき所定時間幅のパルスを前記判定信号として生成するタイマ回路とを備えることを特徴とする。
According to a third aspect of the present invention, in the switching control circuit according to the second aspect , the operation determination circuit of the auxiliary circuit includes an edge detection circuit that detects a rising edge of the PWM signal generated by the PWM generation circuit. , characterized in that it comprises a timer circuit for generating a pre-Symbol-size constant signal pulse of predetermined duration when said edge detecting circuit detects the rising edge.
請求項4にかかる発明は、請求項2に記載のスイッチング制御回路において、前記PWM生成回路は、前記スイッチングトランジスタのドレイン電流を帰還電流として取り込んで前記PWM信号に反映させるカレントモード型であり、且つ前記スイッチングトランジスタのターンONした瞬間の前記帰還電流をマスクするマスク信号を生成するブランキング回路を備え、前記補助回路の前記動作判定回路は、前記PWM生成回路で生成された前記PWM信号と前記ブランキング回路で生成された前記マスク信号の論理積をとる論理積回路を備え、該論理積回路から前記判定信号が出力することを特徴とする。
Such invention in claim 4, in the switching control circuit according to
請求項5にかかる発明は、請求項2に記載のスイッチング制御回路において、前記補助トランジスタは、該補助トランジスタのドレイン電流を決める抵抗又は電流源がソースに接続されていることを特徴とする。 According to a fifth aspect of the present invention, in the switching control circuit according to the second aspect, a resistor or a current source that determines the drain current of the auxiliary transistor is connected to the source of the auxiliary transistor.
請求項6にかかる発明は、請求項5に記載のスイッチング制御回路において、前記抵抗又は前記電流源に並列にキャパシタが接続されていることを特徴とする。 According to a sixth aspect of the invention, in the switching control circuit according to the fifth aspect, a capacitor is connected in parallel with the resistor or the current source.
本発明によれば、スイッチングトランジスタに寄生容量があっても、その寄生容量の放電電流を補助回路によって吸収することができ、スイッチングトランジスタの動作遅れを回避することができる。負帰還制御を用いると寄生容量の充放電に対して動作する際の遅れが生じるが、これがなくなる。また、その補助回路はスイッチング制御回路内に設けることができ、外部端子を必要としないので、端子追加にともなう過電流保護回路やESD保護素子が必要性やGND短絡の危険性もなくなる。 According to the present invention, even if the switching transistor has a parasitic capacitance, the discharge current of the parasitic capacitance can be absorbed by the auxiliary circuit, and an operation delay of the switching transistor can be avoided. When the negative feedback control is used, there is a delay in operating with respect to charging and discharging of the parasitic capacitance, but this is eliminated. Further, since the auxiliary circuit can be provided in the switching control circuit and does not require an external terminal, there is no need for an overcurrent protection circuit or an ESD protection element accompanying the addition of a terminal, and there is no risk of a GND short circuit.
<第1実施例>
図1に本発明の第1実施例のスイッチング電源装置を示す。10はスイッチング制御回路であり、スイッチング端子11、帰還端子12、電源端子13、及びGND端子14を備える。そして内部には、PMOSスイッチングトランジスタMP1、そのスイッチングトランジスタMP1を駆動するPMOSトランジスタMP2とNMOSトランジスタMN1からなる駆動回路20、その駆動回路20にハイサイド電源を供給するハイサイド電源回路30、電流検出器40で検出したスイッチングトランジスタMP1のドレイン電流に相当する帰還電流と帰還端子12に入力する出力電圧の帰還電圧VFBを取り込んでPWM信号を生成し駆動回路20に出力するカレントモード型のPWM生成回路50、及びスイッチングトランジスタMP1のゲート・ソース間寄生容量CGSの放電電流を吸収するための補助回路60を備える。
<First embodiment>
FIG. 1 shows a switching power supply device according to a first embodiment of the present invention. A switching
スイッチング端子11にはダイオードD1のカソードとコイルL1の一端が接続され、そのコイルL1の他端が出力端子70に接続されている。C0は平滑コンデンサである。80は出力端子70の出力電圧VOUTを抵抗分圧して帰還電圧VFBを生成する電圧検出回路、90は負荷である。
The cathode of the diode D1 and one end of the coil L1 are connected to the switching
駆動回路20が、PWM生成回路50から出力するPWM信号を増幅しスイッチングトランジスタMP1をスイッチングすることで、電源電圧VINがスイッチングされ、ダイオードD1とコイルL1で昇圧され平滑コンデンサC0で平滑された電圧VOUTが、出力端子70から負荷90に供給される。
The
ハイサイド電源回路30は、カレントミラー接続されたPMOSトランジスタMP3,MP4、トランジスタMP3のソースと電源端子13との間に接続されるツェナーダイオードZD1、及びトランジスタMP3のドレインとGNDとの間に接続される電流源I1を備え、トランジスタMP4のソースが駆動回路20のトランジスタMN1のソースに接続されている。
The high-side
PWM生成回路50は、帰還端子12から帰還する帰還電圧VFBを基準電圧VREFと比較して誤差電圧を生成する誤差増幅器51、スロープ補償回路52の出力信号と電流検出器40の検出信号を加算する加算器53、加算器53の出力電圧と誤差増幅器51の出力信号を比較するPWM信号のデューティを決める比較器54、PWM信号の周期を決める発振器55、その発振器55の出力電圧によりセットされ比較器54の出力電圧によりリセットされてPWM信号を出力するFF回路56を備える。
The
補助回路60は、PWM生成回路50のFF回路56から出力するPWM信号の立上りを検出する動作判定回路61と、その動作判定回路61がPWM信号の立上りを検出したとき所定時間だけONして、スイッチングトランジスタMP1から駆動回路20に流れる寄生容量CGSからの放電電流を吸収するNMOS補助トランジスタMN2を備える。
The
本実施例では、スイッチングトランジスタMP1をONさせるタイミング時に、スイッチングトランジスタMP1のゲート・ソース間の寄生容量CGS(図9参照)の放電電流を補助回路60の補助トランジスタMN2によって吸収することで、スイッチングトランジスタMP1のゲート電圧VG(MP1)を高速に低下させる。これによって、そのスイッチングトランジスタMP1の高速動作を実現する。
In the present embodiment, at the timing of turning on the switching transistor MP1, the discharge current of the parasitic capacitance CGS (see FIG. 9) between the gate and source of the switching transistor MP1 is absorbed by the auxiliary transistor MN2 of the
<第2実施例>
図2に具体化した補助回路60を備えたスイッチング制御回路10を示す。本実施例では、補助回路60の動作判定回路61として、PWM生成回路50から出力するPWM信号の立上りエッジを検出するエッジ検出回路611と、そのエッジ検出回路611がエッジを検出したとき、所定のパルス幅の信号を生成するタイマ回路612を備える。
<Second embodiment>
FIG. 2 shows the switching
図3に図2のスイッチング制御回路10の動作波形を示す。PWM生成回路50から図3(a)に示すような出力電圧VPWMが出力すると、図3(b)に示すように、エッジ検出回路611がその電圧VPWMの立上りエッジを示す信号VEを出力し、これによって、図3(c)に示すように、タイマ回路612から所定のパルス幅のタイマ電圧VTが出力する。このため、補助トランジスタMN2がONして、図3(d)に示すように、その補助トランジスタMN2にドレイン電流ID(MN2)が流れ、駆動回路20のトランジスタMN1のドレインには、図3(e)に示すように、スイッチングトランジスタMP1のゲート・ソース間寄生容量VGSの放電電流ID(MN1)が流れる。
FIG. 3 shows operation waveforms of the switching
この電流ID(MN1)は、図9で説明した従来回路では、ハイサイド電源回路30に流入しようとするが、補助トランジスタMN2がONしている期間は、図3(f)に示すように、ハイサイド電流回路30のトランジスタMP4に流入するドレイン電流ID(MP4)が減少する。この結果、図3(g)に示すように、ハイサイド電源回路30のトランジスタMP4のソース電圧VS(MP4)の変動が緩和される。このようにして、ハイサイド電源回路30のトランジスタMP4のソース電圧VS(MP4)の変動が小さくなると、図3(h)に示すように、スイッチングトランジスタMP1のゲート・ソース間電圧VGS(MP1)の変化が急峻になる。したがって、スイッチングトランジスタMP1を高速にターンONすることが出来るようになり、図3(i)に示すように、スイッチングトランジスタMP1のドレイン電圧VD(MP1)の高速化が可能となり、スイッチング損失が減少する。図3(i)には従来の場合の波形も点線で示した。
This current ID (MN1) tends to flow into the high-side
<第3実施例>
図4に本発明の第3実施例のスイッチング電源回路を示す。本実施例では、補助回路60の動作判定回路61として、PWM生成回路50から出力する電圧VPWMとPWM生成回路50内に設けられたブランキング回路57からのブランキング信号VBを入力する論理積回路613を使用する。
<Third embodiment>
FIG. 4 shows a switching power supply circuit according to the third embodiment of the present invention. In the present embodiment, as the
ブランキング回路57は、スイッチングトランジスタMP1がターンONした瞬間に発生するスイッチングノイズが制御に影響を与えないよう、数10nsecの期間だけ、電流検出器40で検出したスイッチングトランジスタMP1のドレイン電流ID(MP1)の電流情報をマスクするためのものである。
The blanking
図5(a)に示すように、PWM生成回路50から出力する電圧VPWMが立ち上がるとき、図5(b)に示すように、ブランキング回路57から上記した数10nsecのパルス幅のブランキング電圧VBが出力する。このブランキング電圧VBの発生タイミングは、図5(c)に示すように、スイッチングトランジスタMP1のドレイン電流ID(MP1)の立上り時である。これらブランキング電圧VBと電圧VPWMは論理積回路613に入力するので、その論理積回路613からは、図5(d)に示すように、ブランキングパルスVBに対応した電圧が補助トランジスタMN2にゲート電圧VG(MN2)として印加する。このため、補助回路60の補助トランジスタMN2のドレイン電流ID(MN2)は、図5(e)に示すようになり、駆動回路20のトランジスタMN1のドレイン電流ID(MN2)を吸収して、ハイサイド電源回路40のトランジスタMP4のソース電圧の上昇を抑制し、スイッチングトランジスタMP1の高速動作を実現できる。
As shown in FIG. 5A, when the voltage VPWM output from the
<第4実施例>
図6に本発明の第4実施例のスイッチング制御回路を示す。本実施例では、補助回路60の補助トランジスタMN2のソースに接続していた抵抗R1を電流源I2に置き換えたものである。電流I2は抵抗R1よりも小さな面積で実現することができ、補助トランジスタMN2で吸収するドレインID(MN2)も抵抗R1よりも正確に設定することができる。
<Fourth Embodiment>
FIG. 6 shows a switching control circuit according to the fourth embodiment of the present invention. In this embodiment, the resistor R1 connected to the source of the auxiliary transistor MN2 of the
<第5実施例>
図7に本発明の第5実施例のスイッチング制御回路を示す。本実施例では、図6で示した電流源I1に並列にキャパシタC1を接続したものである。これにより、スイッチングトランジスタMP1のゲート・ソース間寄生容量CGSの電流をより確実に放電できる。なお、図1、図2、図4で示した抵抗R1にキャパシタC1を並列接続しても同様である。
<Fifth Embodiment>
FIG. 7 shows a switching control circuit according to the fifth embodiment of the present invention. In the present embodiment, the capacitor C1 is connected in parallel to the current source I1 shown in FIG. As a result, the current in the gate-source parasitic capacitance CGS of the switching transistor MP1 can be discharged more reliably. The same applies when the capacitor C1 is connected in parallel to the resistor R1 shown in FIGS. 1, 2, and 4.
10,10A:スイッチング制御回路
20:駆動回路
30:ハイサイド電源回路
40:電流検出器
50:PWM生成回路、51:誤差増幅器、52:スロープ補償回路、53:加算器、54:コンパレータ、55:発振器、56:FF回路
60:補助回路、61:動作判定回路、611:エッジ検出回路、612:タイマ回路、613:論理積回路
70:出力端子
80:電圧検出回路
90:負荷
100:バイパス回路
10, 10A: switching control circuit 20: drive circuit 30: high side power supply circuit 40: current detector 50: PWM generation circuit, 51: error amplifier, 52: slope compensation circuit, 53: adder, 54: comparator, 55: Oscillator, 56: FF circuit 60: Auxiliary circuit, 61: Operation determination circuit, 611: Edge detection circuit, 612: Timer circuit, 613: AND circuit 70: Output terminal 80: Voltage detection circuit 90: Load 100: Bypass circuit
Claims (6)
前記駆動回路に入力する前記PWM信号が前記スイッチングトランジスタをONさせる信号であるとき、前記ハイサイド電源回路の出力電圧を、前記スイッチングトランジスタのON動作を助長させる電圧に所定時間だけ制御する補助回路を設けたことを特徴とするスイッチング制御回路。 A PWM generation circuit that generates a PWM signal according to a feedback voltage corresponding to an output voltage, a drive circuit that amplifies the PWM signal, and a power supply voltage that is controlled by the drive circuit to switch and output from a switching terminal. In a switching control circuit including a switching transistor and a high-side power supply circuit that generates a power supply voltage to be supplied to the drive circuit,
When the PWM signal input to the drive circuit is a signal that turns on the switching transistor, an auxiliary circuit that controls the output voltage of the high-side power supply circuit to a voltage that promotes the ON operation of the switching transistor for a predetermined time. A switching control circuit characterized by being provided.
前記補助回路は、前記PWM生成回路で生成された前記PWM信号が前記スイッチングトランジスタをONさせる信号であるとき、それを判定して所定時間だけ判定信号を生成する動作判定回路と、該動作判定回路が前記判定信号を生成したとき、前記駆動回路の高電位電源電圧と低電位電源電圧の電圧差を大きくするよう動作する補助トランジスタとを備えることを特徴とするスイッチング制御回路。 The switching control circuit according to claim 1,
When the PWM signal generated by the PWM generation circuit is a signal that turns on the switching transistor, the auxiliary circuit determines an operation determination circuit that generates a determination signal for a predetermined time, and the operation determination circuit. A switching control circuit, comprising: an auxiliary transistor that operates to increase the voltage difference between the high-potential power supply voltage and the low-potential power supply voltage of the drive circuit when the determination signal is generated.
前記補助回路の前記動作判定回路は、前記PWM生成回路で生成された前記PWM信号の立上りエッジを検出するエッジ検出回路と、該エッジ検出回路が前記立上りエッジを検出したとき所定時間幅のパルスを前記判定信号として生成するタイマ回路とを備えることを特徴とするスイッチング制御回路。
The switching control circuit according to claim 2 ,
The operation determination circuit of the auxiliary circuit outputs an edge detection circuit that detects a rising edge of the PWM signal generated by the PWM generation circuit, and a pulse having a predetermined time width when the edge detection circuit detects the rising edge. switching control circuit, characterized in that it comprises a timer circuit for generating a pre-Symbol-size constant signal.
前記PWM生成回路は、前記スイッチングトランジスタのドレイン電流を帰還電流として取り込んで前記PWM信号に反映させるカレントモード型であり、且つ前記スイッチングトランジスタのターンONした瞬間の前記帰還電流をマスクするマスク信号を生成するブランキング回路を備え、
前記補助回路の前記動作判定回路は、前記PWM生成回路で生成された前記PWM信号と前記ブランキング回路で生成された前記マスク信号の論理積をとる論理積回路を備え、該論理積回路から前記判定信号が出力することを特徴とするスイッチング制御回路。
The switching control circuit according to claim 2 ,
The PWM generation circuit is a current mode type that takes in the drain current of the switching transistor as a feedback current and reflects it in the PWM signal, and generates a mask signal that masks the feedback current at the moment when the switching transistor is turned on. Equipped with a blanking circuit
The operation determination circuit of the auxiliary circuit includes a logical product circuit that performs a logical product of the PWM signal generated by the PWM generation circuit and the mask signal generated by the blanking circuit. A switching control circuit which outputs a determination signal.
前記補助トランジスタは、該補助トランジスタのドレイン電流を決める抵抗又は電流源がソースに接続されていることを特徴とするスイッチング制御回路。 The switching control circuit according to claim 2,
A switching control circuit, wherein the auxiliary transistor has a source connected to a resistor or a current source that determines a drain current of the auxiliary transistor.
前記抵抗又は前記電流源に並列にキャパシタが接続されていることを特徴とするスイッチング制御回路。
The switching control circuit according to claim 5,
A switching control circuit, wherein a capacitor is connected in parallel to the resistor or the current source.
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