JP2017169412A

JP2017169412A - Switching control circuit

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Publication number: JP2017169412A
Application number: JP2016054758A
Authority: JP
Inventors: 裕介松尾; Yusuke Matsuo; 山下　拓也; Takuya Yamashita; 拓也山下
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2016-03-18
Filing date: 2016-03-18
Publication date: 2017-09-21
Anticipated expiration: 2036-03-18
Also published as: JP6690818B2

Abstract

PROBLEM TO BE SOLVED: To provide a switching control circuit capable of avoiding delay by charge and discharge of a parasitic capacitance of a switching transistor, and that can eliminate a need for an additional terminal.SOLUTION: A switching control circuit comprises: a PWM generation circuit 40 that generates a PWM signal depending on a feedback voltage VFB corresponding to an output voltage VOUT; a drive circuit 20 that amplifies the PWM signal; a switching transistor MP1 that switches a power supply voltage by being controlled by the drive circuit 20, and that outputs the power supply voltage from a switching terminal; and a high-side power supply circuit 30 that generates the power supply voltage supplied to the drive circuit 20. Further, the switching control circuit is provided with an auxiliary circuit 60 that controls an output voltage of the high-side power supply circuit 30 to be a voltage that contributes to an ON operation of the switching transistor MP1 only for a predetermined time period when the PWM signal inputted to the drive circuit 20 is a signal for turning on the switching transistor MP1.SELECTED DRAWING: Figure 1

Description

本発明はスイッチング電源装置のスイッチング制御回路に係り、特にスイッチング素子を駆動する駆動回路のハイサイド電源回路について改良を図ったスイッチ制御回路に関する。 The present invention relates to a switching control circuit of a switching power supply device, and more particularly to a switch control circuit that is improved with respect to a high-side power supply circuit of a drive circuit that drives a switching element.

＜第１従来例＞
図８に従来の一般的なスイッチング電源装置を示す。１０Ａはスイッチング制御回路であり、スイッチング端子１１、帰還端子１２、電源端子１３、及びＧＮＤ端子１４を備える。そして内部には、ＰＭＯＳスイッチングトランジスタＭＰ１、そのスイッチングトランジスタＭＰ１を駆動するＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１からなる駆動回路２０、その駆動回路２０にハイサイド電源を供給するハイサイド電源回路３０、及び電流検出器４０で検出したスイッチングトランジスタＭＰ１のドレイン電流に相当する帰還電流と帰還端子１２に入力する出力電圧の帰還電圧ＶＦＢを取り込んでＰＷＭ信号を生成し駆動回路２０に出力するカレントモード型のＰＷＭ生成回路５０を備える。 <First Conventional Example>
FIG. 8 shows a conventional general switching power supply apparatus. Reference numeral 10A denotes a switching control circuit, which includes a switching terminal 11, a feedback terminal 12, a power supply terminal 13, and a GND terminal 14. Inside, a PMOS switching transistor MP1, a driving circuit 20 comprising a PMOS transistor MP2 and an NMOS transistor MN1 for driving the switching transistor MP1, a high side power supply circuit 30 for supplying a high side power to the driving circuit 20, and a current detection A current mode type PWM generation circuit which takes in a feedback current VFB of the output voltage input to the feedback terminal 12 and a feedback current corresponding to the drain current of the switching transistor MP1 detected by the detector 40 and generates a PWM signal and outputs it to the drive circuit 20 50.

スイッチング端子１１にはダイオードＤ１のカソードとコイルＬ１の一端が接続され、そのコイルＬ１の他端が出力端子７０に接続されている。Ｃ０は平滑コンデンサである。８０は出力端子７０の出力電圧ＶＯＵＴを抵抗分圧して帰還電圧ＶＦＢを生成する電圧検出回路、９０は負荷である。 The switching terminal 11 is connected to the cathode of the diode D1 and one end of the coil L1, and the other end of the coil L1 is connected to the output terminal 70. C0 is a smoothing capacitor. Reference numeral 80 denotes a voltage detection circuit that resistance-divides the output voltage VOUT of the output terminal 70 to generate a feedback voltage VFB, and 90 denotes a load.

駆動回路２０が、ＰＷＭ生成回路５０から出力するＰＷＭ信号を増幅しスイッチングトランジスタＭＰ１をスイッチングすることで、電源電圧ＶＩＮがスイッチングされ、ダイオードＤ１とコイルＬ１で昇圧され平滑コンデンサＣ０で平滑された電圧ＶＯＵＴが、出力端子７０から負荷９０に供給される。 The drive circuit 20 amplifies the PWM signal output from the PWM generation circuit 50 and switches the switching transistor MP1, whereby the power supply voltage VIN is switched, and the voltage VOUT boosted by the diode D1 and the coil L1 and smoothed by the smoothing capacitor C0. Is supplied from the output terminal 70 to the load 90.

スイッチングトランジスタＭＰ１には低損失化のために低ＯＮ抵抗が求められるが、そのドレイン・ソース耐圧が高くてもゲート・ソース耐圧が低いことが多い。そこで、ハイサイド電源回路３０で調整した電圧を駆動回路２０に入力させで、そのスイッチングトランジスタＭＰ１のゲートを駆動することで、そのゲート・ソース間電圧ＶＧＳ（ＭＰ１）が電圧超過になることを防いでいる。 The switching transistor MP1 is required to have a low ON resistance in order to reduce loss, but the gate / source breakdown voltage is often low even if the drain / source breakdown voltage is high. Therefore, the voltage adjusted by the high-side power supply circuit 30 is input to the drive circuit 20 and the gate of the switching transistor MP1 is driven to prevent the gate-source voltage VGS (MP1) from exceeding the voltage. It is out.

図９にハイサイド電源回路３０を具体化したスイッチング制御回路１０Ａを示す。ハイサイド電源回路３０は、カレントミラー接続されたＰＭＯＳトランジスタＭＰ３，ＭＰ４、トランジスタＭＰ３のソースと電源端子１３との間に接続されるツェナーダイオードＺＤ１、トランジスタＭＰ３のドレインとＧＮＤとの間に接続される電流源Ｉ１を備え、トランジスタＭＰ４のソースが駆動回路２０のトランジスタＭＮ１のソースに接続されている。 FIG. 9 shows a switching control circuit 10A that embodies the high-side power supply circuit 30. The high-side power supply circuit 30 is connected between the PMOS transistors MP3 and MP4 connected in a current mirror, the Zener diode ZD1 connected between the source of the transistor MP3 and the power supply terminal 13, and the drain of the transistor MP3 and GND. A current source I1 is provided, and the source of the transistor MP4 is connected to the source of the transistor MN1 of the drive circuit 20.

このハイサイド電源回路３０は、ツェナーダイオードＺＤ１とソースフォロワトランジスタＭＰ３を用いたいわゆる無帰還電源である。電圧精度を求めない場合には、負帰還制御を用いた構成よりも大幅に回路規模を小さくすることができ、原理的に発振せず、位相補償が不要なメリットもある。 The high-side power supply circuit 30 is a so-called non-feedback power supply using a Zener diode ZD1 and a source follower transistor MP3. When the voltage accuracy is not required, the circuit scale can be significantly reduced as compared with the configuration using the negative feedback control, and there is an advantage that the oscillation does not occur in principle and phase compensation is unnecessary.

ところが、スイッチングトランジスタＭＰ１をＯＮさせる際に、ハイサイド電源３０の出力電圧（トランジスタＭＰ４のソース電圧ＶＳ（ＭＰ４））が過渡的に上昇してしまい、スイッチングトランジスタＭＰ１のターンＯＮ時間が長くなって、スイッチング損失が増大し、スイッチング制御回路１０Ａの効率が低下する問題がある。以下、そのメカニズムについて説明する。 However, when the switching transistor MP1 is turned on, the output voltage of the high-side power supply 30 (source voltage VS (MP4) of the transistor MP4) rises transiently, and the turn-on time of the switching transistor MP1 becomes longer. There is a problem that the switching loss increases and the efficiency of the switching control circuit 10A decreases. Hereinafter, the mechanism will be described.

スイッチングトランジスタＭＰ１には、図９に示したように、ゲート・ソース間寄生容量ＣＧＳとゲート・ドレイン間寄生容量ＣＧＤが存在する。スイッチングトランジスタＭＰ１は、低ＯＮ抵抗であれば素子サイズが大きいため、これらの容量値も大きなものとなる。 As shown in FIG. 9, the switching transistor MP1 has a gate-source parasitic capacitance CGS and a gate-drain parasitic capacitance CGD. Since the switching transistor MP1 has a large element size if it has a low ON resistance, these capacitance values are also large.

図１０にハイサイド電源回路３０の電圧等の過渡的な変動を示す。スイッチングトランジスタＭＰ１をＯＮさせるときに（図１０（ａ））、経路Ｐ１を経由して、寄生容量ＣＧＳに充電された電荷が駆動回路２０のトランジスタＭＮ１のドレイン電流ＩＤ（ＭＮ１）としてハイサイド電源回路３０流れ込み（図１０（ｂ））、ハイサイド電源回路３０のトランジスタＭＰ４のソース電圧ＶＳ（ＭＰ４）が過渡的に大きく上昇する（図１０（ｃ））。このソース電圧電圧が上昇している期間は、駆動回路２０の出力電圧であるスイッチングトランジスタＭＰ１のゲート電圧ＶＧ（ＭＰ１）の立下りが遅れ（図１０（ｄ））、そのスイッチングトランジスタＭＰ１を即座にはＯＮすることが出来ない。 FIG. 10 shows transient fluctuations such as the voltage of the high-side power supply circuit 30. When the switching transistor MP1 is turned on (FIG. 10 (a)), the charge charged in the parasitic capacitance CGS via the path P1 is used as the drain current ID (MN1) of the transistor MN1 of the drive circuit 20 and the high side power supply circuit. 30 flows (FIG. 10B), and the source voltage VS (MP4) of the transistor MP4 of the high-side power supply circuit 30 increases transiently (FIG. 10C). During the period when the source voltage is rising, the fall of the gate voltage VG (MP1) of the switching transistor MP1, which is the output voltage of the drive circuit 20, is delayed (FIG. 10 (d)), and the switching transistor MP1 is immediately turned on. Cannot be turned on.

＜第２従来例＞
そこで、従来では、ハイサイド電源回路３０のソース電圧ＶＳ（ＭＰ４）の変動を抑制するために、図１１に示すように、スイッチングトランジスタＭＰ１の寄生容量ＣＧＳの電荷を外部に接続した容量Ｃ２とバイパス回路１００で吸収するように対策を施したものがある。 <Second Conventional Example>
Therefore, conventionally, in order to suppress the fluctuation of the source voltage VS (MP4) of the high-side power supply circuit 30, as shown in FIG. 11, the capacitor C2 connected to the capacitor C2 that bypasses the charge of the parasitic capacitor CGS of the switching transistor MP1 is bypassed. Some measures are taken so as to be absorbed by the circuit 100.

＜第３従来例＞
また、ハイサイド電源回路３０に、特許文献１に記載のような負帰還制御を適用することが考えられる。 <Third conventional example>
Further, it is conceivable to apply negative feedback control as described in Patent Document 1 to the high-side power supply circuit 30.

特開２００６−１５５３６７号公報JP 2006-155367 A

しかしながら、図１１のスイッチング制御回路１０Ａでは、スイッチング制御回路１０ＡをＩＣで構成する際に、そのＩＣの外部にバイパス端子１５を設ける必要があるため、そのバイパス端子１５の保護のためにＩＣ内部に新たに過電流保護回路やＥＳＤ保護素子を付加しなければならず、回路面積が大きくなる問題がある。また、そのバイパス端子１５がＧＮＤ電位にショートすると、スイッチングトランジスタＭＰ１のゲート・ソース間電圧ＶＧＳ（ＭＰ１）が入力電圧ＶＩＮとＧＮＤ間の電圧にまで大きくなってスイッチングトランジスタＭＰ１のゲートにその耐圧を超える電圧が加わり、そのスイッチングトランジスタＭＰ１が故障する。これは、端子の短絡時にも高い安全性を要求される車載用のスイッチング電源装置においては、致命的な問題となる。 However, in the switching control circuit 10A of FIG. 11, when the switching control circuit 10A is configured by an IC, it is necessary to provide the bypass terminal 15 outside the IC. Therefore, in order to protect the bypass terminal 15, the IC is provided inside the IC. A new overcurrent protection circuit or ESD protection element has to be added, which increases the circuit area. When the bypass terminal 15 is short-circuited to the GND potential, the gate-source voltage VGS (MP1) of the switching transistor MP1 increases to the voltage between the input voltage VIN and GND and exceeds the breakdown voltage at the gate of the switching transistor MP1. A voltage is applied and the switching transistor MP1 fails. This is a fatal problem in an in-vehicle switching power supply device that requires high safety even when a terminal is short-circuited.

また、ハイサイド電源回路３０に特許文献１に記載のように負帰還制御を適用する場合は、負帰還制御系の帯域が有限であるところから、数ＭＨｚ程度の制御帯域では寄生容量の充放電に追従させることは困難であり、遅れが生じる。 Further, when negative feedback control is applied to the high-side power supply circuit 30 as described in Patent Document 1, charging and discharging of parasitic capacitance is performed in a control band of about several MHz because the band of the negative feedback control system is finite. It is difficult to make it follow, and a delay occurs.

本発明の目的は、スイッチングトランジスタの寄生容量の充放電による遅れを回避することができ、追加端子も必要ないようにしたスイッチング制御回路を提供することである。 An object of the present invention is to provide a switching control circuit that can avoid a delay due to charging / discharging of the parasitic capacitance of a switching transistor and that does not require an additional terminal.

上記目的を達成するために、請求項１にかかる発明は、出力電圧に対応した帰還電圧に応じてＰＷＭ信号を生成するＰＷＭ生成回路と、該ＰＷＭ信号を増幅する駆動回路と、該駆動回路によって制御されることで電源電圧をスイッチングしてスイッチング端子から出力するスイッチングトランジスタと、前記駆動回路に供給する電源電圧を生成するハイサイド電源回路とを備えたスイッチング制御回路において、前記駆動回路に入力する前記ＰＷＭ信号が前記スイッチングトランジスタをＯＮさせる信号であるとき、前記ハイサイド電源回路の出力電圧を、前記スイッチングトランジスタのＯＮ動作を助長させる電圧に所定時間だけ制御する補助回路を設けたことを特徴とする。 In order to achieve the above object, an invention according to claim 1 includes a PWM generation circuit that generates a PWM signal according to a feedback voltage corresponding to an output voltage, a drive circuit that amplifies the PWM signal, and the drive circuit. A switching control circuit comprising a switching transistor that switches a power supply voltage by being controlled and outputs the power supply voltage from a switching terminal, and a high-side power supply circuit that generates a power supply voltage to be supplied to the drive circuit. When the PWM signal is a signal for turning on the switching transistor, an auxiliary circuit is provided that controls the output voltage of the high-side power supply circuit to a voltage that promotes the ON operation of the switching transistor for a predetermined time. To do.

請求項２にかかる発明は、請求項１に記載のスイッチング制御回路において、前記補助回路は、前記ＰＷＭ生成回路で生成された前記ＰＷＭ信号が前記スイッチングトランジスタをＯＮさせる信号であるとき、それを判定して所定時間だけ判定信号を生成する動作判定回路と、該動作判定回路が前記判定信号を生成したとき、前記駆動回路の高電位電源電圧と低電位電源電圧の電圧差を大きくするよう動作する補助トランジスタとを備えることを特徴とする。 According to a second aspect of the present invention, in the switching control circuit according to the first aspect, the auxiliary circuit determines when the PWM signal generated by the PWM generation circuit is a signal for turning on the switching transistor. And an operation determination circuit for generating a determination signal for a predetermined time, and when the operation determination circuit generates the determination signal, the operation determination circuit operates to increase a voltage difference between the high potential power supply voltage and the low potential power supply voltage of the drive circuit. And an auxiliary transistor.

請求項３にかかる発明は、請求項１又は２に記載のスイッチング制御回路において、前記補助回路の前記動作判定回路は、前記ＰＷＭ生成回路で生成された前記ＰＷＭ信号の立上りエッジを検出するエッジ検出回路と、該エッジ検出回路が前記立上りエッジを検出したとき所定時間幅のパルスを前記動作判定信号として生成するタイマ回路とを備えることを特徴とする。 According to a third aspect of the present invention, in the switching control circuit according to the first or second aspect, the operation determination circuit of the auxiliary circuit detects an edge of the PWM signal generated by the PWM generation circuit. And a timer circuit that generates a pulse having a predetermined time width as the operation determination signal when the edge detection circuit detects the rising edge.

請求項４にかかる発明は、請求項１又は２に記載のスイッチング制御回路において、前記ＰＷＭ生成回路は、前記スイッチングトランジスタのドレイン電流を帰還電流として取り込んで前記ＰＷＭ信号に反映させるカレントモード型であり、且つ前記スイッチングトランジスタのターンＯＮした瞬間の前記帰還電流をマスクするマスク信号を生成するブランキング回路を備え、前記補助回路の前記動作判定回路は、前記ＰＷＭ生成回路で生成された前記ＰＷＭ信号と前記ブランキング回路で生成された前記マスク信号の論理積をとる論理積回路を備え、該論理積回路から前記判定信号が出力することを特徴とする。 According to a fourth aspect of the present invention, in the switching control circuit according to the first or second aspect, the PWM generation circuit is a current mode type in which the drain current of the switching transistor is taken in as a feedback current and reflected in the PWM signal. And a blanking circuit that generates a mask signal that masks the feedback current at the moment when the switching transistor is turned on, and the operation determination circuit of the auxiliary circuit includes the PWM signal generated by the PWM generation circuit An AND circuit that takes an AND of the mask signals generated by the blanking circuit is provided, and the determination signal is output from the AND circuit.

請求項５にかかる発明は、請求項２に記載のスイッチング制御回路において、前記補助トランジスタは、該補助トランジスタのドレイン電流を決める抵抗又は電流源がソースに接続されていることを特徴とする。 According to a fifth aspect of the present invention, in the switching control circuit according to the second aspect, the auxiliary transistor has a resistor or a current source for determining a drain current of the auxiliary transistor connected to a source.

請求項６にかかる発明は、請求項５に記載のスイッチング制御回路において、前記抵抗又は前記電流源に並列にキャパシタが接続されていることを特徴とする。 The invention according to claim 6 is the switching control circuit according to claim 5, wherein a capacitor is connected in parallel to the resistor or the current source.

本発明によれば、スイッチングトランジスタに寄生容量があっても、その寄生容量の放電電流を補助回路によって吸収することができ、スイッチングトランジスタの動作遅れを回避することができる。負帰還制御を用いると寄生容量の充放電に対して動作する際の遅れが生じるが、これがなくなる。また、その補助回路はスイッチング制御回路内に設けることができ、外部端子を必要としないので、端子追加にともなう過電流保護回路やＥＳＤ保護素子が必要性やＧＮＤ短絡の危険性もなくなる。 According to the present invention, even if the switching transistor has a parasitic capacitance, the discharge current of the parasitic capacitance can be absorbed by the auxiliary circuit, and the operation delay of the switching transistor can be avoided. When negative feedback control is used, there is a delay in operating against charging / discharging of the parasitic capacitance, but this is eliminated. Further, since the auxiliary circuit can be provided in the switching control circuit and does not require an external terminal, the necessity of an overcurrent protection circuit and an ESD protection element accompanying the addition of the terminal and the risk of a GND short circuit are eliminated.

本発明の第１実施例のスイッチング電源装置の全体を示す回路図である。1 is a circuit diagram showing an entire switching power supply device according to a first embodiment of the present invention; FIG. 本発明の第２実施例のスイッチング制御回路の回路図である。It is a circuit diagram of the switching control circuit of 2nd Example of this invention. 図２のスイッチング制御回路の動作波形図である。FIG. 3 is an operation waveform diagram of the switching control circuit of FIG. 2. 本発明の第３実施例のスイッチング制御回路の回路図である。It is a circuit diagram of the switching control circuit of 3rd Example of this invention. 図４のスイッチング制御回路の動作波形図である。FIG. 5 is an operation waveform diagram of the switching control circuit of FIG. 4. 本発明の第４実施例のスイッチング制御回路の回路図である。It is a circuit diagram of the switching control circuit of 4th Example of this invention. 本発明の第５実施例のスイッチング制御回路の回路図である。It is a circuit diagram of the switching control circuit of 5th Example of this invention. 第１従来例のスイッチング電源装置の全体を示す回路図である。It is a circuit diagram which shows the whole switching power supply device of a 1st prior art example. 第１従来例のスイッチング制御回路の回路図である。It is a circuit diagram of the switching control circuit of the 1st prior art example. 図９のスイッチング制御回路の動作波形図である。FIG. 10 is an operation waveform diagram of the switching control circuit of FIG. 9. 第２従来例のスイッチング制御回路の回路図である。It is a circuit diagram of the switching control circuit of the 2nd conventional example.

＜第１実施例＞
図１に本発明の第１実施例のスイッチング電源装置を示す。１０はスイッチング制御回路であり、スイッチング端子１１、帰還端子１２、電源端子１３、及びＧＮＤ端子１４を備える。そして内部には、ＰＭＯＳスイッチングトランジスタＭＰ１、そのスイッチングトランジスタＭＰ１を駆動するＰＭＯＳトランジスタＭＰ２とＮＭＯＳトランジスタＭＮ１からなる駆動回路２０、その駆動回路２０にハイサイド電源を供給するハイサイド電源回路３０、電流検出器４０で検出したスイッチングトランジスタＭＰ１のドレイン電流に相当する帰還電流と帰還端子１２に入力する出力電圧の帰還電圧ＶＦＢを取り込んでＰＷＭ信号を生成し駆動回路２０に出力するカレントモード型のＰＷＭ生成回路５０、及びスイッチングトランジスタＭＰ１のゲート・ソース間寄生容量ＣＧＳの放電電流を吸収するための補助回路６０を備える。 <First embodiment>
FIG. 1 shows a switching power supply device according to a first embodiment of the present invention. A switching control circuit 10 includes a switching terminal 11, a feedback terminal 12, a power supply terminal 13, and a GND terminal 14. Inside, a PMOS switching transistor MP1, a drive circuit 20 comprising a PMOS transistor MP2 and NMOS transistor MN1 for driving the switching transistor MP1, a high side power supply circuit 30 for supplying high side power to the drive circuit 20, and a current detector The current mode type PWM generation circuit 50 that takes in the feedback current VFB of the output voltage input to the feedback terminal 12 and the feedback voltage corresponding to the drain current of the switching transistor MP1 detected in 40 and generates the PWM signal and outputs it to the drive circuit 20. And an auxiliary circuit 60 for absorbing the discharge current of the gate-source parasitic capacitance CGS of the switching transistor MP1.

ハイサイド電源回路３０は、カレントミラー接続されたＰＭＯＳトランジスタＭＰ３，ＭＰ４、トランジスタＭＰ３のソースと電源端子１３との間に接続されるツェナーダイオードＺＤ１、及びトランジスタＭＰ３のドレインとＧＮＤとの間に接続される電流源Ｉ１を備え、トランジスタＭＰ４のソースが駆動回路２０のトランジスタＭＮ１のソースに接続されている。 The high-side power supply circuit 30 is connected between the PMOS transistors MP3 and MP4 that are current mirror-connected, the Zener diode ZD1 that is connected between the source of the transistor MP3 and the power supply terminal 13, and the drain of the transistor MP3 and GND. The source of the transistor MP4 is connected to the source of the transistor MN1 of the drive circuit 20.

ＰＷＭ生成回路５０は、帰還端子１２から帰還する帰還電圧ＶＦＢを基準電圧ＶＲＥＦと比較して誤差電圧を生成する誤差増幅器５１、スロープ補償回路５２の出力信号と電流検出器４０の検出信号を加算する加算器５３、加算器５３の出力電圧と誤差増幅器５１の出力信号を比較するＰＷＭ信号のデューティを決める比較器５４、ＰＷＭ信号の周期を決める発振器５５、その発振器５５の出力電圧によりセットされ比較器５４の出力電圧によりリセットされてＰＷＭ信号を出力するＦＦ回路５６を備える。 The PWM generation circuit 50 compares the feedback voltage VFB fed back from the feedback terminal 12 with the reference voltage VREF and adds the output signal of the error amplifier 51 and the slope compensation circuit 52 that generate an error voltage and the detection signal of the current detector 40. An adder 53, a comparator 54 that determines the duty of the PWM signal that compares the output voltage of the adder 53 and the output signal of the error amplifier 51, an oscillator 55 that determines the period of the PWM signal, and a comparator set by the output voltage of the oscillator 55 The FF circuit 56 is reset by the output voltage 54 and outputs a PWM signal.

補助回路６０は、ＰＷＭ生成回路５０のＦＦ回路５６から出力するＰＷＭ信号の立上りを検出する動作判定回路６１と、その動作判定回路６１がＰＷＭ信号の立上りを検出したとき所定時間だけＯＮして、スイッチングトランジスタＭＰ１から駆動回路２０に流れる寄生容量ＣＧＳからの放電電流を吸収するＮＭＯＳ補助トランジスタＭＮ２を備える。 The auxiliary circuit 60 detects the rise of the PWM signal output from the FF circuit 56 of the PWM generation circuit 50, and is turned ON for a predetermined time when the operation decision circuit 61 detects the rise of the PWM signal. An NMOS auxiliary transistor MN2 that absorbs a discharge current from the parasitic capacitance CGS that flows from the switching transistor MP1 to the drive circuit 20 is provided.

本実施例では、スイッチングトランジスタＭＰ１をＯＮさせるタイミング時に、スイッチングトランジスタＭＰ１のゲート・ソース間の寄生容量ＣＧＳ（図９参照）の放電電流を補助回路６０の補助トランジスタＭＮ２によって吸収することで、スイッチングトランジスタＭＰ１のゲート電圧ＶＧ（ＭＰ１）を高速に低下させる。これによって、そのスイッチングトランジスタＭＰ１の高速動作を実現する。 In this embodiment, at the timing when the switching transistor MP1 is turned ON, the discharge current of the parasitic capacitance CGS (see FIG. 9) between the gate and the source of the switching transistor MP1 is absorbed by the auxiliary transistor MN2 of the auxiliary circuit 60, thereby The gate voltage VG (MP1) of MP1 is reduced at high speed. This realizes a high-speed operation of the switching transistor MP1.

＜第２実施例＞
図２に具体化した補助回路６０を備えたスイッチング制御回路１０を示す。本実施例では、補助回路６０の動作判定回路６１として、ＰＷＭ生成回路５０から出力するＰＷＭ信号の立上りエッジを検出するエッジ検出回路６１１と、そのエッジ検出回路６１１がエッジを検出したとき、所定のパルス幅の信号を生成するタイマ回路６１２を備える。 <Second embodiment>
FIG. 2 shows the switching control circuit 10 including the auxiliary circuit 60 embodied. In the present embodiment, as the operation determination circuit 61 of the auxiliary circuit 60, an edge detection circuit 611 that detects a rising edge of a PWM signal output from the PWM generation circuit 50, and when the edge detection circuit 611 detects an edge, a predetermined edge is detected. A timer circuit 612 for generating a pulse width signal is provided.

図３に図２のスイッチング制御回路１０の動作波形を示す。ＰＷＭ生成回路５０から図３（ａ）に示すような出力電圧ＶＰＷＭが出力すると、図３（ｂ）に示すように、エッジ検出回路６１１がその電圧ＶＰＷＭの立上りエッジを示す信号ＶＥを出力し、これによって、図３（ｃ）に示すように、タイマ回路６１２から所定のパルス幅のタイマ電圧ＶＴが出力する。このため、補助トランジスタＭＮ２がＯＮして、図３（ｄ）に示すように、その補助トランジスタＭＮ２にドレイン電流ＩＤ（ＭＮ２）が流れ、駆動回路２０のトランジスタＭＮ１のドレインには、図３（ｅ）に示すように、スイッチングトランジスタＭＰ１のゲート・ソース間寄生容量ＶＧＳの放電電流ＩＤ（ＭＮ１）が流れる。 FIG. 3 shows operation waveforms of the switching control circuit 10 of FIG. When the output voltage VPWM as shown in FIG. 3A is output from the PWM generation circuit 50, as shown in FIG. 3B, the edge detection circuit 611 outputs a signal VE indicating the rising edge of the voltage VPWM, Accordingly, as shown in FIG. 3C, the timer circuit 612 outputs a timer voltage VT having a predetermined pulse width. Therefore, the auxiliary transistor MN2 is turned ON, and as shown in FIG. 3D, the drain current ID (MN2) flows through the auxiliary transistor MN2, and the drain of the transistor MN1 of the drive circuit 20 is connected to the drain of the transistor MN1 in FIG. ), The discharge current ID (MN1) of the parasitic capacitance VGS between the gate and source of the switching transistor MP1 flows.

この電流ＩＤ（ＭＮ１）は、図９で説明した従来回路では、ハイサイド電源回路３０に流入しようとするが、補助トランジスタＭＮ２がＯＮしている期間は、図３（ｆ）に示すように、ハイサイド電流回路３０のトランジスタＭＰ４に流入するドレイン電流ＩＤ（ＭＰ４）が減少する。この結果、図３（ｇ）に示すように、ハイサイド電源回路３０のトランジスタＭＰ４のソース電圧ＶＳ（ＭＰ４）の変動が緩和される。このようにして、ハイサイド電源回路３０のトランジスタＭＰ４のソース電圧ＶＳ（ＭＰ４）の変動が小さくなると、図３（ｈ）に示すように、スイッチングトランジスタＭＰ１のゲート・ソース間電圧ＶＧＳ（ＭＰ１）の変化が急峻になる。したがって、スイッチングトランジスタＭＰ１を高速にターンＯＮすることが出来るようになり、図３（ｉ）に示すように、スイッチングトランジスタＭＰ１のドレイン電圧ＶＤ（ＭＰ１）の高速化が可能となり、スイッチング損失が減少する。図３（ｉ）には従来の場合の波形も点線で示した。 The current ID (MN1) tends to flow into the high-side power supply circuit 30 in the conventional circuit described in FIG. 9, but during the period when the auxiliary transistor MN2 is ON, as shown in FIG. The drain current ID (MP4) flowing into the transistor MP4 of the high side current circuit 30 decreases. As a result, as shown in FIG. 3G, fluctuations in the source voltage VS (MP4) of the transistor MP4 of the high-side power supply circuit 30 are alleviated. When the variation of the source voltage VS (MP4) of the transistor MP4 of the high-side power supply circuit 30 is reduced in this way, the gate-source voltage VGS (MP1) of the switching transistor MP1 is changed as shown in FIG. The change becomes steep. Therefore, the switching transistor MP1 can be turned on at high speed, and as shown in FIG. 3I, the drain voltage VD (MP1) of the switching transistor MP1 can be increased, and the switching loss is reduced. . In FIG. 3I, the waveform in the conventional case is also indicated by a dotted line.

＜第３実施例＞
図４に本発明の第３実施例のスイッチング電源回路を示す。本実施例では、補助回路６０の動作判定回路６１として、ＰＷＭ生成回路５０から出力する電圧ＶＰＷＭとＰＷＭ生成回路５０内に設けられたブランキング回路５７からのブランキング信号ＶＢを入力する論理積回路６１３を使用する。 <Third embodiment>
FIG. 4 shows a switching power supply circuit according to a third embodiment of the present invention. In this embodiment, as an operation determination circuit 61 of the auxiliary circuit 60, a logical product circuit that inputs a voltage VPWM output from the PWM generation circuit 50 and a blanking signal VB from a blanking circuit 57 provided in the PWM generation circuit 50. 613 is used.

ブランキング回路５７は、スイッチングトランジスタＭＰ１がターンＯＮした瞬間に発生するスイッチングノイズが制御に影響を与えないよう、数１０ｎｓｅｃの期間だけ、電流検出器４０で検出したスイッチングトランジスタＭＰ１のドレイン電流ＩＤ（ＭＰ１）の電流情報をマスクするためのものである。 The blanking circuit 57 detects the drain current ID (MP1) of the switching transistor MP1 detected by the current detector 40 only for a period of several tens of nsec so that the switching noise generated at the moment when the switching transistor MP1 is turned on does not affect the control. ) Current information.

図５（ａ）に示すように、ＰＷＭ生成回路５０から出力する電圧ＶＰＷＭが立ち上がるとき、図５（ｂ）に示すように、ブランキング回路５７から上記した数１０ｎｓｅｃのパルス幅のブランキング電圧ＶＢが出力する。このブランキング電圧ＶＢの発生タイミングは、図５（ｃ）に示すように、スイッチングトランジスタＭＰ１のドレイン電流ＩＤ（ＭＰ１）の立上り時である。これらブランキング電圧ＶＢと電圧ＶＰＷＭは論理積回路６１３に入力するので、その論理積回路６１３からは、図５（ｄ）に示すように、ブランキングパルスＶＢに対応した電圧が補助トランジスタＭＮ２にゲート電圧ＶＧ（ＭＮ２）として印加する。このため、補助回路６０の補助トランジスタＭＮ２のドレイン電流ＩＤ（ＭＮ２）は、図５（ｅ）に示すようになり、駆動回路２０のトランジスタＭＮ１のドレイン電流ＩＤ（ＭＮ２）を吸収して、ハイサイド電源回路４０のトランジスタＭＰ４のソース電圧の上昇を抑制し、スイッチングトランジスタＭＰ１の高速動作を実現できる。 As shown in FIG. 5A, when the voltage VPWM output from the PWM generation circuit 50 rises, as shown in FIG. 5B, the blanking voltage VB having a pulse width of several tens of nsec is output from the blanking circuit 57 as shown in FIG. Is output. The generation timing of the blanking voltage VB is when the drain current ID (MP1) of the switching transistor MP1 rises as shown in FIG. Since these blanking voltage VB and voltage VPWM are input to the logical product circuit 613, the voltage corresponding to the blanking pulse VB is gated from the logical product circuit 613 to the auxiliary transistor MN2 as shown in FIG. The voltage VG (MN2) is applied. For this reason, the drain current ID (MN2) of the auxiliary transistor MN2 of the auxiliary circuit 60 is as shown in FIG. 5E, and the drain current ID (MN2) of the transistor MN1 of the drive circuit 20 is absorbed, so that the high side An increase in the source voltage of the transistor MP4 of the power supply circuit 40 can be suppressed, and a high-speed operation of the switching transistor MP1 can be realized.

＜第４実施例＞
図６に本発明の第４実施例のスイッチング制御回路を示す。本実施例では、補助回路６０の補助トランジスタＭＮ２のソースに接続していた抵抗Ｒ１を電流源Ｉ２に置き換えたものである。電流Ｉ２は抵抗Ｒ１よりも小さな面積で実現することができ、補助トランジスタＭＮ２で吸収するドレインＩＤ（ＭＮ２）も抵抗Ｒ１よりも正確に設定することができる。 <Fourth embodiment>
FIG. 6 shows a switching control circuit according to a fourth embodiment of the present invention. In this embodiment, the resistor R1 connected to the source of the auxiliary transistor MN2 of the auxiliary circuit 60 is replaced with a current source I2. The current I2 can be realized with a smaller area than the resistor R1, and the drain ID (MN2) absorbed by the auxiliary transistor MN2 can also be set more accurately than the resistor R1.

＜第５実施例＞
図７に本発明の第５実施例のスイッチング制御回路を示す。本実施例では、図６で示した電流源Ｉ１に並列にキャパシタＣ１を接続したものである。これにより、スイッチングトランジスタＭＰ１のゲート・ソース間寄生容量ＣＧＳの電流をより確実に放電できる。なお、図１、図２、図４で示した抵抗Ｒ１にキャパシタＣ１を並列接続しても同様である。 <Fifth embodiment>
FIG. 7 shows a switching control circuit according to a fifth embodiment of the present invention. In this embodiment, a capacitor C1 is connected in parallel to the current source I1 shown in FIG. Thereby, the current of the gate-source parasitic capacitance CGS of the switching transistor MP1 can be discharged more reliably. The same applies even if the capacitor C1 is connected in parallel to the resistor R1 shown in FIG. 1, FIG. 2, and FIG.

１０，１０Ａ：スイッチング制御回路
２０：駆動回路
３０：ハイサイド電源回路
４０：電流検出器
５０：ＰＷＭ生成回路、５１：誤差増幅器、５２：スロープ補償回路、５３：加算器、５４：コンパレータ、５５：発振器、５６：ＦＦ回路
６０：補助回路、６１：動作判定回路、６１１:エッジ検出回路、６１２：タイマ回路、６１３：論理積回路
７０：出力端子
８０：電圧検出回路
９０：負荷
１００：バイパス回路
10, 10A: Switching control circuit 20: Drive circuit 30: High-side power supply circuit 40: Current detector 50: PWM generation circuit, 51: Error amplifier, 52: Slope compensation circuit, 53: Adder, 54: Comparator, 55: Oscillator 56: FF circuit 60: Auxiliary circuit 61: Operation determination circuit 611: Edge detection circuit 612: Timer circuit 613: AND circuit 70: Output terminal 80: Voltage detection circuit 90: Load 100: Bypass circuit

Claims

A PWM generation circuit that generates a PWM signal according to a feedback voltage corresponding to the output voltage, a drive circuit that amplifies the PWM signal, and a power supply voltage that is controlled by the drive circuit to output from the switching terminal In a switching control circuit comprising a switching transistor and a high-side power supply circuit that generates a power supply voltage to be supplied to the drive circuit,
An auxiliary circuit that controls the output voltage of the high-side power supply circuit to a voltage that promotes the ON operation of the switching transistor for a predetermined time when the PWM signal input to the driving circuit is a signal that turns on the switching transistor; A switching control circuit provided.

The switching control circuit according to claim 1,
The auxiliary circuit, when the PWM signal generated by the PWM generation circuit is a signal for turning on the switching transistor, determines the signal and generates a determination signal for a predetermined time, and the operation determination circuit A switching control circuit comprising: an auxiliary transistor that operates to increase a voltage difference between a high potential power supply voltage and a low potential power supply voltage of the drive circuit when the determination signal is generated.

The switching control circuit according to claim 1 or 2,
The operation determination circuit of the auxiliary circuit includes an edge detection circuit that detects a rising edge of the PWM signal generated by the PWM generation circuit, and a pulse having a predetermined time width when the edge detection circuit detects the rising edge. A switching control circuit comprising: a timer circuit that generates the operation determination signal.

The switching control circuit according to claim 1 or 2,
The PWM generation circuit is a current mode type that takes the drain current of the switching transistor as a feedback current and reflects it in the PWM signal, and generates a mask signal that masks the feedback current at the moment when the switching transistor is turned on. With a blanking circuit that
The operation determination circuit of the auxiliary circuit includes a logical product circuit that takes a logical product of the PWM signal generated by the PWM generation circuit and the mask signal generated by the blanking circuit. A switching control circuit, wherein a determination signal is output.

The switching control circuit according to claim 2,
The switching control circuit according to claim 1, wherein a resistance or a current source for determining a drain current of the auxiliary transistor is connected to a source of the auxiliary transistor.

The switching control circuit according to claim 5, wherein
A switching control circuit, wherein a capacitor is connected in parallel to the resistor or the current source.