JP6688928B2

JP6688928B2 - 電子衝撃利得の受動的局所領域飽和

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Publication number: JP6688928B2
Application number: JP2019099896A
Authority: JP
Inventors: ダブリュ．スミスアーリン
Original assignee: イーグルテクノロジー，エルエルシー
Priority date: 2018-06-01
Filing date: 2019-05-29
Publication date: 2020-04-28
Anticipated expiration: 2039-05-29
Also published as: EP3584818B1; JP2019212623A; EP3584818A1; US10312047B1

Description

画像増倍器は、微光（例えば、暗視）用途において、環境光をより認識しやすい画像に増幅するために使用される。

画像増倍器を通して光景を見るときに、高い光強度の局所領域は、それらの領域内の電子の数が過剰になり、画像忠実度に負の影響を与える。したがって、高い光強度の局所領域は、光景の再現が最適化になるように小さくして選択的に獲得することが必要である。これは、本明細書において、「制動」と称される場合がある。

マイクロチャネルプレート（ＭＰＣ）に基づく増倍器において、制動は、プレートのストリップ電流によって提供される。現在、電子衝撃利得については、他の暗背景内の輝点によって作成される電子−正孔対（ＥＨＰ）の数を局所的に制限するためのいかなる「制動」機構も存在しない。従来の近接集束増倍器におけるこの課題を制御するための技術は、半導体ベースの電子増倍器に適用することができない。

暗視装置などにおいて画像を増倍するための方法および装置は、半導体構造を含み、該半導体構造は、半導体構造の受容表面に衝突する各電子のための複数の電子および対応する電子正孔を生成するようにドープされた第１の領域と、電子正孔対を求引するようにドープされた第２の領域と、第２の領域から電子正孔対を出力するための導電性端子と、第１の領域内で正孔のうちのいくつかが複数の電子のうちのいくつかと組み合わさるように、第２の領域から導電性端子への正孔の流れを制限するようにドープされた第３の領域と、を含む。第１の領域は、複数の電子のうちの残りを放出するための放出領域をさらに含む。

強度制御を伴う電子増倍器として構成された半導体構造を含む画像増倍器の断面図である。図１の半導体構造の例示的な一実施形態を表すことができる、強度制御を伴う電子増倍器として構成された別の半導体構造の断面図である。半導体構造が放出領域の配列を形成するための平行および垂直なブロック構造の複数の列を含む、図２の半導体構造の例示的な一実施形態の三次元断面斜視図である。例示の目的で導電性端子を取り除いた、図２の半導体構造の例示的な一実施形態の二次元図である。導電性端子を例示する、図４の例示的な実施形態の別の図である。図４の電子増倍器の電子衝撃セルの拡大図である。画像を増倍し、局所的な高強度照明を制御する方法のフローチャートである。

本明細書では、半導体電子増倍器からの正孔の流出を制限して、高光強度領域内の電子の数を軽減するための技術が開示される。

図１は、画像増倍器１００の断面図である。画像増倍器１００は、暗視装置として構成することができる。しかしながら、画像増倍器１００は、暗視装置に限定されない。

画像増倍器１００は、光子１０４を電子１０６に変換するための光電陰極１０２を含む。入力表面１０２ａに衝突する各光子１０４は、自由電子１０６を作り出す可能性がある。自由電子１０６は、出力表面１０２ｂから放出される。出力表面１０２ｂは、出力表面１０２ｂからの電子１０６の流れを促進するために、負の電子親和力状態に活性化することができる。

光電陰極１０２は、ガリウムヒ素（ＧａＡｓ）、ＧａＰ、ＧａＩｎＡｓＰ、ＩｎＡｓＰ、ＩｎＧａＡｓ、および／または他の半導体材料などの、光電子放出効果を呈する半導体材料から製作することができる。代替的に、光電陰極１０２は、既知のバイアルカリとすることができる。

一実施形態において、光電陰極１０２の光電子放出半導体材料は、光子を吸収し、該吸収が、半導体材料のキャリア密度を増加させ、該増加が、半導体材料に、出力表面１０２ｂから放出される電子１０６の光電流を生成させる。

画像増倍器１００は、半導体構造１１０の入力表面１１０ａに衝突する各電子１０６のための複数の電子１１２を生成するための、および電子１１２の強度を制御するための、強度制御を伴う電子増倍器として構成された半導体構造１１０をさらに含む。

半導体構造１１０はまた、本明細書において、電子増倍器、電子増幅器、および／または電子衝撃デバイス（ＥＢＤ）とも称され得る。半導体構造１１０は、例えば、限定されないが、表面１１０ａに衝突する各電子１０６のための数百個の電子１１２を生成するように構成することができる。

画像増倍器１００は、半導体構造１１０から電子１１２を受容するための陽極１１８をさらに含む。陽極１１８は、陽極１１８の表面１１８ａに衝突する電子１１２を感知するためのセンサを含むことができる。陽極１１８は、電子１１２を光子に変換するための蛍光スクリーンを含むことができる。陽極１１８は、ＣＭＯＳ基板と、複数の収集ウエルと、を有する、集積回路を含むことができる。この実施例において、収集ウエルに収集された電子は、信号プロセッサで処理して、画像を生成することができ、該画像は、画像表示デバイスに提供することができる。

画像増倍器１００は、光電子陰極１０２と半導体構造１１０との間の電子流れを促進するための真空領域１０８をさらに含む。

画像増倍器１００は、半導体構造１１０と陽極１１８との間の電子の流れを促進するための真空領域１１６をさらに含む。

画像増倍器１００および／またはその一部分は、以下の１つ以上の実施例で説明されるように構成することができる。しかしながら、画像増倍器１００は、以下の実施例に限定されない。

画像増倍器１００は、バイアス回路１５０をさらに含む。図１の実施例において、バイアス回路１５０は、（例えば、半導体構造１１０を通して、電子１１２を陽極１１８の表面１１８ａに向かって引き寄せるために）第１のバイアス電圧を光電陰極１０６と半導体構造１１０との間に印加し、第２のバイアス電圧を入力表面１１０ａと半導体構造１１０の出力表面１１０ｂとの間に印加し、第３のバイアス電圧を半導体構造１１０と陽極１１８との間に印加するように構成される。

光電陰極１０２の周囲面は、光電陰極１０２への電気的接点を提供するために、クロムなどの導電材料で被覆することができる。

半導体構造１１０の周囲面は、半導体構造１１０の１つ以上の表面への電気的接点を提供するために、クロムなどの導電材料で被覆することができる。

陽極１１８の周囲面は、陽極１１８への電気的接点を提供するために、クロムなどの導電材料で被覆することができる。

画像増倍器１００は、光電陰極１０２、半導体構造１１０、および陽極１１８を収容するための真空筐体１３０を含むことができる。

光電陰極１０２および半導体構造１１０は、光電陰極１０２の出力表面１０２ｂが半導体構造１１０の入力表面１１０ａに比較的近接するように（例えば、約１０マイクロメートルまたはミクロン未満に）位置付けることができる。

半導体構造１１０および陽極１１８は、放出表面１１０ｂが陽極表面１１８ａに比較的近接するように位置付けることができる。例えば、陽極１１８が集積回路を含む場合、放出表面１１０ｂと陽極表面１１８ａとの間の距離は、限定されないが、約５ミリメートルとすることができる。陽極１１８ａが蛍光スクリーンを含む場合、放出表面１１０ｂとセンサ面１１８ａとの間の距離は、限定されないが、約１０ミリメートルとすることができる。

画像増倍器１００またはその一部分は、以下の１つ以上の実施例で説明されるように構成することができる。しかしながら、画像増倍器１００は、以下の実施例に限定されない。

図２は、強度制御を伴う電子増倍器として構成された半導体構造２００の断面図である。半導体構造２００は、図１の半導体構造１１０の例示的な一実施形態を表すことができる。

半導体構造２００は、半導体構造２００の表面２００ａに衝突する各電子２０１のための複数の電子−正孔対を生成するようにドープされる。図２において、複数の電子−正孔対は、自由電子２０４（黒丸）と、正孔２０５（白丸）と、を含む。

半導体構造２００は、第１の領域２０２と、第２の領域２０８と、を含み、該領域は、電子２０４（すなわち、自由電子）の流れを放出表面２０２ｂの放出領域２１０に方向付けるようにドープされる。放出領域２１０は、放出領域２１０からの電子流れを促進するために、負の電子親和力状態に活性化することができる。

第１の領域２０２は、自由電子２０４を入力表面２００ａから離隔して半導体構造２００の中へ押し込むようにドープされ、したがって、入力表面２００ａにおいて自由電子２０４が正孔２０５と再度組み合わさるのを阻止する。入力表面２００ａにおいて電子−正孔対が再度組み合わさるのを阻止することは、より多くの電子が半導体構造２００を通って放出表面２００ｂに流れることを確実にし、それによって、効率が向上する。

領域２０８（単独で、および／または領域２０２と組み合わせて）はまた、本明細書において、電子増倍器領域とも称され得る。

半導体構造２００は、領域２１２をさらに含み、該領域は、正孔２０５を求引するように、および自由電子２０４をはね返すようにドープされる。領域２１２はまた、本明細書において、ブロック構造２１２とも称され得る。ブロック構造２１２は、放出表面２００ｂのブロック領域２１４を画定し、半導体構造２００を出入りする電子の流れが阻止される。ブロック領域２１２は、空間的忠実度を維持するのを補助することができる。ブロック構造２１２は、他の利点を提供すること、および／または他の機能を実行することができる。

半導体構造２００は、ブロック構造２１２を伴わずに、適切な電子増倍を提供することができる。したがって、一実施形態では、ブロック構造２１２が取り除かれる。

半導体構造２００は、ブロック構造２１２から（例えば、外部回路へ）正孔を引き寄せるための、放出表面２００ｂのブロック領域２１４の上に位置付けられた導電性接点または端子２２４をさらに含む。

図１において、光子１０４の高強度ビームが表面２００ａの比較的小さい領域に当たった、または接触したときに、陽極１１８の対応する領域が飽和する場合があり、これは、観察者が飽和領域に近接した他の対象物の他の（すなわち、あまり明るくない）画像を見ることを困難にする場合がある。

図２において、半導体構造２００は、強度を制限または管理するようにドープされた制限器領域２２０をさらに含む。

半導体構造２００がシリコンを含む例示的な一実施形態を以下に提供する。しかしながら、半導体構造２００は、シリコンに限定されない。半導体構造２００は、限定されないがガリウムヒ素（ＧａＡｓ）などの、他の半導体材料を含むことができる。自由電子は、Ｎ型材料に求引される傾向がある。正孔は、Ｐ型材に求引される傾向がある。

以下の例示的な実施形態において、半導体構造２００は、シリコンを含み、また、Ｐ型ドーパント（Ｐ−として例示される）で比較的適度にドープされて、半導体構造２００の表面２００ａに衝突する各自由電子２０１のための複数の自由電子２０４を生成する。第１のドープ領域２０２は、ホウ素またはアルミニウムなどのｐ型ドーパントでドープすることができる。第１のドープ領域２０２は、比較的高濃度（例えば、１０^１７／ｃｍ^３）にドープすることができる。ブロック構造２１２は、ホウ素またはアルミニウムなどのＰ型ドーパントで、比較的適度（例えば、１０^１８または１０^１９／ｃｍ^３）にドープすることができる。制限器領域２２０は、Ｎ型材料でドープされる。

正孔２０５は、領域２０８からブロック領域２１２へ、などの、より高濃度にドープされたＰ領域に拡散する傾向がある。正孔２０５は、端子２２４を通して、ブロック領域２１２から引き寄せることができる。一方で、自由電子２０４は、Ｐ型ドーピングの領域から（例えば、Ｎ型ドーピングの領域に向かって）はね返される。端子２２４から正孔２０４を引き寄せることができる速度は、ブロック構造２１２とそれぞれの制限器領域２２０との間のＮ／Ｐ接合のドープ密度および領域（漏れ電流密度）によって測定される。

電子−正孔対２０４／２０５が比較的高い速度（すなわち、局所的な強度）で生成されると、端子２２４への正孔２０５の流れは、制限器構造２２０によって制限または絞られる。端末２２４ａおよび／または２２４ｂへの正孔の流れが制限器領域２２０によって制限されると、ブロック構造２１２ａと２１２ｂとの間の領域２０８の一部分が正孔２０４で飽和し、該飽和は、正孔２０５のいくつかを自由電子２０４のいくつかと再度組み合わせさせる。残りの自由電子２０４は、放出領域２１０に到達することができる。したがって、制限器領域２２０は、放出領域２１０に到達する自由電子２０４の数を間接的に制限する。

また、領域２０８の一部分が正孔２０５で飽和した状態になると、領域２０８の標準的に低濃度にＰドープ（すなわち、Ｐ−）した部分は、ブロック構造２１２ａと２１２ｂとの間で、比較的低濃度にドープ（すなわち、Ｐ−）した状態からより適度にドープした（すなわち、Ｐ＋）状態へ変化する。飽和がおさまると、ブロック構造２１２ａと２１２ｂとの間の領域２０８の一部分は、比較的低濃度にＰドープした状態（すなわち、Ｐ−）に戻る。

Ｎドープ制限器領域２２０とＰドープ領域２０８との間のＮ／Ｐ領域は、ダイオード様の配設に類似または同一に機能することができる。流れる唯一の電流は、Ｎ／Ｐダイオードの逆バイアス接合電流である。単位密度当たりの電流量は、Ｎ型領域およびＰ型領域、ならびに制限領域２２０と端子２２４との間の領域のドープ密度によって、制御、調整、および／または決定することができる。

制限器領域２２０のＮ型ドープ密度は、電子／正孔対２０４および２０５の生成速度が、正孔２０５を端子２２４から引き寄せることができる速度を超えたときに、ブロック構造２１２間の領域２０８の一部分が正孔で飽和し始めるように、ブロック構造２１２のターゲットドーピング強度（すなわち、ｐ＋＋）に基づいて選択することができる。

端子２２４の領域、および制限器領域２２４の対応する表面領域は、ブロック領域２１４と比較して比較的小さくすることができる。

半導体構造２００は、限定されないが、約２０〜３０ミクロンの厚さを有することができる。第１のドープ領域２０２は、約１００〜３００ナノメートルの厚さＴを有することができる。ブロック構造２１２は、約２４ミクロンの高さＨを有することができる。

間隙２４０は、第１のドープ領域２０２とブロック構造２１２との間に提供することができる。間隙２４０は、第２のドープ領域２１２が入力表面２００ａでの電子２０４の生成を妨げないようにサイズ決定または寸法決定することができる。これは、入力表面２００ａの領域の１００％に等しいまたは近い有効な電子増倍領域を有する半導体構造２００を提供することができる。間隙２４０は、限定されないが、約１ミクロンとすることができる。

当業者には直ちに明らかになるように、他の適切なドーパント、濃度、寸法、および／またはＧａＡｓなどの半導体材料を使用することができる。

図２において、隣接するブロック構造２１２間の領域は、入力表面２００ａから放出領域２１０に延在するチャネルと見なすことができる。チャネルは、入力表面２００ａの近くに比較的広い断面積を有し、放出領域２１０に向かって比較的狭い断面積を有する。チャネルは、放出領域２１０に電子２０４を方向付けるためのファンネルとして作用することができる。チャネルはまた、本明細書において、電子衝撃セル（ＥＢＣ）とも称され得る。半導体構造２００は、図３〜図６を参照して下で説明されるように、ＥＢＣの配列を伴って構成することができる。しかしながら、半導体構造２００は、図３〜図６のいずれの実施例にも限定されない。

図３は、半導体構造２００が放出領域２１０の配列を形成するための平行および垂直なブロック構造２１２の複数の列を含む、放出表面２００ｂに向かって方向付けられた（図２の矢視Ａ）半導体構造２００の例示的な一実施形態の三次元断面斜視図である。

図４は、例示の目的で制限器領域２２０および端子１２４を取り除いた、放出表面２００ｂに向かって方向付けられた（図３の矢視Ａ）半導体構造２００の例示的な一実施形態の二次元図である。この実施形態において、半導体構造２００は、ブロック構造２１２−１の第１の一組の複数の列と、ブロック構造２１２−２の第２の一組の複数の列と、を含む。ブロック構造２１２−１は、放出領域２１０およびＥＢＣ４０２を画定するように、ブロック構造２１２−２に対して垂直である。

半導体構造２００は、例えば、電子を受容する各ＥＢＣ４０２内に数百の電子を生成するように構成することができる。したがって、放出領域２１０から放出される電子の数は、入力表面２００ａに衝突する電子の数よりも大幅に多くなり得る。

図５は、端子１２４を例示する、図４の例示的な実施形態の別の図である。一実施形態において、ブロック構造２１２の基部部分の幅Ｗ_１は、約１０〜２０ミクロンであり、放出領域２１０の幅Ｗ_２は、約０．５〜２．０ミクロンである。この実施例において、ブロック領域２１０は、半導体構造２００の放出表面２００ｂの領域の８０％以上を包含する。しかしながら、半導体構造２００は、これらの実施例に限定されない。

図６は、ＥＢＣ４０２の拡大図を表す。一実施形態において、放出領域２１０は、約１ミクロンの幅Ｗ_２を有する。ブロック構造２１２の露出部分（例えば、リング）は、放出領域２１０を約０．５ミクロン超える距離Ｄだけ延在する。

図３、図４、および図５の実施例において、半導体構造２００は、ＥＢＣ４０２の正方形の配列として例示される。半導体構造２００は、他の幾何学的な（例えば、円形、矩形、または他の多角形）形状で構成することができ、該形状は、用途に依存することができる（例えば、レンズ互換の場合は円形、または集積回路互換の場合は正方形／矩形）。一実施形態において、画像増倍管で使用される従来のマイクロチャネルプレートを再現するには、１０００×３０００個またはそれ以上の正方形配列のＥＢＣ４０２を使用することができる。これは、例えば、従来の画像増倍管のマイクロチャネルプレートを再現するのに有用であり得る。

図４および図５の実施例において、半導体構造２００は、６×６のＥＢＣ４０２の配列として描写される。しかしながら、半導体構造２００は、この実施例に限定されない。配列に使用されるＥＢＣ４０２の数は、上述の実施例よりも多くまたは少なくすることができ、また、個々のＥＢＣ４０２のサイズおよび／または画像増倍器の所望される解像度に依存することができる。

図３〜図６の実施例において、放出領域２１０は、正方形形状を有するように示される。しかしながら、放出領域２１０は、正方形形状に限定されない。放出領域２１０は、例えば、円形および／または他の幾何学形状として構成することができる。

各ＥＢＣ４０２および関連する放出領域２１０は、ＥＢＣ４０２の配列が入力表面２００ａで受容される電子をピクセル化するように、入力表面２００ａ（図２）の領域に対応する。

図７は、画像を増倍し、かつ迷走光子および／または迷走電子の影響を制限する方法７００のフローチャートである。方法７００は、本明細書に開示される装置によって行うことができる。しかしながら、方法７００は、本明細書に開示される例示的な装置に限定されない。

７０２で、本明細書で１つ以上の実施例において説明されるように、半導体構造のドープされた電子増倍器領域内で、半導体構造の入力表面に衝突する対応する各電子のための複数の自由電子および対応する正孔が生成される。

７０４で、本明細書で１つ以上の実施例において説明されるように、半導体構造のドープされたブロック領域に正孔が求引される。

７０６で、本明細書で１つ以上の実施例において説明されるように、半導体構造の導電性領域を通して、ドープされたブロック領域から正孔が出力される。

７０８で、本明細書で１つ以上の実施例において説明されるように、半導体構造のドープされた制限領域内で、ドープされたブロック領域から導電性領域への正孔の流れを制限して、半導体構造の電子増倍器領域内で正孔のいくつかを複数の自由電子のいくつかと組み合わせさせる。

７１０で、本明細書で１つ以上の実施例において説明されるように、複数の自由電子の残りが、ドープされた電子増倍器領域の放出領域から放出される。

本明細書に開示される技術は、受動デバイスによって／として実施することができる（すなわち、ほとんどもしくは全く能動回路または追加的な電気的接続を伴わない）。

本明細書に開示される技術は、従来のＣＭＯＳおよびウエハ接合プロセスを含む、従来の高温半導体プロセスおよびウエハスケール処理に適合する。

本発明の特定の実施形態を詳細に示し、説明してきたが、改作および修正が当業者に明らかであろう。本発明のそのような改作および修正は、以下の特許請求の範囲に記載されるような本発明の範囲を逸脱することなく行われ得る。

方法および装置は、その機能、特徴、および関係を例示する機能的構成ブロックを用いて本明細書に開示される。これらの機能的構成ブロックの境界の少なくとも一部は、説明の便宜上、本明細書では恣意的に画定されている。特定の機能およびそれらの関係が適切に果たされる限り、代替的な境界を画定することができる。種々の実施形態が本明細書で開示されるが、それらは例として示されていることが理解されるべきである。特許請求の範囲に記載の範囲は、本明細書に開示される例示的な実施形態のいずれによっても限定されるべきでない。

Claims

半導体構造の受容表面に衝突する各電子に応じて複数の電子および対応する正孔が生成されるようにドープされた電子増倍器領域と、
前記正孔を求引するようにドープされたブロック領域と、
前記ブロック領域から前記正孔を出力するための導電性領域と、
前記電子増倍器領域内で前記正孔のうちのいくつかが前記複数の電子のうちのいくつかと組み合さるように、前記ブロック領域から前記導電性領域への前記正孔の流れを制限するようにドープされた制限領域と、を含む半導体構造、を備え、
前記電子増倍器領域が、前記複数の電子のうちの残りを放出する放出領域を含む、装置。
前記ブロック領域および前記電子増倍器領域が、Ｐ型ドーパントによってドープされ、
前記ブロック領域が、前記電子増倍器領域よりも高濃度にドープされ、
前記制限領域が、Ｎ型ドーパントでドープされる、請求項１に記載の装置。
前記ブロック領域が、前記半導体構造の放出表面から前記半導体構造の前記受容表面に向かって延在し、
前記制限領域が、前記ブロック領域内にある、請求項１に記載の装置。
前記ブロック領域が、前記複数の電子を前記半導体構造の放出表面のそれぞれの隣接する放出領域に向かってはね返すように、各々がドープされた複数のブロック領域を含み、
前記導電性領域が、前記ブロック領域のそれぞれから前記正孔を出力するための複数の導電性領域を含み、
前記制限領域が、前記ブロック領域のそれぞれから前記導電性領域のそれぞれへの前記正孔の前記流れを制限するように、各々がドープされた複数の制限領域を含む、請求項１に記載の装置。
複数の前記ブロック領域が、前記半導体構造の前記放出表面から前記半導体構造の前記受容表面に向かって延在するブロックチャネルの複数の列を含み、
複数の前記制限領域が、前記ブロックチャネルのそれぞれ１つ内に各々が位置付けられた複数の規制チャネルを含み、
複数の前記導電性領域が、前記規制チャネルのそれぞれの上に配置される、請求項４に記載の装置。
前記ブロックチャネルの複数の列が、ブロックチャネルの第１および第２の列を含み、
前記ブロックチャネルの第１の列が、前記ブロックチャネルの第２の列に対して垂直である、請求項５に記載の装置。
前記半導体構造が、同様に構成されたセルの配列として構成され、前記セルのうちの第１の１つのセルの放出表面が、
前記制限領域の上に配置された前記導電性領域と、
前記導電性領域内に配置された前記ブロック領域と、
前記ブロック領域内の前記放出領域と、を含む、請求項１に記載の装置。
光子を電子に変換し、前記電子を前記半導体構造の前記受容表面に向かって方向付ける光電陰極と、
前記半導体構造から前記複数の電子を受容する陽極と、をさらに含む、請求項１に記載の装置。
半導体構造のドープされた電子増倍器領域内で、前記半導体構造の入力表面に衝突する各電子に応じて複数の自由電子および対応する正孔を生成することと、
前記正孔を前記半導体構造のドープされたブロック領域に求引することと、
前記半導体構造の導電性領域を通して、前記ドープされたブロック領域から前記正孔を出力することと、
前記半導体構造の前記電子増倍器領域内で、前記正孔のいくつかを前記複数の自由電子のいくつかと結合させるように、前記半導体構造のドープされた制限領域において、前記ドープされたブロック領域から前記導電性領域への前記正孔の流れを制限することと、
ドープされた前記電子増倍器領域の放出領域から前記複数の自由電子のうちの残りを放出することと、を含む、方法。
前記ブロック領域および前記電子増倍器領域が、Ｐ型ドーパントによってドープされ、
前記ブロック領域が、前記電子増倍器領域よりも高濃度にドープされ、
前記制限領域が、Ｎ型ドーパントでドープされる、請求項９に記載の方法。