JP6676854B2 - Lead frame, and method of manufacturing lead frame and semiconductor device - Google Patents

Lead frame, and method of manufacturing lead frame and semiconductor device Download PDF

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Description

本発明は、リードフレーム及び半導体装置、並びにそれらの製造方法に関する。   The present invention relates to a lead frame, a semiconductor device, and a method for manufacturing the same.

近年、携帯電話に代表されるように、電子機器の小型化・軽量化が急速に進み、それら電子機器に用いられる半導体装置も小型化・軽量化・高機能化が要求されている。特に、半導体装置の厚みについて、薄型化が要求されている。かかる要求に応えるため、ＱＦＮ(Quad Flat No-Lead)等の金属材料を加工したリードフレームを用いた半導体装置ではなく、リードフレームに用いられた導電性基板を最終的に除去して完成させる形態の半導体装置が開発されてきている。   In recent years, as typified by mobile phones, electronic devices have rapidly become smaller and lighter, and semiconductor devices used in these electronic devices have also been required to be smaller, lighter and more sophisticated. In particular, a reduction in thickness of the semiconductor device is required. In order to meet such demands, instead of a semiconductor device using a lead frame processed with a metal material such as QFN (Quad Flat No-Lead), the conductive substrate used for the lead frame is finally removed and completed. Semiconductor devices have been developed.

具体的には、導電性を有する基板の一面側に、所定のパターニングを施したレジストマスクを形成する。レジストマスクから露出した基板に導電性金属をめっきし、半導体素子搭載用のダイパッド部と外部と接続するためのリード部とを形成し、そのレジストマスクを除去することでリードフレームを形成する。形成したリードフレームに半導体素子を搭載し、ワイヤーボンディングした後に樹脂封止を行い、導電性基板を除去してダイパッド部やリード部を露出させ、半導体装置を完成させる。また、導電性基板の一部に凹部を形成し、その部分に導電性金属をめっきする方法も提案されている（例えば、特許文献１、２参照）。   Specifically, a resist mask that has been subjected to predetermined patterning is formed on one surface side of a conductive substrate. A conductive metal is plated on the substrate exposed from the resist mask to form a die pad portion for mounting a semiconductor element and a lead portion for connection to the outside, and a lead frame is formed by removing the resist mask. A semiconductor element is mounted on the formed lead frame, and after resin bonding is performed after wire bonding, the conductive substrate is removed to expose a die pad portion and a lead portion, thereby completing a semiconductor device. In addition, a method has been proposed in which a recess is formed in a part of a conductive substrate and a conductive metal is plated on the part (for example, see Patent Documents 1 and 2).

特開平１０−１１６９３５号公報JP-A-10-116935 特開２００６−９３５７５号公報JP 2006-93575 A

ところで、半導体素子とリード部を連結するには、一般的には金線を使用したワイヤーボンディング方式が採用されていた。しかしながら、近年のＡｕ価格の高騰に起因して、金線を使用せず、半導体素子とリード部とを直接接続するフリップチップ方式の採用が増加してきている。かかるフリップチップ方式では、外部機器と接続する外部端子部と、半導体素子と接続する内部端子部の位置が異なっている。この理由は、外部端子部の配置は標準化され、指定のピッチで配置されるが、チップサイズはコストダウンのため集積化されて小さくなる傾向にあり、内部端子部は、フリップチップ方式ではほぼチップサイズの外周部近隣に配置されるからである。このため、特許文献１、２の半導体装置では、外部端子部と内部端子部をめっき層で連結する内部リード部を形成する旨の記載がある。例えば、特許文献１の図２７や、特許文献２の図１がこれに該当する。   By the way, in order to connect a semiconductor element and a lead portion, generally, a wire bonding method using a gold wire has been adopted. However, due to a recent rise in the price of Au, adoption of a flip-chip method of directly connecting a semiconductor element and a lead portion without using a gold wire has been increasing. In such a flip-chip system, the positions of the external terminal connected to the external device and the internal terminal connected to the semiconductor element are different. The reason for this is that the arrangement of the external terminals is standardized and arranged at a specified pitch, but the chip size tends to be integrated and smaller due to cost reduction. This is because it is arranged near the outer periphery of the size. For this reason, in the semiconductor devices of Patent Documents 1 and 2, there is a description that an internal lead portion that connects an external terminal portion and an internal terminal portion with a plating layer is formed. For example, FIG. 27 of Patent Document 1 and FIG. 1 of Patent Document 2 correspond to this.

上述の外部端子部と内部端子部の位置が異なる半導体装置において、特許文献１の半導体装置では、外部端子部を樹脂の突起で形成し、その表面層をめっきしている。このため、めっき層と樹脂との密着性が弱く、めっきが剥がれる等の不具合が発生する場合があるという問題があった。   In the semiconductor device described above in which the positions of the external terminal portion and the internal terminal portion are different from each other, in the semiconductor device of Patent Document 1, the external terminal portion is formed of a resin protrusion, and the surface layer is plated. For this reason, there has been a problem that adhesion between the plating layer and the resin is weak, and problems such as peeling of the plating may occur.

特許文献２においては、導電性基板の一部に凹部を形成し、この凹部に配線基板等で使用するビアフィリング液を使用した穴埋め電気銅めっきを施している。しかし、特許文献２に記載のめっき構成でビアフィルめっき方法を用いると、めっき時間が長くなり、生産性が著しく悪くなるという問題があった。   In Patent Literature 2, a concave portion is formed in a part of a conductive substrate, and the concave portion is subjected to electrolytic copper plating for filling a hole using a via filling solution used for a wiring substrate or the like. However, when the via-fill plating method is used with the plating configuration described in Patent Document 2, there has been a problem that the plating time becomes long and the productivity is remarkably deteriorated.

そこで、本発明は、外部端子部と樹脂の密着性が良好で、かつ生産性が高いリードフレーム及び半導体装置、並びにそれらの製造方法を提供することを目的とする。   Therefore, an object of the present invention is to provide a lead frame, a semiconductor device, and a method for manufacturing the lead frame, in which the adhesion between the external terminal portion and the resin is good and the productivity is high.

上記目的を達成するため、本発明の一態様に係るリードフレームは、半導体素子を実装可能な半導体素子実装領域を表面側に有するとともに、該半導体素子実装領域の周囲に設けられた凹部を有する導電性基板と、
前記半導体素子実装領域に相当する導電性基板の表面の前記半導体素子の電極が電気的に接続可能な所定位置から前記凹部に向かって延在して設けられた第１のめっき層と、
該第１のめっき層と連続して設けられ、前記凹部の側面及び底面の一部の領域を覆うように外側に向かって延在して設けられた第２のめっき層と、を有し、
前記第２のめっき層は、前記凹部の前記半導体素子実装領域側と反対側の側面には到達しない。 In order to achieve the above object, a lead frame according to one embodiment of the present invention has a semiconductor element mounting region on a front surface side in which a semiconductor element can be mounted, and a conductive frame having a recess provided around the semiconductor element mounting region. Substrate,
A first plating layer provided extending from the predetermined position where the electrode of the semiconductor element on the surface of the conductive substrate corresponding to the semiconductor element mounting area is electrically connectable toward the recess,
Provided continuously with the first plating layer, have a, a second plating layer provided to extend outwardly so as to cover a part of the region of the side and bottom surfaces of the recess,
The second plating layer does not reach the side surface of the recess opposite to the semiconductor element mounting region side .

本発明の他の態様に係る半導体装置は、第１の水平面上に延びて設けられためっき層からなる外部リード部と、
該外部リード部と連続して延びためっき層からなり、前記第１の水平面よりも高い第２の水平面上に段差を有して設けられた内部リード部と、
該内部リード部に電極が電気的に接続されるとともに、前記第２の水平面上に実装された半導体素子と、
該半導体素子、前記内部リード部及び前記外部リード部を上面から封止する第１の樹脂と、
前記内部リード部の裏面及び前記外部リード部の前記内部リード部側の側面を下面から封止する第２の樹脂と、を有し、
前記外部リード部は総て前記第１の水平面上に延びており、垂直に延びる部分を含まない。

A semiconductor device according to another aspect of the present invention includes an external lead portion including a plating layer provided on a first horizontal plane,
An internal lead portion formed of a plating layer extending continuously with the external lead portion and provided with a step on a second horizontal surface higher than the first horizontal surface;
An electrode is electrically connected to the internal lead portion, and a semiconductor element mounted on the second horizontal surface;
A first resin that seals the semiconductor element, the internal lead portion, and the external lead portion from an upper surface;
Have a, and a second resin for sealing the back surface and the inner lead portion of the side surface of the outer lead portion of the inner lead portions from the lower surface,
The external leads all extend on the first horizontal plane and do not include a vertically extending portion .

本発明の他の態様に係るリードフレームの製造方法は、半導体素子の電極が接続可能な内部リード部と、該内部リード部よりも外側に設けられて外部機器が接続可能な外部リード部とを有するリードフレームの製造方法であって、
導電性基板の前記外部リード部を形成しようとする第１の領域と、該第１の領域よりも外側の第２の領域とを包含する第３の領域に凹部を形成する工程と、
該凹部に第１のめっき層を充填する工程と、
前記第１の領域に充填された前記第１のめっき層を除去する工程と、
前記内部リード部を形成しようとする第４の領域と、前記凹部内の前記第１の領域に跨るように連続的に延びる第２のめっき層を形成する工程と、
前記第２の領域に充填された前記第１のめっき層を除去する工程と、を有する。 A method for manufacturing a lead frame according to another aspect of the present invention includes an internal lead portion to which an electrode of a semiconductor element can be connected, and an external lead portion provided outside the internal lead portion and connectable to an external device. A method for manufacturing a lead frame having:
Forming a recess in a third region of the conductive substrate including a first region where the external lead portion is to be formed, and a second region outside the first region;
Filling the recess with a first plating layer;
Removing the first plating layer filled in the first region;
Forming a fourth region in which the internal lead portion is to be formed, and a second plating layer extending continuously so as to straddle the first region in the concave portion;
Removing the first plating layer filled in the second region.

本発明の他の態様に係る半導体装置の製造方法は、前記リードフレームの製造方法により製造されたリードフレームに半導体素子を実装するとともに、該半導体素子の電極を前記内部リード部に接続する工程と、
前記リードフレームの前記半導体素子が実装された面上を第１の樹脂で封止する工程と、
前記第２のめっき層の底面が露出するように、前記導電性基板を除去する工程と、
前記第１の領域にある前記第２のめっき層の底面と同一平面を形成するように、前記導電性基板の除去により窪んだ領域に第２の樹脂を充填する工程と、を有する。 A method of manufacturing a semiconductor device according to another aspect of the present invention includes a step of mounting a semiconductor element on a lead frame manufactured by the method of manufacturing a lead frame and connecting an electrode of the semiconductor element to the internal lead portion. ,
Sealing the surface of the lead frame on which the semiconductor element is mounted with a first resin;
Removing the conductive substrate so that the bottom surface of the second plating layer is exposed;
Filling a second resin in a region depressed by removing the conductive substrate so as to form the same plane as a bottom surface of the second plating layer in the first region.

本発明によれば、外部端子部の樹脂の密着性不良等の品質不具合を減少させ、かつ、生産性を向上させることができる。   ADVANTAGE OF THE INVENTION According to this invention, quality defects, such as poor adhesiveness of the resin of an external terminal part, can be reduced and productivity can be improved.

本発明の実施形態に係るリードフレームの一例を示す断面図である。FIG. 2 is a cross-sectional view illustrating an example of a lead frame according to the embodiment of the present invention. 本発明の実施形態に係る半導体装置の一例を示す断面図である。1 is a cross-sectional view illustrating an example of a semiconductor device according to an embodiment of the present invention. 本発明の実施形態に係るリードフレームの製造方法の一例の前半の一連の工程を示した図である。図３（ａ）は、導電性基板用意工程の一例を示した図である。図３（ｂ）は、凹部エッチング用レジスト形成工程の一例を示した図である。図３（ｃ）は、凹部エッチング工程の一例を示した図である。図３（ｄ）は、予備めっき工程の一例を示した図である。図３（ｅ）は、凹部エッチング用レジスト剥離工程の一例を示した図である。It is a figure showing a series of steps of a first half of an example of a manufacturing method of a lead frame concerning an embodiment of the present invention. FIG. 3A is a diagram illustrating an example of the conductive substrate preparing step. FIG. 3B is a diagram illustrating an example of a process of forming a concave portion etching resist. FIG. 3C is a diagram illustrating an example of the recess etching step. FIG. 3D is a diagram illustrating an example of the pre-plating step. FIG. 3E is a diagram showing an example of a resist removing step for etching a concave portion. 本発明の実施形態に係るリードフレーム５０の製造方法の一例の後半の一連の工程を示した図である。図４（ａ）は、リード部めっき用レジスト形成工程の一例を示した図である。図４（ｂ）は、外部リード部エッチング工程の一例を示した図である。図４（ｃ）は、リードめっき工程の一例を示した図である。図４（ｄ）は、リード部めっき用レジスト剥離工程の一例を示した図である。図４（ｅ）は、予備めっき層エッチング工程の一例を示した図である。FIG. 9 is a diagram illustrating a series of steps in the latter half of an example of the method for manufacturing the lead frame 50 according to the embodiment of the present invention. FIG. 4A is a diagram illustrating an example of a lead portion plating resist forming step. FIG. 4B is a diagram illustrating an example of the external lead portion etching step. FIG. 4C illustrates an example of the lead plating process. FIG. 4D is a diagram illustrating an example of a lead portion plating resist stripping process. FIG. 4E is a diagram showing an example of the preliminary plating layer etching step. 本発明の実施形態に係る半導体装置の製造方法の一例の一連の工程を示した図である。図５（ａ）は、バンプ形成工程の一例を示した図である。図５（ｂ）は、半導体素子実装工程の一例を示した図である。図５（ｃ）は、第１の樹脂封止工程の一例を示した図である。図５（ｄ）は、導電性基板除去工程の一例を示した図である。図５（ｅ）は、第２の樹脂封止工程の一例を示した図である。図５（ｆ）は、切断工程の一例を示した図である。FIG. 4 is a diagram showing a series of steps of an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention. FIG. 5A is a diagram illustrating an example of the bump forming step. FIG. 5B is a diagram illustrating an example of a semiconductor element mounting process. FIG. 5C is a diagram illustrating an example of the first resin sealing step. FIG. 5D is a diagram illustrating an example of the conductive substrate removing step. FIG. 5E is a diagram illustrating an example of the second resin sealing step. FIG. 5F shows an example of the cutting step.

以下、図面を参照して、本発明を実施するための形態の説明を行う。   Hereinafter, an embodiment for carrying out the present invention will be described with reference to the drawings.

［リードフレーム及び半導体装置］
図１は、本発明の実施形態に係るリードフレームの一例を示す断面図である。本実施形態に係るリードフレーム５０は、導電性基板１０と、その表面１１上に設けられた半導体素子実装領域１２と、リード部２０とを有する。導電性基板１０の表面１１の一部には、凹部１３が形成されている。リード部２０は、内部リード部２１と外部リード部２２からなる。内部リード部２１は、半導体素子実装領域１２の周囲、又は半導体素子実装領域１２内の周縁部から周囲に亘り配置される。また、外部リード部２２は、外部機器と接続するためのリード部２０であり、導電性基板１０の凹部１３内の一部に形成される。外部リード部２２は、内部リード部２１よりも外側に延び、かつ凹部１３内に形成されるため、内部リード部２１よりも下方に配置される。なお、内部リード部２１及び外部リード部２２は、連続するめっき層からなる。本実施形態に係るリードフレームでは、内部リード部２１を構成するめっき層と、外部リード部２２を構成するめっき層は、連続する単一あるいは複数のめっきからなる積層めっきから構成されるのが一般的ではあるが、めっき層として連続して電気的に接続されていれば、異なるめっき材料から構成されてもよい。但し、製造の容易性やコスト低減を考慮すれば、同一のめっき材料から構成される方が好ましい。 [Lead frame and semiconductor device]
FIG. 1 is a sectional view showing an example of a lead frame according to the embodiment of the present invention. The lead frame 50 according to the present embodiment has a conductive substrate 10, a semiconductor element mounting region 12 provided on a surface 11 thereof, and a lead portion 20. A recess 13 is formed in a part of the surface 11 of the conductive substrate 10. The lead section 20 includes an internal lead section 21 and an external lead section 22. The internal lead portion 21 is arranged around the semiconductor element mounting region 12 or from the periphery to the periphery in the semiconductor element mounting region 12. The external lead portion 22 is a lead portion 20 for connecting to an external device, and is formed at a part in the concave portion 13 of the conductive substrate 10. Since the external lead portion 22 extends outside the internal lead portion 21 and is formed in the recess 13, the external lead portion 22 is disposed below the internal lead portion 21. Note that the inner lead portion 21 and the outer lead portion 22 are formed of a continuous plating layer. In the lead frame according to the present embodiment, the plating layer forming the inner lead portion 21 and the plating layer forming the outer lead portion 22 are generally formed by a multilayer plating made of continuous single or plural platings. However, as long as the layers are electrically connected continuously as a plating layer, they may be made of different plating materials. However, in view of easiness of manufacturing and cost reduction, it is preferable to be made of the same plating material.

リードフレーム５０は、パターンにより半導体素子実装領域１２を確保した上で、半導体素子を搭載するダイパッド部を作製する態様や、ダイパッド部を作製しない態様もある。つまり、本実施形態において、ダイパッド部の有無は構成上必須ではなく、半導体素子を実装可能な半導体素子実装領域１２が確保されていれば、ダイパッド部は設けられていても設けられていなくてもよい。但し、以下の説明においては、半導体素子実装領域にダイパッド部を設けない態様について説明する。なお、ダイパッド部が設けられる場合、ダイパッド部と内部リード部２１は、同一のめっき層で構成されてもよい。この場合、材質及び構造的にはダイパッド部と内部リード部２１とは同一のめっき層として構成され、配置箇所、形状及び大きさのみが相違点である。また、ダイパッド部は、必ずしも内部リード部２１と同一のめっき層で構成されなくてもよい。また、ダイパッド部が設けられる場合には、フリップチップ方式ではなく、ワイヤーボンディング方式が採用される。   The lead frame 50 has a mode in which a semiconductor element mounting area 12 is secured by a pattern, and then a die pad portion on which a semiconductor element is mounted is manufactured, or a mode in which the die pad portion is not manufactured. That is, in the present embodiment, the presence or absence of the die pad portion is not essential for the configuration, and if the semiconductor element mounting region 12 on which the semiconductor element can be mounted is secured, the die pad portion may or may not be provided. Good. However, in the following description, an embodiment in which the die pad portion is not provided in the semiconductor element mounting region will be described. When the die pad portion is provided, the die pad portion and the internal lead portion 21 may be formed of the same plating layer. In this case, the die pad portion and the internal lead portion 21 are configured as the same plating layer in terms of material and structure, and only the arrangement location, shape and size are different. Further, the die pad portion does not necessarily need to be formed of the same plating layer as the internal lead portion 21. When the die pad portion is provided, a wire bonding method is adopted instead of the flip chip method.

導電性基板１０は、表面１１上及び凹部１３内にリード部２０が形成される基板であり、電気めっきによりリード部２０を形成することが可能なように、導電性を有する材料から構成される。使用する導電性基板１０の材質は、導電性を有すれば特に限定はないが、一般的には金属材料が用いられ、例えば、ＣｕまたはＣｕ合金等あるいはＳＵＳ材が使用される。ＣｕまたはＣｕ合金にＮｉめっき等を被覆した材料でも良い。   The conductive substrate 10 is a substrate on which the leads 20 are formed on the surface 11 and in the recesses 13 and is made of a conductive material so that the leads 20 can be formed by electroplating. . The material of the conductive substrate 10 to be used is not particularly limited as long as it has conductivity, but a metal material is generally used, for example, Cu or a Cu alloy or a SUS material is used. A material in which Cu or a Cu alloy is coated with Ni plating or the like may be used.

導電性基板１０は、半導体装置製造過程で、半導体素子等を樹脂封止後、除去され得る基板である。除去方法としては導電性基板１０を溶解除去する方法と、引き剥がし除去等の方法がある。溶解除去では、選択除去が可能なＣｕまたはＣｕ合金等が用いられる。引き剥がし除去法では、リード部２１を構成するめっき層と導電性基板１０との密着力が比較的弱いＳＵＳ材やＣｕまたはＣｕ合金にＮｉめっき等被覆した材料が使用される。   The conductive substrate 10 is a substrate that can be removed after a semiconductor element or the like is sealed with a resin in a semiconductor device manufacturing process. As a removing method, there are a method of dissolving and removing the conductive substrate 10 and a method of peeling and removing. In dissolving and removing, Cu or Cu alloy that can be selectively removed is used. In the peeling and removing method, a SUS material or a material in which Cu or a Cu alloy is coated with Ni or the like having a relatively weak adhesion between the plating layer forming the lead portion 21 and the conductive substrate 10 is used.

リード部２０は、通常、同一のめっき層として構成され、導電性基板１０の片面（表面１１）にめっき加工により形成される。リード部２０の内、外部リード部２２は、導電性基板１０に凹部（窪み）１３を作製し、電気めっきにより凹部１３の一部にめっき金属で形成されためっき層である。内部リード部２０は、電気めっきにより導電性基板１０の表面１１上の一部に形成されためっき層である。   The lead portion 20 is usually formed as the same plating layer, and is formed on one surface (the front surface 11) of the conductive substrate 10 by plating. The external lead portion 22 of the lead portion 20 is a plating layer in which a concave portion (dent) 13 is formed in the conductive substrate 10 and a part of the concave portion 13 is formed of a plating metal by electroplating. The internal lead portion 20 is a plating layer formed on a part of the surface 11 of the conductive substrate 10 by electroplating.

次に、図２を用いて、本発明の実施形態に係るリードフレームを用いた半導体装置の一例について説明する。図２は、本発明の実施形態に係る半導体装置の一例を示す断面図である。   Next, an example of a semiconductor device using a lead frame according to the embodiment of the present invention will be described with reference to FIG. FIG. 2 is a sectional view showing an example of the semiconductor device according to the embodiment of the present invention.

図２に示すように、本発明の実施形態に係る半導体装置１００においては、半導体素子６０が、半導体素子６０の電極６１と内部リード部２１とが、フリップチップ方式によりバンプ７０等を介して接続されている。また、半導体素子６０、バンプ７０等の接続部、及びリード部２０の外側の面を含めて全体が第１の封止樹脂８１により樹脂封止されている。また、リード部２０は、外部リード２２の底面を除き、内側の面が第２の封止樹脂８２で樹脂封止されている。外部リード部２２の底面は、第２の封止樹脂８２から露出し、外部機器とはんだ接合するための外部端子部２３となる。   As shown in FIG. 2, in the semiconductor device 100 according to the embodiment of the present invention, the semiconductor element 60 is connected to the electrode 61 of the semiconductor element 60 and the internal lead portion 21 via the bump 70 or the like by a flip chip method. Have been. In addition, the entirety including the connection portions such as the semiconductor element 60 and the bumps 70 and the outer surface of the lead portion 20 is resin-sealed with the first sealing resin 81. The inner surface of the lead portion 20 is resin-sealed with a second sealing resin 82 except for the bottom surface of the external lead 22. The bottom surface of the external lead portion 22 is exposed from the second sealing resin 82 and becomes an external terminal portion 23 for soldering with an external device.

このように、内部リード部２１は、フリップチップ方式にて半導体素子６０が直接搭載される場合には、半導体素子実装領域１２内の外周側端部領域（周縁部）まで到達するように設けられる。   As described above, when the semiconductor element 60 is directly mounted by the flip chip method, the internal lead portion 21 is provided so as to reach the outer peripheral side end region (peripheral portion) in the semiconductor element mounting region 12. .

なお、本発明の実施形態に係る半導体装置１００は、ワイヤーボンディング方式による電極６１と内部リード部２１との接続も可能である。この場合には、第２の封止樹脂８２の大きさを大きくし、内部リード部２１を半導体素子実装領域１２よりも外側に設け、第２の封止樹脂８２上に実装された半導体素子６０の電極６１と内部リード部２１とをボンディングワイヤー（図示せず）を介して接続する構成とすればよい。但し、以下の実施形態においては、フリップチップ方式を採用した例について説明する。   In addition, the semiconductor device 100 according to the embodiment of the present invention can also connect the electrode 61 and the internal lead portion 21 by a wire bonding method. In this case, the size of the second sealing resin 82 is increased, the internal lead portion 21 is provided outside the semiconductor element mounting region 12, and the semiconductor element 60 mounted on the second sealing resin 82 is formed. The electrode 61 may be connected to the internal lead portion 21 via a bonding wire (not shown). However, in the following embodiment, an example in which a flip chip method is adopted will be described.

フリップチップ方式にて半導体素子６０を内部リード部２１上に実装する場合、内部リード部２１の表面は、ワイヤーボンディングによる接続に用いられる場合よりも平坦であること（各内部リード部２１間の厚さのばらつきを小さくすること）が要求される。よって、内部リード部２１の表面は、フリップチップ方式で半導体素子６０を実装可能な平坦度を有することが好ましい。一方、ワイヤーボンィング方式で半導体素子６０の内部リード部２１への電気的接続が行われる場合には、内部リード部２１の表面の平坦度は大きな問題とはならず、上述のように、内部リード部２１は、半導体素子実装領域１２外の周囲に設けられていれば十分である。   When the semiconductor element 60 is mounted on the internal lead portion 21 by the flip chip method, the surface of the internal lead portion 21 is flatter than that used for connection by wire bonding (thickness between the internal lead portions 21). (Reducing the variation in height). Therefore, it is preferable that the surface of the internal lead portion 21 has a flatness at which the semiconductor element 60 can be mounted by the flip chip method. On the other hand, when the electrical connection to the internal lead portion 21 of the semiconductor element 60 is performed by the wire bonding method, the flatness of the surface of the internal lead portion 21 does not become a big problem, and as described above, It is sufficient that the lead portion 21 is provided around the outside of the semiconductor element mounting region 12.

外部リード部２２の底面は、フリップチップ方式の場合も、ワイヤーボンディング方式の場合も、外部機器と接続される外部端子部２３として機能する。よって、外部リード部２２を形成する間隔は、ある程度標準規格で定まっている。一方で、半導体素子６０の製作においては、サイズの制限は特に無く、小さければ小さいほど１枚のウエハ当たりの生産性は高いので、小型化が進んでいる。よって、半導体素子６０の電極６１と、外部リード部２２との間には距離差が生じる場合が多く、この距離差を、延在して設けられる内部リード部２１で接続することにより解消する。本発明の実施形態に係るリードフレーム５０及び半導体装置１００では、内部リード部２１及び外部リード部２２のめっき層を同時に一体で形成し、特に内部リード部２１を平坦面上に形成されるめっき層とすることにより、フリップチップ方式に要求される平坦度を十分に満たすことができる。   The bottom surface of the external lead portion 22 functions as an external terminal portion 23 connected to an external device in both the flip chip method and the wire bonding method. Therefore, the intervals at which the external lead portions 22 are formed are determined to some extent by standard standards. On the other hand, in the manufacture of the semiconductor element 60, there is no particular limitation on the size, and the smaller the size, the higher the productivity per one wafer, and the miniaturization is progressing. Therefore, a distance difference often occurs between the electrode 61 of the semiconductor element 60 and the external lead portion 22, and this distance difference is eliminated by connecting the extended internal lead portion 21. In the lead frame 50 and the semiconductor device 100 according to the embodiment of the present invention, the plating layers of the internal lead portions 21 and the external lead portions 22 are simultaneously formed integrally, and particularly, the plating layer in which the internal lead portions 21 are formed on a flat surface. By doing so, the flatness required for the flip-chip method can be sufficiently satisfied.

また、図２に示す半導体装置１００には、図１で存在していた導電性基板１０は存在しない。導電性基板１０は、第１の封止樹脂８１により樹脂封止が行われた後、除去されている。つまり、図１で示したリードフレーム５０の内部リード部２１と半導体素子６０の電極６１とがフリップチップ実装によりバンプ７０を介して接続された後、リードフレーム５０上で第１の封止樹脂８１により樹脂封止が行われる。樹脂封止の後、導電性基板１０が除去される。その後、内部リード部２１の下面を第２の封止樹脂８２で封止することによりリード部２０の剥がれを防止できる。   Further, the semiconductor device 100 shown in FIG. 2 does not include the conductive substrate 10 that was present in FIG. The conductive substrate 10 is removed after the first sealing resin 81 performs resin sealing. That is, after the internal lead portion 21 of the lead frame 50 shown in FIG. 1 and the electrode 61 of the semiconductor element 60 are connected via the bump 70 by flip-chip mounting, the first sealing resin 81 is formed on the lead frame 50. Performs resin sealing. After the resin sealing, the conductive substrate 10 is removed. Thereafter, the lower surface of the internal lead portion 21 is sealed with the second sealing resin 82, so that peeling of the lead portion 20 can be prevented.

次に、本発明の実施形態に係るリードフレーム５０及び半導体装置１００の特徴について説明する。図１に示されるように、本発明の実施形態に係るリードフレーム５０の特徴は、導電性基板１０の表面１１の所定位置から凹部１３の一部に、連続的に一体でめっき層を形成することによりリード部２０を構成することにある。リードフレーム５０がかかる構成を有することにより、図２に示されるように、半導体装置１００を作製するため、導電性基板１０を除去した際に、外部リード部２２の底面の外部端子部２３と第１の封止樹脂８１との面を同一面に構成することができ、外部端子部２３への第１の封止樹脂８１の樹脂被り不具合を確実に防止することができる。即ち、図１に示した状態で凹部１３内に第１の封止樹脂８１を充填すれば、凹部１３の底面と外部リード部２２の底面が同一平面上にあることから、第１の封止樹脂８１は当然に外部リード部２２の底面まで飛散すること無く外部リード部２２の底面と同一面を形成する。そうすると、図２に示すように、外部端子部２３に樹脂被り不具合を発生させること無く半導体装置１００を構成することができる。   Next, features of the lead frame 50 and the semiconductor device 100 according to the embodiment of the present invention will be described. As shown in FIG. 1, a feature of the lead frame 50 according to the embodiment of the present invention is that a plating layer is continuously and integrally formed on a part of the recess 13 from a predetermined position on the surface 11 of the conductive substrate 10. Thus, the lead portion 20 is constituted. Since the lead frame 50 has such a configuration, as shown in FIG. 2, when the conductive substrate 10 is removed to manufacture the semiconductor device 100, the external terminal portion 23 on the bottom surface of the external lead portion 22 and the external terminal portion 23 are removed. The first sealing resin 81 and the surface of the first sealing resin 81 can be formed on the same surface, and it is possible to reliably prevent the first sealing resin 81 from covering the external terminal portion 23 with the resin. That is, if the recess 13 is filled with the first sealing resin 81 in the state shown in FIG. 1, the bottom of the recess 13 and the bottom of the external lead portion 22 are on the same plane. The resin 81 naturally forms the same surface as the bottom surface of the external lead portion 22 without scattering to the bottom surface of the external lead portion 22. Then, as shown in FIG. 2, the semiconductor device 100 can be configured without causing a resin covering problem on the external terminal portion 23.

また、最後に第２の封止樹脂８２を充填する際にも、外部端子部２３と第１の封止樹脂８１の底面が同一平面を構成しているため、第２の封止樹脂８２の充填が容易であり、やはり外部端子部２３への樹脂被りを容易に抑制することができる。即ち、底面に外部端子部の凸部があると、金型の形状も複雑化するため、樹脂の充填も複雑になり、外部端子部２３への樹脂被り不具合が発生する可能性が高くなってしまうが、底面が平坦面であると、金型の作製も容易であり、樹脂封止も当然に容易となるので、樹脂モールドが必要な箇所にのみ十分な樹脂を供給でき、モールド成型の精度を高めることができる。   Also, when the second sealing resin 82 is finally filled, the external terminal portion 23 and the bottom surface of the first sealing resin 81 constitute the same plane. The filling is easy, and the resin covering on the external terminal portion 23 can be easily suppressed. In other words, if the convex portion of the external terminal portion is provided on the bottom surface, the shape of the mold becomes complicated, so that the filling of the resin becomes complicated, and the possibility of occurrence of a resin covering problem on the external terminal portion 23 increases. However, if the bottom surface is flat, it is easy to manufacture the mold and it is easy to seal the resin. Can be increased.

このように、本発明の実施形態に係る半導体装置１００は、底面が平坦面をなしてコンパクトに構成され、かつ外部端子部２３の樹脂被りが防止されているので、小型化かつ高品質の要請に沿うものである。本実施形態に係るリードフレーム５０及び半導体装置１００の特徴は、その製造方法も密接に関連しているので、以下、製造方法にも言及しながらその構成及び機能をより詳細に説明する。   As described above, since the semiconductor device 100 according to the embodiment of the present invention has a compact bottom surface with a flat surface and prevents the external terminal portion 23 from being covered with the resin, a demand for miniaturization and high quality is required. It is along. Since the features of the lead frame 50 and the semiconductor device 100 according to the present embodiment are closely related to the manufacturing method thereof, the configuration and function thereof will be described in more detail below with reference to the manufacturing method.

図３は、本発明の実施形態に係るリードフレームの製造方法の一例の前半の一連の工程を示した図である。図４は、本発明の実施形態に係るリードフレームの製造方法の一例の後半の一連の工程を示した図である。以下、これらの図も適宜参照しながら本実施形態に係るリードフレーム５０及び半導体装置１００の特徴について更に説明する。   FIG. 3 is a diagram showing a series of steps in the first half of an example of the method for manufacturing a lead frame according to the embodiment of the present invention. FIG. 4 is a diagram showing a series of steps in the latter half of an example of the method for manufacturing a lead frame according to the embodiment of the present invention. Hereinafter, the features of the lead frame 50 and the semiconductor device 100 according to the present embodiment will be further described with reference to these drawings as appropriate.

図３（ａ）に示されるように、リード部２０は、導電性基板１０に凹部１３を作製し、その後、図３（ｄ）に示されるように、凹部１３の外側の領域を埋める予備めっき層３０を形成すべく、予備めっきを行う。そして、図４（ｂ）に示されるように、予備めっき層３０は、その後、外部リード部２２が形成される領域１４の予備めっき層３０を選択エッチングして、凹部１３内の導電性基板１０の表面を露出させる。その後、図４（ｃ）に示されるように、内部リード部２１が形成される導電性基板１０の表面１１と外部リード部２２が形成される凹部１３の予備めっき層３０から露出した導電性基板１０の表面の領域１４にめっき層を連続的に一体で形成する。その後、図４（ｅ）に示されるように、予備めっき層３０を選択エッチングすることで、凹部１３の一部に外部リード部２２を形成する。これにより、導電性基板１０の表面にリード部２０を一体で形成することができる。   As shown in FIG. 3A, the lead portion 20 forms a recess 13 in the conductive substrate 10, and then, as shown in FIG. 3D, preliminary plating for filling a region outside the recess 13. Pre-plating is performed to form layer 30. Then, as shown in FIG. 4B, the pre-plated layer 30 is then selectively etched in the pre-plated layer 30 in the region 14 where the external lead portion 22 is to be formed. Expose the surface. Thereafter, as shown in FIG. 4C, the conductive substrate exposed from the pre-plated layer 30 of the surface 11 of the conductive substrate 10 on which the internal lead portions 21 are formed and the concave portion 13 on which the external lead portions 22 are formed. A plating layer is continuously and integrally formed in the region 14 on the surface of the substrate 10. Thereafter, as shown in FIG. 4E, the external lead portion 22 is formed in a part of the concave portion 13 by selectively etching the preliminary plating layer 30. Thereby, the lead portion 20 can be integrally formed on the surface of the conductive substrate 10.

以下、詳細に説明する。   The details will be described below.

まず、図３（ｃ）に示されるように、導電性基板１０に凹部１３を形成する。凹部１３は、内部リード部２１の下面を除き、外部リード部２２を含む範囲である。かつ、少なくとも半導体装置１００として樹脂封止する範囲とする。凹部１３の底面は、樹脂封止後、半導体装置１００の底面となる。このため、外部リード部２２の周辺部は、外部リード部２２の底面と同一平面となるように、少なくとも半導体装置１００の完成時の大きさの範囲に凹部１３を形成する。一般的には、内部リード部２１の下面を含む半導体素子実装領域１２の部分の導電性基板１０の表面１１が残り、半導体素子実装領域１２の外側は、全体が凹部１３になるように構成される。１枚のリードフレーム５０に複数の半導体素装置１００を搭載する場合、隣接する半導体装置１００に枠部として残しても良いし、枠部をなくしてリードフレーム５０の外枠部のみとしてもよい。搭載密度が高い場合は、リードフレーム５０の強度が弱くなるため、半導体装置１００毎に枠部を設けた方がよい。   First, as shown in FIG. 3C, a concave portion 13 is formed in the conductive substrate 10. The concave portion 13 is a range including the external lead portion 22 except for the lower surface of the internal lead portion 21. In addition, at least the semiconductor device 100 is sealed. The bottom surface of the recess 13 becomes the bottom surface of the semiconductor device 100 after resin sealing. Therefore, the recess 13 is formed at least in the range of the size when the semiconductor device 100 is completed so that the peripheral portion of the external lead portion 22 is flush with the bottom surface of the external lead portion 22. In general, the surface 11 of the conductive substrate 10 in the portion of the semiconductor element mounting region 12 including the lower surface of the internal lead portion 21 remains, and the entire outside of the semiconductor element mounting region 12 is formed as the concave portion 13. You. When a plurality of semiconductor element devices 100 are mounted on one lead frame 50, the semiconductor device 100 may be left as a frame in the adjacent semiconductor device 100, or the frame may be omitted and only the outer frame of the lead frame 50 may be provided. When the mounting density is high, the strength of the lead frame 50 becomes weak. Therefore, it is better to provide a frame for each semiconductor device 100.

凹部１３の深さは、０．０２ｍｍ〜０．１０ｍｍの範囲であることが好ましい。０．０２ｍｍ以下だと第２の樹脂封止８２の厚さが確保されず、未充填や割れ・欠けを生ずる恐れがある。０．１０ｍｍ以上だと、図３（ｄ）の予備めっき層３０を形成する工程において、予備めっき層３０が凹部１３の全域を埋める時に、めっきのエッジ効果により導電性基板１０の表面１１より凸状に予備めっき層３０が突出てしまう現象を生じ易くなる。例えば、このような上限と下限を満足する領域で、凹部１３の深さを設定することが好ましい。凹部１３の深さは、より好ましくは、０．０３ｍｍ〜０．０５ｍｍの範囲である。   The depth of the recess 13 is preferably in the range of 0.02 mm to 0.10 mm. If the thickness is less than 0.02 mm, the thickness of the second resin seal 82 is not ensured, and there is a possibility that the resin is not filled, cracked or chipped. If the thickness is 0.10 mm or more, in the step of forming the preliminary plating layer 30 in FIG. 3D, when the preliminary plating layer 30 fills the entire area of the concave portion 13, it is convex from the surface 11 of the conductive substrate 10 due to the edge effect of plating. The phenomenon that the pre-plated layer 30 protrudes in the shape easily occurs. For example, it is preferable to set the depth of the concave portion 13 in a region satisfying the upper limit and the lower limit. The depth of the recess 13 is more preferably in the range of 0.03 mm to 0.05 mm.

次に、図３（ｄ）に示されるように、凹部１３に予備めっきを行う。この予備めっきは、その後、予備めっき層３０のみ選択エッチングすることを前提としている。このため、予備めっき層３０のめっき金属は、導電性基板１０とは異なる種類の金属を使用する。例えば、導電性基板１０がＣｕ合金の場合は、Ｎｉめっき、ＳＵＳ材の場合はＣｕめっきを行う。   Next, as shown in FIG. 3D, preliminary plating is performed on the concave portion 13. This pre-plating is based on the premise that only the pre-plated layer 30 is selectively etched thereafter. For this reason, a metal of a different type from that of the conductive substrate 10 is used as the plating metal of the preliminary plating layer 30. For example, when the conductive substrate 10 is a Cu alloy, Ni plating is performed, and when the conductive substrate 10 is a SUS material, Cu plating is performed.

予備めっき層３０の厚さは、凹部１３の全体を埋める程度に行う。この時、めっきのエッジ効果により、凹部１３の周辺部が凹部１３の中央部より予備めっき層３０が厚くなり、かつめっき厚さがばらつく原因ともなる。しかし、予備めっき層３０は、内部リード部２１等を形成するめっき層ではないため、レジスト膜等が形成できる程度のばらつきであれば支障はない。めっき厚さのばらつきは、±５μｍの範囲内であることが好ましい。凹部１３の深さを０．０３ｍｍ〜０．０５ｍｍの範囲で構成すれば、めっき厚のばらつきも小さく抑えることができる。   The thickness of the preliminary plating layer 30 is set so as to fill the entire recess 13. At this time, due to the edge effect of the plating, the peripheral portion of the concave portion 13 becomes thicker in the preliminary plating layer 30 than the central portion of the concave portion 13, and the plating thickness varies. However, since the preliminary plating layer 30 is not a plating layer that forms the internal lead portions 21 and the like, there is no problem as long as the variation is such that a resist film or the like can be formed. The variation in plating thickness is preferably within a range of ± 5 μm. If the depth of the recess 13 is in the range of 0.03 mm to 0.05 mm, the variation in plating thickness can be suppressed to a small value.

その後、図４（ａ）に示されるように、リード部用レジストマスク４５を形成し、外部リード部２２を形成しようとする領域１４の予備めっき層３０を選択エッチングして除去する。これにより、外部リード部２２を形成する領域１４に凹部１３の底面の導電性基板１０の表面が露出する。なお、内部リード部２１と外部リード部２２は、一体で連続的にめっき加工されるため、内部リード部２１と外部リード部２２は、凹部１３の側面の導電性基板１０の表面が露出した面にて連結されるように配置する。   Thereafter, as shown in FIG. 4A, a lead portion resist mask 45 is formed, and the pre-plated layer 30 in the region 14 where the external lead portion 22 is to be formed is selectively etched and removed. Thereby, the surface of the conductive substrate 10 on the bottom surface of the concave portion 13 is exposed in the region 14 where the external lead portion 22 is formed. Since the inner lead portion 21 and the outer lead portion 22 are integrally and continuously plated, the inner lead portion 21 and the outer lead portion 22 are formed on the side of the recess 13 where the surface of the conductive substrate 10 is exposed. It is arranged to be connected by.

次に、リード部用レジストマスク４５の開口部４４から露出した導電性基板１０の表面部分に、リード部２０となるめっき層を形成する（以下、「リード部めっき層２０」と呼んでもよいこととする）。リード部めっき層２０の最表面めっき層は、主めっき層を形成後、予備めっき層３０を選択エッチングするため、この時に溶解しないめっき層を主めっき層として選択する。リード部めっき層２０の内部のめっき材料の構成については、特に限定しない。また、内部リード部２１の上面が、半導体素子６０との接続部となるため、接続性の良いめっき層であることが好ましい。外部リード部２２の下面は、外部機器とはんだ合金等と接続される外部端子部２３となるため、はんだ濡れ性の良好な金属がよい。また、めっき厚さは、特に制限はない。例えば、リード部めっき層２０は、導電性基板１０の表面１１から、Ａｕめっき０．００３μｍ〜０．１μｍ、第１のＰｄめっき０．０１μｍ〜０．２μｍ、Ｎｉめっき５．０μｍ〜４０．０μｍ、第２のＰｄめっき０．０１μｍ〜０．２μｍ、Ａｕめっき０．００３μｍ〜０．１μｍの順で行う積層めっきでもよい。但し、リード部２０と封止樹脂８１、８２との密着性や強度を考慮し、リード部めっき層２０の中間層は、比較的強度のあるＮｉめっき層を配置し、めっき厚さを５．０μｍ〜４０．０μｍとするめっきを行うことが好ましい。リード部めっき層２０は、予備めっき層３０と異なり、凹部１３の全体を埋める必要がないため、めっき厚さを薄くすることができ、かつ、めっきによるエッジ効果も抑えることができる。よって、内部端子部（内部リード部２１）のめっきの厚さのバラツキを抑えることができる。よって、フリップチップ実装には好適である。   Next, a plating layer serving as the lead portion 20 is formed on the surface portion of the conductive substrate 10 exposed from the opening portion 44 of the lead portion resist mask 45 (hereinafter, may be referred to as “lead portion plating layer 20”). And). As for the outermost surface plating layer of the lead plating layer 20, after forming the main plating layer, the preliminary plating layer 30 is selectively etched, so that the plating layer that does not dissolve at this time is selected as the main plating layer. The configuration of the plating material inside the lead plating layer 20 is not particularly limited. Further, since the upper surface of the internal lead portion 21 serves as a connection portion with the semiconductor element 60, it is preferable that the plating layer has good connectivity. Since the lower surface of the external lead portion 22 becomes the external terminal portion 23 connected to an external device and a solder alloy or the like, a metal having good solder wettability is preferable. Further, the plating thickness is not particularly limited. For example, the lead plating layer 20 is formed from the surface 11 of the conductive substrate 10 by Au plating 0.003 μm to 0.1 μm, first Pd plating 0.01 μm to 0.2 μm, and Ni plating 5.0 μm to 40.0 μm. The second Pd plating may be performed in the order of 0.01 μm to 0.2 μm, and the Au plating may be performed in the order of 0.003 μm to 0.1 μm. However, in consideration of the adhesion and strength between the lead portion 20 and the sealing resins 81 and 82, a relatively strong Ni plating layer is arranged as the intermediate layer of the lead portion plating layer 20, and the plating thickness is set to 5. It is preferable to perform plating with a thickness of 0 μm to 40.0 μm. Unlike the preliminary plating layer 30, the lead plating layer 20 does not need to fill the entire recess 13, so that the plating thickness can be reduced and the edge effect due to plating can be suppressed. Therefore, variation in the plating thickness of the internal terminal portion (internal lead portion 21) can be suppressed. Therefore, it is suitable for flip chip mounting.

なお、導電性基板１０に凹部１３を作製し、リード部２０をめっきにより一体形成することは、上述の特許文献２にも記載されている。即ち、特許文献２では、凹部にビアフィリング液を使用した穴埋め電気銅めっきを施している。このめっき液は、めっき電流が凹部底面に集中して凹部のめっきが厚くなり穴埋めを行うとこができる。但し、凹部と導電性基板上の内部リード部とを同時にめっきを行うため凹部と内部リード部の先端部にはめっき厚さに差が生じ、凹部が高くなる傾向にある。また、ビアフィリング液を使用した穴埋めめっきのため、凹部でない内部リード部のめっき厚さを個々に制御することは難しく、ばらつきが生じやすい。このため、平坦性を確保すること（内部リード部のめっき厚さのばらつきを抑えること）が難しい。特にフリップチップ方式の接続方法では、一般的に一つの半導体装置内のめっき厚の差を少なくとも３μｍ以下、好ましくは２μｍ以下に抑える必要があり、特許文献２に記載の半導体装置の製造方法では非常に難しい。また、ビアフィリング液を使用した穴埋めめっきの生産性は非常に悪く、一回のめっき時間は４時間であり量産には向かないことが解る。   The method of forming the concave portion 13 in the conductive substrate 10 and integrally forming the lead portion 20 by plating is also described in Patent Document 2 described above. That is, in Patent Literature 2, a concave portion is subjected to hole filling electrolytic copper plating using a via filling solution. With this plating solution, the plating current is concentrated on the bottom surface of the concave portion, the plating in the concave portion becomes thick, and the hole can be filled. However, since plating is performed simultaneously on the concave portion and the internal lead portion on the conductive substrate, there is a difference in plating thickness between the concave portion and the tip of the internal lead portion, and the concave portion tends to be high. In addition, since the fill hole plating is performed using the via filling solution, it is difficult to individually control the plating thickness of the internal lead portions that are not the concave portions, and variations easily occur. For this reason, it is difficult to secure flatness (suppress variations in plating thickness of the internal lead portions). In particular, in the flip-chip connection method, it is generally necessary to suppress the difference in plating thickness within one semiconductor device to at least 3 μm or less, and preferably to 2 μm or less. Difficult. In addition, the productivity of fill-in-the-blank plating using the via filling solution is very poor, and the time for one plating is 4 hours, which is not suitable for mass production.

これに対し、本発明の実施形態に係るリードフレーム５０及び半導体装置１００では、上述のように、リード部２０のめっき層は、凹部１３の全体を穴埋めせず、任意のめっき厚さに設定でき、かつ電気めっきで行うことにより、内部リード部２１のめっき厚さのばらつきが少ないめっき層を形成することができる。   On the other hand, in the lead frame 50 and the semiconductor device 100 according to the embodiment of the present invention, as described above, the plating layer of the lead portion 20 can be set to an arbitrary plating thickness without filling the entire recess 13. In addition, by performing the electroplating, it is possible to form a plating layer with less variation in the plating thickness of the internal lead portion 21.

図４（ｅ）に示されるように、その後、凹部１３に残った予備めっき層３０を除去することで本発明の実施形態に係るリードフレーム５０を完成する。また、その後、半導体素子６０を搭載し、第１の封止樹脂８１で半導体素子６０が搭載された面を樹脂封止し、導電性基板１０を除去する。図５（ｄ）に示すように半導体装置１００の底面は、導電性基板１０の凹部１３を作製した所以外、内部リード部２１の下面を含む半導体素子実装領域相当が第１の封止樹脂部８１の底面から窪んだ形状になる。本発明の実施形態に係る半導体装置１００では、この部分に第２の樹脂封止を行う。これは、内部リード部２１の下面が露出したままだと、外部機器等と接触の可能性があるためである。このため、モールド金型等を使用して樹脂封止することも可能であるが、ポッティング装置等を使用し、内部リード部２１の裏面等を含む封止樹脂部８１の底面から窪んだ形状部に第２の封止樹脂８２を被覆することでも良い。モールド金型が必要とせず安価に量産することが可能である。また、外部リード部２２は、導電性基板１０がある状態で第１の封止樹脂８１により封止されるため、外部リード部２２の底面を封止樹脂で覆われることはなく、樹脂被りの不具合を防止することもできる。   Then, as shown in FIG. 4E, the lead frame 50 according to the embodiment of the present invention is completed by removing the pre-plated layer 30 remaining in the recess 13. After that, the semiconductor element 60 is mounted, the surface on which the semiconductor element 60 is mounted is resin-sealed with the first sealing resin 81, and the conductive substrate 10 is removed. As shown in FIG. 5D, the bottom surface of the semiconductor device 100 has a portion corresponding to the semiconductor element mounting region including the lower surface of the internal lead portion 21 except for the portion where the concave portion 13 of the conductive substrate 10 is formed. 81 is depressed from the bottom surface. In the semiconductor device 100 according to the embodiment of the present invention, this portion is subjected to the second resin sealing. This is because, if the lower surface of the internal lead portion 21 is left exposed, there is a possibility of contact with an external device or the like. For this reason, it is possible to perform resin sealing using a mold or the like. However, using a potting device or the like, a shape portion depressed from the bottom surface of the sealing resin portion 81 including the back surface of the internal lead portion 21 and the like. May be coated with a second sealing resin 82. Mass production is possible at low cost without the need for a mold. Further, since the external lead portion 22 is sealed with the first sealing resin 81 in a state where the conductive substrate 10 is present, the bottom surface of the external lead portion 22 is not covered with the sealing resin, Failure can also be prevented.

また、上述の特許文献１に記載されているように、予備めっきを行わず外部リード部２２のみに凹部１３を作製し、そこにリード部めっき層２０を形成することもできる。しかし、特許文献１では、第２の封止樹脂８２の記載はなく、内部リード部２１の下面は絶縁膜で覆っている。この場合、外部機器等と接触する危険性はないが、絶縁膜は厚さが薄く樹脂突起よりリード部めっき層が剥がれるリスクが高い。また、仮に、特許文献の１の状態で第２の封止樹脂８２を半導体装置１００の下側に追加しても、外部リード部２２は個別に突出した形状であり、ポッティング装置による方法ではリード部の樹脂被り不具合が発生する可能性が大きく、この方法の採用は難しい。モールド金型を使用した樹脂封止も、凹部１３の高さが低く、高度な封止技術が必要となる。本発明では、予備めっきを行うことで、第２の樹脂封止８２にポッティング装置を使用する方法で、安価にかつ外部リード部２２の底面への樹脂被り不具合を防止することができる。   Further, as described in Patent Document 1 described above, it is also possible to form the concave portion 13 only in the external lead portion 22 without performing pre-plating, and to form the lead portion plating layer 20 there. However, in Patent Document 1, there is no description of the second sealing resin 82, and the lower surface of the internal lead portion 21 is covered with an insulating film. In this case, there is no danger of contact with an external device or the like, but the thickness of the insulating film is small, and there is a high risk that the lead portion plating layer is peeled off from the resin protrusion. Further, even if the second sealing resin 82 is added to the lower side of the semiconductor device 100 in the state of Patent Document 1, the external lead portions 22 are individually protruded shapes. There is a high possibility that a resin covering defect occurs in the portion, and it is difficult to adopt this method. Resin sealing using a mold also requires a high level of sealing technology because the height of the recess 13 is low. In the present invention, by performing the pre-plating, it is possible to prevent the resin covering problem on the bottom surface of the external lead portion 22 at low cost by using a potting device for the second resin sealing 82.

このように、本実施形態に係るリードフレーム５０及び半導体装置１００は、特許文献１、２に記載された発明と比較して、樹脂被り不具合を確実に防止できるとともに、製造が非常に簡素化されて容易になるという有利で優れた作用効果を奏する構成となっていることが分かる。   As described above, the lead frame 50 and the semiconductor device 100 according to the present embodiment can reliably prevent the resin covering defect and greatly simplify the manufacturing as compared with the inventions described in Patent Documents 1 and 2. It can be seen that the configuration has an advantageous and advantageous effect that the operation becomes easy.

［リードフレームの製造方法］
次に、図３及び図４を再度用いて、リードフレームの製造方法を、最初から最後まで全体的に説明する。 [Lead frame manufacturing method]
Next, referring again to FIGS. 3 and 4, the method of manufacturing the lead frame will be described as a whole from the beginning to the end.

図３は、本発明の実施形態に係るリードフレーム５０の製造方法の一例の前半の一連の工程を示した図である。   FIG. 3 is a diagram showing a series of steps in the first half of an example of a method for manufacturing the lead frame 50 according to the embodiment of the present invention.

図３（ａ）は、導電性基板用意工程の一例を示した図である。図３（ａ）に示されるように、本発明の実施形態に係るリードフレームを製造するに当たり、まずは導電性基板１０を用意する。使用する導電性基板１０の材質は、導電性が得られるものであれば特に限定はないが、一般的にＣｕ合金又はＣｕあるいはＳＵＳ材が使用される。   FIG. 3A is a diagram illustrating an example of the conductive substrate preparing step. As shown in FIG. 3A, in manufacturing a lead frame according to the embodiment of the present invention, first, a conductive substrate 10 is prepared. The material of the conductive substrate 10 to be used is not particularly limited as long as conductivity can be obtained. Generally, a Cu alloy, Cu, or a SUS material is used.

図３（ｂ）は、凹部エッチング用レジスト形成工程の一例を示した図である。凹部エッチング用レジスト形成工程では、詳細には、レジスト被覆、露光、現像を行い、エッチング用レジストマスク４２を形成する。まず、導電性基板１０の表・裏面全体を、レジスト４０で被う。使用するレジスト４０としては、ドライフィルムレジストのラミネート、又は液状レジストの塗布及び乾燥によるレジスト層の被覆等、従来からの公知の方法を用いて行うことができる。次に、露光では、前のレジスト被覆工程で導電性基板１０の表・裏面にレジスト４０を被覆した後、そのレジスト４０上に、表面１１側では凹部１３を形成する位置に所望のパターンを形成したマスク（紫外光遮蔽ガラスマスク）を被せる。また、裏面１６側では、全面を覆うパターンが形成されたマスク（紫外光遮蔽ガラスマスク）を被せる。そして、表裏両面について露光を行う。   FIG. 3B is a diagram illustrating an example of a process of forming a concave portion etching resist. In the concave portion etching resist forming step, in detail, resist coating, exposure, and development are performed to form an etching resist mask 42. First, the entire front and back surfaces of the conductive substrate 10 are covered with the resist 40. The resist 40 to be used can be formed by a conventionally known method such as lamination of a dry film resist or coating of a resist layer by applying and drying a liquid resist. Next, in exposure, after the front and back surfaces of the conductive substrate 10 are coated with the resist 40 in the previous resist coating step, a desired pattern is formed on the resist 40 at a position where the concave portion 13 is formed on the front surface 11 side. Cover (UV light shielding glass mask). On the back surface 16 side, a mask (ultraviolet light shielding glass mask) on which a pattern covering the entire surface is formed is covered. Then, exposure is performed on both the front and back surfaces.

現像では、マスクを除去してレジスト４０を現像することにより、未硬化部分を除去して開口部４１を形成し、導電性基板１０の表面を露出させる。これにより、硬化して残留したレジスト４０と開口部４１からなるエッチング用レジストマスク４２が形成される。   In the development, by removing the mask and developing the resist 40, the uncured portion is removed to form the opening 41, and the surface of the conductive substrate 10 is exposed. As a result, an etching resist mask 42 composed of the resist 40 and the opening 41 remaining after being cured is formed.

図３（ｃ）は、凹部エッチング工程の一例を示した図である。図３（ｃ）に示されるように、凹部エッチング工程では、形成したレジストマスクをエッチング用レジストマスク４２として、導電性基板１０の表面１１よりエッチング加工を行い、凹部１３を形成する。凹部１３の深さは０．０２ｍｍ〜０．１０ｍｍの範囲である。より好ましくは、０．０３ｍｍ〜０．０５ｍｍの範囲である。   FIG. 3C is a diagram illustrating an example of the recess etching step. As shown in FIG. 3C, in the recess etching step, etching is performed from the surface 11 of the conductive substrate 10 using the formed resist mask as an etching resist mask 42 to form the recess 13. The depth of the recess 13 is in the range of 0.02 mm to 0.10 mm. More preferably, it is in the range of 0.03 mm to 0.05 mm.

図３（ｄ）は、予備めっき工程の一例を示した図である。予備めっき工程では、図３（ｃ）で形成したエッチング用レジストマスク４２をそのまま使用し、図３（ｃ）で形成した凹部１３に、予備めっき層３０を形成する。予備めっき層３０は、後に選択エッチングにより部分的に除去する必要があるため導電性基板１０と性質の異なるめっき材料で形成することが好ましい。例えば、導電性基板１０がＣｕ合金の場合はＮｉめっき、ＳＵＳ材の場合はＣｕめっきを行う。   FIG. 3D is a diagram illustrating an example of the pre-plating step. In the pre-plating step, the pre-plated layer 30 is formed in the recess 13 formed in FIG. 3C, using the etching resist mask 42 formed in FIG. 3C as it is. Since the preliminary plating layer 30 needs to be partially removed later by selective etching, it is preferable that the preliminary plating layer 30 be formed of a plating material having properties different from those of the conductive substrate 10. For example, when the conductive substrate 10 is a Cu alloy, Ni plating is performed, and when the conductive substrate 10 is a SUS material, Cu plating is performed.

図３（ｅ）は、凹部エッチング用レジスト剥離工程の一例を示した図である。凹部エッチング用レジスト剥離工程では、硬化しているレジスト４０を剥離する。これにより、導電性基板１０の凹部１３の内部全体を埋めた状態の予備めっき層３１が形成される。   FIG. 3E is a diagram showing an example of a resist removing step for etching a concave portion. In the concave part etching resist removing step, the cured resist 40 is removed. As a result, the preliminary plating layer 31 is formed in a state where the entire inside of the concave portion 13 of the conductive substrate 10 is buried.

図４は、本発明の実施形態に係るリードフレーム５０の製造方法の一例の後半の一連の工程を示した図である。   FIG. 4 is a diagram illustrating a series of steps in the latter half of an example of the method for manufacturing the lead frame 50 according to the embodiment of the present invention.

図４（ａ）は、リード部めっき用レジスト形成工程の一例を示した図である。リード部めっき用レジスト形成工程では、詳細には、レジスト被覆、露光、現像を行い、リード部めっき用レジストマスク４５を形成する。導電性基板１０の凹部１３に予備めっき層３０で埋められた部分を含む導電性基板１０の表面１１と、導電性基板１０の裏面１６を、レジスト４３で被う。使用するレジスト４３としては、ドライフィルムレジストのラミネート、又は液状レジストの塗布及び乾燥によるレジスト層の被覆等、従来からの公知の方法を用いて行うことができる。次に露光では、前のレジスト被覆で導電性基板１０の表・裏面にレジスト４３を被覆した後、表面１１には、リード部２０となる位置に所望のパターンが形成されたマスク（紫外光遮蔽ガラスマスク）、裏面１６には全面を覆うパターンが形成されたマスク（紫外光遮蔽ガラスマスク）を被せ、露光を行う。   FIG. 4A is a diagram illustrating an example of a lead portion plating resist forming step. In the lead portion plating resist forming step, in detail, resist coating, exposure, and development are performed to form a lead portion plating resist mask 45. The resist 43 covers the front surface 11 of the conductive substrate 10 including the portion where the recess 13 of the conductive substrate 10 is filled with the preliminary plating layer 30 and the back surface 16 of the conductive substrate 10. The resist 43 to be used can be formed by a conventionally known method such as lamination of a dry film resist or coating of a resist layer by applying and drying a liquid resist. Next, in the exposure, after the front and back surfaces of the conductive substrate 10 are coated with the resist 43 by the previous resist coating, a mask (ultraviolet light shielding) on the front surface 11 in which a desired pattern is formed at a position to be the lead portion 20 is formed. A glass mask) and a mask (ultraviolet light shielding glass mask) on which a pattern covering the entire surface is formed are placed on the back surface 16 and exposure is performed.

現像では、マスクを除去してレジスト４３を現像することにより、リード部２０となる、内部リード部２１と外部リード部２２を形成する部分の未硬化部を除去して開口部４４を形成し、導電性基板１０の表面１１と、予備めっき層３０の内側の一部の表面を露出させる。これにより、硬化して残留したレジスト４３と開口部４４からなるリード部めっき用マスク４５が形成される。   In the development, by removing the mask and developing the resist 43, the uncured portion of the portion forming the internal lead portion 21 and the external lead portion 22, which becomes the lead portion 20, is removed to form the opening portion 44, The surface 11 of the conductive substrate 10 and a part of the surface inside the pre-plated layer 30 are exposed. Thus, a lead portion plating mask 45 composed of the resist 43 and the opening portion 44 remaining after being cured is formed.

図４（ｂ）は、外部リード部エッチング工程の一例を示した図である。外部リード部エッチング工程では、図４（ｂ）に示されるように、形成したレジストマスクをリード部エッチング用レジストマスク４５として、凹部１３内部の予備めっき層３０のみを選択的にエッチングし、外部リード部２２となる領域１４に形成した所望のパターンに、導電性基板１０を露出させる。   FIG. 4B is a diagram illustrating an example of the external lead portion etching step. In the external lead portion etching step, as shown in FIG. 4B, only the pre-plated layer 30 inside the concave portion 13 is selectively etched using the formed resist mask as a lead portion etching resist mask 45 to form an external lead. The conductive substrate 10 is exposed in a desired pattern formed in the region 14 to be the part 22.

図４（ｃ）は、リードめっき工程の一例を示した図である。リード部めっき工程では、図４（ａ）で形成したリード部めっき用レジストマスク４５を使用し、図４（ｂ）で予備めっき層３０を選択的にエッチングすることで露出した凹部１３の表面の領域１４上と、開口部４４から露出した導電性基板１０の表面１１の平坦面上とが連続した領域に、内部リード部２０を構成するリード部めっき層を形成する。かかるリード部めっき層２０は、導電性基板１０が露出した領域に一体的かつ連続的に形成される。導電性基板１０の平坦面を有する表面１１から、凹部１３の側面及び底面を連続的に覆うように延在して形成される。リード部めっき層２０は、内部リード部２１の上面が半導体素子との接続部となるため接続性の良いめっき材料が用いられることが好ましい。外部リード部２２の下面は、外部機器とはんだ合金等と接続される外部端子部２３となるため、はんだ濡れ性の良好な金属がよい。また、めっき厚さは、特に制限はない。例えば、導電性基板１０の表面１１から、Ａｕめっき０．００３μｍ〜０．１μｍ、Ｐｄめっき０．０１μｍ〜０．２μｍ、Ｎｉめっき５．０μｍ〜４０．０μｍ、Ｐｄめっき０．０１μｍ〜０．２μｍ、Ａｕめっき０．００３μｍ〜０．１μｍの順で積層してめっきを行ってもよい。   FIG. 4C illustrates an example of the lead plating process. In the lead plating step, the resist mask 45 for plating the lead formed in FIG. 4A is used, and the preliminary plating layer 30 is selectively etched in FIG. A lead portion plating layer constituting the internal lead portion 20 is formed in a region where the region 14 and the flat surface of the surface 11 of the conductive substrate 10 exposed from the opening 44 are continuous. The lead plating layer 20 is formed integrally and continuously in a region where the conductive substrate 10 is exposed. The conductive substrate 10 is formed to extend from the flat surface 11 of the conductive substrate 10 so as to continuously cover the side surface and the bottom surface of the concave portion 13. Since the upper surface of the internal lead portion 21 serves as a connection portion with the semiconductor element, a plating material having good connectivity is preferably used for the lead portion plating layer 20. Since the lower surface of the external lead portion 22 becomes the external terminal portion 23 connected to an external device and a solder alloy or the like, a metal having good solder wettability is preferable. Further, the plating thickness is not particularly limited. For example, from the surface 11 of the conductive substrate 10, Au plating 0.003 μm to 0.1 μm, Pd plating 0.01 μm to 0.2 μm, Ni plating 5.0 μm to 40.0 μm, Pd plating 0.01 μm to 0.2 μm Au plating may be performed by laminating in the order of 0.003 μm to 0.1 μm.

図４（ｄ）は、リード部めっき用レジスト剥離工程の一例を示した図である。リード部めっき用レジスト剥離工程では、硬化しているレジスト４３を剥離する。   FIG. 4D is a diagram illustrating an example of a lead portion plating resist stripping process. In the lead portion plating resist removing step, the cured resist 43 is removed.

図４（ｅ）は、予備めっき層エッチング工程の一例を示した図である。予備めっき層エッチング工程では、図４（ｅ）に示されるように、凹部１３内部の予備めっき層３０のみを選択的にエッチングして除去し、導電性基板１０上にリード部２０のみを形成したリードフレーム５０を得る。なお、必要に応じ、所定の寸法に切断しシート状にしても良い。   FIG. 4E is a diagram showing an example of the preliminary plating layer etching step. In the pre-plating layer etching step, as shown in FIG. 4E, only the pre-plating layer 30 inside the recess 13 was selectively removed by etching, and only the lead portion 20 was formed on the conductive substrate 10. A lead frame 50 is obtained. If necessary, the sheet may be cut into a predetermined size to form a sheet.

このように、上述の各工程を順に経ることにより、本発明の実施形態に係るリードフレーム５０が作製される。   As described above, the lead frame 50 according to the embodiment of the present invention is manufactured by sequentially performing the above-described steps.

［半導体装置の製造方法］
次に、図５を用いて、上述の製造方法によって作製されたリードフレーム５０を用いて半導体装置１００を製造する半導体装置の製造方法の一例について説明する。なお、図５では、半導体素子６０と内部リード部２０の接続方法がフリップチップ方式である例を挙げて説明する。但し、この例は一例であり、半導体素子６０と内部リード部２０との接続方法は、公知のワイヤーボンディング方式でも可能であることは言うまでも無い。 [Method of Manufacturing Semiconductor Device]
Next, an example of a semiconductor device manufacturing method for manufacturing the semiconductor device 100 using the lead frame 50 manufactured by the above-described manufacturing method will be described with reference to FIG. FIG. 5 illustrates an example in which the connection method between the semiconductor element 60 and the internal lead portion 20 is a flip-chip method. However, this example is merely an example, and it goes without saying that the connection method between the semiconductor element 60 and the internal lead portion 20 can be achieved by a known wire bonding method.

図５は、本発明の実施形態に係る半導体装置の製造方法の一例の一連の工程を示した図である。   FIG. 5 is a diagram showing a series of steps of an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention.

図５（ａ）は、バンプ形成工程の一例を示した図である。バンプ形成工程においては、リードフレーム５０の内部リード部２１のボンディング領域２４に、半導体素子６０と接続するためのバンプ７０を形成する。なお、フリップチップ方式の場合、半導体素子実装領域１２と内部リード部２１のボンディング領域２４は重複し、半導体素子実装領域１２の外周端領域に内部リード部２１のボンディング領域２４が設けられる。   FIG. 5A is a diagram illustrating an example of the bump forming step. In the bump forming step, a bump 70 for connecting to the semiconductor element 60 is formed in the bonding region 24 of the internal lead portion 21 of the lead frame 50. In the case of the flip chip method, the semiconductor element mounting region 12 and the bonding region 24 of the internal lead portion 21 overlap, and the bonding region 24 of the internal lead portion 21 is provided in the outer peripheral end region of the semiconductor element mounting region 12.

図５（ｂ）は、半導体素子実装工程の一例を示した図である。半導体素子実装工程では、半導体素子６０の電極６１が、図５（ａ）で形成されたバンプ７０と接続され、内部リード部２１の上側に半導体素子６０が搭載されるとともに、電極６１と内部リード部２１とが電気的にも接続される。   FIG. 5B is a diagram illustrating an example of a semiconductor element mounting process. In the semiconductor element mounting step, the electrode 61 of the semiconductor element 60 is connected to the bump 70 formed in FIG. 5A, and the semiconductor element 60 is mounted on the upper side of the internal lead portion 21 and the electrode 61 and the internal lead are connected. The unit 21 is also electrically connected.

図５（ｃ）は、第１の樹脂封止工程の一例を示した図である。第１の樹脂封止工程では、半導体素子６０を搭載したリードフレーム５０の表面全体を、第１の封止樹脂８１により封止する。   FIG. 5C is a diagram illustrating an example of the first resin sealing step. In the first resin sealing step, the entire surface of the lead frame 50 on which the semiconductor element 60 is mounted is sealed with the first sealing resin 81.

図５（ｄ）は、導電性基板除去工程の一例を示した図である。導電性基板除去工程では、第１の封止樹脂８１による樹脂封止部分から、導電性基板１０を除去する。導電性基板１０の除去は、溶解液を用いて導電性基板１０を溶解除去する。あるいは、導電性基板１０を引き剥がし除去でもよい。その際、内部リード部２１と外部リード部２２とが段差構造を有するため、第１の封止樹脂８１とリード部２０との密着性を向上させることができる。なお、導電性基板１０を除去した際、第１の封止樹脂８１の端部には、導電性基板１０の表面１１と凹部１３との段差の部分に段差部８３が形成される。   FIG. 5D is a diagram illustrating an example of the conductive substrate removing step. In the conductive substrate removing step, the conductive substrate 10 is removed from the resin sealing portion with the first sealing resin 81. The conductive substrate 10 is removed by dissolving and removing the conductive substrate 10 using a solution. Alternatively, the conductive substrate 10 may be peeled off and removed. At this time, since the internal lead portion 21 and the external lead portion 22 have a step structure, the adhesion between the first sealing resin 81 and the lead portion 20 can be improved. When the conductive substrate 10 is removed, a step 83 is formed at the end of the first sealing resin 81 at the step between the surface 11 of the conductive substrate 10 and the recess 13.

図５（ｅ）は、第２の樹脂封止工程の一例を示した図である。第２の樹脂封止工程では、図５（ｄ）で導電性基板１０が除去され、内部リード部２１の下面及び内側の側面を第２の封止樹脂８２により封止する。これにより、第２の封止樹脂８２から外部リード部２２の底面が露出した半導体装置１００が得られる。   FIG. 5E is a diagram illustrating an example of the second resin sealing step. In the second resin sealing step, the conductive substrate 10 is removed in FIG. 5D, and the lower surface and the inner side surface of the internal lead portion 21 are sealed with the second sealing resin 82. Thereby, the semiconductor device 100 in which the bottom surface of the external lead portion 22 is exposed from the second sealing resin 82 is obtained.

図５（ｆ）は、切断工程の一例を示した図である。最後に、図５（ｆ）に示すように、所定の半導体装置１００の寸法になるように切断し、半導体装置１００完成させる。その際、第１の封止樹脂８１の段差部８３も切り落とされて除去されることになる。   FIG. 5F shows an example of the cutting step. Finally, as shown in FIG. 5F, the semiconductor device 100 is cut to have a predetermined size, thereby completing the semiconductor device 100. At this time, the step portion 83 of the first sealing resin 81 is also cut off and removed.

なお、第１の樹脂封止後、図５（ｄ）の導電性基板１０を除去する工程において、溶解除去法を用いる場合、内部リード部２１の下面及び内側側面の半導体素子実装領域１２に相当する導電性基板１０は、凹部１３の深さ分、溶解除去する厚さが厚くなる。そこで、それに相当する分を、導電性基板１０の裏面１６に、裏面凹部（図示せず）として作製しても良い。   In the step of removing the conductive substrate 10 shown in FIG. 5D after the first resin encapsulation, when the dissolution removal method is used, it corresponds to the semiconductor element mounting area 12 on the lower surface and the inner side surface of the internal lead portion 21. The thickness of the conductive substrate 10 to be dissolved and removed is increased by the depth of the concave portion 13. Therefore, an equivalent portion may be formed on the back surface 16 of the conductive substrate 10 as a back surface concave portion (not shown).

裏面凹部の作製方法は、図３（ｂ）の凹部エッチングレジスト用マスク形成工程で裏面側に裏面凹部を作製するように裏面のレジスト４０に開口部を設け、図３（ｃ）の凹部エッチング工程において裏面凹部を作製する。そして、図３（ｄ）の予備めっき工程において予備めっき層３０を裏面凹部にも形成する。そして、図４（ｅ）の予備めっき層エッチング工程において、裏面凹部に形成した予備めっき層３０を選択エッチングして、予備めっき層３０を除去する。上記の一連の処理を行うことで、内部リード部２１の下面等の半導体素子実装領域１２に相当する導電性基板１０の下面に凹部を形成することができる。これにより、導電性基板を除去する時、ほぼ同時に導電性基板１０を除去することができる。   The method of forming the back surface concave portion is as follows. In the concave portion etching resist mask forming step of FIG. 3B, an opening is formed in the back surface resist 40 so as to form the rear surface concave portion on the back surface side, and the concave portion etching step of FIG. , A back surface concave portion is formed. Then, in the pre-plating step of FIG. 3D, the pre-plating layer 30 is also formed on the back surface concave portion. Then, in the preliminary plating layer etching step of FIG. 4E, the preliminary plating layer 30 formed in the concave portion on the back surface is selectively etched to remove the preliminary plating layer 30. By performing the above series of processing, a concave portion can be formed on the lower surface of the conductive substrate 10 corresponding to the semiconductor element mounting region 12 such as the lower surface of the internal lead portion 21. Thus, the conductive substrate 10 can be removed almost simultaneously when the conductive substrate is removed.

［実施例１］
本発明の実施形態に係るリードフレームの製造方法を実施した実施例について説明する。 [Example 1]
An example in which the method for manufacturing a lead frame according to the embodiment of the present invention is performed will be described.

まず、導電性基板を用意する。古河電工製ＥＦＴＥＣ６４Ｔ板厚０．１２５ｍｍのＣｕ合金を準備した。次に、旭化成製ＡＱ２５５８ドライフィルムレジストを基板両面にラミネートした。次に、露光、現像を行い、凹部エッチング用レジストマスクを形成した。露光はエッチングパターンを形成したガラスマスクをドライフィルム上にセットし紫外線で感光させてパターンを露光した。次に未露光部を現像にて除去した。これにより表面は外部リード部となる位置が開口部となる所望のパターン、裏面は全面を覆うパターンが形成されたレジストマスクが形成された。   First, a conductive substrate is prepared. A Furukawa Electric EFTEC64T Cu alloy having a plate thickness of 0.125 mm was prepared. Next, AQ2558 dry film resist manufactured by Asahi Kasei was laminated on both sides of the substrate. Next, exposure and development were performed to form a resist mask for etching a concave portion. The exposure was performed by setting a glass mask on which an etching pattern was formed on a dry film and exposing the pattern to ultraviolet light. Next, the unexposed portions were removed by development. As a result, a resist mask having a desired pattern in which the position to be the external lead portion becomes an opening was formed on the front surface, and a pattern covering the entire surface was formed on the back surface.

次に、形成したレジストマスクを凹部エッチング用レジストマスクとして、導電性基板の表面よりエッチング加工を行い、凹部を形成した。凹部の深さは０．０４ｍｍとした。   Next, using the formed resist mask as a resist mask for etching a concave portion, etching was performed from the surface of the conductive substrate to form a concave portion. The depth of the recess was 0.04 mm.

次に、形成したエッチング用レジストマスクをそのまま使用し、形成した凹部に、予備めっき層を形成した。予備めっき層は、Ｎｉめっきを０．０４ｍｍ形成した。   Next, using the formed etching resist mask as it was, a preliminary plating layer was formed in the formed concave portion. As the preliminary plating layer, a Ni plating was formed to a thickness of 0.04 mm.

次に、凹部エッチング用レジスト剥離工程でエッチング用レジストマスクを剥離し除去した。これにより、導電性基板の凹部を予備めっきで埋めた状態の導電性基板が出来た。   Next, the resist mask for etching was peeled off and removed in the resist peeling step for recess etching. As a result, a conductive substrate was obtained in which the recesses of the conductive substrate were filled with the preliminary plating.

次に、リードめっき用レジストマスクを形成した。まず、導電性基板の凹部に予備めっき層で埋められた表面と、導電性基板の裏面を、レジストで被った。使用するレジストは凹部エッチング用レジストマスクと同じとした。表面には、半導体素子と接続できるような内部リード部と、予備めっき層と一部が重複し外部リード部となる位置に所望のパターンが形成されたガラスマスク、裏面には全面を覆うパターンが形成されたガラスマスクで露光を行った。現像では、未露光部を現像することにより、内部リード部と予備めっき層と重複させた外部リード部を形成する部分を除去して開口部を形成し、導電性基板の表面と、予備めっき層の一部の表面を露出させる。これにより、硬化して残留したレジストと開口部からなるリードめっき用マスクが形成された。   Next, a resist mask for lead plating was formed. First, the surface of the conductive substrate, which was filled with the pre-plated layer in the recesses, and the back surface of the conductive substrate were covered with a resist. The resist used was the same as the resist mask for etching the concave portions. On the front surface, an internal lead portion that can be connected to the semiconductor element, a glass mask with a desired pattern formed at a position that partially overlaps the pre-plated layer and becomes an external lead portion, and a pattern that covers the entire surface on the back surface Exposure was performed using the formed glass mask. In the development, an unexposed portion is developed to remove an internal lead portion and a portion forming an external lead portion which overlaps with the preliminary plating layer to form an opening, and the surface of the conductive substrate and the preliminary plating layer are removed. Expose a part of the surface. As a result, a lead plating mask composed of the resist remaining after curing and the opening was formed.

次に、形成したリードめっき用レジストマスクを外部リードエッチング用レジストマスクとして、凹部内部の予備めっき層のみを選択的にエッチングし、外部リード部となる位置に形成した所望のパターンに、導電性基板を露出させた。   Next, using the formed lead plating resist mask as an external lead etching resist mask, only the pre-plated layer inside the concave portion is selectively etched to form a desired pattern formed at a position to be an external lead portion on the conductive substrate. Was exposed.

次に、先に形成したリードめっき用レジストマスクを使用し、予備めっき層を選択的にエッチングすることで露出した導電性基板の凹部表面と、内部リード部で構成するリード部めっき層を形成した。リード部めっき層は、Ｎｉめっき１０．０μｍ、Ｐｄめっき０．０５μｍ、Ａｕめっき０．００５μｍの順でめっきした。   Next, using the previously formed lead plating resist mask, the pre-plated layer was selectively etched to form a surface of the concave portion of the conductive substrate that was exposed and a lead portion plated layer composed of an internal lead portion. . The lead portion plating layer was plated in the order of Ni plating 10.0 μm, Pd plating 0.05 μm, and Au plating 0.005 μm.

次に、硬化しているリードめっき用レジストマスクを剥離し除去した。   Next, the cured lead plating resist mask was peeled off and removed.

次に、予備めっきエッチング工程で、露出している予備めっき層であるＮｉめっきを除去した。   Next, in the pre-plating etching step, the Ni plating that was the exposed pre-plated layer was removed.

次に、所定の寸法に切断しシート状にした。ここまででリードフレームが完成した。   Next, it was cut into a predetermined size to form a sheet. The lead frame is now completed.

次に、上述により完成したリードフレームを使用し、内部リード部にバンプを形成し、半導体素子の電極部とバンプをフリップチップ接続した。その後、第１の封止樹脂で半導体素子が搭載された面を樹脂封止し、その後、導電性基板を溶解除去した。この時、半導体装置の底面は、導電性基板の凹部を作製した所以外、内部リード部の下面を含む半導体素子搭載領域相当が第１の封止樹脂部底面より窪んだ形状になり、この部分に第２の樹脂封止をポッティング装置により行った。最後に、予定の寸法になるように切断し、半導体装置を完成させた。   Next, using the lead frame completed as described above, bumps were formed on the internal lead portions, and the electrode portions of the semiconductor element and the bumps were flip-chip connected. After that, the surface on which the semiconductor element was mounted was sealed with a first sealing resin, and then the conductive substrate was dissolved and removed. At this time, the bottom surface of the semiconductor device has a shape corresponding to the semiconductor element mounting region including the lower surface of the internal lead portion, which is recessed from the bottom surface of the first sealing resin portion, except for the portion where the concave portion of the conductive substrate is formed. Then, the second resin sealing was performed by a potting device. Finally, the semiconductor device was cut to a predetermined size to complete a semiconductor device.

［実施例２］
実施例２では、実施例１において、凹部の深さを０．０２ｍｍ、予備めっき層のめっき厚さを０．０２ｍｍ、リードめっき層のＮｉめっきの厚さを０．０１ｍｍとした。その他は、実施例１と同じとした。 [Example 2]
In Example 2, in Example 1, the depth of the concave portion was 0.02 mm, the plating thickness of the preliminary plating layer was 0.02 mm, and the thickness of the Ni plating of the lead plating layer was 0.01 mm. Others were the same as Example 1.

［実施例３］
実施例３では、実施例１において、凹部の深さを０．１ｍｍ、予備めっき層のめっき厚さを０．１ｍｍ、リードめっき層のＮｉめっきの厚さを０．０２ｍｍとした。その他は、実施例１と同じとした。 [Example 3]
In Example 3, in Example 1, the depth of the concave portion was 0.1 mm, the plating thickness of the preliminary plating layer was 0.1 mm, and the Ni plating thickness of the lead plating layer was 0.02 mm. Others were the same as Example 1.

［実施例４］
実施例４では、実施例１において、導電性基板を除去し易くする為に導電性基板の裏面側に凹み形状を有する構造とした。詳細には、凹部エッチング用レジスト形成工程で裏面側に内部リード部下面等の半導体素子搭載領域に相当する部分に裏面凹部を作製するようにレジストマスクに開口部を設けた。凹部エッチング工程で裏面凹部を作製した。凹部のエッチング深さは、０．０４ｍｍとした。予備めっき工程では、予備めっき層を裏面凹部にも形成した。予備めっき除去工程で、裏面凹部に形成した予備めっき部を選択エッチングして、予備めっきを除去した。上記を行うことで、内部リード部下面等の半導体素子搭載領域に相当する導電性基板の下面に凹部を形成した。その他は、実施例１と同じとした。 [Example 4]
In the fourth embodiment, the structure of the first embodiment is such that the conductive substrate has a concave shape on the back surface side in order to facilitate the removal of the conductive substrate. Specifically, an opening was formed in the resist mask so that a concave portion on the back surface was formed on a portion corresponding to the semiconductor element mounting region such as the lower surface of the internal lead portion on the rear surface side in the concave portion etching resist forming step. A back surface recess was formed in the recess etching step. The etching depth of the recess was 0.04 mm. In the pre-plating step, a pre-plated layer was also formed on the back surface recess. In the preliminary plating removing step, the preliminary plating portion formed in the concave portion on the back surface was selectively etched to remove the preliminary plating. By performing the above, a concave portion was formed on the lower surface of the conductive substrate corresponding to the semiconductor element mounting area such as the lower surface of the internal lead portion. Others were the same as Example 1.

上述の実施例１乃至実施例４において、フリップチップ実装を行い、半導体装置を完成することができた。めっき層の剥がれや外部端子部への樹脂被り不具合等も無く、良好な半導体装置を得ることができた。   In the above-described first to fourth embodiments, flip-chip mounting was performed to complete a semiconductor device. A good semiconductor device could be obtained without peeling of the plating layer or resin inconvenience on the external terminals.

以上、本発明の好ましい実施形態及び実施例について詳説したが、本発明は、上述した実施形態及び実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施形態及び実施例に種々の変形及び置換を加えることができる。   The preferred embodiments and examples of the present invention have been described above in detail, but the present invention is not limited to the above-described embodiments and examples, and does not depart from the scope of the present invention. Various modifications and substitutions can be made to the embodiment.

１０ 導電性基板
１１ 表面
１２ 半導体素子実装領域
１３ 凹部
２０ リード部（リード部めっき層）
２１ 内部リード部
２２ 外部リード部
２３ 外部端子部
２４ ボンディング部
３０ 予備めっき層
５０ リードフレーム
６０ 半導体素子
６１ 電極
７０ バンプ
８１、８２ 封止樹脂
８３ 段差部
１００ 半導体装置 DESCRIPTION OF SYMBOLS 10 Conductive substrate 11 Surface 12 Semiconductor element mounting area 13 Concave part 20 Lead part (lead part plating layer)
DESCRIPTION OF SYMBOLS 21 Internal lead part 22 External lead part 23 External terminal part 24 Bonding part 30 Pre-plated layer 50 Lead frame 60 Semiconductor element 61 Electrode 70 Bump 81, 82 Sealing resin 83 Step part 100 Semiconductor device

Claims (10)

半導体素子を実装可能な半導体素子実装領域を表面側に有するとともに、該半導体素子実装領域の周囲に設けられた凹部を有する導電性基板と、
前記半導体素子実装領域に相当する導電性基板の表面の前記半導体素子の電極が電気的に接続可能な所定位置から前記凹部に向かって延在して設けられた第１のめっき層と、
該第１のめっき層と連続して設けられ、前記凹部の側面及び底面の一部の領域を覆うように外側に向かって延在して設けられた第２のめっき層と、を有し、
前記第２のめっき層は、前記凹部の前記半導体素子実装領域側と反対側の側面には到達しないリードフレーム。 A conductive substrate having a semiconductor element mounting area on which a semiconductor element can be mounted on the surface side, and having a concave portion provided around the semiconductor element mounting area,
A first plating layer provided extending from the predetermined position where the electrode of the semiconductor element on the surface of the conductive substrate corresponding to the semiconductor element mounting area is electrically connectable toward the recess,
A second plating layer that is provided continuously with the first plating layer and extends outward to cover a part of the side surface and the bottom surface of the concave portion;
A lead frame in which the second plating layer does not reach a side surface of the recess opposite to the semiconductor element mounting region. 前記所定位置は、前記半導体素子をフリップチップ接続可能な前記半導体素子実装領域内の位置である請求項１に記載のリードフレーム。   The lead frame according to claim 1, wherein the predetermined position is a position in the semiconductor element mounting region to which the semiconductor element can be flip-chip connected. 前記第２のめっき層の底面は、前記導電性基板を除去したときに外部端子部として機能する請求項１又は２に記載のリードフレーム。   3. The lead frame according to claim 1, wherein a bottom surface of the second plating layer functions as an external terminal when the conductive substrate is removed. 4. 連続する前記第１のめっき層と前記第２のめっき層の組は、放射状に複数設けられた請求項１乃至３のいずれか一項に記載のリードフレーム。   4. The lead frame according to claim 1, wherein a plurality of pairs of the first plating layer and the second plating layer that are continuous are provided radially. 4. 半導体素子の電極が接続可能な内部リード部と、該内部リード部よりも外側に設けられて外部機器が接続可能な外部リード部とを有するリードフレームの製造方法であって、
導電性基板の前記外部リード部を形成しようとする第１の領域と、該第１の領域よりも外側の第２の領域とを包含する第３の領域に凹部を形成する工程と、
該凹部に第１のめっき層を充填する工程と、
前記第１の領域に充填された前記第１のめっき層を除去する工程と、
前記内部リード部を形成しようとする第４の領域と、前記凹部内の前記第１の領域に跨るように連続的に延びる第２のめっき層を形成する工程と、
前記第２の領域に充填された前記第１のめっき層を除去する工程と、を有するリードフレームの製造方法。 A method for manufacturing a lead frame having an internal lead portion to which an electrode of a semiconductor element can be connected and an external lead portion provided outside the internal lead portion and to which an external device can be connected,
Forming a recess in a third region of the conductive substrate including a first region where the external lead portion is to be formed, and a second region outside the first region;
Filling the recess with a first plating layer;
Removing the first plating layer filled in the first region;
Forming a fourth region in which the internal lead portion is to be formed, and a second plating layer extending continuously so as to straddle the first region in the concave portion;
Removing the first plating layer filled in the second region. 前記第１のめっき層と前記第２のめっき層の最表層は、異なるめっき材料からなるめっき層である請求項５に記載のリードフレームの製造方法。 The method for manufacturing a lead frame according to claim 5 , wherein the outermost layers of the first plating layer and the second plating layer are plating layers made of different plating materials. 前記第２の領域に充填された前記第１のめっき層を除去する工程は、前記第１のめっき層のみをエッチングし、前記第２のめっき層をエッチングしないエッチング液を用いて行われる請求項６に記載のリードフレームの製造方法。 The step of removing the first plating layer filled in the second region is performed using an etchant that etches only the first plating layer and does not etch the second plating layer. 7. The method for manufacturing a lead frame according to 6 . 前記第４の領域は、半導体素子とフリップチップ接続が可能な位置に設定される請求項５乃至７のいずれか一項に記載のリードフレームの製造方法。 Said fourth region, method of manufacturing the lead frame according to any one of claims 5 to 7 the semiconductor device and the flip-chip connection is set to the enabled position. 請求項５乃至８のいずれか一項に記載のリードフレームの製造方法により製造されたリードフレームに半導体素子を実装するとともに、該半導体素子の電極を前記内部リード部に接続する工程と、
前記リードフレームの前記半導体素子が実装された面上を第１の樹脂で封止する工程と、
前記第２のめっき層の底面が露出するように、前記導電性基板を除去する工程と、
前記第１の領域にある前記第２のめっき層の底面と同一平面を形成するように、前記導電性基板の除去により窪んだ領域に第２の樹脂を充填する工程と、を有する半導体装置の製造方法。 A step of mounting a semiconductor element on a lead frame manufactured by the method for manufacturing a lead frame according to any one of claims 5 to 8 , and connecting an electrode of the semiconductor element to the internal lead portion.
Sealing the surface of the lead frame on which the semiconductor element is mounted with a first resin;
Removing the conductive substrate so that the bottom surface of the second plating layer is exposed;
Filling a second resin in a region depressed by removing the conductive substrate so as to form the same plane as a bottom surface of the second plating layer in the first region. Production method. 前記第１の樹脂は、前記凹部より外側の平坦面を有する第５の領域も含めて封止され、
前記導電性基板の除去により前記凹部と前記平坦面との段差が生じた前記第５の領域を切り落として除去する工程を更に有する請求項９に記載の半導体装置の製造方法。 The first resin is sealed including a fifth region having a flat surface outside the concave portion,
The method of manufacturing a semiconductor device according to claim 9 , further comprising a step of cutting off and removing the fifth region where a step between the concave portion and the flat surface is generated by removing the conductive substrate.
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