JP6672962B2

JP6672962B2 - Silicon carbide semiconductor substrate and method of manufacturing semiconductor device

Info

Publication number: JP6672962B2
Application number: JP2016070715A
Authority: JP
Inventors: 太郎西口
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2016-03-31
Filing date: 2016-03-31
Publication date: 2020-03-25
Anticipated expiration: 2036-03-31
Also published as: JP2017183589A

Description

本発明は炭化珪素半導体基板および半導体装置の製造方法に関するものである。 The present invention relates to a silicon carbide semiconductor substrate and a method for manufacturing a semiconductor device.

炭化珪素（ＳｉＣ）層を動作層として含む半導体装置においては、炭化珪素層上に二酸化珪素からなる絶縁膜や金属などの導電体からなる電極が配置される。半導体装置においては、動作の信頼性を向上させることが重要である。これに関し、特定の材料からなる電極を採用する場合において絶縁膜の信頼性を向上させる方策が提案されている（たとえば、特許文献１参照）。 In a semiconductor device including a silicon carbide (SiC) layer as an operation layer, an insulating film made of silicon dioxide and an electrode made of a conductor such as a metal are arranged on the silicon carbide layer. In a semiconductor device, it is important to improve operation reliability. In this regard, there has been proposed a measure for improving the reliability of an insulating film when an electrode made of a specific material is employed (for example, see Patent Document 1).

特開２０１４−３８８９９号公報JP 2014-38899 A

上述のように、半導体装置においては、動作の信頼性を向上させることが重要である。そこで、高い信頼性を有する半導体装置の製造に使用可能な炭化珪素半導体基板、および高い信頼性を有する半導体装置を製造することが可能な半導体装置の製造方法を提供することを目的の１つとする。 As described above, in a semiconductor device, it is important to improve operation reliability. Therefore, it is an object to provide a silicon carbide semiconductor substrate that can be used for manufacturing a highly reliable semiconductor device and a method for manufacturing a semiconductor device that can manufacture a highly reliable semiconductor device. .

本発明に従った炭化珪素半導体基板は、０°を超え５°未満のオフ角を有する４Ｈ炭化珪素基板と、４Ｈ炭化珪素基板上に形成された炭化珪素からなるエピ層と、を備える。エピ層の表面には、三角形状の凹部と、炭化珪素からなる突出部とが形成されている。エピ層の表面側から見て、突出部は凹部と重なる。 A silicon carbide semiconductor substrate according to the present invention includes a 4H silicon carbide substrate having an off angle of more than 0 ° and less than 5 °, and an epi layer made of silicon carbide formed on the 4H silicon carbide substrate. A triangular concave portion and a protrusion made of silicon carbide are formed on the surface of the epi layer. When viewed from the surface side of the epi layer, the protrusion overlaps the recess.

上記炭化珪素半導体基板によれば、高い信頼性を有する半導体装置の製造に使用可能な炭化珪素半導体基板を提供することができる。 According to the silicon carbide semiconductor substrate, it is possible to provide a silicon carbide semiconductor substrate that can be used for manufacturing a highly reliable semiconductor device.

炭化珪素半導体基板の構造の一例を示す概略断面図である。FIG. 3 is a schematic sectional view showing an example of the structure of the silicon carbide semiconductor substrate. エピ層の表面に形成される凹部および突出部の構造を示す概略平面図である。FIG. 4 is a schematic plan view showing a structure of a concave portion and a projecting portion formed on a surface of an epi layer. エピ層の表面に形成される凹部および突出部の構造を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the recessed part and the protrusion part formed in the surface of an epi layer. 炭化珪素半導体基板およびＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）の製造方法の一例を概略的に示すフローチャートである。4 is a flowchart schematically showing an example of a method for manufacturing a silicon carbide semiconductor substrate and a MOSFET (Metal Oxide Semiconductor Field Effect Transistor). ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。FIG. 3 is a schematic cross-sectional view for describing an example of a method for manufacturing a MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。FIG. 3 is a schematic cross-sectional view for describing an example of a method for manufacturing a MOSFET. 犠牲酸化膜形成工程における凹部の状態を示す概略断面図である。FIG. 4 is a schematic cross-sectional view showing a state of a concave portion in a sacrificial oxide film forming step. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。FIG. 3 is a schematic cross-sectional view for describing an example of a method for manufacturing a MOSFET. 犠牲酸化膜除去工程における凹部の状態を示す概略断面図である。FIG. 9 is a schematic sectional view showing a state of a concave portion in a sacrificial oxide film removing step. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。FIG. 3 is a schematic cross-sectional view for describing an example of a method for manufacturing a MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。FIG. 3 is a schematic cross-sectional view for describing an example of a method for manufacturing a MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。FIG. 3 is a schematic cross-sectional view for describing an example of a method for manufacturing a MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。FIG. 3 is a schematic cross-sectional view for describing an example of a method for manufacturing a MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。FIG. 3 is a schematic cross-sectional view for describing an example of a method for manufacturing a MOSFET. ＭＯＳＦＥＴの構造の一例を示す概略断面図である。FIG. 1 is a schematic cross-sectional view illustrating an example of a structure of a MOSFET.

［本願発明の実施形態の説明］
最初に本願発明の実施態様を列記して説明する。本願の炭化珪素半導体基板は、０°を超え５°未満のオフ角を有する４Ｈ炭化珪素基板と、４Ｈ炭化珪素基板上に形成された炭化珪素からなるエピ層と、を備える。エピ層の表面には、三角形状の凹部と、炭化珪素からなる突出部とが形成されている。エピ層の表面側から見て、突出部は凹部と重なる。 [Description of Embodiment of the Present Invention]
First, embodiments of the present invention will be listed and described. The silicon carbide semiconductor substrate of the present application includes a 4H silicon carbide substrate having an off angle of more than 0 ° and less than 5 °, and an epi layer made of silicon carbide formed on the 4H silicon carbide substrate. A triangular concave portion and a protrusion made of silicon carbide are formed on the surface of the epi layer. When viewed from the surface side of the epi layer, the protrusion overlaps the recess.

炭化珪素層を動作層として含む半導体装置においては、その動作の信頼性に問題が生じる場合がある。本発明者はその原因について検討し、以下のような知見を得て本発明に想到した。本発明者の検討によれば、０°を超え５°未満のオフ角を有する４Ｈ炭化珪素基板上のエピ層の表面上に酸化膜（たとえばゲート絶縁膜）を形成した構造を有する半導体装置においては、酸化膜と接触するエピ層の表面に、平面的に見た外形形状が六角形である複数のピットが形成されている場合がある。このようなピットが形成されたエピ層の表面に接触するように形成された酸化膜においては、酸化膜の厚みのばらつきに起因して電界集中が生じ、酸化膜の信頼性が低下する。その結果、半導体装置の動作の信頼性が低下する。エピ層の表面における上記ピットの密度を低減することにより、動作の信頼性の低下を抑制することができる。 In a semiconductor device including a silicon carbide layer as an operation layer, a problem may occur in the reliability of the operation. The present inventor studied the cause and obtained the following knowledge to arrive at the present invention. According to the study of the present inventors, in a semiconductor device having a structure in which an oxide film (for example, a gate insulating film) is formed on the surface of an epilayer on a 4H silicon carbide substrate having an off angle of more than 0 ° and less than 5 ° In some cases, a plurality of pits having a hexagonal outer shape in plan view are formed on the surface of the epi layer in contact with the oxide film. In an oxide film formed so as to be in contact with the surface of the epi layer in which such pits are formed, electric field concentration occurs due to variations in the thickness of the oxide film, and the reliability of the oxide film decreases. As a result, the reliability of the operation of the semiconductor device decreases. By reducing the density of the pits on the surface of the epi layer, it is possible to suppress a decrease in operation reliability.

エピ層の表面には、平面的に見て三角形形状を有する複数の凹部が形成される。そして、上記ピットは、たとえばエピ層上に酸化膜を形成するための前処理として実施される犠牲酸化膜の形成時に深く酸化された領域が形成され、犠牲酸化膜が除去されることにより、当該凹部内に形成される。 A plurality of recesses having a triangular shape in a plan view are formed on the surface of the epi layer. The pits are formed, for example, by forming a region that is deeply oxidized when a sacrificial oxide film is formed as a pretreatment for forming an oxide film on the epilayer, and the sacrificial oxide film is removed. It is formed in the recess.

本願の炭化珪素半導体基板においては、エピ層の表面側から見て、上記凹部に重なるように、炭化珪素からなる突出部が形成される。そのため、たとえば犠牲酸化膜の形成時に、深く酸化された領域が形成されたとしても、当該領域に突出部が形成されていることにより、上記ピットの形成が抑制される。そのため、本願の炭化珪素半導体基板によれば、高い信頼性を有する半導体装置の製造に使用可能な炭化珪素半導体基板を提供することができる。 In the silicon carbide semiconductor substrate of the present application, a projection made of silicon carbide is formed so as to overlap with the concave portion when viewed from the surface side of the epi layer. Therefore, for example, even if a deeply oxidized region is formed during the formation of the sacrificial oxide film, the formation of the pits is suppressed by forming the protruding portion in the region. Therefore, according to the silicon carbide semiconductor substrate of the present application, a silicon carbide semiconductor substrate that can be used for manufacturing a highly reliable semiconductor device can be provided.

上記炭化珪素半導体基板において、エピ層の表面側から見て、突出部の重心は凹部内にあってもよい。このようにすることにより、上記ピットの形成を、より確実に抑制することができる。 In the above-described silicon carbide semiconductor substrate, the center of gravity of the protruding portion may be in the recess when viewed from the surface side of the epi layer. This makes it possible to more reliably suppress the formation of the pits.

上記炭化珪素半導体基板において、エピ層の表面には、凹部が複数形成されていてもよい。 In the above silicon carbide semiconductor substrate, a plurality of concave portions may be formed on the surface of the epi layer.

上記炭化珪素半導体基板において、エピ層の表面には、突出部が複数形成されていてもよい。半数以上の凹部に、突出部が形成されていてもよい。このようにすることにより、上記ピットの形成を、より確実に抑制することができる。 In the silicon carbide semiconductor substrate, a plurality of protrusions may be formed on the surface of the epi layer. Projections may be formed in more than half of the recesses. This makes it possible to more reliably suppress the formation of the pits.

上記炭化珪素半導体基板において、凹部のそれぞれには、突出部が１つずつ形成されていてもよい。このようにすることにより、上記ピットの形成を、より確実に抑制することができる。 In the above-described silicon carbide semiconductor substrate, one projection may be formed in each of the recesses. This makes it possible to more reliably suppress the formation of the pits.

上記炭化珪素半導体基板において、エピ層の表面側から見て、突出部は凹部内に形成されていてもよい。このようにすることにより、上記ピットの形成を、より確実に抑制することができる。 In the silicon carbide semiconductor substrate, the projection may be formed in the recess when viewed from the front side of the epi layer. This makes it possible to more reliably suppress the formation of the pits.

本願の半導体装置の製造方法は、上記本願の炭化珪素半導体基板を準備する工程と、上記前記エピ層の表面を酸化することにより酸化膜を形成する工程と、当該酸化膜を除去する工程と、を備える。 The method for manufacturing a semiconductor device according to the present application includes the steps of preparing the silicon carbide semiconductor substrate of the present application, forming an oxide film by oxidizing the surface of the epi layer, and removing the oxide film. Is provided.

上述のように、エピ層の表面に酸化膜（犠牲酸化膜）を形成した後、当該酸化膜を除去する工程を含む半導体装置の製造方法では、エピ層の表面に上記ピットが形成されるおそれがある。本願の半導体装置の製造方法では、上記突出部が形成された炭化珪素半導体基板が準備されるため、上記ピットの形成が抑制される。その結果、本願の半導体装置の製造方法によれば、高い信頼性を有する半導体装置を製造することができる。 As described above, in the method of manufacturing a semiconductor device including the step of forming the oxide film (sacrificial oxide film) on the surface of the epi layer and then removing the oxide film, the pits may be formed on the surface of the epi layer. There is. In the method of manufacturing a semiconductor device according to the present application, the formation of the pits is suppressed because the silicon carbide semiconductor substrate on which the protrusions are formed is prepared. As a result, according to the method for manufacturing a semiconductor device of the present application, a semiconductor device having high reliability can be manufactured.

［本願発明の実施形態の詳細］
次に、本発明にかかる炭化珪素半導体基板の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。 [Details of the embodiment of the present invention]
Next, an embodiment of a silicon carbide semiconductor substrate according to the present invention will be described below with reference to the drawings. In the following drawings, the same or corresponding portions have the same reference characters allotted, and description thereof will not be repeated.

図１を参照して、本実施の形態における炭化珪素半導体基板であるエピ基板について説明する。図１を参照して、エピ基板１０は、基板１１と、エピ層１２とを備える。 Referring to FIG. 1, an epi-substrate which is a silicon carbide semiconductor substrate in the present embodiment will be described. Referring to FIG. 1, an epi substrate 10 includes a substrate 11 and an epi layer 12.

基板１１は、４Ｈ炭化珪素からなっている。基板１１は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。基板１１は、０°を超え５°未満のオフ角を有する。エピ層１２は、炭化珪素からなっている。エピ層１２は、基板１１の第１の主面１１Ａ上にエピタキシャル成長により形成された層である。エピ層１２は、基板１１とは反対側の主面であるエピ主面１２Ａを有する。エピ主面１２Ａは、ｃ面に対するオフ角が４°以下であるエピ基板１０の表面（主面）である。 Substrate 11 is made of 4H silicon carbide. Substrate 11 has an n-type conductivity by including an n-type impurity such as nitrogen (N). The substrate 11 has an off angle of more than 0 ° and less than 5 °. Epi layer 12 is made of silicon carbide. The epi layer 12 is a layer formed on the first main surface 11A of the substrate 11 by epitaxial growth. The epi layer 12 has an epi main surface 12 </ b> A which is a main surface on the opposite side to the substrate 11. The epi principal surface 12A is a surface (principal surface) of the epi substrate 10 having an off angle of 4 ° or less with respect to the c-plane.

図１〜図３を参照して、エピ主面１２Ａには、三角形形状を有する複数の凹部９２が形成されている。凹部９２に重なるように、炭化珪素からなる突出部９１が形成されている。突出部９１は、多角錐形状、多角錐台形状、円錐形状、円錐台形状などの形状を有している。本実施の形態において、突出部９１は六角錐状の形状を有している。平面的に見て、突出部９１は、多角形、円形などの形状を有している。本実施の形態において、突出部９１は六角形状の形状を有している。図２を参照して、エピ層１２の表面側から見て、突出部９１の重心Ａは凹部９２内に位置する。本実施の形態において、突出部９１は凹部９２内に形成されている。エピ層１２の表面側から見て、突出部９１の重心Ａは、凹部９２の重心Ｇと凹部９２の頂点Ｐとの間に位置している。エピ層１２の表面側から見て、突出部９１は、凹部９２の重心Ｇと頂点Ｐとの間に位置している。突出部９１の重心Ａは、凹部９２の重心Ｇから見て［−１−１２０］側に位置している。突出部９１および凹部９２の存在は、たとえばＡＦＭ（ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）を用いて確認することができる。 Referring to FIGS. 1 to 3, a plurality of concave portions 92 having a triangular shape are formed in epi main surface 12A. Projection 91 made of silicon carbide is formed so as to overlap with recess 92. The protruding portion 91 has a shape such as a polygonal pyramid shape, a truncated polygonal pyramid shape, a conical shape, and a truncated conical shape. In the present embodiment, the projecting portion 91 has a hexagonal pyramid shape. When viewed in plan, the protrusion 91 has a shape such as a polygon or a circle. In the present embodiment, the projecting portion 91 has a hexagonal shape. Referring to FIG. 2, the center of gravity A of protrusion 91 is located in recess 92 when viewed from the front side of epi layer 12. In the present embodiment, the protrusion 91 is formed in the recess 92. The center of gravity A of the protrusion 91 is located between the center of gravity G of the recess 92 and the apex P of the recess 92 when viewed from the surface side of the epi layer 12. When viewed from the surface side of the epi layer 12, the protrusion 91 is located between the center of gravity G and the vertex P of the recess 92. The center of gravity A of the protrusion 91 is located on the [-1-120] side when viewed from the center of gravity G of the concave portion 92. The presence of the protrusion 91 and the recess 92 can be confirmed by using, for example, an AFM (Atomic Force Microscope).

次に、本実施の形態における炭化珪素半導体基板および半導体装置の製造方法の一例について説明する。図４を参照して、本実施の形態における炭化珪素半導体基板であるエピ基板１０の製造方法では、まず、工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図１を参照して、たとえば所望の濃度でｎ型不純物を含む４Ｈ−ＳｉＣからなるインゴットがスライスされることにより、基板１１が準備される。基板１１の第１の主面１１Ａは、ｃ面に対するオフ角が０°を超え５°未満（４°以下）である表面である。 Next, an example of a method for manufacturing a silicon carbide semiconductor substrate and a semiconductor device in the present embodiment will be described. Referring to FIG. 4, in the method of manufacturing epi substrate 10 which is a silicon carbide semiconductor substrate in the present embodiment, first, a substrate preparing step is performed as a step (S10). In this step (S10), referring to FIG. 1, substrate 11 is prepared, for example, by slicing an ingot made of 4H—SiC containing an n-type impurity at a desired concentration. The first main surface 11A of the substrate 11 is a surface having an off angle with respect to the c-plane of more than 0 ° and less than 5 ° (4 ° or less).

次に、工程（Ｓ２０）として第１エピタキシャル成長工程が実施される。この工程（Ｓ２０）では、図１を参照して、工程（Ｓ１０）において準備された基板１１の第１の主面１１Ａ上にエピタキシャル成長により炭化珪素からなるエピ層１２が形成される。エピタキシャル成長におけるステップフローは、たとえば［１１−２０］の向きとすることができる。エピ層１２は、後述するドリフト領域１３に含まれるべき所望のｎ型不純物を含むように形成される。 Next, a first epitaxial growth step is performed as a step (S20). In this step (S20), referring to FIG. 1, epitaxial layer 12 made of silicon carbide is formed on first main surface 11A of substrate 11 prepared in step (S10) by epitaxial growth. The step flow in the epitaxial growth may be, for example, in the direction of [11-20]. Epi layer 12 is formed so as to include a desired n-type impurity to be included in drift region 13 described later.

エピタキシャル成長によるエピ層１２の成長は、たとえばシラン（ＳｉＨ_４）、プロパン（Ｃ_３Ｈ_８）、水素（Ｈ_２）およびアンモニア（ＮＨ_３）を含む混合ガスを基板１１の第１の主面１１Ａ上に供給することにより実施することができる。シランは、炭化珪素を構成する珪素の原料ガスである。プロパンは、炭化珪素を構成する炭素の原料ガスである。水素は、エピ層１２の成長において、適切なステップフロー成長を維持するためのエッチングガスとして機能する。アンモニアは、不純物として導入される窒素の原料ガスである。アンモニアに代えて窒素（Ｎ_２）が採用されてもよい。工程（Ｓ２０）において、成長温度は一定とすることができる。成長温度は、たとえば１６００℃とすることができる。ここで、基板１１には、貫通転位が存在し、当該貫通転位はエピタキシャル成長により形成されるエピ層１２内へと延びる。そして、図２および図３を参照して、［１１−２０］の向きのステップフローが維持されつつエピ層１２が形成されると、エピ主面１２Ａには、エピ層１２内へと延びた貫通転位９９に対応するように、三角形状の平面形状を有する凹部９２が形成される。この段階では、突出部９１は形成されていない。 The epitaxial layer 12 is grown by epitaxial growth by using, for example, a mixed gas containing silane (SiH ₄ ), propane (C ₃ H ₈ ), hydrogen (H ₂ ), and ammonia (NH ₃ ) on the first main surface 11A of the substrate 11. Can be carried out. Silane is a source gas of silicon constituting silicon carbide. Propane is a raw material gas of carbon constituting silicon carbide. Hydrogen functions as an etching gas for maintaining proper step flow growth during the growth of the epi layer 12. Ammonia is a source gas of nitrogen introduced as an impurity. Nitrogen (N ₂ ) may be used instead of ammonia. In the step (S20), the growth temperature can be constant. The growth temperature can be, for example, 1600 ° C. Here, threading dislocations are present in the substrate 11, and the threading dislocations extend into the epitaxial layer 12 formed by epitaxial growth. Referring to FIGS. 2 and 3, when epi layer 12 is formed while the step flow in the direction of [11-20] is maintained, epi main surface 12A extends into epi layer 12. A recess 92 having a triangular planar shape is formed so as to correspond to threading dislocation 99. At this stage, the projecting portion 91 has not been formed.

次に、工程（Ｓ３０）として、第２エピタキシャル成長工程が実施される。この工程（Ｓ３０）では、凹部９２に重なるように突出部９１が形成される。工程（Ｓ３０）は、工程（Ｓ２０）と同一装置を用いて引き続いて実施することができる。具体的には、工程（Ｓ３０）では、工程（Ｓ２０）のエピ層１２の成長に用いられる上記混合ガスのうち、水素の供給が停止され、水素に代えてアルゴン（Ａｒ）が供給される。ここで、図２および図３を参照して、貫通転位９９に対応する領域では、ダングリングボンドが多く存在する。そのため、炭化珪素の成長速度およびエッチング速度は他の領域に比べて速い。エッチングガスとしての水素が供給される工程（Ｓ２０）においては、炭化珪素の成長とエッチングとの速度のバランスが維持される。そのため、貫通転位９９に対応する領域において、他の領域と同等の速度で炭化珪素が成長する。しかし、工程（Ｓ３０）において水素の供給が停止されると、エッチングに比べて成長が優位な状態となる。そうすると、貫通転位９９に対応する領域における炭化珪素の成長速度が他の領域に比べて速くなる。その結果、貫通転位９９に対応する領域に突出部９１が形成される。エピ層１２内の貫通転位９９の端部は凹部９２内に位置する。そのため、突出部９１は、凹部９２に重なるように形成される。本実施の形態では、突出部９１は凹部９２の内部に形成される。工程（Ｓ３０）において成長するエピ層１２の厚みは、１０ｎｍ以下とすることが好ましい。工程（Ｓ３０）におけるエピ層１２の成長速度は、たとえば１５μｍ／ｈ（約４ｎｍ／ｓｅｃ）とすることができる。つまり、工程（Ｓ３０）における成長時間は１２秒以内とすることが好ましい。 Next, a second epitaxial growth step is performed as a step (S30). In this step (S30), the protrusion 91 is formed so as to overlap the recess 92. Step (S30) can be performed subsequently using the same apparatus as in step (S20). Specifically, in the step (S30), of the mixed gas used for growing the epitaxial layer 12 in the step (S20), the supply of hydrogen is stopped, and argon (Ar) is supplied instead of hydrogen. Here, referring to FIGS. 2 and 3, there are many dangling bonds in a region corresponding to threading dislocation 99. Therefore, the growth rate and etching rate of silicon carbide are higher than in other regions. In the step of supplying hydrogen as the etching gas (S20), the balance between the growth rate of silicon carbide and the etching rate is maintained. Therefore, in the region corresponding to threading dislocation 99, silicon carbide grows at the same speed as the other regions. However, when the supply of hydrogen is stopped in the step (S30), growth is superior to etching. Then, the growth rate of silicon carbide in the region corresponding to threading dislocation 99 is higher than in other regions. As a result, a protrusion 91 is formed in a region corresponding to the threading dislocation 99. The end of the threading dislocation 99 in the epi layer 12 is located in the recess 92. Therefore, the projecting portion 91 is formed so as to overlap the concave portion 92. In the present embodiment, the protrusion 91 is formed inside the recess 92. It is preferable that the thickness of the epitaxial layer 12 grown in the step (S30) be 10 nm or less. The growth rate of the epi layer 12 in the step (S30) can be, for example, 15 μm / h (about 4 nm / sec). That is, the growth time in the step (S30) is preferably within 12 seconds.

以上の工程により、エピ層１２の表面側から見て、凹部９２に重なるように炭化珪素からなる突出部９１が形成されたエピ基板１０が完成する。引き続き、エピ基板１０を用いて実施される半導体装置の製造方法の一例であるＭＯＳＦＥＴの製造方法について説明する。 Through the above steps, the epitaxial substrate 10 in which the projections 91 made of silicon carbide are formed so as to overlap the concave portions 92 when viewed from the surface side of the epitaxial layer 12 is completed. Subsequently, a method of manufacturing a MOSFET, which is an example of a method of manufacturing a semiconductor device performed using the epi substrate 10, will be described.

次に、工程（Ｓ４０）としてイオン注入工程が実施される。この工程（Ｓ４０）では、工程（Ｓ１０）〜（Ｓ３０）において準備されたエピ基板１０に対してイオン注入が実施される。具体的には、図１および図５を参照して、まず、たとえばＡｌイオンなどのｐ型不純物となるべきイオンが、エピ層１２のエピ主面１２Ａを含む領域に注入される。これにより、エピ層１２内にボディ領域１４が所望の間隔で複数形成される。次に、たとえばＰイオンなどのｎ型不純物となるべきイオンが、上記ボディ領域１４の厚みよりも浅い領域に注入される。これにより、各ボディ領域１４内にソース領域１５が形成される。次に、たとえばＡｌイオンなどのｐ型不純物となるべきイオンが、ソース領域１５内にソース領域１５の厚みと同等の厚みとなるように注入される。これにより、各ソース領域１５内にコンタクト領域１６が形成される。また、エピ層１２において、ボディ領域１４、ソース領域１５およびコンタクト領域１６のいずれも形成されない領域が、ドリフト領域１３となる。 Next, an ion implantation step is performed as a step (S40). In this step (S40), ion implantation is performed on the epi-substrate 10 prepared in the steps (S10) to (S30). Specifically, referring to FIG. 1 and FIG. 5, first, ions to be p-type impurities such as Al ions are implanted into a region including epi-main surface 12A of epi layer 12. Thereby, a plurality of body regions 14 are formed in the epi layer 12 at desired intervals. Next, ions to be n-type impurities such as P ions are implanted into a region shallower than the thickness of body region 14. As a result, a source region 15 is formed in each body region 14. Next, ions to be p-type impurities such as Al ions are implanted into the source region 15 so as to have a thickness equivalent to the thickness of the source region 15. As a result, a contact region 16 is formed in each source region 15. In the epi layer 12, a region where none of the body region 14, the source region 15, and the contact region 16 is formed becomes the drift region 13.

次に、工程（Ｓ５０）として活性化アニール工程が実施される。この工程（Ｓ５０）では、図５を参照して、エピ基板１０が所定の温度に加熱される。これにより、工程（Ｓ４０）において注入された不純物が活性化し、不純物が注入された領域に所望のキャリアが生成する。 Next, an activation annealing step is performed as a step (S50). In this step (S50), referring to FIG. 5, epi substrate 10 is heated to a predetermined temperature. Thereby, the impurities implanted in the step (S40) are activated, and desired carriers are generated in the regions into which the impurities have been implanted.

次に、図４を参照して、工程（Ｓ６０）として犠牲酸化膜形成工程が実施される。この工程（Ｓ６０）では、図５および図６を参照して、エピ基板１０が、たとえば酸素を含む雰囲気中において加熱される。これにより、エピ層１２のエピ主面１２Ａを覆うようにＳｉＯ_２からなる熱酸化膜である犠牲酸化膜２９が形成される。このとき、図３および図７を参照して、貫通転位９９に対応する領域は、酸化速度が他の領域に比べて速い。そのため、貫通転位９９に対応する領域、すなわち突出部９１に対応する領域において犠牲酸化膜２９の厚みが大きくなる。 Next, referring to FIG. 4, a sacrificial oxide film forming step is performed as a step (S60). In this step (S60), referring to FIGS. 5 and 6, epi substrate 10 is heated, for example, in an atmosphere containing oxygen. As a result, a sacrificial oxide film 29, which is a thermal oxide film made of SiO _2, is formed so as to cover the epi main surface 12A of the epi layer 12. At this time, referring to FIGS. 3 and 7, the region corresponding to threading dislocation 99 has a higher oxidation rate than other regions. Therefore, the thickness of sacrificial oxide film 29 increases in a region corresponding to threading dislocation 99, that is, in a region corresponding to protrusion 91.

次に、図４を参照して、工程（Ｓ７０）として犠牲酸化膜除去工程が実施される。この工程（Ｓ７０）では、図６および図８を参照して、工程（Ｓ６０）において形成された犠牲酸化膜２９が除去される。犠牲酸化膜２９の除去は、たとえばフッ酸を用いて実施することができる。これにより、先の工程においてエピ基板１０に形成されたエピ主面１２Ａ付近の異常層等が除去される。このとき、図７および図９を参照して、突出部９１に対応する領域の犠牲酸化膜２９の厚みが他の領域に比べて大きいことから、突出部９１が平坦化または除去される。 Next, referring to FIG. 4, a sacrificial oxide film removing step is performed as a step (S70). In this step (S70), referring to FIGS. 6 and 8, sacrificial oxide film 29 formed in step (S60) is removed. The removal of the sacrificial oxide film 29 can be performed using, for example, hydrofluoric acid. Thereby, the abnormal layer and the like near the main epitaxial surface 12A formed on the epi substrate 10 in the previous step are removed. At this time, referring to FIGS. 7 and 9, since the thickness of sacrificial oxide film 29 in the region corresponding to protrusion 91 is larger than in other regions, protrusion 91 is flattened or removed.

次に、図４を参照して、工程（Ｓ８０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ８０）では、図８および図１０を参照して、工程（Ｓ７０）が実施されたエピ基板１０が、たとえば酸素を含む雰囲気中において加熱される。これにより、エピ層１２のエピ主面１２Ａを覆うようにＳｉＯ_２からなる熱酸化膜であるゲート絶縁膜２０が形成される。 Next, referring to FIG. 4, a gate insulating film forming step is performed as a step (S80). In this step (S80), referring to FIGS. 8 and 10, epi substrate 10 on which step (S70) has been performed is heated, for example, in an atmosphere containing oxygen. As a result, a gate insulating film 20, which is a thermal oxide film made of SiO _2, is formed so as to cover epi main surface 12A of epi layer 12.

次に、工程（Ｓ９０）として、ゲート電極形成工程が実施される。この工程（Ｓ９０）では、図１０および図１１を参照して、たとえばＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により、適量の不純物を含むポリシリコンからなるゲート電極３０がゲート絶縁膜２０上に接触して形成される。 Next, a gate electrode forming step is performed as a step (S90). In this step (S90), referring to FIGS. 10 and 11, for example, by LPCVD (Low Pressure Chemical Vapor Deposition), gate electrode 30 made of polysilicon containing an appropriate amount of impurities contacts gate insulating film 20. It is formed.

次に、工程（Ｓ１００）として層間絶縁膜形成工程が実施される。この工程（Ｓ１００）では、図１１および図１２を参照して、たとえばＬＰＣＶＤによりＳｉＯ_２からなる層間絶縁膜４０がゲート電極３０およびゲート絶縁膜２０上を覆うように形成される。 Next, an interlayer insulating film forming step is performed as a step (S100). In this step (S100), referring to FIGS. 11 and 12, an interlayer insulating film 40 made of SiO ₂ is formed, for example, by LPCVD so as to cover gate electrode 30 and gate insulating film 20.

次に、図４を参照して、工程（Ｓ１１０）としてコンタクトホール形成工程が実施される。この工程（Ｓ１１０）では、図１２および図１３を参照して、層間絶縁膜４０およびゲート絶縁膜２０を貫通するコンタクトホール４０Ａが形成される。具体的には、コンタクトホール４０Ａを形成すべき領域に開口を有するマスク層を形成し、当該マスク層をマスクとして用いて、たとえばＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）を実施することにより、コンタクトホール４０Ａを形成することができる。コンタクトホール４０Ａからは、エピ層１２のエピ主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）が露出する。 Next, referring to FIG. 4, a contact hole forming step is performed as a step (S110). In this step (S110), referring to FIGS. 12 and 13, contact hole 40A penetrating through interlayer insulating film 40 and gate insulating film 20 is formed. Specifically, a contact hole 40A is formed by forming a mask layer having an opening in a region where the contact hole 40A is to be formed, and performing RIE (Reactive Ion Etching) using the mask layer as a mask. can do. The epi principal surface 12A of the epi layer 12 (more specifically, the surfaces of the source region 15 and the contact region 16) is exposed from the contact hole 40A.

次に、図４を参照して、工程（Ｓ１２０）として金属膜形成工程が実施される。この工程（Ｓ１２０）では、図１３および図１４を参照して、コンタクトホール４０Ａから露出するエピ層１２のエピ主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）に接触するようにソース電極６０となるべき金属膜が形成される。具体的には、コンタクトホール４０Ａから露出するエピ層１２のエピ主面１２Ａおよびコンタクトホール４０Ａの側壁を覆い、層間絶縁膜４０上にまで延在するように、たとえばＴｉ膜、Ａｌ膜およびＳｉ膜がこの順に成膜される。また、同様の構造を有する金属膜が、基板１１の第２の主面１１Ｂを覆うように成膜される。金属膜の成膜は、たとえばスパッタリングにより実施することができる。 Next, referring to FIG. 4, a metal film forming step is performed as a step (S120). In this step (S120), referring to FIGS. 13 and 14, contact is made with epi major surface 12A (more specifically, surfaces of source region 15 and contact region 16) of epi layer 12 exposed from contact hole 40A. As described above, a metal film to be the source electrode 60 is formed. More specifically, for example, a Ti film, an Al film, and a Si film are formed so as to cover epi main surface 12A of epi layer 12 exposed from contact hole 40A and the side wall of contact hole 40A and extend over interlayer insulating film 40. Are formed in this order. Further, a metal film having a similar structure is formed so as to cover the second main surface 11B of the substrate 11. The metal film can be formed by, for example, sputtering.

次に、図４を参照して、工程（Ｓ１３０）として合金化アニール工程が実施される。この工程（Ｓ１３０）では、工程（Ｓ１２０）において形成された金属膜が加熱されて合金化される。これにより、エピ層１２とオーミック接触するソース電極６０、および基板１１とオーミック接触するドレイン電極７０が得られる。 Next, referring to FIG. 4, an alloying annealing step is performed as a step (S130). In this step (S130), the metal film formed in step (S120) is heated and alloyed. Thus, a source electrode 60 in ohmic contact with the epi layer 12 and a drain electrode 70 in ohmic contact with the substrate 11 are obtained.

次に、工程（Ｓ１４０）として、配線形成工程が実施される。この工程（Ｓ１４０）では、図１４および図１５を参照して、たとえば蒸着法により、Ａｌなどの導電体からなるソース配線８０が、ソース電極６０に接触するように形成される。以上の手順により、本実施の形態のＭＯＳＦＥＴ１を製造することができる。 Next, a wiring forming step is performed as a step (S140). In this step (S140), referring to FIGS. 14 and 15, a source wiring 80 made of a conductor such as Al is formed by, for example, an evaporation method so as to be in contact with source electrode 60. Through the above procedure, MOSFET 1 of the present embodiment can be manufactured.

図１５を参照して、ＭＯＳＦＥＴ１は、基板１１とエピ層１２とを含むエピ基板１０と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜４０と、ソース電極６０と、ドレイン電極７０と、ソース配線８０とを備えている。 Referring to FIG. 15, MOSFET 1 includes an epi-substrate 10 including a substrate 11 and an epi-layer 12, a gate insulating film 20, a gate electrode 30, an interlayer insulating film 40, a source electrode 60, and a drain electrode 70. , Source wiring 80.

エピ層１２の基板１１とは反対側の主面であるエピ主面１２Ａを含むように、ボディ領域１４が配置されている。ボディ領域１４は、エピ主面１２Ａに沿って互いに所定の間隔をおいて複数形成されている。ボディ領域１４は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などのｐ型不純物を含むことにより導電型がｐ型となっている。 The body region 14 is arranged so as to include the epi main surface 12A which is the main surface of the epi layer 12 opposite to the substrate 11. A plurality of body regions 14 are formed at a predetermined interval from each other along epi main surface 12A. Body region 14 has a p-type conductivity by including a p-type impurity such as aluminum (Al) or boron (B).

エピ主面１２Ａを含み、かつ各ボディ領域１４に取り囲まれるように、ソース領域１５が配置されている。ソース領域１５は、たとえばリン（Ｐ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。 Source region 15 is arranged so as to include epi main surface 12 </ b> A and be surrounded by each body region 14. Source region 15 has an n-type conductivity by including an n-type impurity such as phosphorus (P).

エピ主面１２Ａを含み、かつソース領域１５に取り囲まれるように、コンタクト領域１６が配置されている。コンタクト領域１６は、たとえばＡｌ、Ｂなどのｐ型不純物を含むことにより、導電型がｐ型となっている。 Contact region 16 is arranged so as to include epi main surface 12A and be surrounded by source region 15. The contact region 16 has a p-type conductivity by containing a p-type impurity such as Al or B, for example.

そして、エピ層１２において、ボディ領域１４、ソース領域１５およびコンタクト領域１６以外の領域は、ドリフト領域１３となっている。ドリフト領域１３は、たとえばＮなどのｎ型不純物を含むことにより、導電型がｎ型となっている。ソース領域１５は、ドリフト領域１３に比べて高いｎ型不純物の濃度を有している。また、コンタクト領域１６は、ボディ領域１４に比べて高いｐ型不純物の濃度を有している。 In the epi layer 12, a region other than the body region 14, the source region 15, and the contact region 16 is a drift region 13. Drift region 13 has an n-type conductivity by including an n-type impurity such as N, for example. Source region 15 has a higher n-type impurity concentration than drift region 13. Further, contact region 16 has a higher p-type impurity concentration than body region 14.

ゲート絶縁膜２０は、たとえば二酸化珪素（ＳｉＯ_２）などの酸化物からなる酸化膜である。ゲート絶縁膜２０は、エピ主面１２Ａ上に接触して配置されている。ゲート絶縁膜２０は、一のボディ領域１４に取り囲まれて配置されるソース領域１５上から、一のボディ領域１４に隣接する他のボディ領域１４に取り囲まれて配置されるソース領域１５上にまで延在している。 Gate insulating film 20 is an oxide film made of an oxide such as silicon dioxide (SiO ₂ ). Gate insulating film 20 is arranged in contact with epi main surface 12A. The gate insulating film 20 extends from above the source region 15 arranged and surrounded by one body region 14 to above the source region 15 arranged and surrounded by another body region 14 adjacent to the one body region 14. Extending.

ゲート電極３０は、ゲート絶縁膜２０上に接触して配置される。ゲート電極３０は、たとえば不純物が添加されたポリシリコンなどの導電体からなっている。ゲート電極３０は、一のボディ領域１４に取り囲まれて配置されるソース領域１５上から、一のボディ領域１４に隣接する他のボディ領域１４に取り囲まれて配置されるソース領域１５上にまで延在している。 Gate electrode 30 is arranged in contact with gate insulating film 20. Gate electrode 30 is made of a conductor such as polysilicon to which an impurity is added. Gate electrode 30 extends from above source region 15 arranged and surrounded by one body region 14 to above source region 15 arranged and surrounded by another body region 14 adjacent to one body region 14. Are there.

層間絶縁膜４０は、ＳｉＯ_２などの絶縁体からなっている。層間絶縁膜４０は、ゲート絶縁膜２０上においてゲート電極３０を取り囲むように形成されている。そして、層間絶縁膜４０およびゲート絶縁膜２０を厚み方向に貫通するように、コンタクトホール４０Ａが形成されている。すなわち、コンタクトホール４０Ａの側壁面は、ゲート絶縁膜２０および層間絶縁膜４０から構成される。コンタクトホール４０Ａからは、ソース領域１５およびコンタクト領域１６が露出している。 The interlayer insulating film 40 is made of an insulator such as SiO ₂ . The interlayer insulating film 40 is formed on the gate insulating film 20 so as to surround the gate electrode 30. A contact hole 40A is formed so as to penetrate through the interlayer insulating film 40 and the gate insulating film 20 in the thickness direction. That is, the side wall surface of the contact hole 40A is constituted by the gate insulating film 20 and the interlayer insulating film 40. Source region 15 and contact region 16 are exposed from contact hole 40A.

ソース電極６０は、コンタクトホール４０Ａから露出するエピ層１２のエピ主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）およびコンタクトホール４０Ａを規定する側壁面を構成する層間絶縁膜４０の表面を覆うとともに、層間絶縁膜４０上にまで延在するように配置されている。ソース電極６０は、導電体からなっている。具体的には、ソース電極６０は、たとえばＴｉ（チタン）、ＡｌおよびＳｉ（珪素）を含む金属膜であって、たとえばＴｉＡｌＳｉ合金からなっている。 The source electrode 60 is an interlayer insulating film forming an epi principal surface 12A of the epi layer 12 exposed from the contact hole 40A (more specifically, surfaces of the source region 15 and the contact region 16) and a side wall surface defining the contact hole 40A. It is arranged so as to cover the surface of 40 and extend onto the interlayer insulating film 40. Source electrode 60 is made of a conductor. Specifically, source electrode 60 is a metal film containing, for example, Ti (titanium), Al and Si (silicon), and is made of, for example, a TiAlSi alloy.

ドレイン電極７０は、基板１１の第２の主面１１Ｂ上に接触して配置されている。ドレイン電極７０は、導電体からなっている。具体的には、ドレイン電極７０は、たとえばＴｉ、ＡｌおよびＳｉを含む金属膜であって、たとえばＴｉＡｌＳｉ合金からなっている。 Drain electrode 70 is arranged in contact with second main surface 11B of substrate 11. The drain electrode 70 is made of a conductor. Specifically, drain electrode 70 is a metal film containing, for example, Ti, Al, and Si, and is made of, for example, a TiAlSi alloy.

ソース配線８０は、ソース電極６０および層間絶縁膜４０を覆うように形成されている。ソース配線８０は、たとえばＡｌなどの導電体からなっている。ソース配線８０は、ソース電極６０を介してソース領域１５と電気的に接続されている。 The source wiring 80 is formed so as to cover the source electrode 60 and the interlayer insulating film 40. Source wiring 80 is made of a conductor such as Al, for example. The source wiring 80 is electrically connected to the source region 15 via the source electrode 60.

ＭＯＳＦＥＴ１のゲート電極３０に印加される電圧が閾値電圧未満の状態、すなわちＭＯＳＦＥＴ１がオフの状態では、ソース電極６０とドレイン電極７０との間に電圧が印加されても、ボディ領域１４とドリフト領域１３とで形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧が印加されてＭＯＳＦＥＴ１がオンの状態になると、ボディ領域１４においてゲート絶縁膜２０を挟んでゲート電極３０に対向する表面層に半転層が形成される。その結果、ソース領域１５とドリフト領域１３とが電気的に接続された状態となり、ソース電極６０とドレイン電極７０との間に電流が流れる。以上のように、ＭＯＳＦＥＴ１は動作する。 When the voltage applied to the gate electrode 30 of the MOSFET 1 is lower than the threshold voltage, that is, when the MOSFET 1 is off, even if a voltage is applied between the source electrode 60 and the drain electrode 70, the body region 14 and the drift region 13 Then, the pn junction formed by the above becomes reverse bias and becomes non-conductive. On the other hand, when a voltage equal to or higher than the threshold voltage is applied to gate electrode 30 and MOSFET 1 is turned on, a semi-transition layer is formed in a surface layer facing gate electrode 30 with gate insulating film 20 interposed in body region 14. . As a result, the source region 15 and the drift region 13 are electrically connected, and a current flows between the source electrode 60 and the drain electrode 70. As described above, the MOSFET 1 operates.

ここで、凹部９２内の貫通転位９９に対応する領域は、上述のように酸化速度が速い。そのため、何ら対策を採らない場合、工程（Ｓ６０）における犠牲酸化膜２９の形成に際して、凹部９２内の貫通転位９９に対応する領域の酸化膜の厚さが大きくなる。そして、工程（Ｓ７０）において犠牲酸化膜２９が除去されると、凹部９２内の貫通転位９９に対応する領域に、平面的に見た外形形状が六角形であるピットが形成される。そして、工程（Ｓ８０）においてピットが形成されたエピ層１２のエピ主面１２Ａに接触するようにゲート絶縁膜２０が形成されると、ゲート絶縁膜２０の厚みのばらつきに起因して電界集中が生じ、ゲート絶縁膜２０の信頼性が低下する。その結果、ＭＯＳＦＥＴ１の動作の信頼性が低下する。 Here, the region corresponding to the threading dislocation 99 in the concave portion 92 has a high oxidation rate as described above. Therefore, when no countermeasure is taken, the thickness of the oxide film in the region corresponding to the threading dislocation 99 in the concave portion 92 increases when the sacrificial oxide film 29 is formed in the step (S60). Then, when the sacrificial oxide film 29 is removed in the step (S70), a pit having a hexagonal outer shape in plan view is formed in a region corresponding to the threading dislocation 99 in the concave portion 92. Then, when the gate insulating film 20 is formed so as to be in contact with the epi principal surface 12A of the epi layer 12 in which the pits are formed in the step (S80), electric field concentration occurs due to a variation in the thickness of the gate insulating film 20. As a result, the reliability of the gate insulating film 20 decreases. As a result, the reliability of the operation of the MOSFET 1 decreases.

これに対し、本実施の形態におけるＭＯＳＦＥＴ１の製造方法では、凹部９２に重なるように炭化珪素からなる突出部９１が形成されたエピ基板１０が用いられる。そのため、工程（Ｓ６０）において凹部９２内の貫通転位９９に対応する領域の酸化膜の厚さが大きくなっても、当該領域に突出部９１が形成されていることにより、上記ピットの形成が抑制される。このように、本実施の形態のエピ基板１０は、高い信頼性を有する半導体装置の製造に使用可能な炭化珪素半導体基板となっている。また、本実施の形態のＭＯＳＦＥＴ１の製造方法によれば、高い信頼性を有するＭＯＳＦＥＴ１を製造することができる。 On the other hand, in the method of manufacturing MOSFET 1 in the present embodiment, epi substrate 10 having projection 91 made of silicon carbide formed so as to overlap recess 92 is used. Therefore, even if the thickness of the oxide film in the region corresponding to the threading dislocation 99 in the concave portion 92 increases in the step (S60), the formation of the pits is suppressed by forming the projecting portion 91 in the region. Is done. As described above, epi substrate 10 of the present embodiment is a silicon carbide semiconductor substrate that can be used for manufacturing a highly reliable semiconductor device. Further, according to the method for manufacturing MOSFET 1 of the present embodiment, MOSFET 1 having high reliability can be manufactured.

エピ基板１０において、複数の凹部９２のうち、半数以上の凹部９２に突出部９１が形成されていることが好ましい。これにより、上記ピットの形成を、より確実に抑制することができる。複数の凹部９２のうち、８０％以上の凹部９２に突出部９１が形成されていることがより好ましい。 In the epi-substrate 10, it is preferable that the protrusion 91 is formed in more than half of the plurality of recesses 92. Thereby, the formation of the pits can be more reliably suppressed. It is more preferable that 80% or more of the plurality of concave portions 92 have the protruding portions 91 formed therein.

凹部９２のそれぞれには、突出部９１が１つずつ形成されていることが好ましい。これにより、上記ピットの形成を、より確実に抑制することができる。また、突出部９１の高さは、１０ｎｍ以下とすることが好ましい。 It is preferable that one protrusion 91 is formed in each of the recesses 92. Thereby, the formation of the pits can be more reliably suppressed. Further, the height of the protruding portion 91 is preferably set to 10 nm or less.

上記実施の形態においては、半導体装置の一例としてＭＯＳＦＥＴについて説明したが、本願の製造方法によって製造可能な半導体装置はこれに限られず、たとえばＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）など、他の構造の半導体装置であってもよい。 In the above embodiment, the MOSFET has been described as an example of the semiconductor device. However, the semiconductor device that can be manufactured by the manufacturing method of the present application is not limited to this. For example, a semiconductor device having another structure such as an IGBT (Insulated Gate Bipolar Transistor) is used. It may be.

今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 It should be understood that the embodiments disclosed this time are illustrative in all aspects and are not restrictive in any aspect. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

本願の炭化珪素半導体基板および半導体装置の製造方法は、動作の信頼性の向上が求められる半導体装置の製造に、特に有利に適用され得る。 The method for manufacturing a silicon carbide semiconductor substrate and a semiconductor device of the present application can be particularly advantageously applied to the manufacture of a semiconductor device that requires improvement in operation reliability.

１ＭＯＳＦＥＴ
１０エピ基板
１１基板
１１Ａ，１１Ｂ主面
１２エピ層
１２Ａエピ主面
１３ドリフト領域
１４ボディ領域
１５ソース領域
１６コンタクト領域
２０ゲート絶縁膜
２９犠牲酸化膜
３０ゲート電極
４０層間絶縁膜
４０Ａコンタクトホール
６０ソース電極
７０ドレイン電極
８０ソース配線
９１突出部
９２凹部
９９貫通転位 1 MOSFET
DESCRIPTION OF SYMBOLS 10 Epi-substrate 11 Substrate 11A, 11B Main surface 12 Epi-layer 12A Epi-main surface 13 Drift region 14 Body region 15 Source region 16 Contact region 20 Gate insulating film 29 Sacrificial oxide film 30 Gate electrode 40 Interlayer insulating film 40A Contact hole 60 Source electrode 70 Drain electrode 80 Source wiring 91 Projection 92 Depression 99 Threading dislocation

Claims

A 4H silicon carbide substrate having an off angle of more than 0 ° and less than 5 °,
An epi layer made of silicon carbide formed on the 4H silicon carbide substrate,
A triangular recess and a protrusion made of silicon carbide are formed on the surface of the epi layer,
When viewed from the surface side of the epi layer, the protrusion overlaps the recess,
Silicon carbide semiconductor substrate.

When viewed from the surface side of the epi layer, the center of gravity of the protrusion is in the recess.
The silicon carbide semiconductor substrate according to claim 1.

On the surface of the epi layer, a plurality of the concave portions are formed,
The silicon carbide semiconductor substrate according to claim 1.

A plurality of the protrusions are formed on the surface of the epi layer,
The protrusion is formed in at least half of the recesses,
The silicon carbide semiconductor substrate according to claim 3.

In each of the recesses, the protrusion is formed one by one,
The silicon carbide semiconductor substrate according to claim 4.

When viewed from the surface side of the epi layer, the protrusion is formed in the recess.
The silicon carbide semiconductor substrate according to claim 1.

A step of preparing the silicon carbide semiconductor substrate according to any one of claims 1 to 5,
Forming an oxide film by oxidizing the surface of the epi layer;
Removing the oxide film.
A method for manufacturing a semiconductor device.