JP6511848B2

JP6511848B2 - Semiconductor device

Info

Publication number: JP6511848B2
Application number: JP2015026671A
Authority: JP
Inventors: 太郎西口; 和田　圭司; 圭司和田; 洋典伊東; 健司神原; 土井　秀之; 秀之土井; 健二平塚
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2015-02-13
Filing date: 2015-02-13
Publication date: 2019-05-15
Anticipated expiration: 2035-02-13
Also published as: JP2016149497A

Description

本発明は半導体装置に関するものである。 The present invention relates to a semiconductor device.

炭化珪素（ＳｉＣ）層を動作層として含む半導体装置においては、炭化珪素層上に二酸化珪素からなる絶縁膜や金属などの導電体からなる電極が配置される。半導体装置においては、動作の信頼性を向上させることが重要である。これに関し、特定の材料からなる電極を採用する場合において絶縁膜の信頼性を向上させる方策が提案されている（たとえば、特許文献１参照）。 In a semiconductor device including a silicon carbide (SiC) layer as an operation layer, an insulating film made of silicon dioxide or an electrode made of a conductor such as metal is disposed on the silicon carbide layer. In semiconductor devices, it is important to improve the operation reliability. In this regard, a measure has been proposed to improve the reliability of the insulating film when employing an electrode made of a specific material (see, for example, Patent Document 1).

特開２０１４−３８８９９号公報JP 2014-38899 A

上述のように、半導体装置においては、動作の信頼性を向上させることが重要である。そこで、動作の信頼性を向上させることが可能な半導体装置を提供することを目的の１つとする。 As described above, in the semiconductor device, it is important to improve the operation reliability. Therefore, it is an object to provide a semiconductor device capable of improving the reliability of operation.

本発明に従った半導体装置は、ｃ面に対するオフ角が４°以下である主面を有する炭化珪素層と、炭化珪素層の上記主面上に配置される酸化膜と、酸化膜上に配置される電極と、を備える。電極側から平面的に見て電極に重なる炭化珪素層の上記主面には、電極側から平面的に見て外形形状が六角形である複数のピットが形成されている。そして、当該ピットの密度は１００００ｃｍ^−２以下である。 A semiconductor device according to the present invention includes a silicon carbide layer having a main surface having an off angle of 4 ° or less with respect to the c-plane, an oxide film disposed on the main surface of the silicon carbide layer, and an oxide film. And an electrode. On the main surface of the silicon carbide layer overlapping the electrode as viewed in plan from the electrode side, a plurality of pits having a hexagonal outer shape as viewed in plan from the electrode side are formed. And the density of the said pit is 10000 cm ^<-2 > or less.

上記半導体装置によれば、動作の信頼性を向上させることが可能な半導体装置を提供することができる。 According to the semiconductor device, it is possible to provide a semiconductor device capable of improving the reliability of the operation.

ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）の構造の一例を示す概略断面図である。It is a schematic sectional drawing which shows an example of the structure of MOSFET (Metal Oxide Semiconductor Field Effect Transistor). 炭化珪素層の表面に形成されるピットの構造を示す概略平面図である。It is a schematic plan view which shows the structure of the pit formed in the surface of a silicon carbide layer. 炭化珪素層の表面に形成されるピットの構造を示す概略断面図である。It is a schematic sectional drawing which shows the structure of the pit formed in the surface of a silicon carbide layer. ＭＯＳＦＥＴの製造方法の一例を概略的に示すフローチャートである。It is a flowchart which shows roughly an example of the manufacturing method of MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。It is a schematic sectional drawing for demonstrating an example of the manufacturing method of MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。It is a schematic sectional drawing for demonstrating an example of the manufacturing method of MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。It is a schematic sectional drawing for demonstrating an example of the manufacturing method of MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。It is a schematic sectional drawing for demonstrating an example of the manufacturing method of MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。It is a schematic sectional drawing for demonstrating an example of the manufacturing method of MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。It is a schematic sectional drawing for demonstrating an example of the manufacturing method of MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。It is a schematic sectional drawing for demonstrating an example of the manufacturing method of MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。It is a schematic sectional drawing for demonstrating an example of the manufacturing method of MOSFET. ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。It is a schematic sectional drawing for demonstrating an example of the manufacturing method of MOSFET.

［本願発明の実施形態の説明］
最初に本願発明の実施態様を列記して説明する。本願の半導体装置は、ｃ面に対するオフ角が４°以下である主面を有する炭化珪素層と、炭化珪素層の上記主面上に配置される酸化膜と、酸化膜上に配置される電極と、を備える。電極側から平面的に見て電極に重なる炭化珪素層の上記主面には、電極側から平面的に見て外形形状が六角形である複数のピットが形成されている。そして、当該ピットの密度は１００００ｃｍ^−２以下である。 Description of an embodiment of the present invention
First, embodiments of the present invention will be listed and described. In the semiconductor device of the present application, a silicon carbide layer having a main surface having an off angle of 4 ° or less with respect to the c-plane, an oxide film disposed on the main surface of the silicon carbide layer, and an electrode disposed on the oxide film And. On the main surface of the silicon carbide layer overlapping the electrode as viewed in plan from the electrode side, a plurality of pits having a hexagonal outer shape as viewed in plan from the electrode side are formed. And the density of the said pit is 10000 cm ^<-2 > or less.

炭化珪素層を動作層として含む半導体装置においては、その動作の信頼性に問題が生じる場合がある。本発明者らはその原因について検討し、以下のような知見を得て本発明に想到した。本発明者らの検討によれば、炭化珪素層を構成する炭化珪素結晶のｃ面（｛０００１｝面）に対するオフ角が４°以下である炭化珪素層の主面上に酸化膜を形成した構造を有する半導体装置においては、酸化膜と接触する炭化珪素層の表面に、外形形状が六角形である複数のピットが形成されている場合がある。このようなピットが形成された炭化珪素層の表面に接触するように酸化膜が形成されると、酸化膜の厚みのばらつきに起因して電界集中が生じ、酸化膜の信頼性が低下する。その結果、上記ピットの存在が、半導体装置の動作の信頼性を低下させる。そして、炭化珪素層の上記主面における上記ピットの密度を低減することにより、より具体的には１００００ｃｍ^−２以下とすることにより、動作の信頼性の低下を抑制することができる。 In a semiconductor device including a silicon carbide layer as an operation layer, problems may occur in the reliability of the operation. The present inventors examined the cause and obtained the following findings to achieve the present invention. According to the study of the present inventors, an oxide film was formed on the main surface of the silicon carbide layer having an off angle of 4 ° or less with respect to the c plane ({0001} plane) of the silicon carbide crystal constituting the silicon carbide layer. In a semiconductor device having a structure, there may be a case where a plurality of pits having a hexagonal outer shape are formed on the surface of a silicon carbide layer in contact with an oxide film. When the oxide film is formed to be in contact with the surface of the silicon carbide layer in which such pits are formed, electric field concentration occurs due to the variation in the thickness of the oxide film, and the reliability of the oxide film is lowered. As a result, the presence of the pits reduces the reliability of the operation of the semiconductor device. Then, by reducing the density of the pits on the main surface of the silicon carbide layer, more specifically, by setting the density to 10000 cm ⁻² or less, it is possible to suppress the decrease in the reliability of the operation.

本願の半導体装置においては、上記主面における上記ピットの密度が１００００ｃｍ^−２以下に低減されている。その結果、本願の半導体装置によれば、動作の信頼性を向上させることが可能な半導体装置を提供することができる。 In the semiconductor device of the present application, the density of the pits in the main surface is reduced to 10000 cm ⁻² or less. As a result, according to the semiconductor device of the present application, a semiconductor device capable of improving the reliability of operation can be provided.

上記半導体装置において、上記電極側から平面的に見て上記電極に重なる上記炭化珪素層の上記主面には、上記複数のピットに一対一で対応するように複数の凹部が形成されており、上記電極側から平面的に見て、上記ピットの中心軸は、対応する上記凹部内に位置してもよい。このようなピットの密度を低減することにより、半導体装置の動作の信頼性を向上させることができる。 In the semiconductor device, in the main surface of the silicon carbide layer overlapping the electrode in plan view from the electrode side, a plurality of recesses are formed to correspond to the plurality of pits one by one, When viewed in plan from the electrode side, the central axis of the pit may be located in the corresponding recess. By reducing the density of such pits, the reliability of the operation of the semiconductor device can be improved.

上記半導体装置において、上記凹部は、上記電極側から平面的に見て外形形状が三角形であってもよい。このようなピットの密度を低減することにより、半導体装置の動作の信頼性を向上させることができる。なお、外形形状が三角形である状態とは、形状が幾何学的に厳密な意味での三角形であることを意味するのではなく、三角形状の外形形状を有していることを意味する。 In the semiconductor device, the recess may have a triangular outer shape in plan view from the electrode side. By reducing the density of such pits, the reliability of the operation of the semiconductor device can be improved. The state in which the outer shape is a triangle does not mean that the shape is a triangle in a geometrically strict sense, but means that the shape has a triangular outer shape.

上記半導体装置において、上記電極側から平面的に見て、上記ピットの中心軸は、上記凹部の重心と上記凹部の頂点との間に位置してもよい。このようなピットの密度を低減することにより、半導体装置の動作の信頼性を向上させることができる。上記電極側から平面的に見て、上記ピットの中心軸は、上記凹部の重心と、上記凹部の重心からステップフロー成長方向に平行な方向にある頂点との間に位置してもよい。 In the semiconductor device, when viewed in plan from the electrode side, the central axis of the pit may be located between the center of gravity of the recess and the top of the recess. By reducing the density of such pits, the reliability of the operation of the semiconductor device can be improved. When viewed in plan from the electrode side, the central axis of the pit may be located between the center of gravity of the recess and an apex in a direction parallel to the step flow growth direction from the center of gravity of the recess.

上記半導体装置において、上記ピットの深さは１０ｎｍ以上であってもよい。このようなピットの密度を低減することにより、半導体装置の動作の信頼性を向上させることができる。 In the semiconductor device, the depth of the pits may be 10 nm or more. By reducing the density of such pits, the reliability of the operation of the semiconductor device can be improved.

［本願発明の実施形態の詳細］
次に、本発明にかかる半導体装置の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。 [Details of the Embodiment of the Present Invention]
Next, an embodiment of a semiconductor device according to the present invention will be described below with reference to the drawings. In the following drawings, the same or corresponding parts have the same reference characters allotted and description thereof will not be repeated.

図１を参照して、本実施の形態における半導体装置であるＭＯＳＦＥＴについて説明する。図１を参照して、ＭＯＳＦＥＴ１は、基板１１と、エピタキシャル成長層１２と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜４０と、ソース電極６０と、ドレイン電極７０と、ソース配線８０とを備えている。 A MOSFET which is a semiconductor device in the present embodiment will be described with reference to FIG. Referring to FIG. 1, MOSFET 1 includes substrate 11, epitaxial growth layer 12, gate insulating film 20, gate electrode 30, interlayer insulating film 40, source electrode 60, drain electrode 70, and source wiring 80. Is equipped.

基板１１は、炭化珪素からなっている。基板１１は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。エピタキシャル成長層１２は、炭化珪素からなっている。エピタキシャル成長層１２は、基板１１の第１の主面１１Ａ上にエピタキシャル成長により形成された層である。基板１１およびエピタキシャル成長層１２は、炭化珪素層１０を構成する。主面１２Ａは、ｃ面に対するオフ角が４°以下である炭化珪素層１０の表面（主面）である。 Substrate 11 is made of silicon carbide. The substrate 11 has an n-type conductivity by containing an n-type impurity such as nitrogen (N), for example. The epitaxial growth layer 12 is made of silicon carbide. The epitaxial growth layer 12 is a layer formed on the first major surface 11A of the substrate 11 by epitaxial growth. Substrate 11 and epitaxial growth layer 12 constitute silicon carbide layer 10. Main surface 12A is a surface (main surface) of silicon carbide layer 10 having an off angle of 4 ° or less with respect to the c-plane.

エピタキシャル成長層１２の基板１１とは反対側の主面１２Ａを含むように、ボディ領域１４が配置されている。ボディ領域１４は、主面１２Ａに沿って互いに所定の間隔をおいて複数形成されている。ボディ領域１４は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などのｐ型不純物を含むことにより導電型がｐ型となっている。 Body region 14 is arranged so as to include main surface 12A opposite to substrate 11 of epitaxial growth layer 12. A plurality of body regions 14 are formed along the major surface 12A at predetermined intervals. Body region 14 has p type conductivity by including p type impurities such as aluminum (Al) and boron (B), for example.

主面１２Ａを含み、かつ各ボディ領域１４に取り囲まれるように、ソース領域１５が配置されている。ソース領域１５は、たとえばリン（Ｐ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。 Source region 15 is arranged to include main surface 12A and be surrounded by each body region 14. Source region 15 has an n-type conductivity by including an n-type impurity such as phosphorus (P), for example.

主面１２Ａを含み、かつソース領域１５に取り囲まれるように、コンタクト領域１６が配置されている。コンタクト領域１６は、たとえばＡｌ、Ｂなどのｐ型不純物を含むことにより、導電型がｐ型となっている。 Contact region 16 is arranged to include main surface 12A and be surrounded by source region 15. Contact region 16 has p type conductivity by including p type impurities such as Al and B, for example.

そして、エピタキシャル成長層１２において、ボディ領域１４、ソース領域１５およびコンタクト領域１６以外の領域は、ドリフト領域１３となっている。ドリフト領域１３は、たとえばＮなどのｎ型不純物を含むことにより、導電型がｎ型となっている。ソース領域１５は、ドリフト領域１３に比べて高いｎ型不純物の濃度を有している。また、コンタクト領域１６は、ボディ領域１４に比べて高いｐ型不純物の濃度を有している。 In the epitaxial growth layer 12, the region other than the body region 14, the source region 15 and the contact region 16 is a drift region 13. Drift region 13 has n type conductivity by including an n type impurity such as N, for example. Source region 15 has a higher concentration of n-type impurities than drift region 13. Also, the contact region 16 has a higher concentration of p-type impurities than the body region 14.

ゲート絶縁膜２０は、たとえば二酸化珪素（ＳｉＯ_２）などの酸化物からなる酸化膜である。ゲート絶縁膜２０は、主面１２Ａ上に接触して配置されている。ゲート絶縁膜２０は、一のボディ領域１４に取り囲まれて配置されるソース領域１５上から、一のボディ領域１４に隣接する他のボディ領域１４に取り囲まれて配置されるソース領域１５上にまで延在している。 Gate insulating film 20 is an oxide film made of an oxide such as silicon dioxide (SiO ₂ ), for example. Gate insulating film 20 is disposed on and in contact with main surface 12A. The gate insulating film 20 extends from above the source region 15 disposed surrounded by one body region 14 to above the source region 15 disposed surrounded by another body region 14 adjacent to the one body region 14. It is extended.

ゲート電極３０は、ゲート絶縁膜２０上に接触して配置される。ゲート電極３０は、たとえば不純物が添加されたポリシリコンなどの導電体からなっている。ゲート電極３０は、一のボディ領域１４に取り囲まれて配置されるソース領域１５上から、一のボディ領域１４に隣接する他のボディ領域１４に取り囲まれて配置されるソース領域１５上にまで延在している。 Gate electrode 30 is disposed on and in contact with gate insulating film 20. Gate electrode 30 is made of, for example, a conductor such as polysilicon to which an impurity is added. The gate electrode 30 extends from above the source region 15 disposed surrounded by one body region 14 to above the source region 15 disposed surrounded by another body region 14 adjacent to the one body region 14. It exists.

層間絶縁膜４０は、ＳｉＯ_２などの絶縁体からなっている。層間絶縁膜４０は、ゲート絶縁膜２０上においてゲート電極３０を取り囲むように形成されている。そして、層間絶縁膜４０およびゲート絶縁膜２０を厚み方向に貫通するように、コンタクトホール４０Ａが形成されている。すなわち、コンタクトホール４０Ａの側壁面は、ゲート絶縁膜２０および層間絶縁膜４０から構成される。コンタクトホール４０Ａからは、ソース領域１５およびコンタクト領域１６が露出している。 The interlayer insulating film 40 is made of an insulator such as SiO ₂ . Interlayer insulating film 40 is formed on gate insulating film 20 so as to surround gate electrode 30. A contact hole 40A is formed to penetrate the interlayer insulating film 40 and the gate insulating film 20 in the thickness direction. That is, the sidewall surface of contact hole 40A is formed of gate insulating film 20 and interlayer insulating film 40. Source region 15 and contact region 16 are exposed from contact hole 40A.

ソース電極６０は、コンタクトホール４０Ａから露出するエピタキシャル成長層１２の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）およびコンタクトホール４０Ａを規定する側壁面を構成する層間絶縁膜４０の表面を覆うとともに、層間絶縁膜４０上にまで延在するように配置されている。ソース電極６０は、導電体からなっている。具体的には、ソース電極６０は、たとえばＴｉ（チタン）、ＡｌおよびＳｉ（珪素）を含む金属膜であって、たとえばＴｉＡｌＳｉ合金からなっている。 Source electrode 60 is an interlayer insulating film 40 constituting a sidewall surface defining main surface 12A of epitaxial growth layer 12 (more specifically, the surface of source region 15 and contact region 16) exposed from contact hole 40A and contact hole 40A. Is disposed so as to cover the surface of the interlayer insulating film 40 and to extend onto the interlayer insulating film 40. The source electrode 60 is made of a conductor. Specifically, source electrode 60 is a metal film containing, for example, Ti (titanium), Al and Si (silicon), and is made of, for example, a TiAlSi alloy.

ドレイン電極７０は、基板１１の第２の主面１１Ｂ上に接触して配置されている。ドレイン電極７０は、導電体からなっている。具体的には、ドレイン電極７０は、たとえばＴｉ、ＡｌおよびＳｉを含む金属膜であって、たとえばＴｉＡｌＳｉ合金からなっている。 The drain electrode 70 is disposed in contact with the second major surface 11B of the substrate 11. The drain electrode 70 is made of a conductor. Specifically, drain electrode 70 is a metal film containing, for example, Ti, Al and Si, and is made of, for example, a TiAlSi alloy.

ソース配線８０は、ソース電極６０および層間絶縁膜４０を覆うように形成されている。ソース配線８０は、たとえばＡｌなどの導電体からなっている。ソース配線８０は、ソース電極６０を介してソース領域１５と電気的に接続されている。 Source interconnection 80 is formed to cover source electrode 60 and interlayer insulating film 40. Source interconnection 80 is made of a conductor such as Al. Source interconnection 80 is electrically connected to source region 15 via source electrode 60.

次に、本実施の形態における半導体装置であるＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極３０に印加される電圧が閾値電圧未満の状態、すなわちＭＯＳＦＥＴ１がオフの状態では、ソース電極６０とドレイン電極７０との間に電圧が印加されても、ボディ領域１４とドリフト領域１３とで形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧が印加されてＭＯＳＦＥＴ１がオンの状態になると、ボディ領域１４においてゲート絶縁膜２０を挟んでゲート電極３０に対向する表面層に半転層が形成される。その結果、ソース領域１５とドリフト領域１３とが電気的に接続された状態となり、ソース電極６０とドレイン電極７０との間に電流が流れる。以上のように、ＭＯＳＦＥＴ１は動作する。 Next, the operation of MOSFET 1 which is a semiconductor device in the present embodiment will be described. Referring to FIG. 1, when the voltage applied to gate electrode 30 is less than the threshold voltage, that is, when MOSFET 1 is off, the body region is applied even if a voltage is applied between source electrode 60 and drain electrode 70. The pn junction formed by the diode 14 and the drift region 13 is reverse biased and becomes nonconductive. On the other hand, when a voltage higher than the threshold voltage is applied to gate electrode 30 and MOSFET 1 is turned on, a semi-rotational layer is formed in the surface layer facing gate electrode 30 with gate insulating film 20 interposed in body region 14. . As a result, source region 15 and drift region 13 are electrically connected, and a current flows between source electrode 60 and drain electrode 70. As described above, the MOSFET 1 operates.

ここで、図１および図２を参照して、ゲート電極３０側から平面的に見てゲート電極３０に重なる炭化珪素層１０の主面１２Ａ（ボディ領域１４の表面）には、ゲート電極３０側から平面的に見て外形形状が六角形である複数のピット９１が形成されている。そして、ピット９１の密度は主面１２Ａにおいて１００００ｃｍ^−２以下（１ｃｍ^２あたり１００００個以下）である。これにより、酸化膜であるゲート絶縁膜２０の厚みのばらつきが低減され、電界集中の発生が抑制されることによりゲート絶縁膜２０の信頼性が向上する。その結果、ＭＯＳＦＥＴ１は、動作の信頼性が向上した半導体装置となっている。なお、主面１２Ａにおけるピット９１の密度は１０００ｃｍ^−２以下とすることが好ましく、１００ｃｍ^−２以下とすることがより好ましい。 Here, referring to FIGS. 1 and 2, on main surface 12A (surface of body region 14) of silicon carbide layer overlapping with gate electrode 30 as viewed in plan from gate electrode 30 side, the gate electrode 30 side A plurality of pits 91 whose outer shape is a hexagonal shape in plan view are formed. Then, the density of the pits 91 is in the main surface 12A 10000 cm ^-2 or less (1 cm ² per 10,000 or less). Thereby, the variation in thickness of the gate insulating film 20 which is an oxide film is reduced, and the occurrence of the electric field concentration is suppressed, whereby the reliability of the gate insulating film 20 is improved. As a result, the MOSFET 1 is a semiconductor device with improved operation reliability. In addition, it is preferable to set it as 1000 cm ^<-2 > or less, and, as for the density of the pit 91 in main surface 12A, it is more preferable to set it as 100 cm ^<-2> or less.

また図１〜図３を参照して、本実施の形態において、ゲート電極３０側から平面的に見てゲート電極３０に重なる炭化珪素層１０の主面１２Ａ（ボディ領域１４の表面）には、ピット９１に一対一で対応するように複数の凹部９２が形成されている。ゲート電極３０側から平面的に見て、ピット９１の中心軸Ａは、対応する凹部９２内に位置している。さらに、本実施の形態において、凹部９２は、ゲート電極３０側から平面的に見て外形形状が三角形である。 Further, referring to FIGS. 1 to 3, in the present embodiment, main surface 12A (surface of body region 14) of silicon carbide layer overlapping with gate electrode 30 as viewed in plan from the gate electrode 30 side, A plurality of recesses 92 are formed to correspond to pits 91 one by one. As viewed in plan from the gate electrode 30 side, the central axis A of the pit 91 is located in the corresponding recess 92. Furthermore, in the present embodiment, the recess 92 has a triangular outer shape in plan view from the gate electrode 30 side.

また、本実施の形態において、ゲート電極３０側から平面的に見て、ピット９１の中心軸Ａは、凹部９２の重心Ｇと凹部９２の頂点Ｐとの間に位置している。ピット９１の中心軸Ａは、凹部９２の重心Ｇから見て［−１−１２０］側に位置している。さらに、本実施の形態において、ピット９１の深さ（主面１２Ａからピット９１の底までの距離）は１０ｎｍ以上である。動作の信頼性低下に対して影響の大きい深さ１０ｎｍ以上のピット９１の密度が１００００ｃｍ^−２以下となっていることにより、ＭＯＳＦＥＴ１の動作の信頼性が向上している。深さ１０ｎｍ以上のピット９１の密度は、１０００ｃｍ^−２以下とすることが好ましく、５００ｃｍ^−２以下、さらには１００ｃｍ^−２以下とすることがより好ましい。 Further, in the present embodiment, as viewed in plan from the gate electrode 30 side, the central axis A of the pit 91 is located between the center of gravity G of the recess 92 and the vertex P of the recess 92. The central axis A of the pit 91 is located on the [-1-120] side as viewed from the center of gravity G of the recess 92. Furthermore, in the present embodiment, the depth of the pit 91 (the distance from the major surface 12A to the bottom of the pit 91) is 10 nm or more. The reliability of the operation of the MOSFET 1 is improved because the density of the pit 91 having a depth of 10 nm or more, which has a large influence on the reduction in the reliability of the operation, is 10000 cm ⁻² or less. The density of the pits 91 having a depth of 10 nm or more is preferably 1000 cm ^-2 or less, more preferably 500 cm ^-2 or less, and still more preferably 100 cm ^-2 or less.

ここで、ピット９１および凹部９２は、たとえば以下のようにして観察することができる。まず、半導体装置であるＭＯＳＦＥＴ１から、樹脂パッケージを除去する。樹脂パッケージの除去は、たとえばＭＯＳＦＥＴ１を発煙硝酸に浸漬することにより実施することができる。ＭＯＳＦＥＴ１が樹脂パッケージに覆われていない場合、この工程は省略することができる。次に、配線（ソース配線８０を含む）およびリードフレームが除去される。配線およびリードフレームの除去は、たとえば塩酸を用いて実施することができる。さらに、層間絶縁膜４０、ゲート電極３０およびゲート絶縁膜２０が除去される。層間絶縁膜４０、ゲート電極３０およびゲート絶縁膜２０の除去は、たとえば硝酸とフッ酸との混合液を用いて実施することができる。これにより、炭化珪素層１０の主面１２Ａが露出し、観察可能な状態となる。ピット９１および凹部９２の観察は、たとえばＡＦＭ（ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）を用いて実施することができる。ピット９１の密度は、たとえばＡＦＭにより一辺５μｍの正方形形状の領域を観察し、単位面積あたりのピット９１の存在数から算出することができる。 Here, the pits 91 and the recesses 92 can be observed, for example, as follows. First, the resin package is removed from the MOSFET 1 which is a semiconductor device. Removal of the resin package can be performed, for example, by immersing the MOSFET 1 in fuming nitric acid. If the MOSFET 1 is not covered by the resin package, this process can be omitted. Next, the wiring (including the source wiring 80) and the lead frame are removed. Wiring and lead frame removal can be performed, for example, using hydrochloric acid. Furthermore, interlayer insulating film 40, gate electrode 30, and gate insulating film 20 are removed. The removal of interlayer insulating film 40, gate electrode 30, and gate insulating film 20 can be performed using, for example, a mixed solution of nitric acid and hydrofluoric acid. Thereby, main surface 12A of silicon carbide layer 10 is exposed and is in an observable state. The observation of the pits 91 and the recesses 92 can be performed using, for example, an AFM (Atomic Force Microscope). The density of the pits 91 can be calculated from, for example, the number of the pits 91 per unit area, observing a square-shaped area of 5 μm on a side by AFM.

図３を参照して、主面１２Ａに垂直な断面において、ピット９１を規定する壁面９１Ａの主面１２Ａに対する傾斜は、ピット９１以外の領域における凹部９２を規定する壁面９２Ａの主面１２Ａに対する傾斜に比べて大きくなっている。 Referring to FIG. 3, in the cross section perpendicular to main surface 12A, the inclination of wall surface 91A defining pit 91 with respect to main surface 12A is the inclination of wall surface 92A with main surface 12A defining recess 92 in the area other than pit 91. It is larger than.

次に、本実施の形態におけるＭＯＳＦＥＴ１の製造方法の一例について説明する。図４および図１を参照して、本実施の形態におけるＭＯＳＦＥＴ１の製造方法では、まず炭化珪素層１０を準備する工程（Ｓ１０）が実施される。この工程（Ｓ１０）では、以下の工程（Ｓ１１）〜（Ｓ１４）が実施されることにより、炭化珪素層１０が準備される。 Next, an example of a method of manufacturing MOSFET 1 in the present embodiment will be described. Referring to FIGS. 4 and 1, in the method of manufacturing MOSFET 1 in the present embodiment, first, the step (S10) of preparing silicon carbide layer 10 is performed. In this step (S10), silicon carbide layer 10 is prepared by performing the following steps (S11) to (S14).

図４を参照して、まず、工程（Ｓ１１）として基板準備工程が実施される。この工程（Ｓ１１）では、図５を参照して、たとえば所望の濃度でｎ型不純物を含む４Ｈ−ＳｉＣからなるインゴットがスライスされることにより、基板１１が準備される。基板１１の第１の主面１１Ａは、ｃ面に対するオフ角が４°以下である表面である。 Referring to FIG. 4, first, a substrate preparation process is performed as a process (S11). In this step (S11), referring to FIG. 5, for example, an ingot made of 4H-SiC containing n-type impurities at a desired concentration is sliced to prepare substrate 11. The first major surface 11A of the substrate 11 is a surface having an off angle of 4 ° or less with respect to the c-plane.

次に、工程（Ｓ１２）としてエピタキシャル成長工程が実施される。この工程（Ｓ１２）では、図５を参照して、工程（Ｓ１１）において準備された基板１１の第１の主面１１Ａ上にエピタキシャル成長により炭化珪素からなるエピタキシャル成長層１２が形成される。エピタキシャル成長におけるステップフローは、たとえば［１１−２０］の向きとすることができる。エピタキシャル成長層１２は、ドリフト領域１３（図１参照）に含まれるべき所望のｎ型不純物を含むように形成される。 Next, an epitaxial growth step is performed as a step (S12). In this step (S12), referring to FIG. 5, epitaxial growth layer 12 made of silicon carbide is formed on first main surface 11A of substrate 11 prepared in step (S11) by epitaxial growth. The step flow in epitaxial growth can be, for example, in the direction of [11-20]. The epitaxial growth layer 12 is formed to contain the desired n-type impurity to be included in the drift region 13 (see FIG. 1).

次に、工程（Ｓ１３）としてイオン注入工程が実施される。この工程（Ｓ１３）では、図５および図６を参照して、まず、たとえばＡｌイオンなどのｐ型不純物となるべきイオンが、エピタキシャル成長層１２の主面１２Ａを含む領域に注入される。これにより、エピタキシャル成長層１２内にボディ領域１４が所望の間隔で複数形成される。次に、たとえばＰイオンなどのｎ型不純物となるべきイオンが、上記ボディ領域１４の厚みよりも浅い領域に注入される。これにより、各ボディ領域１４内にソース領域１５が形成される。次に、たとえばＡｌイオンなどのｐ型不純物となるべきイオンが、ソース領域１５内にソース領域１５の厚みと同等の厚みとなるように注入される。これにより、各ソース領域１５内にコンタクト領域１６が形成される。また、エピタキシャル成長層１２において、ボディ領域１４、ソース領域１５およびコンタクト領域１６のいずれも形成されない領域が、ドリフト領域１３となる。 Next, an ion implantation step is performed as a step (S13). In this step (S13), referring to FIGS. 5 and 6, first, ions to be p-type impurities such as Al ions, for example, are implanted into a region including main surface 12A of epitaxial growth layer 12. Thereby, a plurality of body regions 14 are formed in epitaxial growth layer 12 at desired intervals. Next, ions to be n-type impurities such as P ions are implanted into a region shallower than the thickness of the body region 14. Thus, source regions 15 are formed in each body region 14. Next, for example, ions to be p-type impurities such as Al ions are implanted into the source region 15 so as to have a thickness equivalent to that of the source region 15. Thereby, contact regions 16 are formed in each source region 15. Further, in the epitaxial growth layer 12, a region where none of the body region 14, the source region 15 and the contact region 16 is formed becomes the drift region 13.

次に、工程（Ｓ１４）として活性化アニール工程が実施される。この工程（Ｓ１４）では、図４を参照して、炭化珪素層１０が所定の温度に加熱される。これにより、工程（Ｓ１３）において注入された不純物が活性化し、不純物が注入された領域に所望のキャリアが生成する。このように工程（Ｓ１１）〜（Ｓ１４）が実施されることにより、図６に示す炭化珪素層１０が得られる。 Next, an activation annealing step is performed as a step (S14). In this step (S14), referring to FIG. 4, silicon carbide layer 10 is heated to a predetermined temperature. Thereby, the impurity implanted in the step (S13) is activated, and desired carriers are generated in the region into which the impurity is implanted. By performing steps (S11) to (S14) in this manner, silicon carbide layer 10 shown in FIG. 6 is obtained.

次に、図４を参照して、工程（Ｓ２０）として犠牲酸化膜形成工程が実施される。この工程（Ｓ２０）では、図６および図７を参照して、工程（Ｓ１０）において得られた炭化珪素層１０が、たとえば酸素を含む雰囲気中において加熱される。これにより、エピタキシャル成長層１２の主面１２Ａを覆うようにＳｉＯ_２からなる熱酸化膜である犠牲酸化膜２９が形成される。 Next, referring to FIG. 4, a sacrificial oxide film forming step is performed as a step (S20). In this step (S20), referring to FIGS. 6 and 7, silicon carbide layer 10 obtained in step (S10) is heated, for example, in an atmosphere containing oxygen. Thereby, a sacrificial oxide film 29 which is a thermal oxide film made of SiO ₂ is formed to cover main surface 12A of epitaxial growth layer 12.

次に、図４を参照して、工程（Ｓ３０）として犠牲酸化膜除去工程が実施される。この工程（Ｓ３０）では、図７および図８を参照して、工程（Ｓ２０）において形成された犠牲酸化膜２９が除去される。犠牲酸化膜２９の除去は、たとえばフッ酸を用いて実施することができる。これにより、工程（Ｓ１１）〜（Ｓ１４）において炭化珪素層１０に形成された主面１２Ａ付近の異常層等が除去される。 Next, referring to FIG. 4, a sacrificial oxide film removing step is performed as a step (S30). In this step (S30), referring to FIGS. 7 and 8, sacrificial oxide film 29 formed in step (S20) is removed. The removal of the sacrificial oxide film 29 can be performed using, for example, hydrofluoric acid. Thereby, the abnormal layer and the like in the vicinity of main surface 12A formed in silicon carbide layer 10 in steps (S11) to (S14) are removed.

次に、図４を参照して、工程（Ｓ４０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ４０）では、図８および図９を参照して、工程（Ｓ３０）が実施された炭化珪素層１０が、たとえば酸素を含む雰囲気中において加熱される。これにより、エピタキシャル成長層１２の主面１２Ａを覆うようにＳｉＯ_２からなる熱酸化膜であるゲート絶縁膜２０が形成される。 Next, referring to FIG. 4, a gate insulating film forming step is performed as a step (S40). In this step (S40), referring to FIGS. 8 and 9, silicon carbide layer 10 on which step (S30) is performed is heated, for example, in an atmosphere containing oxygen. Thereby, gate insulating film 20 which is a thermal oxide film made of SiO ₂ is formed to cover main surface 12A of epitaxial growth layer 12.

次に、工程（Ｓ５０）として、ゲート電極形成工程が実施される。この工程（Ｓ５０）では、図９および図１０を参照して、たとえばＬＰＣＶＤ（ＬｏｗＰｒｅｓｓｕｒｅＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）により、適量の不純物を含むポリシリコンからなるゲート電極３０がゲート絶縁膜２０上に接触して形成される。 Next, as a step (S50), a gate electrode formation step is performed. In this step (S50), referring to FIGS. 9 and 10, gate electrode 30 made of polysilicon containing an appropriate amount of impurities is contacted on gate insulating film 20 by, for example, LPCVD (Low Pressure Chemical Vapor Deposition). It is formed.

次に、工程（Ｓ６０）として層間絶縁膜形成工程が実施される。この工程（Ｓ６０）では、図１０および図１１を参照して、たとえばＬＰＣＶＤによりＳｉＯ_２からなる層間絶縁膜４０がゲート電極３０およびゲート絶縁膜２０上を覆うように形成される。層間絶縁膜４０は、たとえばＴＥＯＳを原料として形成することができる。 Next, an interlayer insulating film forming step is performed as a step (S60). In this step (S60), referring to FIGS. 10 and 11, interlayer insulating film 40 made of SiO ₂ is formed to cover gate electrode 30 and gate insulating film 20 by LPCVD, for example. Interlayer insulating film 40 can be formed, for example, using TEOS as a raw material.

次に、図４を参照して、工程（Ｓ７０）としてコンタクトホール形成工程が実施される。この工程（Ｓ７０）では、図１１および図１２を参照して、層間絶縁膜４０およびゲート絶縁膜２０を貫通するコンタクトホール４０Ａが形成される。具体的には、コンタクトホール４０Ａを形成すべき領域に開口を有するマスク層を形成し、当該マスク層をマスクとして用いて、たとえばＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）を実施することにより、コンタクトホール４０Ａを形成することができる。コンタクトホール４０Ａからは、エピタキシャル成長層１２の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）が露出する。 Next, referring to FIG. 4, the contact hole forming step is performed as a step (S70). In this step (S70), referring to FIGS. 11 and 12, contact hole 40A penetrating interlayer insulating film 40 and gate insulating film 20 is formed. Specifically, a mask layer having an opening in a region where contact hole 40A is to be formed is formed, and contact hole 40A is formed by performing, for example, RIE (Reactive Ion Etching) using the mask layer as a mask. can do. The main surface 12A of the epitaxial growth layer 12 (more specifically, the surfaces of the source region 15 and the contact region 16) is exposed from the contact hole 40A.

次に、図４を参照して、工程（Ｓ８０）として金属膜形成工程が実施される。この工程（Ｓ８０）では、図１２および図１３を参照して、コンタクトホール４０Ａから露出するエピタキシャル成長層１２の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）に接触するようにソース電極６０となるべき金属膜が形成される。具体的には、コンタクトホール４０Ａから露出するエピタキシャル成長層１２の主面１２Ａおよびコンタクトホール４０Ａの側壁を覆い、層間絶縁膜４０上にまで延在するように、たとえばＴｉ膜、Ａｌ膜およびＳｉ膜がこの順に成膜される。また、同様の構造を有する金属膜が、基板１１の主面１１Ｂを覆うように成膜される。金属膜の成膜は、たとえばスパッタリングにより実施することができる。 Next, referring to FIG. 4, a metal film forming step is performed as a step (S80). In this step (S80), referring to FIGS. 12 and 13, contact is made with main surface 12A of epitaxial growth layer 12 exposed from contact hole 40A (more specifically, the surface of source region 15 and contact region 16). A metal film to be the source electrode 60 is formed. Specifically, for example, a Ti film, an Al film, and a Si film are provided to cover main surface 12A of epitaxial growth layer 12 exposed from contact hole 40A and the sidewall of contact hole 40A and to extend onto interlayer insulating film 40. The films are formed in this order. Further, a metal film having a similar structure is formed to cover the main surface 11B of the substrate 11. The metal film can be formed, for example, by sputtering.

次に、図４を参照して、工程（Ｓ９０）として合金化アニール工程が実施される。この工程（Ｓ９０）では、工程（Ｓ８０）において形成された金属膜が加熱されて合金化される。これにより、エピタキシャル成長層１２とオーミック接触するソース電極６０、および基板１１とオーミック接触するドレイン電極７０が得られる。 Next, referring to FIG. 4, an alloying annealing step is performed as step (S90). In this step (S90), the metal film formed in step (S80) is heated and alloyed. Thereby, source electrode 60 in ohmic contact with epitaxial growth layer 12 and drain electrode 70 in ohmic contact with substrate 11 are obtained.

次に、工程（Ｓ１００）として、配線形成工程が実施される。この工程（Ｓ１００）では、図１３および図１を参照して、たとえば蒸着法により、Ａｌなどの導電体からなるソース配線８０が、ソース電極６０に接触するように形成される。以上の手順により、本実施の形態のＭＯＳＦＥＴ１を製造することができる。 Next, as a step (S100), a wiring formation step is performed. In this step (S100), referring to FIGS. 13 and 1, source interconnection 80 made of a conductor such as Al is formed to be in contact with source electrode 60, for example, by evaporation. According to the above-described procedure, MOSFET 1 of the present embodiment can be manufactured.

ここで、工程（Ｓ１１）において貫通転位の少ない基板１１を準備することにより、上記ピット９１の密度を１００００ｃｍ^−２以下とすることが容易となる。特に、貫通らせん転位の少ない基板１１を準備することにより、１０ｎｍ以上の深さを有するピット９１の密度を低減することが容易となる。貫通転位（貫通らせん転位）の少ない基板１１を得るためには、たとえば昇華法によるバルク成長に用いる種結晶の表面のダメージ層を除去する処理として、圧力４００Ｔｏｒｒ以上の窒素雰囲気中で、１８００℃以上の温度での熱エッチングを実施する。これにより、成長最初期に貫通転位（貫通らせん転位）の発生原因となり得る、種結晶表面のダメージ層に起因した二次元核発生を抑制することができる。また、上記工程（Ｓ２０）および（Ｓ４０）における熱酸化の温度を高くすることにより、具体的には熱酸化の温度を１２５０℃以上、より好ましくは１３００℃以上とすることにより、１０ｎｍ以上の深さを有するピット９１の密度を低減することができる。また、上記工程（Ｓ２０）および（Ｓ４０）における熱酸化の雰囲気中に含まれる酸素に代えて、または酸素に加えて雰囲気中にオゾンを導入することにより、１０ｎｍ以上の深さを有するピット９１の密度を低減することができる。 Here, by preparing the substrate 11 with a small number of threading dislocations in the step (S11), it becomes easy to set the density of the pits 91 to 10000 cm ⁻² or less. In particular, by preparing the substrate 11 with few threading screw dislocations, it becomes easy to reduce the density of the pits 91 having a depth of 10 nm or more. In order to obtain a substrate 11 with a small number of threading dislocations (threading screw dislocations), for example, as a treatment for removing a damaged layer on the surface of a seed crystal used for bulk growth by sublimation, in a nitrogen atmosphere at a pressure of 400 Torr or more Perform thermal etching at a temperature of As a result, it is possible to suppress two-dimensional nucleation caused by a damaged layer on the surface of the seed crystal, which may cause the generation of threading dislocation (threading screw dislocation) at the initial stage of growth. Further, by raising the temperature of thermal oxidation in the above steps (S20) and (S40), specifically, by setting the temperature of thermal oxidation to 1250 ° C. or more, more preferably 1300 ° C. or more, the depth of 10 nm or more The density of the pits 91 having a height can be reduced. In addition, by introducing ozone into the atmosphere instead of or in addition to oxygen contained in the atmosphere of thermal oxidation in the steps (S20) and (S40), pits 91 having a depth of 10 nm or more Density can be reduced.

上記実施の形態においては、本願の半導体装置の一例として、ＭＯＳＦＥＴについて説明したが、本願の半導体装置はこれに限られず、たとえばＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）など、他の構造の半導体装置であってもよい。 In the above embodiment, a MOSFET is described as an example of the semiconductor device of the present application, but the semiconductor device of the present application is not limited to this, and may be a semiconductor device of another structure such as IGBT (Insulated Gate Bipolar Transistor). It is also good.

今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 It should be understood that the embodiments disclosed herein are illustrative in all respects and not restrictive in any respect. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.

本願の半導体装置は、動作の信頼性の向上が求められる半導体装置に、特に有利に適用され得る。 The semiconductor device of the present application can be applied particularly advantageously to a semiconductor device that is required to improve the reliability of operation.

１ＭＯＳＦＥＴ
１０炭化珪素層
１１基板
１１Ａ主面
１１Ｂ主面
１２エピタキシャル成長層
１２Ａ主面
１３ドリフト領域
１４ボディ領域
１５ソース領域
１６コンタクト領域
２０ゲート絶縁膜
２９犠牲酸化膜
３０ゲート電極
４０層間絶縁膜
４０Ａコンタクトホール
６０ソース電極
７０ドレイン電極
８０ソース配線
９１ピット
９１Ａ壁面
９２凹部
９２Ａ壁面 1 MOSFET
DESCRIPTION OF SYMBOLS 10 silicon carbide layer 11 substrate 11A main surface 11B main surface 12 epitaxial growth layer 12A main surface 13 drift region 14 body region 15 source region 16 contact region 20 gate insulating film 29 sacrificial oxide film 30 gate electrode 40 interlayer insulating film 40A contact hole 60 source Electrode 70 Drain electrode 80 Source wiring 91 Pit 91 A Wall 92 Recess 92 A Wall

Claims

a silicon carbide layer having a main surface having an off angle of 4 ° or less with respect to the c-plane;
An oxide film disposed on the main surface of the silicon carbide layer;
And an electrode disposed on the oxide film,
On the main surface of the silicon carbide layer overlapping the electrode in plan view from the electrode side, a plurality of pits having a hexagonal external shape in plan view from the electrode side are formed.
The semiconductor device whose density of the said pit is 10000 cm ^<-2 > or less.

A plurality of concave portions are formed on the main surface of the silicon carbide layer overlapping the electrode as viewed in plan from the electrode side so as to correspond to the plurality of pits one by one,
The semiconductor device according to claim 1, wherein a central axis of the pit is located in the corresponding recess when viewed in plan from the electrode side.

The semiconductor device according to claim 2, wherein the recess has a triangular outer shape in plan view from the electrode side.

The semiconductor device according to claim 3, wherein the central axis of the pit is located between the center of gravity of the recess and the top of the recess when viewed in plan from the electrode side.

The semiconductor device according to any one of claims 1 to 4, wherein the depth of the pits is 10 nm or more.