JP6658137B2 - Semiconductor device and manufacturing method thereof - Google Patents
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Description
本発明は、インバータやスイッチング電源等に使用される半導体装置及びその製造方法に関する。 The present invention relates to a semiconductor device used for an inverter, a switching power supply, and the like, and a method for manufacturing the same.
図7に示すように、従来の炭化珪素(SiC)MOSFETは、SiCからなるn+型の半導体基板101上に、不純物濃度が縦方向に一定のn型のバッファ領域112がエピタキシャル成長されて縦型構造をなしている。バッファ領域112上にはエピタキシャル層からなるn−型のドリフト領域102が設けられている。
As shown in FIG. 7, in a conventional silicon carbide (SiC) MOSFET, an n-
ドリフト領域102上にはp+型のベース領域104a,104bを介してエピタキシャル層からなるp型のチャネル領域103a,103bが設けられている。ベース領域104a,104bに挟まれるようにn型のジャンクションFET(JFET)領域102bが設けられている。チャネル領域103a,103bの上部の一部には、n+型のソース領域105a,105bが選択的に設けられている。また、チャネル領域103a,103bを貫通してベース領域104a,104bに接するp+型のベースコンタクト領域106a,106bが選択的に設けられている。
On the
ソース領域105a,105bに挟まれたチャネル領域103a,103bの間には、n型の打返し領域102aが設けられている。ソース領域105a,105bに挟まれたチャネル領域103a,103b及び打返し領域102a上には、ゲート絶縁膜107を介してゲート電極108が配置されている。ソース領域105a,105b及びベースコンタクト領域106a,106b上にはソース電極109が配置されており、ソース電極109とゲート電極108とは層間絶縁膜111により絶縁されている。半導体基板101の下面にはドレイン電極110が配置されている。
An n-type turn-
図8に、MOSFETをインダクタンス負荷単相インバータに適用した回路の一例を示す。図8では、DC電源23の正極側にMOSFET20a,20bのドレインが接続され、MOSFET20a,20bのソースにはMOSFET20c,20dのドレインが接続され、MOSFET20c,20dのソースにはDC電源23の負極側が接続されている。MOSFET20aのソース及びMOSFET20cのドレインと、MOSFET20bのソース及びMOSFET20dのドレインとの間には、負荷インダクタンス24が接続されている。MOSFET20a〜20dのゲートにはゲート駆動回路(GD)22a〜22dがそれぞれ接続されている。各MOSFET20a〜20dにはダイオード21a〜21dがそれぞれ並列接続されている。
FIG. 8 shows an example of a circuit in which a MOSFET is applied to an inductance-loaded single-phase inverter. In FIG. 8, the drains of
MOSFET20a及びMOSFET20dが導通している場合には、矢印の実線で示すように電流Iaが負荷インダクタンス24に流れている。このとき、MOSFET20a,20dをオフすると、負荷インダクタンス24に流れていた電流は転流し、矢印の破線で示すようにダイオード21b,21cを流れる電流Ibとなる。
When the
図8に示したMOSFET20a〜20dにSi−MOSFETを使用する場合には、Si−MOSFETの寄生ダイオードであるボディダイオードをこのダイオード21a〜21dとして使用する場合もある。一方、SiC−MOSFETを使用する場合には、ボディダイオードに順方向電流を流すとSiC−MOSFETのオン抵抗が上昇する現象が発生することが知られており、ボディダイオードに電流を流すことは好ましくない。
When using Si-MOSFETs for the
また、電流の転流時にMOSFET20c、20bをオンすることでボディダイオードに電流が流れることを防止することは可能である。しかしながら、上下アームのMOSFET20a,20c又はMOSFET20b,20dが同時にオンした場合にDC電源23の短絡が発生してしまうために、両方のMOSFET20a,20c又はMOSFET20b,20dがオフしている期間(所謂デッドタイム)が存在し、その期間にはボディダイオードに順方向電流が流れてしまう。
Further, it is possible to prevent the current from flowing through the body diode by turning on the
このため、MOSFET20a〜20dのボディダイオードに電流を流さないように、各MOSFET20a〜20dに並列にボディダイオードとは異なるダイオード21a〜21dを接続することが行われる。しかしながら、ダイオード21a〜21dの順方向電圧がMOSFET20a〜20dのビルトイン電圧(SiCの場合は約2.3V)以上になるとボディダイオードに電流が流れてしまうため、ダイオード21a〜21dの順方向電圧降下(Vf)を低減する必要があり、コストの増大を招く。
Therefore,
上述したSiC−MOSFETにおけるボディダイオードに順方向電流を流したときのオン抵抗の増加は、SiC結晶内の積層欠陥がボディダイオードに伝導度変調により発生して、順方向電流が流れる際の多数キャリアと少数キャリアの再結合エネルギーで成長し、電流経路に電流が流れにくい部分が増大するためと指摘されている(例えば、非特許文献1参照)。 The increase in on-resistance when a forward current flows through the body diode in the above-described SiC-MOSFET is caused by stacking faults in the SiC crystal caused by conductivity modulation in the body diode, and the majority carriers when the forward current flows. It has been pointed out that the portion grows with the recombination energy of the minority carriers and the portion where the current hardly flows in the current path increases (for example, see Non-Patent Document 1).
積層欠陥は半導体基板中に多く存在する基底面転移がエピタキシャル成長する過程で害が少ない転移に変換される際に、積層欠陥の一部が残ることが原因の一つとされているが、まだ明確になっていない部分もあり、エピタキシャル成長の過程で発生する欠陥や、高不純物濃度のイオン注入部分からの積層欠陥の成長等も報告されている。これらは不純物濃度差に起因した平均原子間距離の違いによる応力とそれによるミスフィット転移の発生と関係していると考えられる。積層欠陥は無限に広がるわけではなく、エピタキシャル層のオフ角に沿って成長し、エピタキシャル層の厚さ以上には成長しない。このため、ミスフィット転移等の積層欠陥の元になる欠陥の数や大きさの低減し、オン抵抗の増加を抑制することが必要である。 Stacking faults have been attributed to the fact that some of the stacking faults remain when the basal plane transitions, which are often present in semiconductor substrates, are converted to less harmful transitions during the process of epitaxial growth. Some portions are not formed, and defects that occur during the epitaxial growth process and growth of stacking faults from ion-implanted portions with a high impurity concentration are also reported. These are considered to be related to the stress caused by the difference in the average interatomic distance caused by the impurity concentration difference and the occurrence of the misfit transition. Stacking faults do not extend indefinitely, but grow along the off-angle of the epitaxial layer and do not grow beyond the thickness of the epitaxial layer. For this reason, it is necessary to reduce the number and size of defects that cause stacking faults such as misfit transitions, and to suppress an increase in on-resistance.
本発明は、ボディダイオードに電流が流れた際に発生する積層欠陥の起点となる転移等の発生及び積層欠陥の成長を抑制することができ、オン抵抗の増大を抑制可能なワイドバンドギャップ半導体を用いた半導体装置及びその製造方法を提供することを目的とする。 The present invention provides a wide bandgap semiconductor that can suppress the occurrence of transition and the like as a starting point of stacking faults generated when a current flows through a body diode and the growth of stacking faults, and can suppress an increase in on-resistance. An object of the present invention is to provide a semiconductor device used and a method for manufacturing the same.
本発明の一態様によれば、シリコンより禁制帯幅が広い半導体材料を主電流経路に用いた半導体装置であって、(a)その半導体材料からなる第1導電型のドレイン領域と、(b)ドレイン領域上に配置され、ドレイン領域よりも低不純物濃度の第1導電型のバッファ領域と、(c)バッファ領域上に配置され、バッファ領域よりも低不純物濃度の第1導電型のドリフト領域とを備え、ドリフト領域からバッファ領域を経由して半導体基板に至る経路に主電流経路が含まれ、バッファ領域の不純物濃度の3乗根がバッファ領域の下面から上面への距離に対して比例して減少するように、バッファ領域の不純物濃度が規定されている半導体装置であることを要旨とする。 According to one embodiment of the present invention, there is provided a semiconductor device using a semiconductor material having a wider bandgap than silicon for a main current path, comprising: (a) a drain region of the first conductivity type made of the semiconductor material; A) a first conductivity type buffer region disposed on the drain region and having a lower impurity concentration than the drain region; and (c) a first conductivity type drift region disposed on the buffer region and having a lower impurity concentration than the buffer region. The main current path is included in the path from the drift region to the semiconductor substrate via the buffer region, and the third root of the impurity concentration of the buffer region is proportional to the distance from the lower surface to the upper surface of the buffer region. The gist is that the semiconductor device is a semiconductor device in which the impurity concentration of the buffer region is defined so as to be reduced.
本発明の他の態様によれば、(a)シリコンよりも禁制帯幅の広い半導体材料からなる第1導電型の半導体基板をドレイン領域とし、このドレイン領域上に半導体基板よりも低不純物濃度でその半導体材料からなる第1導電型のバッファ領域をエピタキシャル成長させる工程と、(b)バッファ領域上に、バッファ領域よりも低不純物濃度で半導体材料からなる第1導電型のドリフト領域をエピタキシャル成長させる工程とを含み、バッファ領域のエピタキシャル成長は、バッファ領域の不純物濃度の3乗根がバッファ領域の下面から上面への距離に対して比例して減少するように、第1導電型の不純物元素を含むドーピングガスの流量を制御する半導体装置の製造方法であることを要旨とする。 According to another aspect of the present invention, (a) a semiconductor substrate of a first conductivity type made of a semiconductor material having a wider bandgap than silicon is used as a drain region, and a lower impurity concentration than the semiconductor substrate is formed on the drain region. (E) epitaxially growing a first conductivity type buffer region made of the semiconductor material; and (b) epitaxially growing a first conductivity type drift region made of a semiconductor material at a lower impurity concentration than the buffer region on the buffer region. And a doping gas containing an impurity element of the first conductivity type such that the third root of the impurity concentration of the buffer region decreases in proportion to the distance from the lower surface to the upper surface of the buffer region. It is a gist of the present invention to provide a method of manufacturing a semiconductor device for controlling the flow rate of a semiconductor device.
本発明によれば、ボディダイオードに電流が流れた際に発生する積層欠陥の起点となる転移等の発生及び積層欠陥の成長を抑制することができ、オン抵抗の増大を抑制可能なワイドバンドギャップ半導体を用いた半導体装置及びその製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, generation | occurrence | production of dislocation etc. which becomes a starting point of a stacking fault which generate | occur | produces when electric current flows into a body diode can be suppressed, and growth of a stacking fault can be suppressed, and the wide band gap which can suppress the increase in on-resistance can be suppressed. A semiconductor device using a semiconductor and a method for manufacturing the same can be provided.
本発明の実施の形態を図面を参照して説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。更に、以下に示す実施の形態は、本発明の技術的思想を具体化するための半導体装置を例示するものであって、本発明の技術的思想は、構成部品の材質や、それらの形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。 An embodiment of the present invention will be described with reference to the drawings. In the description of the drawings referred to in the following description, the same or similar parts are denoted by the same or similar reference numerals. However, it should be noted that the drawings are schematic, and the relationship between the thickness and the plane dimension, the ratio of the thickness of each layer, and the like are different from actual ones. Therefore, specific thicknesses and dimensions should be determined in consideration of the following description. In addition, it is needless to say that dimensional relationships and ratios are different between drawings. Further, the embodiments described below exemplify a semiconductor device for embodying the technical idea of the present invention, and the technical idea of the present invention is based on the material of components, their shape, The structure, arrangement, etc. are not specified as follows. The technical idea of the present invention can be variously modified within the technical scope defined by the claims described in the claims.
また、本明細書において説明する半導体装置の導電型は一例であり、以下の説明に用いた導電型の選択に限定される必要はない。また、本明細書及び添付図面においては、n又はpを冠記した層や領域では、それぞれ電子又は正孔が多数キャリアであることを意味する。また、nやpに上付き文字で付す+及び−は、+及び−の付記されていない半導体領域に比してそれぞれ相対的に不純物濃度が高い又は低い半導体領域であることを意味する。また、本明細書において、「上側」「下側」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題であって、例えば、半導体装置の方位を反時計回りに90°変えて観察すれば「上」「下」の称呼は「左」「右」になり、180°変えて観察すれば「上」「下」の称呼の関係は逆になることは勿論である。 Further, the conductivity type of the semiconductor device described in this specification is an example, and there is no need to be limited to the selection of the conductivity type used in the following description. Further, in the present specification and the accompanying drawings, in a layer or a region in which n or p is added, it means that electrons or holes are majority carriers, respectively. In addition, + and-added to n and p in superscript means that the semiconductor region has a relatively higher or lower impurity concentration than a semiconductor region to which + and-are not added. In this specification, the definitions of “upper” and “lower”, such as “upper” and “lower”, are merely expressions in the cross-sectional view illustrated, and for example, the direction of the semiconductor device is counterclockwise. If you observe 90 degrees around, the names of "up" and "down" will be "left" and "right", and if you observe 180 degrees, the relations of "up" and "down" will be reversed. Of course.
(半導体装置の構成)
本発明の実施の形態に係る半導体装置は、図1に示すように、第1導電型(n+型)のドレイン領域1と、ドレイン領域1上に配置されドレイン領域1よりも低不純物濃度のエピタキシャル層からなる第1導電型(n型)のバッファ領域12と、バッファ領域12上に配置されバッファ領域12よりも低不純物濃度のエピタキシャル層からなる第1導電型(n−型)のドリフト領域2とを備えるプレナー型且つ縦型のパワーMOSFETである。ドレイン領域1はn+型の半導体基板から構成されている。
(Structure of semiconductor device)
As shown in FIG. 1, a semiconductor device according to an embodiment of the present invention has a
ドレイン領域1、バッファ領域12及びドリフト領域2は、SiC、窒化ガリウム(GaN)、ダイヤモンド、窒化アルミニウム(AlN)等の、シリコン(Si)より禁制帯幅が広い半導体(ワイドバンドギャップ半導体)材料からなる。室温における3C−SiCの禁制帯幅は2.23eV、4H−SiCの禁制帯幅は3.26eV、6H−SiCの禁制帯幅は3.02eV、GaNの禁制帯幅は3.4eV、ダイヤモンドの禁制帯幅は5.5eV、AlNの禁制帯幅は6.2eVであり、いずれもSiの禁制帯幅1.11eVよりも広い。より好ましくは禁制帯幅が2.0eV以上のワイドバンドギャップ半導体である。LED等では2.5eV以上の禁制帯幅を「ワイドバンドギャップ」として定義しているが、本発明では室温における禁制帯幅2.23eVの3C−SiCが含まれる禁制帯幅の領域が、より好ましいワイドバンドギャップ半導体の定義領域となる。
The
SiCのドリフト領域2の厚さT1は、例えば1200V耐圧素子においては10μm程度であり、高耐圧であるほど厚くする必要がある。SiCのバッファ領域12の厚さT2は、例えば1200V耐圧素子においては10μm〜15μm程度である。バッファ領域12は、縦方向において濃度勾配を有する点が図7に示した従来の縦型のSiC−MOSFETの構成と異なる。バッファ領域12の不純物濃度は、バッファ領域12の下面側(ドレイン領域1側)で相対的に高く、バッファ領域12の上面側(ドリフト領域2側)で相対的に低く規定されている。即ち、バッファ領域12の不純物濃度は、ドレイン領域1側からドリフト領域2側へ向かって徐々に低下する。ここで、バッファ領域12の不純物濃度の3乗根が、バッファ領域12のドレイン領域1に接する下面から、バッファ領域12のドリフト領域2に接する上面への距離に対して略比例して減少するように、バッファ領域12の不純物濃度が規定されている。
The thickness T1 of the
ドリフト領域2の上には、ドリフト領域2と接するように、不純物濃度1×1017〜5×1018cm−3程度の高不純物濃度の第2導電型(p+型)のベース領域4a,4bがストライプ状に互いに分離して設けられている。ベース領域4a,4b上には、エピタキシャル層からなり、ベース領域4a,4bよりも低不純物濃度の第2導電型(p型)のチャネル領域3a,3bが設けられている。チャネル領域3a,3bは、エピタキシャル成長により形成されているため、チャネル領域がイオン注入により形成された構造(所謂DMOS構造)と比較して、イオン注入のダメージによるチャネル移動度の低下が無く、チャネル移動度が高い高性能の構造が得られる。ベース領域4a,4bは、チャネル領域3a,3bとドリフト領域2のpn接合に高い逆バイアスが印加された場合にチャネル領域3a,3bがパンチスルーすることを防止する機能を有する。
On the
チャネル領域3a,3bの上部の一部には、第1導電型(n+型)のソース領域5a,5bが選択的に設けられている。チャネル領域3a,3bの他の一部には、ベース領域4a,4bと接するように、ベース領域4a,4bよりも高不純物濃度の第2導電型(p+型)のベースコンタクト領域6a,6bが選択的に設けられている。
隣り合うソース領域5a,5bに挟まれたチャネル領域3a,3bの間には、ベース領域4a,4bに接するように、第1導電型(n型)の打返し領域2aが設けられている。打返し領域2aは、チャネル領域3a,3bにn型不純物を添加することにより導電性を反転させた(打ち返した)領域であり、チャネル領域3a,3bとドリフト領域2とを接続する機能を有する。
A
隣り合うソース領域5a,5bに挟まれたチャネル領域3a,3b及び打返し領域2aの表面には、シリコン酸化膜(SiO2膜)等のゲート絶縁膜7を介してドープドポリシリコンからなるゲート電極8が配置されている。このような高耐圧素子では15V〜30V程度のゲート電圧で駆動する場合が多く、信頼性を確保する上でゲート絶縁膜7の厚さは通常50nm〜150nm程度である。ソース領域5a,5b及びベースコンタクト領域6a,6b上にはソース電極9が配置されている。ソース電極9とゲート電極8とは層間絶縁膜11により絶縁されている。ドレイン領域1の裏面にはドレイン電極10が配置されている。
A gate made of doped polysilicon is provided on the surfaces of the
ソース領域5a,5b及びベースコンタクト領域6a,6bの上面には、ソース領域5a,5b及びベースコンタクト領域6a,6bにオーミック接触するニッケル(Ni)膜13が配置されていてもよい。更に、Ni膜13と層間絶縁膜11を覆うようにバリアメタルであるチタン(Ti)膜14、窒化チタン(TiN)膜15及びTi膜16が配置されていてもよい。
On the upper surfaces of the
JFET抵抗を低減するために、打返し領域2aとドリフト領域2との間には、ベース領域4a,4bに挟まれるように、ドリフト領域2よりも高不純物濃度の第1導電型(n型)のJFET領域2bが設けられている。なお、JFET領域2bが設けられずに、打返し領域2aがドリフト領域2の表面まで達するように設けられていてもよい。また、キャリアの広がり抵抗を小さくするために、ベース領域4a,4bとドリフト領域2の境界部分に、ドリフト領域2よりも高不純物濃度の第1導電型(n型)の電流拡散層(CSL)が設けられていてもよい。
In order to reduce the JFET resistance, a first conductivity type (n type) having a higher impurity concentration than the
本発明の実施の形態に係る半導体装置において、ソース電極9に対してゲート電極8に閾値以上の電圧を印加すると、ゲート電極8直下のチャネル領域3a,3b表面にn型の反転層が形成される。この状態で、ドレイン電極10にソース電極9よりも高い電圧を印加すると、ドレイン電極10、ドレイン領域1、バッファ領域12、ドリフト領域2、JFET領域2b、打返し領域2a、チャネル領域3aの表面のn型反転層、ソース領域5a、ソース電極9の主電流経路と、ドレイン電極10、ドレイン領域1、バッファ領域12、ドリフト領域2、JFET領域2b、打返し領域2a、チャネル領域3bの表面のn型反転層、ソース領域5b、ソース電極9の主電流経路が形成されて、ドレイン電極10からソース電極9へ電流が流れる。即ち、本発明の実施の形態に係る半導体装置は、ワイドバンドギャップ半導体材料を主電流経路に用いて、ドレイン領域1からバッファ領域12を経由してドリフト領域2に至る経路に主電流経路が含まれる。
In the semiconductor device according to the embodiment of the present invention, when a voltage equal to or higher than the threshold is applied to the
一方、ソース電極9に対してゲート電極8に閾値以下の電圧を印加すると、チャネル領域3a,3bの表面のn型反転層が消滅するため、ドレイン電極10とソース電極9の間には電流が流れない。
On the other hand, when a voltage lower than the threshold value is applied to the
本発明の実施の形態に係る半導体装置によれば、ドレイン領域1側からドリフト領域2側へ向かうにつれて、不純物濃度が徐々に低下する濃度勾配を有するバッファ領域12を設けたことにより、格子定数の違いによる応力を緩和し、格子不整合による応力を低減することができる。したがって、ミスフィット転移等の欠陥の発生を低減することができる。
According to the semiconductor device of the embodiment of the present invention, the
特に、平均原子間距離を一定の割合で変化させることにより、比較的薄いバッファ領域12でも応力を低減させることができる。また、平均原子間距離の変化は不純物原子が結晶中に存在することにより変化するため、一次元方向の不純物の濃度に依存し、不純物濃度の3乗根に略比例する。そこで、ドレイン領域1側からドリフト領域2側までの距離に対して、バッファ領域12の不純物濃度の3乗根が略比例して減少するようにバッファ領域12の不純物濃度を規定する。なお、バッファ領域12の不純物濃度の3乗根のばらつきは、±20%以下に抑えることが好ましく、±10%以下に抑えることがより好ましい。
In particular, by changing the average interatomic distance at a constant rate, the stress can be reduced even in the
また、バッファ領域12の厚さT2に関しては、平均原子間距離による応力緩和の観点からは緩やかに濃度が変化することが望ましい。一方、バッファ領域12が厚くなるとオン抵抗の増加につながるため、むやみにバッファ領域12を厚くすることはできない。バルクの比抵抗は高不純物濃度化による移動度の低下を無視すれば不純物濃度に反比例するため、バッファ領域12の不純物濃度がドリフト領域2の不純物濃度の10倍であればオン抵抗に寄与するのは1/10程度である。したがって、バッファ領域12の上面から、バッファ領域12の不純物濃度がドリフト領域2の不純物濃度の10倍となる深さまでの厚さT3が、ドリフト領域2の全体の厚さT1の20%未満(例えばドリフト領域2の全体の厚さT1が10μmであれば、厚さT3が2μm未満)となるようにバッファ領域12の厚さを調整することにより、オン抵抗への影響を抑制することができる。
Further, regarding the thickness T2 of the
図2(a)に、1200V耐圧の場合に一般的な、ドレイン領域1の不純物濃度を1×1019cm−3、ドリフト領域2の不純物濃度1×1016cm−3、ドリフト領域2の厚さ10μmとした場合の、ドリフト領域2からバッファ領域12における深さと不純物濃度及び不純物濃度の3乗根との関係を示す。この場合のバッファ領域12に起因する、オン抵抗に寄与するドリフト抵抗の増加は約8%となる。
In FIG. 2A, the impurity concentration of the
図2(b)に、3300V耐圧の場合に一般的な、ドリフト領域2の不純物濃度3×1015cm−3、ドリフト領域2の厚さ30μmの場合の、ドリフト領域2からバッファ領域12における深さと不純物濃度及び不純物濃度との3乗根の関係を示す。この場合も、バッファ領域12に起因する、オン抵抗に寄与するドリフトの増加は約8%となる。
FIG. 2B shows the depth from the
実際にはドリフト移動度の濃度依存性により若干オン抵抗の増加は大きくなるが、ドリフト領域2近傍の低不純物濃度のバッファ領域12にも空乏層が広がるため耐圧は増加し、逆に同じ耐圧であればドリフト領域2を薄くできるため、オン抵抗の増加は抑制できる。更に、SiC−MOSFET、特にプレナー型MOSFETでは、チャネル抵抗、JFET抵抗のオン抵抗の寄与が大きいため、オン抵抗の増加は僅かな比率に抑えられる。また、バッファ領域12の濃度勾配はアバランシェ発生時の空間電荷の変化による負性抵抗の発生を防止する効果があるため、アバランシェ耐量の改善の効果も期待できる。
Actually, the on-resistance slightly increases due to the concentration dependency of the drift mobility. However, since the depletion layer also extends to the low impurity
また、高不純物濃度領域ではライフタイムが短くなるため、ボディダイオードが順方向バイアスされた場合に少数キャリアがバッファ領域12内で再結合し、バッファ領域12とドレイン領域1の界面に到達しにくくなる。このため、界面で比較的多いと考えられる積層欠陥成長の元となる転移等での再結合が抑制され、オン抵抗の増加を抑制する効果も期待できる。
In addition, since the lifetime is shortened in the high impurity concentration region, when the body diode is forward-biased, the minority carriers recombine in the
また、ドリフト領域2及びバッファ領域12のいずれか、又はドリフト領域2及びバッファ領域12の両方に、電子線又はプロトン等で積層欠陥成長の元とならない点欠陥(ライフタイムキラー)を導入してもよい。ライフタイムキラーを導入することでライフタイムを短くし、積層欠陥の成長を抑制することができる。
Further, even if a point defect (lifetime killer) that does not cause stacking fault growth due to an electron beam or protons is introduced into either the
(半導体装置の製造方法)
次に、図1、図3(a)〜図6(b)を参照しながら、本発明の実施の形態に係る半導体装置の製造方法の一例を説明する。なお、以下に示す本発明の実施の形態に係る半導体装置の製造方法は一例であって、本発明の実施の形態に係る半導体装置はこれ以外の種々の方法でも製造可能である。
(Method of Manufacturing Semiconductor Device)
Next, an example of a method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIGS. 1 and 3A to 6B. The method of manufacturing a semiconductor device according to the embodiment of the present invention described below is an example, and the semiconductor device according to the embodiment of the present invention can be manufactured by various other methods.
(a)まず、図3(a)に示すように、ワイドバンドギャップ半導体材料からなる半導体基板として、例えば不純物濃度1×1019cm−3程度のn+型のSiC基板をドレイン領域1として用意する。そして、ドレイン領域1上に、ドレイン領域1よりも添加するn型不純物の濃度が変化するように窒素(N2)ガス等のn型不純物元素を含むドーピングガスの流量を調整しながら、n型のバッファ領域12をエピタキシャル成長させる。n型不純物のドーピングにはシラザン類、アンモニア、ヒドラジン、アルキルヒドラジン等の他のドーピングガスを用いてもよい。ここで、バッファ領域12のドレイン領域1と接する下面から上面にかけて(エピタキシャル成長方向に沿って)、バッファ領域12の不純物濃度が徐々に低くなるようにドーピングガスの流量を徐々に減らしてエピタキシャル成長する。
(A) First, as shown in FIG. 3A, as a semiconductor substrate made of a wide band gap semiconductor material, for example, an n + type SiC substrate having an impurity concentration of about 1 × 10 19 cm −3 is prepared as a
(b)次に、バッファ領域12上に、バッファ領域12よりも低不純物濃度となるように、例えば不純物濃度1×1016cm−3程度のn−型のドリフト領域2となるように、更にn型不純物のドーピングガスの流量を減らして、ドリフト領域2をエピタキシャル成長させる。次に、ドリフト領域2上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクに用いて、Al等のp型不純物イオンをドリフト領域2の表面に選択的に多段に注入し、ベース領域4a,4bとなる領域を形成する。残存したフォトレジスト膜は剥離液又はアッシング等で除去する。引き続き、ドリフト領域2上に、図1に示したチャネル領域3a,3bを形成するためのp型の半導体層3をアルミニウム(Al)、ホウ素(B)等のp型不純物を含むドーピングガスを添加してエピタキシャル成長させる(図3(b))。p型ドーピングガスとして例えば、トリメチルアルミニウム(Al(CH3)3)、ジボラン(B2H6)、或いはトリメチルボロン(B(CH3)3)等を用いることができる。このエピタキシャル成長時にベース領域4a,4bが活性化される。
(B) Next, an n − -
(c)次に、半導体層3の上面にフォトレジスト膜を新たに塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、砒素(As)や燐(P)等のn型不純物イオンを、注入飛程が半導体層3の深さを超える程度の加速電圧も含むようにして選択的に多段に注入する。その後の熱処理によって、図4(a)に示すように、半導体層3の上部に打返し領域2aを挟んでチャネル領域3a,3bが定義される。そして、この熱処理によってベース領域4a,4bに挟まれたn型の半導体層3がJFET領域2bとして定義される。
(C) Next, a photoresist film is newly applied on the upper surface of the
(d)次に、打返し領域2a及びチャネル領域3a,3bの上面にフォトレジスト膜を塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、n型不純物を注入飛程がチャネル領域3a,3bの上部に収まるように加速電圧を調整して選択的に多段イオン注入する。残存したフォトレジスト膜をレジスト除去液等により除去する。同様に、打返し領域2a及びチャネル領域3a,3bの上面にフォトレジスト膜を新たに塗布して、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、p型不純物を注入飛程がベース領域4a,4bの上部の範囲まで及ぶ加速電圧を含むように加速電圧を調整して選択的に多段イオン注入する。残存したフォトレジスト膜をレジスト除去液等により除去する。その後の熱処理によって、図4(b)に示すように、チャネル領域3a,3bの上部にn+型のソース領域5a,5bが形成され、チャネル領域3a,3bを貫通してベース領域4a,4bに到達するp+型のベースコンタクト領域6a,6bがそれぞれ形成される。
(D) Next, a photoresist film is applied to the upper surfaces of the hit
(e)次に、表面を熱酸化し、SiO2膜からなるゲート絶縁膜7を形成する。そして、化学気相成長(CVD)法等により、図5(a)に示すように、ゲート絶縁膜7上にn型の不純物を添加したポリシリコン層(ドープドポリシリコン層)8を堆積する。そして、フォトリソグラフィ技術及びドライエッチング等により、図5(b)に示すように、ゲート絶縁膜7及びポリシリコン層8の一部を選択的に除去して、ゲート電極8を形成する。
(E) Next, the surface is thermally oxidized to form a
(f)次に、図6(a)に示すように、CVD法等により、ゲート電極8、ソース領域5a,5b及びベースコンタクト領域6a,6bの上面にリンシリケートグラス(PSG)膜等からなる層間絶縁膜11を堆積する。層間絶縁膜11上にフォトレジスト膜を塗布し、フォトリソグラフィ技術を用いてフォトレジスト膜をパターニングする。パターニングされたフォトレジスト膜をマスクとして用いて、ドライエッチングにより層間絶縁膜11の一部を選択的に除去する。その後、フォトレジスト膜を剥離液又はアッシング等で除去する。この結果、図6(b)に示すように、ゲート電極8を覆うように層間絶縁膜11が形成される。
(F) Next, as shown in FIG. 6A, a phosphor silicate glass (PSG) film or the like is formed on the upper surfaces of the
(g)次に、スパッタ法又は蒸着法等により、図1に示すように、ソース領域5a,5b及びベースコンタクト領域6a,6bの上面にNi膜13を形成しシンタリング熱処理を行う。このシンタリング熱処理により、ソース領域5a,5b及びベースコンタクト領域6a,6bの上面にNi膜13をオーミックコンタクトさせる。更にNi膜13と層間絶縁膜11を覆うようにTi膜14、TiN膜15及びTi膜16を形成し、その後Al等からなるソース電極9を形成してシンタリング熱処理を行う。そして更に、ドレイン領域1の下面にTi,Ni,Al等の積層膜からなるドレイン電極10を形成してシンタリング熱処理を行う。層間絶縁膜11を覆っているTi膜14、TiN膜15及びTi膜16は、バリアメタルであるが、その目的は、Ti膜14,16でAl等からなるソース電極9を介して侵入する水素等によってMOSの動作特性が変動するのを防ぐ為の水素吸蔵であり、TiN膜15はAlとTiの合金化でTiの吸蔵効果を損なわない為である。そして、ドリフト領域2及びバッファ領域12のいずれか、又はドリフト領域2及びバッファ領域12の両方に、表面側又は裏面側からプロトンを照射することにより、キャリアのライフタイムを短縮させる。その後の熱処理によって、プロトンの照射により形成されたエネルギー状態が不安定な結晶欠陥を回復させる。このようにして、本発明の実施の形態に係る半導体装置が完成する。
(G) Next, as shown in FIG. 1, a
本発明の実施の形態に係る半導体装置の製造方法によれば、ドレイン領域1上にエピタキシャル成長方向に沿って不純物濃度が低下するようにn型不純物元素を含むドーピングガスの流量を制御してバッファ領域12を形成することにより、平均原子間距離の違いによる応力を緩和するボディダイオードに電流が流れた際に発生する積層欠陥の起点となる転移等の発生及び積層欠陥の成長を抑制でき、オン抵抗の増大を抑制することができる半導体装置が実現可能となる。
According to the method for manufacturing a semiconductor device according to the embodiment of the present invention, the buffer region is controlled by controlling the flow rate of a doping gas containing an n-type impurity element on
なお、ドレイン電極10を形成した後にプロトンを照射する場合を説明したが、ドレイン電極10を形成する前の段階で電子線を照射してもよい。また、電子線照射後の電子線アニールを行わない場合もある。また、電子線を照射する代わりに、ヘリウム等の荷電粒子線や、中性子線等の非荷電粒子線を照射してもよい。
Although the case where the proton is irradiated after the formation of the
(その他の実施の形態)
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。
(Other embodiments)
As described above, the present invention has been described by the embodiments. However, it should not be understood that the description and drawings forming a part of the present disclosure limit the present invention.
例えば、本発明の実施の形態においては、図1に示したプレナー型且つ縦型のパワーMOSFETの構造を説明したが、図1に示した構造以外の種々の構造にも本発明の半導体装置は適用可能である。更に、酸化膜をゲート絶縁膜とするMOSFETに本発明の半導体装置の適用範囲が限定されるものではなく、酸化膜以外のゲート絶縁膜を用いたMISFETでも構わない。又、本発明の半導体装置はFETに限定されるものでもなく、静電誘導型トランジスタ(SIT)にも適用可能である。 For example, in the embodiment of the present invention, the structure of the planar and vertical power MOSFET shown in FIG. 1 has been described. However, the semiconductor device of the present invention can be applied to various structures other than the structure shown in FIG. Applicable. Further, the application range of the semiconductor device of the present invention is not limited to a MOSFET using an oxide film as a gate insulating film, and a MISFET using a gate insulating film other than an oxide film may be used. Further, the semiconductor device of the present invention is not limited to the FET, but can be applied to an electrostatic induction transistor (SIT).
この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。特許請求の範囲に記載された本発明を逸脱しない範囲で、種々の半導体装置及びその製造方法に適用可能である。 From this disclosure, various alternative embodiments, examples, and operation techniques will be apparent to those skilled in the art. The present invention can be applied to various semiconductor devices and manufacturing methods thereof without departing from the present invention described in the claims.
1,101…半導体基板(ドレイン領域)
2,102…ドリフト領域
2a,102a…打返し領域
2b,102b…JFET領域
3…半導体層
3a,3b,103a,103b…チャネル領域
4a,4b,104a,104b…ベース領域
5a,5b,105a,105b…ソース領域
6a,6b,106a,106b…ベースコンタクト領域
7,107…ゲート絶縁膜
8,108…ゲート電極(ポリシリコン層)
9,109…ソース電極
10,110…ドレイン電極
11,111…層間絶縁膜
12,112…バッファ領域
13…Ni膜
14,16…Ti膜、
15…TiN膜
20a,20b,20c,20d…MOSFET
21a,21b,21c,21d…ダイオード
23…DC電源
24…負荷インダクタンス
1, 101: semiconductor substrate (drain region)
2, 102
9, 109 ...
15 ...
21a, 21b, 21c, 21d ...
Claims (4)
前記半導体材料からなる第1導電型のドレイン領域と、
前記ドレイン領域上に配置され、前記ドレイン領域よりも低不純物濃度の第1導電型のバッファ領域と、
前記バッファ領域上に配置され、前記バッファ領域よりも低不純物濃度の第1導電型のドリフト領域とを備え、
前記ドリフト領域から前記バッファ領域を経由して前記ドレイン領域に至る経路に前記主電流経路が含まれ、前記バッファ領域の不純物濃度の3乗根が前記バッファ領域の下面から上面への距離に対して比例して減少するように、前記バッファ領域の不純物濃度が規定され、
前記バッファ領域の上面から、前記バッファ領域の不純物濃度が前記ドリフト領域の不純物濃度の10倍となる深さまでの厚さが、前記ドリフト領域の厚さの20%未満であることを特徴とする半導体装置。 A semiconductor device using a semiconductor material having a forbidden band wider than silicon for a main current path,
A first conductivity type drain region made of the semiconductor material;
A first conductivity type buffer region disposed on the drain region and having a lower impurity concentration than the drain region;
A first conductivity type drift region having a lower impurity concentration than the buffer region, the drift region being disposed on the buffer region,
The main current path is included in a path from the drift region to the drain region via the buffer region, and the third root of the impurity concentration of the buffer region is smaller than the distance from the lower surface to the upper surface of the buffer region. The impurity concentration of the buffer region is defined so as to decrease in proportion ,
A semiconductor, wherein a thickness from the upper surface of the buffer region to a depth at which the impurity concentration of the buffer region becomes 10 times the impurity concentration of the drift region is less than 20% of the thickness of the drift region. apparatus.
前記バッファ領域上に、前記バッファ領域よりも低不純物濃度で前記半導体材料からなる第1導電型のドリフト領域をエピタキシャル成長させる工程とを含み、
前記バッファ領域のエピタキシャル成長は、前記バッファ領域の不純物濃度の3乗根が前記バッファ領域の下面から上面への距離に対して比例して減少するように、第1導電型の不純物元素を含むドーピングガスの流量を制御し、
前記バッファ領域の上面から、前記バッファ領域の不純物濃度が前記ドリフト領域の不純物濃度の10倍となる深さまでの厚さを、前記ドリフト領域の厚さの20%未満とすることを特徴とする半導体装置の製造方法。 A first conductivity type semiconductor substrate made of a semiconductor material having a wider bandgap than silicon is used as a drain region, and a first conductivity type buffer made of the semiconductor material with a lower impurity concentration than the drain region is formed on the drain region. Epitaxially growing the region;
Epitaxially growing a first conductivity type drift region made of the semiconductor material at a lower impurity concentration than the buffer region on the buffer region,
The epitaxial growth of the buffer region is performed by a doping gas containing an impurity element of the first conductivity type such that the cube root of the impurity concentration of the buffer region decreases in proportion to the distance from the lower surface to the upper surface of the buffer region. to control the flow rate,
A semiconductor, wherein a thickness from the upper surface of the buffer region to a depth at which the impurity concentration of the buffer region becomes 10 times the impurity concentration of the drift region is less than 20% of the thickness of the drift region. Device manufacturing method.
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