JP6655469B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Description

本発明は、ビア電極に電気的に接続された抵抗体膜を備えた半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device having a resistor film electrically connected to a via electrode and a method for manufacturing the same.

特許文献１には、シリコン基板（半導体基板）と、シリコン基板上に配置された層間絶縁膜（絶縁膜）と、層間絶縁膜に埋め込まれた導電性プラグ（ビア電極）と、導電性プラグに電気的に接続されるように層間絶縁膜上に配置された薄膜抵抗体（抵抗体膜）とを備えた半導体装置が開示されている。   Patent Document 1 discloses that a silicon substrate (semiconductor substrate), an interlayer insulating film (insulating film) disposed on the silicon substrate, a conductive plug (via electrode) embedded in the interlayer insulating film, and a conductive plug. A semiconductor device including a thin-film resistor (resistor film) disposed on an interlayer insulating film so as to be electrically connected is disclosed.

特開２００５−２３５９９５号公報JP 2005-235995 A

一般的に、絶縁膜に埋め込まれたビア電極と絶縁膜上に配置された抵抗体膜とが絶縁膜上で電気的に接続される構成では、ビア電極に電気的に接続された抵抗体膜に対して安定したオーミック性が要求される。つまり、抵抗体膜の抵抗値は、ビア電極から供給される電流や電圧の大きさに関わらず変動が少ないことが好ましい。しかし、抵抗体膜が絶縁膜上でビア電極に電気的に接続される構成では、ビア電極と抵抗体膜とのオーミック性が不安定になるという問題がある。   Generally, in a configuration in which a via electrode embedded in an insulating film and a resistor film disposed on the insulating film are electrically connected on the insulating film, the resistor film electrically connected to the via electrode is generally used. Is required to have stable ohmic properties. That is, it is preferable that the resistance value of the resistor film has little fluctuation regardless of the magnitude of the current or voltage supplied from the via electrode. However, in a configuration in which the resistor film is electrically connected to the via electrode on the insulating film, there is a problem that the ohmic property between the via electrode and the resistor film becomes unstable.

本願発明者らは、この問題がビア電極と抵抗体膜との接続部に起因していることを突き止めた。絶縁膜にビア電極が埋め込まれた構成では、その製造過程において、絶縁膜の上面よりも上方に突出した突出部を有するビア電極が形成されることがある。抵抗体膜は、ビア電極の上面、突出部の側壁および絶縁膜の上面を被覆するように、これらに沿って形成される。そのため、抵抗体膜において、突出部の側壁に沿う部分、とりわけビア電極の上面および突出部の側壁によって形成される角部に沿う部分は、薄く形成されるか、または、全く形成されない虞がある。その結果、ビア電極と抵抗体膜との接続部における電気的な接続が不十分となり、ビア電極と抵抗体膜とのオーミック性が不安定となる。   The present inventors have found that this problem is caused by the connection between the via electrode and the resistor film. In a configuration in which a via electrode is embedded in an insulating film, a via electrode having a projecting portion projecting above the upper surface of the insulating film may be formed in the manufacturing process. The resistor film is formed along and covers the upper surface of the via electrode, the side wall of the protrusion, and the upper surface of the insulating film. Therefore, in the resistor film, a portion along the side wall of the protrusion, particularly a portion along the corner formed by the upper surface of the via electrode and the side wall of the protrusion may be formed thin or not formed at all. . As a result, the electrical connection at the connection between the via electrode and the resistor film becomes insufficient, and the ohmic property between the via electrode and the resistor film becomes unstable.

そこで、本発明は、絶縁膜に埋め込まれたビア電極と絶縁膜上に配置された抵抗体膜とが絶縁膜上で電気的に接続される構成において、抵抗体膜の成膜性を向上でき、ビア電極と抵抗体膜とを良好に電気的に接続できる半導体装置およびその製造方法を提供することを目的とする。   Therefore, the present invention can improve the film formability of a resistor film in a configuration in which a via electrode embedded in the insulating film and a resistor film disposed on the insulating film are electrically connected on the insulating film. It is another object of the present invention to provide a semiconductor device capable of satisfactorily electrically connecting a via electrode and a resistor film and a method of manufacturing the same.

本発明の半導体装置は、半導体基板と、前記半導体基板上に配置された絶縁膜と、前記絶縁膜の上面よりも上方に突出した突出部を有しており、前記絶縁膜に埋め込まれたビア電極と、前記ビア電極に電気的に接続されるように前記ビア電極とその周囲とを被覆し、周縁に向かって下り傾斜した傾斜部を含む上面を有する導電性のキャップ層と、前記キャップ層を介して前記ビア電極に電気的に接続されるように、前記絶縁膜の上面および前記キャップ層の上面に沿って配置された抵抗体膜とを含む。   A semiconductor device according to the present invention includes a semiconductor substrate, an insulating film disposed on the semiconductor substrate, and a protrusion protruding above an upper surface of the insulating film, and a via embedded in the insulating film. An electrode, a conductive cap layer that covers the via electrode and the periphery thereof so as to be electrically connected to the via electrode, and has a top surface including an inclined portion inclined downward toward the periphery; and the cap layer. And a resistor film disposed along the upper surface of the insulating film and the upper surface of the cap layer so as to be electrically connected to the via electrode via a via hole.

本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜に導電体を選択的に埋め込むことにより、前記絶縁膜の上面よりも上方に突出した突出部を有するビア電極を形成するビア電極形成工程と、前記ビア電極の突出部を被覆するように前記絶縁膜上に導電材料を堆積した後、当該導電材料を選択的に除去することにより、前記ビア電極に電気的に接続されるように前記ビア電極とその周囲とを被覆し、周縁に向かって下り傾斜した傾斜部を含む上面を有するキャップ層を形成するキャップ層形成工程と、前記キャップ層を介して前記ビア電極に電気的に接続されるように、前記絶縁膜の上面および前記キャップ層の上面に沿う抵抗体膜を形成する抵抗体膜形成工程とを含む。   The method for manufacturing a semiconductor device according to the present invention includes a step of forming an insulating film on a semiconductor substrate, and selectively embedding a conductor in the insulating film to form a projecting portion projecting above an upper surface of the insulating film. A via electrode forming step of forming a via electrode having a via electrode; and depositing a conductive material on the insulating film so as to cover the protrusion of the via electrode, and then selectively removing the conductive material to form the via electrode. A cap layer forming step of forming a cap layer having an upper surface including an inclined portion inclined downward toward the periphery by covering the via electrode and the periphery thereof so as to be electrically connected to the via electrode; and Forming a resistor film along the upper surface of the insulating film and the upper surface of the cap layer so as to be electrically connected to the via electrode.

本発明の半導体装置では、導電性のキャップ層の上面に沿って抵抗体膜を形成できるので、ビア電極の上面と絶縁膜の上面との間に形成された段差部に抵抗体膜が沿って形成されるのを回避できる。これにより、抵抗体膜を良好な成膜性で形成できる。また、これに加えて、キャップ層を介することによって、ビア電極と抵抗体膜とを良好に電気的に接続させることができる。その結果、ビア電極と抵抗体膜とのオーミック性の安定性を向上させることができる。   In the semiconductor device of the present invention, since the resistor film can be formed along the upper surface of the conductive cap layer, the resistor film extends along the step formed between the upper surface of the via electrode and the upper surface of the insulating film. Formation can be avoided. Thereby, the resistor film can be formed with good film forming properties. In addition, via the cap layer, the via electrode and the resistor film can be satisfactorily electrically connected. As a result, the stability of the ohmic contact between the via electrode and the resistor film can be improved.

本発明の半導体装置の製造方法によれば、キャップ層形成工程において、ビア電極とその周囲とを被覆するように導電性のキャップ層が形成される。これにより、抵抗体膜形成工程において、ビア電極の上面と絶縁膜の上面との間に形成された段差部を避けつつ、キャップ層の上面を被覆するように、抵抗体膜を良好な成膜性で形成できる。これに加えて、キャップ層を介することによって、ビア電極と抵抗体膜とを良好に電気的に接続させることができる。その結果、ビア電極と抵抗体膜とのオーミック性の安定性を向上させることができる半導体装置を製造できる。   According to the method of manufacturing a semiconductor device of the present invention, in the cap layer forming step, the conductive cap layer is formed so as to cover the via electrode and its surroundings. Thereby, in the resistor film forming step, the resistor film is formed in a favorable manner so as to cover the upper surface of the cap layer while avoiding a step formed between the upper surface of the via electrode and the upper surface of the insulating film. It can be formed by nature. In addition, via the cap layer, the via electrode and the resistor film can be electrically connected well. As a result, it is possible to manufacture a semiconductor device capable of improving the stability of the ohmic contact between the via electrode and the resistor film.

図１は、本発明の一実施形態に係る半導体装置の模式的な縦断面図である。FIG. 1 is a schematic longitudinal sectional view of a semiconductor device according to one embodiment of the present invention. 図２は、図１に示される破線IIにより囲まれた領域の拡大断面図である。FIG. 2 is an enlarged sectional view of a region surrounded by a broken line II shown in FIG. 図３は、図２に対応する部分の断面図であって、キャップ層の他の形態を示す図である。FIG. 3 is a cross-sectional view of a portion corresponding to FIG. 2 and is a diagram illustrating another embodiment of the cap layer. 図４は、図１に示されるIV-IV線に沿う横断面図である。FIG. 4 is a cross-sectional view along the line IV-IV shown in FIG. 図５は、図４に対応する部分の横断面図であって、抵抗体膜の他の形態の平面形状を示す図である。FIG. 5 is a cross-sectional view of a portion corresponding to FIG. 4 and is a diagram showing a planar shape of another embodiment of the resistor film. 図６は、抵抗体膜の温度特性を説明するためのグラフである。FIG. 6 is a graph for explaining the temperature characteristics of the resistor film. 図７は、参考例に係る半導体装置の部分拡大断面図である。FIG. 7 is a partially enlarged cross-sectional view of a semiconductor device according to a reference example. 図８Ａは、図１に示される半導体装置の製造方法の一工程を示す縦断面図である。FIG. 8A is a longitudinal sectional view showing one step of a method for manufacturing the semiconductor device shown in FIG. 1. 図８Ｂは、図８Ａの次の工程を示す縦断面図である。FIG. 8B is a vertical sectional view showing a step subsequent to FIG. 8A. 図８Ｃは、図８Ｂの次の工程を示す縦断面図である。FIG. 8C is a longitudinal sectional view showing a step subsequent to FIG. 8B. 図８Ｄは、図８Ｃの次の工程を示す縦断面図である。FIG. 8D is a longitudinal sectional view showing a step subsequent to FIG. 8C. 図８Ｅは、図８Ｄの次の工程を示す縦断面図である。FIG. 8E is a longitudinal sectional view showing a step subsequent to FIG. 8D. 図８Ｆは、図８Ｅの次の工程を示す縦断面図である。FIG. 8F is a vertical sectional view showing a step subsequent to FIG. 8E. 図８Ｇは、図８Ｆの次の工程を示す縦断面図である。FIG. 8G is a longitudinal sectional view showing a step subsequent to FIG. 8F. 図８Ｈは、図８Ｇの次の工程を示す縦断面図である。FIG. 8H is a longitudinal sectional view showing a step subsequent to FIG. 8G. 図８Ｉは、図８Ｈの次の工程を示す縦断面図である。FIG. 8I is a longitudinal sectional view showing a step subsequent to FIG. 8H. 図８Ｊは、図８Ｉの次の工程を示す縦断面図である。FIG. 8J is a longitudinal sectional view showing a step subsequent to FIG. 8I. 図８Ｋは、図８Ｊの次の工程を示す縦断面図である。FIG. 8K is a longitudinal sectional view showing a step subsequent to FIG. 8J. 図８Ｌは、図８Ｋの次の工程を示す縦断面図である。FIG. 8L is a vertical sectional view showing a step subsequent to FIG. 8K. 図８Ｍは、図８Ｌの次の工程を示す縦断面図である。FIG. 8M is a longitudinal sectional view showing a step subsequent to FIG. 8L. 図８Ｎは、図８Ｍの次の工程を示す縦断面図である。FIG. 8N is a vertical sectional view showing a step subsequent to FIG. 8M. 図８Ｏは、図８Ｎの次の工程を示す縦断面図である。FIG. 80 is a longitudinal sectional view showing a step subsequent to FIG. 8N. 図９は、変形例に係る半導体装置の模式的な縦断面図である。FIG. 9 is a schematic longitudinal sectional view of a semiconductor device according to a modification.

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な縦断面図である。図２は、図１に示される破線IIにより囲まれた領域の拡大断面図である。
半導体装置１は、半導体基板２と、半導体基板２上に積層された複数の層間絶縁膜４，５，６とを含む。半導体基板２は、たとえば、その表面に能動素子や受動素子等を含む半導体素子３が作り込まれたシリコン基板からなる。複数の層間絶縁膜４，５，６には、半導体基板２の表面側から順に、第１層間絶縁膜４、本発明の絶縁膜の一例としての第２層間絶縁膜５、および、第３層間絶縁膜６が含まれる。第１層間絶縁膜４、第２層間絶縁膜５および第３層間絶縁膜６は、たとえば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）の単層構造からなる。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic longitudinal sectional view of a semiconductor device 1 according to one embodiment of the present invention. FIG. 2 is an enlarged sectional view of a region surrounded by a broken line II shown in FIG.
The semiconductor device 1 includes a semiconductor substrate 2 and a plurality of interlayer insulating films 4, 5, and 6 stacked on the semiconductor substrate 2. The semiconductor substrate 2 is, for example, a silicon substrate having a surface on which a semiconductor element 3 including an active element, a passive element, and the like is formed. The plurality of interlayer insulating films 4, 5, and 6 include, in order from the surface side of the semiconductor substrate 2, a first interlayer insulating film 4, a second interlayer insulating film 5 as an example of the insulating film of the present invention, and a third interlayer insulating film. An insulating film 6 is included. The first interlayer insulating film 4, the second interlayer insulating film 5, and the third interlayer insulating film 6 have a single-layer structure of, for example, silicon oxide (SiO 2 ) or silicon nitride (SiN).

第１層間絶縁膜４上には第１配線層７が形成されており、第２層間絶縁膜５上には第２配線層８が形成されており、第３層間絶縁膜６上には最上配線層としての第３配線層９が形成されている。なお、図示はしないが、半導体基板２の上面には、半導体素子３に電気的に接続される最下配線層が形成されている。第１配線層７、第２配線層８および第３配線層９とは、対応する層間絶縁膜４，５，６上に配置された導電体物によって、当該層間絶縁膜４，５，６の上面に電流経路が形成された層の総称である。   A first wiring layer 7 is formed on the first interlayer insulating film 4, a second wiring layer 8 is formed on the second interlayer insulating film 5, and a first wiring layer 8 is formed on the third interlayer insulating film 6. A third wiring layer 9 as a wiring layer is formed. Although not shown, a lowermost wiring layer electrically connected to the semiconductor element 3 is formed on the upper surface of the semiconductor substrate 2. The first wiring layer 7, the second wiring layer 8, and the third wiring layer 9 are separated from each other by a conductor disposed on the corresponding interlayer insulating films 4, 5, 6. This is a general term for layers having a current path formed on the upper surface.

第１層間絶縁膜４上の第１配線層７は、間隔を空けて第１層間絶縁膜４上に形成された第１実配線１０および第２実配線１１を含む。第１実配線１０および第２実配線１１は、たとえば同一の方向に延びる直線状に形成されている。図１には、これら第１実配線１０および第２実配線１１の直線方向に直交する方向の断面図が示されている。本実施形態では、第２実配線１１における直線方向に直交する方向の幅が、第１実配線１０における直線方向に直交する方向の幅よりも大きくされている。   The first wiring layer 7 on the first interlayer insulating film 4 includes a first real wiring 10 and a second real wiring 11 formed on the first interlayer insulating film 4 at intervals. The first real wiring 10 and the second real wiring 11 are formed, for example, in a straight line extending in the same direction. FIG. 1 is a cross-sectional view of the first real wiring 10 and the second real wiring 11 in a direction orthogonal to the linear direction. In the present embodiment, the width of the second real wiring 11 in the direction orthogonal to the linear direction is set larger than the width of the first real wiring 10 in the direction orthogonal to the linear direction.

第１実配線１０および第２実配線１１は、いずれも複数の導電体層が積層された積層構造を有しており、第１層間絶縁膜４上から順に、下側バリアメタル層１２、アルミニウム（Ａｌ）を含むＡｌ配線層１３および上側バリアメタル層１４を含む。下側バリアメタル層１２は、図２に示されるように、第１層間絶縁膜４側から順にＴｉ層１５およびＴｉＮ層１６を含む積層構造を有している。Ａｌ配線層１３は、たとえばＡｌまたはＡｌＣｕ合金からなる。上側バリアメタル層１４は、図２に示されるように、Ａｌ配線層１３側からこの順に積層されたＴｉ層１７およびＴｉＮ層１８を含む積層構造を有している。   Each of the first real wiring 10 and the second real wiring 11 has a laminated structure in which a plurality of conductor layers are laminated, and the lower barrier metal layer 12 and the aluminum An Al wiring layer 13 containing (Al) and an upper barrier metal layer 14 are included. As shown in FIG. 2, the lower barrier metal layer 12 has a laminated structure including a Ti layer 15 and a TiN layer 16 in order from the first interlayer insulating film 4 side. Al wiring layer 13 is made of, for example, Al or an AlCu alloy. As shown in FIG. 2, the upper barrier metal layer 14 has a laminated structure including a Ti layer 17 and a TiN layer 18 laminated in this order from the Al wiring layer 13 side.

第２層間絶縁膜５は、第１実配線１０および第２実配線１１を被覆するように、第１層間絶縁膜４上に配置されている。第２層間絶縁膜５には、ビア電極１９が埋め込まれている。ビア電極１９には、第１実配線１０に電気的に接続されるように第２層間絶縁膜５に埋め込まれた第１ビア電極２１と、第２実配線１１に電気的に接続されるように第２層間絶縁膜５に埋め込まれた第２ビア電極２２とが含まれる。   The second interlayer insulating film 5 is disposed on the first interlayer insulating film 4 so as to cover the first real wiring 10 and the second real wiring 11. In the second interlayer insulating film 5, a via electrode 19 is buried. The via electrode 19 is electrically connected to a first via electrode 21 embedded in the second interlayer insulating film 5 so as to be electrically connected to the first real wiring 10 and to the second real wiring 11. And a second via electrode 22 embedded in the second interlayer insulating film 5.

第１ビア電極２１および第２ビア電極２２は、いずれも、ビア本体２３と、ビア本体２３と第２層間絶縁膜５との間に介在するバリアメタル層２４とを含む。ビア本体２３は、たとえばタングステン（Ｗ）または銅（Ｃｕ）を含む。バリアメタル層２４は、図２に示されるように、第２層間絶縁膜５側からこの順に積層されたＴｉ層２５およびＴｉＮ層２６を含む積層構造を有している。   Each of the first via electrode 21 and the second via electrode 22 includes a via body 23 and a barrier metal layer 24 interposed between the via body 23 and the second interlayer insulating film 5. The via body 23 includes, for example, tungsten (W) or copper (Cu). As shown in FIG. 2, the barrier metal layer 24 has a laminated structure including a Ti layer 25 and a TiN layer 26 laminated in this order from the second interlayer insulating film 5 side.

図２に示されるように、ビア電極１９は、断面視において、第２層間絶縁膜５側から半導体基板２側に向けて先細りとなるテーパ形状に形成されている。ビア電極１９は、第２層間絶縁膜５内に埋め込まれた埋め込み部２７と、第２層間絶縁膜５の上面５ａよりも上方に突出した突出部２８とを有している。突出部２８は、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に、第２層間絶縁膜５の上面５ａから上方に立ち上がる側壁２８ａを有している。この突出部２８により、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に段差部２９が形成された構成とされている。   As shown in FIG. 2, the via electrode 19 is formed in a tapered shape tapering from the second interlayer insulating film 5 side toward the semiconductor substrate 2 side in a cross-sectional view. The via electrode 19 has a buried portion 27 buried in the second interlayer insulating film 5 and a protruding portion 28 protruding above the upper surface 5 a of the second interlayer insulating film 5. The protrusion 28 has a side wall 28 a rising upward from the upper surface 5 a of the second interlayer insulating film 5 between the upper surface 19 a of the via electrode 19 and the upper surface 5 a of the second interlayer insulating film 5. Due to the protruding portion 28, a step portion 29 is formed between the upper surface 19a of the via electrode 19 and the upper surface 5a of the second interlayer insulating film 5.

第２層間絶縁膜５上の第２配線層８は、ビア電極１９に電気的に接続されるように第２層間絶縁膜５の上面５ａに配置された抵抗体膜３０を含む。図２に示されるように、本実施形態に係る半導体装置１は、ビア電極１９に電気的に接続されるようにビア電極１９とその周囲とを被覆する導電性のキャップ層４４が設けられており、抵抗体膜３０が、キャップ層４４を介してビア電極１９に電気的に接続されるように、第２層間絶縁膜５の上面５ａおよびキャップ層４４の上面４４ａに沿って配置されていることを特徴としている。本実施形態は、このキャップ層４４の上面４４ａに沿って抵抗体膜３０を配置することにより、抵抗体膜３０の成膜性を向上させて、ビア電極１９と抵抗体膜３０とを良好に電気的に接続させるものである。   The second wiring layer 8 on the second interlayer insulating film 5 includes a resistor film 30 disposed on the upper surface 5 a of the second interlayer insulating film 5 so as to be electrically connected to the via electrode 19. As shown in FIG. 2, the semiconductor device 1 according to the present embodiment includes a conductive cap layer 44 that covers the via electrode 19 and the periphery thereof so as to be electrically connected to the via electrode 19. The resistor film 30 is arranged along the upper surface 5 a of the second interlayer insulating film 5 and the upper surface 44 a of the cap layer 44 so that the resistor film 30 is electrically connected to the via electrode 19 via the cap layer 44. It is characterized by: In the present embodiment, by disposing the resistor film 30 along the upper surface 44a of the cap layer 44, the film forming property of the resistor film 30 is improved, and the via electrode 19 and the resistor film 30 can be satisfactorily formed. It is intended to be electrically connected.

図２に示されるように、キャップ層４４は、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に形成された段差部２９を埋めて、ビア電極１９の上面１９ａの全域および突出部２８の側壁２８ａの全域を被覆している。本実施形態では、キャップ層４４の上面４４ａは、ビア電極１９の上面１９ａ上に位置する平坦部４５と、平坦部４５からキャップ層４４の周縁に向かって下り傾斜した傾斜部４６とを含む。   As shown in FIG. 2, the cap layer 44 fills the step 29 formed between the upper surface 19 a of the via electrode 19 and the upper surface 5 a of the second interlayer insulating film 5, and covers the upper surface 19 a of the via electrode 19. The entire area and the entire area of the side wall 28a of the protrusion 28 are covered. In the present embodiment, the upper surface 44 a of the cap layer 44 includes a flat portion 45 located on the upper surface 19 a of the via electrode 19, and an inclined portion 46 inclined downward from the flat portion 45 toward the periphery of the cap layer 44.

キャップ層４４の周縁は、ビア電極１９の周縁よりも外側に位置しており、キャップ層４４の平坦部４５の周縁は、ビア電極１９の周縁とキャップ層４４の周縁との間に位置している。このように、キャップ層４４の上面４４ａが平坦部４５および傾斜部４６を含むことによって、キャップ層４４は、第２層間絶縁膜５の上面５ａから上方に向けて先細りとなるテーパ形状に形成されている。   The periphery of the cap layer 44 is located outside the periphery of the via electrode 19, and the periphery of the flat portion 45 of the cap layer 44 is located between the periphery of the via electrode 19 and the periphery of the cap layer 44. I have. As described above, since the upper surface 44a of the cap layer 44 includes the flat portion 45 and the inclined portion 46, the cap layer 44 is formed in a tapered shape tapering upward from the upper surface 5a of the second interlayer insulating film 5. ing.

第２層間絶縁膜５の上面５ａとキャップ層４４の傾斜部４６とが当該キャップ層４４の外側で成す角度θｃ１は、第２層間絶縁膜５の上面５ａとビア電極１９の突出部２８の側壁２８ａ（側壁２８ａの表面）とが当該ビア電極１９の外側で成す角度θｖ１よりも大きい（角度θｖ１＜角度θｃ１）。また、キャップ層４４の平坦部４５と傾斜部４６とが当該キャップ層４４の内側で成す角度θｃ２は、ビア電極１９の上面１９ａと突出部２８の側壁２８ａ（側壁２８ａの表面）とが当該ビア電極１９の内側で成す角度θｖ２よりも大きい（角度θｖ２＜角度θｃ２）。 The angle θ c1 formed between the upper surface 5a of the second interlayer insulating film 5 and the inclined portion 46 of the cap layer 44 outside the cap layer 44 depends on the angle between the upper surface 5a of the second interlayer insulating film 5 and the protrusion 28 of the via electrode 19. and the side wall 28a (the surface of the side wall 28a) is larger than the angle theta v1 forming outside of the via electrodes 19 (the angle theta v1 <angle theta c1). The angle θ c2 formed by the flat portion 45 and the inclined portion 46 of the cap layer 44 inside the cap layer 44 is such that the upper surface 19a of the via electrode 19 and the side wall 28a of the protruding portion 28 (the surface of the side wall 28a). It is larger than the angle θ v2 formed inside the via electrode 19 (angle θ v2 <angle θ c2 ).

キャップ層４４は、複数の導電体層が積層された積層構造を有しており、ビア電極１９側からこの順に積層された第１導電体層４７および第２導電体層４８とを含む。第１導電体層４７は、ビア電極１９の突出部２８に対してコンフォーマルに形成されている。つまり、第１導電体層４７の上面および下面は、第２層間絶縁膜５の上面５ａ、突出部２８の側壁２８ａおよびビア電極１９の上面１９ａに沿って形成されている。   The cap layer 44 has a laminated structure in which a plurality of conductor layers are laminated, and includes a first conductor layer 47 and a second conductor layer 48 laminated in this order from the via electrode 19 side. The first conductor layer 47 is formed conformally to the protrusion 28 of the via electrode 19. That is, the upper surface and the lower surface of the first conductor layer 47 are formed along the upper surface 5 a of the second interlayer insulating film 5, the side wall 28 a of the protrusion 28, and the upper surface 19 a of the via electrode 19.

一方、第２導電体層４８は、第１導電体層４７に対してコンフォーマルに形成されている。つまり、第２導電体層４８の上面および下面は、第１導電体層４７の上面に沿って形成されている。キャップ層４４の平坦部４５は、第２導電体層４８の上面により形成されており、キャップ層４４の傾斜部４６は、第１導電体層４７の側面および第２導電体層４８の側面により形成されている。この構成において、キャップ層４４の傾斜部４６を形成する第１導電体層４７の側面および第２導電体層４８の側面は、段差なく繋がっている。   On the other hand, the second conductor layer 48 is formed conformally to the first conductor layer 47. That is, the upper and lower surfaces of the second conductor layer 48 are formed along the upper surface of the first conductor layer 47. The flat portion 45 of the cap layer 44 is formed by the upper surface of the second conductor layer 48, and the inclined portion 46 of the cap layer 44 is formed by the side surface of the first conductor layer 47 and the side surface of the second conductor layer 48. Is formed. In this configuration, the side surface of the first conductor layer 47 and the side surface of the second conductor layer 48 forming the inclined portion 46 of the cap layer 44 are connected without any step.

本実施形態では、第１導電体層４７はＴｉ層であり、第２導電体層４８はＴｉＮ層である。なお、キャップ層４４は、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）および導電性が付与されたポリシリコンを含む群から選択される導電体種を含む複数（２以上）の導電体層が積層された積層構造を有していてもよい。   In the present embodiment, the first conductor layer 47 is a Ti layer, and the second conductor layer 48 is a TiN layer. The cap layer 44 includes a group including copper (Cu), tungsten (W), titanium (Ti), titanium nitride (TiN), tantalum (Ta), tantalum nitride (TaN), and polysilicon having conductivity. May have a laminated structure in which a plurality (two or more) of conductor layers including a conductor type selected from the group consisting of:

キャップ層４４は、図２に示される形態に代えて、キャップ層４４の他の形態を示す図３のように、上記群から選択される１つの導電体種を含む導電体層４９からなる単層構造を有していてもよい。また、キャップ層４４の上面４４ａが断面視円弧状に形成されることによって、キャップ層４４が、頂点からキャップ層４４の周縁に向かって下り傾斜した傾斜部４６のみを含む構成とされてもよい。   As shown in FIG. 3 showing another embodiment of the cap layer 44, instead of the embodiment shown in FIG. 2, the cap layer 44 is formed of a single conductor layer 49 including one conductor type selected from the above group. It may have a layered structure. Further, by forming the upper surface 44a of the cap layer 44 in an arc shape in cross section, the cap layer 44 may be configured to include only the inclined portion 46 inclined downward from the vertex toward the periphery of the cap layer 44. .

抵抗体膜３０は、第２層間絶縁膜５の上面５ａ、キャップ層４４の上面４４ａ（傾斜部４６および平坦部４５）に沿って形成されており、キャップ層４４の上面４４ａに配置された第１部分３０ａと、第２層間絶縁膜５の上面５ａに配置された第２部分３０ｂとを含む。抵抗体膜３０は、この第１部分３０ａおよびキャップ層４４を介してビア電極１９と電気的に接続されている。抵抗体膜３０の第１部分３０ａは、一様な厚さで形成されていると共に、抵抗体膜３０の第２部分３０ｂと略同一の厚さで形成されている。つまり、抵抗体膜３０は、第２層間絶縁膜５の上面５ａ上およびキャップ層４４の上面４４ａ上において、一様な厚さで形成されている。   The resistor film 30 is formed along the upper surface 5a of the second interlayer insulating film 5 and the upper surface 44a (the inclined portion 46 and the flat portion 45) of the cap layer 44, and is formed on the upper surface 44a of the cap layer 44. One portion 30a and a second portion 30b disposed on the upper surface 5a of the second interlayer insulating film 5 are included. The resistor film 30 is electrically connected to the via electrode 19 via the first portion 30a and the cap layer 44. The first portion 30a of the resistor film 30 is formed with a uniform thickness, and is formed with substantially the same thickness as the second portion 30b of the resistor film 30. That is, the resistor film 30 is formed with a uniform thickness on the upper surface 5 a of the second interlayer insulating film 5 and on the upper surface 44 a of the cap layer 44.

次に、図４を参照して、ビア電極１９、抵抗体膜３０およびキャップ層４４の平面形状について具体的に説明する。図４は、図１に示されるIV-IV線に沿う横断面図である。
図４に示されるように、本実施形態では、ビア電極１９（第１ビア電極２１および第２ビア電極２２）は、一辺の幅Ｗが、たとえば０．１μｍ以上０．５μｍ以下（本実施形態では０．２２μｍ程度）とされた平面視四角形状に形成されている。キャップ層４４は、平面視四角形状に形成されており、ビア電極１９全域を被覆している。平面視におけるビア電極１９の周縁とキャップ層４４の周縁との間の寸法Ｓは、たとえば０．０５μｍ以上０．５μｍ以下（本実施形態では０．１２μｍ程度）である。なお、平面視円形状のビア電極１９が採用されてもよいし、平面視円形状のキャップ層４４が形成されてもよい。 Next, the planar shapes of the via electrode 19, the resistor film 30, and the cap layer 44 will be specifically described with reference to FIG. FIG. 4 is a cross-sectional view along the line IV-IV shown in FIG.
As shown in FIG. 4, in the present embodiment, the width W of one side of the via electrode 19 (the first via electrode 21 and the second via electrode 22) is, for example, 0.1 μm or more and 0.5 μm or less (this embodiment Is about 0.22 μm). The cap layer 44 is formed in a square shape in plan view, and covers the entire area of the via electrode 19. The dimension S between the periphery of the via electrode 19 and the periphery of the cap layer 44 in a plan view is, for example, not less than 0.05 μm and not more than 0.5 μm (about 0.12 μm in the present embodiment). The via electrode 19 having a circular shape in plan view may be employed, or the cap layer 44 having a circular shape in plan view may be formed.

図４からも理解されるように、抵抗体膜３０の全面積に占める第１部分３０ａの面積の割合は、抵抗体膜３０の全面積に占める前記第２部分３０ｂの面積の割合よりも小さくされている。したがって、抵抗体膜３０の第１部分３０ａによって、ビア電極１９との良好な電気的な接続を図りつつ、抵抗体膜３０の第２部分３０ｂによって、抵抗として機能する領域を良好に確保できる。   As understood from FIG. 4, the ratio of the area of the first portion 30 a to the entire area of the resistor film 30 is smaller than the ratio of the area of the second portion 30 b to the entire area of the resistor film 30. Have been. Therefore, the first portion 30a of the resistor film 30 ensures good electrical connection with the via electrode 19, and the second portion 30b of the resistor film 30 can favorably secure a region functioning as a resistor.

抵抗体膜３０は、第１ビア電極２１および第２ビア電極２２に電気的に接続されるように、第１ビア電極２１および第２ビア電極２２に跨って配置されている。抵抗体膜３０は、第１ビア電極２１および第２ビア電極２２に電気的に接続されるように、第１ビア電極２１と第２ビア電極２２との間の領域に配置された接続領域３３と、接続領域３３から側方に張り出すように接続領域３３と一体的に設けられたトリミング領域３４とを含む。   The resistor film 30 is disposed across the first via electrode 21 and the second via electrode 22 so as to be electrically connected to the first via electrode 21 and the second via electrode 22. The resistor film 30 has a connection region 33 disposed in a region between the first via electrode 21 and the second via electrode 22 so as to be electrically connected to the first via electrode 21 and the second via electrode 22. And a trimming region 34 provided integrally with the connection region 33 so as to project laterally from the connection region 33.

抵抗体膜３０の接続領域３３は、平面視において第１ビア電極２１と第２ビア電極２２との間の領域を直線状に延びる長方形状に形成されている。トリミング領域３４は、その一部が選択的に除去可能とされた領域であり、接続領域３３の長手方向に沿う一辺３３ａからその側方に向けて平面視矩形状に張り出している。トリミング領域３４は、たとえばレーザ照射、ダイシングブレードまたはエッチング（以下、単に「レーザ照射等」という。）によって部分的に除去される。   The connection region 33 of the resistor film 30 is formed in a rectangular shape extending linearly in a region between the first via electrode 21 and the second via electrode 22 in plan view. The trimming area 34 is an area part of which can be selectively removed, and extends in a rectangular shape in a plan view from one side 33 a along the longitudinal direction of the connection area 33 toward the side. The trimming region 34 is partially removed by, for example, laser irradiation, a dicing blade, or etching (hereinafter, simply referred to as “laser irradiation or the like”).

これにより、抵抗体膜３０の抵抗値、延いては第１ビア電極２１および第２ビア電極２２間の抵抗値が所望の値に設定される。トリミング領域３４は、レーザ照射等によって刻設されたトリミング溝３５を選択的に有している。なお、抵抗値の調整が不要とされた場合には、トリミング領域３４は、レーザ照射等によって部分的に切断されないので、トリミング領域３４がトリミング溝３５を有さない構成とされる。   As a result, the resistance value of the resistor film 30, that is, the resistance value between the first via electrode 21 and the second via electrode 22, is set to a desired value. The trimming area 34 selectively has a trimming groove 35 formed by laser irradiation or the like. When the adjustment of the resistance value is unnecessary, the trimming area 34 is not partially cut by laser irradiation or the like, so that the trimming area 34 does not have the trimming groove 35.

なお、抵抗体膜３０は、図４に示される構成に代えて、図５に示されるような構成とされてもよい。図５は、図４に対応する部分の横断面図であって、抵抗体膜３０の他の形態の平面形状を示す図である。
図５に示されるように、抵抗体膜３０は、第１ビア電極２１および第２ビア電極２２に電気的に接続されるように、第１ビア電極２１および第２ビア電極２２に跨って配置されている。抵抗体膜３０は、平面視長方形状に形成されており、抵抗体膜３０における第１ビア電極２１と第２ビア電極２２との間の領域がレーザ照射等によって部分的に除去される構成とされている。図５に示される抵抗体膜３０は、図４に示される抵抗体膜３０と異なり、第１ビア電極２１と第２ビア電極２２とを結ぶ直線を横切るようにトリミング溝３５が刻設される構成とされている。 Note that the resistor film 30 may be configured as shown in FIG. 5 instead of the configuration shown in FIG. FIG. 5 is a cross-sectional view of a portion corresponding to FIG. 4, and is a diagram illustrating a planar shape of another embodiment of the resistor film 30.
As shown in FIG. 5, resistor film 30 is arranged across first via electrode 21 and second via electrode 22 so as to be electrically connected to first via electrode 21 and second via electrode 22. Have been. The resistor film 30 is formed in a rectangular shape in a plan view, and a region between the first via electrode 21 and the second via electrode 22 in the resistor film 30 is partially removed by laser irradiation or the like. Have been. The resistor film 30 shown in FIG. 5 is different from the resistor film 30 shown in FIG. 4 in that a trimming groove 35 is formed so as to cross a straight line connecting the first via electrode 21 and the second via electrode 22. It has a configuration.

抵抗体膜３０は、薄膜抵抗体であり、その厚さは、たとえば０．５ｎｍ以上１００ｎｍ以下である。抵抗体膜３０の材料としては、たとえば、ＣｒＳｉ、ＮｉＣｒ、ＴａＮ、ＴｉＮ等を使用できるが、この実施形態では、ＣｒＳｉ膜が用いられている。抵抗体膜３０の材料としては、導電性が付与されたポリシリコンを使用することも可能であるが、温度の変動および電圧の変動に対して抵抗値が大きく変動するという課題がある。以下、図６を参照して、抵抗体膜３０の温度特性について説明する。   The resistor film 30 is a thin-film resistor, and has a thickness of, for example, 0.5 nm or more and 100 nm or less. As the material of the resistor film 30, for example, CrSi, NiCr, TaN, TiN or the like can be used. In this embodiment, a CrSi film is used. As the material of the resistor film 30, it is possible to use polysilicon provided with conductivity, but there is a problem that the resistance value largely fluctuates in response to temperature fluctuation and voltage fluctuation. Hereinafter, the temperature characteristics of the resistor film 30 will be described with reference to FIG.

図６は、抵抗体膜３０の温度特性を説明するためのグラフである。図６のグラフにおいて、横軸は温度（℃）であり、縦軸は抵抗値（Ω）である。図６には、直線Ｌ１と直線Ｌ２とが示されている。直線Ｌ１は、抵抗体膜３０が、導電性が付与されたポリシリコン膜を含む場合の抵抗値の温度特性を示しており、直線Ｌ２は、抵抗体膜３０が、ＣｒＳｉ膜を含む場合の抵抗値の温度特性を示している。   FIG. 6 is a graph for explaining the temperature characteristics of the resistor film 30. In the graph of FIG. 6, the horizontal axis is temperature (° C.) and the vertical axis is resistance (Ω). FIG. 6 shows a straight line L1 and a straight line L2. A straight line L1 indicates the temperature characteristic of the resistance value when the resistor film 30 includes a polysilicon film provided with conductivity, and a straight line L2 indicates the resistance when the resistor film 30 includes a CrSi film. The temperature characteristic of the value is shown.

直線Ｌ１および直線Ｌ２を参照して、ＣｒＳｉ膜は、導電性が付与されたポリシリコン膜と比較して、温度の変動に対する抵抗値の変動が小さいことが理解される。したがって、ＣｒＳｉ膜であれば、抵抗体膜３０の薄膜化および抵抗体膜３０の面積の低減を良好に図りつつ、抵抗体膜３０の微細化に伴う高抵抗化を良好に図ることが可能となる。なお、抵抗体膜３０の総重量に対するＣｒの含有量は、５重量％以上５０重量％以下であってもよい。また、抵抗体膜３０の抵抗値は、１００Ω／□以上５００００Ω／□以下であってもよい。   Referring to the straight line L1 and the straight line L2, it is understood that the CrSi film has a smaller change in the resistance value with respect to the change in the temperature than the polysilicon film provided with conductivity. Therefore, with the use of the CrSi film, it is possible to satisfactorily increase the resistance accompanying the miniaturization of the resistor film 30 while favorably reducing the thickness of the resistor film 30 and reducing the area of the resistor film 30. Become. The content of Cr with respect to the total weight of the resistor film 30 may be 5% by weight or more and 50% by weight or less. Further, the resistance value of the resistor film 30 may be not less than 100 Ω / □ and not more than 50,000 Ω / □.

このように、本実施形態では、導電性のキャップ層４４の上面４４ａに沿って抵抗体膜３０を形成できるので、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に形成された段差部２９に抵抗体膜３０が沿って形成されるのを回避できる。これにより、抵抗体膜３０を良好な成膜性で形成できる。つまり、抵抗体膜３０を一様な厚さで形成できる。また、これに加えて、キャップ層４４を介することによって、ビア電極１９と抵抗体膜３０とを良好に電気的に接続させることができる。その結果、ビア電極１９と抵抗体膜３０とのオーミック性の安定性を向上させることができる。つまり、ビア電極１９から供給される電流や電圧の大きさに対して、抵抗値の変動の少ない抵抗体膜３０を提供できる。   As described above, in the present embodiment, since the resistor film 30 can be formed along the upper surface 44 a of the conductive cap layer 44, between the upper surface 19 a of the via electrode 19 and the upper surface 5 a of the second interlayer insulating film 5. The formation of the resistor film 30 along the formed step portion 29 can be avoided. Thereby, the resistor film 30 can be formed with good film forming properties. That is, the resistor film 30 can be formed with a uniform thickness. In addition, via the cap layer 44, the via electrode 19 and the resistor film 30 can be electrically connected well. As a result, the ohmic stability between the via electrode 19 and the resistor film 30 can be improved. That is, it is possible to provide the resistor film 30 having a small variation in the resistance value with respect to the magnitude of the current or the voltage supplied from the via electrode 19.

図１および図２を再度参照して、抵抗体膜３０上には、保護膜３６が配置されている。保護膜３６は、抵抗体膜３０の平面形状と整合する平面形状で抵抗体膜３０上に配置されており、抵抗体膜３０の上面に対してコンフォーマルに形成されている。つまり、保護膜３６の上面および下面は、抵抗体膜３０の上面に沿うように形成されている。保護膜３６は、たとえば酸化シリコン（ＳｉＯ２）または窒化シリコン（ＳｉＮ）の単層構造からなる。 Referring to FIGS. 1 and 2 again, protective film 36 is disposed on resistor film 30. The protective film 36 is disposed on the resistor film 30 in a plane shape matching the plane shape of the resistor film 30, and is formed conformally to the upper surface of the resistor film 30. That is, the upper and lower surfaces of the protection film 36 are formed along the upper surface of the resistor film 30. The protective film 36 has a single-layer structure of, for example, silicon oxide (SiO 2 ) or silicon nitride (SiN).

第３層間絶縁膜６は、抵抗体膜３０および保護膜３６を被覆するように、第２層間絶縁膜５上に配置されている。第３層間絶縁膜６上の第３配線層９は、第３層間絶縁膜６上に形成された第３実配線３７を含む。第３実配線３７は、第２実配線１１の直上の領域に配置されており、たとえば第１実配線１０および第２実配線１１と同一の方向に延びる直線状に形成されている。第３実配線３７は、本実施形態では、第３層間絶縁膜６の厚さ方向に第２実配線１１と対向していると共に、第３層間絶縁膜６の厚さ方向に抵抗体膜３０および保護膜３６と対向している。   Third interlayer insulating film 6 is arranged on second interlayer insulating film 5 so as to cover resistor film 30 and protective film 36. The third wiring layer 9 on the third interlayer insulating film 6 includes a third real wiring 37 formed on the third interlayer insulating film 6. The third real wiring 37 is arranged in a region immediately above the second real wiring 11, and is formed, for example, in a straight line extending in the same direction as the first real wiring 10 and the second real wiring 11. In the present embodiment, the third real wiring 37 faces the second real wiring 11 in the thickness direction of the third interlayer insulating film 6 and also has the resistor film 30 in the thickness direction of the third interlayer insulating film 6. And the protective film 36.

第３実配線３７は、第１実配線１０および第２実配線１１と同様に、複数の導電体層が積層された積層構造を有しており、第３層間絶縁膜６上から順に、下側バリアメタル層３８、アルミニウムを含むＡｌ配線層３９および上側バリアメタル層４０を含む。下側バリアメタル層３８は、第３層間絶縁膜６側から順にＴｉ層およびＴｉＮ層を含む積層構造を有している。Ａｌ配線層３９は、たとえばＡｌまたはＡｌＣｕ合金からなる。上側バリアメタル層４０は、Ａｌ配線層３９側からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。   Like the first real wiring 10 and the second real wiring 11, the third real wiring 37 has a laminated structure in which a plurality of conductor layers are stacked, and the third real wiring 37 A side barrier metal layer 38, an Al wiring layer 39 containing aluminum, and an upper barrier metal layer 40 are included. The lower barrier metal layer 38 has a laminated structure including a Ti layer and a TiN layer in order from the third interlayer insulating film 6 side. Al wiring layer 39 is made of, for example, Al or an AlCu alloy. The upper barrier metal layer 40 has a stacked structure including a Ti layer and a TiN layer stacked in this order from the Al wiring layer 39 side.

第３実配線３７は、第３層間絶縁膜６の厚さ方向に第２実配線１１と対向する部分において、第３層間絶縁膜６の表面から第２実配線１１に至るように第３層間絶縁膜６に埋め込まれた第３ビア電極４１を介して第２実配線１１に電気的に接続されている。第３ビア電極４１は、前述のビア電極１９と同様に、タングステンを含むビア本体４２と、ビア本体４２と第２層間絶縁膜５との間およびビア本体４２と第３層間絶縁膜６との間に介在するバリアメタル層４３とを含む。バリアメタル層４３は、第２層間絶縁膜５側および第３層間絶縁膜６側からこの順に積層されたＴｉ層およびＴｉＮ層を含む積層構造を有している。   The third real wiring 37 is formed at a portion facing the second real wiring 11 in the thickness direction of the third interlayer insulating film 6 such that the third real wiring 37 extends from the surface of the third interlayer insulating film 6 to the second real wiring 11. It is electrically connected to the second real wiring 11 via a third via electrode 41 embedded in the insulating film 6. Similarly to the above-described via electrode 19, the third via electrode 41 is formed between the via body 42 containing tungsten and the via body 42 and the second interlayer insulating film 5 and between the via body 42 and the third interlayer insulating film 6. And a barrier metal layer 43 interposed therebetween. The barrier metal layer 43 has a laminated structure including a Ti layer and a TiN layer laminated in this order from the second interlayer insulating film 5 side and the third interlayer insulating film 6 side.

第３層間絶縁膜６上には、第３実配線３７を被覆するように、たとえば窒化シリコン（ＳｉＮ）からなるパッシベーション膜５０が形成されている。パッシベーション膜５０には、第３実配線３７の一部を電極パッド５１として選択的に露出させるパッド開口５２が形成されている。また、パッシベーション膜５０における抵抗体膜３０と対向する領域には、当該パッシベーション膜５０を貫通して第３層間絶縁膜６の一部が掘り下げるように形成されたトリミング開口５３が形成されている。このトリミング開口５３を介して抵抗体膜３０にレーザ照射等が実行されて、抵抗体膜３０にトリミング溝３５が刻設される。   A passivation film 50 made of, for example, silicon nitride (SiN) is formed on third interlayer insulating film 6 so as to cover third actual wiring 37. In the passivation film 50, a pad opening 52 for selectively exposing a part of the third real wiring 37 as an electrode pad 51 is formed. Further, in a region of the passivation film 50 facing the resistor film 30, a trimming opening 53 is formed so as to penetrate the passivation film 50 so that a part of the third interlayer insulating film 6 is dug down. Laser irradiation or the like is performed on the resistor film 30 through the trimming opening 53, and a trimming groove 35 is formed in the resistor film 30.

次に、図７を参照しつつ、本実施形態に係る半導体装置１の効果について説明する。図７は、参考例に係る半導体装置１０１の部分拡大断面図である。なお、図７は、図２に対応する部分の断面図であり、参考例に係る半導体装置１０１は、キャップ層４４を有していない点を除いて、本実施形態に係る半導体装置１と略同様の構成を有している。図７において、図１〜図６に示された構成と同様の構成については同一の参照符号を付して説明を省略する。   Next, the effects of the semiconductor device 1 according to the present embodiment will be described with reference to FIG. FIG. 7 is a partially enlarged cross-sectional view of the semiconductor device 101 according to the reference example. FIG. 7 is a cross-sectional view of a portion corresponding to FIG. It has a similar configuration. 7, the same components as those shown in FIGS. 1 to 6 are denoted by the same reference numerals, and description thereof is omitted.

図７に示されるように、参考例に係る半導体装置１０１は、キャップ層４４を有していない。したがって、抵抗体膜３０は、ビア電極１９の上面１９ａ、突出部２８の側壁２８ａおよび第２層間絶縁膜５の上面５ａを被覆するように、これらに沿って形成されている。そのため、図７に示されるように、抵抗体膜３０における突出部２８の側壁２８ａに沿う部分１０２、とりわけビア電極１９の上面１９ａおよび突出部２８の側壁２８ａによって形成される角部に沿う部分１０３が薄く形成されるか、または、全く形成されない虞がある。その結果、ビア電極１９と抵抗体膜３０との接続部における電気的な接続が不十分となり、ビア電極１９と抵抗体膜３０とのオーミック性が不安定となる。   As shown in FIG. 7, the semiconductor device 101 according to the reference example does not have the cap layer 44. Therefore, the resistor film 30 is formed along the upper surface 19 a of the via electrode 19, the side wall 28 a of the protrusion 28, and the upper surface 5 a of the second interlayer insulating film 5 so as to cover them. Therefore, as shown in FIG. 7, a portion 102 along the side wall 28 a of the protrusion 28 in the resistor film 30, particularly, a portion 103 along the corner formed by the upper surface 19 a of the via electrode 19 and the side wall 28 a of the protrusion 28. May be formed thinly or not at all. As a result, the electrical connection at the connection portion between the via electrode 19 and the resistor film 30 becomes insufficient, and the ohmic property between the via electrode 19 and the resistor film 30 becomes unstable.

これに対して、本実施形態に係る半導体装置１では、図２に示されるように、第２層間絶縁膜５の上面５ａにビア電極１９およびその周辺を被覆するキャップ層４４が配置されており、このキャップ層４４の上面４４ａに沿って抵抗体膜３０が配置されている。このキャップ層４４により、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に形成された段差部２９に抵抗体膜３０が沿って形成されるのを回避できる。   On the other hand, in the semiconductor device 1 according to the present embodiment, as shown in FIG. 2, the via electrode 19 and the cap layer 44 covering the periphery thereof are arranged on the upper surface 5a of the second interlayer insulating film 5. The resistor film 30 is arranged along the upper surface 44a of the cap layer 44. The cap layer 44 can prevent the resistor film 30 from being formed along the step 29 formed between the upper surface 19a of the via electrode 19 and the upper surface 5a of the second interlayer insulating film 5.

これにより、抵抗体膜３０の成膜性を向上させることができると共に、抵抗体膜３０を第２層間絶縁膜５の上面５ａおよびキャップ層４４を被覆するように一様な厚さで形成できる。これに加えて、キャップ層４４を介することによって、ビア電極１９と抵抗体膜３０とを良好に電気的に接続させることができる。その結果、ビア電極１９と抵抗体膜３０とのオーミック性の安定性を良好に向上させることができる。   Thereby, the film forming property of the resistor film 30 can be improved, and the resistor film 30 can be formed with a uniform thickness so as to cover the upper surface 5 a of the second interlayer insulating film 5 and the cap layer 44. . In addition, via the cap layer 44, the via electrode 19 and the resistor film 30 can be electrically connected well. As a result, the ohmic stability between the via electrode 19 and the resistor film 30 can be improved satisfactorily.

特に、本実施形態では、第２層間絶縁膜５の上面５ａとキャップ層４４の傾斜部４６とが当該キャップ層４４の外側で成す角度θｃ１が、第２層間絶縁膜５の上面５ａとビア電極１９の突出部２８の側壁２８ａとが当該ビア電極１９の外側で成す角度θｖ１よりも大きい（角度θｖ１＜角度θｃ１）。また、キャップ層４４の平坦部４５と傾斜部４６とが当該キャップ層４４の内側で成す角度θｃ２が、ビア電極１９の上面１９ａと突出部２８の側壁２８ａとが当該ビア電極１９の内側で成す角度θｖ２よりも大きい（角度θｖ２＜角度θｃ２）。また、本実施形態では、キャップ層４４が、第１導電体層４７および第２導電体層４８を含む積層構造を有していながらも、第１導電体層４７の側面および第２導電体層４８の側面が、段差なく連なっている。これらの構成は、抵抗体膜３０を一様な厚さで形成する上で有効である。 In particular, in the present embodiment, the angle θ c1 formed between the upper surface 5a of the second interlayer insulating film 5 and the inclined portion 46 of the cap layer 44 outside the cap layer 44 is different from the upper surface 5a of the second interlayer insulating film 5 and the via hole. The angle θ v1 formed between the side wall 28 a of the protrusion 28 of the electrode 19 and the outside of the via electrode 19 is larger (angle θ v1 <angle θ c1 ). The angle θ c2 formed between the flat portion 45 and the inclined portion 46 of the cap layer 44 inside the cap layer 44 is such that the upper surface 19a of the via electrode 19 and the side wall 28a of the protruding portion 28 are inside the via electrode 19. Greater than the angle θ v2 formed (angle θ v2 <angle θ c2 ). Further, in the present embodiment, although the cap layer 44 has a laminated structure including the first conductor layer 47 and the second conductor layer 48, the side surface of the first conductor layer 47 and the second conductor layer Forty-eight sides are connected without a step. These configurations are effective in forming the resistor film 30 with a uniform thickness.

次に、図８Ａ〜図８Ｏを参照して、半導体装置１の製造方法の一例について説明する。図８Ａ〜図８Ｏは、図１に示される半導体装置１の製造方法の一工程を示す縦断面図である。
半導体装置１を製造するに当たり、まず、図８Ａに示されるように、その表面に半導体素子３が形成された半導体基板２が準備される。次に、たとえばＣＶＤ（Chemical Vapor Deposition:化学気相成長）法により、絶縁材料（たとえば酸化シリコン）が半導体基板２上に堆積されて第１層間絶縁膜４が形成される。 Next, an example of a method for manufacturing the semiconductor device 1 will be described with reference to FIGS. 8A to 8O are longitudinal sectional views showing one step of a method for manufacturing the semiconductor device 1 shown in FIG.
In manufacturing the semiconductor device 1, first, as shown in FIG. 8A, a semiconductor substrate 2 having a surface on which a semiconductor element 3 is formed is prepared. Next, an insulating material (for example, silicon oxide) is deposited on semiconductor substrate 2 by, for example, a CVD (Chemical Vapor Deposition) method to form first interlayer insulating film 4.

次に、第１層間絶縁膜４上に、たとえばスパッタ法により、下側バリアメタル層１２、Ａｌ配線層１３および上側バリアメタル層１４が順に成膜される。下側バリアメタル層１２は、スパッタ法により、第１層間絶縁膜４側からＴｉ層１５およびＴｉＮ層１６（図２参照）をこの順に成膜することにより形成される。Ａｌ配線層１３は、スパッタ法により、ＡｌＣｕ合金を下側バリアメタル層１２上に成膜することにより形成される。上側バリアメタル層１４は、スパッタ法により、Ａｌ配線層１３側からＴｉ層１７およびＴｉＮ層１８（図２参照）をこの順に成膜することにより形成される。   Next, a lower barrier metal layer 12, an Al wiring layer 13, and an upper barrier metal layer 14 are sequentially formed on the first interlayer insulating film 4 by, for example, a sputtering method. The lower barrier metal layer 12 is formed by forming a Ti layer 15 and a TiN layer 16 (see FIG. 2) in this order from the first interlayer insulating film 4 side by a sputtering method. The Al wiring layer 13 is formed by forming an AlCu alloy on the lower barrier metal layer 12 by a sputtering method. The upper barrier metal layer 14 is formed by forming a Ti layer 17 and a TiN layer 18 (see FIG. 2) in this order from the Al wiring layer 13 side by a sputtering method.

次に、図８Ｂに示されるように、第１実配線１０および第２実配線１１を形成すべき領域を被覆するレジストマスク６０が上側バリアメタル層１４上に配置される。そして、当該レジストマスク６０を介するドライエッチング（たとえばＲＩＥ(Reactive Ion Etching：反応性イオンエッチング)法）により、下側バリアメタル層１２、Ａｌ配線層１３および上側バリアメタル層１４の不要な部分が除去される。これにより、図８Ｃに示されるように、第１実配線１０および第２実配線１１が第１層間絶縁膜４上に形成される。   Next, as shown in FIG. 8B, a resist mask 60 covering a region where the first real wiring 10 and the second real wiring 11 are to be formed is arranged on the upper barrier metal layer 14. Then, unnecessary portions of the lower barrier metal layer 12, the Al wiring layer 13, and the upper barrier metal layer 14 are removed by dry etching (eg, RIE (Reactive Ion Etching) method) through the resist mask 60. Is done. Thereby, as shown in FIG. 8C, the first real wiring 10 and the second real wiring 11 are formed on the first interlayer insulating film 4.

次に、図８Ｄに示されるように、たとえばＣＶＤ法により、第１実配線１０および第２実配線１１を被覆するように、絶縁材料（たとえば酸化シリコン）が第１層間絶縁膜４上に堆積されて第２層間絶縁膜５が形成される。
次に、たとえばレジストマスク（図示せず）を介するドライエッチング（ＲＩＥ法）により、第１実配線１０および第２実配線１１を選択的に露出させるビアホール６１が第２層間絶縁膜５に形成される。 Next, as shown in FIG. 8D, an insulating material (for example, silicon oxide) is deposited on first interlayer insulating film 4 by, for example, a CVD method so as to cover first real wiring 10 and second real wiring 11. Thus, a second interlayer insulating film 5 is formed.
Next, via holes 61 for selectively exposing first real wiring 10 and second real wiring 11 are formed in second interlayer insulating film 5 by, for example, dry etching (RIE method) through a resist mask (not shown). You.

次に、たとえばスパッタ法により、第２層間絶縁膜５の上面５ａ、ビアホール６１の内壁面、ビアホール６１から露出する第１実配線１０の露出面およびビアホール６１から露出する第２実配線１１の露出面に沿ってバリアメタル層２４が形成される。バリアメタル層２４は、スパッタ法により、第２層間絶縁膜５側からＴｉ層２５およびＴｉＮ層２６（図２参照）をこの順に成膜することにより形成される。   Next, the upper surface 5a of the second interlayer insulating film 5, the inner wall surface of the via hole 61, the exposed surface of the first real wiring 10 exposed from the via hole 61, and the exposure of the second real wiring 11 exposed from the via hole 61 are formed by, for example, sputtering. A barrier metal layer 24 is formed along the surface. The barrier metal layer 24 is formed by forming a Ti layer 25 and a TiN layer 26 (see FIG. 2) in this order from the second interlayer insulating film 5 side by a sputtering method.

次に、たとえばスパッタ法またはＣＶＤ法によって、ビアホール６１を埋めて第２層間絶縁膜５を被覆するように導電体（たとえばタングステン）が第２層間絶縁膜５上に堆積されて、導電体膜６２が形成される。
次に、図８Ｅに示されるように、たとえば研磨剤（砥粒）を用いたＣＭＰ（Chemical Mechanical Polishing:化学機械研磨）法により、第２層間絶縁膜５上に形成された導電体膜６２およびバリアメタル層２４が、第２層間絶縁膜５の上面５ａが露出するまで研磨されて除去される。これにより、ビアホール６１に埋め込まれた導電体膜６２がビア本体２３となり、ビア本体２３およびバリアメタル層２４を含むビア電極１９（第１ビア電極２１および第２ビア電極２２）が形成される。 Next, a conductor (for example, tungsten) is deposited on second interlayer insulating film 5 so as to cover via hole 61 and cover second interlayer insulating film 5 by, for example, a sputtering method or a CVD method. Is formed.
Next, as shown in FIG. 8E, the conductor film 62 formed on the second interlayer insulating film 5 by a CMP (Chemical Mechanical Polishing) method using an abrasive (abrasive), for example, The barrier metal layer 24 is polished and removed until the upper surface 5a of the second interlayer insulating film 5 is exposed. Thus, the conductive film 62 embedded in the via hole 61 becomes the via body 23, and the via electrode 19 (the first via electrode 21 and the second via electrode 22) including the via body 23 and the barrier metal layer 24 is formed.

次に、図８Ｆに示されるように、たとえば薬液を用いた洗浄により、第２層間絶縁膜５上に残存する研磨剤（砥粒）が除去される。この工程では、研磨剤（砥粒）と共に第２層間絶縁膜５の上面５ａの一部が薬液によって除去される。これにより、第２層間絶縁膜５に埋め込まれた埋め込み部２７と、当該第２層間絶縁膜５の上面５ａよりも上方に突出した突出部２８とを有するビア電極１９が形成される。   Next, as shown in FIG. 8F, the polishing agent (abrasive) remaining on second interlayer insulating film 5 is removed by, for example, cleaning using a chemical solution. In this step, a part of the upper surface 5a of the second interlayer insulating film 5 together with the abrasive (abrasive grains) is removed by a chemical. As a result, a via electrode 19 having a buried portion 27 buried in the second interlayer insulating film 5 and a projecting portion 28 projecting above the upper surface 5a of the second interlayer insulating film 5 is formed.

次に、図８Ｇに示されるように、たとえばスパッタ法またはＣＶＤ法により、ビア電極１９を被覆するようにキャップ層４４となる導電材料が第２層間絶縁膜５上に堆積されて、導電体層６６が形成される。
より具体的には、本実施形態では、たとえばスパッタ法またはＣＶＤ法により、第１導電材料（たとえばＴｉ）が第２層間絶縁膜５上に堆積されて、第１導電体層６７が形成される。第１導電体層６７は、第２層間絶縁膜５の上面５ａ、ビア電極１９の上面１９ａおよび突出部２８の側壁２８ａに対してコンフォーマルに形成される。次に、たとえばスパッタ法またはＣＶＤ法により、第２導電材料（たとえばＴｉＮ）が第１導電体層６７上に堆積されて、第２導電体層６８が形成される。第２導電体層６８は、第１導電体層６７の上面に対してコンフォーマルに形成される。これにより、第１導電体層６７および第２導電体層６８を含む導電体層６６が形成される。なお、この工程において、一つの導電材料が第２層間絶縁膜５上に堆積され、単層構造からなる導電体層６６が形成されてもよい。単層構造からなる導電体層６６によれば、後の工程において単層構造のキャップ層４４が形成される。 Next, as shown in FIG. 8G, a conductive material serving as a cap layer 44 is deposited on the second interlayer insulating film 5 so as to cover the via electrode 19 by, for example, a sputtering method or a CVD method. 66 are formed.
More specifically, in the present embodiment, a first conductive material (for example, Ti) is deposited on second interlayer insulating film 5 by, for example, a sputtering method or a CVD method to form first conductive layer 67. . The first conductor layer 67 is conformally formed on the upper surface 5 a of the second interlayer insulating film 5, the upper surface 19 a of the via electrode 19, and the side wall 28 a of the protrusion 28. Next, a second conductive material (for example, TiN) is deposited on first conductive layer 67 by, for example, a sputtering method or a CVD method, and second conductive layer 68 is formed. The second conductor layer 68 is formed conformally to the upper surface of the first conductor layer 67. Thus, a conductor layer 66 including the first conductor layer 67 and the second conductor layer 68 is formed. In this step, one conductive material may be deposited on the second interlayer insulating film 5 to form the conductor layer 66 having a single-layer structure. According to the conductor layer 66 having a single-layer structure, the cap layer 44 having a single-layer structure is formed in a later step.

次に、図８Ｈに示されるように、たとえばキャップ層４４を形成すべき領域を被覆するレジストマスク６９が導電体層６６上に形成される。次に、たとえばレジストマスク６９を介するドライエッチング（ＲＩＥ法）により、第１導電体層６７および第２導電体層６８の不要な部分が除去される。これにより、図８Ｉに示されるように、ビア電極１９の上面１９ａ上に位置する平坦部４５と、平坦部４５からキャップ層４４の周縁に向かって下り傾斜した傾斜部４６とを含む上面４４ａを有するキャップ層４４が形成される。   Next, as shown in FIG. 8H, a resist mask 69 covering, for example, a region where the cap layer 44 is to be formed is formed on the conductor layer 66. Next, unnecessary portions of the first conductor layer 67 and the second conductor layer 68 are removed by, for example, dry etching (RIE method) through a resist mask 69. Thus, as shown in FIG. 8I, the upper surface 44a including the flat portion 45 located on the upper surface 19a of the via electrode 19 and the inclined portion 46 inclined downward from the flat portion 45 toward the periphery of the cap layer 44. Is formed.

次に、図８Ｊに示されるように、たとえばスパッタ法により、第２層間絶縁膜５の上面５ａおよびキャップ層４４の上面４４ａを被覆するように、抵抗体膜３０の材料（本実施形態ではＣｒＳｉ）が第２層間絶縁膜５上に堆積される。これにより、ＣｒＳｉ膜からなる抵抗体膜３０が形成される。
次に、図８Ｋに示されるように、たとえばスパッタ法またはＣＶＤ法により、抵抗体膜３０の全域を被覆するように絶縁材料（たとえば酸化シリコンまたは窒化シリコン）が抵抗体膜３０上に堆積される。これにより、抵抗体膜３０を保護するための保護膜３６が形成される。次に、図８Ｌに示されるように、抵抗体膜３０を形成すべき領域を選択的に被覆するレジストマスク６４が保護膜３６上に形成される。次に、当該レジストマスク６４を介するドライエッチング（たとえばＲＩＥ法）により、保護膜３６および抵抗体膜３０の不要な部分が除去される。 Next, as shown in FIG. 8J, the material of the resistor film 30 (CrSi in this embodiment) is coated by, for example, sputtering so that the upper surface 5a of the second interlayer insulating film 5 and the upper surface 44a of the cap layer 44 are covered. ) Is deposited on the second interlayer insulating film 5. Thereby, the resistor film 30 made of the CrSi film is formed.
Next, as shown in FIG. 8K, an insulating material (for example, silicon oxide or silicon nitride) is deposited on the resistor film 30 by, for example, a sputtering method or a CVD method so as to cover the entire area of the resistor film 30. . Thus, a protection film 36 for protecting the resistor film 30 is formed. Next, as shown in FIG. 8L, a resist mask 64 for selectively covering a region where the resistor film 30 is to be formed is formed on the protective film 36. Next, unnecessary portions of the protective film 36 and the resistor film 30 are removed by dry etching (for example, RIE method) through the resist mask 64.

これにより、図８Ｍに示されるように、ビア電極１９（第１ビア電極２１および第２ビア電極２２）に電気的に接続される所定パターン（図４も併せて参照）の抵抗体膜３０と、当該抵抗体膜３０を被覆する保護膜３６とが同時に形成される。
次に、図８Ｎに示されるように、たとえばＣＶＤ法により、抵抗体膜３０および保護膜３６を被覆するように、絶縁材料（たとえば酸化シリコン）が第２層間絶縁膜５上に堆積されて第３層間絶縁膜６が形成される。次に、たとえばレジストマスク（図示せず）を介するドライエッチング（ＲＩＥ法）により、第３層間絶縁膜６の表面から第２実配線１１に至るビアホール６５が形成される。 As a result, as shown in FIG. 8M, the resistor film 30 having a predetermined pattern (also see FIG. 4) electrically connected to the via electrode 19 (the first via electrode 21 and the second via electrode 22). Then, a protective film 36 covering the resistor film 30 is formed at the same time.
Next, as shown in FIG. 8N, an insulating material (for example, silicon oxide) is deposited on the second interlayer insulating film 5 so as to cover the resistor film 30 and the protective film 36 by, for example, the CVD method. A three-layer insulating film 6 is formed. Next, via holes 65 from the surface of third interlayer insulating film 6 to second actual wiring 11 are formed by, for example, dry etching (RIE method) through a resist mask (not shown).

次に、たとえばスパッタ法により、第３層間絶縁膜６の上面、ビアホール６５の内壁面、ビアホール６５から露出する第２実配線１１の露出面に沿ってバリアメタル層４３が形成される。バリアメタル層４３は、スパッタ法により、第３層間絶縁膜６側からＴｉ層およびＴｉＮ層をこの順に成膜することにより形成される。
次に、たとえばＣＶＤ法によって、ビアホール６５を埋めて第３層間絶縁膜６を被覆するように導電体（たとえばタングステン）が第３層間絶縁膜６上に堆積されて、導電体膜（図示せず）が形成される。次に、図８Ｅと同様に、たとえば研磨剤（砥粒）を用いたＣＭＰ法により、第３層間絶縁膜６上に形成された導電体膜およびバリアメタル層４３が、第３層間絶縁膜６の上面が露出するまで研磨されて除去される。 Next, the barrier metal layer 43 is formed along the upper surface of the third interlayer insulating film 6, the inner wall surface of the via hole 65, and the exposed surface of the second real wiring 11 exposed from the via hole 65 by, for example, a sputtering method. The barrier metal layer 43 is formed by forming a Ti layer and a TiN layer in this order from the third interlayer insulating film 6 side by a sputtering method.
Next, a conductor (for example, tungsten) is deposited on third interlayer insulating film 6 so as to cover via hole 65 and cover third interlayer insulating film 6 by, for example, a CVD method, and a conductor film (not shown) is formed. ) Is formed. Next, similarly to FIG. 8E, the conductor film and the barrier metal layer 43 formed on the third interlayer insulating film 6 are changed to the third interlayer insulating film 6 by, for example, a CMP method using an abrasive (abrasive grains). Is polished and removed until the top surface is exposed.

これにより、ビアホール６５に埋め込まれた導電体膜がビア本体４２となり、ビア本体４２およびバリアメタル層４３を含む第３ビア電極４１が形成される。この工程の後、図９Ｆと同様に、たとえば薬液を用いた洗浄により、第３層間絶縁膜６上に残存する研磨剤（砥粒）が除去されてもよい。
次に、図８Ｏに示されるように、第３層間絶縁膜６上に、たとえばスパッタ法により、下側バリアメタル層３８、Ａｌ配線層３９および上側バリアメタル層４０が順に成膜される。下側バリアメタル層３８は、スパッタ法により、第３層間絶縁膜６側からＴｉ層およびＴｉＮ層をこの順に成膜することにより形成される。Ａｌ配線層３９は、スパッタ法により、ＡｌＣｕ合金を下側バリアメタル層３８上に成膜することにより形成される。上側バリアメタル層４０は、スパッタ法により、Ａｌ配線層３９側からＴｉ層およびＴｉＮ層をこの順に成膜することにより形成される。 Thus, the conductor film embedded in the via hole 65 becomes the via body 42, and the third via electrode 41 including the via body 42 and the barrier metal layer 43 is formed. After this step, the abrasive (abrasive grains) remaining on third interlayer insulating film 6 may be removed by, for example, cleaning using a chemical solution, as in FIG. 9F.
Next, as shown in FIG. 8O, a lower barrier metal layer 38, an Al wiring layer 39, and an upper barrier metal layer 40 are sequentially formed on the third interlayer insulating film 6 by, for example, a sputtering method. The lower barrier metal layer 38 is formed by forming a Ti layer and a TiN layer in this order from the third interlayer insulating film 6 side by a sputtering method. The Al wiring layer 39 is formed by forming an AlCu alloy on the lower barrier metal layer 38 by a sputtering method. The upper barrier metal layer 40 is formed by forming a Ti layer and a TiN layer in this order from the Al wiring layer 39 side by a sputtering method.

次に、第３実配線３７を形成すべき領域に選択的に開口を有するレジストマスク（図示せず）が上側バリアメタル層４０上に配置される。そして、当該レジストマスクを介するドライエッチング（たとえばＲＩＥ法）により、下側バリアメタル層３８、Ａｌ配線層３９および上側バリアメタル層４０の不要な部分が除去される。これにより、第３層間絶縁膜６上に第３実配線３７が形成される。   Next, a resist mask (not shown) having an opening selectively in a region where third real wiring 37 is to be formed is arranged on upper barrier metal layer 40. Then, unnecessary portions of the lower barrier metal layer 38, the Al wiring layer 39, and the upper barrier metal layer 40 are removed by dry etching (for example, RIE method) through the resist mask. Thus, the third real wiring 37 is formed on the third interlayer insulating film 6.

次に、たとえばＣＶＤ法により、第３実配線３７を被覆するように、絶縁材料（たとえば窒化シリコン）が第３層間絶縁膜６上に堆積されてパッシベーション膜５０が形成される。次に、パッド開口５２およびトリミング開口５３を形成すべき領域に選択的に開口を有するレジストマスク（図示せず）がパッシベーション膜５０上に形成される。次に、当該レジストマスクを介するドライエッチング（たとえばＲＩＥ法）により、パッド開口５２およびトリミング開口５３が同時に形成される。   Next, an insulating material (for example, silicon nitride) is deposited on third interlayer insulating film 6 so as to cover third actual wiring 37 by, for example, a CVD method, and passivation film 50 is formed. Next, a resist mask (not shown) having openings selectively in regions where pad openings 52 and trimming openings 53 are to be formed is formed on passivation film 50. Next, the pad opening 52 and the trimming opening 53 are simultaneously formed by dry etching (for example, RIE method) through the resist mask.

その後、トリミング開口５３を介したレーザ照射等によって、抵抗体膜３０にトリミング溝３５（図４および図５も併せて参照）が選択的に刻設されて、抵抗体膜３０の抵抗値が所望の値に合わせ込まれる。以上の工程を経て、半導体装置１が製造される。
以上のように、本実施形態の半導体装置１の製造方法によれば、キャップ層形成工程（図８Ｇ〜図８Ｉ参照）において、ビア電極１９とその周囲とを被覆するように導電性のキャップ層４４が形成される。これにより、抵抗体膜形成工程（図８Ｊ参照）において、ビア電極１９の上面１９ａと第２層間絶縁膜５の上面５ａとの間に形成された段差部２９を避けつつ、キャップ層４４の上面４４ａを被覆するように、抵抗体膜３０を良好な成膜性で形成できる。 Thereafter, a trimming groove 35 (see also FIGS. 4 and 5) is selectively engraved in the resistor film 30 by laser irradiation or the like through the trimming opening 53, and the resistance value of the resistor film 30 is set to a desired value. Is adjusted to the value of Through the above steps, the semiconductor device 1 is manufactured.
As described above, according to the method for manufacturing the semiconductor device 1 of the present embodiment, in the cap layer forming step (see FIGS. 8G to 8I), the conductive cap layer is formed so as to cover the via electrode 19 and the periphery thereof. 44 are formed. Thus, in the resistor film forming step (see FIG. 8J), the upper surface of the cap layer 44 is avoided while the step 29 formed between the upper surface 19a of the via electrode 19 and the upper surface 5a of the second interlayer insulating film 5 is avoided. The resistor film 30 can be formed with good film-forming properties so as to cover 44a.

つまり、抵抗体膜３０を一様な厚さで、第２層間絶縁膜５の上面５ａおよびキャップ層４４の上面４４ａを被覆するように形成できる。これに加えて、キャップ層４４を介することによって、ビア電極１９と抵抗体膜３０とを良好に電気的に接続させることができる。その結果、ビア電極１９と抵抗体膜３０とのオーミック性の安定性を向上させることができる半導体装置１を製造できる。   That is, the resistor film 30 can be formed with a uniform thickness so as to cover the upper surface 5a of the second interlayer insulating film 5 and the upper surface 44a of the cap layer 44. In addition, via the cap layer 44, the via electrode 19 and the resistor film 30 can be electrically connected well. As a result, the semiconductor device 1 that can improve the stability of the ohmic property between the via electrode 19 and the resistor film 30 can be manufactured.

以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
たとえば、前述の実施形態では、抵抗体膜３０が、第２層間絶縁膜５に形成された第１ビア電極２１を介して第１実配線１０に電気的に接続され、第２層間絶縁膜５に形成された第２ビア電極２２を介して第２実配線１１に電気的に接続された例について説明した。しかし、この構成に代えて、図９に示される構成が採用されてもよい。図９は、変形例に係る半導体装置７１の模式的な縦断面図である。図９において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。 As described above, the embodiments of the present invention have been described, but the present invention can be embodied in other forms.
For example, in the above-described embodiment, the resistor film 30 is electrically connected to the first real wiring 10 via the first via electrode 21 formed in the second interlayer insulating film 5, In the above, an example in which the second real wiring 11 is electrically connected to the second real wiring 11 via the second via electrode 22 formed as described above has been described. However, the configuration shown in FIG. 9 may be employed instead of this configuration. FIG. 9 is a schematic longitudinal sectional view of a semiconductor device 71 according to a modification. In FIG. 9, the same components as those described in the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

図９に示されるように、本変形例では、第３実配線３７は、第３層間絶縁膜６の厚さ方向に抵抗体膜３０と対向する部分において、第３層間絶縁膜６の表面から保護膜３６を貫通して抵抗体膜３０に至る第２ビア電極７２を介して抵抗体膜３０に電気的に接続されている。第２ビア電極７２は、第３層間絶縁膜６に形成されている点を除いて、前述の第２ビア電極２２と略同様の構成とされている。つまり、本変形例では、抵抗体膜３０は、第２層間絶縁膜５に形成された第１ビア電極２１を介して第１実配線１０に電気的に接続されていると共に、第３層間絶縁膜６に形成された第２ビア電極７２を介して第３実配線３７に電気的に接続されている。   As shown in FIG. 9, in the present modification, the third real wiring 37 is formed at a portion facing the resistor film 30 in the thickness direction of the third interlayer insulating film 6 from the surface of the third interlayer insulating film 6. It is electrically connected to the resistor film 30 via a second via electrode 72 that reaches the resistor film 30 through the protective film 36. The second via electrode 72 has substantially the same configuration as the above-described second via electrode 22 except that the second via electrode 72 is formed in the third interlayer insulating film 6. That is, in the present modified example, the resistor film 30 is electrically connected to the first real wiring 10 via the first via electrode 21 formed in the second interlayer insulating film 5 and the third interlayer insulating film 5. It is electrically connected to the third real wiring 37 via the second via electrode 72 formed in the film 6.

このような第２ビア電極７２は、前述の図８Ｎの工程において、第３ビア電極４１の形成工程の前後、またはそれと同時に第２ビア電極７２を形成する工程を追加すればよい。第２ビア電極７２は、第３ビア電極４１の形成工程と略同様の工程を経て形成できる。このように、抵抗体膜３０は、必ずしも二つのビア電極１９を被覆するように形成されている必要はなく、一つのビア電極１９を被覆するように形成された構成とされてもよい。   For the second via electrode 72, a step of forming the second via electrode 72 before or after the step of forming the third via electrode 41 or at the same time as the step of forming the third via electrode 41 in the step of FIG. The second via electrode 72 can be formed through substantially the same step as the step of forming the third via electrode 41. As described above, the resistor film 30 does not necessarily need to be formed so as to cover the two via electrodes 19, and may be configured to cover one via electrode 19.

半導体装置１，７１は、たとえば、自動車（電気自動車を含む）や、産業用ロボット等の高精度アナログＩＣの一部として組み込むことができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 The semiconductor devices 1 and 71 can be incorporated as a part of a high-precision analog IC such as an automobile (including an electric automobile) and an industrial robot.
In addition, various design changes can be made within the scope of the matters described in the claims.

１，７１…半導体装置、２…半導体基板、５…第２層間絶縁膜（絶縁膜）、５ａ…第２層間絶縁膜の上面、１９…ビア電極、１９ａ…ビア電極の上面、２１…第１ビア電極、２２…第２ビア電極、２８…ビア電極の突出部、２８ａ…突出部の側壁、３０ａ…抵抗体膜の第１部分、３０ｂ…抵抗体膜の第２部分、３３…抵抗体膜の接続領域、３４…抵抗体膜のトリミング領域、４４…キャップ層、４４ａ…キャップ層の上面、４５…平坦部、４６…傾斜部、θｃ１，θｃ２，θｖ１，θｖ２…角度 Reference numerals 1, 71: semiconductor device, 2: semiconductor substrate, 5: second interlayer insulating film (insulating film), 5a: upper surface of second interlayer insulating film, 19: via electrode, 19a: upper surface of via electrode, 21: first Via electrode 22, 22 second via electrode, 28 projecting portion of via electrode, 28a projecting side wall, 30a first portion of resistive film, 30b second portion of resistive film, 33 resistive film Connection region, 34: trimming region of resistor film, 44: cap layer, 44a: upper surface of cap layer, 45: flat portion, 46: inclined portion, θ c1 , θ c2 , θ v1 , θ v2 ... angle

Claims (15)

半導体基板と、
前記半導体基板上に配置された絶縁膜と、
前記絶縁膜の上面よりも上方に突出した突出部を有しており、前記絶縁膜に埋め込まれたビア電極と、
前記ビア電極に電気的に接続され、かつ前記ビア電極とその周囲とを被覆するように前記絶縁膜の上面に配置され、周縁に向かって下り傾斜した傾斜部を含む上面を有する導電性のキャップ層と、
前記キャップ層を介して前記ビア電極に電気的に接続されるように、前記絶縁膜の上面および前記キャップ層の上面に沿って配置された抵抗体膜とを含む、半導体装置。 A semiconductor substrate;
An insulating film disposed on the semiconductor substrate,
A via electrode that has a protrusion protruding above the upper surface of the insulating film, and is embedded in the insulating film;
A conductive cap having an upper surface including an inclined portion that is electrically connected to the via electrode and that is disposed on the upper surface of the insulating film so as to cover the via electrode and the periphery thereof, and that includes an inclined portion inclined downward toward the periphery. Layers and
A semiconductor device including an upper surface of the insulating film and a resistor film disposed along the upper surface of the cap layer so as to be electrically connected to the via electrode via the cap layer. 前記抵抗体膜は、ＣｒＳｉ膜を含む、請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein said resistor film includes a CrSi film. 前記絶縁膜の上面と前記キャップ層の前記傾斜部とが当該キャップ層の外側で成す角度は、前記絶縁膜の上面と前記ビア電極の前記突出部の側壁とが当該ビア電極の外側で成す角度よりも大きい、請求項１または２に記載の半導体装置。   The angle formed between the upper surface of the insulating film and the inclined portion of the cap layer outside the cap layer is an angle formed between the upper surface of the insulating film and the side wall of the protrusion of the via electrode outside the via electrode. The semiconductor device according to claim 1, wherein the size of the semiconductor device is larger than that of the semiconductor device. 前記キャップ層の上面は、前記ビア電極の上面上に位置する平坦部と、前記平坦部から周縁に向かって下り傾斜した前記傾斜部とを含み、
前記キャップ層の前記平坦部と前記傾斜部とが当該キャップ層の内側で成す角度は、前記ビア電極の上面と前記突出部の側壁とが当該ビア電極の内側で成す角度よりも大きい、請求項１〜３のいずれか一項に記載の半導体装置。 The upper surface of the cap layer includes a flat portion located on the upper surface of the via electrode, and the inclined portion inclined downward from the flat portion toward the periphery.
The angle formed between the flat portion and the inclined portion of the cap layer inside the cap layer is larger than the angle formed between the upper surface of the via electrode and the side wall of the protruding portion inside the via electrode. The semiconductor device according to any one of claims 1 to 3. 前記キャップ層は、複数の導電体層が積層された積層構造を有している、請求項１〜４のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the cap layer has a stacked structure in which a plurality of conductor layers are stacked. 前記キャップ層は、前記ビア電極側からこの順に積層されたＴｉ層およびＴｉＮ層を含む、請求項５に記載の半導体装置。   The semiconductor device according to claim 5, wherein the cap layer includes a Ti layer and a TiN layer stacked in this order from the via electrode side. 前記キャップ層は、１つの導電体層からなる単層構造を有している、請求項１〜４のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the cap layer has a single-layer structure including one conductor layer. 前記抵抗体膜における前記キャップ層の上面に配置された部分は、一様な厚さで形成されている、請求項１〜７のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein a portion of the resistor film disposed on an upper surface of the cap layer is formed with a uniform thickness. 前記抵抗体膜は、前記キャップ層の上面に配置された第１部分と、前記絶縁膜の上面に配置された第２部分とを含み、
前記抵抗体膜の全面積に占める前記第１部分の面積の割合は、前記抵抗体膜の全面積に占める前記第２部分の面積の割合よりも小さい、請求項１〜８のいずれか一項に記載の半導体装置。 The resistor film includes a first portion disposed on an upper surface of the cap layer, and a second portion disposed on an upper surface of the insulating film,
9. The ratio of the area of the first portion to the entire area of the resistor film is smaller than the ratio of the area of the second portion to the entire area of the resistor film. 10. 3. The semiconductor device according to claim 1. 前記ビア電極は、間隔を空けて前記絶縁膜に埋め込まれた第１ビア電極および第２ビア電極を含み、
前記抵抗体膜は、前記第１ビア電極および前記第２ビア電極に電気的に接続されるように、前記第１ビア電極および前記第２ビア電極に跨っている、請求項１〜９のいずれか一項に記載の半導体装置。 The via electrode includes a first via electrode and a second via electrode embedded in the insulating film at intervals.
10. The device according to claim 1, wherein the resistor film straddles the first via electrode and the second via electrode so as to be electrically connected to the first via electrode and the second via electrode. The semiconductor device according to claim 1. 前記抵抗体膜は、
前記第１ビア電極および前記第２ビア電極に電気的に接続されるように、前記第１ビア電極と前記第２ビア電極との間の領域に配置された接続領域と、
前記接続領域から側方に張り出すように前記接続領域と一体的に設けられ、その一部が選択的に除去可能とされたトリミング領域とを含む、請求項１０に記載の半導体装置。 The resistor film,
A connection region disposed in a region between the first via electrode and the second via electrode so as to be electrically connected to the first via electrode and the second via electrode;
The semiconductor device according to claim 10, further comprising: a trimming region provided integrally with the connection region so as to protrude laterally from the connection region, a part of which is selectively removable. 半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜に導電体を選択的に埋め込むことにより、前記絶縁膜の上面よりも上方に突出した突出部を有するビア電極を形成するビア電極形成工程と、
前記ビア電極の突出部を被覆するように前記絶縁膜上に導電材料を堆積した後、当該導電材料を選択的に除去することにより、前記ビア電極に電気的に接続されるように前記ビア電極とその周囲とを被覆し、周縁に向かって下り傾斜した傾斜部を含む上面を有するキャップ層を形成するキャップ層形成工程と、
前記キャップ層を介して前記ビア電極に電気的に接続されるように、前記絶縁膜の上面および前記キャップ層の上面に沿う抵抗体膜を形成する抵抗体膜形成工程とを含む、半導体装置の製造方法。 Forming an insulating film on the semiconductor substrate;
A via electrode forming step of forming a via electrode having a protrusion protruding above the upper surface of the insulating film by selectively embedding a conductor in the insulating film;
After depositing a conductive material on the insulating film so as to cover the protrusion of the via electrode, the conductive material is selectively removed, so that the via electrode is electrically connected to the via electrode. And a cap layer forming step of forming a cap layer having an upper surface including an inclined portion inclined downward toward the periphery,
Forming a resistor film along the upper surface of the insulating film and the upper surface of the cap layer so as to be electrically connected to the via electrode via the cap layer. Production method. 前記抵抗体膜形成工程は、ＣｒＳｉ膜を含む前記抵抗体膜を形成する工程を含む、請求項１２に記載の半導体装置の製造方法。   13. The method of manufacturing a semiconductor device according to claim 12, wherein said resistor film forming step includes a step of forming said resistor film including a CrSi film. 前記ビア電極形成工程は、
前記絶縁膜に導電体を選択的に埋め込む工程と、
研磨剤を用いた研磨により、前記絶縁膜の上面を平坦化する工程と、
薬液により、前記研磨剤と共に前記絶縁膜の上面の一部を除去すると同時に、前記ビア電極において前記絶縁膜の上面よりも上方に突出した前記突出部を形成する工程とを含む、請求項１２または１３に記載の半導体装置の製造方法。 The via electrode forming step,
Selectively embedding a conductor in the insulating film;
A step of flattening the upper surface of the insulating film by polishing using an abrasive,
Removing the part of the upper surface of the insulating film together with the abrasive with a chemical solution, and simultaneously forming the protruding portion projecting above the upper surface of the insulating film in the via electrode. 14. The method for manufacturing a semiconductor device according to item 13. 前記キャップ層形成工程は、複数の導電材料を前記絶縁膜上に堆積した後、当該複数の導電材料を選択的に除去することにより、複数の導電体層が積層された積層構造を有する前記キャップ層を形成する工程を含む、請求項１２〜１４のいずれか一項に記載の半導体装置の製造方法。   The cap layer forming step comprises: depositing a plurality of conductive materials on the insulating film; and selectively removing the plurality of conductive materials to form a cap having a stacked structure in which a plurality of conductor layers are stacked. The method of manufacturing a semiconductor device according to claim 12, further comprising a step of forming a layer.
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