JP6639260B2

JP6639260B2 - Semiconductor device

Info

Publication number: JP6639260B2
Application number: JP2016025223A
Authority: JP
Inventors: 聖也長谷川; 将一兼近; 上田　博之; 博之上田
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2016-02-12
Filing date: 2016-02-12
Publication date: 2020-02-05
Anticipated expiration: 2036-02-12
Also published as: JP2017143231A

Description

本明細書で開示する技術は、半導体装置に関する。 The technology disclosed in this specification relates to a semiconductor device.

ＧａＮ層とＡｌＧａＮ層のヘテロ接合面近傍に形成される２次元電子ガス層をチャネルとして利用する半導体装置の開発が進められている。この種の半導体装置では、ドレイン電極とソース電極の間にゲート電極が設けられており、そのゲート電極の電位に応じてドレイン電極とソース電極の間を流れる電流量が制御される。 A semiconductor device using a two-dimensional electron gas layer formed near a heterojunction surface between a GaN layer and an AlGaN layer as a channel has been developed. In this type of semiconductor device, a gate electrode is provided between a drain electrode and a source electrode, and the amount of current flowing between the drain electrode and the source electrode is controlled according to the potential of the gate electrode.

この種の半導体装置では、安定したノーマリオフ動作を実現できる技術が望まれている。安定したノーマリオフ動作を実現するために、特許文献１は、リセスとｐ型半導体層を利用したＪＦＥＴ（Junction Field Effect）型ゲート構造の技術を開示する。リセスは、ドレイン電極とソース電極の間のＡｌＧａＮ層の表面の一部に形成されている。ｐ型半導体層がそのリセス内に充填されており、ゲート電極がｐ型半導体層に接する。 In this type of semiconductor device, a technology that can realize a stable normally-off operation is desired. In order to realize a stable normally-off operation, Patent Document 1 discloses a technology of a JFET (Junction Field Effect) gate structure using a recess and a p-type semiconductor layer. The recess is formed in a part of the surface of the AlGaN layer between the drain electrode and the source electrode. A p-type semiconductor layer is filled in the recess, and the gate electrode contacts the p-type semiconductor layer.

このようなＪＦＥＴ型ゲート構造を有する半導体装置では、ゲート電極が接地されたときに、ｐ型半導体層から伸びる空乏層が、ｐ型半導体層の下方の２次元電子ガス層の電子を枯渇させる。一方、ゲート電極に正電位が印加されると、空乏層が縮小し、ｐ型半導体層の下方に２次元電子ガス層が形成され、ドレイン電極とソース電極が２次元電子ガス層を介して導通する。特に、特許文献１の技術では、ＡｌＧａＮ層にリセスを形成することにより、ｐ型半導体層の下方の２次元電子ガス層の電子密度が低下しており、安定したノーマリオフ動作が実現できる。 In a semiconductor device having such a JFET type gate structure, when the gate electrode is grounded, the depletion layer extending from the p-type semiconductor layer depletes electrons in the two-dimensional electron gas layer below the p-type semiconductor layer. On the other hand, when a positive potential is applied to the gate electrode, the depletion layer shrinks, a two-dimensional electron gas layer is formed below the p-type semiconductor layer, and the drain electrode and the source electrode conduct through the two-dimensional electron gas layer. I do. In particular, in the technique of Patent Document 1, by forming a recess in the AlGaN layer, the electron density of the two-dimensional electron gas layer below the p-type semiconductor layer is reduced, and a stable normally-off operation can be realized.

特開２０１４−０２２７４５号公報JP 2014-022745 A

このようなＪＦＥＴ型ゲート構造を有する半導体装置では、ＪＦＥＴ型ゲート構造のドレイン側端部における電界集中が問題となっている。電界は、ｐ型半導体層とＡｌＧａＮ層の接合面のうちのドレイン側端部で最大強度となる。このようなＪＦＥＴ型ゲート構造を有する半導体装置では、ＪＦＥＴ型ゲート構造のドレイン側端部の電界を低下させる技術が望まれている。 In a semiconductor device having such a JFET type gate structure, electric field concentration at the drain side end of the JFET type gate structure is a problem. The electric field has the maximum intensity at the drain-side end of the junction surface between the p-type semiconductor layer and the AlGaN layer. In a semiconductor device having such a JFET type gate structure, a technique for reducing the electric field at the drain side end of the JFET type gate structure is desired.

本明細書が開示する半導体装置の一実施形態は、第１半導体層、第２半導体層、ドレイン電極、ソース電極、ｐ型半導体層及びゲート電極を備える。第２半導体層は、第１半導体層の表面にヘテロ接合する。ドレイン電極は、第２半導体層の表面上にある。ソース電極は、ドレイン電極から離れた位置で第２半導体層の表面上にある。ｐ型半導体層は、ドレイン電極とソース電極の間の位置で第２半導体層の表面上にある。ゲート電極は、ｐ型半導体層に接する。ドレイン電極とソース電極の間の第２半導体層の表面の一部にリセスが形成されている。第ｐ型半導体層は、リセス内でソース電極側に偏在して位置する。ここで、第１半導体層、第２半導体層及びｐ型半導体層の材料が、化合物半導体であってもよく、特に、窒化物半導体であってもよい。この場合、第１半導体層の半導体材料は、Ｉｎ_ＸａＡｌ_ＹａＧａ_{１−Ｘａ−Ｙａ}Ｎ（０≦Ｘａ≦１、０≦Ｙａ≦１、０≦Ｘａ＋Ｙａ≦１）であり、第２半導体層の半導体材料は、Ｉｎ_ＸｂＡｌ_ＹｂＧａ_{１−Ｘｂ−Ｙｂ}Ｎ（０≦Ｘｂ≦１、０≦Ｙｂ≦１、０≦Ｘｂ＋Ｙｂ≦１）であり、Ｉｎ_ＸｂＡｌ_ＹｂＧａ_{１−Ｘｂ−Ｙｂ}ＮのバンドギャップがＩｎ_ＸａＡｌ_ＹａＧａ_{１−Ｘａ−Ｙａ}Ｎのバンドギャップよりも大きいのが望ましい。ｐ型半導体層の半導体材料は、Ｉｎ_ＸｃＡｌ_ＹｃＧａ_{１−Ｘｃ−Ｙｃ}Ｎ（０≦Ｘｃ≦１、０≦Ｙｃ≦１、０≦Ｘｃ＋Ｙｃ≦１）である。ｐ型半導体層の組成は、第２半導体層の組成と同一でもよい。 One embodiment of a semiconductor device disclosed in this specification includes a first semiconductor layer, a second semiconductor layer, a drain electrode, a source electrode, a p-type semiconductor layer, and a gate electrode. The second semiconductor layer makes a heterojunction with the surface of the first semiconductor layer. The drain electrode is on a surface of the second semiconductor layer. The source electrode is on the surface of the second semiconductor layer at a position away from the drain electrode. The p-type semiconductor layer is on the surface of the second semiconductor layer at a position between the drain electrode and the source electrode. The gate electrode is in contact with the p-type semiconductor layer. A recess is formed in a part of the surface of the second semiconductor layer between the drain electrode and the source electrode. The p-type semiconductor layer is located unevenly on the source electrode side in the recess. Here, the material of the first semiconductor layer, the second semiconductor layer, and the p-type semiconductor layer may be a compound semiconductor, and in particular, may be a nitride semiconductor. In this case, the semiconductor material of the first semiconductor layer _is an _{_{In Xa Al Ya Ga 1-Xa}} -Ya N (0 ≦ Xa ≦ 1,0 ≦ Ya ≦ 1,0 ≦ Xa + Ya ≦ 1), the second semiconductor layer semiconductor _materials, in _Xb Al _{Yb Ga} is _{1-Xb-Yb N (0} ≦ Xb ≦ 1,0 ≦ Yb ≦ 1,0 ≦ Xb + Yb ≦ 1), a band of _{_{in Xb Al Yb Ga 1-Xb}} -Yb N gap _{_{_{in Xa Al Ya Ga 1-Xa}}} -Ya greater than the band gap of N is desirable. semiconductor material of the p-type semiconductor layer _is an _{_{In Xc Al Yc Ga 1-Xc}} -Yc N (0 ≦ Xc ≦ 1,0 ≦ Yc ≦ 1,0 ≦ Xc + Yc ≦ 1). The composition of the p-type semiconductor layer may be the same as the composition of the second semiconductor layer.

上記実施形態の半導体装置では、第２半導体層の表面に形成されているリセスが、ｐ型半導体層からドレイン電極側に向けて伸びた形態を有する。このため、ｐ型半導体層のドレイン側に隣接する第２半導体層の厚みが薄く形成されており、第１半導体層と第２半導体層のヘテロ接合面に形成される２次元電子ガス層の電子密度が、ｐ型半導体層のドレイン側に隣接する位置で薄くなる。これにより、ｐ型半導体層と第２半導体層の接合面のうちのドレイン側端部の電界が低下する。 In the semiconductor device of the above embodiment, the recess formed on the surface of the second semiconductor layer has a form extending from the p-type semiconductor layer toward the drain electrode. For this reason, the thickness of the second semiconductor layer adjacent to the drain side of the p-type semiconductor layer is formed thin, and the electron of the two-dimensional electron gas layer formed on the hetero junction surface between the first semiconductor layer and the second semiconductor layer is formed. The density decreases at a position adjacent to the drain side of the p-type semiconductor layer. Thus, the electric field at the drain-side end of the junction surface between the p-type semiconductor layer and the second semiconductor layer is reduced.

実施例の窒化物半導体装置の要部断面図を模式的に示すとともに、窒化物半導体装置がオフのときのドレイン電極とソース電極の間の電界強度の分布を示す。FIG. 4 schematically shows a cross-sectional view of a principal part of the nitride semiconductor device of the example, and shows a distribution of an electric field intensity between a drain electrode and a source electrode when the nitride semiconductor device is off. 図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。FIG. 2 schematically shows a cross-sectional view of a principal part in one process of manufacturing the nitride semiconductor device shown in FIG. 1. 図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。FIG. 2 schematically shows a cross-sectional view of a principal part in one process of manufacturing the nitride semiconductor device shown in FIG. 1. 図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。FIG. 2 schematically shows a cross-sectional view of a principal part in one process of manufacturing the nitride semiconductor device shown in FIG. 1. 図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。FIG. 2 schematically shows a cross-sectional view of a principal part in one process of manufacturing the nitride semiconductor device shown in FIG. 1. 図１に示す窒化物半導体装置を製造する一過程の要部断面図を模式的に示す。FIG. 2 schematically shows a cross-sectional view of a principal part in one process of manufacturing the nitride semiconductor device shown in FIG. 1.

図１に示されるように、窒化物半導体装置１は、ＨＦＥＴ（Heterostructure Field Effect Transistor）又はＨＥＭＴ（High Electron Mobility Transistor）と称される種類であり、基板１１、バッファ層１２、高抵抗層１３、ＧａＮ層１４、ＡｌＧａＮ層１５、ｐ型窒化物半導体層１６、絶縁膜２２、ドレイン電極３２、ソース電極３４及びゲート電極３６を備える。 As shown in FIG. 1, the nitride semiconductor device 1 is of a type called HFET (Heterostructure Field Effect Transistor) or HEMT (High Electron Mobility Transistor), and includes a substrate 11, a buffer layer 12, a high resistance layer 13, The semiconductor device includes a GaN layer 14, an AlGaN layer 15, a p-type nitride semiconductor layer 16, an insulating film 22, a drain electrode 32, a source electrode 34, and a gate electrode 36.

基板１１の材料には、窒化物半導体系の半導体材料が結晶成長可能なものが用いられている。基板１１の材料には、一例では窒化ガリウム、サファイア、炭化珪素、又はシリコンが用いられる。 As the material of the substrate 11, a material capable of crystal growth of a nitride semiconductor-based semiconductor material is used. For example, gallium nitride, sapphire, silicon carbide, or silicon is used as a material of the substrate 11.

バッファ層１２は、基板１１の表面に接して設けられている。バッファ層１２の材料には、一例ではノンドープの窒化ガリウム（i-GaN）、ノンドープの窒化アルミニウム（i-AlN）、ノンドープの窒化アルミニウムガリウム（i-AlGaN）が用いられる。 The buffer layer 12 is provided in contact with the surface of the substrate 11. For example, non-doped gallium nitride (i-GaN), non-doped aluminum nitride (i-AlN), and non-doped aluminum gallium nitride (i-AlGaN) are used as a material of the buffer layer 12.

高抵抗層１３は、バッファ層１２の表面に接して設けられている。高抵抗層１３の材料には、一例では炭素（Ｃ）ドープの窒化ガリウム（GaN）が用いられている。高抵抗層１３は、炭素がドープされることによって電気抵抗が高い層として構成されており、基板１１へのリーク電流を抑える役割を担う。 The high resistance layer 13 is provided in contact with the surface of the buffer layer 12. As a material of the high-resistance layer 13, for example, carbon (C) -doped gallium nitride (GaN) is used. The high resistance layer 13 is configured as a layer having a high electric resistance by being doped with carbon, and has a role of suppressing a leak current to the substrate 11.

ＧａＮ層１４は、高抵抗層１３の表面に接して設けられている。ＧａＮ層１４の材料には、一例ではノンドープの窒化ガリウム（i-GaN）が用いられている。ＡｌＧａＮ層１５は、ＧａＮ層１４の表面に接して設けられている。ＡｌＧａＮ層１５の材料には、一例ではノンドープの窒化アルミニウムガリウム（i-AlGaN）が用いられている。ＡｌＧａＮ層１５のバンドギャップは、ＧａＮ層１４のバンドギャップよりも大きい。このため、ＧａＮ層１４とＡｌＧａＮ層１５がヘテロ接合を構成しており、そのヘテロ接合面のうちのＧａＮ層１４側に２次元電子ガス層が形成される。なお、ＧａＮ層１４が特許請求の範囲に記載の第１半導体層の一例であり、ＡｌＧａＮ層１５が特許請求の範囲に記載の第２半導体層の一例である。 The GaN layer 14 is provided in contact with the surface of the high resistance layer 13. For example, non-doped gallium nitride (i-GaN) is used as a material of the GaN layer 14. The AlGaN layer 15 is provided in contact with the surface of the GaN layer 14. For example, non-doped aluminum gallium nitride (i-AlGaN) is used as a material of the AlGaN layer 15. The band gap of the AlGaN layer 15 is larger than the band gap of the GaN layer 14. Therefore, the GaN layer 14 and the AlGaN layer 15 form a heterojunction, and a two-dimensional electron gas layer is formed on the GaN layer 14 side of the heterojunction surface. The GaN layer 14 is an example of a first semiconductor layer described in the claims, and the AlGaN layer 15 is an example of a second semiconductor layer described in the claims.

ドレイン電極３２とソース電極３４の間のＡｌＧａＮ層１５の表面の一部にリセスＲ１５が形成されている。リセスＲ１５は、ＡｌＧａＮ層１５を貫通しない深さを有する。即ち、リセスＲ１５の底面下には、ＡｌＧａＮ層１５が残存する。 A recess R15 is formed in a part of the surface of the AlGaN layer 15 between the drain electrode 32 and the source electrode. Recess R15 has a depth that does not penetrate AlGaN layer 15. That is, the AlGaN layer 15 remains below the bottom surface of the recess R15.

ｐ型窒化物半導体層１６は、ＡｌＧａＮ層１５の表面に接して設けられており、ドレイン電極３２とソース電極３４の間であってドレイン電極３２とソース電極３４の双方から離れて配置されている。ｐ型窒化物半導体層１６は、リセスＲ１５内でソース電極３４側に偏在して位置するように、ＡｌＧａＮ層１５の表面に接して設けられている。より具体的には、ｐ型窒化物半導体層１６は、リセスＲ１５のソース電極３４側の側面から所定距離にあるリセスＲ１５内に偏在して位置する。なお、ｐ型窒化物半導体層１６は、リセスＲ１５を超えてソース電極３４側に向けて張り出すように延設されていてもよい。ｐ型窒化物半導体層１６の材料には、一例ではマグネシウムがドープされた窒化ガリウム（p-GaN）又は窒化アルミニウムガリウム（p-AlGaN）が用いられている。なお、ｐ型窒化物半導体層１６は、特許請求の範囲に記載のｐ型半導体層の一例である。 The p-type nitride semiconductor layer 16 is provided in contact with the surface of the AlGaN layer 15 and is located between the drain electrode 32 and the source electrode 34 and away from both the drain electrode 32 and the source electrode 34. . The p-type nitride semiconductor layer 16 is provided in contact with the surface of the AlGaN layer 15 so as to be located unevenly on the source electrode 34 side in the recess R15. More specifically, the p-type nitride semiconductor layer 16 is unevenly located in the recess R15 at a predetermined distance from the side surface of the recess R15 on the source electrode 34 side. The p-type nitride semiconductor layer 16 may extend so as to extend beyond the recess R15 toward the source electrode 34 side. As a material of the p-type nitride semiconductor layer 16, for example, magnesium-doped gallium nitride (p-GaN) or aluminum gallium nitride (p-AlGaN) is used. The p-type nitride semiconductor layer 16 is an example of the p-type semiconductor layer described in the claims.

絶縁膜２２は、ｐ型窒化物半導体層１６とドレイン電極３２の間のＡｌＧａＮ層１５の表面、及び、ｐ型窒化物半導体層１６とソース電極３４の間のＡｌＧａＮ層１５の表面に接して設けられている。絶縁膜２２の材料には、一例ではＵＳＧ（Undoped Silicate Glasses）膜が用いられている。絶縁膜２２は、化学気相成長法を利用して、ＡｌＧａＮ層１５の表面に成膜されている。 The insulating film 22 is provided in contact with the surface of the AlGaN layer 15 between the p-type nitride semiconductor layer 16 and the drain electrode 32 and the surface of the AlGaN layer 15 between the p-type nitride semiconductor layer 16 and the source electrode 34. Have been. As an example of the material of the insulating film 22, a USG (Undoped Silicate Glasses) film is used. The insulating film 22 is formed on the surface of the AlGaN layer 15 using a chemical vapor deposition method.

図１に示されるように、ドレイン電極３２及びソース電極３４の各々は、ＡｌＧａＮ層１５の表面に接して設けられている。ドレイン電極３２とソース電極３４は、ｐ型窒化物半導体層１６を間に置いて対向する位置に配置されており、リセスＲ１５の周囲のＡｌＧａＮ層１５の表面に形成されている。ドレイン電極３２の材料には、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ドレイン電極３２の材料には、一例ではチタンとアルミニウムの積層電極が用いられている。ソース電極３４の材料にも、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ソース電極３４の材料には、一例ではチタンとアルミニウムの積層電極が用いられている。これにより、ドレイン電極３２及びソース電極３４の各々は、ＧａＮ層１４とＡｌＧａＮ層１５のヘテロ接合面近傍に形成される２次元電子ガス層に対してオーミック接触可能に構成されている。ドレイン電極３２及びソース電極３４の各々は、電子ビーム蒸着技術を利用して、ＡｌＧａＮ層１５の表面に積層されている。 As shown in FIG. 1, each of the drain electrode 32 and the source electrode 34 is provided in contact with the surface of the AlGaN layer 15. The drain electrode 32 and the source electrode 34 are arranged at positions facing each other with the p-type nitride semiconductor layer 16 therebetween, and are formed on the surface of the AlGaN layer 15 around the recess R15. As the material of the drain electrode 32, it is desirable to use a material that can make ohmic contact with a nitride semiconductor material. As an example of the material of the drain electrode 32, a laminated electrode of titanium and aluminum is used. As the material of the source electrode 34, it is desirable to use a material that can make ohmic contact with a nitride semiconductor-based material. As an example of the material of the source electrode 34, a laminated electrode of titanium and aluminum is used. Thereby, each of the drain electrode 32 and the source electrode 34 is configured to be able to make ohmic contact with a two-dimensional electron gas layer formed near the hetero junction surface between the GaN layer 14 and the AlGaN layer 15. Each of the drain electrode 32 and the source electrode 34 is stacked on the surface of the AlGaN layer 15 using an electron beam evaporation technique.

ゲート電極３６は、ドレイン電極３２とソース電極３４の間であってドレイン電極３２とソース電極３４の双方から離れて配置されており、ｐ型窒化物半導体層１６の表面に接して設けられている。ｐ型窒化物半導体層１６とゲート電極３６は、ＪＦＥＴ型ゲート構造を構成する。 Gate electrode 36 is arranged between drain electrode 32 and source electrode 34 and apart from both drain electrode 32 and source electrode 34, and is provided in contact with the surface of p-type nitride semiconductor layer 16. . The p-type nitride semiconductor layer 16 and the gate electrode 36 constitute a JFET type gate structure.

ゲート電極３６の材料には、窒化物半導体系の材料に対してオーミック接触可能な材料が用いられるのが望ましい。ゲート電極３６の材料には、一例ではニッケルが用いられている。これにより、ゲート電極３６は、ｐ型窒化物半導体層１６に対してオーミック接触可能に構成されている。ゲート電極３６は、電子ビーム蒸着技術を利用して、ｐ型窒化物半導体層１６の表面に成膜されている。なお、ゲート電極３６の材料には、窒化物半導体系の材料に対してショットキー接触可能なチタン、アルミニウム等の材料が用いられてもよい。 As a material of the gate electrode 36, a material that can make ohmic contact with a nitride semiconductor-based material is preferably used. As an example of the material of the gate electrode 36, nickel is used. Thus, the gate electrode 36 is configured to be able to make ohmic contact with the p-type nitride semiconductor layer 16. The gate electrode 36 is formed on the surface of the p-type nitride semiconductor layer 16 using an electron beam evaporation technique. In addition, as the material of the gate electrode 36, a material such as titanium or aluminum which can be in Schottky contact with a nitride semiconductor material may be used.

次に、窒化物半導体装置１の動作を説明する。窒化物半導体装置１は、ドレイン電極３２に正電位が印加され、ソース電極３４に接地電位が印加されて用いられる。ゲート電極３６が接地されているとき、ｐ型窒化物半導体層１６から伸びる空乏層が、ｐ型窒化物半導体層１６の下方において、ＧａＮ層１４とＡｌＧａＮ層１５のヘテロ接合面近傍の２次元電子ガス層の電子を枯渇させる。このため、ドレイン電極３２とソース電極３４の間の電流経路は、このｐ型窒化物半導体層１６が対向するヘテロ接合面において遮断され、窒化物半導体装置１はオフになる。 Next, the operation of the nitride semiconductor device 1 will be described. The nitride semiconductor device 1 is used with a positive potential applied to the drain electrode 32 and a ground potential applied to the source electrode 34. When the gate electrode 36 is grounded, a depletion layer extending from the p-type nitride semiconductor layer 16 forms a two-dimensional electron below the p-type nitride semiconductor layer 16 near the heterojunction plane between the GaN layer 14 and the AlGaN layer 15. Deplete electrons in the gas layer. Therefore, the current path between the drain electrode 32 and the source electrode 34 is cut off at the heterojunction surface where the p-type nitride semiconductor layer 16 faces, and the nitride semiconductor device 1 is turned off.

ゲート電極３６に正電位が印加されると、ｐ型窒化物半導体層１６から伸びていた空乏層が縮小し、ｐ型窒化物半導体層１６の下方においても、ＧａＮ層１４とＡｌＧａＮ層１５のヘテロ接合面近傍に２次元電子ガス層が発生する。ソース電極３４から注入された電子は、２次元電子ガス層を介してドレイン電極３２に流れ、窒化物半導体装置１はオンになる。このように、窒化物半導体装置１は、ノーマリオフで動作する。 When a positive potential is applied to the gate electrode 36, the depletion layer extending from the p-type nitride semiconductor layer 16 is reduced, and the heterostructure of the GaN layer 14 and the AlGaN layer 15 is formed below the p-type nitride semiconductor layer 16. A two-dimensional electron gas layer is generated near the bonding surface. The electrons injected from the source electrode 34 flow to the drain electrode 32 via the two-dimensional electron gas layer, and the nitride semiconductor device 1 turns on. Thus, the nitride semiconductor device 1 operates normally off.

図１に示されるように、窒化物半導体装置１は、ＡｌＧａＮ層１５にリセスＲ１５が形成されており、ｐ型窒化物半導体層１６がリセスＲ１５内でソース電極３４側に偏在して位置することを１つの特徴とする。換言すると、ＡｌＧａＮ層１５に形成されているリセスＲ１５が、ｐ型窒化物半導体層１６からドレイン電極３２側に向けて伸びた形態を有する。このため、ｐ型窒化物半導体層１６のドレイン側に隣接するＡｌＧａＮ層１５の厚みが薄く形成されており、ＧａＮ層１４とＡｌＧａＮ層１５のヘテロ接合面に形成される２次元電子ガス層の電子密度が、ｐ型窒化物半導体層１６のドレイン側に隣接する位置で薄くなる。 As shown in FIG. 1, in the nitride semiconductor device 1, a recess R <b> 15 is formed in the AlGaN layer 15, and the p-type nitride semiconductor layer 16 is unevenly positioned in the recess R <b> 15 toward the source electrode 34. Is one feature. In other words, the recess R15 formed in the AlGaN layer 15 has a form extending from the p-type nitride semiconductor layer 16 toward the drain electrode 32. For this reason, the thickness of the AlGaN layer 15 adjacent to the drain side of the p-type nitride semiconductor layer 16 is formed thin, and the electron of the two-dimensional electron gas layer formed on the heterojunction surface of the GaN layer 14 and the AlGaN layer 15 is formed. The density decreases at a position adjacent to the drain side of the p-type nitride semiconductor layer 16.

窒化物半導体装置１では、ｐ型窒化物半導体層１６とＡｌＧａＮ層１５の接合面のうちのドレイン側端部において、電界強度が最大となる。例えば、ＡｌＧａＮ層１５にリセスＲ１５が形成されていない場合、ｐ型窒化物半導体層１６のドレイン側において、２次元電子ガス層の電子密度が濃く、その部分の電界強度が高くなる（図１に破線で示す）。一方、窒化物半導体装置１では、ｐ型窒化物半導体層１６のドレイン側において、２次元電子ガス層の電子密度が薄いので、電界の最大強度が低下する（図１に実線で示す）。特に、窒化物半導体装置１では、ｐ型窒化物半導体層１６のドレイン側端部とリセスＲ１５のドレイン側の角部に電界集中のピークが分散することで、ｐ型窒化物半導体層１６のドレイン側端部の電界の最大強度が大きく低下する。このように、窒化物半導体装置１では、ｐ型窒化物半導体層１６のドレイン側において、アバランシェ降伏の発生が抑えられ、耐圧が向上する。 In the nitride semiconductor device 1, the electric field strength is maximized at the drain-side end of the bonding surface between the p-type nitride semiconductor layer 16 and the AlGaN layer 15. For example, when the recess R15 is not formed in the AlGaN layer 15, on the drain side of the p-type nitride semiconductor layer 16, the electron density of the two-dimensional electron gas layer is high, and the electric field intensity at that portion is high (see FIG. 1). (Indicated by dashed lines). On the other hand, in the nitride semiconductor device 1, since the electron density of the two-dimensional electron gas layer is low on the drain side of the p-type nitride semiconductor layer 16, the maximum intensity of the electric field decreases (shown by a solid line in FIG. 1). In particular, in the nitride semiconductor device 1, the peak of the electric field concentration is dispersed at the drain-side end of the p-type nitride semiconductor layer 16 and the corner on the drain side of the recess R15, so that the drain of the p-type nitride semiconductor layer 16 is reduced. The maximum strength of the electric field at the side end is greatly reduced. Thus, in the nitride semiconductor device 1, the occurrence of avalanche breakdown is suppressed on the drain side of the p-type nitride semiconductor layer 16, and the breakdown voltage is improved.

上記したように、窒化物半導体装置１は、ｐ型窒化物半導体層１６のドレイン側において２次元電子ガス層の電子密度が低下すること、及び、ｐ型窒化物半導体層１６のドレイン側端部とリセスＲ１５のドレイン側の角部に電界集中が分散すること、を特徴とする。このような作用を効果的に発揮するために、リセスＲ１５の底面下にあるＡｌＧａＮ層１５の厚みＴ１が約５〜１５ｎｍであるのが望ましい。ＡｌＧａＮ層１５の厚みＴ１がこの範囲内にあると、オン抵抗の増加抑制と電界緩和を両立することができる。また、ｐ型窒化物半導体層１６のドレイン側にあるリセスＲ１５の長さＬ１が、ゲート・ドレイン間の長さＬ２が約１０μｍの場合、約１〜５μｍであるのが望ましい。リセスＲ１５の長さＬ１がこの範囲内にあると、オン抵抗の増加抑制と電界緩和を両立することができる。 As described above, in the nitride semiconductor device 1, the electron density of the two-dimensional electron gas layer decreases on the drain side of the p-type nitride semiconductor layer 16, and the end of the p-type nitride semiconductor layer 16 on the drain side And the electric field concentration is dispersed at the drain-side corner of the recess R15. In order to effectively exert such an effect, it is desirable that the thickness T1 of the AlGaN layer 15 below the bottom surface of the recess R15 is about 5 to 15 nm. When the thickness T1 of the AlGaN layer 15 is within this range, both suppression of increase in on-resistance and relaxation of electric field can be achieved. When the length L1 of the recess R15 on the drain side of the p-type nitride semiconductor layer 16 is about 10 μm, the length L2 between the gate and the drain is preferably about 1 to 5 μm. When the length L1 of the recess R15 is within this range, both suppression of the increase in on-resistance and relaxation of the electric field can be achieved.

次に、窒化物半導体装置１の製造方法を説明する。まず、図２に示されるように、基板１１上にバッファ層１２、高抵抗層１３、ＧａＮ層１４及びＡｌＧａＮ層１５を積層する。バッファ層１２、高抵抗層１３、ＧａＮ層１４及びＡｌＧａＮ層１５は、有機金属気相成長法（MOCVD: Metal Organic Chemical Vapor Deposition）を利用して、基板１１上に順に結晶成長される。 Next, a method for manufacturing the nitride semiconductor device 1 will be described. First, as shown in FIG. 2, a buffer layer 12, a high resistance layer 13, a GaN layer 14, and an AlGaN layer 15 are stacked on a substrate 11. The buffer layer 12, the high-resistance layer 13, the GaN layer 14, and the AlGaN layer 15 are sequentially crystal-grown on the substrate 11 using metal organic chemical vapor deposition (MOCVD).

次に、図３に示されるように、ドライエッチング技術を利用して、ＡｌＧａＮ層１５の表面の一部をエッチングし、リセスＲ１５を形成する。リセスＲ１５の深さは、ＡｌＧａＮ層１５を貫通しないように調整される。 Next, as shown in FIG. 3, a part of the surface of the AlGaN layer 15 is etched using a dry etching technique to form a recess R15. The depth of the recess R15 is adjusted so as not to penetrate the AlGaN layer 15.

次に、図４に示されるように、結晶成長技術及びドライエッチング技術を利用して、ＡｌＧａＮ層１５の表面上の一部にｐ型窒化物半導体層１６をパターニングする。ｐ型窒化物半導体層１６は、ドレイン電極の形成位置とソース電極の形成位置の間であってドレイン電極の形成位置とソース電極の形成位置の双方から離れた位置にパターニングされる。具体的には、ＡｌＧａＮ層１５の表面上の全域にｐ型窒化物半導体層１６を有機金属気相成長法を利用して成膜した後に、ｐ型窒化物半導体層１６がリセスＲ１５内の一部に残存するようにｐ型窒化物半導体層１６の一部をエッチングする。ｐ型窒化物半導体層１６の一部が除去されると、リセスＲ１５の周囲のＡｌＧａＮ層１５の表面及びリセスＲ１５の底面下のＡｌＧａＮ層１５のうちのドレイン側の表面が露出する。 Next, as shown in FIG. 4, the p-type nitride semiconductor layer 16 is patterned on a part of the surface of the AlGaN layer 15 using a crystal growth technique and a dry etching technique. The p-type nitride semiconductor layer 16 is patterned between the formation position of the drain electrode and the formation position of the source electrode, and away from both the formation position of the drain electrode and the formation position of the source electrode. Specifically, after the p-type nitride semiconductor layer 16 is formed on the entire surface of the AlGaN layer 15 by using the metal organic chemical vapor deposition, the p-type nitride semiconductor layer 16 Part of the p-type nitride semiconductor layer 16 is etched so as to remain in the portion. When a part of the p-type nitride semiconductor layer 16 is removed, the surface of the AlGaN layer 15 around the recess R15 and the drain-side surface of the AlGaN layer 15 below the bottom of the recess R15 are exposed.

次に、図５に示されるように、化学気相成長法を利用して、ｐ型窒化物半導体層１６を覆ってＡｌＧａＮ層１５の表面上に絶縁膜２２を成膜する。 Next, as shown in FIG. 5, an insulating film 22 is formed on the surface of the AlGaN layer 15 so as to cover the p-type nitride semiconductor layer 16 by using a chemical vapor deposition method.

次に、図６に示されるように、エッチング技術を利用して、絶縁膜２２の一部をエッチングし、ドレイン電極の形成位置及びソース電極の形成位置に対応するＡｌＧａＮ層１５の表面を露出させるとともに、ゲート電極の形成位置に対応するｐ型窒化物半導体層１６の表面を露出させる。最後に、電子ビーム蒸着技術を利用して、ドレイン電極３２、ソース電極３４及びゲート電極３６を形成する。これらの工程を経て、図１に示す窒化物半導体装置１が完成する。 Next, as shown in FIG. 6, a part of the insulating film 22 is etched by using an etching technique to expose the surface of the AlGaN layer 15 corresponding to the formation position of the drain electrode and the formation position of the source electrode. At the same time, the surface of the p-type nitride semiconductor layer 16 corresponding to the position where the gate electrode is formed is exposed. Finally, a drain electrode 32, a source electrode 34, and a gate electrode 36 are formed using an electron beam evaporation technique. Through these steps, the nitride semiconductor device 1 shown in FIG. 1 is completed.

例えば、ｐ型窒化物半導体層１６のドレイン側端部の電界を緩和するために、そのｐ型窒化物半導体層１６のドレイン側端部の上方を延びるフィールドプレートを形成する技術が知られている。図１に示されるように、窒化物半導体装置１では、ゲート電極３６上に形成されているゲート配線の一部が、フィールドプレートと評価することができる。しかしながら、上記の製造方法で説明したように、また従来の半導体装置も同様に、ＪＦＥＴ型ゲート構造を形成する場合、ｐ型窒化物半導体層１６を覆うように成膜された絶縁膜２２の一部を除去してｐ型窒化物半導体層１６の上面の一部を露出させ、その露出部分にゲート電極３６を形成するので、ｐ型窒化物半導体層１６のドレイン側の側面に隣接する部分では、ｐ型窒化物半導体層１６の厚みに依存して絶縁膜２２の膜厚が厚く形成される。このため、ｐ型窒化物半導体層１６のドレイン側の側面に隣接する部分において、フィールドプレートとＡｌＧａＮ層１５の間の距離が長い。この結果、従来の半導体装置も同様に、ＪＦＥＴ型ゲート構造では、フィールドプレート効果が十分に発揮されない。一方、本明細書で開示する窒化物半導体装置１では、ｐ型窒化物半導体層１６のドレイン側にリセスＲ１５を伸ばすことにより、電界集中を緩和することができる。本明細書で開示する技術は、ＪＦＥＴ型ゲート構造に対して極めて有用な技術である。また、リセスＲ１５の長さを調整するだけでよく、製造プロセスが煩雑になることもない。 For example, a technique for forming a field plate extending above the drain-side end of the p-type nitride semiconductor layer 16 to alleviate the electric field at the drain-side end of the p-type nitride semiconductor layer 16 is known. . As shown in FIG. 1, in the nitride semiconductor device 1, a part of the gate wiring formed on the gate electrode 36 can be evaluated as a field plate. However, as described in the above manufacturing method, and similarly in the case of the conventional semiconductor device, when forming the JFET type gate structure, one of the insulating films 22 formed to cover the p-type nitride semiconductor layer 16 is formed. Since the portion is removed to expose a part of the upper surface of the p-type nitride semiconductor layer 16 and the gate electrode 36 is formed on the exposed portion, the portion adjacent to the drain-side side surface of the p-type nitride semiconductor layer 16 is The thickness of the insulating film 22 is increased depending on the thickness of the p-type nitride semiconductor layer 16. Therefore, the distance between the field plate and the AlGaN layer 15 is long at a portion adjacent to the side surface on the drain side of the p-type nitride semiconductor layer 16. As a result, similarly, the field plate effect is not sufficiently exhibited in the conventional semiconductor device with the JFET type gate structure. On the other hand, in the nitride semiconductor device 1 disclosed in this specification, the electric field concentration can be reduced by extending the recess R <b> 15 to the drain side of the p-type nitride semiconductor layer 16. The technique disclosed in this specification is an extremely useful technique for a JFET type gate structure. Further, it is only necessary to adjust the length of the recess R15, and the manufacturing process does not become complicated.

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。 As described above, specific examples of the present invention have been described in detail, but these are merely examples, and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. In addition, the technical elements described in the present specification or the drawings exhibit technical utility singly or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings can simultaneously achieve a plurality of objects, and has technical utility by achieving one of the objects.

１：窒化物半導体装置
１１：基板
１２：バッファ層
１３：高抵抗層
１４：ＧａＮ層
１５：ＡｌＧａＮ層
１６：ｐ型窒化物半導体層
２２：絶縁膜
３２：ドレイン電極
３４：ソース電極
３６：ゲート電極
３８：フィールドプレート 1: nitride semiconductor device 11: substrate 12: buffer layer 13: high resistance layer 14: GaN layer 15: AlGaN layer 16: p-type nitride semiconductor layer 22: insulating film 32: drain electrode 34: source electrode 36: gate electrode 38: Field plate

Claims

A first semiconductor layer;
A second semiconductor layer heterojunction with a surface of the first semiconductor layer;
A drain electrode on a surface of the second semiconductor layer;
A source electrode on a surface of the second semiconductor layer at a position away from the drain electrode;
A p-type semiconductor layer on the surface of the second semiconductor layer at a position between the drain electrode and the source electrode;
A gate electrode in contact with the p-type semiconductor layer;
A recess is formed in a part of the surface of the second semiconductor layer between the drain electrode and the source electrode;
Before Symbol p-type semiconductor layer, together with contact with a side surface of the source electrode side of the recess is located eccentrically to the source electrode side in the recess, the semiconductor device.