JP6635696B2 - Information processing apparatus and control method - Google Patents

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Description

本発明は、マルチチップを有する情報処理装置、及び起動方法に関し、特に、少なくとも三つ以上の集積回路チップが接続された構成において、一の集積回路チップから他の集積回路チップへのプログラムの配信、および集積回路チップの初期化に関する。   The present invention relates to an information processing apparatus having a multi-chip and a start-up method, and in particular, in a configuration in which at least three or more integrated circuit chips are connected, distribution of a program from one integrated circuit chip to another integrated circuit chip , And initialization of the integrated circuit chip.

近年、装置の高機能化に伴い、複数の集積回路チップ(以下「チップ」ともいう)により装置を構成する場合(マルチチップ構成)が多くなっている。これら複数のチップは、プログラムを格納するROM、処理中のデータを一時的に格納するRAMがそれぞれ必要であった。これに対して、装置を構成する部品点数を減らしコストダウンするため、特定のチップにのみROMを設け、そのチップから他のチップにプログラムを転送する方法が提案されている。   2. Description of the Related Art In recent years, as devices become more sophisticated, the number of cases where a device is configured by a plurality of integrated circuit chips (hereinafter, also referred to as “chips”) (multi-chip configuration) has increased. These chips required a ROM for storing programs and a RAM for temporarily storing data being processed. On the other hand, in order to reduce the number of components constituting the apparatus and reduce costs, a method has been proposed in which a ROM is provided only on a specific chip and a program is transferred from that chip to another chip.

しかしながら、一つのチップからプログラムの転送と初期化を順々に行っていくと、システム全体の初期化開始に時間が掛かってしまう。そこで、一つのチップから適当な2つ以上のチップへのプログラムの転送と初期化を行った後、初期化された複数のチップが残りのチップを並列に初期化することで、システムの起動時間を早くするマルチプロセッサシステムが提案されている(特許文献1)。   However, if the transfer and initialization of the program are performed sequentially from one chip, it takes time to start the initialization of the entire system. Therefore, after transferring and initializing a program from one chip to two or more appropriate chips, the initialized chips initialize the remaining chips in parallel, so that the system startup time is reduced. A multiprocessor system has been proposed to speed up the process (Patent Document 1).

特開2000−339284号公報JP 2000-339284 A

しかしながら、チップは、使用用途や機能の違いにより初期化時間に差がある。このため、複数のチップの初期化の順番によっては、システムの起動時間の短縮ができないことがあった。   However, there is a difference in the initialization time of the chip depending on the use purpose and the function. For this reason, depending on the order of initialization of a plurality of chips, the system startup time may not be reduced.

本発明では、特定のチップから優先的に初期化を開始することにより、必要な初期化の時間を短縮することを目的とする。   An object of the present invention is to reduce the time required for initialization by starting initialization with priority from a specific chip.

上記の課題を解決するための本発明の情報処理装置は、少なくとも第1チップと第2チップと第3チップとを含む3以上のチップが直列に接続された情報処理装置であって、
前記直列に接続されたチップのうち少なくとも第1チップは、初期化を優先するチップを特定する特定手段と、前記特定手段により特定されたチップの初期化をさせる制御手段と、を有し、前記特定手段により前記初期化を優先するチップとして前記第3チップが特定された場合、前記制御手段は、前記第2チップに前記第2チップ用の初期化用のプログラムを転送する前に、前記第3チップに前記第3チップの初期化用のプログラムを転送し、
前記第3チップは、前記第3チップの初期化用のプログラムにより初期化する
An information processing apparatus according to the present invention for solving the above problems is an information processing apparatus in which three or more chips including at least a first chip, a second chip, and a third chip are connected in series,
At least a first chip of the attached chip to the series includes specifying means for specifying a priority chip initialization, and a control means for the initialization of the chip specified by the specifying means, the When the specifying means specifies the third chip as a chip that has a higher priority for the initialization, the control means controls the second chip before transferring the initialization program for the second chip to the second chip. Transferring a program for initializing the third chip to the three chips,
The third chip is initialized by a program for initializing the third chip .

本発明によれば、初期化を優先的に実施すべきチップから初期化を行うことができる。これにより、必要な初期化の時間を短縮することができる。   According to the present invention, it is possible to perform initialization from a chip where initialization should be performed with priority. As a result, the required initialization time can be reduced.

実施形態1に係るマルチチップシステムの構成形態を示すブロック図である。1 is a block diagram illustrating a configuration of a multi-chip system according to a first embodiment. 実施形態1に係るマルチチップシステムの制御方法フローチャートである。4 is a flowchart illustrating a control method of the multi-chip system according to the first embodiment. 実施形態2に係るマルチチップシステムの構成形態を示すブロック図である。FIG. 9 is a block diagram illustrating a configuration of a multichip system according to a second embodiment. 実施形態2に係るマルチチップシステムの制御方法フローチャートである。9 is a control method flowchart of the multichip system according to the second embodiment. 実施形態3に係るマルチチップシステムの構成形態を示すブロック図である。FIG. 11 is a block diagram illustrating a configuration of a multichip system according to a third embodiment. 実施形態3に係るチップの初期化順序のパターン示した説明図である。FIG. 11 is an explanatory diagram showing a pattern of a chip initialization order according to a third embodiment. 実施形態4に係るマルチチップシステムの構成形態を示すブロック図である。FIG. 14 is a block diagram illustrating a configuration of a multichip system according to a fourth embodiment. 実施形態4に係るマルチチップシステムのチップ初期化の順序決定フローチャートである。15 is a flowchart for determining a chip initialization order of the multi-chip system according to the fourth embodiment. 実施形態5に係るマルチチップシステムの構成形態を示すブロック図である。FIG. 14 is a block diagram illustrating a configuration of a multichip system according to a fifth embodiment. 実施形態5に係るマルチチップシステムのチップ初期化の順序決定フローチャートである。15 is a flowchart for determining the order of chip initialization of the multi-chip system according to the fifth embodiment.

発明を実施するための形態について図面を用いて説明する。なお、以下の実施形態で用いる装置の各構成要素の相対配置、装置形状等は、例示であり、以下に示すものに限定されるものではない。   An embodiment for carrying out the invention will be described with reference to the drawings. In addition, the relative arrangement of each component of the apparatus used in the following embodiment, the apparatus shape, and the like are examples, and are not limited to the following.

(実施形態1)
図1は、本実施形態に係る情報処理装置の一例である画像処理装置のブロック図を示したものである。本実施形態では、直列に接続された3つのチップのうちマスタチップに接続されるROMに格納された初期化順序情報に基づいて、画像処理装置におけるマルチチップシステムの初期化を行う方法を説明する。なお、本実施形態では、情報処理装置は、印刷機能を備える画像処理装置としたが、これに限定されるものではなく、3つ以上のチップが直列に接続された装置であればよい。
(Embodiment 1)
FIG. 1 is a block diagram illustrating an image processing apparatus as an example of the information processing apparatus according to the present embodiment. In the present embodiment, a method for initializing a multi-chip system in an image processing apparatus based on initialization order information stored in a ROM connected to a master chip among three chips connected in series will be described. . In the present embodiment, the information processing apparatus is an image processing apparatus having a printing function. However, the present invention is not limited to this, and may be any apparatus in which three or more chips are connected in series.

図1に示すように、画像処理装置100は、直列に接続された3チップ(チップ110、チップ120、チップ130)を有する。すなわち、画像処理装置100では、チップ110と、チップ120と、チップ130とが、ピア・ツー・ピア接続されている。以下、画像処理装置100において、チップ110と、チップ120と、チップ130とを含むチップ構成を「マルチチップシステム」ともいう。   As shown in FIG. 1, the image processing apparatus 100 has three chips (chip 110, chip 120, and chip 130) connected in series. That is, in the image processing apparatus 100, the chip 110, the chip 120, and the chip 130 are connected in a peer-to-peer connection. Hereinafter, in the image processing apparatus 100, a chip configuration including the chip 110, the chip 120, and the chip 130 is also referred to as a “multi-chip system”.

そして、画像処理装置100は、ユーザーが操作するホストPC190と接続されている。なお、ホストPC190と画像処理装置100は、ホストインターフェース191により接続されている。   The image processing apparatus 100 is connected to a host PC 190 operated by a user. Note that the host PC 190 and the image processing apparatus 100 are connected by a host interface 191.

画像処理装置100は、ホストPC190から印刷データを受信し、印刷物を生成することができる。なお、画像処理装置は、画像読取機能やファクシミリ機能などを有する複合プリンタであってもよいし、複写機、プロッタであってもよい。   The image processing apparatus 100 can receive print data from the host PC 190 and generate a printed matter. Note that the image processing apparatus may be a composite printer having an image reading function, a facsimile function, or the like, or may be a copying machine or a plotter.

画像処理装置100は、コントローラチップとして用いられるマスタチップ110と、印刷制御用チップとして用いられるスレイブチップ120と、メカ駆動用チップとして用いられるスレイブチップ130とを有する。ここでマスタチップとは、マルチチップ(本実施形態では、3つのチップ)のうちマスタとなり、スレイブチップの初期化を開始させるチップである。具体的には、各チップのCPUを起動させる。これにより、CPUがプログラムを読み込んで、チップを初期化させる。また、本実施形態において、「チップの初期化」とは、チップが起動して、動作可能となるまでの処理を指す。   The image processing apparatus 100 includes a master chip 110 used as a controller chip, a slave chip 120 used as a print control chip, and a slave chip 130 used as a mechanical drive chip. Here, the master chip is a chip that becomes a master of the multi-chip (three chips in the present embodiment) and starts the initialization of the slave chip. Specifically, the CPU of each chip is activated. Thereby, the CPU reads the program and initializes the chip. Further, in the present embodiment, “initialization of a chip” refers to processing from the start of the chip until the chip becomes operable.

チップ110とチップ120は、通信を行うインターフェース250により接続される。チップ120とチップ130は、通信を行うインターフェース260により接続される。インターフェース250及び260としては、特に限定されないが、例えば、PCI Expressインターフェースが挙げられる。   The chip 110 and the chip 120 are connected by an interface 250 that performs communication. The chip 120 and the chip 130 are connected by an interface 260 that performs communication. The interfaces 250 and 260 are not particularly limited, and include, for example, a PCI Express interface.

チップ110は、RAM210と、ROM202とが、接続されている。ROM202は、チップの初期化順序情報が保存されている。
チップ120は、RAM211と、印刷部と、が接続されている。
チップ130は、RAM221と、メカ部222と、が接続されている。
チップ110は、CPU111と、RAMコントローラ部112と、ROMコントローラ部113と、インターフェース部115と、ホスト通信部1101とを有し、内部バス118により互いに接続されている。ホスト通信部1101は、PC190とホストインターフェース191を介して接続される。
In the chip 110, a RAM 210 and a ROM 202 are connected. The ROM 202 stores chip initialization order information.
The chip 120 is connected to the RAM 211 and the printing unit.
In the chip 130, the RAM 221 and the mechanical unit 222 are connected.
The chip 110 has a CPU 111, a RAM controller unit 112, a ROM controller unit 113, an interface unit 115, and a host communication unit 1101, and is connected to each other by an internal bus 118. The host communication unit 1101 is connected to the PC 190 via the host interface 191.

CPU111は、プログラムに従って画像処理装置100の制御を行う。RAMコントローラ部112は、RAM201とのデータの読み書きを行うためのRAM制御手段である。ROMコントローラ部113は、ROM202からデータを読み出すためのROM制御手段である。インターフェース部115は、インターフェース250を介してチップ120と通信を行うための通信手段である。また、RAM201は、処理中の画像データや転送されたプログラム等の一時的なデータを格納する記憶手段である。ROM202は、CPU111が実行するプログラム等を格納する記録手段であり、本実施形態では、初期化するチップの順序の情報であるチップ初期化順序情報202aを含む。   The CPU 111 controls the image processing apparatus 100 according to a program. The RAM controller 112 is a RAM control unit for reading and writing data from and to the RAM 201. The ROM controller unit 113 is a ROM control unit for reading data from the ROM 202. The interface unit 115 is a communication unit for communicating with the chip 120 via the interface 250. The RAM 201 is a storage unit that stores temporary data such as image data being processed and a transferred program. The ROM 202 is a recording unit that stores a program executed by the CPU 111 and the like. In the present embodiment, the ROM 202 includes chip initialization order information 202a that is information on the order of chips to be initialized.

ここで、チップの初期化順序情報202aについて説明する。本実施形態では、チップの初期化順序情報202aは、各チップの初期化時間に基づき、あらかじめ決定し、ROM202に保存されている。メカ駆動用チップであるチップ130は、メカ部の初期位置出し等に時間を要するため初期化に時間がかかる。しかしながら、本実施形態では、チップ130はメカ構成に合わせるために、マスタチップであるチップ110から離れた下流のチップとして配置されている。したがって、本実施形態では、まず、チップ130から初期化を行うように、初期化順序情報202aが設定されている。すなわち、チップ120よりも先にチップ130を起動させるように、初期化順序情報202aが設定されている。   Here, the chip initialization order information 202a will be described. In the present embodiment, the chip initialization order information 202a is determined in advance based on the initialization time of each chip, and is stored in the ROM 202. The chip 130, which is a mechanical driving chip, requires time to determine the initial position of the mechanical unit and the like, and thus takes time to initialize. However, in the present embodiment, the chip 130 is arranged as a downstream chip distant from the chip 110 which is the master chip in order to match the mechanical configuration. Therefore, in the present embodiment, first, the initialization order information 202a is set so that the chip 130 performs initialization. That is, the initialization order information 202a is set so that the chip 130 is activated before the chip 120.

チップ120は、CPU121と、RAMコントローラ部122と、印刷制御部123と、CPUリセット制御部124と、インターフェース部125、126とを有し、内部バス128により互いに接続されている。   The chip 120 has a CPU 121, a RAM controller 122, a print controller 123, a CPU reset controller 124, and interfaces 125 and 126, and is connected to each other by an internal bus 128.

CPU121は、プログラムに従って画像処理装置101の制御を行う。RAMコントローラ部122は、RAM211とのデータの読み書きを行うためのRAM制御手段である。印刷制御部123は印刷部212の制御を行う。CPUリセット制御部124は、CPU121へのCPUリセット信号253を制御して、CPU121のリセット制御を行う。インターフェース部125は、インターフェース260を介してチップ130と通信を行うための通信手段である。インターフェース部126は、チップ110とインターフェース250を介して通信を行うための通信手段である。   The CPU 121 controls the image processing apparatus 101 according to a program. The RAM controller 122 is a RAM control unit for reading and writing data from and to the RAM 211. The print control unit 123 controls the print unit 212. The CPU reset control unit 124 controls the CPU 121 by controlling a CPU reset signal 253 to the CPU 121. The interface unit 125 is a communication unit for communicating with the chip 130 via the interface 260. The interface unit 126 is a communication unit for performing communication with the chip 110 via the interface 250.

チップ130は、CPU131と、RAMコントローラ部132と、メカ駆動制御部133と、CPUリセット制御部134と、インターフェース部136と、を有し、内部バス138により互いに接続されている。   The chip 130 has a CPU 131, a RAM controller 132, a mechanical drive controller 133, a CPU reset controller 134, and an interface 136, and is connected to each other by an internal bus 138.

CPU131は、プログラムに従って画像処理装置101の制御を行う。RAMコントローラ部132は、RAM221とのデータの読み書きを行うためのRAM制御手段である。メカ駆動制御部133はメカ部222の制御を行う。CPUリセット制御部134は、CPU131へのCPUリセット信号263を制御して、CPU131のリセット制御を行う。インターフェース部136は、インターフェース260を介してチップ120と通信を行うための通信手段である。   The CPU 131 controls the image processing apparatus 101 according to a program. The RAM controller 132 is a RAM control unit for reading and writing data from and to the RAM 221. The mechanical drive control unit 133 controls the mechanical unit 222. The CPU reset control unit 134 controls a CPU reset signal 263 to the CPU 131 to perform reset control of the CPU 131. The interface unit 136 is a communication unit for communicating with the chip 120 via the interface 260.

また、画像処理装置100は、リセットIC300を有する。リセットIC300は、チップ110内の全構成と、チップ120内のCPU以外の構成と、チップ130内のCPU以外の構成へ出力されるリセット信号301を出力し、各構成に対してリセットをかけることができる。   Further, the image processing apparatus 100 has a reset IC 300. The reset IC 300 outputs a reset signal 301 output to all components in the chip 110, components other than the CPU in the chip 120, and components other than the CPU in the chip 130, and resets each component. Can be.

図2は、実施形態1における、マルチチップシステムの制御方法の手順を示すフローチャートである。   FIG. 2 is a flowchart illustrating a procedure of a control method of the multichip system according to the first embodiment.

マルチチップシステムに電源が投入されると、リセットIC300は、マルチチップシステムの各チップに対し、リセット信号301を出力する。具体的には、リセットIC300は、CPU111と、RAMコントローラ部112と、ROMコントローラ部113と、インターフェース部115とに、リセット信号301を出力する。また、リセットIC300は、リセット制御部124と、RAMコントローラ部122と、印刷制御部123と、インターフェース部125と、インターフェース部126とに、リセット信号301を出力する。また、リセットIC300は、リセット制御部134と、RAMコントローラ部132と、メカ駆動制御部133と、インターフェース部136と、リセット信号301を出力する。これにより、チップ110のチップリセット、チップ120内のCPU121以外のリセット、チップ130内のCPU131以外のリセットを解除する。   When the power is turned on to the multichip system, the reset IC 300 outputs a reset signal 301 to each chip of the multichip system. More specifically, the reset IC 300 outputs a reset signal 301 to the CPU 111, the RAM controller 112, the ROM controller 113, and the interface 115. Further, the reset IC 300 outputs a reset signal 301 to the reset control unit 124, the RAM controller unit 122, the print control unit 123, the interface unit 125, and the interface unit 126. Further, the reset IC 300 outputs a reset control unit 134, a RAM controller unit 132, a mechanical drive control unit 133, an interface unit 136, and a reset signal 301. As a result, the chip reset of the chip 110, the reset of the chip 120 other than the CPU 121, and the reset of the chip 130 other than the CPU 131 are released.

S501において、CPU111は、ROM202からチップ110自身の初期化のためのプログラムを読み出し、RAM201に書き込み、チップ110の初期設定を開始する。S502において、CPU111は、ROM202からチップ初期化順序情報202aを取得し、次に初期化するチップを特定する。本実施形態では、チップ130に接続されているメカ部222の初期化時間がチップ120に接続されている印刷部212の初期化時間よりも長くかかってしまう。このため、チップ130をチップ120よりも先に初期化を開始するように、チップの初期化順序情報202aが格納されている。したがって、CPU111は、チップの初期化順序情報202aに基づいて、次に初期化するチップがチップ130であることを特定する。   In step S501, the CPU 111 reads a program for initializing the chip 110 itself from the ROM 202, writes the program in the RAM 201, and starts initialization of the chip 110. In step S502, the CPU 111 acquires the chip initialization order information 202a from the ROM 202, and specifies the next chip to be initialized. In the present embodiment, the initialization time of the mechanical unit 222 connected to the chip 130 is longer than the initialization time of the printing unit 212 connected to the chip 120. Therefore, the chip initialization order information 202a is stored so that the initialization of the chip 130 is started before the execution of the chip 120. Therefore, the CPU 111 specifies that the chip to be initialized next is the chip 130 based on the chip initialization order information 202a.

S504において、CPU111は、インターフェース部115に所定のパラメータを設定してインターフェース部115を起動する。これにより、インターフェース部115と、インターフェース部126間の接続通信が可能になる。インターフェース部115、インターフェース部126間が接続するとチップ110とチップ120間の通信が確立される。つまり、両チップのメモリ空間内を自由にアクセスすることができる。   In step S504, the CPU 111 sets predetermined parameters in the interface unit 115 and activates the interface unit 115. This enables connection communication between the interface unit 115 and the interface unit 126. When the interface unit 115 and the interface unit 126 are connected, communication between the chip 110 and the chip 120 is established. That is, it is possible to freely access the memory space of both chips.

S506において、CPU111は、インターフェース部125に所定のパラメータを設定し、インターフェース部125を起動する。これにより、インターフェース部125、インターフェース部136間の接続通信が可能になる。インターフェース部125、インターフェース部136間が接続すると、チップ120を介して、チップ110とチップ130との間の通信が確立される。つまり、チップ110からチップ120を経由して、チップ130のメモリ空間内を自由にアクセスすることができる。   In S506, the CPU 111 sets predetermined parameters in the interface unit 125, and activates the interface unit 125. This enables connection communication between the interface unit 125 and the interface unit 136. When the interface unit 125 and the interface unit 136 are connected, communication between the chip 110 and the chip 130 is established via the chip 120. That is, the chip 110 can freely access the memory space of the chip 130 via the chip 120.

S507において、CPU111は、ROM202からチップ130の初期化用のプログラムを読み出して、インターフェース250及びインターフェース260を介して、チップ130のRAM221にチップ130の初期化用のプログラムを転送する。これにより、RAM221にプログラムが格納される(S532)。すなわち、CPU111がチップ130のRAM221にチップ130の初期化用のプログラムを格納させる。   In step S <b> 507, the CPU 111 reads the program for initializing the chip 130 from the ROM 202 and transfers the program for initializing the chip 130 to the RAM 221 of the chip 130 via the interface 250 and the interface 260. Thereby, the program is stored in the RAM 221 (S532). That is, the CPU 111 causes the RAM 221 of the chip 130 to store a program for initializing the chip 130.

S508において、CPU111は、CPUリセット制御部134にアクセスし、CPU131のリセットを解除させる。具体的には、CPU111のアクセスにより、CPUリセット制御部134がリセット信号263を出力することにより、CPU131が起動する(S533)。これにより、以後チップ110とチップ130は並列に動作することができる。   In step S508, the CPU 111 accesses the CPU reset control unit 134 to release the reset of the CPU 131. Specifically, the CPU 131 is activated by the CPU reset control unit 134 outputting the reset signal 263 in response to the access of the CPU 111 (S533). Thus, the chip 110 and the chip 130 can operate in parallel thereafter.

S533の後、チップ130では、S534において、CPU131により、RAM221からS532において格納されたプログラムを読み出し、S535においてチップ130の初期化を開始する。S536においてチップ120において初期化が完了すると、チップ130は、初期化完了通知をチップ110に送信する(S537)。   After S533, in the chip 130, the program stored in S532 is read from the RAM 221 by the CPU 131 in S534, and the initialization of the chip 130 is started in S535. When the initialization is completed in the chip 120 in S536, the chip 130 transmits an initialization completion notification to the chip 110 (S537).

S508の後、チップ110では、S509において、CPU111により、ROM202からプログラムを読み出して、チップ120のRAM211にチップ120の初期化用のプログラムを転送し、RAM211にプログラムが格納される(S522)。すなわち、CPU111がチップ120のRAM211にチップ120の初期化用のプログラムを格納させる。S510において、CPUリセット制御部124にアクセスし、CPU121のリセットを解除させる。具体的には、CPU111のアクセスにより、CPUリセット制御部124がリセット信号253を出力することにより、CPU121が起動する(S523)。これにより、以後チップ110とチップ120とチップ130は並列に動作することができる。   After S508, in the chip 110, in S509, the CPU 111 reads the program from the ROM 202, transfers the program for initializing the chip 120 to the RAM 211 of the chip 120, and stores the program in the RAM 211 (S522). That is, the CPU 111 causes the RAM 211 of the chip 120 to store a program for initializing the chip 120. In step S510, the CPU 121 accesses the CPU reset control unit 124 to release the reset of the CPU 121. Specifically, the CPU 121 is activated by the CPU reset control unit 124 outputting the reset signal 253 in response to the access of the CPU 111 (S523). Thus, the chip 110, the chip 120, and the chip 130 can operate in parallel thereafter.

S523の後、チップ120では、S524において、CPU121により、RAM211からプログラムを読み出し、S525においてチップ120の初期化を開始する。S526においてチップ120において初期化が完了すると、チップ120は、初期化完了通知をチップ110に送信する(S527)。   After S523, in the chip 120, the program is read from the RAM 211 by the CPU 121 in S524, and initialization of the chip 120 is started in S525. When the initialization is completed in the chip 120 in S526, the chip 120 transmits an initialization completion notification to the chip 110 (S527).

S510の後、チップ110では、S511において、チップ120とチップ130の初期化完了確認を行う。初期化完了確認は、チップ毎に(チップ120、チップ130)初期化完了通知を受信したか否かを判定することにより行う。各チップから初期化完了通知を受信すると、各チップにおいて初期化が完了したと判定する(S512)。チップ120とチップ130からの初期化完了通知を受信すると、全チップ初期化完了と判定する(S513)。   After S510, the chip 110 confirms the completion of the initialization of the chips 120 and 130 in S511. The initialization completion confirmation is performed by determining whether or not an initialization completion notification has been received for each chip (chips 120 and 130). Upon receiving the initialization completion notification from each chip, it is determined that the initialization has been completed in each chip (S512). Upon receiving the initialization completion notification from the chips 120 and 130, it is determined that all the chips have been initialized (S513).

上述したとおり、本実施形態では、チップの初期化順序情報に基づいて、初期化を優先的に実行すべきスレイブチップを特定し、初期化に時間のかかるスレイブチップの初期化を優先的に行う。これにより、システム全体の起動時間を短縮することができる。
チップの初期化時間は、使用用途や機能の違いによりチップにより異なる。チップの接続順に起動させる場合、マスタチップに近い順に初期化が行われる。初期化時間の長いスレイブチップがマスタチップの近傍に配置されている場合は、初期化時間の長いスレイブチップの初期化を優先的に行うことができる。しかしながら、配線混雑性の影響や、接続する端子構成によっては、初期化時間の長いスレイブチップをマスタチップから複数チップを跨いだ下流チップとして配置しなければならない場合もある。初期化時間の長いスレイブチップがマスタチップから遠い位置に配置されている場合は、初期化時間の長いスレイブチップの初期化が後になってしまい、システム全体としての起動時間が遅くなってしまう。これに対し、本実施形態では、チップ110とチップ130の間のチップ120を初期化する前に、チップ110とチップ130との通信を確立させ、初期化時間の長いチップ130用のRAM221にプログラムを格納させる。したがって、チップ120が初期化させ、チップ120の初期化用のRAM211に一旦チップ130の初期化用のプログラムを格納させてから、チップ130用のRAM221に格納させる場合と比較して、プログラムを転送する時間を短縮することができる。そして、チップ130の初期化用のプログラムをチップ130用のRAM221に格納させると、チップ130の初期化を開始する。これにより、システム全体の起動時間を早くすることができる。
As described above, in the present embodiment, a slave chip to be preferentially initialized is specified based on chip initialization order information, and a slave chip that takes a long time to initialize is preferentially initialized. . As a result, the startup time of the entire system can be reduced.
The initialization time of the chip differs depending on the chip, depending on the use purpose and the function. When starting in the order of chip connection, initialization is performed in order of proximity to the master chip. When a slave chip with a long initialization time is arranged near the master chip, the slave chip with a long initialization time can be preferentially initialized. However, depending on the influence of wiring congestion and the configuration of terminals to be connected, a slave chip having a long initialization time may need to be arranged as a downstream chip over a plurality of chips from the master chip. If a slave chip with a long initialization time is arranged at a position far from the master chip, initialization of the slave chip with a long initialization time is delayed, and the startup time of the entire system is delayed. On the other hand, in the present embodiment, before the chip 120 between the chip 110 and the chip 130 is initialized, communication between the chip 110 and the chip 130 is established, and the program is stored in the RAM 221 for the chip 130 having a long initialization time. Is stored. Therefore, compared with the case where the chip 120 is initialized and the program for initializing the chip 130 is temporarily stored in the RAM 211 for initializing the chip 120 and then stored in the RAM 221 for the chip 130, the program is transferred. The time required to do so can be reduced. When the program for initializing the chip 130 is stored in the RAM 221 for the chip 130, the initialization of the chip 130 is started. As a result, the startup time of the entire system can be shortened.

(実施形態2)
本実施形態では、外部端子によりチップ初期化順序を特定する。図3は、本実施形態に係る画像処理装置の構成例を示すブロック図である。図1と同じ部分は同じ記号で表し、説明を省略する。
(Embodiment 2)
In the present embodiment, the chip initialization order is specified by the external terminal. FIG. 3 is a block diagram illustrating a configuration example of the image processing apparatus according to the present embodiment. The same parts as those in FIG. 1 are represented by the same symbols, and the description will be omitted.

図3に示すように、画像処理装置100Aは、直列に接続された3チップ(チップ110A、チップ120A、チップ130A)を有する。以下、図3と図1の異なる部分を説明する。   As shown in FIG. 3, the image processing apparatus 100A has three chips (chip 110A, chip 120A, and chip 130A) connected in series. Hereinafter, different parts of FIG. 3 and FIG. 1 will be described.

チップ110Aは、図1と同様であるが、チップ110Aに接続するROM202は、チップ初期化順序情報202aを含んでいない。   The chip 110A is similar to FIG. 1, but the ROM 202 connected to the chip 110A does not include the chip initialization order information 202a.

チップ120Aは、ポート制御部127を有する。ポート制御部127は、ポートを制御することにより、初期化順序設定端子401からの入力を制御し、初期化順序設定端子401からの入力情報を保存する内部レジスタ127aを有する。本実施形態において初期化順序設定端子401は“Low”に設定されている。   The chip 120A has a port control unit 127. The port control unit 127 has an internal register 127a that controls an input from the initialization order setting terminal 401 by controlling a port, and stores input information from the initialization order setting terminal 401. In the present embodiment, the initialization order setting terminal 401 is set to “Low”.

チップ130Aは、さらに、ポート制御部137を有する。ポート制御部137は、ポートを制御することにより、初期化順序設定端子402からの入力を制御し、初期化順序設定端子402からの入力情報を保存する内部レジスタ137aを有する。本実施形態において初期化順序設定端子402は“High”に設定されている。   The chip 130A further has a port control unit 137. The port control unit 137 has an internal register 137a that controls an input from the initialization order setting terminal 402 by controlling a port and stores input information from the initialization order setting terminal 402. In the present embodiment, the initialization order setting terminal 402 is set to “High”.

図4は、本実施形態における、マルチチップシステムの制御方法の手順を示すフローチャートである。   FIG. 4 is a flowchart illustrating a procedure of a control method of the multichip system according to the present embodiment.

マルチチップシステムに電源が投入されると、リセットIC300は、マルチチップシステムの各チップに対し、リセット信号301を出力する。これにより、チップ110のチップリセット、チップ120内のCPU121以外のリセット、チップ130内のCPU131以外のリセットを解除する。   When the power is turned on to the multichip system, the reset IC 300 outputs a reset signal 301 to each chip of the multichip system. As a result, the chip reset of the chip 110, the reset of the chip 120 other than the CPU 121, and the reset of the chip 130 other than the CPU 131 are released.

リセットIC300によるリセット解除の後、チップ120は、ポート制御部127のリセットが解除されているので、初期化順序設定端子401の信号が入力される(S611)。そして、初期化順序設定端子401の信号は、第二のチップ120の初期化順序情報としてポート制御部127の内部レジスタ127aに記憶される(S612)。初期化順序設定端子401は“Low”に設定されていることから内部レジスタ127aには“0”が記憶される。   After the reset by the reset IC 300, the signal of the initialization order setting terminal 401 is input to the chip 120 because the reset of the port control unit 127 has been released in the chip 120 (S611). Then, the signal of the initialization order setting terminal 401 is stored in the internal register 127a of the port control unit 127 as initialization order information of the second chip 120 (S612). Since the initialization order setting terminal 401 is set to "Low", "0" is stored in the internal register 127a.

リセットIC300によるリセット解除の後、チップ130は、ポート制御部137のリセットが解除されているので、初期化順序設定端子402の信号が入力される(S621)。そして、初期化順序設定端子402の信号は、チップ130の初期化順序情報としてポート制御部137の内部レジスタ137aに記憶される(S622)。初期化順序設定端子402は“High”に設定されていることから内部レジスタ137aには“1”が記憶される。   After the reset by the reset IC 300, the chip 130 receives the signal of the initialization order setting terminal 402 because the reset of the port control unit 137 has been released (S621). Then, the signal of the initialization order setting terminal 402 is stored in the internal register 137a of the port control unit 137 as the initialization order information of the chip 130 (S622). Since the initialization order setting terminal 402 is set to "High", "1" is stored in the internal register 137a.

リセットIC300によるリセット解除の後、チップ110は、S601において、チップ110の初期化を開始する。   After reset release by the reset IC 300, the chip 110 starts initialization of the chip 110 in S601.

S602において、CPU111により、インターフェース部115を設定することにより、インターフェース部115と、インターフェース部126間の接続通信が可能になる。インターフェース部115、インターフェース部126間が接続すると、両チップのメモリ空間内を自由にアクセスすることができる。つまり、チップ110とチップ120間の通信が確立される。   In step S <b> 602, by setting the interface unit 115 by the CPU 111, connection communication between the interface unit 115 and the interface unit 126 becomes possible. When the interface section 115 and the interface section 126 are connected, the memory space of both chips can be freely accessed. That is, communication between the chip 110 and the chip 120 is established.

S603において、CPU111が、内部レジスタ127aをリードし、チップ120の初期化順序情報を取得する。S604において、リードしたチップ120の初期化順序情報をRAM201に保存する。   In S603, the CPU 111 reads the internal register 127a and acquires the initialization order information of the chip 120. In step S604, the initialization order information of the read chip 120 is stored in the RAM 201.

S605において、CPU111は、インターフェース部125を設定することにより、インターフェース部125、インターフェース部136間の接続通信が可能になる。インターフェース部125、インターフェース部136間が接続するとチップ110からチップ120を経由して、チップ130のメモリ空間内を自由にアクセスすることができる。つまり、チップ120を介して、チップ110とチップ130との間の通信が確立される。   In step S605, the CPU 111 sets the interface unit 125, thereby enabling connection communication between the interface unit 125 and the interface unit 136. When the interface unit 125 and the interface unit 136 are connected to each other, the chip 110 can freely access the memory space of the chip 130 via the chip 120. That is, communication between the chip 110 and the chip 130 is established via the chip 120.

S606において、CPU111が、内部レジスタ137aをリードし、チップ130の初期化順序情報を取得する。S607において、リードしたチップ130の初期化順序情報をRAM201に保存する。   In S606, the CPU 111 reads the internal register 137a and acquires the initialization order information of the chip 130. In step S607, the initialization order information of the read chip 130 is stored in the RAM 201.

これにより、全チップの初期化順序情報を取得できたので、S608において、各チップの初期化順序を制御する。各チップの初期化順序は、各チップから取得した初期化順序情報に基づいて決定し、初期化順序情報“1”となっているチップから優先して初期化する。本実施形態では、第二の初期化順序情報“0”、第三の初期化順序情報“1”となっており、チップ130を優先して初期化すると決定する。   As a result, the initialization order information of all the chips has been obtained. In step S608, the initialization order of each chip is controlled. The initialization order of each chip is determined based on the initialization order information obtained from each chip, and initialization is performed with priority on the chip having the initialization order information “1”. In the present embodiment, the second initialization order information is “0” and the third initialization order information is “1”, and it is determined that the chip 130 is to be preferentially initialized.

S507〜S513、S522〜S527、S532〜S537は、図2と同様のため説明を省略する。   Steps S507 to S513, S522 to S527, and S532 to S537 are the same as those in FIG.

なお、本実施形態では、初期化順序設定端子は、各チップに一つ設けるものとしたが、これに限定されるものではない。例えば、一つのチップに入力する初期化順序の設定端子数を増やし、一つのチップにさらに複数チップの初期化順序の設定するようにしてもよい。   In this embodiment, one initialization order setting terminal is provided for each chip. However, the present invention is not limited to this. For example, the number of terminals for setting the initialization order input to one chip may be increased, and the initialization order of a plurality of chips may be set for one chip.

なお、本実施形態では、チップ初期化順序を特定する外部端子をチップ120と130に設けたが、これに限定されるものではなく、チップ初期化順序を特定する外部端子が接続されるチップは、特定のチップに限定されるものではない。例えば、チップ110に集約して外部端子を接続してもよいし、チップ120のみに集約して外部端子を接続してもよいし、チップ130のみに集約して外部端子を接続してもよい。   In the present embodiment, the external terminals for specifying the chip initialization order are provided on the chips 120 and 130. However, the present invention is not limited to this, and the chips to which the external terminals for specifying the chip initialization order are connected are: However, the present invention is not limited to a specific chip. For example, the external terminals may be connected to the chip 110, the external terminals may be connected only to the chip 120, or the external terminals may be connected only to the chip 130. .

上述したように、本実施形態では、チップに初期化順序情報を特定する外部端子を備えることにより、外部端子から入力された初期化順序情報に基づいて、初期化を優先的に実行すべきスレイブチップを特定する。そして、初期化に時間のかかるスレイブチップの初期化を優先的に行う。これにより、システム全体の起動時間を短縮することができる。   As described above, in the present embodiment, by providing the chip with the external terminal for specifying the initialization order information, the slave which should execute the initialization preferentially based on the initialization order information input from the external terminal is provided. Identify the chip. Then, the initialization of the slave chip which takes a long time for initialization is preferentially performed. As a result, the startup time of the entire system can be reduced.

(実施形態3)
本実施形態係る画像処理装置は、4つのチップが直列に接続される。
(Embodiment 3)
In the image processing apparatus according to the present embodiment, four chips are connected in series.

図5は、本実施形態に係る画像処理装置の構成例を示すブロック図である。   FIG. 5 is a block diagram illustrating a configuration example of the image processing apparatus according to the present embodiment.

図1と同じ部分は同じ記号で表し、説明を省略する。   The same parts as those in FIG.

図5に示すように、画像処理装置100Bは、直列に接続された4チップ(チップ110、チップ120、チップ130、チップ140)を有する。以下、図5と図1の異なる部分を説明する。   As shown in FIG. 5, the image processing apparatus 100B has four chips (chip 110, chip 120, chip 130, and chip 140) connected in series. Hereinafter, different parts of FIG. 5 and FIG. 1 will be described.

画像処理装置100Bは、ユーザーからの印刷データを受信し印刷物を生成することや、画像データをメディアから読み取ることができる装置である。   The image processing apparatus 100B is an apparatus that can receive print data from a user and generate a printed material, and can read image data from a medium.

インターフェース270は、チップ120とチップ140の通信を行う。インターフェース280は、チップ140とチップ130の通信を行う。チップ140は、RAM231と、スキャナ部232に接続される。   The interface 270 performs communication between the chip 120 and the chip 140. The interface 280 performs communication between the chip 140 and the chip 130. The chip 140 is connected to the RAM 231 and the scanner unit 232.

チップ110、チップ120、チップ130の構成は図1(実施形態1)と同様である。   The configurations of the chip 110, the chip 120, and the chip 130 are the same as those in FIG. 1 (Embodiment 1).

チップ140は、CPU141と、RAMコントローラ部142と、スキャナ制御部143と、CPUリセット制御部144と、インターフェース部145、146を有し、これらは内部バス148により互いに接続されている。チップ140は、スキャナ制御チップとして用いられる。   The chip 140 has a CPU 141, a RAM controller 142, a scanner controller 143, a CPU reset controller 144, and interfaces 145 and 146, which are connected to each other by an internal bus 148. The chip 140 is used as a scanner control chip.

CPU141は、プログラムに従って画像処理装置100Bの制御を行う処理実行手段である。RAMコントローラ部142は、RAM231とのデータの読み書きを行うためのRAM制御手段である。スキャナ制御部143はスキャナ部232の制御を行う。CPUリセット制御部144はCPU141へのCPUリセット信号273を制御して、CPU141のリセット制御を行う。インターフェース部145は、インターフェース280を介してチップ130と通信を行うための通信手段である。インターフェース部146は、インターフェース270を介してチップ120と通信を行うための通信手段である。   The CPU 141 is a processing execution unit that controls the image processing apparatus 100B according to a program. The RAM controller 142 is a RAM control unit for reading and writing data from and to the RAM 231. The scanner control unit 143 controls the scanner unit 232. The CPU reset control unit 144 controls a CPU reset signal 273 to the CPU 141 to perform reset control of the CPU 141. The interface unit 145 is a communication unit for communicating with the chip 130 via the interface 280. The interface unit 146 is a communication unit for communicating with the chip 120 via the interface 270.

リセットIC300は、チップ110内の全構成と、チップ120内のCPU以外の構成と、チップ140内のCPU以外の構成と、チップ130内のCPU以外の構成へリセット信号を出力する。   The reset IC 300 outputs a reset signal to all components in the chip 110, components other than the CPU in the chip 120, components other than the CPU in the chip 140, and components other than the CPU in the chip 130.

本実施形態は、4つのチップを含み、チップ初期化順序は、ROM202に格納されているチップ初期化順序情報202aによって任意に決まるものであり、一つの初期化順に特定されるものではない。本実施形態では、チップ110を除いた、3つのチップの初期化順序は、(4−1)!=6通りの中から任意に選択することができる。図6は本実施形態に係るチップの初期化順序のパターン示した説明図である。   The present embodiment includes four chips, and the chip initialization order is arbitrarily determined by the chip initialization order information 202a stored in the ROM 202, and is not specified in one initialization order. In the present embodiment, the initialization order of the three chips excluding the chip 110 is (4-1)! = 6 types can be arbitrarily selected. FIG. 6 is an explanatory diagram showing a pattern of a chip initialization order according to the present embodiment.

なお、本実施形態では、4つのチップが接続される構成について説明したが、接続されるチップの個数はいくつであっても構わない。   In the present embodiment, a configuration in which four chips are connected has been described. However, the number of connected chips may be any number.

上述したとおり、n個(n:自然数)のチップがマルチチップシステムであっても、任意のチップ初期化順序を実現することができる。すなわち、様々なマルチチップシステムに対して、システム全体の起動時間を短縮することができる。   As described above, even when n (n: natural number) chips are a multichip system, an arbitrary chip initialization order can be realized. That is, the start-up time of the entire system can be reduced for various multi-chip systems.

(実施形態4)
本実施形態では、チップの初期化順序を動的に変更可能な画像処理装置について説明する。ここでは、画像処理装置が着脱可能なユニットが接続でき、着脱可能なユニットが接続されている場合と接続されていない場合において、チップの初期化順序を選択的に開始可能とする。
(Embodiment 4)
In the present embodiment, an image processing apparatus capable of dynamically changing the initialization order of chips will be described. Here, a detachable unit to which the image processing apparatus can be connected can be connected, and the chip initialization order can be selectively started when the detachable unit is connected and when it is not connected.

図7は、本実施形態における、マルチチップシステムの構成形態を示すブロック図である。図5と同じ部分は同じ記号で表し、説明を省略する。図7に示すように、画像処理装置100Cは、直列に接続された4チップ(チップ110、チップ150、チップ120、チップ130)を有する。以下、図7と図1の異なる部分を説明する。   FIG. 7 is a block diagram illustrating a configuration of the multichip system according to the present embodiment. The same parts as those in FIG. As shown in FIG. 7, the image processing apparatus 100C has four chips (chip 110, chip 150, chip 120, and chip 130) connected in series. Hereinafter, different parts of FIG. 7 and FIG. 1 will be described.

画像処理装置100Cは、オプションユニットを接続可能である。オプションユニット部290は、例えば、画像処理装置100Cのデータ処理を高速化させるアクセラレータユニットであり、画像処理装置100Cの使用方法に応じて、画像処理装置100Cに着脱される。   An optional unit can be connected to the image processing apparatus 100C. The option unit unit 290 is, for example, an accelerator unit that speeds up data processing of the image processing apparatus 100C, and is attached to and detached from the image processing apparatus 100C according to the usage of the image processing apparatus 100C.

チップ150は、データ制御チップとして用いられるスレイブチップである。インターフェース251は、チップ110とチップ150の通信を行う。インターフェース261は、チップ150とチップ120の通信を行う。チップ150は、RAM241と接続する。また、チップ150は、オブションインターフェースにより、オプションユニット部290とチップ150の通信を行う。本実施形態では、オプションユニット部290が接続されていない場合には、チップ130、チップ120、チップ150の順で初期化に時間に掛かる。また、オプションユニット部290が接続されている場合には、チップ150、チップ130、チップ120の順で初期化に時間に掛かる。   The chip 150 is a slave chip used as a data control chip. The interface 251 performs communication between the chip 110 and the chip 150. The interface 261 performs communication between the chip 150 and the chip 120. The chip 150 is connected to the RAM 241. Further, the chip 150 performs communication between the option unit 290 and the chip 150 by an option interface. In this embodiment, when the option unit unit 290 is not connected, it takes time to initialize the chip 130, the chip 120, and the chip 150 in this order. When the option unit 290 is connected, it takes time to initialize the chip 150, the chip 130, and the chip 120 in this order.

チップ110Cは、オプションユニット検出部293を含む。また、オプションユニット検出部293は、内部レジスタ294を含む。オプションユニット部290が画像処理装置100Cに接続されると、オプションユニット通知信号292は、オプションユニット部290が接続されたことをチップ110に通知する。オプションユニット検出部293は、オプションユニット部290が接続されていない場合には、内部レジスタ294に‘0’を書き込む。オプションユニット部290が接続されて、オプションユニット通知信号292がチップ110Cに入力された場合には、内部レジスタ294に‘1’を書き込む。なお、チップ110が接続するROM202には、チップ初期化順序情報202aは含まれていない。このように、本実施形態では、オプションユニット検出部293の内部レジスタ294には、オプションユニット部290の接続状態を示す接続情報が保存されている。そして、詳細は後述するが、CPU111は、オプションユニット部290の接続状態を示す接続情報に基づいて、初期化の順番を決定する。オプションユニット部290が接続されていない場合、チップ130、チップ120、チップ150の順に初期化の順番を決定する。オプションユニット部290が接続されている場合、チップ150、チップ130、チップ120の順に初期化の順番を決定する。   The chip 110C includes an option unit detection unit 293. Further, the option unit detection unit 293 includes an internal register 294. When the option unit unit 290 is connected to the image processing apparatus 100C, the option unit notification signal 292 notifies the chip 110 that the option unit unit 290 has been connected. When the option unit unit 290 is not connected, the option unit detection unit 293 writes “0” into the internal register 294. When the option unit 290 is connected and the option unit notification signal 292 is input to the chip 110 </ b> C, ‘1’ is written to the internal register 294. The ROM 202 connected to the chip 110 does not include the chip initialization order information 202a. As described above, in the present embodiment, the connection information indicating the connection state of the option unit unit 290 is stored in the internal register 294 of the option unit detection unit 293. Then, although details will be described later, the CPU 111 determines the order of initialization based on the connection information indicating the connection state of the option unit unit 290. When the option unit 290 is not connected, the order of initialization is determined in the order of the chip 130, the chip 120, and the chip 150. When the option unit 290 is connected, the order of initialization is determined in the order of the chip 150, the chip 130, and the chip 120.

チップ120、チップ130の構成は、図1と同様であるため説明を省略する。   The configurations of the chips 120 and 130 are the same as those in FIG.

チップ150は、CPU151、RAMコントローラ部152、データ処理部153、CPUリセット制御部154、インターフェース部155,156、オプションインターフェース部295を有し、これらは内部バス158により互いに接続されている。CPU151は、プログラムに従って画像処理装置100Cの制御を行う。RAMコントローラ部152は、RAM241とのデータの読み書きを行うためのRAM制御手段である。データ処理部153は、画像データの処理を行う。CPUリセット制御部154は、CPU151へのCPUリセット信号283を制御して、CPU151のリセット制御を行う。インターフェース部155は、インターフェース261を介してチップ120と通信を行うための通信手段である。インターフェース部156は、インターフェース251を介してチップ110と通信を行うための通信手段である。オプションインターフェース部295は、オプションユニットと通信するための通信手段である。   The chip 150 includes a CPU 151, a RAM controller 152, a data processor 153, a CPU reset controller 154, interfaces 155, 156, and an optional interface 295, which are connected to each other by an internal bus 158. The CPU 151 controls the image processing device 100C according to a program. The RAM controller 152 is a RAM control unit for reading and writing data from and to the RAM 241. The data processing unit 153 processes image data. The CPU reset control unit 154 controls the CPU reset signal 283 to the CPU 151 to perform reset control of the CPU 151. The interface unit 155 is communication means for communicating with the chip 120 via the interface 261. The interface unit 156 is communication means for communicating with the chip 110 via the interface 251. The option interface unit 295 is a communication unit for communicating with the option unit.

図8は、本実施形態に係るマルチチップシステムのチップ初期化順序を決定するためのフローチャートである。   FIG. 8 is a flowchart for determining the chip initialization order of the multichip system according to the present embodiment.

マルチチップシステムに電源が投入されると、リセットIC300は、マルチチップシステムの各チップに対し、リセット信号301を出力する。これにより、チップ110のチップリセット、チップ120内のCPU121以外のリセット、チップ130内のCPU131以外のリセット、チップ150内のCPU以外のリセットを解除する。   When the power is turned on to the multichip system, the reset IC 300 outputs a reset signal 301 to each chip of the multichip system. Thereby, the chip reset of the chip 110, the reset of the chip 120 other than the CPU 121, the reset of the chip 130 other than the CPU 131, and the reset of the chip 150 other than the CPU are released.

リセットIC300によるリセット解除の後、チップ110では、S701において、チップ110の初期化を開始する。   After the reset is released by the reset IC 300, the chip 110 starts to initialize the chip 110 in S701.

S702において、CPU111により、内部レジスタ294に格納されている値をリードする。その結果、S703において、値が“0”であった場合は、S704aに遷移し、値が“0”でなかった場合は、S704aに遷移する。   In S702, the CPU 111 reads the value stored in the internal register 294. As a result, in S703, when the value is “0”, the process transits to S704a, and when the value is not “0”, the process transits to S704a.

S704aでは、オプションユニット部290が接続されていないため、チップ130、チップ120、チップ150の順で初期化を開始する。S704bでは、オプションユニット部290が接続されていることになるため、チップ150、チップ130、チップ120の順で初期化を開始する。すなわち、S703の判定結果に応じて、初期化の順序を決定する。言い換えれば、CPU111は、オプションユニット部290の接続状態に応じて、チップの初期化順序を切り替える。なお、各チップの初期化の方法は、初期化の順番が異なる以外は、図2等を用いて説明した方法と同様であるため、説明を省略する。上述したとおり、本実施形態では、着脱可能なユニットが接続されていることを通知する手段を有し、通知された情報によりチップの初期化順序を切り替えることにより、装置の状態に応じてチップの初期化の優先度を変更する。これにより、より適切な順序で初期化を実行することができ、システム全体の初期化時間を短縮することができる。   In S704a, since the option unit unit 290 is not connected, initialization is started in the order of the chip 130, the chip 120, and the chip 150. In S704b, since the option unit unit 290 is connected, initialization is started in the order of the chip 150, the chip 130, and the chip 120. That is, the order of initialization is determined according to the determination result of S703. In other words, the CPU 111 switches the chip initialization order according to the connection state of the option unit unit 290. The method of initializing each chip is the same as the method described with reference to FIG. 2 and the like, except that the order of initialization is different, and a description thereof will be omitted. As described above, in the present embodiment, there is provided a unit for notifying that a detachable unit is connected, and by switching the initialization order of the chip based on the notified information, the chip can be switched according to the state of the device. Change the initialization priority. Thereby, initialization can be performed in a more appropriate order, and the initialization time of the entire system can be reduced.

(実施形態5)
本実施形態では、外部から入力される情報により、可変的な順序でチップの初期化を開始可能である。
(Embodiment 5)
In this embodiment, chip initialization can be started in a variable order based on information input from the outside.

図9は、本実施形態に係る画像処理装置の構成例を示すブロック図である。図9に示すように、画像処理装置100Dは、直列に接続された4チップ(チップ110、チップ120、チップ140、チップ130)を有する。以下、図5と同じ部分は同じ記号で表し、説明を省略する。ここでは、図9と図5の異なる部分を説明する。   FIG. 9 is a block diagram illustrating a configuration example of the image processing apparatus according to the present embodiment. As shown in FIG. 9, the image processing apparatus 100D has four chips (chip 110, chip 120, chip 140, and chip 130) connected in series. Hereinafter, the same parts as those in FIG. 5 are represented by the same symbols, and the description will be omitted. Here, different portions between FIG. 9 and FIG. 5 will be described.

ユーザーインターフェース部411は、チップ110にユーザーインターフェース信号412を出力する。   The user interface unit 411 outputs a user interface signal 412 to the chip 110.

ユーザーインターフェース部411は、外部から操作可能なKEYを複数有し、押されたKEYに対応した信号をユーザーインターフェース信号412として出力する。本実施形態では、複数のKEYとして、プリント動作開始ボタン、スキャナ動作開始ボタン、停止ボタンを含む。   The user interface unit 411 has a plurality of externally operable keys, and outputs a signal corresponding to the pressed key as a user interface signal 412. In the present embodiment, the plurality of keys include a print operation start button, a scanner operation start button, and a stop button.

チップ110は、ユーザーインターフェース制御部119を有する。そして、ユーザーインターフェース制御部119は、初期化テーブル119aを有する。初期化テーブル119aは、ユーザーインターフェース部411において選択されたキー毎に初期化の順番が設定されている。   The chip 110 has a user interface control unit 119. Then, the user interface control unit 119 has an initialization table 119a. In the initialization table 119a, the order of initialization is set for each key selected in the user interface unit 411.

ユーザーインターフェース制御部119は、ユーザーインターフェース信号412の制御をする制御手段である。初期化テーブル119aは初期化を開始するチップの順序を特定する情報がテーブルとして記憶されている。入力されたユーザーインターフェース信号412の種類に応じて、初期化テーブル119aの初期化順序テーブルを選択し、チップの初期化順序を可変的に決定する。また、チップ110に接続するROM202にチップ初期化順序情報202aは含まれていない。なお、ユーザーインターフェース信号412は、ユーザーインターフェース部411で選択されたキーの種類に応じて、変わる。   The user interface control unit 119 is a control unit that controls the user interface signal 412. In the initialization table 119a, information for specifying the order of chips to start initialization is stored as a table. The initialization order table of the initialization table 119a is selected according to the type of the input user interface signal 412, and the initialization order of the chips is variably determined. Further, the ROM 202 connected to the chip 110 does not include the chip initialization order information 202a. Note that the user interface signal 412 changes according to the type of key selected by the user interface unit 411.

例えば、スキャナ動作の開始ボタンが押下された場合、スキャナ操作を実施するため、スキャナ部232が接続するチップ140の初期化を優先的に行う。プリント動作の開始ボタンが押下された場合、メカ部222が接続するチップ130の初期化を優先的に行う。このように、本実施形態では、動作モードに応じて、チップの初期化順序を可変的に変更することが可能となる。言い換えれば、ユーザーにより選択された機能に応じて、チップの初期化順序を決定する。より具体的には、ユーザーにより指定された動作を実行するために必要となるチップの初期化を優先するように初期化順序を決定する。   For example, when the start button of the scanner operation is pressed, initialization of the chip 140 connected to the scanner unit 232 is preferentially performed in order to perform the scanner operation. When the print operation start button is pressed, the chip 130 connected to the mechanical unit 222 is preferentially initialized. As described above, in the present embodiment, it is possible to variably change the chip initialization order according to the operation mode. In other words, the order of initializing the chips is determined according to the function selected by the user. More specifically, the initialization order is determined so that the initialization of the chip required to execute the operation specified by the user is prioritized.

チップ120、チップ130、チップ140の構成は、図5と同様であるため、説明を省略する。   The configurations of the chip 120, the chip 130, and the chip 140 are the same as those in FIG.

図10は、実施形態5に係るマルチチップシステムのチップ初期化順序を決定するためのフローチャートである。   FIG. 10 is a flowchart for determining a chip initialization order of the multichip system according to the fifth embodiment.

マルチチップシステムに電源が投入されると、マルチチップシステムの各チップに対し、リセット信号301を出力する。これにより、リセットIC300はチップ110のチップリセット、チップ120内のCPU121以外のリセット、チップ140内のCPU141以外のリセット、チップ130内のCPU131以外のリセットを解除する。   When the power is turned on to the multichip system, a reset signal 301 is output to each chip of the multichip system. As a result, the reset IC 300 releases the chip reset of the chip 110, the reset of the chip 120 other than the CPU 121, the reset of the chip 140 other than the CPU 141, and the reset of the chip 130 other than the CPU 131.

リセットIC300のリセット解除の後、S801において、チップ110は初期化を開始する。S802において、ユーザーインターフェース部411からユーザーインターフェース信号412が入力されると、S803にて、押されたKEYの種類に応じて、初期化チップテーブル109aを選択する。その結果、S804において、CPU111は選択された初期化チップテーブル109aをリードすることで、チップの初期化順序を決定する。S805において、決定された初期化開始順に初期化フローを開始する。なお、各チップの初期化の方法は、初期化の順番が異なる以外は、図2等を用いて説明した方法と同様であるため、説明を省略する。   After the reset of the reset IC 300 is released, in step S801, the chip 110 starts initialization. In step S802, when the user interface signal 412 is input from the user interface unit 411, in step S803, the initialization chip table 109a is selected according to the type of the pressed key. As a result, in step S804, the CPU 111 determines the chip initialization order by reading the selected initialization chip table 109a. In step S805, an initialization flow is started in the determined order of initialization. The method of initializing each chip is the same as the method described with reference to FIG. 2 and the like, except that the order of initialization is different, and a description thereof will be omitted.

上述したとおり、本実施形態では、チップの初期化順序が記録されている初期化チップテーブルに基づいて、外部から入力される情報により可変的に初期化順序テーブルを決定する。これにより、可変的な順序でチップの初期化を開始することができ、必要なサブシステムの起動時間を早めることができる。すなわち、本実施形態では、指定された動作を実行するために必要となるチップの初期化を早めることができる。例えば、動作モードによっては、下流側のチップを初期化しなくても動作を実行することができる。したがって、本実施形態では、動作モードで使用する機能部(印刷部、スキャナ部等)が接続するチップの動作を優先的に初期化することができる。したがって、動作モードによっては、より早く動作を開始させることができるようになる。   As described above, in the present embodiment, the initialization order table is variably determined based on information input from the outside based on the initialization chip table in which the initialization order of the chips is recorded. Thus, the initialization of the chips can be started in a variable order, and the required start-up time of the subsystem can be shortened. That is, in the present embodiment, the initialization of the chip required to execute the designated operation can be hastened. For example, depending on the operation mode, the operation can be executed without initializing the downstream chip. Therefore, in the present embodiment, it is possible to preferentially initialize the operation of the chip connected to the functional units (printing unit, scanner unit, etc.) used in the operation mode. Therefore, depending on the operation mode, the operation can be started earlier.

(その他の実施形態)
本発明は上述した実施形態に限定されるものではない。例えば、上述した実施形態では、マスタチップと、スレイブチップが異なる構成からなるものとしたが、これに限定されず、マスタチップもスレイブチップも同一の構成からなるものとしてもよい。この場合は、各チップが、マスタチップにもスレイブチップにもなることが可能となる。
(Other embodiments)
The present invention is not limited to the embodiments described above. For example, in the above-described embodiment, the master chip and the slave chip have different configurations. However, the present invention is not limited to this, and the master chip and the slave chip may have the same configuration. In this case, each chip can be a master chip or a slave chip.

また、上述した実施形態では、スレイブチップの初期化を開始する前に、全てのチップ間の通信を確立するようにしたが、優先的に初期化すべきチップが末端のチップではなく、中継チップである場合、末端のチップまで全ての通信を確立する必要はない。したがって、マスタチップと優先的に初期化すべきチップとの通信を確立したが、全てのチップとの通信が確立する前に、優先的に初期化すべきチップの初期化を開始するようにしてもよい。   In the above-described embodiment, the communication between all the chips is established before the initialization of the slave chip is started, but the chip to be preferentially initialized is not a terminal chip but a relay chip. In some cases, not all communications need to be established up to the terminal chip. Therefore, although the communication between the master chip and the chip to be preferentially initialized has been established, the initialization of the chip to be preferentially initialized may be started before the communication with all the chips is established. .

また、上述した実施形態では、マスタチップであるチップ110のCPU111が各インターフェース部を設定し、チップ間の通信を確立させるものとしたが、これに限定されるものではない。例えば、リセットIC300がリセット信号を出力し、チップリセット解除することにより、スレイブチップのCPUがリセットされた状態のまま、自動的にチップ間の通信が先に確立できるようにしてもよい。   In the above-described embodiment, the CPU 111 of the chip 110, which is the master chip, sets each interface unit and establishes communication between the chips. However, the present invention is not limited to this. For example, the reset IC 300 may output a reset signal and release the chip reset, so that communication between the chips can be automatically established first while the CPU of the slave chip is reset.

上述した実施形態では、チップの数を3つ又は4の場合を例に挙げて説明したが、チップの数は3つ以上であればこれらに限定されるものではない。   In the above-described embodiment, the case where the number of chips is three or four is described as an example. However, the number of chips is not limited to three or more as long as the number is three or more.

上述した実施形態では、チップが直列に接続され、一つのチップから他のチップへプログラムを配信するようにしたが、これに限定されるものではない。例えば、チップの一部が並列に接続されていてもよいし、プログラムを配信するチップは、複数個であってもよい。   In the embodiment described above, the chips are connected in series, and the program is distributed from one chip to another chip. However, the present invention is not limited to this. For example, a part of the chips may be connected in parallel, or a plurality of chips for distributing the program may be provided.

また、上述した実施形態では、CPU111は、チップ130の初期化用のプログラムをチップ130用のRAM221に格納させるものとしたが、これに限定されるものではない。例えば、チップ130の初期化用のプログラムと、他のチップの初期化用のプログラムを含むプログラムを格納させるようにしてもよい。   Further, in the above-described embodiment, the CPU 111 stores the program for initializing the chip 130 in the RAM 221 for the chip 130, but is not limited thereto. For example, a program including a program for initializing the chip 130 and a program for initializing another chip may be stored.

実施形態3では、接続される全てのチップを初期化するための順序を決定したが、一部のチップの初期化のみでシステムの起動が可能である場合、システムの起動に必要なチップのみの初期化順序を決定してもよい。そして、全てのチップを初期化せずに、初期化順序が決定されたチップのみの初期化をするようにしてもよい。   In the third embodiment, the order for initializing all the connected chips is determined. However, when the system can be started only by initializing some of the chips, only the chips necessary for starting the system are determined. The initialization order may be determined. Then, instead of initializing all the chips, only the chips for which the initialization order is determined may be initialized.

実施形態4では、CPU111が、オプションユニット部290の接続状態を示す接続情報を取得して、初期化の順番を決定するものとしたが、これに限定されるものではない。例えば、ROM202は、チップの初期化順序情報202aを含むものとし、オプションユニット検出部293の内部レジスタ294の接続情報に応じて、チップの初期化順序情報202aを更新するようにしてもよい。この場合は、CPU111は、初期化順序情報202aに基づいて、図2に示すフローにより初期化を実行することができる。また、例えば、ROM202は、接続状態毎に初期化の順番が設定された初期化テーブルを含むものとし、オプションユニット検出部293の内部レジスタ294の接続情報に応じて、初期化テーブルを取得するようにしてもよい。   In the fourth embodiment, the CPU 111 acquires the connection information indicating the connection state of the option unit unit 290 and determines the order of initialization, but the present invention is not limited to this. For example, the ROM 202 may include the chip initialization order information 202a, and update the chip initialization order information 202a according to the connection information of the internal register 294 of the option unit detection unit 293. In this case, the CPU 111 can execute the initialization according to the flow shown in FIG. 2 based on the initialization order information 202a. Further, for example, the ROM 202 includes an initialization table in which the order of initialization is set for each connection state, and acquires the initialization table according to the connection information of the internal register 294 of the option unit detection unit 293. You may.

また、実施形態5では、ユーザーインターフェース信号を初期化テーブルへ入力するものとしたが、初期化テーブルへ入力する信号は、ユーザーインターフェース信号に限定されるものではない。例えば、PCからのホストインターフェースを介して入力される情報や、その他の外部機器からの入力情報であってもよい。   In the fifth embodiment, the user interface signal is input to the initialization table. However, the signal input to the initialization table is not limited to the user interface signal. For example, it may be information input from a PC via a host interface or input information from another external device.

また、上述した実施形態を組み合わせて、適宜、初期化の方法を変更できるようにしてもよい。例えば、通常の起動は、実施形態1のようにROM内の情報により各チップ順序を決定するが、通常の起動とは別に、特定の入力信号群によって起動をする場合には、実施形態5のように初期化チップテーブルを用いて起動をするようにしてもよい。   Further, by combining the above-described embodiments, the initialization method may be appropriately changed. For example, in the normal start-up, the order of each chip is determined based on information in the ROM as in the first embodiment. As described above, the activation may be performed using the initialization chip table.

また、以上の実施形態の処理の全てをハードウェアで実行する必要はなく、一部をソフ
トウェアによって構成してもよい。
In addition, it is not necessary to execute all of the processes of the above-described embodiments using hardware, and some of them may be configured using software.

100,100A,100B,100C 画像処理装置
110 マスタチップ
120、130、140、150 スレイブチップ
111、121、131、141、151 CPU
112、122、132、142、152 RAMコントローラ部
113 ROMコントローラ部
123 印刷制御部
133 メカ駆動制御部
143 スキャナ制御部
153 データ処理部
114、124、134、144、154 CPUリセット制御部
115、125、126、136、145、146、155、156 インターフェース部
118、128、138、148、158 バス
250、251、260、261、270、280 インターフェース
253、263、273、283 CPUリセット信号
190 ホストPC
191 ホストインターフェース
201、211、221、231 RAM
202 ROM
212 印刷部
222 メカ部
100, 100A, 100B, 100C Image processing device 110 Master chip 120, 130, 140, 150 Slave chip 111, 121, 131, 141, 151 CPU
112, 122, 132, 142, 152 RAM controller unit 113 ROM controller unit 123 print control unit 133 mechanical drive control unit 143 scanner control unit 153 data processing unit 114, 124, 134, 144, 154 CPU reset control unit 115, 125, 126, 136, 145, 146, 155, 156 Interface section 118, 128, 138, 148, 158 Bus 250, 251, 260, 261, 270, 280 Interface 253, 263, 273, 283 CPU reset signal 190 Host PC
191 Host interface 201, 211, 221, 231 RAM
202 ROM
212 Printing unit 222 Mechanical unit

Claims (10)

少なくとも第1チップと第2チップと第3チップとを含む3以上のチップが直列に接続された情報処理装置であって、
前記直列に接続されたチップのうち少なくとも第1チップは、
初期化を優先するチップを特定する特定手段と、
前記特定手段により特定されたチップの初期化をさせる制御手段と、
を有し、
前記特定手段により前記初期化を優先するチップとして前記第3チップが特定された場合、前記制御手段は、前記第2チップに前記第2チップ用の初期化用のプログラムを転送する前に、前記第3チップに前記第3チップの初期化用のプログラムを転送し、
前記第3チップは、前記第3チップの初期化用のプログラムにより初期化することを特徴とする情報処理装置。
An information processing apparatus in which three or more chips including at least a first chip, a second chip, and a third chip are connected in series,
At least a first chip among the chips connected in series,
Specifying means for specifying a chip whose initialization is prioritized;
Control means for initializing the chip specified by the specifying means,
Has,
In a case where the third chip is specified as a chip that prioritizes the initialization by the specifying unit, the control unit sets the third chip before transferring an initialization program for the second chip to the second chip. transferring the third program for chip initialization of the third chip,
The information processing apparatus according to claim 1, wherein the third chip is initialized by a program for initializing the third chip .
前記第3チップは、前記第2チップよりも初期化に時間のかかるチップであることを特徴とする請求項1に記載の情報処理装置。 The information processing apparatus according to claim 1, wherein the third chip is a chip that requires longer time to initialize than the second chip . 前記特定手段は、前記第1チップに対応するメモリに予め保存された初期化順序情報を取得することにより、前記初期化を優先するチップを特定することを特徴とする請求項1又は2に記載の情報処理装置。 3. The device according to claim 1, wherein the specifying unit specifies a chip to which the initialization is prioritized by acquiring initialization order information stored in a memory corresponding to the first chip in advance. 4. Information processing device. 前記特定手段は、前記直列に接続されたチップの各チップの内部レジスタに保存された初期化順序情報を取得することにより、前記初期化を優先するチップを特定することを特徴とする請求項1又は2に記載の情報処理装置。   2. The device according to claim 1, wherein the identification unit identifies initialization-priority chips by acquiring initialization order information stored in an internal register of each chip of the serially connected chips. Or the information processing device according to 2. 前記内部レジスタに保存された初期化順序情報は、外部端子から入力された入力情報であることを特徴とする請求項4に記載の情報処理装置。   The information processing apparatus according to claim 4, wherein the initialization order information stored in the internal register is input information input from an external terminal. 前記情報処理装置にオプションユニットが接続されたか判定する判定手段と、
前記判定手段の判定結果に基づいて、初期化の順序を決定する決定手段と、
をさらに備えることを特徴とする請求項1又は2に記載の情報処理装置。
Determining means for determining whether an optional unit is connected to the information processing apparatus;
Determining means for determining the order of initialization based on the determination result of the determining means,
The information processing apparatus according to claim 1 , further comprising:
前記初期化を優先するチップは、指定された動作を実行するために必要となるチップであることを特徴とする請求項1に記載の情報処理装置。   The information processing apparatus according to claim 1, wherein the chip that gives priority to the initialization is a chip necessary to execute a specified operation. 前記制御手段は、前記特定手段により特定されたチップまでの通信を確立させ、前記特定手段により特定されたチップに当該チップの初期化用のプログラムを転送し、当該チップを初期化させることを特徴とする請求項1〜7のいずれか1項に記載の情報処理装置。   The control unit establishes communication up to the chip specified by the specifying unit, transfers a program for initializing the chip to the chip specified by the specifying unit, and initializes the chip. The information processing apparatus according to claim 1. 前記第2チップは、前記第3チップよりも前に前記第1チップとの通信が確立することを特徴とする請求項1〜8のいずれか1項に記載の情報処理装置。9. The information processing apparatus according to claim 1, wherein the second chip establishes communication with the first chip before the third chip. 9. 少なくとも第1チップと第2チップと第3チップとを含む3以上のチップが直列に接続された情報処理装置の制御方法であって、
前記第1チップにおいて、
初期化を優先するチップを特定するステップと
特定されたチップに当該チップの初期化用のプログラムを転送し、当該チップを初期化させるステップと、
実行し、
前記初期化を優先するチップとして前記第3チップが特定された場合、前記第2チップに前記第2チップ用の初期化用のプログラムを転送する前に、前記第3チップに前記第3チップの初期化用のプログラムを転送し、
前記第3チップは、前記第3チップの初期化用のプログラムにより初期化することを特徴とする制御方法。
A method for controlling an information processing device in which three or more chips including at least a first chip, a second chip, and a third chip are connected in series,
In the first chip,
Identifying a chip for which initialization is prioritized;
Transfer the program for initialization of the chip to the particular chips, the method comprising the chip Ru is initialized,
Run,
In a case where the third chip is specified as a chip that has a higher priority for the initialization, before transferring the initialization program for the second chip to the second chip, the third chip is loaded with the third chip. Transfer the initialization program,
The control method according to claim 1, wherein the third chip is initialized by a program for initializing the third chip .
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