JP6611555B2 - Printed circuit board and electronic device - Google Patents

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本発明は、半導体装置に対して、電源ノイズ対策としてバイパス回路を配置したプリント回路板に関する。   The present invention relates to a printed circuit board in which a bypass circuit is arranged as a countermeasure against power supply noise for a semiconductor device.

近年、電子機器の高機能・高性能化を受けて、プリント配線板に実装された第１半導体装置と第２半導体装置との間のデータ転送速度が高速化している。データ転送速度の高速化に伴って、様々なノイズに起因する電気信号の伝搬時間のばらつきが大きくなる。この伝搬時間のばらつきはジッタと呼ばれる。クロック同期型のインターフェースには、Double-Data-Rate3 Synchronous Dynamic Random Access Memory（以下、ＤＤＲ３メモリと略す）がある。ＤＤＲ３メモリのようなクロック同期型のインターフェースでは、ジッタの増大によってタイミングマージンが減少し、誤動作リスクが高まる。   In recent years, the data transfer speed between the first semiconductor device and the second semiconductor device mounted on the printed wiring board has been increased in response to higher performance and higher performance of electronic devices. As the data transfer rate increases, the variation in the propagation time of the electrical signal due to various noises increases. This variation in propagation time is called jitter. As a clock synchronous interface, there is a Double-Data-Rate 3 Synchronous Dynamic Random Access Memory (hereinafter abbreviated as DDR3 memory). In a clock-synchronous interface such as a DDR3 memory, the timing margin decreases due to an increase in jitter, and the risk of malfunction increases.

ジッタには、信号ノイズに起因するジッタと電源ノイズに起因するジッタとがある。信号ノイズに起因するジッタには、信号線のインピーダンス不整合や周波数帯域不足によって発生するシンボル間干渉ジッタや、配線間の電磁結合によって発生するクロストークノイズジッタがある。これらのジッタ低減には、終端抵抗の採用、配線間隔を広げる、線路インピーダンスを下げる等の対策方法がある。（非特許文献１参照）。   Jitter includes jitter caused by signal noise and jitter caused by power supply noise. The jitter caused by signal noise includes inter-symbol interference jitter caused by signal line impedance mismatch and insufficient frequency band, and crosstalk noise jitter caused by electromagnetic coupling between wirings. To reduce these jitters, there are countermeasures such as the use of termination resistors, widening the wiring interval, and reducing the line impedance. (Refer nonpatent literature 1).

電源ノイズに起因するジッタには、半導体装置の複数のバッファ回路が同時動作する際の電源ノイズによって発生する同時スイッチングノイズジッタ（以下、ＳＳＮジッタと略す）がある。半導体装置の複数のバッファ回路の信号端子から出力される各信号が、同時に論理レベルを切り替えたときに、電流が発生する。半導体装置への給電経路である、プリント配線板やパッケージ基板には寄生インダクタンスがある。電流がインダクタンスに流れると逆起電力が生じ、電源ノイズとなる。電源ノイズによって、半導体装置のバッファ回路の電源電位が変動し、信号波形が歪み、信号のジッタが発生する。   As jitter caused by power supply noise, there is simultaneous switching noise jitter (hereinafter abbreviated as SSN jitter) generated by power supply noise when a plurality of buffer circuits of a semiconductor device operate simultaneously. A current is generated when the signals output from the signal terminals of the plurality of buffer circuits of the semiconductor device are simultaneously switched in logic level. A printed wiring board or a package substrate, which is a power supply path to the semiconductor device, has a parasitic inductance. When the current flows through the inductance, a back electromotive force is generated, which causes power supply noise. Due to power supply noise, the power supply potential of the buffer circuit of the semiconductor device fluctuates, the signal waveform is distorted, and signal jitter occurs.

ＳＳＮジッタを低減する方法として、電源線とグラウンド線との間にコンデンサを設け、低インピーダンス化する方法がある。このとき、インピーダンスが急峻に変化しないように、コンデンサに抵抗器を追加したバイパス回路（特許文献１参照）や、コンデンサの寄生インダクタンス（ＥＳＬ）が低く、寄生抵抗（ＥＳＲ）が高いコンデンサが提案されている（特許文献２参照）。   As a method of reducing SSN jitter, there is a method of providing a capacitor between a power supply line and a ground line to reduce impedance. At this time, a bypass circuit in which a resistor is added to the capacitor (see Patent Document 1) and a capacitor with low parasitic inductance (ESL) and high parasitic resistance (ESR) are proposed so that the impedance does not change sharply. (See Patent Document 2).

特開平６−１３２６６８号公報JP-A-6-132668 特開２００７−２３５１７０号公報JP 2007-235170 A

碓井 有三 ボード設計者のための分布定数回路のすべて（２版）６５頁〜６６頁、１１７頁〜１２０頁Yuzo Sakurai All distributed constant circuits for board designers (2nd edition), pages 65-66, pages 117-120

しかし、第１半導体装置と第２半導体装置との間のデータ転送速度が高速化すると、信号の立ち上りと立ち下りの時間間隔が短くなる。信号の立ち上がりと立下りの時間間隔が短くなると、信号の立ち上りで発生した電源ノイズが収束する前に、信号の立ち下りで電源ノイズが発生することになる。信号の立ち上りで発生した電源ノイズが信号の立ち下りで発生した電源ノイズに重畳することにより、電源電位変動が大きくなり、信号のジッタが増加する。   However, when the data transfer rate between the first semiconductor device and the second semiconductor device is increased, the time interval between the rise and fall of the signal is shortened. When the time interval between the rising edge and the falling edge of the signal is shortened, the power noise occurs at the falling edge of the signal before the power noise generated at the rising edge of the signal converges. The power supply noise generated at the rising edge of the signal is superimposed on the power supply noise generated at the falling edge of the signal, so that the fluctuation of the power supply potential increases and the jitter of the signal increases.

そこで、特許文献１に記載のコンデンサと抵抗器からなる第１バイパス回路を用いて、第１半導体装置の動作により生じた電源ノイズを早く収束させることで、電源電位変動を低減し、ジッタを低減する方法が考えられる。その際、特許文献１記載のコンデンサに抵抗を直列に接続した第１バイパス回路を、第１半導体装置の近傍に設けることにより、第１半導体装置の動作による電源ノイズを早く収束させることができる。   Therefore, by using the first bypass circuit composed of the capacitor and the resistor described in Patent Document 1, the power supply noise generated by the operation of the first semiconductor device is quickly converged, thereby reducing the power supply potential fluctuation and reducing the jitter. A way to do this is conceivable. At that time, by providing a first bypass circuit in which a resistor described in Patent Document 1 is connected in series in the vicinity of the first semiconductor device, power supply noise due to the operation of the first semiconductor device can be quickly converged.

また、第２半導体装置に対しても、第２バイパス回路を配置することが考えられる。第２バイパス回路を追加することで、第２半導体装置にて発生する電源ノイズを早く収束させることができ、電源電位変動を安定化させることができる。その際、第２半導体装置の動作により発生する電源ノイズが小さければ、第２バイパス回路において抵抗器を省略することができ、プリント回路板のコストダウンや小型化を実現することができる。   It is also conceivable to arrange a second bypass circuit for the second semiconductor device. By adding the second bypass circuit, power supply noise generated in the second semiconductor device can be quickly converged, and power supply potential fluctuation can be stabilized. At this time, if the power supply noise generated by the operation of the second semiconductor device is small, the resistor can be omitted in the second bypass circuit, and the cost and size of the printed circuit board can be reduced.

ところが、第２半導体装置の電源ノイズ対策として第２バイパス回路を追加した場合、第１半導体装置には、第１バイパス回路及び第２バイパス回路から給電を受けることになる。第１バイパス回路の抵抗成分よりも第２バイパス回路の抵抗成分の電気抵抗値が低い場合、第２バイパス回路の方が低インピーダンスとなる。したがって、第１半導体装置への主な給電が第２バイパス回路から行われることとなり、第１半導体装置における電源ノイズの減衰効果が低下し、信号のジッタの低減効果が低下していた。   However, when a second bypass circuit is added as a countermeasure against power supply noise of the second semiconductor device, the first semiconductor device receives power from the first bypass circuit and the second bypass circuit. When the electrical resistance value of the resistance component of the second bypass circuit is lower than the resistance component of the first bypass circuit, the second bypass circuit has a lower impedance. Therefore, the main power supply to the first semiconductor device is performed from the second bypass circuit, the power noise reduction effect in the first semiconductor device is reduced, and the signal jitter reduction effect is reduced.

本発明は、第１半導体装置と第２半導体装置との間で通信される信号のジッタを低減することを目的とする。   An object of the present invention is to reduce jitter of a signal communicated between a first semiconductor device and a second semiconductor device.

本発明のプリント回路板は、電源端子及びグラウンド端子を有する第１半導体装置と、前記第１半導体装置の電源端子に電気的に導通する電源側端子、及び前記第１半導体装置のグラウンド端子に電気的に導通するグラウンド側端子を有し、第１容量成分と第１抵抗成分とを含む第１バイパス回路と、電源端子及びグラウンド端子を有し、前記第１半導体装置と通信する第２半導体装置と、前記第２半導体装置の電源端子に電気的に導通する電源側端子、及び前記第２半導体装置のグラウンド端子に電気的に導通するグラウンド側端子を有し、第２容量成分と前記第１抵抗成分よりも電気抵抗値の低い第２抵抗成分とを含む第２バイパス回路と、前記第１半導体装置、前記第２半導体装置、前記第１バイパス回路及び前記第２バイパス回路が実装され、第１導体層及び第２導体層を有するプリント配線板と、を備え、前記プリント配線板には、前記第１半導体装置の電源端子と前記第１バイパス回路の電源側端子とを電気的に導通させる第１電源ヴィアと、前記プリント配線板の表面に垂直な方向から見て、前記第１半導体装置と重なる位置に配置され、前記第１電源ヴィアに接続され、前記第１導体層に形成された第１電源パターンと、前記第１半導体装置のグラウンド端子と前記第１バイパス回路のグラウンド側端子とを電気的に導通させる第１グラウンドヴィアと、前記垂直な方向から見て、前記第１半導体装置と重なる位置に配置され、前記第１グラウンドヴィアに接続され、前記第２導体層に形成された第１グラウンドパターンと、前記垂直な方向から見て前記第１グラウンドパターンの一部と重なるように、前記第１電源パターンと間隔をあけて配置され、前記第２半導体装置のグラウンド端子及び前記第２バイパス回路のグラウンド側端子と電気的に導通し、前記第１導体層に形成された第２グラウンドパターンと、前記垂直な方向から見て前記第１電源パターンの一部と重なるように、前記第１グラウンドパターンと間隔をあけて配置され、前記第２半導体装置の電源端子及び前記第２バイパス回路の電源側端子と電気的に導通し、前記第２導体層に形成された第２電源パターンと、前記垂直な方向から見た前記第１電源パターンと前記第２電源パターンとの重なり合う部分を接続する第２電源ヴィアと、前記垂直な方向から見た前記第１グラウンドパターンと前記第２グラウンドパターンとの重なり合う部分を接続する第２グラウンドヴィアと、が形成されている。 The printed circuit board according to the present invention includes a first semiconductor device having a power supply terminal and a ground terminal, a power supply side terminal electrically connected to the power supply terminal of the first semiconductor device, and an electric circuit connected to the ground terminal of the first semiconductor device. And a first bypass circuit including a first capacitance component and a first resistance component, and a second semiconductor device having a power supply terminal and a ground terminal and communicating with the first semiconductor device A power supply side terminal electrically connected to the power supply terminal of the second semiconductor device, and a ground side terminal electrically connected to the ground terminal of the second semiconductor device, the second capacitance component and the first A second bypass circuit including a second resistance component having a lower electrical resistance value than the resistance component; and the first semiconductor device, the second semiconductor device, the first bypass circuit, and the second bypass circuit. And a printed wiring board having a first conductor layer and a second conductor layer, wherein the printed wiring board electrically connects a power supply terminal of the first semiconductor device and a power supply side terminal of the first bypass circuit. A first power supply via electrically connected to the first power supply via, disposed in a position overlapping the first semiconductor device when viewed from a direction perpendicular to the surface of the printed wiring board, and connected to the first power supply via. The first power supply pattern formed on the first semiconductor device, the first ground via that electrically connects the ground terminal of the first semiconductor device and the ground-side terminal of the first bypass circuit, and when viewed from the vertical direction, A first ground pattern disposed in a position overlapping the first semiconductor device, connected to the first ground via, and formed in the second conductor layer, and the first graph as viewed from the perpendicular direction. The first power supply pattern is spaced from the first power supply pattern so as to overlap a part of the second power supply pattern, and is electrically connected to the ground terminal of the second semiconductor device and the ground side terminal of the second bypass circuit, and A second ground pattern formed on one conductor layer and arranged to be spaced from the first ground pattern so as to overlap a part of the first power supply pattern when viewed from the vertical direction; A second power supply pattern formed in the second conductor layer, electrically connected to a power supply terminal of the device and a power supply side terminal of the second bypass circuit; the first power supply pattern viewed from the vertical direction; and a second power supply via connecting the overlapping each other part of the second power supply pattern overlaps with the first ground pattern as viewed from the direction perpendicular to the second ground pattern A second ground via connecting the portions is formed.

本発明によれば、第１半導体装置と第２バイパス回路との間のインダクタンスが高まり、第１半導体装置にて発生する電源ノイズを第１バイパス回路により効果的に低減することができる。これにより、第１半導体装置と第２半導体装置との間で通信される信号のジッタを低減することができる。   According to the present invention, the inductance between the first semiconductor device and the second bypass circuit is increased, and power supply noise generated in the first semiconductor device can be effectively reduced by the first bypass circuit. Thereby, the jitter of the signal communicated between the first semiconductor device and the second semiconductor device can be reduced.

第１実施形態に係るプリント回路板を示す模式図である。It is a schematic diagram which shows the printed circuit board which concerns on 1st Embodiment. （ａ）は第１実施形態におけるプリント配線板の第１導体層の上面図である。（ｂ）は第１実施形態におけるプリント配線板の第２導体層の上面図である。(A) is a top view of the 1st conductor layer of the printed wiring board in 1st Embodiment. (B) is a top view of the second conductor layer of the printed wiring board in the first embodiment. （ａ）は第１実施形態のプリント回路板と比較例のプリント回路板の電源インピーダンスをシミュレーションした結果を示すグラフである。（ｂ）は第１実施形態のプリント回路板と比較例のプリント回路板のジッタをシミュレーションした結果を示すグラフである。(A) is a graph which shows the result of having simulated the power supply impedance of the printed circuit board of 1st Embodiment, and the printed circuit board of a comparative example. (B) is a graph showing the result of simulating the jitter of the printed circuit board of the first embodiment and the printed circuit board of the comparative example. 第２実施形態に係るプリント回路板を示す模式図である。It is a schematic diagram which shows the printed circuit board which concerns on 2nd Embodiment. （ａ）は第２実施形態におけるプリント配線板の第１導体層の上面図である。（ｂ）は第２実施形態におけるプリント配線板の第２導体層の上面図である。(A) is a top view of the 1st conductor layer of the printed wiring board in 2nd Embodiment. (B) is a top view of the 2nd conductor layer of the printed wiring board in 2nd Embodiment. （ａ）は第２実施形態のプリント回路板と比較例のプリント回路板の電源インピーダンスをシミュレーションした結果を示すグラフである。（ｂ）は第２実施形態のプリント回路板と比較例のプリント回路板のジッタをシミュレーションした結果を示すグラフである。(A) is a graph which shows the result of having simulated the power supply impedance of the printed circuit board of 2nd Embodiment, and the printed circuit board of a comparative example. (B) is a graph which shows the result of having simulated the jitter of the printed circuit board of 2nd Embodiment, and the printed circuit board of a comparative example. 第３実施形態に係るプリント回路板を示す模式図である。It is a schematic diagram which shows the printed circuit board which concerns on 3rd Embodiment. 比較例のプリント回路板を示す模式図である。It is a schematic diagram which shows the printed circuit board of a comparative example. （ａ）は比較例のプリント配線板の第１導体層の上面図である。（ｂ）は比較例のプリント配線板の第２導体層の上面図である。(A) is a top view of the 1st conductor layer of the printed wiring board of a comparative example. (B) is a top view of the 2nd conductor layer of the printed wiring board of a comparative example. （ａ）〜（ｃ）は、比較例のプリント回路板において、第１バイパス回路と第２バイパス回路の条件を変えたときの給電経路のインピーダンスの周波数特性を示すグラフである。(A)-(c) is a graph which shows the frequency characteristic of the impedance of an electric power feeding path when the conditions of a 1st bypass circuit and a 2nd bypass circuit are changed in the printed circuit board of a comparative example.

以下、本発明を実施するための形態を、図面を参照しながら詳細に説明する。   Hereinafter, embodiments for carrying out the present invention will be described in detail with reference to the drawings.

［第１実施形態］
図１は、第１実施形態に係るプリント回路板を示す模式図である。図１に示すように、プリント回路板１００は、プリント配線板２００と、第１半導体装置である半導体パッケージ３００と、半導体パッケージ３００と通信する第２半導体装置である半導体パッケージ４００と、を備えている。また、プリント回路板１００は、第１バイパス回路であるバイパス回路５００と、第２バイパス回路であるバイパス回路６００と、を備えている。半導体パッケージ３００，４００及びバイパス回路５００，６００は、プリント配線板２００に実装されている。 [First Embodiment]
FIG. 1 is a schematic diagram illustrating a printed circuit board according to the first embodiment. As shown in FIG. 1, the printed circuit board 100 includes a printed wiring board 200, a semiconductor package 300 that is a first semiconductor device, and a semiconductor package 400 that is a second semiconductor device that communicates with the semiconductor package 300. Yes. The printed circuit board 100 includes a bypass circuit 500 that is a first bypass circuit and a bypass circuit 600 that is a second bypass circuit. The semiconductor packages 300 and 400 and the bypass circuits 500 and 600 are mounted on the printed wiring board 200.

ここで、プリント配線板２００の表面に垂直な方向をＺ方向、プリント配線板２００の表面に水平な方向であってＺ方向に直交する方向をＸ方向、プリント配線板２００の表面に水平な方向であってＺ，Ｘ方向に直交する方向をＹ方向とする。   Here, the direction perpendicular to the surface of the printed wiring board 200 is the Z direction, the direction horizontal to the surface of the printed wiring board 200 and perpendicular to the Z direction is the X direction, and the direction is horizontal to the surface of the printed wiring board 200. The direction perpendicular to the Z and X directions is defined as the Y direction.

半導体パッケージ３００は、制御信号等の信号（デジタル信号）を送信する送信回路（バッファ回路）を有するメモリコントローラである。第１実施形態では、半導体パッケージ３００は、複数の送信回路を有する。半導体パッケージ４００は、半導体パッケージ３００から送信された信号を受信する受信回路を有するメモリデバイス（例えば、ＤＤＲ３−ＳＤＲＡＭ）である。第１実施形態では、半導体パッケージ４００は、複数の受信回路を有する。   The semiconductor package 300 is a memory controller having a transmission circuit (buffer circuit) that transmits a signal (digital signal) such as a control signal. In the first embodiment, the semiconductor package 300 has a plurality of transmission circuits. The semiconductor package 400 is a memory device (for example, DDR3-SDRAM) having a receiving circuit that receives a signal transmitted from the semiconductor package 300. In the first embodiment, the semiconductor package 400 has a plurality of receiving circuits.

半導体パッケージ３００は、信号端子（送信端子）３００Ｓ、電源端子３００Ｖ及びグラウンド端子３００Ｇを有する。信号端子３００Ｓは、信号（デジタル信号）を送信する端子である。電源端子３００Ｖには電源電位が印加され、グラウンド端子３００Ｇにはグラウンド電位が印加される。半導体パッケージ３００は、電源端子３００Ｖとグラウンド端子３００Ｇとの間に印加された直流電圧により動作し、信号端子３００Ｓから信号を送信する。   The semiconductor package 300 includes a signal terminal (transmission terminal) 300S, a power supply terminal 300V, and a ground terminal 300G. The signal terminal 300S is a terminal that transmits a signal (digital signal). A power supply potential is applied to the power supply terminal 300V, and a ground potential is applied to the ground terminal 300G. The semiconductor package 300 operates with a DC voltage applied between the power supply terminal 300V and the ground terminal 300G, and transmits a signal from the signal terminal 300S.

半導体パッケージ４００は、信号端子（受信端子）４００Ｓ、電源端子４００Ｖ及びグラウンド端子４００Ｇを有する。信号端子４００Ｓは、信号（デジタル信号）を受信する端子である。電源端子４００Ｖには、電源電位が印加され、グラウンド端子４００Ｇにはグラウンド電位が印加される。半導体パッケージ４００は、電源端子４００Ｖとグラウンド端子４００Ｇとの間に印加された直流電圧により、信号端子４００Ｓから信号を受信して動作する。   The semiconductor package 400 includes a signal terminal (reception terminal) 400S, a power supply terminal 400V, and a ground terminal 400G. The signal terminal 400S is a terminal that receives a signal (digital signal). A power supply potential is applied to the power supply terminal 400V, and a ground potential is applied to the ground terminal 400G. The semiconductor package 400 operates by receiving a signal from the signal terminal 400S by a DC voltage applied between the power supply terminal 400V and the ground terminal 400G.

第１実施形態では、半導体パッケージ３００は、信号端子３００Ｓを複数有し、半導体パッケージ４００は信号端子４００Ｓを複数有する。また、半導体パッケージ３００は、電源端子３００Ｖとグラウンド端子３００Ｇをそれぞれ複数有し、半導体パッケージ４００は、電源端子４００Ｖとグラウンド端子４００Ｇをそれぞれ複数有する。   In the first embodiment, the semiconductor package 300 has a plurality of signal terminals 300S, and the semiconductor package 400 has a plurality of signal terminals 400S. Further, the semiconductor package 300 has a plurality of power terminals 300V and ground terminals 300G, and the semiconductor package 400 has a plurality of power terminals 400V and ground terminals 400G.

半導体パッケージ３００，４００は、ＢＧＡ型の半導体パッケージであり、パッケージ基板の下面に複数の端子が形成されている。半導体パッケージ３００（パッケージ基板）の外周側に信号端子３００Ｓが配置され、内周側に電源端子３００Ｖ及びグラウンド端子３００Ｇが配置されている。また、半導体パッケージ４００（パッケージ基板）の外周側に信号端子４００Ｓが配置され、内周側に電源端子４００Ｖ及びグラウンド端子４００Ｇが配置されている。なお、半導体パッケージ３００，４００はＢＧＡ型に限定するものではない。また、半導体パッケージ３００は、信号を受信する信号端子（受信端子）及び受信回路を有していてもよく、半導体パッケージ４００は、信号を送信する信号端子（送信端子）及び送信回路を有していてもよい。   The semiconductor packages 300 and 400 are BGA type semiconductor packages, and a plurality of terminals are formed on the lower surface of the package substrate. The signal terminal 300S is disposed on the outer peripheral side of the semiconductor package 300 (package substrate), and the power supply terminal 300V and the ground terminal 300G are disposed on the inner peripheral side. Further, the signal terminal 400S is disposed on the outer peripheral side of the semiconductor package 400 (package substrate), and the power supply terminal 400V and the ground terminal 400G are disposed on the inner peripheral side. The semiconductor packages 300 and 400 are not limited to the BGA type. In addition, the semiconductor package 300 may include a signal terminal (reception terminal) that receives a signal and a reception circuit, and the semiconductor package 400 includes a signal terminal (transmission terminal) that transmits a signal and a transmission circuit. May be.

プリント配線板２００は、主に導体（例えば銅）が配置された導体層を複数有し、これら複数の導体層が主に絶縁体（例えばエポキシ樹脂）が配置された絶縁体層を介して積層された多層プリント配線板である。第１実施形態ではプリント配線板２００は、表層２０１、内層（第１導体層）２０２、内層（第２導体層）２０３及び表層２０４からなる４層の導体層を有する４層基板である。なお、表層２０１，２０４上には、不図示のソルダーレジストが形成されている。   The printed wiring board 200 has a plurality of conductor layers in which conductors (for example, copper) are mainly disposed, and the plurality of conductor layers are laminated via an insulator layer in which insulators (for example, epoxy resin) are mainly disposed. A multilayer printed wiring board. In the first embodiment, the printed wiring board 200 is a four-layer board having four layers of conductor layers including a surface layer 201, an inner layer (first conductor layer) 202, an inner layer (second conductor layer) 203, and a surface layer 204. A solder resist (not shown) is formed on the surface layers 201 and 204.

プリント配線板２００の表層２０１には、半導体パッケージ３００，４００が実装され、半導体パッケージ３００の信号端子３００Ｓと半導体パッケージ４００の信号端子４００Ｓとを電気的に接続する信号線２６０が形成されている。半導体パッケージ３００，４００は、それぞれ複数の信号端子３００Ｓ，４００Ｓを有しているので、信号線２６０は複数形成されている。信号線２６０は、例えば銅箔等の導体パターンで形成されている。なお、第１実施形態では、信号線２６０が表層２０１のみに形成されているが、他の層に跨って形成されていてもよい。   On the surface layer 201 of the printed wiring board 200, semiconductor packages 300 and 400 are mounted, and signal lines 260 that electrically connect the signal terminals 300S of the semiconductor package 300 and the signal terminals 400S of the semiconductor package 400 are formed. Since the semiconductor packages 300 and 400 have a plurality of signal terminals 300S and 400S, respectively, a plurality of signal lines 260 are formed. The signal line 260 is formed of a conductor pattern such as a copper foil. In the first embodiment, the signal line 260 is formed only on the surface layer 201, but may be formed across other layers.

バイパス回路５００は、表層２０１，２０４のうちいずれかの層、第１実施形態では表層２０４に実装されている。バイパス回路６００は、表層２０１，２０４のうちいずれかの層、第１実施形態では表層２０１に実装されている。バイパス回路５００は、半導体パッケージ３００の近傍、即ちＺ方向から見て半導体パッケージ３００と重なる位置に配置されている。バイパス回路６００は、半導体パッケージ４００の近傍、即ち半導体パッケージ４００に隣接して配置されている。バイパス回路５００は、各電源端子３００Ｖに対してそれぞれ配置され、バイパス回路６００は、各電源端子４００Ｖに対してそれぞれ配置されている。つまり、バイパス回路５００は、電源端子３００Ｖと同じ数だけプリント配線板２００に実装され、バイパス回路６００は、電源端子４００Ｖと同じ数だけプリント配線板２００に実装されている。   The bypass circuit 500 is mounted on one of the surface layers 201 and 204, that is, the surface layer 204 in the first embodiment. The bypass circuit 600 is mounted on any one of the surface layers 201 and 204, that is, the surface layer 201 in the first embodiment. The bypass circuit 500 is disposed in the vicinity of the semiconductor package 300, that is, at a position overlapping the semiconductor package 300 when viewed from the Z direction. The bypass circuit 600 is disposed in the vicinity of the semiconductor package 400, that is, adjacent to the semiconductor package 400. The bypass circuit 500 is disposed for each power supply terminal 300V, and the bypass circuit 600 is disposed for each power supply terminal 400V. That is, the same number of bypass circuits 500 are mounted on the printed wiring board 200 as the power supply terminals 300V, and the same number of bypass circuits 600 are mounted on the printed wiring board 200 as the power supply terminals 400V.

バイパス回路５００は、半導体パッケージ３００の電源端子３００Ｖに電気的に導通する電源側端子５００Ｖと、半導体パッケージ３００のグラウンド端子３００Ｇに電気的に導通するグラウンド側端子５００Ｇとを有している。バイパス回路６００は、半導体パッケージ４００の電源端子４００Ｖに電気的に導通する電源側端子６００Ｖと、半導体パッケージ４００のグラウンド端子４００Ｇに電気的に導通するグラウンド側端子６００Ｇとを有している。   The bypass circuit 500 includes a power supply side terminal 500V that is electrically connected to the power supply terminal 300V of the semiconductor package 300, and a ground side terminal 500G that is electrically connected to the ground terminal 300G of the semiconductor package 300. The bypass circuit 600 includes a power supply side terminal 600V that is electrically connected to the power supply terminal 400V of the semiconductor package 400, and a ground side terminal 600G that is electrically connected to the ground terminal 400G of the semiconductor package 400.

バイパス回路５００は、コンデンサ５０１と抵抗器５０２とが直列接続されて構成されており、第１容量成分とこれに直列接続された第１抵抗成分とを含んでいる。バイパス回路５００の第１容量成分により電源端子３００Ｖとグラウンド端子３００Ｇとの間を電源ノイズ（高周波成分）に対してバイパスさせている。また、バイパス回路５００の第１抵抗成分により電源ノイズを減衰させ、電源ノイズの振動の収束を早める。第１容量成分には、コンデンサ５０１の容量成分が含まれ、第１抵抗成分には、抵抗器５０２の抵抗成分と、コンデンサ５０１の寄生抵抗成分が含まれる。   The bypass circuit 500 includes a capacitor 501 and a resistor 502 connected in series, and includes a first capacitance component and a first resistance component connected in series thereto. The first capacitor component of the bypass circuit 500 bypasses the power supply terminal 300V and the ground terminal 300G with respect to power supply noise (high frequency component). Further, the power source noise is attenuated by the first resistance component of the bypass circuit 500, and the convergence of the vibration of the power source noise is accelerated. The first capacitance component includes the capacitance component of the capacitor 501, and the first resistance component includes the resistance component of the resistor 502 and the parasitic resistance component of the capacitor 501.

バイパス回路６００は、コンデンサ６０１で構成されており、第２容量成分とこれに直列接続された第２抵抗成分とを含んでいる。バイパス回路６００の第２容量成分により電源端子４００Ｖとグラウンド端子４００Ｇとの間を電源ノイズ（高周波成分）に対してバイパスさせている。また、バイパス回路６００の第２抵抗成分により電源ノイズを減衰させ、電源ノイズの振動の収束を早める。第２容量成分には、コンデンサ６０１の容量成分が含まれており、第２抵抗成分にはコンデンサ６０１の寄生抵抗成分が含まれている。つまり、第１実施形態では、バイパス回路６００の第２抵抗成分は、コンデンサ６０１の寄生抵抗成分であり、バイパス回路５００の第１抵抗成分よりも電気抵抗値が低い。   The bypass circuit 600 includes a capacitor 601 and includes a second capacitance component and a second resistance component connected in series with the second capacitance component. The second capacitance component of the bypass circuit 600 bypasses the power supply terminal 400V and the ground terminal 400G against power supply noise (high frequency component). Further, the power supply noise is attenuated by the second resistance component of the bypass circuit 600, and the convergence of the vibration of the power supply noise is accelerated. The second capacitance component includes the capacitance component of the capacitor 601, and the second resistance component includes the parasitic resistance component of the capacitor 601. That is, in the first embodiment, the second resistance component of the bypass circuit 600 is a parasitic resistance component of the capacitor 601 and has an electric resistance value lower than that of the first resistance component of the bypass circuit 500.

第１実施形態において、半導体パッケージ４００にて発生する電源ノイズは、半導体パッケージ３００にて発生する電源ノイズよりも小さく、バイパス回路６００にて抵抗器を省略している。   In the first embodiment, the power supply noise generated in the semiconductor package 400 is smaller than the power supply noise generated in the semiconductor package 300, and the resistor is omitted in the bypass circuit 600.

なお、バイパス回路５００がコンデンサ５０１と抵抗器５０２とを直列接続して構成される場合について説明するが、抵抗器５０２を省略して、第２抵抗成分よりも電気抵抗値の高い寄生抵抗成分を有するコンデンサ５０１をバイパス回路５００としてもよい。   In addition, although the case where the bypass circuit 500 is configured by connecting the capacitor 501 and the resistor 502 in series will be described, the resistor 502 is omitted, and a parasitic resistance component having an electric resistance value higher than that of the second resistance component is described. The capacitor 501 that is included may be used as the bypass circuit 500.

プリント配線板２００の表層２０１に絶縁体層を介して隣接する内層２０２には、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第１電源パターン）２５１Ｖが形成されている。さらに、プリント配線板２００の内層２０２に絶縁体層を介して隣接する内層２０３には、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第１グラウンドパターン）２５１Ｇが形成されている。   On the inner layer 202 adjacent to the surface layer 201 of the printed wiring board 200 via an insulator layer, a power supply pattern (first power supply pattern) 251V, which is a plain conductor pattern to which a power supply potential is applied from a power supply circuit (not shown), is provided. Is formed. Further, the inner layer 203 adjacent to the inner layer 202 of the printed wiring board 200 via an insulator layer is a ground pattern (first ground pattern) that is a plain conductor pattern to which a ground potential is applied from a power supply circuit (not shown). 251G is formed.

また、プリント配線板２００の内層２０２には、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第２グラウンドパターン）２５２Ｇが形成されている。更に、プリント配線板２００の内層２０３には、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第２電源パターン）２５２Ｖが形成されている。   A ground pattern (second ground pattern) 252G, which is a plain conductor pattern to which a ground potential is applied from a power supply circuit (not shown), is formed on the inner layer 202 of the printed wiring board 200. Further, the inner layer 203 of the printed wiring board 200 is formed with a power supply pattern (second power supply pattern) 252V, which is a plain conductor pattern to which a power supply potential is applied from a power supply circuit (not shown).

このように、第１実施形態では、電源パターン２５１Ｖ，２５２Ｖ及びグラウンドパターン２５１Ｇ，２５２Ｇが２つの導体層２０２，２０３に交互に配置されている。   Thus, in the first embodiment, the power supply patterns 251V and 252V and the ground patterns 251G and 252G are alternately arranged on the two conductor layers 202 and 203.

プリント配線板２００の内層２０２において、電源パターン２５１Ｖとグラウンドパターン２５２Ｇとは、ショートしないよう間隔をあけて隣接して配置されている。また、プリント配線板２００の内層２０３において、グラウンドパターン２５１Ｇと電源パターン２５２Ｖとは、ショートしないよう間隔をあけて隣接して配置されている。   In the inner layer 202 of the printed wiring board 200, the power supply pattern 251V and the ground pattern 252G are arranged adjacent to each other with an interval so as not to be short-circuited. In the inner layer 203 of the printed wiring board 200, the ground pattern 251G and the power supply pattern 252V are arranged adjacent to each other with a gap so as not to be short-circuited.

電源パターン２５１Ｖ及びグラウンドパターン２５１Ｇは、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。即ち、電源パターン２５１Ｖは、半導体パッケージ３００をＺ方向に内層２０２に投影した投影領域を含むように形成され、グラウンドパターン２５１Ｇは、半導体パッケージ３００をＺ方向に内層２０３に投影した投影領域を含むように形成されている。つまり、電源パターン２５１Ｖとグラウンドパターン２５１Ｇとは、Ｚ方向から見て重なる位置に配置されている。   The power supply pattern 251V and the ground pattern 251G are arranged at a position overlapping the semiconductor package 300 when viewed from the Z direction. That is, the power supply pattern 251V is formed so as to include a projection area where the semiconductor package 300 is projected onto the inner layer 202 in the Z direction, and the ground pattern 251G includes a projection area where the semiconductor package 300 is projected onto the inner layer 203 in the Z direction. Is formed. That is, the power supply pattern 251V and the ground pattern 251G are arranged at positions overlapping each other when viewed from the Z direction.

また、電源パターン２５２Ｖ及びグラウンドパターン２５２Ｇは、Ｚ方向から見て半導体パッケージ４００と重なる位置に配置されている。即ち、電源パターン２５２Ｖは、半導体パッケージ４００をＺ方向に内層２０３に投影した投影領域を含むように形成され、グラウンドパターン２５２Ｇは、半導体パッケージ４００をＺ方向に内層２０２に投影した投影領域を含むように形成されている。つまり、電源パターン２５２Ｖとグラウンドパターン２５２Ｇとは、Ｚ方向から見て重なる位置に配置されている。   Further, the power supply pattern 252V and the ground pattern 252G are arranged at a position overlapping the semiconductor package 400 when viewed from the Z direction. That is, the power supply pattern 252V is formed so as to include a projection area where the semiconductor package 400 is projected onto the inner layer 203 in the Z direction, and the ground pattern 252G includes a projection area where the semiconductor package 400 is projected onto the inner layer 202 in the Z direction. Is formed. That is, the power supply pattern 252V and the ground pattern 252G are arranged at positions overlapping each other when viewed from the Z direction.

プリント配線板２００には、半導体パッケージ３００の電源端子３００Ｖとバイパス回路５００の電源側端子５００Ｖとを電気的に導通させる第１電源ヴィアである電源ヴィア２７１Ｖが形成されている。電源ヴィア２７１Ｖは、プリント配線板２００を貫通したヴィア（スルーホール）に形成された導体（ヴィア導体）であり、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。また、プリント配線板２００には、半導体パッケージ３００のグラウンド端子３００Ｇとバイパス回路５００のグラウンド側端子５００Ｇとを電気的に導通させる第１グラウンドヴィアであるグラウンドヴィア２７１Ｇが形成されている。グラウンドヴィア２７１Ｇは、プリント配線板２００を貫通したヴィア（スルーホール）に形成された導体（ヴィア導体）であり、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。   The printed wiring board 200 is formed with a power supply via 271V which is a first power supply via which electrically connects the power supply terminal 300V of the semiconductor package 300 and the power supply side terminal 500V of the bypass circuit 500. The power supply via (271V) is a conductor (via conductor) formed in a via (through hole) penetrating the printed wiring board 200, and is disposed at a position overlapping the semiconductor package 300 when viewed from the Z direction. Also, the printed wiring board 200 is formed with a ground via 271G which is a first ground via that electrically connects the ground terminal 300G of the semiconductor package 300 and the ground-side terminal 500G of the bypass circuit 500. The ground via 271G is a conductor (via conductor) formed in a via (through hole) penetrating the printed wiring board 200, and is disposed at a position overlapping the semiconductor package 300 when viewed from the Z direction.

電源ヴィア２７１Ｖは、電源パターン２５１Ｖに接続されており、グラウンドパターン２５１Ｇに非接触状態でグラウンドパターン２５１Ｇを貫通している。グラウンドヴィア２７１Ｇは、グラウンドパターン２５１Ｇに接続されており、電源パターン２５１Ｖに非接触状態で電源パターン２５１Ｖを貫通している。   The power supply via (271V) is connected to the power supply pattern (251V) and penetrates the ground pattern (251G) in a non-contact state with the ground pattern (251G). The ground via 271G is connected to the ground pattern 251G and penetrates the power supply pattern 251V in a non-contact state with the power supply pattern 251V.

第１実施形態では、半導体パッケージ３００とバイパス回路５００とが異なる表層２０１，２０４に実装されているので、半導体パッケージ３００の１つの電源端子３００Ｖに対して１つの電源ヴィア２７１Ｖが配置されている。また、半導体パッケージ３００の１つのグラウンド端子３００Ｇに対して１つのグラウンドヴィア２７１Ｇが配置されている。   In the first embodiment, since the semiconductor package 300 and the bypass circuit 500 are mounted on different surface layers 201 and 204, one power supply via 271V is arranged for one power supply terminal 300V of the semiconductor package 300. Further, one ground via 271G is arranged for one ground terminal 300G of the semiconductor package 300.

内層２０２の電源パターン２５１Ｖと内層２０３の電源パターン２５２Ｖとは、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。また、内層２０３のグラウンドパターン２５１Ｇと内層２０２のグラウンドパターン２５２Ｇとは、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。   The power supply pattern 251V of the inner layer 202 and the power supply pattern 252V of the inner layer 203 are formed to have portions that overlap each other when viewed from the Z direction. The ground pattern 251G of the inner layer 203 and the ground pattern 252G of the inner layer 202 are formed so as to have portions that overlap each other when viewed from the Z direction.

第１実施形態では、プリント配線板２００には、Ｚ方向から見た電源パターン２５１Ｖと電源パターン２５２Ｖとの重なり合う部分を接続する第２電源ヴィアである電源ヴィア２７２Ｖが形成されている。また、プリント配線板２００には、Ｚ方向から見たグラウンドパターン２５１Ｇとグラウンドパターン２５２Ｇとの重なり合う部分を接続する第２グラウンドヴィアであるグラウンドヴィア２７２Ｇが形成されている。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇはそれぞれ複数形成されている。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇは、Ｚ方向から見て、半導体パッケージ３００と重なる位置に配置されている。   In the first embodiment, the printed wiring board 200 is formed with a power supply via 272V that is a second power supply via that connects overlapping portions of the power supply pattern 251V and the power supply pattern 252V viewed from the Z direction. Further, the printed wiring board 200 is formed with a ground via 272G which is a second ground via for connecting a portion where the ground pattern 251G and the ground pattern 252G viewed from the Z direction overlap. A plurality of power supply vias 272V and a plurality of ground vias 272G are formed. The power supply via 272V and the ground via 272G are arranged at a position overlapping the semiconductor package 300 when viewed from the Z direction.

更に第１実施形態では、プリント配線板２００には、半導体パッケージ４００の電源端子４００Ｖ及びバイパス回路６００の電源側端子６００Ｖと電気的に導通させる第３電源ヴィアである電源ヴィア２７３Ｖが半導体パッケージ４００の近傍に形成されている。また、プリント配線板２００には、半導体パッケージ４００のグラウンド端子４００Ｇとバイパス回路６００のグラウンド側端子６００Ｇとを電気的に導通させる第３グラウンドヴィアであるグラウンドヴィア２７３Ｇが形成されている。   Furthermore, in the first embodiment, the printed wiring board 200 includes a power supply via 273V that is a third power supply via that is electrically connected to the power supply terminal 400V of the semiconductor package 400 and the power supply side terminal 600V of the bypass circuit 600. It is formed in the vicinity. Further, the printed wiring board 200 is formed with a ground via 273G which is a third ground via that electrically connects the ground terminal 400G of the semiconductor package 400 and the ground-side terminal 600G of the bypass circuit 600.

電源ヴィア２７３Ｖは、電源パターン２５２Ｖに接続されており、グラウンドパターン２５２Ｇに非接触状態でグラウンドパターン２５２Ｇを貫通している。グラウンドヴィア２７３Ｇは、グラウンドパターン２５２Ｇに接続されており、電源パターン２５２Ｖに非接触状態で電源パターン２５２Ｖを貫通している。   The power supply via 273V is connected to the power supply pattern 252V and penetrates the ground pattern 252G in a non-contact state with the ground pattern 252G. The ground via 273G is connected to the ground pattern 252G and penetrates the power supply pattern 252V in a non-contact state with the power supply pattern 252V.

第１実施形態では、半導体パッケージ４００とバイパス回路６００とが同じ表層２０１に実装されているので、半導体パッケージ４００の１つの電源端子４００Ｖに対して２つの電源ヴィア２７３Ｖが配置されている。また、半導体パッケージ４００の１つのグラウンド端子４００Ｇに対して２つのグラウンドヴィア２７３Ｇが配置されている。   In the first embodiment, since the semiconductor package 400 and the bypass circuit 600 are mounted on the same surface layer 201, two power supply vias 273V are arranged for one power supply terminal 400V of the semiconductor package 400. In addition, two ground vias 273 </ b> G are arranged for one ground terminal 400 </ b> G of the semiconductor package 400.

電源パターン２５２Ｖ及びグラウンドパターン２５２Ｇは、Ｚ方向から見て、信号線２６０及び半導体パッケージ４００と重なる位置に配置されている。ここで、電源ヴィア２７２Ｖ及びグラウンドヴィア２７２ＧがＺ方向から見て半導体パッケージ３００と重なる位置に配置されている。したがって、電源パターン２５２Ｖ及びグラウンドパターン２５２Ｇは、Ｚ方向から見て、半導体パッケージ３００の一部と重なり、信号線２６０及び半導体パッケージ４００の全部と重なるように形成されている。   The power supply pattern 252V and the ground pattern 252G are arranged at positions that overlap with the signal line 260 and the semiconductor package 400 when viewed from the Z direction. Here, the power supply via 272 </ b> V and the ground via 272 </ b> G are arranged at a position overlapping the semiconductor package 300 when viewed from the Z direction. Therefore, the power supply pattern 252V and the ground pattern 252G are formed so as to overlap a part of the semiconductor package 300 and the signal line 260 and the semiconductor package 400 as viewed from the Z direction.

このように、信号線２６０が、分断されていないプレーン状の導体パターンに対向することとなるので、信号線２６０の信号のリターン経路を確保することができる。特に、第１実施形態では、信号線２６０に対向する導体パターンがグラウンドパターン２５２Ｇであるので、信号のリターン経路を安定して確保することができる。   Thus, since the signal line 260 faces the unbroken plane-shaped conductor pattern, a signal return path of the signal line 260 can be secured. In particular, in the first embodiment, since the conductor pattern facing the signal line 260 is the ground pattern 252G, a signal return path can be stably secured.

図２（ａ）は第１実施形態におけるプリント配線板の第１導体層の上面図である。図２（ｂ）は第１実施形態におけるプリント配線板の第２導体層の上面図である。   FIG. 2A is a top view of the first conductor layer of the printed wiring board according to the first embodiment. FIG. 2B is a top view of the second conductor layer of the printed wiring board according to the first embodiment.

プリント配線板２００をＺ方向から見て、電源パターン２５１Ｖとグラウンドパターン２５２Ｇとの対向部分２８１Ｖ，２８２Ｇがそれぞれ凹凸状に形成されている。また、グラウンドパターン２５１Ｇと電源パターン２５２Ｖとの対向部分２８１Ｇ，２８２Ｖがそれぞれ凹凸状に形成されている。   When the printed wiring board 200 is viewed from the Z direction, opposing portions 281V and 282G of the power supply pattern 251V and the ground pattern 252G are formed in an uneven shape. Also, opposing portions 281G and 282V between the ground pattern 251G and the power supply pattern 252V are formed in an uneven shape.

第１実施形態では、図２（ａ）に示すように、電源パターン２５１Ｖの対向部分２８１Ｖが、複数の凸部２９１ＶＡ及び複数の凹部２９１ＶＢからなる櫛歯状に形成されている。また、グラウンドパターン２５２Ｇの対向部分２８２Ｇが、複数の凸部２９２ＧＡ及び複数の凹部２９２ＧＢからなる櫛歯状に形成されている。そして、凸部２９１ＶＡと凹部２９２ＧＢとが対向し、凹部２９１ＶＢと凸部２９２ＧＡとが対向するよう電源パターン２５１Ｖとグラウンドパターン２５２Ｇとが配置されている。つまり、櫛歯状の対向部分２８１Ｖと櫛歯状の対向部分２８２Ｇとが噛み合うように配置されている。   In the first embodiment, as illustrated in FIG. 2A, the facing portion 281 </ b> V of the power supply pattern 251 </ b> V is formed in a comb-like shape including a plurality of convex portions 291 </ b> VA and a plurality of concave portions 291 </ b> VB. Further, the facing portion 282G of the ground pattern 252G is formed in a comb-teeth shape including a plurality of convex portions 292GA and a plurality of concave portions 292GB. The power supply pattern 251V and the ground pattern 252G are arranged so that the convex portion 291VA and the concave portion 292GB face each other, and the concave portion 291VB and the convex portion 292GA face each other. That is, the comb-like opposing portion 281V and the comb-like opposing portion 282G are arranged to mesh with each other.

また、図２（ｂ）に示すように、グラウンドパターン２５１Ｇの対向部分２８１Ｇが、複数の凸部２９１ＧＡ及び複数の凹部２９１ＧＢからなる櫛歯状に形成されている。また、電源パターン２５２Ｖの対向部分２８２Ｖが、複数の凸部２９２ＶＡ及び複数の凹部２９２ＶＢからなる櫛歯状に形成されている。そして、凸部２９１ＧＡと凹部２９２ＶＢとが対向し、凹部２９１ＧＢと凸部２９２ＶＡとが対向するようグラウンドパターン２５１Ｇと電源パターン２５２Ｖとが配置されている。つまり、櫛歯状の対向部分２８１Ｇと櫛歯状の対向部分２８２Ｖとが噛み合うように配置されている。   Further, as shown in FIG. 2B, the opposing portion 281G of the ground pattern 251G is formed in a comb-like shape including a plurality of convex portions 291GA and a plurality of concave portions 291GB. Further, the facing portion 282V of the power supply pattern 252V is formed in a comb-like shape including a plurality of convex portions 292VA and a plurality of concave portions 292VB. The ground pattern 251G and the power supply pattern 252V are arranged so that the convex portion 291GA and the concave portion 292VB face each other, and the concave portion 291GB and the convex portion 292VA face each other. That is, the comb-like opposing portion 281G and the comb-like opposing portion 282V are arranged to mesh with each other.

これにより、電源パターン２５１Ｖの凸部２９１ＶＡと電源パターン２５２Ｖの凸部２９２ＶＡとがＺ方向から見て重なり合う部分となっている。また、グラウンドパターン２５１Ｇの凸部２９１ＧＡとグラウンドパターン２５２Ｇの凸部２９２ＧＡとがＺ方向から見て重なり合う部分となっている。   Thereby, the convex part 291VA of the power supply pattern 251V and the convex part 292VA of the power supply pattern 252V overlap with each other when viewed from the Z direction. Further, the convex portion 291GA of the ground pattern 251G and the convex portion 292GA of the ground pattern 252G are overlapped when viewed from the Z direction.

そして、電源パターン２５１Ｖの各凸部２９１ＶＡと電源パターン２５２Ｖの各凸部２９２ＶＡとがそれぞれ１つの電源ヴィア２７２Ｖで接続されている。また、グラウンドパターン２５１Ｇの各凸部２９１ＧＡとグラウンドパターン２５２Ｇの各凸部２９２ＧＡとがそれぞれ１つのグラウンドヴィア２７２Ｇで接続されている。   And each convex part 291VA of the power supply pattern 251V and each convex part 292VA of the power supply pattern 252V are respectively connected by one power supply via 272V. In addition, each protrusion 291GA of the ground pattern 251G and each protrusion 292GA of the ground pattern 252G are connected by one ground via 272G.

凸部２９１ＶＡ，２９２ＶＡ，２９１ＧＡ，２９２ＧＡは、矩形状に形成されている。なお、凸部２９１ＶＡ，２９２ＶＡ，２９１ＧＡ，２９２ＧＡの形状は、これに限定されるものではなく、例えば鋸刃状や鉤状、円弧状、ラビリンス状等の形状であってもよい。   The convex portions 291VA, 292VA, 291GA, and 292GA are formed in a rectangular shape. In addition, the shape of convex part 291VA, 292VA, 291GA, 292GA is not limited to this, For example, shapes, such as a saw blade shape, a saddle shape, a circular arc shape, a labyrinth shape, may be sufficient.

第１実施形態では、Ｚ方向から見て、電源ヴィア２７２Ｖとグラウンドヴィア２７２ＧとがＹ方向に延びる直線上に交互に配置されており、複数の電源ヴィア２７２Ｖ及び複数のグラウンドヴィア２７２Ｇが集中して配置されるのを防止している。これにより、供給された直流電流が各電源ヴィア２７２Ｖ及び各グラウンドヴィア２７２Ｇに分散して流れ、電流の集中が防止されている。   In the first embodiment, when viewed from the Z direction, the power supply vias 272V and the ground vias 272G are alternately arranged on a straight line extending in the Y direction, and the plurality of power supply vias 272V and the plurality of ground vias 272G are concentrated. It is prevented from being placed. As a result, the supplied direct current flows in a distributed manner to each power supply via 272V and each ground via 272G, and current concentration is prevented.

ここで、電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇは、プリント配線板２００を貫通するヴィア（スルーホール）に形成されたヴィア導体である。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇの表層２０１側及び表層２０４側の端部は、開放端となっている。なお、電源ヴィア２７２Ｖは、電源パターン２５１Ｖと電源パターン２５２Ｖとを接続していればよく、非貫通穴に形成されたヴィア導体であってもよい。同様に、グラウンドヴィア２７２Ｇは、グラウンドパターン２５１Ｇとグラウンドパターン２５２Ｇとを接続していればよく、非貫通穴に形成されたヴィア導体であってもよい。   Here, the power supply via 272 </ b> V and the ground via 272 </ b> G are via conductors formed in vias (through holes) penetrating the printed wiring board 200. The ends of the power supply via 272V and the ground via 272G on the surface layer 201 side and the surface layer 204 side are open ends. The power supply via 272V only needs to connect the power supply pattern 251V and the power supply pattern 252V, and may be a via conductor formed in a non-through hole. Similarly, the ground via 272G only needs to connect the ground pattern 251G and the ground pattern 252G, and may be a via conductor formed in a non-through hole.

以上の構成により、半導体パッケージ３００の電源端子３００Ｖは、電源ヴィア２７１Ｖを介してバイパス回路５００の電源側端子５００Ｖと電気的に導通している。また、半導体パッケージ３００のグラウンド端子３００Ｇは、グラウンドヴィア２７１Ｇを介してバイパス回路５００のグラウンド側端子５００Ｇと電気的に導通している。   With the above configuration, the power supply terminal 300V of the semiconductor package 300 is electrically connected to the power supply side terminal 500V of the bypass circuit 500 via the power supply via 271V. Further, the ground terminal 300G of the semiconductor package 300 is electrically connected to the ground side terminal 500G of the bypass circuit 500 via the ground via 271G.

また、電源パターン２５１Ｖと電源パターン２５２Ｖとは電源ヴィア２７１Ｖ，２７２Ｖで電気的に導通しており、グラウンドパターン２５１Ｇとグラウンドパターン２５２Ｇとはグラウンドヴィア２７１Ｇ，２７２Ｇで電気的に導通している。   The power supply pattern 251V and the power supply pattern 252V are electrically connected by the power supply vias 271V and 272V, and the ground pattern 251G and the ground pattern 252G are electrically connected by the ground vias 271G and 272G.

また、電源パターン２５２Ｖと半導体パッケージ４００の電源端子４００Ｖとバイパス回路６００の電源側端子６００Ｖとは、電源ヴィア２７３Ｖを介して電気的に導通している。また、グラウンドパターン２５２Ｇと半導体パッケージ４００のグラウンド端子４００Ｇとバイパス回路６００のグラウンド側端子６００Ｇとは、グラウンドヴィア２７３Ｇを介して電気的に導通している。   The power supply pattern 252V, the power supply terminal 400V of the semiconductor package 400, and the power supply side terminal 600V of the bypass circuit 600 are electrically connected via the power supply via 273V. The ground pattern 252G, the ground terminal 400G of the semiconductor package 400, and the ground side terminal 600G of the bypass circuit 600 are electrically connected via the ground via 273G.

したがって、半導体パッケージ３００の電源端子３００Ｖとグラウンド端子３００Ｇとの間、及び半導体パッケージ４００の電源端子４００Ｖとグラウンド端子４００Ｇとの間には、不図示の電源回路から直流電圧が印加される。これにより、半導体パッケージ３００，４００は、不図示の電源回路から直流電圧が印加されて動作する。   Accordingly, a DC voltage is applied from a power supply circuit (not shown) between the power supply terminal 300V and the ground terminal 300G of the semiconductor package 300 and between the power supply terminal 400V and the ground terminal 400G of the semiconductor package 400. Thereby, the semiconductor packages 300 and 400 operate by applying a DC voltage from a power supply circuit (not shown).

また、半導体パッケージ３００にて発生する電源ノイズがバイパス回路５００により低減され、半導体パッケージ４００にて発生する電源ノイズがバイパス回路６００により低減される。そして、バイパス回路５００の抵抗成分、即ち抵抗器５０２により、半導体パッケージ３００にて発生した電源ノイズの振動を早く収束させることができる。   Further, power supply noise generated in the semiconductor package 300 is reduced by the bypass circuit 500, and power supply noise generated in the semiconductor package 400 is reduced by the bypass circuit 600. The resistance component of the bypass circuit 500, that is, the resistor 502, can quickly converge the vibration of the power supply noise generated in the semiconductor package 300.

更に、第１実施形態では、それぞれ別の導体層２０２，２０３に配置された電源パターン２５１Ｖと電源パターン２５２Ｖとが、電源ヴィア２７２Ｖで接続されている。また、それぞれ別の導体層２０２，２０３に配置されたグラウンドパターン２５１Ｇとグラウンドパターン２５２Ｇとが、グラウンドヴィア２７２Ｇで接続されている。   Furthermore, in the first embodiment, the power supply pattern 251 </ b> V and the power supply pattern 252 </ b> V arranged on the different conductor layers 202 and 203 are connected by the power supply via 272 </ b> V. In addition, the ground pattern 251G and the ground pattern 252G arranged on the different conductor layers 202 and 203 are connected by the ground via 272G.

したがって、バイパス回路６００を経由した半導体パッケージ３００の電源端子３００Ｖとグラウンド端子３００Ｇとの間の経路（特にヴィアの経路）が長くなる。即ち、バイパス回路６００から半導体パッケージ３００への給電経路が長くなる。これにより、半導体パッケージ３００とバイパス回路６００との間のインダクタンス、つまりインピーダンスが高められている。   Therefore, a path (particularly a via path) between the power supply terminal 300V and the ground terminal 300G of the semiconductor package 300 via the bypass circuit 600 becomes long. That is, the power supply path from the bypass circuit 600 to the semiconductor package 300 becomes long. Thereby, the inductance, that is, impedance between the semiconductor package 300 and the bypass circuit 600 is increased.

よって、半導体パッケージ３００にて発生した電源ノイズがバイパス回路６００側に流れるのを抑制でき、半導体パッケージ３００にて発生した電源ノイズをバイパス回路５００により効果的に低減することができる。これにより、半導体パッケージ３００と半導体パッケージ４００との間で通信される信号のジッタを低減することができる。   Therefore, the power supply noise generated in the semiconductor package 300 can be prevented from flowing to the bypass circuit 600 side, and the power supply noise generated in the semiconductor package 300 can be effectively reduced by the bypass circuit 500. Thereby, the jitter of the signal communicated between the semiconductor package 300 and the semiconductor package 400 can be reduced.

ここで、半導体パッケージ３００の電源ノイズ対策（バイパス回路５００）と半導体パッケージ４００の電源ノイズ対策（バイパス回路６００）との組み合わせによって、ジッタが増加する原因について、比較例のモデルを用いて説明する。   Here, the reason why the jitter increases due to the combination of the power supply noise countermeasure (bypass circuit 500) of the semiconductor package 300 and the power supply noise countermeasure (bypass circuit 600) of the semiconductor package 400 will be described using a model of a comparative example.

図８は、比較例のプリント回路板を示す模式図である。図９（ａ）は比較例のプリント配線板の第１導体層の上面図である。図９（ｂ）は比較例のプリント配線板の第２導体層の上面図である。なお、図８、図９（ａ）及び図９（ｂ）において、第１実施形態のプリント回路板１００の構成要素と同様の構成要素については、同一符号を付している。比較例のプリント回路板１００Ｘは、第１実施形態と同様の半導体パッケージ３００及び半導体パッケージ４００を備えている。また、第１実施形態と同様、バイパス回路５００及びバイパス回路６００がプリント配線板２００Ｘに実装されている。   FIG. 8 is a schematic view showing a printed circuit board of a comparative example. FIG. 9A is a top view of the first conductor layer of the printed wiring board of the comparative example. FIG. 9B is a top view of the second conductor layer of the printed wiring board of the comparative example. In FIG. 8, FIG. 9A and FIG. 9B, the same reference numerals are given to the same components as those of the printed circuit board 100 of the first embodiment. The printed circuit board 100X of the comparative example includes the same semiconductor package 300 and semiconductor package 400 as in the first embodiment. Further, similarly to the first embodiment, the bypass circuit 500 and the bypass circuit 600 are mounted on the printed wiring board 200X.

プリント配線板２００Ｘは、表層２０１Ｘ、内層２０２Ｘ、内層２０３Ｘ、表層２０４Ｘの４層基板である。Ｚ方向から見て、内層２０２Ｘには、半導体パッケージ３００，４００と重なるグラウンドパターン２５０Ｇが配置され、内層２０３Ｘには、半導体パッケージ３００，４００と重なる電源パターン２５０Ｖが配置されている。比較例のプリント回路板１００Ｘにおける半導体パッケージ３００への給電経路は、図８に示すように、経路ＺＸ１と経路ＺＸ２とがある。経路ＺＸ１は、半導体パッケージ３００にバイパス回路５００から給電する経路である。経路ＺＸ２は、半導体パッケージ４００の近傍に配置されたバイパス回路６００のコンデンサ６０１から給電される経路である。   The printed wiring board 200X is a four-layer board having a surface layer 201X, an inner layer 202X, an inner layer 203X, and a surface layer 204X. As seen from the Z direction, a ground pattern 250G overlapping the semiconductor packages 300 and 400 is disposed on the inner layer 202X, and a power supply pattern 250V overlapping the semiconductor packages 300 and 400 is disposed on the inner layer 203X. As shown in FIG. 8, there are a path ZX1 and a path ZX2 as power feeding paths to the semiconductor package 300 in the printed circuit board 100X of the comparative example. The path ZX1 is a path for supplying power to the semiconductor package 300 from the bypass circuit 500. The path ZX2 is a path that is fed from the capacitor 601 of the bypass circuit 600 disposed in the vicinity of the semiconductor package 400.

図１０（ａ）〜図１０（ｃ）は、比較例のプリント回路板１００Ｘにおいて、電源ノイズ対策であるバイパス回路５００とバイパス回路６００の条件を変えたときの給電経路ＺＸ１，ＺＸ２のインピーダンスの周波数特性を示すグラフである。グラフの横軸は周波数である。グラフの縦軸は、半導体パッケージ３００の電源端子３００Ｖとグラウンド端子３００Ｇから観測した入力インピーダンス（電源インピーダンス）である。   FIGS. 10A to 10C show the impedance frequencies of the power supply paths ZX1 and ZX2 when the conditions of the bypass circuit 500 and the bypass circuit 600, which are countermeasures for power supply noise, are changed in the printed circuit board 100X of the comparative example. It is a graph which shows a characteristic. The horizontal axis of the graph is frequency. The vertical axis of the graph represents the input impedance (power supply impedance) observed from the power supply terminal 300V and the ground terminal 300G of the semiconductor package 300.

図１０（ａ）には、比較例のプリント回路板１００Ｘにおいて、バイパス回路５００がコンデンサ５０１とコンデンサ５０１に直列接続された抵抗器５０２の場合の入力インピーダンスＺ１の周波数特性を図示している。また、図１０（ａ）には、比較例のプリント回路板１００Ｘにおいて、バイパス回路５００がコンデンサ５０１のみの場合の入力インピーダンスＺ２との周波数特性を図示している。なお、いずれの場合もバイパス回路６００は実装していないものとした。図１０（ａ）に示すように、１００［ｋＨｚ］〜９００［ＭＨｚ］では、コンデンサ５０１のみを実装した場合のインピーダンスＺ２に対し、コンデンサ５０１と抵抗器５０２を実装した場合のインピーダンスＺ１が高くなる。   FIG. 10A illustrates the frequency characteristic of the input impedance Z1 when the bypass circuit 500 is a capacitor 501 and a resistor 502 connected in series to the capacitor 501 in the printed circuit board 100X of the comparative example. FIG. 10A shows frequency characteristics with respect to the input impedance Z2 when the bypass circuit 500 is only the capacitor 501 in the printed circuit board 100X of the comparative example. In any case, the bypass circuit 600 is not mounted. As shown in FIG. 10A, at 100 [kHz] to 900 [MHz], the impedance Z1 when the capacitor 501 and the resistor 502 are mounted is higher than the impedance Z2 when only the capacitor 501 is mounted. .

図１０（ｂ）には、比較例のプリント回路板１００Ｘにおける入力インピーダンスＺ２を図示している。また、図１０（ｂ）には、比較例のプリント回路板１００Ｘにおいて、バイパス回路５００がコンデンサ５０１のみであり、バイパス回路６００がコンデンサ６０１のみの場合の入力インピーダンスＺ３の周波数特性を図示している。１０［ＭＨｚ］の共振周波数を除き、１０［ｋＨｚ］〜９００［ＭＨｚ］において、インピーダンスＺ２に対し、インピーダンスＺ３が低くなる。   FIG. 10B shows an input impedance Z2 in the printed circuit board 100X of the comparative example. FIG. 10B shows frequency characteristics of the input impedance Z3 when the bypass circuit 500 is only the capacitor 501 and the bypass circuit 600 is only the capacitor 601 in the printed circuit board 100X of the comparative example. . Except for the resonant frequency of 10 [MHz], the impedance Z3 is lower than the impedance Z2 at 10 [kHz] to 900 [MHz].

図１０（ｃ）には、比較例のプリント回路板１００Ｘにおける入力インピーダンスＺ１を図示している。また、図１０（ｃ）には、バイパス回路５００がコンデンサ５０１と抵抗器５０２で構成され、バイパス回路６００がコンデンサ６０１のみの場合の入力インピーダンスＺ４の周波数特性を図示している。１０［ｋＨｚ］〜７００［ＭＨｚ］において、インピーダンスＺ４がインピーダンスＺ１に対して低くなっていることがわかる。   FIG. 10C illustrates an input impedance Z1 in the printed circuit board 100X of the comparative example. FIG. 10C illustrates the frequency characteristics of the input impedance Z4 when the bypass circuit 500 includes the capacitor 501 and the resistor 502 and the bypass circuit 600 includes only the capacitor 601. It can be seen that the impedance Z4 is lower than the impedance Z1 in the range of 10 [kHz] to 700 [MHz].

これらの入力インピーダンスの大小関係から、バイパス回路５００とバイパス回路６００とを組み合わせた場合、半導体パッケージ３００への主要な給電経路が、バイパス回路６００を介した経路ＺＸ２となる。その結果、比較例のプリント回路板１００Ｘでは、バイパス回路５００の抵抗器５０２による電源ノイズの収束を早める効果が低減し、電源ノイズが大きくなったために、ジッタが増大する。   Due to the magnitude relationship of these input impedances, when the bypass circuit 500 and the bypass circuit 600 are combined, the main power supply path to the semiconductor package 300 is the path ZX2 through the bypass circuit 600. As a result, in the printed circuit board 100X of the comparative example, the effect of accelerating the convergence of the power supply noise by the resistor 502 of the bypass circuit 500 is reduced, and the power supply noise is increased, so that the jitter is increased.

以上のように、比較例のプリント回路板１００Ｘにおいて、ジッタ増大の原因が給電経路ＺＸ１から給電経路ＺＸ２へ変化したためであることを見出した。   As described above, in the printed circuit board 100X of the comparative example, it has been found that the cause of the jitter increase is that the power supply path ZX1 is changed to the power supply path ZX2.

そこで、第１実施形態では、ジッタ増大の原因である給電経路の変化を防止するために、バイパス回路５００を介した経路ＺＸ１のインピーダンスがバイパス回路６００を介した経路ＺＸ２のインピーダンスに対して高くなるよう構成している。   Therefore, in the first embodiment, the impedance of the path ZX1 through the bypass circuit 500 is higher than the impedance of the path ZX2 through the bypass circuit 600 in order to prevent a change in the power feeding path that causes an increase in jitter. It is configured as follows.

経路ＺＸ２のインピーダンスを高くするために、図１に示すように、半導体パッケージ３００とバイパス回路６００との間に、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇが設けられている。この際、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇを設けるために、電源パターン２５１Ｖ，２５２Ｖとグラウンドパターン２５１Ｇ，２５１Ｇを交互に配置している。第１実施形態では、電源パターン２５１Ｖとグラウンドパターン２５２Ｇとの対向部分、及びグラウンドパターン２５１Ｇと電源パターン２５２Ｖとの対向部分を櫛歯状にして、噛み合うように配置している。   In order to increase the impedance of the path ZX2, as shown in FIG. 1, a power supply via 272V and a ground via 272G are provided between the semiconductor package 300 and the bypass circuit 600. At this time, in order to provide the power supply via 272V and the ground via 272G, the power supply patterns 251V and 252V and the ground patterns 251G and 251G are alternately arranged. In the first embodiment, the facing portion between the power supply pattern 251V and the ground pattern 252G and the facing portion between the ground pattern 251G and the power supply pattern 252V are comb-shaped and arranged so as to mesh with each other.

ここで電源パターンの自己インダクタンスをＬｖｄｄ＿ｐｌａｎｅ、グラウンドパターンの自己インダクタンスをＬｇｎｄ＿ｐｌａｎｅ、電源ヴィアの自己インダクタンスをＬｖｄｄ＿ｖｉａ、グラウンドヴィアの自己インダクタンスをＬｇｎｄ＿ｖｉａとする。電源ヴィアとグラウンドヴィアの相互インダクタンスをＭとすると、全体のインダクタンスＬｔｏｔａｌは、以下の式（１）で表される。 Wherein the power supply pattern self inductance L Vdd_plane, self inductance L Gnd_plane ground pattern, the power supply via the self-inductance L Vdd_via, the self-inductance of the ground vias and L gnd_via. When the mutual inductance of the power via and the ground via is M, the overall inductance L total is expressed by the following formula (1).

Ｌｔｏｔａｌ＝Ｌｖｄｄ＿ｐｌａｎｅ＋Ｌｖｄｄ＿ｖｉａ＋Ｌｇｎｄ＿ｐｌａｎｅ＋Ｌｇｎｄ＿ｖｉａ±２Ｍ
… 式（１）
相互インダクタンスＭは、電源ヴィアとグラウンドヴィアの電流の向きによって符号が異なり、同方向の場合には正の符号をとり、逆方向の場合には負の符号をとる。自己インダクタンスは、電流経路の長さに比例する。 L total = L vdd_plane + L vdd_via + L gnd_plane + L gnd_via ± 2M
... Formula (1)
The mutual inductance M has a different sign depending on the current directions of the power supply via and the ground via, and takes a positive sign in the same direction and a negative sign in the opposite direction. Self-inductance is proportional to the length of the current path.

第１実施形態では、半導体パッケージ３００とバイパス回路６００との間に、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇを設けたことにより、電流経路が長くなり、その結果、インダクタンスＬｔｏｔａｌが高くなる。即ち、比較例のインダクタンスに対して、第１実施形態では、Ｌｖｄｄ＿ｖｉａ＋Ｌｇｎｄ＿ｖｉａ−２Ｍの分、ヴィアのインダクタンスが高くなる。 In the first embodiment, between the semiconductor package 300 and the bypass circuit 600, by providing the power supply via 272V and ground via 272G, the current path becomes longer, as a result, inductance L total is increased. That is, compared to the inductance of the comparative example, in the first embodiment, the via inductance is increased by L vdd_via + L gnd_via −2M .

第１実施形態によれば、半導体パッケージ３００とバイパス回路６００との間に設けられた、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇによってインダクタンス、即ちインピーダンスが高くなる。これにより、半導体パッケージ３００の動作に伴って発生した電源ノイズは、バイパス回路６００には流れにくくなり、バイパス回路５００に流れるようになり、バイパス回路５００のノイズ減衰効果が高まり、信号のジッタが低減する。よって、バイパス回路５００とバイパス回路６００との相互作用によって生じる信号のジッタを低減することができる。   According to the first embodiment, the inductance, that is, the impedance is increased by the power supply via 272V and the ground via 272G provided between the semiconductor package 300 and the bypass circuit 600. As a result, power supply noise generated due to the operation of the semiconductor package 300 is less likely to flow through the bypass circuit 600, and flows into the bypass circuit 500, increasing the noise attenuation effect of the bypass circuit 500 and reducing signal jitter. To do. Therefore, signal jitter caused by the interaction between the bypass circuit 500 and the bypass circuit 600 can be reduced.

ここで、コンピュータシミュレーションによって、プリント回路板１００の効果を確認した。電源インピーダンスのシミュレーションには、Ｃａｄｅｎｃｅ社製のＰｏｗｅｒ ＳＩを用いた。ジッタのシミュレーションには、Ｓｙｎｏｐｓｙｓ社製のＨＳＰＩＣＥを用いた。   Here, the effect of the printed circuit board 100 was confirmed by computer simulation. For simulation of the power supply impedance, Power SI manufactured by Cadence was used. For simulation of jitter, HSPICE manufactured by Synopsys was used.

プリント配線板２００の層構成を以下の表１に示す。   The layer configuration of the printed wiring board 200 is shown in Table 1 below.

Figure 0006611555
Figure 0006611555

ヴィアの穴径は０．４［ｍｍ］とした。内層２０２の電源パターン２５１Ｖ及び内層２０３の電源パターン２５２Ｖのサイズは、縦３２［ｍｍ］、横３０［ｍｍ］とした。半導体パッケージ３００をプリント配線板２００の内層２０２及び内層２０３に対してＺ方向に投影した領域には、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇが、それぞれ２０個ずつ配置されている構成とした。   The hole diameter of the via was 0.4 [mm]. The power supply pattern 251V of the inner layer 202 and the power supply pattern 252V of the inner layer 203 were 32 [mm] in length and 30 [mm] in width. In the region where the semiconductor package 300 is projected in the Z direction with respect to the inner layer 202 and the inner layer 203 of the printed wiring board 200, 20 power vias 272V and 20 ground vias 272G are arranged.

投影領域に配置される電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇは、ＢＧＡのボールパッド間に配置することを想定し、１［ｍｍ］間隔で交互に配置した。半導体パッケージ４００の近傍に配置される電源ヴィア２７３Ｖとグラウンドヴィア２７３Ｇはそれぞれ４０個配置されている構成とした。   The power supply via (272V) and the ground via (272G) arranged in the projection area are alternately arranged at intervals of 1 [mm] on the assumption that they are arranged between the ball pads of the BGA. 40 power supply vias 273V and 40 ground vias 273G arranged in the vicinity of the semiconductor package 400 are arranged.

図３（ａ）は、第１実施形態のプリント回路板１００と比較例のプリント回路板１００Ｘの電源インピーダンスをシミュレーションした結果を示すグラフである。電源インピーダンスのシミュレーションにおいて、バイパス回路５００の抵抗器５０２とコンデンサ５０１を未実装とし、バイパス回路６００のコンデンサ６０１を実装することで、経路ＺＸ２のインダクタンスを比較した。インダクタンスは、シミュレーションの１００［ＭＨｚ］のインピーダンスＺの値から、下記の式（２）を用いて算出した。   FIG. 3A is a graph showing the result of simulating the power supply impedance of the printed circuit board 100 of the first embodiment and the printed circuit board 100X of the comparative example. In the simulation of the power supply impedance, the resistor 502 and the capacitor 501 of the bypass circuit 500 are not mounted, and the capacitor 601 of the bypass circuit 600 is mounted, thereby comparing the inductance of the path ZX2. The inductance was calculated from the value of impedance Z of 100 [MHz] in the simulation using the following formula (2).

Ｌ＝Ｚ／ｊω …式（２）
ここで、ｊは複素数、ω＝２πｆであり、πは円周率、ｆは周波数である。比較例のインダクタンスが１００［ｐＨ］であるのに対して、第１実施形態では２５０［ｐＨ］であった。したがって、第１実施形態では、インダクタンスを１５０［ｐＨ］高めることができた。即ち、給電経路の変化を防止するために、経路ＺＸ２のインピーダンスを高めることができた。 L = Z / jω Equation (2)
Here, j is a complex number, ω = 2πf, π is a circular ratio, and f is a frequency. The inductance of the comparative example is 100 [pH], whereas in the first embodiment, it is 250 [pH]. Therefore, in the first embodiment, the inductance can be increased by 150 [pH]. That is, the impedance of the path ZX2 can be increased in order to prevent the change of the power feeding path.

図３（ｂ）は、第１実施形態のプリント回路板１００と比較例のプリント回路板１００Ｘのジッタをシミュレーションした結果を示すグラフである。半導体パッケージ４００として、ＤＤＲ３−１３３３を想定した波形シミュレーションにおいて、半導体パッケージ３００の信号端子（送信端子）３００Ｓにおけるジッタを測定した。ジッタの観測電圧は、電源電圧の半分とした。電源電圧が１．４２５［Ｖ］（１．５［Ｖ］×０．９５）では、０．７１２５［Ｖ］である。比較例では７３［ｐｓｅｃ］であり、第１実施形態では６０［ｐｓｅｃ］であった。第１実施形態の電源配線構造によって、ジッタを１３［ｐｓｅｃ］（１８［％］）低減することができた。   FIG. 3B is a graph showing the result of simulating the jitter of the printed circuit board 100 of the first embodiment and the printed circuit board 100X of the comparative example. In the waveform simulation assuming DDR3-1333 as the semiconductor package 400, jitter at the signal terminal (transmission terminal) 300S of the semiconductor package 300 was measured. The jitter observation voltage was half of the power supply voltage. When the power supply voltage is 1.425 [V] (1.5 [V] × 0.95), it is 0.7125 [V]. In the comparative example, it was 73 [psec], and in the first embodiment, it was 60 [psec]. Jitter could be reduced by 13 [psec] (18 [%]) by the power supply wiring structure of the first embodiment.

以上、第１実施形態によれば、内層２０２と内層２０３とに交互に配置した電源パターン２５１Ｖ，２５２Ｖ間、グラウンドパターン２５１Ｇ，２５２Ｇ間をヴィア２７２Ｖ，２７２Ｇで接続する電源構造によって、給電経路の変化を防止することができる。これにより、比較例よりも信号のジッタを低減することができる。   As described above, according to the first embodiment, the power supply path is changed by the power supply structure in which the power supply patterns 251V and 252V alternately arranged in the inner layer 202 and the inner layer 203 and the ground patterns 251G and 252G are connected by the vias 272V and 272G. Can be prevented. Thereby, the jitter of a signal can be reduced as compared with the comparative example.

［第２実施形態］
次に、本発明の第２実施形態に係るプリント回路板について説明する。図４は、第２実施形態に係るプリント回路板を示す模式図である。なお、第２実施形態において、第１実施形態と同様の構成につては、同一符号を付して説明を省略する。 [Second Embodiment]
Next, a printed circuit board according to a second embodiment of the present invention will be described. FIG. 4 is a schematic view showing a printed circuit board according to the second embodiment. Note that in the second embodiment, identical symbols are assigned to configurations similar to those in the first embodiment and descriptions thereof are omitted.

図４に示すように、プリント回路板１００Ａは、プリント配線板２００Ａと、第１実施形態と同様、半導体パッケージ３００，４００及びバイパス回路５００，６００とを備えている。半導体パッケージ３００，４００及びバイパス回路５００，６００は、プリント配線板２００Ａに実装されている。   As shown in FIG. 4, the printed circuit board 100A includes a printed wiring board 200A and semiconductor packages 300 and 400 and bypass circuits 500 and 600, as in the first embodiment. The semiconductor packages 300 and 400 and the bypass circuits 500 and 600 are mounted on the printed wiring board 200A.

プリント配線板２００Ａは、導体層が複数ある多層プリント配線板であり、第２実施形態では、表層２０１Ａ、内層２０２Ａ、内層２０３Ａ及び表層２０４Ａからなる４層の導体層を有する４層基板である。なお、表層２０１Ａ，２０４Ａ上には、不図示のソルダーレジストが形成されている。内層２０２Ａは、表層２０１Ａに絶縁体層を介して隣接する導体層（第１導体層）である。内層２０３Ａは、内層２０２Ａに絶縁体層を介して隣接する導体層（第２導体層）である。 The printed wiring board 200A is a multilayer printed wiring board having a plurality of conductor layers. In the second embodiment, the printed wiring board 200A is a four-layer board having four conductor layers including a surface layer 201A, an inner layer 202A, an inner layer 203A, and a surface layer 204A. A solder resist (not shown) is formed on the surface layers 201 A and 204 A. The inner layer 202A is a conductor layer (first conductor layer) adjacent to the surface layer 201A via an insulator layer. The inner layer 203A is a conductor layer (second conductor layer) adjacent to the inner layer 202A via an insulator layer.

表層２０１Ａには、半導体パッケージ３００，４００が実装され、第１実施形態と同様、半導体パッケージ３００の信号端子３００Ｓと半導体パッケージ４００の信号端子４００Ｓとを電気的に接続する信号線２６０が形成されている。なお、第２実施形態では、信号線２６０が表層２０１Ａのみに形成されているが、他の層に跨って形成されていてもよい。   On the surface layer 201A, semiconductor packages 300 and 400 are mounted, and a signal line 260 that electrically connects the signal terminal 300S of the semiconductor package 300 and the signal terminal 400S of the semiconductor package 400 is formed as in the first embodiment. Yes. In the second embodiment, the signal line 260 is formed only on the surface layer 201A. However, the signal line 260 may be formed across other layers.

バイパス回路５００は、表層２０１Ａ，２０４Ａのうちいずれかの層、第２実施形態では表層２０４Ａに実装されている。バイパス回路６００は、表層２０１Ａ，２０４Ａのうちいずれかの層、第２実施形態では表層２０１Ａに実装されている。バイパス回路５００は、半導体パッケージ３００の近傍、即ちＺ方向から見て半導体パッケージ３００と重なる位置に配置されている。バイパス回路６００は、半導体パッケージ４００の近傍、即ち半導体パッケージ４００に隣接して配置されている。   The bypass circuit 500 is mounted on any one of the surface layers 201A and 204A, in the surface layer 204A in the second embodiment. The bypass circuit 600 is mounted on one of the surface layers 201A and 204A, in the surface layer 201A in the second embodiment. The bypass circuit 500 is disposed in the vicinity of the semiconductor package 300, that is, at a position overlapping the semiconductor package 300 when viewed from the Z direction. The bypass circuit 600 is disposed in the vicinity of the semiconductor package 400, that is, adjacent to the semiconductor package 400.

プリント配線板２００Ａの内層２０２Ａには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第１電源パターン）２５１ＶＡが形成されている。さらに、プリント配線板２００Ａの内層２０３Ａには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第１グラウンドパターン）２５１ＧＡが形成されている。   On the inner layer 202A of the printed wiring board 200A, a power supply pattern (first power supply pattern) 251VA which is a plain conductor pattern to which a power supply potential is applied from a power supply circuit (not shown) is formed. Furthermore, a ground pattern (first ground pattern) 251GA, which is a plain conductor pattern to which a ground potential is applied from a power supply circuit (not shown), is formed on the inner layer 203A of the printed wiring board 200A.

また、内層２０２Ａには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第２グラウンドパターン）２５２ＧＡが形成されている。更に、内層２０３Ａには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第２電源パターン）２５２ＶＡが形成されている。   In addition, a ground pattern (second ground pattern) 252GA, which is a plain conductor pattern to which a ground potential is applied from a power supply circuit (not shown), is formed in the inner layer 202A. Further, the inner layer 203A is formed with a power supply pattern (second power supply pattern) 252VA which is a plain conductor pattern to which a power supply potential is applied from a power supply circuit (not shown).

内層２０２Ａにおいて、電源パターン２５１ＶＡとグラウンドパターン２５２ＧＡとは、ショートしないよう間隔をあけて隣接して配置されている。また、内層２０３Ａにおいて、グラウンドパターン２５１ＧＡと電源パターン２５２ＶＡとは、ショートしないよう間隔をあけて隣接して配置されている。   In the inner layer 202A, the power supply pattern 251VA and the ground pattern 252GA are arranged adjacent to each other with an interval so as not to be short-circuited. In the inner layer 203A, the ground pattern 251GA and the power supply pattern 252VA are disposed adjacent to each other with a gap so as not to be short-circuited.

電源パターン２５１ＶＡ及びグラウンドパターン２５１ＧＡは、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。即ち電源パターン２５１ＶＡは、半導体パッケージ３００をＺ方向に内層２０２Ａに投影した投影領域を含むように形成され、グラウンドパターン２５１ＧＡは、半導体パッケージ３００をＺ方向に内層２０３Ａに投影した投影領域を含むように形成されている。つまり、電源パターン２５１ＶＡとグラウンドパターン２５１ＧＡとは、Ｚ方向から見て重なる位置に配置されている。   The power supply pattern 251VA and the ground pattern 251GA are arranged at positions overlapping the semiconductor package 300 when viewed from the Z direction. That is, the power supply pattern 251VA is formed so as to include a projection region where the semiconductor package 300 is projected onto the inner layer 202A in the Z direction, and the ground pattern 251GA includes a projection region where the semiconductor package 300 is projected onto the inner layer 203A in the Z direction. Is formed. That is, the power supply pattern 251VA and the ground pattern 251GA are arranged at positions overlapping each other when viewed from the Z direction.

また、電源パターン２５２ＶＡ及びグラウンドパターン２５２ＧＡは、Ｚ方向から見て半導体パッケージ４００と重なる位置に配置されている。即ち、電源パターン２５２ＶＡは、半導体パッケージ４００をＺ方向に内層２０３Ａに投影した投影領域を含むように形成され、グラウンドパターン２５２ＧＡは、半導体パッケージ４００をＺ方向に内層２０２Ａに投影した投影領域を含むように形成されている。つまり、電源パターン２５２ＶＡとグラウンドパターン２５２ＧＡとは、Ｚ方向から見て重なる位置に配置されている。   Further, the power supply pattern 252VA and the ground pattern 252GA are arranged at positions overlapping the semiconductor package 400 when viewed from the Z direction. That is, the power supply pattern 252VA is formed so as to include a projection area where the semiconductor package 400 is projected onto the inner layer 203A in the Z direction, and the ground pattern 252GA includes a projection area where the semiconductor package 400 is projected onto the inner layer 202A in the Z direction. Is formed. That is, the power supply pattern 252VA and the ground pattern 252GA are arranged at positions overlapping each other when viewed from the Z direction.

プリント配線板２００Ａには、第１実施形態と同様、半導体パッケージ３００の電源端子３００Ｖとバイパス回路５００の電源側端子５００Ｖとを電気的に導通させる第１電源ヴィアである電源ヴィア２７１Ｖが形成されている。また、プリント配線板２００Ａには、第１実施形態と同様、半導体パッケージ３００のグラウンド端子３００Ｇとバイパス回路５００のグラウンド側端子５００Ｇとを電気的に導通させる第１グラウンドヴィアであるグラウンドヴィア２７１Ｇが形成されている。電源ヴィア２７１Ｖ及びグラウンドヴィア２７１Ｇは、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。   Similarly to the first embodiment, the printed wiring board 200A is formed with a power supply via 271V which is a first power supply via which electrically connects the power supply terminal 300V of the semiconductor package 300 and the power supply side terminal 500V of the bypass circuit 500. Yes. Similarly to the first embodiment, the printed wiring board 200A is formed with a ground via 271G which is a first ground via that electrically connects the ground terminal 300G of the semiconductor package 300 and the ground-side terminal 500G of the bypass circuit 500. Has been. The power supply via 271 </ b> V and the ground via 271 </ b> G are arranged at a position overlapping the semiconductor package 300 when viewed from the Z direction.

内層２０２Ａの電源パターン２５１ＶＡと内層２０３Ａの電源パターン２５２ＶＡとは、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。また、内層２０３Ａのグラウンドパターン２５１ＧＡと内層２０２Ａのグラウンドパターン２５２ＧＡとは、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。   The power pattern 251VA of the inner layer 202A and the power pattern 252VA of the inner layer 203A are formed so as to have portions that overlap each other when viewed from the Z direction. The ground pattern 251GA of the inner layer 203A and the ground pattern 252GA of the inner layer 202A are formed so as to have portions that overlap each other when viewed from the Z direction.

第２実施形態では、プリント配線板２００Ａには、Ｚ方向から見た電源パターン２５１ＶＡと電源パターン２５２ＶＡとの重なり合う部分を接続する第２電源ヴィアである電源ヴィア２７２Ｖが形成されている。また、プリント配線板２００Ａには、Ｚ方向から見たグラウンドパターン２５１ＧＡとグラウンドパターン２５２ＧＡとの重なり合う部分を接続する第２グラウンドヴィアであるグラウンドヴィア２７２Ｇが形成されている。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇはそれぞれ複数形成されている。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇは、Ｚ方向から見て、半導体パッケージ３００と重なる位置に配置されている。   In the second embodiment, the printed wiring board 200A is formed with a power supply via 272V that is a second power supply via that connects overlapping portions of the power supply pattern 251VA and the power supply pattern 252VA viewed from the Z direction. Further, the printed wiring board 200A is formed with a ground via 272G which is a second ground via for connecting an overlapping portion of the ground pattern 251GA and the ground pattern 252GA viewed from the Z direction. A plurality of power supply vias 272V and a plurality of ground vias 272G are formed. The power supply via 272V and the ground via 272G are arranged at a position overlapping the semiconductor package 300 when viewed from the Z direction.

プリント配線板２００Ａには、第１実施形態と同様、半導体パッケージ４００の電源端子４００Ｖ及びバイパス回路６００の電源側端子６００Ｖと電気的に導通させる第３電源ヴィアである電源ヴィア２７３Ｖが形成されている。また、プリント配線板２００Ａには、半導体パッケージ４００のグラウンド端子４００Ｇとバイパス回路６００のグラウンド側端子６００Ｇとを電気的に導通させる第３グラウンドヴィアであるグラウンドヴィア２７３Ｇが形成されている。   Similarly to the first embodiment, the printed wiring board 200A is formed with a power supply via 273V which is a third power supply via which is electrically connected to the power supply terminal 400V of the semiconductor package 400 and the power supply side terminal 600V of the bypass circuit 600. . The printed wiring board 200 </ b> A is formed with a ground via 273 </ b> G that is a third ground via that electrically connects the ground terminal 400 </ b> G of the semiconductor package 400 and the ground-side terminal 600 </ b> G of the bypass circuit 600.

電源ヴィア２７３Ｖは、電源パターン２５２ＶＡに接続されており、グラウンドパターン２５２ＧＡに非接触状態でグラウンドパターン２５２Ｇを貫通している。グラウンドヴィア２７３Ｇは、グラウンドパターン２５２ＧＡに接続されており、電源パターン２５２ＶＡに非接触状態で電源パターン２５２ＶＡを貫通している。   The power supply via 273V is connected to the power supply pattern 252VA and penetrates the ground pattern 252G in a non-contact state with the ground pattern 252GA. The ground via 273G is connected to the ground pattern 252GA and penetrates the power supply pattern 252VA in a non-contact state with the power supply pattern 252VA.

電源パターン２５２ＶＡ及びグラウンドパターン２５２ＧＡは、Ｚ方向から見て、信号線２６０及び半導体パッケージ４００と重なる位置に配置されている。ここで、電源ヴィア２７２Ｖ及びグラウンドヴィア２７２ＧがＺ方向から見て半導体パッケージ３００と重なる位置に配置されている。したがって、電源パターン２５２ＶＡ及びグラウンドパターン２５２ＧＡは、Ｚ方向から見て、半導体パッケージ３００の一部と重なり、信号線２６０及び半導体パッケージ４００の全部と重なるように形成されている。   The power supply pattern 252VA and the ground pattern 252GA are arranged at positions overlapping the signal line 260 and the semiconductor package 400 when viewed from the Z direction. Here, the power supply via 272 </ b> V and the ground via 272 </ b> G are arranged at a position overlapping the semiconductor package 300 when viewed from the Z direction. Accordingly, the power supply pattern 252VA and the ground pattern 252GA are formed so as to overlap a part of the semiconductor package 300 and the signal line 260 and the semiconductor package 400 as viewed from the Z direction.

このように、信号線２６０が、分断されていないプレーン状の導体パターンに対向することとなるので、信号線２６０の信号のリターン経路を確保することができる。特に、第２実施形態では、信号線２６０に対向する導体パターンがグラウンドパターン２５２ＧＡであるので、信号のリターン経路を安定して確保することができる。   Thus, since the signal line 260 faces the unbroken plane-shaped conductor pattern, a signal return path of the signal line 260 can be secured. In particular, in the second embodiment, since the conductor pattern facing the signal line 260 is the ground pattern 252GA, a signal return path can be stably secured.

第２実施形態では、電源パターン２５１ＶＡ，２５２ＶＡ及びグラウンドパターン２５１ＧＡ，２５２ＧＡの形状、並びに電源ヴィア２７２Ｖおよびグラウンドヴィア２７２Ｇの配列が、上記第１実施形態と異なる。   In the second embodiment, the shapes of the power supply patterns 251VA and 252VA and the ground patterns 251GA and 252GA, and the arrangement of the power supply via 272V and the ground via 272G are different from those in the first embodiment.

図５（ａ）は第２実施形態におけるプリント配線板の第１導体層の上面図である。図５（ｂ）は第２実施形態におけるプリント配線板の第２導体層の上面図である。   FIG. 5A is a top view of the first conductor layer of the printed wiring board according to the second embodiment. FIG. 5B is a top view of the second conductor layer of the printed wiring board according to the second embodiment.

プリント配線板２００ＡをＺ方向から見て、電源パターン２５１ＶＡとグラウンドパターン２５２ＧＡとの対向部分２８１ＶＡ，２８２ＧＡがそれぞれ凹凸状に形成されている。また、グラウンドパターン２５１ＧＡと電源パターン２５２ＶＡとの対向部分２８１ＧＡ，２８２ＶＡがそれぞれ凹凸状に形成されている。   When the printed wiring board 200A is viewed from the Z direction, opposing portions 281VA and 282GA of the power supply pattern 251VA and the ground pattern 252GA are formed in an uneven shape. In addition, opposing portions 281GA and 282VA between the ground pattern 251GA and the power supply pattern 252VA are formed in an uneven shape.

第２実施形態では、図５（ａ）に示すように、電源パターン２５１ＶＡの対向部分２８１ＶＡが、１つ以上（図５（ａ）では２つ）の凸部２９１ＶＡ及び１つ以上（図５（ａ）では１つ）の凹部２９１ＶＢで形成されている。   In the second embodiment, as shown in FIG. 5A, the opposing portion 281VA of the power supply pattern 251VA has one or more (two in FIG. 5A) convex portions 291VA and one or more (FIG. 5 ( In a), it is formed of one) concave portion 291VB.

また、グラウンドパターン２５２ＧＡの対向部分２８２ＧＡが、１つ以上（図５（ａ）では１つ）凸部２９２ＧＡ及び１つ以上（図５（ａ）では２つ）凹部２９２ＧＢからで形成されている。そして、凸部２９１ＶＡと凹部２９２ＧＢとが対向し、凹部２９１ＶＢと凸部２９２ＧＡとが対向するよう電源パターン２５１ＶＡとグラウンドパターン２５２ＧＡとが配置されている。   Further, the opposing portion 282GA of the ground pattern 252GA is formed of one or more (one in FIG. 5A) convex portions 292GA and one or more (two in FIG. 5A) concave portions 292GB. The power supply pattern 251VA and the ground pattern 252GA are arranged so that the convex portion 291VA and the concave portion 292GB face each other, and the concave portion 291VB and the convex portion 292GA face each other.

また、図５（ｂ）に示すように、グラウンドパターン２５１ＧＡの対向部分２８１ＧＡが、１つ以上の（図５（ｂ）では１つ）凸部２９１ＧＡ及び１つ以上の（図５（ｂ）では２つ）凹部２９１ＧＢで形成されている。また、電源パターン２５２ＶＡの対向部分２８２ＶＡが、１つ以上（図５（ｂ）では２つ）の凸部２９２ＶＡ及び１つ以上の（図５（ｂ）では１つ）の凹部２９２ＶＢで形成されている。そして、凸部２９１ＧＡと凹部２９２ＶＢとが対向し、凹部２９１ＧＢと凸部２９２ＶＡとが対向するようグラウンドパターン２５１ＧＡと電源パターン２５２ＶＡとが配置されている。   Further, as shown in FIG. 5B, the opposing portion 281GA of the ground pattern 251GA has one or more (one in FIG. 5B) convex portions 291GA and one or more (in FIG. 5B). 2) It is formed of a concave portion 291GB. Further, the opposing portion 282VA of the power supply pattern 252VA is formed by one or more (two in FIG. 5B) convex portions 292VA and one or more (one in FIG. 5B) concave portions 292VB. Yes. The ground pattern 251GA and the power supply pattern 252VA are arranged so that the convex portion 291GA and the concave portion 292VB face each other, and the concave portion 291GB and the convex portion 292VA face each other.

これにより、電源パターン２５１ＶＡの凸部２９１ＶＡと電源パターン２５２ＶＡの凸部２９２ＶＡとがＺ方向から見て重なり合う部分となっている。また、グラウンドパターン２５１ＧＡの凸部２９１ＧＡとグラウンドパターン２５２ＧＡの凸部２９２ＧＡとがＺ方向から見て重なり合う部分となっている。   Thereby, the convex part 291VA of the power supply pattern 251VA and the convex part 292VA of the power supply pattern 252VA overlap with each other when viewed from the Z direction. Further, the convex portion 291GA of the ground pattern 251GA and the convex portion 292GA of the ground pattern 252GA overlap each other when viewed from the Z direction.

そして、電源パターン２５１ＶＡの凸部２９１ＶＡと電源パターン２５２ＶＡの凸部２９２ＶＡとが２つ以上の電源ヴィア２７２Ｖで接続されている。また、グラウンドパターン２５１ＧＡの凸部２９１ＧＡとグラウンドパターン２５２ＧＡの凸部２９２ＧＡとが２つ以上のグラウンドヴィア２７２Ｇで接続されている。   The convex portion 291VA of the power supply pattern 251VA and the convex portion 292VA of the power supply pattern 252VA are connected by two or more power supply vias 272V. Further, the convex portion 291GA of the ground pattern 251GA and the convex portion 292GA of the ground pattern 252GA are connected by two or more ground vias 272G.

第１実施形態では、Ｚ方向から見て、１つの電源ヴィア２７２Ｖと１つのグラウンドヴィア２７２Ｇとを直線上に交互に配置している。これに対し、第２実施形態では、２つ以上の電源ヴィア２７２Ｖ、２つ以上のグラウンドヴィア２７２Ｇをそれぞれ１組とし、１組の電源ヴィア２７２Ｖと、１組のグラウンドヴィア２７２Ｇとを、Ｙ方向に延びる直線上に交互に配置している。   In the first embodiment, when viewed from the Z direction, one power supply via 272V and one ground via 272G are alternately arranged on a straight line. On the other hand, in the second embodiment, two or more power supply vias 272V and two or more ground vias 272G are set as one set, and one set of power supply vias 272V and one set of ground vias 272G are connected in the Y direction. Are alternately arranged on a straight line extending in a straight line.

また、隣接する２つの電源ヴィア２７２Ｖ，２７２Ｖの間隔が、隣接する電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇとの間隔以下となるように各ヴィアが配置されている。また、隣接する２つのグラウンドヴィア２７２Ｇ，２７２Ｇの間隔が、隣接する電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇとの間隔以下となるように各ヴィアが配置されている。   Each via is arranged so that the interval between two adjacent power supply vias 272V and 272V is equal to or less than the interval between the adjacent power supply via 272V and the ground via 272G. Each via is arranged so that the interval between two adjacent ground vias 272G, 272G is equal to or less than the interval between the adjacent power supply via 272V and the ground via 272G.

第２実施形態によれば、それぞれ別の層２０２Ａ，２０３Ａに配置された電源パターン２５１ＶＡと電源パターン２５２ＶＡとが、電源ヴィア２７２Ｖで接続されている。また、それぞれ別の層２０２Ａ，２０３Ａに配置されたグラウンドパターン２５１ＧＡとグラウンドパターン２５２ＧＡとが、グラウンドヴィア２７２Ｇで接続されている。   According to the second embodiment, the power supply pattern 251VA and the power supply pattern 252VA arranged in different layers 202A and 203A are connected by the power supply via 272V. In addition, the ground pattern 251GA and the ground pattern 252GA arranged in different layers 202A and 203A are connected by a ground via 272G.

したがって、バイパス回路６００を経由した半導体パッケージ３００の電源端子３００Ｖとグラウンド端子３００Ｇとの間の経路（特にヴィアの経路）が長くなる。即ち、バイパス回路６００から半導体パッケージ３００への給電経路が長くなる。これにより、半導体パッケージ３００とバイパス回路６００との間のインダクタンス、つまりインピーダンスが高められている。   Therefore, a path (particularly a via path) between the power supply terminal 300V and the ground terminal 300G of the semiconductor package 300 via the bypass circuit 600 becomes long. That is, the power supply path from the bypass circuit 600 to the semiconductor package 300 becomes long. Thereby, the inductance, that is, impedance between the semiconductor package 300 and the bypass circuit 600 is increased.

よって、半導体パッケージ３００にて発生した電源ノイズがバイパス回路６００側に流れにくくなり、半導体パッケージ３００にて発生した電源ノイズをバイパス回路５００により効果的に低減することができる。これにより、半導体パッケージ３００と半導体パッケージ４００との間で通信される信号のジッタを低減することができる。   Therefore, power noise generated in the semiconductor package 300 hardly flows to the bypass circuit 600 side, and power noise generated in the semiconductor package 300 can be effectively reduced by the bypass circuit 500. Thereby, the jitter of the signal communicated between the semiconductor package 300 and the semiconductor package 400 can be reduced.

更に、第２実施形態では、凸部２９１ＶＡ，２９２ＶＡ同士を２つ以上の電源ヴィア２７２Ｖで接続したので、隣接する２つの電源ヴィア２７２Ｖ，２７２Ｖ間の相互インダクタンスが正の値となる。また、凸部２９１ＧＡ，２９２ＧＡ同士を２つ以上のグラウンドヴィア２７２Ｇで接続したので、隣接する２つのグラウンドヴィア２７２Ｇ，２７２Ｇ間の相互インダクタンスが正の値となる。したがって、半導体パッケージ３００とバイパス回路６００との間の経路のインダクタンスが高められ、半導体パッケージ３００にて発生した電源ノイズをバイパス回路５００により効果的に低減することができ、信号のジッタを効果的に低減することができる。   Further, in the second embodiment, since the convex portions 291VA and 292VA are connected to each other by two or more power supply vias 272V, the mutual inductance between the two adjacent power supply vias 272V and 272V becomes a positive value. Further, since the convex portions 291GA and 292GA are connected to each other by two or more ground vias 272G, the mutual inductance between the two adjacent ground vias 272G and 272G becomes a positive value. Therefore, the inductance of the path between the semiconductor package 300 and the bypass circuit 600 is increased, and power supply noise generated in the semiconductor package 300 can be effectively reduced by the bypass circuit 500, and signal jitter is effectively reduced. Can be reduced.

更に、第２実施形態では、隣接する電源ヴィア２７２Ｖ，２７２Ｖ間の間隔ｌｖｖが、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇとの間隔ｌｖｇ以下（ｌｖｖ≦ｌｖｇ）に各ヴィアが配置されている。これにより、半導体パッケージ３００とバイパス回路６００との間の経路の相互インダクタンスが更に高まる。同様に、隣接するグラウンドヴィア２７２Ｇ，２７２Ｇ間の間隔ｌｇｇが、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇとの間隔ｌｖｇ以下（ｌｇｇ≦ｌｖｇ）に各ヴィアが配置されている。これにより、半導体パッケージ３００とバイパス回路６００との間の経路の相互インダクタンスが更に高まる。これにより、第２実施形態では、Ｌｖｄｄ＿ｖｉａ＋Ｌｇｎｄ＿ｖｉａ＋２Ｍのヴィアのインダクタンスをより効果的に高めることができるので、全体のインダクタンスＬｔｏｔａｌが高くなる。 Furthermore, in the second embodiment, each via is arranged such that the interval lvv between the adjacent power supply vias 272V and 272V is equal to or less than the interval lvg between the power supply via 272V and the ground via 272G (lvv ≦ lvg). Thereby, the mutual inductance of the path between the semiconductor package 300 and the bypass circuit 600 is further increased. Similarly, each via is arranged such that the interval lgg between the adjacent ground vias 272G and 272G is equal to or less than the interval lvg (lgg ≦ lvg) between the power supply via 272V and the ground via 272G. Thereby, the mutual inductance of the path between the semiconductor package 300 and the bypass circuit 600 is further increased. Thereby, in the second embodiment, the inductance of the via of L vdd_via + L gnd_via + 2M can be increased more effectively, and the overall inductance L total is increased.

したがって、半導体パッケージ３００にて発生した電源ノイズをバイパス回路５００により効果的に低減することができ、信号のジッタをより効果的に低減することができる。   Therefore, power supply noise generated in the semiconductor package 300 can be effectively reduced by the bypass circuit 500, and signal jitter can be more effectively reduced.

このように、第２実施形態では、電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇの自己インダクタンスと、ヴィア間の相互インダクタンスによって、第１実施形態よりも効果的にインダクタンスを高めることができる。もしくは、第１実施形態よりも電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇの数を少なくすることができ、プリント配線板２００Ａの面積を小さくできるので、プリント回路板１００Ａを小型化することができる。   Thus, in the second embodiment, the inductance can be increased more effectively than in the first embodiment by the self-inductance of the power supply via 272V and the ground via 272G and the mutual inductance between the vias. Alternatively, the number of power supply vias 272V and ground vias 272G can be reduced as compared to the first embodiment, and the area of the printed wiring board 200A can be reduced, so that the printed circuit board 100A can be reduced in size.

ここで、コンピュータシミュレーションによって、プリント回路板１００の効果を確認した。電源インピーダンスのシミュレーションには、Ｃａｄｅｎｃｅ社製のＰｏｗｅｒ ＳＩを用いた。ジッタのシミュレーションには、Ｓｙｎｏｐｓｙｓ社製のＨＳＰＩＣＥを用いた。プリント配線板２００Ａの層構成は、第１実施形態（表１参照）と同様とした。   Here, the effect of the printed circuit board 100 was confirmed by computer simulation. For simulation of the power supply impedance, Power SI manufactured by Cadence was used. For simulation of jitter, HSPICE manufactured by Synopsys was used. The layer configuration of the printed wiring board 200A was the same as that of the first embodiment (see Table 1).

ヴィア穴径は０．４［ｍｍ］とした。内層２０２Ａの電源パターン２５１ＶＡ及び内層２０３Ａの電源パターン２５２ＶＡのサイズは、縦３２［ｍｍ］、横３０［ｍｍ］とした。半導体パッケージ３００をプリント配線板２００Ａの内層２０２Ａ及び内層２０３Ａに対してＺ方向に投影した領域には、電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇが、それぞれ１６個ずつ配置されている構成とした。   The via hole diameter was 0.4 [mm]. The size of the power supply pattern 251VA of the inner layer 202A and the power supply pattern 252VA of the inner layer 203A was 32 [mm] in length and 30 [mm] in width. Sixteen power supply vias 272V and 16 ground vias 272G are arranged in a region where the semiconductor package 300 is projected in the Z direction with respect to the inner layer 202A and the inner layer 203A of the printed wiring board 200A.

投影領域に配置される電源ヴィア２７２Ｖとグラウンドヴィア２７２Ｇは、ＢＧＡのボールパッド間に配置することを想定し、１［ｍｍ］間隔で配置した。   The power supply via 272V and the ground via 272G arranged in the projection area are assumed to be arranged between the ball pads of the BGA, and arranged at an interval of 1 [mm].

電源パターンの凸部２９１ＶＡと凸部２９２ＶＡとを隣接する２つの電源ヴィア２７２Ｖで接続した。また、グラウンドパターンの凸部２９１ＧＡと凸部２９２ＧＡとを隣接する２つのグラウンドヴィア２７２Ｇで接続した。半導体パッケージ４００の近傍に配置される電源ヴィア２７３Ｖとグラウンドヴィア２７３Ｇはそれぞれ４０個配置されている構成とした。   The convex part 291VA and the convex part 292VA of the power supply pattern were connected by two adjacent power supply vias 272V. Further, the convex portion 291GA and the convex portion 292GA of the ground pattern were connected by two adjacent ground vias 272G. 40 power supply vias 273V and 40 ground vias 273G arranged in the vicinity of the semiconductor package 400 are arranged.

図６（ａ）は、第２実施形態のプリント回路板１００Ａと比較例のプリント回路板１００Ｘの電源インピーダンスをシミュレーションした結果を示すグラフである。比較例のインダクタンスが１００［ｐＨ］であるに対して、第２実施形態では２５６［ｐＨ］であった。したがって、第２実施形態では、インダクタンスを１５６［ｐＨ］高めることができた。即ち、給電経路の変化を防止するために、経路ＺＸ２のインピーダンスを高めることができた。   FIG. 6A is a graph showing the result of simulating the power supply impedance of the printed circuit board 100A of the second embodiment and the printed circuit board 100X of the comparative example. The inductance of the comparative example is 100 [pH], whereas in the second embodiment, it is 256 [pH]. Therefore, in the second embodiment, the inductance can be increased by 156 [pH]. That is, the impedance of the path ZX2 can be increased in order to prevent the change of the power feeding path.

図６（ｂ）は、第２実施形態のプリント回路板１００Ａと比較例のプリント回路板１００Ｘのジッタをシミュレーションした結果を示すグラフである。半導体パッケージ４００として、ＤＤＲ３−１３３３を想定した波形シミュレーションにおいて、半導体パッケージ３００の信号端子（送信端子）３００Ｓにおけるジッタを測定した。ジッタの観測電圧は、電源電圧の半分とした。比較例では７３［ｐｓｅｃ］であり、第２実施形態では６０［ｐｓｅｃ］であった。第１実施形態よりも電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇの少ない第２実施形態の電源構造によって、ジッタを１３［ｐｓｅｃ］（１８［％］）低減することができた。つまり、第２実施形態では、相互インダクタンスの活用によって、第１実施形態よりも少ないヴィア数で、第１実施形態と同様のジッタの低減効果を確認することができた。   FIG. 6B is a graph showing the result of simulating the jitter of the printed circuit board 100A of the second embodiment and the printed circuit board 100X of the comparative example. In the waveform simulation assuming DDR3-1333 as the semiconductor package 400, jitter at the signal terminal (transmission terminal) 300S of the semiconductor package 300 was measured. The jitter observation voltage was half of the power supply voltage. In the comparative example, it was 73 [psec], and in the second embodiment, it was 60 [psec]. With the power supply structure of the second embodiment having fewer power supply vias 272V and ground vias 272G than in the first embodiment, the jitter could be reduced by 13 [psec] (18 [%]). That is, in the second embodiment, it was possible to confirm the same jitter reduction effect as in the first embodiment with a smaller number of vias than in the first embodiment by utilizing the mutual inductance.

以上、第２実施形態によれば、プリント配線板２００Ａの内層２０２Ａと内層２０３Ａに交互に配置した電源パターン２５１ＶＡ，２５２ＶＡ間、グラウンドパターン２５１ＧＡ，２５２ＧＡ間をヴィア２７２Ｖ，２７２Ｇで接続した電源構造としている。これによって、第１実施形態と同様、給電経路の変化を防止することができる。そのため、比較例よりもジッタを低減することができる。さらに、第２実施形態によれば、ヴィア間の相互インダクタンスを用いることで、第１実施形態よりもヴィア数を削減することができ、プリント回路板１００Ａを小型化することができる。   As described above, according to the second embodiment, the power supply structure in which the power supply patterns 251VA and 252VA alternately arranged on the inner layer 202A and the inner layer 203A of the printed wiring board 200A and the ground patterns 251GA and 252GA are connected by the vias 272V and 272G is used. . As a result, similar to the first embodiment, it is possible to prevent a change in the power feeding path. Therefore, jitter can be reduced as compared with the comparative example. Furthermore, according to the second embodiment, by using the mutual inductance between vias, the number of vias can be reduced as compared with the first embodiment, and the printed circuit board 100A can be downsized.

［第３実施形態］
次に、本発明の第３実施形態に係るプリント回路板について説明する。図７は、第３実施形態に係るプリント回路板を示す模式図である。なお、第３実施形態において、第１実施形態と同様の構成につては、同一符号を付して説明を省略する。 [Third Embodiment]
Next, a printed circuit board according to a third embodiment of the invention will be described. FIG. 7 is a schematic view showing a printed circuit board according to the third embodiment. Note that in the third embodiment, identical symbols are assigned to configurations similar to those in the first embodiment and descriptions thereof are omitted.

図７に示すように、プリント回路板１００Ｂは、プリント配線板２００Ｂと、第１実施形態と同様、半導体パッケージ３００，４００及びバイパス回路５００，６００とを備えている。半導体パッケージ３００，４００及びバイパス回路５００，６００は、プリント配線板２００Ｂに実装されている。   As shown in FIG. 7, the printed circuit board 100B includes a printed wiring board 200B and semiconductor packages 300 and 400 and bypass circuits 500 and 600 as in the first embodiment. The semiconductor packages 300 and 400 and the bypass circuits 500 and 600 are mounted on the printed wiring board 200B.

プリント配線板２００Ｂは、導体層が複数ある多層プリント配線板であり、第３実施形態では、表層２０１Ｂ、内層２０２Ｂ、内層２０３Ｂ及び表層２０４Ｂからなる４層の導体層を有する４層基板である。なお、表層２０１Ｂ，２０４Ｂ上には、不図示のソルダーレジストが形成されている。内層２０２Ｂは、表層２０１Ｂに絶縁体層を介して隣接する導体層（第１導体層）である。内層２０３Ｂは、内層２０２Ｂに絶縁体層を介して隣接する導体層（第２導体層）である。   The printed wiring board 200B is a multilayer printed wiring board having a plurality of conductor layers. In the third embodiment, the printed wiring board 200B is a four-layer board having four conductor layers including a surface layer 201B, an inner layer 202B, an inner layer 203B, and a surface layer 204B. A solder resist (not shown) is formed on the surface layers 201B and 204B. The inner layer 202B is a conductor layer (first conductor layer) adjacent to the surface layer 201B via an insulator layer. The inner layer 203B is a conductor layer (second conductor layer) adjacent to the inner layer 202B via an insulator layer.

表層２０１Ｂには、半導体パッケージ３００，４００が実装され、第１実施形態と同様、半導体パッケージ３００の信号端子３００Ｓと半導体パッケージ４００の信号端子４００Ｓとを電気的に接続する信号線２６０が形成されている。なお、第３実施形態では、信号線２６０が表層２０１Ｂのみに形成されているが、他の層に跨って形成されていてもよい。   On the surface layer 201B, semiconductor packages 300 and 400 are mounted, and a signal line 260 that electrically connects the signal terminal 300S of the semiconductor package 300 and the signal terminal 400S of the semiconductor package 400 is formed as in the first embodiment. Yes. In the third embodiment, the signal line 260 is formed only on the surface layer 201B, but may be formed across other layers.

バイパス回路５００は、表層２０１Ｂ，２０４Ｂのうちいずれかの層、第３実施形態では表層２０４Ｂに実装されている。バイパス回路６００は、表層２０１Ｂ，２０４Ｂのうちいずれかの層、第３実施形態では表層２０１Ｂに実装されている。バイパス回路５００は、半導体パッケージ３００の近傍、即ちＺ方向から見て半導体パッケージ３００と重なる位置に配置されている。バイパス回路６００は、半導体パッケージ４００の近傍、即ち半導体パッケージ４００に隣接して配置されている。   The bypass circuit 500 is mounted on any one of the surface layers 201B and 204B, in the surface layer 204B in the third embodiment. The bypass circuit 600 is mounted on any one of the surface layers 201B and 204B, in the surface layer 201B in the third embodiment. The bypass circuit 500 is disposed in the vicinity of the semiconductor package 300, that is, at a position overlapping the semiconductor package 300 when viewed from the Z direction. The bypass circuit 600 is disposed in the vicinity of the semiconductor package 400, that is, adjacent to the semiconductor package 400.

プリント配線板２００Ｂの内層２０２Ｂには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第１電源パターン）２５１ＶＢが形成されている。さらに、プリント配線板２００Ｂの内層２０３Ｂには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第１グラウンドパターン）２５１ＧＢが形成されている。   On the inner layer 202B of the printed wiring board 200B, a power supply pattern (first power supply pattern) 251VB, which is a plain conductor pattern to which a power supply potential is applied from a power supply circuit (not shown), is formed. Further, a ground pattern (first ground pattern) 251GB, which is a plain conductor pattern to which a ground potential is applied from a power supply circuit (not shown), is formed on the inner layer 203B of the printed wiring board 200B.

また、プリント配線板２００Ｂの内層２０２Ｂには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第２グラウンドパターン）２５２ＧＢが形成されている。更に、プリント配線板２００Ｂの内層２０３Ｂには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第２電源パターン）２５２ＶＢが形成されている。   A ground pattern (second ground pattern) 252GB, which is a plain conductor pattern to which a ground potential is applied from a power supply circuit (not shown), is formed on the inner layer 202B of the printed wiring board 200B. Further, a power supply pattern (second power supply pattern) 252VB, which is a plain conductor pattern to which a power supply potential is applied from a power supply circuit (not shown), is formed on the inner layer 203B of the printed wiring board 200B.

更に、プリント配線板２００Ｂの内層２０２Ｂには、不図示の電源回路から電源電位が印加されるプレーン状の導体パターンである電源パターン（第３電源パターン）２５３ＶＢが形成されている。また、プリント配線板２００Ｂの内層２０３Ｂには、不図示の電源回路からグラウンド電位が印加されるプレーン状の導体パターンであるグラウンドパターン（第３グラウンドパターン）２５３ＧＢが形成されている。   Further, a power supply pattern (third power supply pattern) 253VB, which is a plain conductor pattern to which a power supply potential is applied from a power supply circuit (not shown), is formed on the inner layer 202B of the printed wiring board 200B. In addition, a ground pattern (third ground pattern) 253GB which is a plain conductor pattern to which a ground potential is applied from a power supply circuit (not shown) is formed on the inner layer 203B of the printed wiring board 200B.

プリント配線板２００Ｂの内層２０２Ｂにおいて、電源パターン２５１ＶＢとグラウンドパターン２５２ＧＢとは、ショートしないよう間隔をあけて隣接して配置されている。また、内層２０２Ｂにおいて、グラウンドパターン２５２ＧＢと電源パターン２５３ＶＢとは、ショートしないよう間隔をあけて隣接して配置されている。   In the inner layer 202B of the printed wiring board 200B, the power supply pattern 251VB and the ground pattern 252GB are arranged adjacent to each other with an interval so as not to be short-circuited. In the inner layer 202B, the ground pattern 252GB and the power supply pattern 253VB are arranged adjacent to each other with an interval so as not to be short-circuited.

また、プリント配線板２００Ｂの内層２０３Ｂにおいて、グラウンドパターン２５１ＧＢと電源パターン２５２ＶＢとは、ショートしないよう間隔をあけて隣接して配置されている。また、プリント配線板２００Ｂの内層２０３Ｂにおいて、電源パターン２５２ＶＢとグラウンドパターン２５３ＧＢとは、ショートしないよう間隔をあけて隣接して配置されている。   Further, in the inner layer 203B of the printed wiring board 200B, the ground pattern 251GB and the power supply pattern 252VB are arranged adjacent to each other with an interval so as not to be short-circuited. Further, in the inner layer 203B of the printed wiring board 200B, the power supply pattern 252VB and the ground pattern 253GB are arranged adjacent to each other with an interval so as not to be short-circuited.

電源パターン２５１ＶＢ及びグラウンドパターン２５１ＧＢは、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。即ち、電源パターン２５１ＶＢは、半導体パッケージ３００をＺ方向に内層２０２Ｂに投影した投影領域を含むように形成され、グラウンドパターン２５１ＧＢは、半導体パッケージ３００をＺ方向に内層２０３Ｂに投影した投影領域を含むように形成されている。つまり、電源パターン２５１ＶＢとグラウンドパターン２５１ＧＢとは、Ｚ方向から見て重なる位置に配置されている。   The power supply pattern 251VB and the ground pattern 251GB are arranged at a position overlapping the semiconductor package 300 when viewed from the Z direction. That is, the power supply pattern 251VB is formed so as to include a projection region where the semiconductor package 300 is projected onto the inner layer 202B in the Z direction, and the ground pattern 251GB includes a projection region where the semiconductor package 300 is projected onto the inner layer 203B in the Z direction. Is formed. That is, the power supply pattern 251VB and the ground pattern 251GB are arranged at positions that overlap when viewed from the Z direction.

また、電源パターン２５３ＶＢ及びグラウンドパターン２５３ＧＢは、Ｚ方向から見て半導体パッケージ４００と重なる位置に配置されている。即ち、電源パターン２５３ＶＢは、半導体パッケージ４００をＺ方向に内層２０２Ｂに投影した領域を含むように形成され、グラウンドパターン２５３ＧＢは、半導体パッケージ４００をＺ方向に内層２０３Ｂに投影した領域を含むように形成されている。つまり、電源パターン２５３ＶＢとグラウンドパターン２５３ＧＢとは、Ｚ方向から見て重なる位置に配置されている。   Further, the power supply pattern 253VB and the ground pattern 253GB are arranged at positions overlapping the semiconductor package 400 when viewed from the Z direction. That is, the power supply pattern 253VB is formed so as to include a region where the semiconductor package 400 is projected onto the inner layer 202B in the Z direction, and the ground pattern 253GB is formed so as to include a region where the semiconductor package 400 is projected onto the inner layer 203B in the Z direction. Has been. That is, the power supply pattern 253VB and the ground pattern 253GB are arranged at positions that overlap when viewed from the Z direction.

また、電源パターン２５２ＶＢ及びグラウンドパターン２５２ＧＢは、Ｚ方向から見て、信号線２６０と重なる位置に配置されている。したがって、電源パターン２５２Ｖ及びグラウンドパターン２５２Ｇは、Ｚ方向から見て、半導体パッケージ３００の一部及び半導体パッケージ４００の一部と重なり、信号線２６０の全部と重なるように形成されている。   Further, the power supply pattern 252VB and the ground pattern 252GB are arranged at positions overlapping the signal line 260 when viewed from the Z direction. Accordingly, the power supply pattern 252V and the ground pattern 252G are formed so as to overlap a part of the semiconductor package 300 and a part of the semiconductor package 400 and the entire signal line 260 when viewed from the Z direction.

このように、信号線２６０が分断されていないプレーン状の導体パターンに対向することとなるので、信号線２６０の信号のリターン経路を確保することができる。特に、第３実施形態では、信号線２６０に対向する導体パターンがグラウンドパターン２５２ＧＢであるので、信号のリターン経路を安定して確保することができる。   Thus, since the signal line 260 faces the unbroken plane-like conductor pattern, a signal return path of the signal line 260 can be secured. In particular, in the third embodiment, since the conductor pattern facing the signal line 260 is the ground pattern 252 GB, a signal return path can be stably secured.

プリント配線板２００Ｂには、半導体パッケージ３００の電源端子３００Ｖとバイパス回路５００の電源側端子５００Ｖとを電気的に導通させる第１電源ヴィアである、第１実施形態と同様の電源ヴィア２７１Ｖが形成されている。またプリント配線板２００Ｂには、半導体パッケージ３００のグラウンド端子３００Ｇとバイパス回路５００のグラウンド側端子５００Ｇとを電気的に導通させる第１グラウンドヴィアである、第１実施形態と同様のグラウンドヴィア２７１Ｇが形成されている。電源ヴィア２７１Ｖ及びグラウンドヴィア２７１Ｇは、Ｚ方向から見て半導体パッケージ３００と重なる位置に配置されている。   On the printed wiring board 200B, a power supply via 271V similar to that of the first embodiment, which is a first power supply via that electrically connects the power supply terminal 300V of the semiconductor package 300 and the power supply side terminal 500V of the bypass circuit 500, is formed. ing. The printed wiring board 200B is also formed with a ground via 271G similar to the first embodiment, which is a first ground via that electrically connects the ground terminal 300G of the semiconductor package 300 and the ground-side terminal 500G of the bypass circuit 500. Has been. The power supply via 271 </ b> V and the ground via 271 </ b> G are arranged at a position overlapping the semiconductor package 300 when viewed from the Z direction.

電源ヴィア２７１Ｖは、電源パターン２５１ＶＢに接続されており、グラウンドパターン２５１ＧＢに非接触状態でグラウンドパターン２５１ＧＢを貫通している。グラウンドヴィア２７１Ｇは、グラウンドパターン２５１ＧＢに接続されており、電源パターン２５１ＶＢに非接触状態で電源パターン２５１ＶＢを貫通している。   The power supply via (271V) is connected to the power supply pattern (251VB) and penetrates the ground pattern (251GB) in a non-contact state with the ground pattern (251GB). The ground via 271G is connected to the ground pattern 251GB and penetrates the power supply pattern 251VB in a non-contact state with the power supply pattern 251VB.

内層２０２Ｂの電源パターン２５１ＶＢと内層２０３Ｂの電源パターン２５２ＶＢとは、第１実施形態と同様、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。また、内層２０３Ｂのグラウンドパターン２５１ＧＢと内層２０２Ｂのグラウンドパターン２５２ＧＢとは、第１実施形態と同様、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。   Similarly to the first embodiment, the power supply pattern 251VB of the inner layer 202B and the power supply pattern 252VB of the inner layer 203B are formed to have portions that overlap each other when viewed from the Z direction. The ground pattern 251GB of the inner layer 203B and the ground pattern 252GB of the inner layer 202B are formed so as to have portions that overlap each other when viewed from the Z direction, as in the first embodiment.

プリント配線板２００Ｂには、Ｚ方向から見た電源パターン２５１ＶＢと電源パターン２５２ＶＢとの重なり合う部分を接続する、第１実施形態と同様の電源ヴィア２７２Ｖが形成されている。また、プリント配線板２００Ｂには、Ｚ方向から見たグラウンドパターン２５１ＧＢとグラウンドパターン２５２ＧＢとの重なり合う部分を接続する、第１実施形態と同様のグラウンドヴィア２７２Ｇが形成されている。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇはそれぞれ複数形成されている。電源ヴィア２７２Ｖ及びグラウンドヴィア２７２Ｇは、Ｚ方向から見て、半導体パッケージ３００と重なる位置に配置されている。   On the printed wiring board 200B, a power supply via 272V similar to that of the first embodiment is formed to connect overlapping portions of the power supply pattern 251VB and the power supply pattern 252VB as viewed from the Z direction. The printed wiring board 200B is formed with a ground via 272G similar to that of the first embodiment, which connects overlapping portions of the ground pattern 251GB and the ground pattern 252GB as viewed from the Z direction. A plurality of power supply vias 272V and a plurality of ground vias 272G are formed. The power supply via 272V and the ground via 272G are arranged at a position overlapping the semiconductor package 300 when viewed from the Z direction.

また、プリント配線板２００Ｂには、半導体パッケージ４００の電源端子４００Ｖとバイパス回路６００の電源側端子６００Ｖとを電気的に導通させる第３電源ヴィアである電源ヴィア２７３Ｖが形成されている。またプリント配線板２００Ｂには、半導体パッケージ４００のグラウンド端子４００Ｇとバイパス回路６００のグラウンド側端子６００Ｇとを電気的に導通させる第３グラウンドヴィアであるグラウンドヴィア２７３Ｇが形成されている。   Further, the printed wiring board 200B is formed with a power supply via 273V which is a third power supply via for electrically connecting the power supply terminal 400V of the semiconductor package 400 and the power supply side terminal 600V of the bypass circuit 600. The printed wiring board 200 </ b> B is formed with a ground via 273 </ b> G that is a third ground via that electrically connects the ground terminal 400 </ b> G of the semiconductor package 400 and the ground-side terminal 600 </ b> G of the bypass circuit 600.

電源ヴィア２７３Ｖは、電源パターン２５３ＶＢに接続されており、グラウンドパターン２５３ＧＢに非接触状態でグラウンドパターン２５３ＧＢを貫通している。グラウンドヴィア２７３Ｇは、グラウンドパターン２５３ＧＢに接続されており、電源パターン２５３ＶＢに非接触状態で電源パターン２５３ＶＢを貫通している。   The power supply via 273V is connected to the power supply pattern 253VB and penetrates the ground pattern 253GB in a non-contact state with the ground pattern 253GB. The ground via 273G is connected to the ground pattern 253GB and penetrates the power supply pattern 253VB in a non-contact state with the power supply pattern 253VB.

内層２０３Ｂの電源パターン２５２ＶＢと内層２０２Ｂの電源パターン２５３ＶＢとは、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。また、内層２０２Ｂのグラウンドパターン２５２ＧＢと内層２０３Ｂのグラウンドパターン２５３ＧＢとは、Ｚ方向から見て互いに重なり合う部分を有するように形成されている。   The power pattern 252VB of the inner layer 203B and the power pattern 253VB of the inner layer 202B are formed so as to have portions that overlap each other when viewed from the Z direction. The ground pattern 252GB of the inner layer 202B and the ground pattern 253GB of the inner layer 203B are formed so as to have portions that overlap each other when viewed from the Z direction.

プリント配線板２００Ｂには、Ｚ方向から見た電源パターン２５２ＶＢと電源パターン２５３ＶＢとの重なり合う部分を接続する、第４電源ヴィアである電源ヴィア２７４Ｖが形成されている。また、プリント配線板２００Ｂには、Ｚ方向から見たグラウンドパターン２５２ＧＢとグラウンドパターン２５３ＧＢとの重なり合う部分を接続する、第４グラウンドヴィアであるグラウンドヴィア２７４Ｇが形成されている。電源ヴィア２７４Ｖ及びグラウンドヴィア２７４Ｇはそれぞれ複数形成されている。   On the printed wiring board 200B, a power supply via 274V, which is a fourth power supply via, connecting the overlapping portion of the power supply pattern 252VB and the power supply pattern 253VB viewed from the Z direction is formed. In addition, the printed wiring board 200B is formed with a ground via 274G, which is a fourth ground via, that connects overlapping portions of the ground pattern 252GB and the ground pattern 253GB as viewed from the Z direction. A plurality of power supply vias 274V and a plurality of ground vias 274G are formed.

なお、電源パターン２５１ＶＢとグラウンドパターン２５２ＧＢとの対向部分２８１ＶＢ，２８２ＧＢの構成、及びグラウンドパターン２５１ＧＢと電源パターン２５２ＶＢとの対向部分２８１ＧＢ，２８２ＶＢの構成は、第１実施形態と同様である。また、グラウンドパターン２５２ＧＢと電源パターン２５３ＶＢとの対向部分２８３ＧＢ，２８４ＶＢの構成、及び電源パターン２５２ＶＢとグラウンドパターン２５３ＧＢとの対向部分２８３ＶＢ，２８４ＧＢの構成も同様である。   The configuration of the facing portions 281VB and 282GB between the power supply pattern 251VB and the ground pattern 252GB and the configuration of the facing portions 281GB and 282VB between the ground pattern 251GB and the power supply pattern 252VB are the same as in the first embodiment. The configurations of the facing portions 283GB and 284VB between the ground pattern 252GB and the power supply pattern 253VB and the configurations of the facing portions 283VB and 284GB between the power supply pattern 252VB and the ground pattern 253GB are the same.

つまり、これら対向部分は、第１実施形態と同様、複数の凸部及び複数の凹部からなる櫛歯状に形成されている。そして、第１実施形態と同様、Ｚ方向から見て重なる電源パターンの凸部同士、グラウンドパターンの凸部同士がそれぞれ１つの電源ヴィア２７２Ｖ（２７４Ｖ）、１つのグラウンドヴィア２７２Ｇ（２７４Ｇ）で接続されている。   That is, these opposing portions are formed in a comb-like shape including a plurality of convex portions and a plurality of concave portions, as in the first embodiment. Similarly to the first embodiment, the convex portions of the power supply patterns that overlap each other when viewed from the Z direction and the convex portions of the ground pattern are connected by one power via 272V (274V) and one ground via 272G (274G), respectively. ing.

第３実施形態によれば、内層２０２Ｂと内層２０３Ｂに交互に配置した電源パターン間をヴィア２７２Ｖ，２７４Ｖで接続し、内層２０２Ｂと内層２０３Ｂに交互に配置したグラウンドパターン間をヴィア２７２Ｇ，２７４Ｇで接続した電源構造としている。したがって、第１実施形態よりも、半導体パッケージ３００とバイパス回路６００との間の経路が長くなるためインダクタンスが高くなる。したがって、第１実施形態よりも半導体パッケージ３００で発生した電源ノイズがバイパス回路６００に流れにくくなり、より効果的にバイパス回路５００で電源ノイズを減衰させることができる。これにより、より効果的に信号のジッタを低減することができる。   According to the third embodiment, the power patterns alternately arranged on the inner layer 202B and the inner layer 203B are connected by vias 272V and 274V, and the ground patterns alternately arranged on the inner layer 202B and the inner layer 203B are connected by vias 272G and 274G. Power supply structure. Therefore, since the path between the semiconductor package 300 and the bypass circuit 600 is longer than in the first embodiment, the inductance is increased. Therefore, the power supply noise generated in the semiconductor package 300 is less likely to flow to the bypass circuit 600 than in the first embodiment, and the power supply noise can be attenuated more effectively by the bypass circuit 500. Thereby, the jitter of a signal can be reduced more effectively.

なお、電源パターンとグランドパターンの対向部分の構成を第１実施形態と同様の構成としたが、第２実施形態と同様、Ｚ方向から見て重なる凸部同士を複数のヴィアで接続するように構成してもよい。   Although the configuration of the opposing portion of the power supply pattern and the ground pattern is the same as that of the first embodiment, as in the second embodiment, the overlapping convex portions viewed from the Z direction are connected by a plurality of vias. It may be configured.

本発明は、以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で多くの変形が可能である。また、本発明の実施形態に記載された効果は、本発明から生じる最も好適な効果を列挙したに過ぎず、本発明による効果は、本発明の実施形態に記載されたものに限定されない。   The present invention is not limited to the embodiments described above, and many modifications are possible within the technical idea of the present invention. In addition, the effects described in the embodiments of the present invention only list the most preferable effects resulting from the present invention, and the effects of the present invention are not limited to those described in the embodiments of the present invention.

第１〜第３実施形態では、表層２０１，２０１Ａ，２０１Ｂに隣接する内層２０２，２０２Ａ，２０２Ｂが第１導体層であり、この内層に隣接する内層２０３，２０３Ａ，２０３Ｂが第２導体層である場合について説明したがこれに限定するものではない。表層に隣接するのが第２導体層であってもよいし、表層と第１導体層（又は第２導体層）との間に別の導体層があってもよいし、第１導体層と第２導体層との間に別の導体層があってもよい。例えば、第１〜第３実施形態の電源パターンとグラウンドパターンとの配置を、内層２０２，２０２Ａ，２０２Ｂと内層２０３，２０３Ａ，２０３Ｂとの間で入れ換えてもよい。   In the first to third embodiments, the inner layers 202, 202A, 202B adjacent to the surface layers 201, 201A, 201B are first conductor layers, and the inner layers 203, 203A, 203B adjacent to the inner layers are second conductor layers. Although the case has been described, the present invention is not limited to this. The second conductor layer may be adjacent to the surface layer, there may be another conductor layer between the surface layer and the first conductor layer (or the second conductor layer), and the first conductor layer and There may be another conductor layer between the second conductor layer. For example, the arrangement of the power supply pattern and the ground pattern in the first to third embodiments may be interchanged between the inner layers 202, 202A, 202B and the inner layers 203, 203A, 203B.

また、第１、第３実施形態では、対向部分の凸部と凹部の数が複数の場合について説明したが、これに限定するものではなく、凸部又は凹部が１つの場合であってもよい。例えば、各対向部分の凸部及び凹部が１つであってもよい。また、例えば一方の対向部分の凸部が１つで凹部が２つ、他方の対向部分の凹部が１つで凸部が２つであってもよい。   In the first and third embodiments, the case where the number of convex portions and concave portions in the opposing portion is plural has been described. However, the present invention is not limited to this, and the number of convex portions or concave portions may be one. . For example, the number of convex portions and concave portions in each facing portion may be one. In addition, for example, one opposing portion may have one convex portion and two concave portions, and the other opposing portion may have one concave portion and two convex portions.

同様に、第２実施形態では、一方の対向部分の凸部が１つで凹部が２つ、他方の対向部分の凹部が１つで凸部が２つの場合について説明したが、これに限定するものではない。例えば、各対向部分の凸部及び凹部が１つであってもよく、また、各対向部分の凹部及び凸部が複数であってもよい。   Similarly, in the second embodiment, a case has been described where one opposing portion has one convex portion and two concave portions, and the other opposing portion has one concave portion and two convex portions. However, the present invention is limited to this. It is not a thing. For example, the number of the convex portions and the concave portions of each facing portion may be one, and the number of the concave portions and the convex portions of each facing portion may be plural.

１００…プリント回路板、２００…プリント配線板、２０２…内層（第１導体層）、２０３…内層（第２導体層）、２５１Ｇ…グラウンドパターン（第１グラウンドパターン）、２５１Ｖ…電源パターン（第１電源パターン）、２５２Ｇ…グラウンドパターン（第２グラウンドパターン）、２５２Ｖ…電源パターン（第２電源パターン）、２７１Ｇ…グラウンドヴィア（第１グラウンドヴィア）、２７１Ｖ…電源ヴィア（第１電源ヴィア）、２７２Ｇ…グラウンドヴィア（第２グラウンドヴィア）、２７２Ｖ…電源ヴィア（第２電源ヴィア）、３００…半導体パッケージ（第１半導体装置）、４００…半導体パッケージ（第２半導体装置）、５００…バイパス回路（第１バイパス回路）、６００…バイパス回路（第２バイパス回路） DESCRIPTION OF SYMBOLS 100 ... Printed circuit board, 200 ... Printed wiring board, 202 ... Inner layer (first conductor layer), 203 ... Inner layer (second conductor layer), 251G ... Ground pattern (first ground pattern), 251V ... Power supply pattern (first Power supply pattern), 252G ... Ground pattern (second ground pattern), 252V ... Power supply pattern (second power supply pattern), 271G ... Ground via (first ground via), 271V ... Power supply via (first power via), 272G ... Ground via (second ground via), 272V ... power supply via (second power supply via), 300 ... semiconductor package (first semiconductor device), 400 ... semiconductor package (second semiconductor device), 500 ... bypass circuit (first bypass) Circuit), 600 ... bypass circuit (second bypass circuit)

Claims (13)

電源端子及びグラウンド端子を有する第１半導体装置と、
前記第１半導体装置の電源端子に電気的に導通する電源側端子、及び前記第１半導体装置のグラウンド端子に電気的に導通するグラウンド側端子を有し、第１容量成分と第１抵抗成分とを含む第１バイパス回路と、
電源端子及びグラウンド端子を有し、前記第１半導体装置と通信する第２半導体装置と、
前記第２半導体装置の電源端子に電気的に導通する電源側端子、及び前記第２半導体装置のグラウンド端子に電気的に導通するグラウンド側端子を有し、第２容量成分と前記第１抵抗成分よりも電気抵抗値の低い第２抵抗成分とを含む第２バイパス回路と、
前記第１半導体装置、前記第２半導体装置、前記第１バイパス回路及び前記第２バイパス回路が実装され、第１導体層及び第２導体層を有するプリント配線板と、を備え、
前記プリント配線板には、
前記第１半導体装置の電源端子と前記第１バイパス回路の電源側端子とを電気的に導通させる第１電源ヴィアと、
前記プリント配線板の表面に垂直な方向から見て、前記第１半導体装置と重なる位置に配置され、前記第１電源ヴィアに接続され、前記第１導体層に形成された第１電源パターンと、
前記第１半導体装置のグラウンド端子と前記第１バイパス回路のグラウンド側端子とを電気的に導通させる第１グラウンドヴィアと、
前記垂直な方向から見て、前記第１半導体装置と重なる位置に配置され、前記第１グラウンドヴィアに接続され、前記第２導体層に形成された第１グラウンドパターンと、
前記垂直な方向から見て前記第１グラウンドパターンの一部と重なるように、前記第１電源パターンと間隔をあけて配置され、前記第２半導体装置のグラウンド端子及び前記第２バイパス回路のグラウンド側端子と電気的に導通し、前記第１導体層に形成された第２グラウンドパターンと、
前記垂直な方向から見て前記第１電源パターンの一部と重なるように、前記第１グラウンドパターンと間隔をあけて配置され、前記第２半導体装置の電源端子及び前記第２バイパス回路の電源側端子と電気的に導通し、前記第２導体層に形成された第２電源パターンと、
前記垂直な方向から見た前記第１電源パターンと前記第２電源パターンとの重なり合う部分を接続する第２電源ヴィアと、
前記垂直な方向から見た前記第１グラウンドパターンと前記第２グラウンドパターンとの重なり合う部分を接続する第２グラウンドヴィアと、が形成されているプリント回路板。 A first semiconductor device having a power supply terminal and a ground terminal;
A power supply side terminal electrically connected to the power supply terminal of the first semiconductor device; and a ground side terminal electrically connected to the ground terminal of the first semiconductor device, the first capacitance component and the first resistance component A first bypass circuit including:
A second semiconductor device having a power supply terminal and a ground terminal and communicating with the first semiconductor device;
A power supply side terminal electrically connected to the power supply terminal of the second semiconductor device; and a ground side terminal electrically connected to the ground terminal of the second semiconductor device, the second capacitance component and the first resistance component. A second bypass circuit including a second resistance component having a lower electrical resistance value,
A printed wiring board on which the first semiconductor device, the second semiconductor device, the first bypass circuit, and the second bypass circuit are mounted and having a first conductor layer and a second conductor layer;
In the printed wiring board,
A first power supply via for electrically connecting a power supply terminal of the first semiconductor device and a power supply side terminal of the first bypass circuit;
A first power supply pattern that is disposed at a position overlapping the first semiconductor device when viewed from a direction perpendicular to the surface of the printed wiring board, is connected to the first power supply via, and is formed on the first conductor layer;
A first ground via that electrically connects a ground terminal of the first semiconductor device and a ground side terminal of the first bypass circuit;
A first ground pattern disposed in a position overlapping with the first semiconductor device when viewed from the vertical direction, connected to the first ground via, and formed in the second conductor layer;
The first power supply pattern is disposed at a distance from the first power supply pattern so as to overlap a part of the first ground pattern when viewed from the vertical direction, and the ground terminal of the second semiconductor device and the ground side of the second bypass circuit A second ground pattern electrically connected to the terminal and formed in the first conductor layer;
The power supply terminal of the second semiconductor device and the power supply side of the second bypass circuit are arranged to be spaced from the first ground pattern so as to overlap a part of the first power supply pattern when viewed from the vertical direction. A second power supply pattern electrically connected to the terminal and formed in the second conductor layer ;
And a second power supply via connecting the overlapping each other part of the first power supply pattern and said second power supply pattern as viewed from the direction perpendicular
A printed circuit board on which a second ground via for connecting an overlapping portion of the first ground pattern and the second ground pattern viewed from the vertical direction is formed. 前記垂直な方向から見て、前記第１電源パターンと前記第２グラウンドパターンとの対向部分がそれぞれ凹凸状に形成され、前記第１グラウンドパターンと前記第２電源パターンとの対向部分がそれぞれ凹凸状に形成され、
前記第１電源パターンの凸部と前記第２電源パターンの凸部とが前記垂直な方向から見て重なり合い、前記第１グラウンドパターンの凸部と前記第２グラウンドパターンの凸部とが前記垂直な方向から見て重なり合うように、前記第１電源パターンと前記第２グラウンドパターンの凸部と凹部が対向し、前記第１グラウンドパターンと前記第２電源パターンの凸部と凹部が対向しており、
前記第１電源パターンの凸部と前記第２電源パターンの凸部とが前記第２電源ヴィアで接続されており、前記第１グラウンドパターンの凸部と前記第２グラウンドパターンの凸部とが前記第２グラウンドヴィアで接続されている請求項１に記載のプリント回路板。 When viewed from the vertical direction, the opposing portions of the first power pattern and the second ground pattern are each formed in an uneven shape, and the opposing portions of the first ground pattern and the second power pattern are each provided with an uneven shape. Formed into
The protrusions of the first power supply pattern and the protrusions of the second power supply pattern overlap each other when viewed from the vertical direction, and the protrusions of the first ground pattern and the protrusions of the second ground pattern overlap each other. so as to overlap when viewed from the direction, the convex and concave portions of the second ground pattern and the first power supply pattern faces, projections and recesses of the second power supply pattern and the first ground pattern faces,
The convex part of the first power pattern and the convex part of the second power pattern are connected by the second power via, and the convex part of the first ground pattern and the convex part of the second ground pattern are The printed circuit board according to claim 1, which is connected by a second ground via. 前記第１電源パターンと前記第２グラウンドパターンとの対向部分、及び前記第１グラウンドパターンと前記第２電源パターンとの対向部分が、複数の凹部及び複数の凸部からなる櫛歯状に形成されており、
前記第１電源パターンの複数の凸部と前記第２電源パターンの複数の凸部とが複数の前記第２電源ヴィアで接続されている請求項２に記載のプリント回路板。 The facing portion between the first power supply pattern and the second ground pattern and the facing portion between the first ground pattern and the second power supply pattern are formed in a comb-teeth shape including a plurality of concave portions and a plurality of convex portions. And
The printed circuit board according to claim 2, wherein the plurality of convex portions of the first power supply pattern and the plurality of convex portions of the second power supply pattern are connected by the plurality of second power vias. 隣接する２つの前記第２電源ヴィアの間隔が、隣接する前記第２電源ヴィアと前記第２グラウンドヴィアとの間隔以下である請求項３に記載のプリント回路板。   The printed circuit board according to claim 3, wherein an interval between the two adjacent second power supply vias is equal to or less than an interval between the adjacent second power supply via and the second ground via. 前記第１電源パターンと前記第２グラウンドパターンとの対向部分、及び前記第１グラウンドパターンと前記第２電源パターンとの対向部分が、複数の凹部及び複数の凸部からなる櫛歯状に形成されており、
前記第１グラウンドパターンの複数の凸部と前記第２グラウンドパターンの複数の凸部とが複数の前記第２グラウンドヴィアで接続されている請求項２乃至４のいずれか１項に記載のプリント回路板。 The facing portion between the first power supply pattern and the second ground pattern and the facing portion between the first ground pattern and the second power supply pattern are formed in a comb-teeth shape including a plurality of concave portions and a plurality of convex portions. And
5. The printed circuit according to claim 2, wherein the plurality of convex portions of the first ground pattern and the plurality of convex portions of the second ground pattern are connected by the plurality of second ground vias. 6. Board. 隣接する２つの前記第２グラウンドヴィアの間隔が、隣接する前記第２電源ヴィアと前記第２グラウンドヴィアとの間隔以下である請求項５に記載のプリント回路板。   The printed circuit board according to claim 5, wherein an interval between the two adjacent second ground vias is equal to or less than an interval between the adjacent second power supply via and the second ground via. 前記第１半導体装置と前記第２半導体装置とが、前記プリント配線板に形成された信号線で接続されており、
前記垂直な方向から見て、前記第２電源パターン及び前記第２グラウンドパターンが前記信号線と重なる位置に配置されている請求項１乃至６のいずれか１項に記載のプリント回路板。 The first semiconductor device and the second semiconductor device are connected by a signal line formed on the printed wiring board,
7. The printed circuit board according to claim 1, wherein the second power supply pattern and the second ground pattern are arranged at a position overlapping the signal line as viewed from the vertical direction. 8. 前記プリント配線板には、
前記第２半導体装置の電源端子と前記第２バイパス回路の電源側端子とを電気的に導通させる第３電源ヴィアと、
前記第２半導体装置のグラウンド端子と前記第２バイパス回路のグラウンド側端子とを電気的に導通させる第３グラウンドヴィアと、が形成されており、
前記第２電源パターンが、前記垂直な方向から見て前記第２半導体装置と重なる位置に配置されて、前記第３電源ヴィアに接続され、
前記第２グラウンドパターンが、前記垂直な方向から見て前記第２半導体装置と重なる位置に配置されて、前記第３グラウンドヴィアに接続されている請求項１乃至７のいずれか１項に記載のプリント回路板。 In the printed wiring board,
A third power supply via that electrically connects the power supply terminal of the second semiconductor device and the power supply side terminal of the second bypass circuit;
A third ground via that electrically connects a ground terminal of the second semiconductor device and a ground side terminal of the second bypass circuit is formed;
The second power supply pattern is disposed at a position overlapping the second semiconductor device when viewed from the vertical direction, and is connected to the third power supply via;
The said 2nd ground pattern is arrange | positioned in the position which overlaps with the said 2nd semiconductor device seeing from the said perpendicular | vertical direction, and is connected to a said 3rd ground via. Printed circuit board. 前記プリント配線板には、
前記第２半導体装置の電源端子と前記第２バイパス回路の電源側端子とを電気的に導通させる第３電源ヴィアと、
前記垂直な方向から見て前記第２半導体装置と重なり、且つ前記第２電源パターンの一部と重なる位置に、前記第２グラウンドパターンと間隔をあけて配置され、前記第３電源ヴィアに接続され、前記第１導体層に形成された第３電源パターンと、
前記第２半導体装置のグラウンド端子と前記第２バイパス回路のグラウンド側端子とを電気的に導通させる第３グラウンドヴィアと、
前記垂直な方向から見て前記第２半導体装置と重なり、且つ前記第２グラウンドパターンの一部と重なる位置に、前記第２電源パターンと間隔をあけて配置され、前記第３グラウンドヴィアに接続され、前記第２導体層に形成された第３グラウンドパターンと、
前記垂直な方向から見た前記第２電源パターンと前記第３電源パターンとの重なり合う部分を接続する第４電源ヴィアと、
前記垂直な方向から見た前記第２グラウンドパターンと前記第３グラウンドパターンとの重なり合う部分を接続する第４グラウンドヴィアと、が形成されている請求項１乃至７のいずれか１項に記載のプリント回路板。 In the printed wiring board,
A third power supply via that electrically connects the power supply terminal of the second semiconductor device and the power supply side terminal of the second bypass circuit;
The second semiconductor device is disposed at a position overlapping the second semiconductor device as viewed from the vertical direction, and overlapping with a part of the second power supply pattern, and is connected to the third power supply via. A third power supply pattern formed on the first conductor layer;
A third ground via for electrically connecting a ground terminal of the second semiconductor device and a ground side terminal of the second bypass circuit;
The second power supply pattern is disposed at a position overlapping with the second semiconductor device as viewed from the vertical direction and overlapping with a part of the second ground pattern, and connected to the third ground via. A third ground pattern formed on the second conductor layer;
A fourth power supply via for connecting an overlapping portion of the second power supply pattern and the third power supply pattern as viewed from the vertical direction;
The print according to any one of claims 1 to 7, wherein a fourth ground via that connects an overlapping portion of the second ground pattern and the third ground pattern as viewed from the vertical direction is formed. Circuit board. 前記第１バイパス回路が、コンデンサと前記コンデンサに直列接続された抵抗器とで構成されている請求項１乃至９のいずれか１項に記載のプリント回路板。   The printed circuit board according to claim 1, wherein the first bypass circuit includes a capacitor and a resistor connected in series to the capacitor. 前記第２バイパス回路が、コンデンサで構成されている請求項１乃至１０のいずれか１項に記載のプリント回路板。   The printed circuit board according to claim 1, wherein the second bypass circuit includes a capacitor. 前記第１半導体装置がメモリコントローラであり、前記第２半導体装置がメモリデバイスである請求項１乃至１１のいずれか１項に記載のプリント回路板。   The printed circuit board according to claim 1, wherein the first semiconductor device is a memory controller, and the second semiconductor device is a memory device. 請求項１乃至１２のいずれか１項に記載のプリント回路板を備えた電子機器。   The electronic device provided with the printed circuit board of any one of Claims 1 thru | or 12.
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