JP6609904B2 - Digital amplifier - Google Patents
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Description
本発明は、デジタルアンプに関する。 The present invention relates to a digital amplifier.
特許文献１には、１ビットデジタル信号を音量調整し、１ビットデジタルアンプに入力することが記載されている。ここで、１ビットデジタルアンプにおいて、１ビットデジタル信号のまま、スピーカーを駆動しようとすると、スピーカーに常にパルス波形が入力されることになり、消費電力が増大するという問題がある。そこで、出願人は、単電源に接続されたスピーカーを正電流で駆動する状態（正オン）、負電流で駆動する状態（負オン）、及びオフ状態の３つの駆動状態を実現することで、無信号（オフ）時に消費電力を抑制することができることを見出した。そして、スピーカーを正電流で駆動する状態（正オン）、負電流で駆動する状態（負オン）、及びオフ状態の３つの駆動状態を実現する１価３値駆動デルタシグマアンプ（信号変調回路）を発明した（特願２０１４−００９８０７号等参照。）。 Patent Document 1 describes that the volume of a 1-bit digital signal is adjusted and input to a 1-bit digital amplifier. Here, in the 1-bit digital amplifier, if the speaker is driven with the 1-bit digital signal as it is, a pulse waveform is always input to the speaker, and there is a problem that power consumption increases. Therefore, the applicant realizes three driving states, a state in which a speaker connected to a single power source is driven with a positive current (positive on), a state in which the speaker is driven with a negative current (negative on), and an off state. It has been found that power consumption can be suppressed when there is no signal (off). A monovalent ternary drive delta-sigma amplifier (signal modulation circuit) that realizes three driving states: a state in which the speaker is driven with a positive current (positive on), a state in which the speaker is driven with negative current (negative on), and an off state. (See Japanese Patent Application No. 2014-009807 etc.).
ここで、１価３値駆動デルタシグマアンプは、通常、単電源での動作となっている。このため、入力されるデジタル信号と、デジタル信号の音量を調整する音量調整回路と、１価３値駆動デルタシグマアンプと、の基準点を一致させなければ、ＤＣオフセット等によるノイズが発生するという問題がある。 Here, the monovalent ternary drive delta sigma amplifier is normally operated with a single power source. For this reason, if the reference points of the input digital signal, the volume adjustment circuit for adjusting the volume of the digital signal, and the monovalent ternary drive delta sigma amplifier are not matched, noise due to DC offset or the like is generated. There's a problem.
本発明の目的は、入力されるデジタル信号と、音量調整回路と、１価３値駆動デルタシグマアンプと、の基準点を一致可能とすることである。 An object of the present invention is to make it possible to match reference points of an input digital signal, a volume adjustment circuit, and a monovalent ternary drive delta sigma amplifier.
第１の発明のデジタルアンプは、１ビットデジタル信号から、３値信号を生成する信号生成回路と、前記信号生成回路が生成した前記３値信号の音量を調整する音量調整回路と、前記音量調整回路が音量を調整した前記３値信号に基づいて、単電源に接続されたスピーカーを、正電流オン、負電流オン、及び、オフの３値の通電状態で選択的に駆動する１価３値駆動デルタシグマアンプと、を備えることを特徴とする。 A digital amplifier according to a first aspect of the present invention is a signal generation circuit that generates a ternary signal from a 1-bit digital signal, a volume adjustment circuit that adjusts the volume of the ternary signal generated by the signal generation circuit, and the volume adjustment Based on the ternary signal whose volume is adjusted by the circuit, a monovalent ternary that selectively drives a speaker connected to a single power supply in three states of energization: positive current on, negative current on, and off. And a drive delta-sigma amplifier.
本発明では、信号生成回路は、１ビットデジタル信号から、３値信号を生成する。このため、１ビットデジタル信号から生成された３値信号と、音量調整回路と、１価３値駆動デルタシグマアンプと、の基準点を一致させることができる。これにより、ＤＣオフセット等によるノイズを抑制することができる。 In the present invention, the signal generation circuit generates a ternary signal from a 1-bit digital signal. Therefore, the reference points of the ternary signal generated from the 1-bit digital signal, the volume adjustment circuit, and the monovalent ternary drive delta sigma amplifier can be matched. Thereby, the noise by DC offset etc. can be suppressed.
また、本発明によれば、入力からスピーカーまで、フルデジタルの装置を実現することができる。 Further, according to the present invention, a full digital device from input to speaker can be realized.
また、本発明では、１価３値駆動デルタシグマアンプは、単電源に接続されたスピーカーを、正電流オン、負電流オン、及び、オフの３値の通電状態で選択的に駆動しているため、無信号（オフ）時にスイッチングが行われず、２値信号でスピーカーを駆動するデジタルアンプに比べて、消費電力を小さく抑えることができる。 In the present invention, the monovalent ternary drive delta sigma amplifier selectively drives a speaker connected to a single power supply in a ternary energization state of positive current on, negative current on, and off. Therefore, switching is not performed when there is no signal (off), and power consumption can be reduced compared to a digital amplifier that drives a speaker with a binary signal.
第２の発明のデジタルアンプは、第１の発明のデジタルアンプにおいて、前記信号生成回路は、クロック信号に基づいて、前記１ビットデジタル信号から、前記３値信号を生成し、前記１ビットデジタル信号の論理値が１であって前記クロック信号の論理値が一方の論理値である場合に、論理値が１の信号を出力し、前記１ビットデジタル信号の論理値が０であって前記クロック信号の論理値が一方の論理値である場合に、論理値が−１の信号を出力し、前記１ビットデジタル信号の論理値が０又は１であって前記クロック信号の論理値が他方の論理値である場合に、論理値が０の信号を出力することを特徴とする。 A digital amplifier according to a second aspect is the digital amplifier according to the first aspect, wherein the signal generation circuit generates the ternary signal from the 1-bit digital signal based on a clock signal, and the 1-bit digital signal. When the logic value of the clock signal is one and the logic value of the clock signal is one of the logic values, a signal having a logic value of 1 is output, and the logic value of the 1-bit digital signal is 0 and the clock signal is When the logic value of one is a logic value, a signal having a logic value of -1 is output, the logic value of the 1-bit digital signal is 0 or 1, and the logic value of the clock signal is the other logic value. In this case, a signal having a logical value of 0 is output.
本発明では、信号生成回路は、１ビットデジタル信号の論理値が１であってクロック信号の論理値が一方の論理値（例えば、１）である場合に、論理値が１の信号を出力する。また、信号生成回路は、１ビットデジタル信号の論理値が０であってクロック信号の論理値が一方の論理値（例えば、１）である場合に、論理値が−１の信号を出力する。また、信号生成回路は、１ビットデジタル信号の論理値が０又は１であってクロック信号の論理値が他方の論理値（例えば、０）である場合に、論理値が０の信号を出力する。ここで、クロック信号は、一方の論理値と他方の論理値とが交互になっている。このため、３値信号は、１から０、０から１、−１から０、０から−１というように変化する。すなわち、３値信号は、１から−１に変化することはない。 In the present invention, the signal generation circuit outputs a signal having a logical value of 1 when the logical value of the 1-bit digital signal is 1 and the logical value of the clock signal is one logical value (for example, 1). . The signal generation circuit outputs a signal having a logical value of −1 when the logical value of the 1-bit digital signal is 0 and the logical value of the clock signal is one logical value (for example, 1). The signal generation circuit outputs a signal having a logical value of 0 when the logical value of the 1-bit digital signal is 0 or 1 and the logical value of the clock signal is the other logical value (for example, 0). . Here, in the clock signal, one logical value and the other logical value are alternated. Therefore, the ternary signal changes from 1 to 0, 0 to 1, −1 to 0, 0 to −1. That is, the ternary signal does not change from 1 to -1.
第３の発明のデジタルアンプは、第２の発明のデジタルアンプにおいて、前記信号生成回路は、駆動回路と、スイッチ群と、を備え、前記スイッチ群は、論理値１に対応する第１電位に接続された第１スイッチと、論理値−１に対応する第２電位に接続された第２スイッチと、論理値０に対応する第３電位に接続された第３スイッチと、を備え、前記駆動回路は、前記１ビットデジタル信号の論理値が１であって前記クロック信号の論理値が一方の論理値である場合に、前記第１スイッチをオンするための制御信号を出力し、前記１ビットデジタル信号の論理値が０であって前記クロック信号の論理値が一方の論理値である場合に、前記第２スイッチをオンするための制御信号を出力し、前記第３スイッチは、前記クロック信号の論理値が他方の論理値である場合にオンすることを特徴とする。 A digital amplifier according to a third aspect is the digital amplifier according to the second aspect, wherein the signal generation circuit includes a drive circuit and a switch group, and the switch group has a first potential corresponding to a logical value of 1. A first switch connected; a second switch connected to a second potential corresponding to a logical value of -1; and a third switch connected to a third potential corresponding to a logical value of 0; A circuit that outputs a control signal for turning on the first switch when the logical value of the 1-bit digital signal is 1 and the logical value of the clock signal is one of the logical values; When the logic value of the digital signal is 0 and the logic value of the clock signal is one of the logic values, a control signal for turning on the second switch is output, and the third switch Other logical values Characterized in that is turned on when a logical value.
本発明によれば、駆動回路と、スイッチ群と、を備えた簡易な回路により、３値信号を生成することができる。 According to the present invention, a ternary signal can be generated by a simple circuit including a drive circuit and a switch group.
第４の発明のデジタルアンプは、第１〜第３の発明のいずれかのデジタルアンプにおいて、前記１ビットデジタル信号は、ＰＤＭ信号であることを特徴とする。 A digital amplifier according to a fourth aspect of the present invention is the digital amplifier according to any one of the first to third aspects, wherein the 1-bit digital signal is a PDM signal.
本発明によれば、２値のＰＤＭ信号から、３値のＰＤＭ信号を生成し、スピーカーを駆動させることができる。 According to the present invention, a ternary PDM signal can be generated from a binary PDM signal to drive a speaker.
本発明によれば、入力されるデジタル信号と、音量調整回路と、１価３値駆動デルタシグマアンプと、の基準点を一致させることができる。 According to the present invention, the reference points of the input digital signal, the volume adjustment circuit, and the monovalent ternary drive delta sigma amplifier can be matched.
以下、本発明の実施形態について説明する。図１は、デジタルアンプの基本構成を示すブロック図である。デジタルアンプ１は、信号生成回路２、音量調整回路３、１価３値駆動デルタシグマアンプ４を備える。本実施形態では、１ビットデジタル信号として、ＤＳＤ（Direct Stream Digital）データのデータ信号、すなわち、２値のＰＤＭ（Pulse Density Modulation）信号が入力される。 Hereinafter, embodiments of the present invention will be described. FIG. 1 is a block diagram showing a basic configuration of a digital amplifier. The digital amplifier 1 includes a signal generation circuit 2, a volume adjustment circuit 3, and a monovalent ternary drive delta sigma amplifier 4. In this embodiment, a data signal of DSD (Direct Stream Digital) data, that is, a binary PDM (Pulse Density Modulation) signal is input as a 1-bit digital signal.
（信号生成回路）
信号生成回路２は、クロック信号に基づいて、１ビットデジタル信号（０、１）から、３値信号（＋１、０、−１）を生成する。本実施形態では、上述のように、１ビットデジタル信号は、ＤＳＤデータのデータ信号である。信号生成回路２は、ＤＳＤデータのクロック信号に基づいて、２値のＰＤＭ信号（ＤＳＤデータのデータ信号）から３値のＰＤＭ信号を生成する。以下では、ＤＳＤデータのデータ信号を、単に「データ信号」、ＤＳＤデータのクロック信号を、単に「クロック信号」という。
(Signal generation circuit)
The signal generation circuit 2 generates a ternary signal (+1, 0, −1) from the 1-bit digital signal (0, 1) based on the clock signal. In the present embodiment, as described above, the 1-bit digital signal is a data signal of DSD data. The signal generation circuit 2 generates a ternary PDM signal from the binary PDM signal (DSD data signal) based on the clock signal of the DSD data. Hereinafter, the data signal of DSD data is simply referred to as “data signal”, and the clock signal of DSD data is simply referred to as “clock signal”.
図２は、信号生成回路２の基本構成を示す図である。図２に示すように、信号生成回路２は、駆動回路２１、スイッチ群ＳＷを備える。スイッチ群ＳＷは、３つのスイッチＳＷ１（第１スイッチ）、ＳＷ２（第２スイッチ）、ＳＷ３（第３スイッチ）を備える。 FIG. 2 is a diagram illustrating a basic configuration of the signal generation circuit 2. As shown in FIG. 2, the signal generation circuit 2 includes a drive circuit 21 and a switch group SW. The switch group SW includes three switches SW1 (first switch), SW2 (second switch), and SW3 (third switch).
スイッチＳＷ１とスイッチＳＷ２とは、互いに直列に接続されている。スイッチＳＷ１の一方の端子は、第１電位に設定されている。スイッチＳＷ１の他方の端子は、スイッチＳＷ２の一方の端子に接続されている。また、スイッチＳＷ２の他方の端子は、第２電位に接続されている。また、スイッチＳＷ３の一方の端子は、スイッチＳＷ１とスイッチＳＷ２との接続接点に接続されている。スイッチＳＷ３の他方の端子は、第３電位に接続されている。スイッチＳＷ１とスイッチＳＷ２との接続接点から、信号生成回路２の出力信号が出力される。ここで、
第１電位＞第３電位＞第２電位
である。また、３値信号のうち、第１電位が、＋１に対応し、第２電位が、−１に対応し、第３電位が、０に対応する。
The switch SW1 and the switch SW2 are connected in series with each other. One terminal of the switch SW1 is set to the first potential. The other terminal of the switch SW1 is connected to one terminal of the switch SW2. The other terminal of the switch SW2 is connected to the second potential. One terminal of the switch SW3 is connected to a connection contact between the switch SW1 and the switch SW2. The other terminal of the switch SW3 is connected to the third potential. An output signal of the signal generation circuit 2 is output from a connection contact between the switch SW1 and the switch SW2. here,
First potential> third potential> second potential. In the ternary signal, the first potential corresponds to +1, the second potential corresponds to −1, and the third potential corresponds to 0.
駆動回路２１は、データ信号、クロック信号に基づき、スイッチＳＷ１〜ＳＷ３にそれぞれ制御信号を出力し、スイッチＳＷ１〜ＳＷ３を以下のように、オン又はオフに制御する。
＜データ信号が論理値１（Ｈｉ）でクロック信号１（Ｈｉ）の場合＞
スイッチＳＷ１：オン
スイッチＳＷ２：オフ
スイッチＳＷ３：オフ
この場合、出力電位は、第１電位（＋１）に設定される。
＜データ信号が論理値０（Ｌｏｗ）でクロック信号１（Ｈｉ）の場合＞
スイッチＳＷ１：オフ
スイッチＳＷ２：オン
スイッチＳＷ３：オフ
この場合、出力電位は、第２電位（−１）に設定される。
＜データ信号が論理値０（Ｌｏｗ）でクロック信号０（Ｌｏｗ）の場合＞
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
この場合、出力電位は、第３電位（０）に設定される。
＜データ信号が論理値１（Ｈｉ）でクロック信号０（Ｌｏｗ）の場合＞
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
この場合、出力電位は、第３電位（０）に設定される。
The drive circuit 21 outputs a control signal to each of the switches SW1 to SW3 based on the data signal and the clock signal, and controls the switches SW1 to SW3 to be turned on or off as follows.
<When data signal is logical value 1 (Hi) and clock signal 1 (Hi)>
Switch SW1: On Switch SW2: Off Switch SW3: Off In this case, the output potential is set to the first potential (+1).
<When data signal is logical value 0 (Low) and clock signal 1 (Hi)>
Switch SW1: Off Switch SW2: On Switch SW3: Off In this case, the output potential is set to the second potential (−1).
<When data signal is logical value 0 (Low) and clock signal 0 (Low)>
Switch SW1: Off Switch SW2: Off Switch SW3: On In this case, the output potential is set to the third potential (0).
<When Data Signal is Logical Value 1 (Hi) and Clock Signal 0 (Low)>
Switch SW1: Off Switch SW2: Off Switch SW3: On In this case, the output potential is set to the third potential (0).
以上のようにして、データ信号の論理値とクロック信号の論理値とに応じて、＋１（第１電位）、−１（第２電位）、及び、０（第３電位）の３つのいずれかの値を有する３値信号が出力される。 As described above, one of the three values of +1 (first potential), −1 (second potential), and 0 (third potential) depending on the logical value of the data signal and the logical value of the clock signal. A ternary signal having the following value is output.
以上が信号生成回路２の基本的な動作原理である。以下、信号生成回路２の回路構成を図３に基づいて説明する。信号生成回路２は、駆動回路２１、３つのスイッチＳＷ１〜Ｓ３（スイッチ群ＳＷ）を備える。駆動回路２１は、２つのＤ型フリップフロップ２１ａ、２１ｂを備える。以下、「Ｄ型フリップフロップ」を「ＤＦＦ」と表記する。スイッチＳＷ１は、入力端子が第１電位（例えば、５Ｖ（Ｖｃｃ））に接続されたスリーステートバッファである。スイッチＳＷ２は、入力端子が第２電位（例えば、０Ｖ（接地））に接続されたスリーステートバッファである。スイッチＳＷ３は、入力端子が第３電位（例えば、２．５Ｖ（Ｖｒｅｆ）に接続されたアナログスイッチである。上述のように、第１電位＞第３電位＞第２電位である。 The basic operation principle of the signal generation circuit 2 has been described above. Hereinafter, the circuit configuration of the signal generation circuit 2 will be described with reference to FIG. The signal generation circuit 2 includes a drive circuit 21 and three switches SW1 to S3 (switch group SW). The drive circuit 21 includes two D-type flip-flops 21a and 21b. Hereinafter, “D-type flip-flop” is referred to as “DFF”. The switch SW1 is a three-state buffer whose input terminal is connected to a first potential (for example, 5 V (V cc )). The switch SW2 is a three-state buffer whose input terminal is connected to a second potential (for example, 0 V (ground)). The switch SW3 is an analog switch whose input terminal is connected to a third potential (for example, 2.5 V (V ref ). As described above, the first potential> the third potential> the second potential.
ＤＦＦ２１ａの入力端子（Ｄ）には、データ信号ＶＡが入力される。ＤＦＦ２１ａのクロック端子（ＣＰ）及びクリア端子（Ｃバー）には、クロック信号ＶＢが入力される。ＤＦＦ２１ａのセット端子（Ｓバー）は、所定電位（ＶＣＣ（例えば、５Ｖ））に接続されている。ＤＦＦ２１ａの出力端子（Ｑ）は、スイッチＳＷ１の制御端子に接続されている。ＤＦＦ２１ａは、制御信号ＶＣをスイッチＳＷ１の制御端子に出力する。 The data signal VA is input to the input terminal (D) of the DFF 21a. The clock signal VB is input to the clock terminal (CP) and the clear terminal (C bar) of the DFF 21a. The set terminal (S bar) of the DFF 21a is connected to a predetermined potential (V CC (for example, 5V)). The output terminal (Q) of the DFF 21a is connected to the control terminal of the switch SW1. The DFF 21a outputs a control signal VC to the control terminal of the switch SW1.
ＤＦＦ２１ｂの入力端子（Ｄ）には、データ信号ＶＡが入力される。ＤＦＦ２１ｂのクロック端子（ＣＰ）及びセット端子（Ｓバー）には、クロック信号ＶＢが入力される。ＤＦＦ２１ｂのクリア端子（Ｃバー）は、所定電位（ＶＣＣ（例えば、５Ｖ））に接続されている。ＤＦＦ２１ｂの反転出力端子（Ｑバー）は、スイッチＳＷ２の制御端子に接続されている。ＤＦＦ２１ｂは、制御信号ＶＤをスイッチＳＷ２の制御端子に出力する。 The data signal VA is input to the input terminal (D) of the DFF 21b. The clock signal VB is input to the clock terminal (CP) and the set terminal (S bar) of the DFF 21b. The clear terminal (C bar) of the DFF 21b is connected to a predetermined potential (V CC (for example, 5V)). The inverting output terminal (Q bar) of the DFF 21b is connected to the control terminal of the switch SW2. The DFF 21b outputs the control signal VD to the control terminal of the switch SW2.
スイッチＳＷ３には、クロック信号ＶＢが入力される。 The clock signal VB is input to the switch SW3.
図４は、信号ＶＡ〜ＶＥのタイミングチャートを示す図である。信号ＶＡはデータ信号、信号ＶＢはクロック信号、信号ＶＣはＤＦＦ２１ａの出力信号、信号ＶＤはＤＦＦ２１ｂの出力信号、信号ＶＥは信号生成回路２からの出力信号である。ＤＦＦ２１ａ、２１ｂは、クロック端子（ＣＰ）に入力されたクロック信号ＶＢの立ち上がりエッジで信号を出力する。具体的には、ＤＦＦ２１ａは、クロック信号ＶＢの立ち上がりエッジでデータ信号ＶＡが「０」（論理値）の場合、出力端子（Ｑ）に、信号ＶＣとして「０」を出力する（例えば、図４の（１））。また、ＤＦＦ２１ａは、クロック信号ＶＢの立ち上がりエッジでデータ信号ＶＡが「１」の場合、出力端子（Ｑ）に、信号ＶＣとして「１」を出力する（例えば、図４の（２））。ここで、ＤＦＦ２１ａは、クリア端子（Ｃバー）に「０」が入力されると、出力端子（Ｑ）に、信号ＶＣとして「０」を出力する（例えば、図４の（３））。クロック信号ＶＢは、「１」と「０」が交互となっているため、ＤＦＦ２１ａは、クロック信号ＶＢの半周期「１」を出力した後、必ず「０」を出力する。 FIG. 4 is a diagram illustrating a timing chart of the signals VA to VE. The signal VA is a data signal, the signal VB is a clock signal, the signal VC is an output signal of the DFF 21a, the signal VD is an output signal of the DFF 21b, and the signal VE is an output signal from the signal generation circuit 2. The DFFs 21a and 21b output signals at the rising edge of the clock signal VB input to the clock terminal (CP). Specifically, when the data signal VA is “0” (logical value) at the rising edge of the clock signal VB, the DFF 21a outputs “0” as the signal VC to the output terminal (Q) (for example, FIG. 4). (1)). Further, when the data signal VA is “1” at the rising edge of the clock signal VB, the DFF 21a outputs “1” as the signal VC to the output terminal (Q) (for example, (2) in FIG. 4). Here, when “0” is input to the clear terminal (C bar), the DFF 21a outputs “0” as the signal VC to the output terminal (Q) (for example, (3) in FIG. 4). Since the clock signal VB alternates between “1” and “0”, the DFF 21a always outputs “0” after outputting the half cycle “1” of the clock signal VB.
また、ＤＦＦ２１ｂは、クロック信号ＶＢの立ち上がりエッジでデータ信号ＶＡが「０」の場合、反転出力端子（Ｑバー）に、信号ＶＤとして「１」を出力する（例えば、図４の（４））。また、ＤＦＦ２１ｂは、クロック信号ＶＢの立ち上がりエッジでデータ信号ＶＡが「１」の場合、反転出力端子（Ｑバー）に、信号ＶＤとして「０」を出力する（例えば、図４の（５））。ここで、ＤＦＦ２１ｂは、プリセット端子（Ｓバー）に「０」が入力されると、反転出力端子（Ｑバー）に、信号ＶＣとして「０」を出力する。クロック信号ＶＢは、「１」と「０」が交互となっているため、ＤＦＦ２１ｂは、クロック信号ＶＢの半周期「１」を出力した後、必ず「０」を出力する。 Further, when the data signal VA is “0” at the rising edge of the clock signal VB, the DFF 21b outputs “1” as the signal VD to the inverting output terminal (Q bar) (for example, (4) in FIG. 4). . Further, when the data signal VA is “1” at the rising edge of the clock signal VB, the DFF 21b outputs “0” as the signal VD to the inverting output terminal (Q bar) (for example, (5) in FIG. 4). . Here, when “0” is input to the preset terminal (S bar), the DFF 21b outputs “0” as the signal VC to the inverted output terminal (Q bar). Since the clock signal VB alternates between “1” and “0”, the DFF 21 b always outputs “0” after outputting the half cycle “1” of the clock signal VB.
図４に示すように、結果的には、ＤＦＦ２１ａは、データ信号ＶＡの論理値が「１」であってクロック信号ＶＢの論理値が「１」である場合に、論理値「１」の信号ＶＣを出力する。これ以外の場合は、ＤＦＦ２１ａは、論理値「０」の信号ＶＣを出力する。また、ＤＦＦ２１ｂは、データ信号ＶＡの論理値が「０」であってクロック信号の論理値が「１」である場合に、論理値「１」の信号ＶＤを出力する。これ以外の場合は、ＤＦＦ２１ｂは、論理値「０」の信号ＶＤを出力する。 As a result, as shown in FIG. 4, the DFF 21 a results in the signal having the logical value “1” when the logical value of the data signal VA is “1” and the logical value of the clock signal VB is “1”. Output VC. In other cases, the DFF 21a outputs a signal VC having a logical value “0”. Further, the DFF 21b outputs a signal VD having a logic value “1” when the logic value of the data signal VA is “0” and the logic value of the clock signal is “1”. In other cases, the DFF 21b outputs a signal VD having a logical value “0”.
このような構成において、信号ＶＣ、ＶＤ、ＶＢは、スイッチＳＷ１〜ＳＷ３のそれぞれの制御信号として機能し、スイッチＳＷ１〜ＳＷ３の状態は以下のように変化する。 In such a configuration, the signals VC, VD, and VB function as control signals for the switches SW1 to SW3, and the states of the switches SW1 to SW3 change as follows.
＜データ信号ＶＡが「１」、クロック信号ＶＢが「１」の場合＞
データ信号ＶＡが「１」、クロック信号ＶＢが「１」の場合、ＤＦＦ２１ａからの出力信号ＶＣは、「１」となる。信号ＶＣが「１」であるから、スイッチＳＷ１は、オンとなる。また、データ信号ＶＡが「１」、クロック信号ＶＢが「１」の場合、ＤＦＦ２１ｂからの出力信号ＶＤは、「０」となる。信号ＶＤが「０」であるから、スイッチＳＷ２は、オフとなる。また、クロック信号ＶＢが「１」である場合、スイッチＳＷ３は、オフとなる。従って、スイッチＳＷ１：オン、スイッチＳＷ２：オフ、スイッチＳＷ３：オフとなり、出力電位は、第１電位（＋１）に設定される。
<When Data Signal VA is “1” and Clock Signal VB is “1”>
When the data signal VA is “1” and the clock signal VB is “1”, the output signal VC from the DFF 21a is “1”. Since the signal VC is “1”, the switch SW1 is turned on. When the data signal VA is “1” and the clock signal VB is “1”, the output signal VD from the DFF 21b is “0”. Since the signal VD is “0”, the switch SW2 is turned off. When the clock signal VB is “1”, the switch SW3 is turned off. Accordingly, the switch SW1: ON, the switch SW2: OFF, and the switch SW3: OFF, and the output potential is set to the first potential (+1).
＜データ信号ＶＡが「０」、クロック信号ＶＢが「１」の場合＞
データ信号ＶＡが「０」、クロック信号ＶＢが「１」の場合、ＤＦＦ２１ａからの出力信号ＶＣは、「０」となる。信号ＶＣが「０」であるから、スイッチＳＷ１は、オフとなる。また、データ信号ＶＡが「０」、クロック信号ＶＢが「１」の場合、ＤＦＦ２１ｂからの出力信号ＶＤは、「１」となる。信号ＶＤが「１」であるから、スイッチＳＷ２は、オンとなる。また、クロック信号ＶＢが「１」である場合、スイッチＳＷ３は、オフとなる。従って、スイッチＳＷ１：オフ、スイッチＳＷ２：オン、スイッチＳＷ３：オフとなり、出力電位は、第２電位（−１）に設定される。
<When the data signal VA is “0” and the clock signal VB is “1”>
When the data signal VA is “0” and the clock signal VB is “1”, the output signal VC from the DFF 21a is “0”. Since the signal VC is “0”, the switch SW1 is turned off. When the data signal VA is “0” and the clock signal VB is “1”, the output signal VD from the DFF 21 b is “1”. Since the signal VD is “1”, the switch SW2 is turned on. When the clock signal VB is “1”, the switch SW3 is turned off. Accordingly, the switch SW1: off, the switch SW2: on, and the switch SW3: off, and the output potential is set to the second potential (−1).
＜データ信号ＶＡが「０」、クロック信号ＶＢが「０」の場合＞
データ信号ＶＡが「０」、クロック信号ＶＢが「０」の場合、ＤＦＦ２１ａからの出力信号ＶＣは、「０」となる。信号ＶＣが「０」であるから、スイッチＳＷ１は、オフとなる。また、データ信号ＶＡが「０」、クロック信号ＶＢが「０」の場合、ＤＦＦ２１ｂからの出力信号ＶＤは、「０」となる。信号ＶＤが「０」であるから、スイッチＳＷ２は、オフとなる。また、クロック信号ＶＢが「０」である場合、スイッチＳＷ３は、オンとなる。従って、スイッチＳＷ１：オフ、スイッチＳＷ２：オフ、スイッチＳＷ３：オンとなり、出力電位は、第３電位（０）に設定される。
<When Data Signal VA is “0” and Clock Signal VB is “0”>
When the data signal VA is “0” and the clock signal VB is “0”, the output signal VC from the DFF 21a is “0”. Since the signal VC is “0”, the switch SW1 is turned off. When the data signal VA is “0” and the clock signal VB is “0”, the output signal VD from the DFF 21b is “0”. Since the signal VD is “0”, the switch SW2 is turned off. When the clock signal VB is “0”, the switch SW3 is turned on. Accordingly, the switch SW1: off, the switch SW2: off, and the switch SW3: on, and the output potential is set to the third potential (0).
＜データ信号ＶＡが「１」、クロック信号ＶＢが「０」の場合＞
データ信号ＶＡが「１」、クロック信号ＶＢが「０」の場合、ＤＦＦ２１ａからの出力信号ＶＣは、「０」となる。信号ＶＣが「０」であるから、スイッチＳＷ１は、オフとなる。また、データ信号ＶＡが「１」、クロック信号ＶＢが「０」の場合、ＤＦＦ２１ｂからの出力信号ＶＤは、「０」となる。信号ＶＤが「０」であるから、スイッチＳＷ２は、オフとなる。また、クロック信号ＶＢが「０」である場合、スイッチＳＷ３は、オンとなる。従って、スイッチＳＷ１：オフ、スイッチＳＷ２：オフ、スイッチＳＷ３：オンとなり、出力電位は、第３電位（０）に設定される。
<When Data Signal VA is “1” and Clock Signal VB is “0”>
When the data signal VA is “1” and the clock signal VB is “0”, the output signal VC from the DFF 21a is “0”. Since the signal VC is “0”, the switch SW1 is turned off. When the data signal VA is “1” and the clock signal VB is “0”, the output signal VD from the DFF 21 b is “0”. Since the signal VD is “0”, the switch SW2 is turned off. When the clock signal VB is “0”, the switch SW3 is turned on. Accordingly, the switch SW1: off, the switch SW2: off, and the switch SW3: on, and the output potential is set to the third potential (0).
図４に示すタイミングチャートに基づいて、信号生成回路２から出力される信号ＶＥについて説明する。 Based on the timing chart shown in FIG. 4, the signal VE output from the signal generation circuit 2 will be described.
データ信号ＶＡが「１」、クロック信号ＶＢが「１」の場合、上述のとおり、信号ＶＣは「１」、信号ＶＤは「０」、信号ＶＢは「１」であるから、
スイッチＳＷ１：オン
スイッチＳＷ２：オフ
スイッチＳＷ３：オフ
となり、信号生成回路２の出力信号ＶＥは、＋１（第１電位）に設定される（例えば、図４の（７））。
When the data signal VA is “1” and the clock signal VB is “1”, as described above, the signal VC is “1”, the signal VD is “0”, and the signal VB is “1”.
Switch SW1: ON Switch SW2: OFF Switch SW3: OFF, and the output signal VE of the signal generation circuit 2 is set to +1 (first potential) (for example, (7) in FIG. 4).
データ信号ＶＡが「０」、クロック信号ＶＢが「１」の場合、上述のとおり、信号ＶＣは「０」、信号ＶＤは「１」、信号ＶＢは「１」であるから、
スイッチＳＷ１：オフ
スイッチＳＷ２：オン
スイッチＳＷ３：オフ
となり、信号生成回路２の出力信号ＶＥは、−１（第２電位）に設定される（例えば、図４の（８））。
When the data signal VA is “0” and the clock signal VB is “1”, as described above, the signal VC is “0”, the signal VD is “1”, and the signal VB is “1”.
Switch SW1: Off Switch SW2: On Switch SW3: Off, and the output signal VE of the signal generation circuit 2 is set to −1 (second potential) (for example, (8) in FIG. 4).
データ信号ＶＡが「０」、クロック信号ＶＢが「０」の場合、上述のとおり、信号ＶＣは「０」、信号ＶＤは「０」、信号ＶＢは「０」であるから、
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
となり、信号生成回路２の出力信号ＶＥは、０（第３電位）に設定される。
When the data signal VA is “0” and the clock signal VB is “0”, as described above, the signal VC is “0”, the signal VD is “0”, and the signal VB is “0”.
Switch SW1: Off Switch SW2: Off Switch SW3: Turned on, and the output signal VE of the signal generation circuit 2 is set to 0 (third potential).
データ信号ＶＡが「１」、クロック信号ＶＢが「０」の場合、上述のとおり、信号ＶＣは「０」、信号ＶＤは「０」、信号ＶＢは「０」であるから、
スイッチＳＷ１：オフ
スイッチＳＷ２：オフ
スイッチＳＷ３：オン
となり、信号生成回路２の出力信号ＶＥは、０（第３電位）に設定される。
When the data signal VA is “1” and the clock signal VB is “0”, as described above, the signal VC is “0”, the signal VD is “0”, and the signal VB is “0”.
Switch SW1: Off Switch SW2: Off Switch SW3: Turned on, and the output signal VE of the signal generation circuit 2 is set to 0 (third potential).
（音量調整回路）
音量調整回路３は、信号生成回路２が生成した３値信号の音量を調整する。音量調整回路３は、例えば、電子ボリュームＩＣである。ここで、音量調整回路３には、従来の電子ボリュームＩＣを用いればよいため、詳細な説明は省略する。
(Volume adjustment circuit)
The volume adjustment circuit 3 adjusts the volume of the ternary signal generated by the signal generation circuit 2. The volume adjustment circuit 3 is, for example, an electronic volume IC. Here, since a conventional electronic volume IC may be used for the volume adjustment circuit 3, detailed description thereof is omitted.
（１価３値駆動デルタシグマアンプ）
１価３値駆動デルタシグマアンプ４は、音量調整回路３が音量を調整した３値信号に基づいて、単電源に接続されたスピーカー５を、正電流オン、負電流オン、及び、オフの３値の通電状態で選択的に駆動する。「１価３値」とは、単電源で駆動されるスピーカー５に対し、正電流で駆動する状態（正オン）、負電流で駆動する状態（負オン）、オフの状態の３つの駆動状態を実現することを意味する。正電流、及び、負電流は、スピーカー５を流れる電流の向きが互いに逆であることを意味する。
(Monovalent ternary drive delta-sigma amplifier)
The monovalent ternary drive delta sigma amplifier 4 is connected to a speaker 5 connected to a single power source based on the ternary signal whose volume is adjusted by the volume adjustment circuit 3, positive current on, negative current on and off 3. Selectively drive in the energized state of the value. The “monovalent ternary” means three driving states of the speaker 5 driven by a single power source: a state driven by a positive current (positive on), a state driven by a negative current (negative on), and an off state. Means to realize. A positive current and a negative current mean that the directions of currents flowing through the speaker 5 are opposite to each other.
図５は、１価３値駆動デルタシグマアンプの基本構成を示すブロック図である。図５に示すように、１価３値駆動デルタシグマアンプ４は、減算器４３と、積分器４４と、位相反転回路４５と、バイアス生成回路４６ａ、４６ｂと、ＤＦＦ４７ａ、４７ｂと、クロック信号源４８及び遅延回路４９と、１価３値波形生成回路４１と、ドライバ回路４２と、パルス合成回路５０と、を備える。１価３値駆動デルタシグマアンプ４には、音量調整回路３が音量を調整した３値信号が入力される。
FIG. 5 is a block diagram showing a basic configuration of a monovalent ternary drive delta sigma amplifier. As shown in FIG. 5, the monovalent ternary drive delta sigma amplifier 4 includes a subtractor 43, an integrator 44, a phase inversion circuit 45, bias generation circuits 46a and 46b, DFFs 47a and 47b, and a clock signal source. 48, a delay circuit 49, a monovalent ternary waveform generation circuit 41, a driver circuit 42, and a pulse synthesis circuit 50. The monovalent ternary drive delta sigma amplifier 4 receives a ternary signal whose volume is adjusted by the volume adjustment circuit 3.
減算器４３は、入力信号と帰還信号の差分を算出して積分器４４に出力する。積分器４４は、差分信号を積分してバイアス生成回路４６ａ及び位相反転回路４５に出力する。位相反転回路４５は、積分器４４の出力の位相を反転してバイアス生成回路４６ｂに出力する。バイアス生成回路４６ａ、４６ｂは、それぞれ、積分器４４の出力、及び、位相反転回路４５の出力に、所定のバイアスを印加してＤＦＦ４７ａ、４７ｂに出力する。バイアス生成回路４６ａ、４６ｂは、積分器２２の出力動作点を調整する。これは、無信号状態において、確実にゼロレベル（ゼロ電圧）としてスイッチングしない状態を実現するためである。 The subtractor 43 calculates a difference between the input signal and the feedback signal and outputs the difference to the integrator 44. The integrator 44 integrates the difference signal and outputs it to the bias generation circuit 46 a and the phase inversion circuit 45. The phase inversion circuit 45 inverts the phase of the output of the integrator 44 and outputs the result to the bias generation circuit 46b. The bias generation circuits 46a and 46b apply a predetermined bias to the output of the integrator 44 and the output of the phase inversion circuit 45, respectively, and output the result to the DFFs 47a and 47b. The bias generation circuits 46 a and 46 b adjust the output operating point of the integrator 22. This is to realize a state in which no switching is performed as a zero level (zero voltage) in a no-signal state.
ＤＦＦ４７ａ、４７ｂは、それぞれ、バイアス生成回路４６ａ、４６ｂの出力を１ビットデジタル信号に変換して出力する。この際、ＤＦＦ４７ａ、４７ｂは、リセット端子にクロック信号が供給されるタイミングにおいてゼロレベルを挿入しつつ、１ビットデジタル信号に変換する。 The DFFs 47a and 47b convert the outputs of the bias generation circuits 46a and 46b into 1-bit digital signals, respectively, and output them. At this time, the DFFs 47a and 47b convert to a 1-bit digital signal while inserting a zero level at the timing when the clock signal is supplied to the reset terminal.
１価３値波形生成回路４１は、ＤＦＦ４６ａからの出力、すなわち＋１、０の２値信号と、ＤＦＦ４６ｂからの出力、すなわち−１、０の２値信号から、１価３値波形信号を生成する。ドライバ回路４２は、１価３値波形生成回路４１からの１価３値波形信号を用いてスピーカー５を駆動する。ドライバ回路４２からの駆動信号は、スピーカー５に供給されるとともに、パルス合成回路５０にも供給される。 The monovalent ternary waveform generation circuit 41 generates a monovalent ternary waveform signal from the output from the DFF 46a, that is, a binary signal of +1, 0, and the output from the DFF 46b, that is, a binary signal of -1, 0. . The driver circuit 42 drives the speaker 5 using the monovalent ternary waveform signal from the monovalent ternary waveform generation circuit 41. A drive signal from the driver circuit 42 is supplied to the speaker 5 and also to the pulse synthesis circuit 50.
パルス合成回路５０は、ドライバ回路４２からの駆動信号を合成して帰還信号を生成して減算器４３に帰還させる。 The pulse synthesis circuit 50 synthesizes the drive signal from the driver circuit 42 to generate a feedback signal and feed it back to the subtractor 43.
図６は、１価３値波形生回路、及び、ドライバ回路の回路構成を示す図である。１価３値波形生成回路４１は、ＮＯＲゲート４１ａ、４１ｂ、及び４つのＮＯＴゲート４１ｃ〜４１ｆから構成される。ＮＯＴゲート４１ｃ、４１ｄには、ＮＯＲゲート４１ａの出力信号が供給される。ＮＯＴゲート４１ｅ、４１ｆには、ＮＯＲゲート４１ｂの出力信号が供給される。ＮＯＴゲート４１ｃ〜４１ｆは、それぞれの入力信号を反転し、出力信号をそれぞれドライバ回路４２に供給する。 FIG. 6 is a diagram illustrating a circuit configuration of a monovalent ternary waveform raw circuit and a driver circuit. The monovalent ternary waveform generation circuit 41 includes NOR gates 41a and 41b and four NOT gates 41c to 41f. The output signal of the NOR gate 41a is supplied to the NOT gates 41c and 41d. The output signal of the NOR gate 41b is supplied to the NOT gates 41e and 41f. The NOT gates 41c to 41f invert the respective input signals and supply the output signals to the driver circuit 42, respectively.
なお、ＮＯＲゲート４１ａは、ＤＦＦ４７ａの反転出力端子（Ｑバー）からの信号とＤＦＦ４７ｂの出力端子（Ｑ）からの信号を論理演算して出力する。また、ＮＯＲゲート４１ｂは、ＤＦＦ４７ａの出力端子（Ｑ）からの信号とＤＦＦ４７ｂの反転出力端子（Ｑバー）からの信号を論理演算して出力する。 The NOR gate 41a performs a logical operation on the signal from the inverting output terminal (Q bar) of the DFF 47a and the signal from the output terminal (Q) of the DFF 47b, and outputs the result. The NOR gate 41b performs a logical operation on the signal from the output terminal (Q) of the DFF 47a and the signal from the inverting output terminal (Q bar) of the DFF 47b, and outputs the result.
ドライバ回路４２は、レベルシフト回路４２ａ１、４２ａ２、ゲート駆動回路４２ｂ１〜４２ｂ４、スイッチングＦＥＴ４２ｃ１〜４２ｃ４を備える。図７は、単電源でのスピーカー駆動の原理を説明するための図である。４つのスイッチングＦＥＴ４２ｃ１〜４２ｃ４は、それぞれ、図７における４つのスイッチＳＷ１１〜ＳＷ１４に対応する。スイッチングＦＥＴ４２ｃ１、４２ｃ３は、ＰチャンネルＦＥＴである。スイッチングＦＥＴ４２ｃ２、４２ｃ４は、ＮチャンネルＦＥＴである。 The driver circuit 42 includes level shift circuits 42a1 and 42a2, gate drive circuits 42b1 to 42b4, and switching FETs 42c1 to 42c4. FIG. 7 is a diagram for explaining the principle of speaker driving with a single power source. The four switching FETs 42c1 to 42c4 correspond to the four switches SW11 to SW14 in FIG. The switching FETs 42c1 and 42c3 are P-channel FETs. The switching FETs 42c2 and 42c4 are N-channel FETs.
スピーカー５は、互いに直列接続されたスイッチングＦＥＴ４２ｃ１、４２ｃ２の接続接点に、一端が接続されている。また、スピーカー５は、互いに直列接続されたスイッチングＦＥＴ４２ｃ３、４２ｃ４の接続接点に、他端が接続されている。スイッチングＦＥＴ４２ｃ１、４２ｃ３は、単電源の正極側に接続されている。スイッチングＦＥＴ４２ｃ２、４２ｃ４は、単電源の負極側に接続されている。従って、スイッチングＦＥＴ４２ｃ１がオンし、スイッチングＦＥＴ４２ｃ２がオフし、かつ、スイッチングＦＥＴ４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ４がオンすると、
スイッチングＦＥＴ４２ｃ１→スピーカー５→スイッチングＦＥＴ４２ｃ４
と電流が流れ、正オン状態となる（図７（ａ）参照。）。
One end of the speaker 5 is connected to the connection contact of the switching FETs 42c1 and 42c2 connected in series with each other. Further, the other end of the speaker 5 is connected to a connection contact of the switching FETs 42c3 and 42c4 connected in series with each other. The switching FETs 42c1 and 42c3 are connected to the positive side of the single power source. The switching FETs 42c2 and 42c4 are connected to the negative side of the single power source. Therefore, when the switching FET 42c1 is turned on, the switching FET 42c2 is turned off, and the switching FET 42c3 is turned off and the switching FET 42c4 is turned on,
Switching FET 42c1 → Speaker 5 → Switching FET 42c4
And a current flows, and a positive ON state is established (see FIG. 7A).
また、スイッチングＦＥＴ４２ｃ１がオフし、スイッチングＦＥＴ４２ｃ２がオンし、かつ、スイッチングＦＥＴ４２ｃ３がオンし、スイッチングＦＥＴ４２ｃ４がオフすると、
スイッチングＦＥＴ４２ｃ３→スピーカー５→スイッチングＦＥＴ４２ｃ２
と電流が流れ、負オン状態となる（図７（ｂ）参照。）。
When the switching FET 42c1 is turned off, the switching FET 42c2 is turned on, and the switching FET 42c3 is turned on, and the switching FET 42c4 is turned off,
Switching FET 42c3 → Speaker 5 → Switching FET 42c2
And a current flows, and a negative ON state is established (see FIG. 7B).
また、スイッチングＦＥＴ４２ｃ１がオフし、スイッチングＦＥＴ４２ｃ２がオンし、かつ、スイッチングＦＥＴ４２ｃ３がオフし、スイッチングＦＥＴ４２ｃ４がオンすると、スピーカー５には、電流が流れず、オフ状態（ショートによるオフ状態）となる（図７（ｃ）参照。）。同様に、スイッチングＦＥＴ４２ｃ１がオンし、スイッチングＦＥＴ４２ｃ２がオフし、かつ、スイッチングＦＥＴ４２ｃ３がオンし、スイッチングＦＥＴ４２ｃ４がオフすると、スピーカー５には、電流が流れず、オフ状態（ショートによるオフ状態）となる（図７（ｄ）参照。）。 Further, when the switching FET 42c1 is turned off, the switching FET 42c2 is turned on, and the switching FET 42c3 is turned off and the switching FET 42c4 is turned on, no current flows through the speaker 5, and the speaker 5 enters an off state (an off state due to a short circuit). (See 7 (c).) Similarly, when the switching FET 42c1 is turned on, the switching FET 42c2 is turned off, and the switching FET 42c3 is turned on, and the switching FET 42c4 is turned off, no current flows through the speaker 5 and an off state (off state due to a short circuit) is established ( (Refer FIG.7 (d).).
ＮＯＴゲート４１ｃ〜４１ｆの出力信号は、４つのスイッチングＦＥＴ４２ｃ１〜４２ｃ４を駆動するためのそれぞれのゲート駆動回路４２ｂ１〜４２ｂ４に供給される。すなわち、ＮＯＴゲート４１ｃの出力信号は、レベルシフト回路４２ａ１を介して、ゲート駆動回路４２ｂ１に供給され、スイッチングＦＥＴ４２ｃ１を駆動する。ＮＯＴゲート４１ｄの出力信号は、ゲート駆動回路４２ｂ２に供給され、スイッチングＦＥＴ４２ｃ２を駆動する。ＮＯＴゲート４１ｆの出力信号は、レベルシフト回路４２ａ２を介して、ゲート駆動回路４２ｂ３に供給され、スイッチングＦＥＴ４２ｃ３を駆動する。ＮＯＴゲート４１ｅの出力信号は、ゲート駆動回路４２ｂ４に供給され、スイッチングＦＥＴ４２ｃ４を駆動する。 The output signals of the NOT gates 41c to 41f are supplied to the respective gate drive circuits 42b1 to 42b4 for driving the four switching FETs 42c1 to 42c4. That is, the output signal of the NOT gate 41c is supplied to the gate drive circuit 42b1 via the level shift circuit 42a1, and drives the switching FET 42c1. The output signal of the NOT gate 41d is supplied to the gate drive circuit 42b2, and drives the switching FET 42c2. The output signal of the NOT gate 41f is supplied to the gate drive circuit 42b3 via the level shift circuit 42a2, and drives the switching FET 42c3. The output signal of the NOT gate 41e is supplied to the gate drive circuit 42b4 and drives the switching FET 42c4.
ＮＯＲゲート４１ａ、４１ｂの出力が、それぞれ、「１」、「０」である場合、ＮＯＴゲート４１ｃ、４１ｄの出力信号は、「１」を反転した「０」となり、ＮＯＴゲート４１ｅ、４１ｆの出力信号は、「０」を反転した「１」となる。この場合、ＰチャンネルのスイッチングＦＥＴ４２ｃ１はオン、ＮチャンネルのスイッチングＦＥＴ４２ｃ２はオフ、ＰチャンネルのスイッチングＦＥＴ４２ｃ３はオフ、ＮチャンネルのスイッチングＦＥＴ４２ｃ４はオンとなり、電流は、
スイッチングＦＥＴ４２ｃ１→スピーカー５→スイッチングＦＥＴ４２ｃ４
と流れる（正オン状態。図７（ａ）参照。）。
When the outputs of the NOR gates 41a and 41b are “1” and “0”, respectively, the output signals of the NOT gates 41c and 41d become “0” obtained by inverting “1”, and the outputs of the NOT gates 41e and 41f. The signal becomes “1” obtained by inverting “0”. In this case, the P-channel switching FET 42c1 is on, the N-channel switching FET 42c2 is off, the P-channel switching FET 42c3 is off, the N-channel switching FET 42c4 is on, and the current is
Switching FET 42c1 → Speaker 5 → Switching FET 42c4
(Positive on state. See FIG. 7A).
ＮＯＲゲート４１ａ、４１ｂの出力が、それぞれ、「０」、「１」である場合、ＮＯＴゲート４１ｃ、４１ｄの出力信号は、「０」を反転した「１」となり、ＮＯＴゲート４１ｅ、４１ｆの出力信号は、「１」を反転した「０」となる。この場合、ＰチャンネルのスイッチングＦＥＴ４２ｃ１はオフ、ＮチャンネルのスイッチングＦＥＴ４２ｃ２はオン、ＰチャンネルのスイッチングＦＥＴ４２ｃ３はオン、ＮチャンネルのスイッチングＦＥＴ４２ｃ４はオフとなり、電流は、
スイッチングＦＥＴ４２ｃ３→スピーカー５→スイッチングＦＥＴ４２ｃ２
と流れる（負オン状態。図７（ｂ）参照。）。
When the outputs of the NOR gates 41a and 41b are “0” and “1”, respectively, the output signals of the NOT gates 41c and 41d become “1” obtained by inverting “0”, and the outputs of the NOT gates 41e and 41f. The signal becomes “0” obtained by inverting “1”. In this case, the P-channel switching FET 42c1 is off, the N-channel switching FET 42c2 is on, the P-channel switching FET 42c3 is on, the N-channel switching FET 42c4 is off, and the current is
Switching FET 42c3 → Speaker 5 → Switching FET 42c2
(Negative ON state, see FIG. 7B).
ＮＯＲゲート４１ａ、４１ｂの出力が、それぞれ、「１」である場合、ＮＯＴゲート４１ｃ〜４１ｆの出力信号は、「１」を反転した「０」となる。この場合、ＰチャンネルのスイッチングＦＥＴ４２ｃ１はオン、ＮチャンネルのスイッチングＦＥＴ４２ｃ２はオフ、ＰチャンネルのスイッチングＦＥＴ４２ｃ３はオン、ＮチャンネルのスイッチングＦＥＴ４２ｃ４はオフとなり、スピーカー５に電流は流れない（オフ状態。図７（ｄ）参照。）。 When the outputs of the NOR gates 41a and 41b are “1”, the output signals of the NOT gates 41c to 41f are “0” obtained by inverting “1”. In this case, the P-channel switching FET 42c1 is on, the N-channel switching FET 42c2 is off, the P-channel switching FET 42c3 is on, the N-channel switching FET 42c4 is off, and no current flows through the speaker 5 (off state, FIG. 7 ( See d).).
ＮＯＲゲート４１ａ、４１ｂの出力が、それぞれ、「０」である場合、ＮＯＴゲート４１ｃ〜４１ｆの出力信号は、「０」を反転した「１」となる。この場合、ＰチャンネルのスイッチングＦＥＴ４２ｃ１はオフ、ＮチャンネルのスイッチングＦＥＴ４２ｃ２はオン、ＰチャンネルのスイッチングＦＥＴ４２ｃ３はオフ、ＮチャンネルのスイッチングＦＥＴ４２ｃ４はオンとなり、スピーカー５に電流は流れない（オフ状態。図７（ｃ）参照。）。 When the outputs of the NOR gates 41a and 41b are “0”, the output signals of the NOT gates 41c to 41f are “1” obtained by inverting “0”. In this case, the P-channel switching FET 42c1 is off, the N-channel switching FET 42c2 is on, the P-channel switching FET 42c3 is off, the N-channel switching FET 42c4 is on, and no current flows through the speaker 5 (OFF state, FIG. 7 ( see c)).
以上説明したように、本実施形態では、信号生成回路２は、１ビットデジタル信号から、３値信号を生成する。このため、１ビットデジタル信号から生成された３値信号と、音量調整回路３と、１価３値駆動デルタシグマアンプ４と、の基準点を一致させることができる。これにより、ＤＣオフセット等によるノイズを抑制することができる。 As described above, in the present embodiment, the signal generation circuit 2 generates a ternary signal from a 1-bit digital signal. For this reason, the reference points of the ternary signal generated from the 1-bit digital signal, the volume adjustment circuit 3, and the monovalent ternary drive delta sigma amplifier 4 can be matched. Thereby, the noise by DC offset etc. can be suppressed.
また、本実施形態によれば、入力からスピーカー５まで、フルデジタルの装置を実現することができる。 Further, according to the present embodiment, a full digital device from the input to the speaker 5 can be realized.
また、本実施形態では、１価３値駆動デルタシグマンプ４は、単電源に接続されたスピーカー５を、正電流オン、負電流オン、及び、オフの３値の通電状態で選択的に駆動しているため、無信号（オフ）時にスイッチングが行われず、２値信号でスピーカーを駆動するデジタルアンプに比べて、消費電力を小さく抑えることができる。 In the present embodiment, the monovalent ternary drive delta sigmamp 4 selectively drives the speaker 5 connected to a single power supply in a ternary energization state of positive current on, negative current on, and off. Therefore, switching is not performed when there is no signal (off), and power consumption can be reduced compared to a digital amplifier that drives a speaker with a binary signal.
また、本実施形態では、信号生成回路２は、データ信号の論理値が１であってクロック信号の論理値が１である場合に、論理値が１の信号を出力する。また、信号生成回路２は、データ信号の論理値が０であってクロック信号の論理値が１である場合に、論理値が−１の信号を出力する。また、信号生成回路２は、データ信号の論理値が０又は１であってクロック信号の論理値が０である場合に、論理値が０の信号を出力する。ここで、クロック信号は、０と１が交互になっている。このため、３値信号は、１から０、０から１、−１から０、０から−１というように変化する（図４のＶＥ参照。）。すなわち、３値信号は、１から−１に変化することはない。 In this embodiment, the signal generation circuit 2 outputs a signal having a logic value of 1 when the logic value of the data signal is 1 and the logic value of the clock signal is 1. The signal generation circuit 2 outputs a signal having a logic value of −1 when the logic value of the data signal is 0 and the logic value of the clock signal is 1. The signal generation circuit 2 outputs a signal having a logic value of 0 when the logic value of the data signal is 0 or 1 and the logic value of the clock signal is 0. Here, the clock signal alternates between 0 and 1. Therefore, the ternary signal changes from 1 to 0, 0 to 1, −1 to 0, 0 to −1 (see VE in FIG. 4). That is, the ternary signal does not change from 1 to -1.
また、本実施形態によれば、駆動回路２１と、スイッチ群ＳＷと、を備えた簡易な回路により、３値信号を生成することができる。 In addition, according to the present embodiment, a ternary signal can be generated by a simple circuit including the drive circuit 21 and the switch group SW.
また、本実施形態によれば、２値のＰＤＭ信号から、３値のＰＤＭ信号を生成し、スピーカー５を駆動することができる。 Further, according to the present embodiment, a ternary PDM signal can be generated from a binary PDM signal, and the speaker 5 can be driven.
以上、本発明の実施形態について説明したが、本発明を適用可能な形態は、上述の実施形態には限られるものではなく、以下に例示するように、本発明の趣旨を逸脱しない範囲で適宜変更を加えることが可能である。 As mentioned above, although embodiment of this invention was described, the form which can apply this invention is not restricted to the above-mentioned embodiment, As suitably illustrated in the range which does not deviate from the meaning of this invention so that it may illustrate below. It is possible to make changes.
上述の実施形態においては、信号生成回路２は、データ信号の論理値が１であってクロック信号の論理値が１である場合に、論理値が１の信号を出力する。また、信号生成回路２は、データ信号の論理値が０であってクロック信号の論理値が１である場合に、論理値が−１の信号を出力する。また、信号生成回路２は、データ信号が０又は１であってクロック信号の論理値が０である場合に、論理値が０の信号を出力する。このように、クロック信号が１（Ｈｉｇｈ）で判定しているが、論理は逆であってもよい。 In the embodiment described above, the signal generation circuit 2 outputs a signal having a logic value of 1 when the logic value of the data signal is 1 and the logic value of the clock signal is 1. The signal generation circuit 2 outputs a signal having a logic value of −1 when the logic value of the data signal is 0 and the logic value of the clock signal is 1. The signal generation circuit 2 outputs a signal having a logic value of 0 when the data signal is 0 or 1 and the logic value of the clock signal is 0. Thus, although the clock signal is determined as 1 (High), the logic may be reversed.
すなわち、信号生成回路２は、データ信号の論理値が１であってクロック信号の論理値が０である場合に、論理値が１の信号を出力するようになっていてもよい。また、信号生成回路２は、データ信号の論理値が０であってクロック信号の論理値が０である場合に、論理値が−１の信号を出力するようになっていてもよい。また、信号生成回路２は、データ信号が０又は１であってクロック信号の論理値が１である場合に、論理値が０の信号を出力するようになっていてもよい。 That is, the signal generation circuit 2 may output a signal having a logic value of 1 when the logic value of the data signal is 1 and the logic value of the clock signal is 0. The signal generation circuit 2 may output a signal having a logical value of −1 when the logical value of the data signal is 0 and the logical value of the clock signal is 0. The signal generation circuit 2 may output a signal having a logic value of 0 when the data signal is 0 or 1 and the logic value of the clock signal is 1.
上述の実施形態においては、ＤＦＦ２１ａ、２１ｂを備える駆動回路２１を例示した。これに限らず、駆動回路は、１ビットデジタル信号（データ信号）が双方の入力端子に入力され、論理演算を行って信号を出力する第１ＮＯＲゲートと、第１ＮＯＲゲートが出力する１ビットデジタル信号の反転信号と、クロック信号と、が入力端子に入力され、論理演算を行ってスイッチＳＷ１（第１スイッチ）の制御端子に信号を出力する第２ＮＯＲゲートと、１ビットデジタル信号と、クロック信号と、が入力端子に入力され、論理演算を行ってスイッチＳＷ２（第２スイッチ）の制御端子に信号を出力する第３ＮＯＲゲートと、を備えるものであってもよい。 In the above-described embodiment, the drive circuit 21 including the DFFs 21a and 21b is illustrated. However, the drive circuit is not limited to this, and a 1-bit digital signal (data signal) is input to both input terminals, and a logical operation is performed to output a signal, and a 1-bit digital signal output from the first NOR gate. Of the first NOR gate, a clock signal, and a second NOR gate that performs a logical operation and outputs a signal to the control terminal of the switch SW1 (first switch), a 1-bit digital signal, and a clock signal , And a third NOR gate that performs a logical operation and outputs a signal to the control terminal of the switch SW2 (second switch).
上述の実施形態においては、１価３値駆動デルタシグマアンプとして、出願人による特願２０１４−００９８０７号の信号変調回路（特に、図２）を例示した。これに限らず、１価３値駆動デルタシグマアンプは、出願人による、他の特許出願（例えば、特願２０１３−１２３０４７号、特願２０１４−００９８４１号等）の信号変調回路であってもよい。 In the above-described embodiment, the signal modulation circuit (particularly, FIG. 2) of Japanese Patent Application No. 2014-009807 by the applicant is exemplified as the monovalent ternary drive delta sigma amplifier. Not limited to this, the monovalent ternary drive delta sigma amplifier may be a signal modulation circuit of other patent applications (for example, Japanese Patent Application Nos. 2013-123047 and 2014-009841) by the applicant. .
１ デジタルアンプ
２ 信号生成回路
３ 音量調整回路
４ １価３値駆動デルタシグマアンプ
５ スピーカー
２１ 駆動回路
ＳＷ スイッチ群
ＳＷ１ スイッチ（第１スイッチ）
ＳＷ２ スイッチ（第２スイッチ）
ＳＷ３ スイッチ（第３スイッチ）
DESCRIPTION OF SYMBOLS 1 Digital amplifier 2 Signal generation circuit 3 Volume adjustment circuit 4 Monovalent ternary drive delta sigma amplifier 5 Speaker 21 Drive circuit SW Switch group SW1 Switch (1st switch)
SW2 switch (second switch)
SW3 switch (third switch)
Claims (2)
前記信号生成回路が生成した前記３値信号の音量を調整する音量調整回路と、
前記音量調整回路が音量を調整した前記３値信号に基づいて、単電源に接続されたスピーカーを、正電流オン、負電流オン、及び、オフの３値の通電状態で選択的に駆動する１価３値駆動デルタシグマアンプと、
を備え、
前記信号生成回路は、クロック信号に基づいて、前記１ビットデジタル信号から、前記３値信号を生成し、
前記１ビットデジタル信号の論理値が１であって前記クロック信号の論理値が一方の論理値である場合に、論理値が１の信号を出力し、
前記１ビットデジタル信号の論理値が０であって前記クロック信号の論理値が一方の論理値である場合に、論理値が−１の信号を出力し、
前記１ビットデジタル信号の論理値が０又は１であって前記クロック信号の論理値が他方の論理値である場合に、論理値が０の信号を出力し、
前記信号生成回路は、駆動回路と、スイッチ群と、を備え、
前記スイッチ群は、
論理値１に対応する第１電位に接続された第１スイッチと、
論理値−１に対応する第２電位に接続された第２スイッチと、
論理値０に対応する第３電位に接続された第３スイッチと、を備え、
前記駆動回路は、
前記１ビットデジタル信号の論理値が１であって前記クロック信号の論理値が一方の論理値である場合に、前記第１スイッチをオンするための制御信号を出力し、
前記１ビットデジタル信号の論理値が０であって前記クロック信号の論理値が一方の論理値である場合に、前記第２スイッチをオンするための制御信号を出力し、
前記第３スイッチは、前記クロック信号の論理値が他方の論理値である場合にオンすることを特徴とするデジタルアンプ。 A signal generation circuit for generating a ternary signal from a 1-bit digital signal;
A volume adjustment circuit for adjusting the volume of the ternary signal generated by the signal generation circuit;
Based on the ternary signal whose volume is adjusted by the volume control circuit, a speaker connected to a single power source is selectively driven in a ternary energization state of positive current on, negative current on, and off 1 Trivalent drive delta-sigma amplifier,
With
The signal generation circuit generates the ternary signal from the 1-bit digital signal based on a clock signal;
When the logical value of the 1-bit digital signal is 1 and the logical value of the clock signal is one of the logical values, a signal having a logical value of 1 is output;
When the logical value of the 1-bit digital signal is 0 and the logical value of the clock signal is one of the logical values, a signal having a logical value of −1 is output.
When the logical value of the 1-bit digital signal is 0 or 1, and the logical value of the clock signal is the other logical value, a signal having a logical value of 0 is output ;
The signal generation circuit includes a drive circuit and a switch group,
The switch group includes:
A first switch connected to a first potential corresponding to a logical value of 1;
A second switch connected to a second potential corresponding to a logical value of −1;
A third switch connected to a third potential corresponding to a logical value of 0,
The drive circuit is
A control signal for turning on the first switch when the logical value of the 1-bit digital signal is 1 and the logical value of the clock signal is one of the logical values;
When the logical value of the 1-bit digital signal is 0 and the logical value of the clock signal is one of the logical values, a control signal for turning on the second switch is output;
The digital amplifier according to claim 1, wherein the third switch is turned on when the logic value of the clock signal is the other logic value .
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