JP6596901B2 - Data transfer control device and electronic device using the same - Google Patents
Data transfer control device and electronic device using the same Download PDFInfo
- Publication number
- JP6596901B2 JP6596901B2 JP2015084698A JP2015084698A JP6596901B2 JP 6596901 B2 JP6596901 B2 JP 6596901B2 JP 2015084698 A JP2015084698 A JP 2015084698A JP 2015084698 A JP2015084698 A JP 2015084698A JP 6596901 B2 JP6596901 B2 JP 6596901B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- port
- mode
- data
- port circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Information Transfer Systems (AREA)
- Communication Control (AREA)
Description
本発明は、複数の機器の間のデータの転送を制御するデータ転送制御装置に関する。さらに、本発明は、そのようなデータ転送制御装置を用いた電子機器等に関する。 The present invention relates to a data transfer control device that controls data transfer between a plurality of devices. Furthermore, the present invention relates to an electronic device using such a data transfer control device.
近年においては、ホスト機器に様々な周辺機器を接続するために、USB(ユニバーサルシリアルバス)規格等で規格化されたシリアルインターフェースが普及している。そのようなシリアルインターフェースは、パーソナルコンピューターとプリンターとの接続、デジタルカメラとプリンターとの接続、又は、カーナビゲーション装置とポータブルオーディオ機器との接続等において広く用いられている。 In recent years, serial interfaces standardized by the USB (Universal Serial Bus) standard or the like have become widespread in order to connect various peripheral devices to a host device. Such a serial interface is widely used for connection between a personal computer and a printer, connection between a digital camera and a printer, or connection between a car navigation device and a portable audio device.
例えば、パーソナルコンピューターには、2個〜4個程度のUSBポートが設けられているが、USB対応の周辺機器としては、キーボード、マウス、プリンター、USBメモリー、外付けHDD(ハードディスクドライブ)等が存在する。そこで、USBによるパーソナルコンピューターと多数の周辺機器との接続には、USBハブが用いられている。 For example, a personal computer has about 2 to 4 USB ports, but USB peripheral devices include a keyboard, mouse, printer, USB memory, external HDD (hard disk drive), etc. To do. Therefore, a USB hub is used to connect a personal computer with USB and many peripheral devices.
その場合に、USBハブのアップストリームポート回路には、USBを介してホスト機器が接続され、USBハブのダウンストリームポート回路には、USBを介してスレーブ機器が接続される。そして、USBハブが、ホスト機器とスレーブ機器との間のデータの転送を制御する。 In this case, a host device is connected to the upstream port circuit of the USB hub via USB, and a slave device is connected to the downstream port circuit of the USB hub via USB. Then, the USB hub controls data transfer between the host device and the slave device.
しかしながら、そのような構成では、アップストリームポート回路の接続対象がホスト機器に限定され、ダウンストリームポート回路の接続対象がスレーブ機器に限定されてしまう。従って、スレーブ機能に加えてホスト機能を有するデュアルロールデバイスをダウンストリームポート回路に接続してシステムを制御したり、アップストリームポート回路に接続されたホスト機器をスレーブ機器として制御することができないという問題があった。 However, in such a configuration, the connection target of the upstream port circuit is limited to the host device, and the connection target of the downstream port circuit is limited to the slave device. Therefore, it is not possible to control a system by connecting a dual role device having a host function in addition to a slave function to the downstream port circuit, or to control a host device connected to the upstream port circuit as a slave device. was there.
関連する技術として、特許文献1には、ポートの接続対象を切り換えられるデータ転送制御装置が開示されている。このデータ転送制御装置は、アップストリームポート回路と、複数のダウンストリームポート回路と、アップストリームポート回路と複数のダウンストリームポート回路との間のデータ転送制御を行うハブロジック回路とを含み、複数のダウンストリームポート回路の内の少なくとも1つとしてアップ/ダウンストリームポート回路が設けられている。
As a related technique,
そして、ハブモードでは、アップストリームポート回路が、アップストリームポート動作を行い、アップ/ダウンストリームポート回路が、ダウンストリームポート動作を行う。また、デバイスモードでは、アップストリームポート回路が、アップ/ダウンストリームポート回路の物理層回路とのインターフェース処理を行い、アップ/ダウンストリームポート回路が、アップストリームポート動作を行う。 In the hub mode, the upstream port circuit performs an upstream port operation, and the upstream / downstream port circuit performs a downstream port operation. In the device mode, the upstream port circuit performs interface processing with the physical layer circuit of the upstream / downstream port circuit, and the upstream / downstream port circuit performs upstream port operation.
また、特許文献2には、OTG(On-The-Go)規格(USB対応の周辺機器同士を接続するために定められた規格)に準拠したUSB機器を接続した際に、USBホストとUSBデバイスとの間の切り換えを容易に行うことができるUSB機器制御方法が開示されている。 Patent Document 2 discloses a USB host and a USB device when a USB device compliant with the OTG (On-The-Go) standard (a standard defined for connecting USB-compatible peripheral devices) is connected. There is disclosed a USB device control method capable of easily switching between and.
このUSB機器制御方法は、USBデバイス又はUSBホストとして機能するデュアルロールデバイスを含む複数のUSB機器をハブを介して結合する場合に、デュアルロールデバイスの接続時の機能を判断し、デュアルロールデバイスをUSBデバイスとUSBホストとの間で切り換えることを特徴とする。 In this USB device control method, when a plurality of USB devices including a dual role device functioning as a USB device or a USB host are connected via a hub, the function at the time of connecting the dual role device is determined, and the dual role device is determined. It is characterized by switching between a USB device and a USB host.
しかしながら、デュアルロールデバイスの中には、USBハブを制御できない機器も存在する。また、USB規格においてはパケット間遅延時間が規定されているが、ポート回路のスケルチ検出回路における受信データの検出の遅れに起因してビットロスやドリブルビットが発生すると、パケット間遅延時間が変化して、USB規格を順守することができない。さらに、デュアルロールデバイスの中には、ホストになることはできてもスレーブに戻るプロトコルを持たない機器も存在する。そのような機器にホスト権を与えたホスト機器は、再びホスト権を取得することができない。 However, some dual-role devices cannot control a USB hub. Also, the inter-packet delay time is defined in the USB standard, but if a bit loss or dribble bit occurs due to a delay in detection of received data in the squelch detection circuit of the port circuit, the inter-packet delay time changes. The USB standard cannot be observed. Furthermore, some dual-role devices can be a host but do not have a protocol to return to a slave. A host device that has given the host right to such a device cannot acquire the host right again.
そこで、本発明の第1の目的は、ホスト機能を有していてもハブを制御できない機器がデータ転送制御装置に接続された場合に、そのような機器がホスト動作を行うことを可能にすることである。また、本発明の第2の目的は、ハブを制御できない機器がデータ転送制御装置を介して他の機器との間でデータを転送する際に、ビットロス又はドリブルビット等を低減することである。さらに、本発明の第3の目的は、ホストになることはできてもスレーブに戻るプロトコルを持たない機器にホスト権を与えたホスト機器が、再びホスト権を取得できるようにすることである。 Accordingly, a first object of the present invention is to enable such a device to perform a host operation when a device that has a host function but cannot control the hub is connected to the data transfer control device. That is. A second object of the present invention is to reduce bit loss or dribble bits when a device that cannot control a hub transfers data to other devices via a data transfer control device. Furthermore, a third object of the present invention is to enable a host device that has given a host right to a device that can become a host but does not have a protocol for returning to a slave, to acquire the host right again.
以上の課題の少なくとも一部を解決するため、本発明の第1の観点に係るデータ転送制御装置は、第1のポート回路と、第2のポート回路と、第1のポート回路と第2のポート回路との間のデータの転送を制御するハブロジック回路と、入力される受信データを少なくとも整形することにより、ビットロス又はドリブルビットを低減して出力するリピーター回路と、第1のモードにおいて、アップストリームポート動作を行う第1のポート回路をハブロジック回路に電気的に接続し、第2のモードにおいて、ダウンストリームポート動作を行う第1のポート回路をリピーター回路に電気的に接続する第1のセレクター回路と、第1のモードにおいて、ダウンストリームポート動作を行う第2のポート回路をハブロジック回路に電気的に接続し、第2のモードにおいて、アップストリームポート動作を行う第2のポート回路をリピーター回路に電気的に接続する第2のセレクター回路とを備える。 In order to solve at least a part of the above problems, a data transfer control device according to a first aspect of the present invention includes a first port circuit, a second port circuit, a first port circuit, and a second port circuit. In the first mode, the hub logic circuit that controls the transfer of data to and from the port circuit, the repeater circuit that reduces and outputs bit loss or dribble bits by at least shaping the input received data, and the first mode A first port circuit that performs a stream port operation is electrically connected to the hub logic circuit, and a first port circuit that performs a downstream port operation is electrically connected to the repeater circuit in the second mode. The selector circuit and the second port circuit that performs the downstream port operation in the first mode are electrically connected to the hub logic circuit. In the second mode, and a second selector circuit for electrically connecting the second port circuit that performs upstream port operation repeater circuit.
また、本発明の第2の観点に係るデータ転送制御装置は、第1のポート回路と、第2のポート回路と、第1のモードにおいて、アップストリームポート動作を行う第1のポート回路とダウンストリームポート動作を行う第2のポート回路との間のデータの転送を制御し、第2のモードにおいて、アップストリームポート動作を行う第2のポート回路から入力される受信データを少なくとも整形することにより、ビットロス又はドリブルビットを低減して第1のポート回路に出力すると共に、ダウンストリームポート動作を行う第1のポート回路から入力される受信データを少なくとも整形することにより、ビットロス又はドリブルビットを低減して第2のポート回路に出力するハブリピーターロジック回路とを備える。 The data transfer control device according to the second aspect of the present invention includes a first port circuit, a second port circuit, a first port circuit that performs upstream port operation in the first mode, and a down port. By controlling the transfer of data to and from the second port circuit that performs the stream port operation, and at least shaping the received data that is input from the second port circuit that performs the upstream port operation in the second mode The bit loss or dribble bit is reduced and output to the first port circuit, and at least the received data input from the first port circuit performing the downstream port operation is shaped to reduce the bit loss or dribble bit. And a hub repeater logic circuit for outputting to the second port circuit.
本発明の第1又は第2の観点によれば、データ転送制御装置が、第2のモードにおいて、アップストリームポート動作を行う第2のポート回路から入力される受信データを少なくとも整形することにより、ビットロス又はドリブルビットを低減して第1のポート回路に出力すると共に、ダウンストリームポート動作を行う第1のポート回路から入力される受信データを少なくとも整形することにより、ビットロス又はドリブルビットを低減して第2のポート回路に出力するリピーターとして動作する。それにより、ホスト機能を有していてもハブを制御できない機器が第2のポート回路に接続された場合に、そのような機器がホスト動作を行うことが可能になる。ここで、リピーター回路は、入力される受信データを整形することにより、ビットロス又はドリブルビットを低減すると共に、バスケーブルや物理層回路で鈍った波形を改善することができる。 According to the first or second aspect of the present invention, the data transfer control device at least shapes the reception data input from the second port circuit that performs the upstream port operation in the second mode , The bit loss or dribble bit is reduced and output to the first port circuit, and at least the received data input from the first port circuit performing the downstream port operation is shaped to reduce the bit loss or dribble bit. It operates as a repeater that outputs to the second port circuit. Accordingly, when a device that has a host function but cannot control the hub is connected to the second port circuit, such a device can perform a host operation. Here, the repeater circuit can reduce the bit loss or dribble bit by shaping the input received data, and can improve the dull waveform in the bus cable or the physical layer circuit.
本発明の第1又は第2の観点において、データ転送制御装置は、第2のモードにおいて、第2のポート回路から機器が切断されたか、又は、第2のポート回路に接続されている機器が通信を停止したことが検出されたときに、第1のポート回路に接続されたバスをサスペンドにするか、又は、第1のポート回路に接続されたバスコネクターの電源端子に対するバス電源電位の供給を停止するように第1のポート回路を制御する制御回路をさらに備えるようにしても良い。それにより、第1のポート回路に接続されているホスト機器は、第2のポート回路に接続されている機器にホスト権を一旦与えても、その機器が既にホスト権を必要としていないと判定することができる。 In the first or second aspect of the present invention, the data transfer control device, in the second mode, device is disconnected from the second port circuit, or the device connected to the second port circuit when it stops communication is detected, or the connected bus to the first port circuit to suspend or supply bus supply potential to the power supply terminal of the bus connector connected to a first port circuit A control circuit for controlling the first port circuit so as to stop the operation may be further provided. Thus, even if the host device connected to the first port circuit gives the host right to the device connected to the second port circuit, the host device determines that the device does not already need the host right. be able to.
その場合に、制御回路は、第1のポート回路に接続されている機器がバスコネクターの所定の端子のプルアップを解除したことが検出されたときに、データ転送制御装置を第2のモードから第1のモードに移行させるようにしても良い。それにより、所定の端子のプルアップを解除したホスト機器は、再びホスト権を取得することができる。 In this case, the control circuit, when the device connected to the first port circuit is detected that releases the pull-up of a predetermined terminal of the bus connector, the second mode of data transfer control device May be shifted to the first mode. Thus, the host device that has canceled the pull-up of the predetermined terminal can acquire the host right again.
以上において、データ転送制御装置が、複数の第2のポート回路を備え、制御回路が、複数の第2のポート回路の内から選択されたポート回路を特定する識別コードに基づいて、第2のモードにおいて、選択されたポート回路におけるデータ送信動作を許可する信号を出力すると共に、複数の第2のポート回路の内の他のポート回路におけるデータ送信動作を禁止する信号を出力するようにしても良い。それにより、他のポート回路がサスペンド状態又はディスコネクト状態等に設定されるので、使用しないポート回路における消費電力を低減することができる。
In the above, the data transfer control device includes a plurality of second port circuits, and the control circuit selects the second code based on the identification code that identifies the port circuit selected from the plurality of second port circuits. in mode, and it outputs a signal for permitting data transmission operation definitive to the selected port circuit, and outputs a signal for prohibiting the data transmission operation definitive other port circuit of the plurality of second port circuits May be. As a result, other port circuits are set to a suspended state, a disconnected state, or the like, so that power consumption in unused port circuits can be reduced.
本発明の1つの観点に係る電子機器は、上記いずれかのデータ転送制御装置を備える。それにより、ホスト機能を有していてもハブを制御できない機器が接続された場合に、そのような機器がホスト動作を行うことを可能にする電子機器を提供することができる。 An electronic device according to one aspect of the present invention includes any one of the data transfer control devices described above. Thus, when a device that has a host function but cannot control the hub is connected, an electronic device that enables such a device to perform a host operation can be provided.
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照符号を付して、重複する説明を省略する。
<第1の実施形態>
図1は、本発明の第1の実施形態に係るデータ転送制御装置を含むシステムの構成例を示すブロック図である。図1に示すように、このシステムは、メインコントローラー10と、データ転送制御装置20と、少なくとも1つのデバイス30とを含んでいる。
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same referential mark is attached | subjected to the same component and the overlapping description is abbreviate | omitted.
<First Embodiment>
FIG. 1 is a block diagram showing a configuration example of a system including a data transfer control device according to the first embodiment of the present invention. As shown in FIG. 1, this system includes a
<メインコントローラー>
メインコントローラー10は、例えば、カーナビゲーション装置等の車載装置、又は、パーソナルコンピューター等であり、ホスト機能に加えてスレーブ機能を有している。メインコントローラー10は、リンクコントローラー11と、UTMI規格又はULPI規格を含むUSB規格等に準拠するインターフェース回路(I/F)12とを備えている。
<Main controller>
The
ここで、UTMI規格とは、USB2.0 Transceiver Macrocell Interfaceの略称であり、USBのコントローラー(論理層回路)とトランシーバー(物理層回路)との間のインターフェース規格である。また、ULPI規格とは、UTMI+ Low Pin Interfaceの略称で、UTMI規格のインターフェースの配線本数を削減した規格である。 Here, the UTMI standard is an abbreviation for USB 2.0 Transceiver Macrocell Interface, and is an interface standard between a USB controller (logical layer circuit) and a transceiver (physical layer circuit). The ULPI standard is an abbreviation of UTMI + Low Pin Interface, and is a standard in which the number of wirings of the interface of the UTMI standard is reduced.
あるいは、メインコントローラー10は、インターフェース回路12に加えて、又は、インターフェース回路12の替りに、ルートハブを備えても良い。ルートハブは、データ転送制御装置20との間でデータを送受信する以外に、他のデバイスとの間でデータを送受信することもできる。
Alternatively, the
<デバイス>
デバイス30は、例えば、キーボード、マウス、プリンター、メモリー、外付けHDD、又は、ポータブルオーディオ機器等であり、USB規格等に準拠するインターフェース回路を備えている。デバイス30の内の少なくとも1つは、スレーブ機能に加えてホスト機能を有するデュアルロールデバイス30aであり、データ転送制御装置20を介してメインコントローラー10を制御することができる。例えば、デュアルロールデバイス30aとしては、スマートフォンや携帯端末等が該当する。
<Device>
The
<データ転送制御装置>
データ転送制御装置20は、ポート回路21と、ポート回路22と、ハブロジック回路23と、リピーター回路24と、セレクター回路25及び26と、制御回路27と、格納部28とを含んでいる。
<Data transfer control device>
The data
ポート回路21は、アップストリームポート機能及びダウンストリームポート機能を有し、バスを介してメインコントローラー10に接続される。ポート回路22は、ダウンストリームポート機能を有し、バスを介してデバイス30に接続される。ポート回路22の内の少なくとも1つのポート回路22aは、ダウンストリームポート機能及びアップストリームポート機能を有し、バスを介してデュアルロールデバイス30aに接続される。
The
ポート回路21は、USB規格等に準拠するインターフェース回路40を備えている。インターフェース回路40は、メインコントローラー10との間でインターフェース処理を行う。そして、ポート回路21は、メインコントローラー10とハブロジック回路23又はリピーター回路24との間のデータの転送や、インターフェース信号の変換処理を行う。
The
例えば、メインコントローラー10のインターフェース回路12がUTMI規格に準拠する場合に、インターフェース回路40は、インターフェース回路12にUTMI規格のバスを介して接続され、インターフェース回路12との間でUTMI規格のインターフェース処理を行っても良い。
For example, when the
あるいは、メインコントローラー10のリンクコントローラー11がULPI規格に準拠する場合に、インターフェース回路40は、リンクコントローラー11にULPI規格のバスで接続され、リンクコントローラー11との間でULPI規格のインターフェース処理を行っても良い。その場合に、インターフェース回路40は、トランシーバー(物理層回路)を介すことなく、リンクコントローラー11との間のインターフェース処理を直接行うことができる。
Alternatively, when the
ポート回路22は、USB規格等に準拠するインターフェース回路50を備えている。インターフェース回路50は、デバイス30との間でインターフェース処理を行う。そして、ポート回路22は、デバイス30とハブロジック回路23又はリピーター回路24との間のデータの転送や、インターフェース信号の変換処理を行う。
The
ハブロジック回路23は、例えば、組み合わせ論理回路又は順序回路等で構成され、ポート回路21とポート回路22との間のデータの転送を制御することにより、メインコントローラー10とデバイス30との間のデータの転送の制御を行う。
The
具体的には、ハブロジック回路23は、ポート回路21のデータの転送を制御して、メインコントローラー10との間でデータの転送を行う。あるいは、ハブロジック回路23は、ポート回路22のデータの転送を制御して、デバイス30との間でデータの転送を行う。例えば、ハブロジック回路23は、ポート回路21又は22とメインコントローラー10又はデバイス30との接続処理や切断処理を行ったり、バスのエラー(fault)を検出する処理を行ったり、バスのエラーから復帰する処理を行ったりして、データの転送を制御する。
Specifically, the
ハブロジック回路23は、USB2.0規格に準拠するHSモード(ハイスピードモード:480Mbps)、FSモード(フルスピードモード:12Mbps)、LSモード(ロースピードモード:1.5Mbps)のデータ転送速度をサポートすることができる。例えば、ハブロジック回路23は、メインコントローラー10から送信されるHSトランザクションを、FSトランザクション又はLSトランザクションにトランスレート処理してポート回路22に転送する。
The
<ホスト動作とスレーブ動作との切換>
メインコントローラー10及びデュアルロールデバイス30aは、ホスト動作とスレーブ動作とを切り換え可能であり、ホストコントローラーとしてもデバイスとしても動作することができる。
<Switching between host operation and slave operation>
The
例えば、メインコントローラー10は、ホスト動作として、データ転送制御装置20との間の制御フローやデータ転送フローの管理を行う。また、デュアルロールデバイス30aは、ホスト動作として、メインコントローラー10に各種のリクエストを送信する。一方、メインコントローラー10及びデュアルロールデバイス30aは、スレーブ動作として、ホストコントローラーからのリクエストの処理やエニュメレーション処理を行う。
For example, the
しかしながら、スレーブ機能に加えてホスト機能を有するデュアルロールデバイスの中には、ハブを制御できない機器も存在する。そこで、本実施形態においては、デュアルロールデバイス30aがハブを制御できない機器であっても他の機器を制御できるように、リピーター回路24と、セレクター回路25及び26と、制御回路27と、格納部28とが設けられている。
However, some dual role devices having a host function in addition to a slave function include devices that cannot control the hub. Therefore, in the present embodiment, the
リピーター回路24は、入力される受信データを整形及びリタイミングして出力する。第1のセレクター回路であるセレクター回路25は、例えば、複数のトランジスター又は複数のトランスミッションゲートで構成され、ポート回路21をハブロジック回路23とリピーター回路24との内の選択された一方に電気的に接続する。
The
第2のセレクター回路であるセレクター回路26は、例えば、複数のトランジスター又は複数のトランスミッションゲートで構成され、ポート回路22aをハブロジック回路23とリピーター回路24との内の選択された一方に電気的に接続すると共に、他のポート回路22をハブロジック回路23に電気的に接続する。
The
制御回路27は、例えば、組み合わせ論理回路又は順序回路等で構成され、データ転送制御装置20の各部を制御する。格納部28は、例えば、レジスター又は不揮発性メモリー等を含み、データ転送制御装置20の制御に用いられるレジスター値又は識別コードを格納する。また、格納部28は、ホスト機能を有するデバイスのアドレスを含むデバイス情報等を格納しても良い。
The
メインコントローラー10がホスト動作を行う第1のモードにおいて、制御回路27は、アップストリームポート動作を行うようにポート回路21を制御すると共に、ダウンストリームポート動作を行うようにポート回路22aを制御する。また、制御回路27は、アップストリームポート動作を行うポート回路21をハブロジック回路23に電気的に接続するようにセレクター回路25を制御すると共に、ダウンストリームポート動作を行うポート回路22aをハブロジック回路23に電気的に接続するようにセレクター回路26を制御する。
In the first mode in which the
デュアルロールデバイス30aがホスト動作を行う第2のモードにおいて、制御回路27は、ダウンストリームポート動作を行うようにポート回路21を制御すると共に、アップストリームポート動作を行うようにポート回路22aを制御する。また、制御回路27は、ダウンストリームポート動作を行うポート回路21をリピーター回路24に電気的に接続するようにセレクター回路25を制御すると共に、アップストリームポート動作を行うポート回路22aをリピーター回路24に電気的に接続ようにセレクター回路26を制御する。
In the second mode in which the
以下においては、メインコントローラー10がホスト動作を行う第1のモードを「ハブモード」ともいい、デュアルロールデバイス30aがホスト動作を行う第2のモードを「リピーターモード」ともいう。制御回路27は、データ転送制御装置20をハブモードに設定するときに、モード設定信号MODを第1の論理レベルにし、データ転送制御装置20をリピーターモードに設定するときに、モード設定信号MODを第2の論理レベルにする。
Hereinafter, the first mode in which the
例えば、メインコントローラー10及びデュアルロールデバイス30aは、OTG(On-The-Go)規格に準拠しても良く、OTG規格に従ってホスト動作とスレーブ動作とを切り換えても良い。あるいは、メインコントローラー10及びデュアルロールデバイス30aは、データ転送制御装置20との接続時のネゴシエーションによって接続相手を認識し、その認識結果に基づいて、ホスト動作とスレーブ動作とを切り換えても良い。それらの場合に、制御回路27は、メインコントローラー10又はデュアルロールデバイス30aによって設定されるバスの状態に基づいて、モード設定信号MODを出力しても良い。
For example, the
あるいは、メインコントローラー10からハブロジック回路23に送信されるリクエストに基づいて、格納部28がモードを設定するためのレジスター値を格納しても良い。その場合に、制御回路27は、格納部28に格納されているレジスター値に基づいて、モード設定信号MODを出力しても良い。
Alternatively, based on a request transmitted from the
あるいは、データ転送制御装置20又はそれを用いた電子機器等にモード設定端子又はモード設定スイッチが設けられ、メインコントローラー10及びデュアルロールデバイス30aが、モード設定端子又はモード設定スイッチからの信号を受けて、ホスト動作とスレーブ動作とを切り換えても良い。その場合に、モード設定端子又はモード設定スイッチからの信号が、モード設定信号MODとして使用されても良い。
Alternatively, a mode setting terminal or a mode setting switch is provided in the data
ハブモードにおいては、ポート回路21及び22がハブロジック回路23に電気的に接続されて、ポート回路21に接続されたメインコントローラー10がホスト動作を行うと共に、ポート回路22に接続されたデバイス30がスレーブ動作を行い、データ転送制御装置20は通常のハブとして動作する。
In the hub mode, the
一方、リピーターモードにおいては、ポート回路21及び22aがリピーター回路24に電気的に接続されて、ポート回路22aに接続されたデュアルロールデバイス30aがホスト動作を行うと共に、ポート回路21に接続されたメインコントローラー10がスレーブ動作を行い、データ転送制御装置20はリピーターとして動作する。それにより、ホスト機能を有していてもハブを制御できないデュアルロールデバイス30aがポート回路22aに接続された場合に、デュアルロールデバイス30aがホスト動作を行うことが可能になる。
On the other hand, in the repeater mode, the
また、USB規格においては、1つのトランザクション内におけるパケット間の時間間隔(Inter Packet Delay:パケット間遅延時間)が規定されているが、ポート回路のスケルチ検出回路における受信データの検出の遅れに起因してビットロスやドリブルビットが発生すると、パケット間遅延時間が変化して、USB規格を順守することができない。 Also, in the USB standard, a time interval between packets (Inter Packet Delay) within one transaction is defined, but this is caused by a delay in detection of received data in the squelch detection circuit of the port circuit. If a bit loss or dribble bit occurs, the inter-packet delay time changes and the USB standard cannot be observed.
例えば、USB2.0規格のHSモードにおいては、USBがアイドル状態であることを示すスケルチの検出に要する時間が、4ビットのデータ長に相当する時間となる可能性がある。このため、受信側の機器において本来のパケット受信後に受信される本来は存在しないはずのデータ、所謂ドリブルビットが、4ビットまで許容されている。 For example, in the USB 2.0 standard HS mode, the time required to detect a squelch indicating that the USB is in an idle state may be a time corresponding to a 4-bit data length. For this reason, up to 4 bits of data that should not be originally received after receiving the original packet in the receiving device, so-called dribble bits, are allowed.
しかしながら、データ転送制御装置の場合には、受信されるドリブルビットが規格内であっても、そのドリブルビットを送信してしまうことは好ましくない。データ転送制御装置の後段の機器に送信されるドリブルビットが4ビット以下であったとしても、後段の機器において終了コードの後に繋がる余分なデータが4ビットを超える場合も考えられ、後段の機器の設計内容によっては好ましくない動作が生じる可能性があるからである。 However, in the case of the data transfer control device, it is not preferable to transmit the dribble bit even if the received dribble bit is within the standard. Even if the dribble bit transmitted to the subsequent device of the data transfer control device is 4 bits or less, it is possible that the excess data connected after the end code in the subsequent device exceeds 4 bits. This is because an undesirable operation may occur depending on the design contents.
本実施形態によれば、リピーター回路24が、入力される受信データを整形及びリタイミングして出力するので、ビットロス又はドリブルビットを低減すると共に、バスケーブルや物理層回路で鈍った波形を改善することができる。次に、リピーター回路24について、図2を参照しながら詳しく説明する。
According to the present embodiment, since the
図2は、図1に示すデータ転送制御装置のリピーターモードにおける接続状態を示す回路図である。図2には、第1のポート回路21と、第2のポート回路22aと、リピーター回路24と、セレクター回路25及び26の一部とが示されている。以下においては、一例として、第1のポート回路21及び第2のポート回路22aがUSB規格に準拠するインターフェース回路を備える場合について説明する。
FIG. 2 is a circuit diagram showing a connection state in the repeater mode of the data transfer control device shown in FIG. FIG. 2 shows the
<第1のポート回路>
第1のポート回路21は、データ端子D+、データ端子D−、電源端子VB、及び、電源端子VGを備える第1のUSBコネクターと、インターフェース回路40と、サンプリングクロック信号生成回路45と、バッファー回路(エラスティシティバッファー)46と、パラレル/シリアル変換回路47とを含んでいる。インターフェース回路40は、差動レシーバー41と、差動ドライバー42と、接続状態検出回路43と、スケルチ検出回路44と、スイッチ回路SW1〜SW4と、抵抗R1〜R3、R11及びR12とを含んでいる。
<First port circuit>
The
差動レシーバー41は、第1のUSBコネクターのデータ端子D+に接続された非反転入力端子と、第1のUSBコネクターのデータ端子D−に接続された反転入力端子とを有しており、それらの入力端子に入力される信号を差動増幅して受信データDINを出力する。
The
差動ドライバー42は、データ送信時において送信イネーブル信号EN1が活性化されているときに動作し、入力端子に入力される送信データDOUTを増幅して出力信号及び反転出力信号を生成する。差動ドライバー42の出力端子は、抵抗R11を介して第1のUSBコネクターのデータ端子D+に接続され、反転出力端子は、抵抗R12を介して第1のUSBコネクターのデータ端子D−に接続されている。送信イネーブル信号EN1が非活性化されているときには、差動ドライバー42の出力端子及び反転出力端子がアイドル状態(ハイインピーダンス状態)になる。
The
スイッチ回路SW1〜SW4は、制御回路27(図1)から供給される制御信号に従って、オン状態又はオフ状態に制御される。ポート回路21がアップストリームポート動作を行う際には、スイッチSW1及びSW2がオフすると共に、スイッチ回路SW3がオンする。それにより、第1のUSBコネクターのデータ端子D+が、抵抗R3を介して高電位側の電源電位VDDにプルアップされる。また、第1のUSBコネクターの電源端子VBからスイッチ回路SW4を介してポート回路21に、バス電源電位VBUSが供給される。
The switch circuits SW1 to SW4 are controlled to an on state or an off state in accordance with a control signal supplied from the control circuit 27 (FIG. 1). When the
一方、ポート回路21がダウンストリームポート動作を行う際には、スイッチ回路SW1及びSW2がオンすると共に、スイッチ回路SW3がオフする。それにより、第1のUSBコネクターのデータ端子D+が、抵抗R1を介して低電位側の電源電位VSSにプルダウンされると共に、データ端子D−が、抵抗R2を介して電源電位VSSにプルダウンされる。また、ポート回路21からスイッチ回路SW4を介して第1のUSBコネクターの電源端子VBに、バス電源電位VBUSが供給される。
On the other hand, when the
ポート回路21がダウンストリームポート動作を行う際に、第1のUSBコネクターにUSBバスを介してHSモード又はFSモードの機器が接続されると、データ端子D+にハイレベルの信号が入力され、LSモードの機器が接続されると、データ端子D−にハイレベルの信号が入力される。
When the
接続状態検出回路43は、例えば、電源電圧(VDD−VSS)を分圧する分圧回路と、第1のUSBコネクターのデータ端子D+及びD−のレベルを分圧電圧と比較するコンパレーターとを含み、第1のUSBコネクターのデータ端子D+及びD−のレベルを判定する。
The connection
接続状態検出回路43は、判定されたレベルに基づいて、第1のUSBコネクターに機器が接続されたことや、第1のUSBコネクターから機器が切断されたことを検出する。また、接続状態検出回路43は、判定されたレベルに基づいて、第1のUSBコネクターのデータ端子D+又はD−が、第1のUSBコネクターに接続されている機器によってプルアップされているか否かを検出する。接続状態検出回路43は、検出結果に基づいて、第1のUSBコネクターにおける機器の接続状態を表す接続状態信号CS1を生成し、接続状態信号CS1を図1に示すハブロジック回路23及び制御回路27に出力する。
Based on the determined level, the connection
スケルチ検出回路44は、バスアクティビティ又は電流変化量に基づいて、第1のUSBコネクターのデータ端子D+及びD−における有効な信号の有無を検出し、検出結果を表すスケルチ信号SQ1を生成する。スケルチ検出回路44は、スケルチ信号SQ1を、バッファー回路46、パケット検出補正回路61、及び、図1に示すハブロジック回路23及び制御回路27に出力する。
The
図3は、図2に示すスケルチ検出回路の構成例を示すブロック図である。図3に示すように、スケルチ検出回路44は、トリガー回路71と、インバーター72と、AND回路73と、ダイオードD0と、抵抗R0と、キャパシターC0と、トリガー回路74とを含んでいる。
FIG. 3 is a block diagram showing a configuration example of the squelch detection circuit shown in FIG. As shown in FIG. 3, the
トリガー回路71は、第1のUSBコネクターのデータ端子D+及びD−に入力される信号を差動増幅して出力信号を生成する。インバーター72は、トリガー回路71の出力信号を反転する。AND回路73は、トリガー回路71の出力信号とインバーター72の出力信号との論理積を表す信号を生成する。AND回路73から出力される信号は、ダイオードD0、抵抗R0、及び、キャパシターC0によって検波される。トリガー回路74は、ヒステリシス特性を有しており、検波された信号のレベルを判定してスケルチ信号SQ1を生成する。
The
第1のUSBコネクターのデータ端子D+及びD−に入力される信号の電位差が所定の値以上になると、トリガー回路71の出力信号とインバーター72の出力信号との論理積が短いパルスになる。この短いパルスによる電荷が、ダイオードD0を介してキャパシターC0に蓄積される。それにより、トリガー回路74の入力電圧が所定の値以上になって、スケルチ信号SQ1がハイレベルに活性化される。また、第1のUSBコネクターのデータ端子D+及びD−に入力される信号の電位差が所定の値以下になると、トリガー回路74の入力電圧が所定の値以下になって、スケルチ信号SQ1がローレベルに非活性化される。
When the potential difference between the signals input to the data terminals D + and D− of the first USB connector becomes a predetermined value or more, the logical product of the output signal of the
再び図2を参照すると、サンプリングクロック信号生成回路45は、差動レシーバー41から出力される受信データDINに含まれている特定の周波数成分に基づいて、受信データDINをサンプリングするために用いられるサンプリングクロック信号を生成する。
Referring to FIG. 2 again, the sampling clock
図4は、図2に示すサンプリングクロック信号生成回路の構成例を示すブロック図である。サンプリングクロック信号生成回路45は、PLL回路81と、DLL回路82とを含んでいる。PLL回路81は、例えば、VCO(電圧制御発振器)を含み、受信データDINに含まれている特定の周波数成分に基づいて、周波数が同一で位相が互いに異なる多相クロック信号CLK0〜CLK4を生成する。
FIG. 4 is a block diagram showing a configuration example of the sampling clock signal generation circuit shown in FIG. The sampling clock
DLL回路82は、例えば、エッジ検出回路83と、クロック信号選択回路84とを含んでいる。エッジ検出回路83は、受信データDINのエッジを検出する。より具体的には、エッジ検出回路83は、PLL回路81から供給される多相クロック信号CLK0〜CLK4のエッジ(立ち上がりエッジ又は立ち下がりエッジ)の内のいずれのエッジ間に受信データDINのエッジが位置するかを検出し、検出結果を表すエッジ検出情報をクロック信号選択回路84に出力する。クロック信号選択回路84は、エッジ検出情報に基づいて、多相クロック信号CLK0〜CLK4の内から1つのクロック信号を選択し、選択されたクロック信号をサンプリングクロック信号SCLKとしてバッファー回路46に出力する。
The
再び図2を参照すると、バッファー回路46は、例えば、シフトレジスター等を含み、スケルチ信号SQ1が活性化されているときに、サンプリングクロック信号SCLKに同期して、差動レシーバー41から入力されるシリアル形式の受信データDINを格納する。バッファー回路46に格納された受信データDINは、パラレルデータとして読み出すことができる。
Referring to FIG. 2 again, the
このように、受信データDINをバッファーリングすることにより、データ転送制御装置に接続される機器において用いられているクロック信号の周波数とデータ転送制御装置の内部クロック信号の周波数との差を吸収することができる。また、バッファー回路46は、スケルチ信号SQ1が非活性化されているときに、入力データをローレベル又はハイレベルに固定する。
In this way, by buffering the received data DIN, the difference between the frequency of the clock signal used in the device connected to the data transfer control device and the frequency of the internal clock signal of the data transfer control device is absorbed. Can do. The
パラレル/シリアル変換回路47は、例えば、シフトレジスター等を含み、内部クロック信号ICLK1に同期して、リピーター回路24から供給されるパラレルデータを格納する。また、パラレル/シリアル変換回路47は、内部クロック信号ICLK2に同期して、格納されているデータを読み出し、シリアル形式の送信データDOUTに変換してインターフェース回路40の差動ドライバー42に出力する。
The parallel /
<第2のポート回路>
第2のポート回路22aは、データ端子D+、データ端子D−、電源端子VB、及び、電源端子VGを備える第2のUSBコネクターと、インターフェース回路50と、サンプリングクロック信号生成回路55と、バッファー回路(エラスティシティバッファー)56と、パラレル/シリアル変換回路57とを含んでいる。インターフェース回路50は、差動レシーバー51と、差動ドライバー52と、接続状態検出回路53と、スケルチ検出回路54と、スイッチ回路SW5〜SW8と、抵抗R5〜R7、R21及びR22とを含んでいる。
<Second port circuit>
The
差動レシーバー51は、第2のUSBコネクターのデータ端子D+に接続された非反転入力端子と、第2のUSBコネクターのデータ端子D−に接続された反転入力端子とを有しており、それらの入力端子に入力される信号を差動増幅して受信データDINを出力する。
The
差動ドライバー52は、データ送信時において送信イネーブル信号EN2が活性化されているときに動作し、入力端子に入力される送信データDOUTを増幅して出力信号及び反転出力信号を生成する。差動ドライバー52の出力端子は、抵抗R21を介して第2のUSBコネクターのデータ端子D+に接続され、反転出力端子は、抵抗R22を介して第2のUSBコネクターのデータ端子D−に接続されている。送信イネーブル信号EN2が非活性化されているときには、差動ドライバー52の出力端子及び反転出力端子がアイドル状態(ハイインピーダンス状態)になる。
The
スイッチ回路SW5〜SW8は、制御回路27(図1)から供給される制御信号に従って、オン状態又はオフ状態に制御される。ポート回路22aがダウンストリームポート動作を行う際には、スイッチSW5及びSW6がオンすると共に、スイッチ回路SW7がオフする。それにより、第2のUSBコネクターのデータ端子D+が、抵抗R5を介して電源電位VSSにプルダウンされると共に、データ端子D−が、抵抗R6を介して電源電位VSSにプルダウンされる。また、ポート回路22aからスイッチ回路SW8を介して第2のUSBコネクターの電源端子VBに、バス電源電位VBUSが供給される。
The switch circuits SW5 to SW8 are controlled to an on state or an off state in accordance with a control signal supplied from the control circuit 27 (FIG. 1). When the
一方、ポート回路22aがアップストリームポート動作を行う際には、スイッチ回路SW5及びSW6がオフすると共に、スイッチ回路SW7がオンする。それにより、第2のUSBコネクターのデータ端子D+が、抵抗R7を介して電源電位VDDにプルアップされる。また、第2のUSBコネクターの電源端子VBからスイッチ回路SW8を介してポート回路22aに、バス電源電位VBUSが供給される。
On the other hand, when the
ポート回路22aがダウンストリームポート動作を行う際に、第2のUSBコネクターにUSBバスを介してHSモード又はFSモードの機器が接続されると、データ端子D+にハイレベルの信号が入力され、LSモードの機器が接続されると、データ端子D−にハイレベルの信号が入力される。
When the
接続状態検出回路53は、第2のUSBコネクターのデータ端子D+及びD−のレベルを判定し、判定されたレベルに基づいて、第2のUSBコネクターに機器が接続されたことや、第2のUSBコネクターから機器が切断されたことを検出する。また、接続状態検出回路53は、判定されたレベルに基づいて、第2のUSBコネクターのデータ端子D+又はD−が、第2のUSBコネクターに接続されている機器によってプルアップされているか否かを検出する。接続状態検出回路53は、検出結果に基づいて、第2のUSBコネクターにおける機器の接続状態を表す接続状態信号CS2を生成し、接続状態信号CS2を図1に示すハブロジック回路23及び制御回路27に出力する。
The connection
スケルチ検出回路54は、バスアクティビティ又は電流変化量に基づいて、第2のUSBコネクターのデータ端子D+及びD−における有効な信号の有無を検出し、検出結果を表すスケルチ信号SQ2を生成する。スケルチ検出回路54は、スケルチ信号SQ2を、バッファー回路56、パケット検出補正回路62、及び、図1に示すハブロジック回路23及び制御回路27に出力する。
The
第2のポート回路22aにおける接続状態検出回路53、スケルチ検出回路54、サンプリングクロック信号生成回路55、バッファー回路56、及び、パラレル/シリアル変換回路57の構成及び動作は、第1のポート回路21における接続状態検出回路43、スケルチ検出回路44、サンプリングクロック信号生成回路45、バッファー回路46、及び、パラレル/シリアル変換回路47と同様である。
The configuration and operation of the connection
<リピーター回路>
リピーター回路24は、内部クロック信号生成回路60と、パケット検出補正回路61及び62とを含んでいる。内部クロック信号生成回路60は、例えば、水晶振動子等を用いて発振動作を行う発振回路を含み、パラレルデータ転送用の内部クロック信号ICLK1と、シリアルデータ転送用の内部クロック信号ICLK2とを生成する。なお、内部クロック信号生成回路60は、リピーター回路24の外部に設けられても良い。
<Repeater circuit>
The
例えば、データ転送制御装置が受信又は送信する転送データは、フレームと呼ばれる単位で構成されており、1つのフレームは、SOF(Start Of Frame)と呼ばれるパケットと、それに続くパケットで構成される複数のトランザクションとを含んでいる。1つのトランザクションは、意味のあるデータ転送の単位である。パケットの種類としては、SOFパケットの他にも、トークンパケット、データパケット、及び、ハンドシェイクパケット等が用いられる。 For example, the transfer data received or transmitted by the data transfer control device is configured in units called frames, and one frame is a plurality of packets configured by a packet called SOF (Start Of Frame) followed by a packet. Including transactions. One transaction is a meaningful data transfer unit. As the packet type, a token packet, a data packet, a handshake packet, and the like are used in addition to the SOF packet.
SOFパケットは、同期コード(SYNC:synchronization)と、パケット識別コード(PID:Packet Identifier)と、フレーム番号と、CRC(巡回冗長検査)コードと、パケット終了コード(EOP:End Of Packet)とを含んでいる。トークンパケットは、同期コードと、パケット識別コードと、アドレスコード(ADDR:Device Address)と、終了点コード(ENDP:End Point)と、CRCコードと、パケット終了コードとを含んでいる。データパケットは、同期コードと、パケット識別コードと、データコード(DATA)と、CRCコードと、パケット終了コードとを含んでいる。ハンドシェイクパケットは、同期コードと、パケット識別コードと、パケット終了コードとを含んでいる。 The SOF packet includes a synchronization code (SYNC: synchronization), a packet identification code (PID: Packet Identifier), a frame number, a CRC (cyclic redundancy check) code, and a packet end code (EOP: End Of Packet). It is out. The token packet includes a synchronization code, a packet identification code, an address code (ADDR: Device Address), an end point code (ENDP: End Point), a CRC code, and a packet end code. The data packet includes a synchronization code, a packet identification code, a data code (DATA), a CRC code, and a packet end code. The handshake packet includes a synchronization code, a packet identification code, and a packet end code.
パケット検出補正回路61は、例えば、組み合わせ論理回路又は順序回路等で構成され、スケルチ信号SQ1が活性化されているときに、内部クロック信号ICLK1に同期して、ポート回路21のバッファー回路46から受信データを読み出す。パケット検出補正回路61は、同期コード、パケット識別コード、パケット終了コード、又は、それらの一部に基づいて、受信データの開始パケット又は終了パケットを検出する。
The packet detection /
例えば、パケット検出補正回路61は、開始パケットにおいて同期コードにビットの欠落(ビットロス)が生じている場合に、欠落したビットを同期コードに追加して同期コードを補正する。あるいは、パケット検出補正回路61は、終了パケットに不要なビット(ドリブルビット)が付加されている場合に、不要なビットを除去してパケット終了コードを補正する。
For example, when a missing bit (bit loss) occurs in the synchronization code in the start packet, the packet
パケット検出補正回路62は、スケルチ信号SQ2が活性化されているときに、内部クロック信号ICLK1に同期して、ポート回路22aのバッファー回路56から受信データを読み出す。パケット検出補正回路62の構成及び動作は、パケット検出補正回路61と同様である。
The packet detection and
それにより、リピーターモードにおいて、リピーター回路24は、アップストリームポート動作を行うポート回路22aから入力される受信データを整形及びリタイミングしてポート回路21に出力する。また、リピーター回路24は、ダウンストリームポート動作を行うポート回路21から入力される受信データを整形及びリタイミングしてポート回路22aに出力する。
Thereby, in the repeater mode, the
リピーターモードにおいて、複数のポート回路22の内からアップストリームポート動作を行うポート回路22aが選択できるようにしても良い。その場合に、格納部28は、複数のポート回路22の内から選択されたポート回路22aを特定する識別コードを格納する。例えば、識別コードは、ハブモードにおいて、メインコントローラー10から格納部28に格納されても良いし、工場出荷時に格納部28の不揮発性メモリーに格納されても良い。
In the repeater mode, the
制御回路27は、リピーターモードにおいて、ポート回路21をリピーター回路24に電気的に接続するようにセレクター回路25を制御すると共に、識別コードによって特定されるポート回路22aをリピーター回路24に電気的に接続するようにセレクター回路26を制御する。
In the repeater mode, the
また、制御回路27は、格納部28に格納されている識別コードに基づいて、リピーターモードにおいて、複数のポート回路22の内から選択されたポート回路22aにイネーブル信号を出力すると共に、複数のポート回路22の内の他のポート回路にディスエーブル信号を出力しても良い。それにより、他のポート回路がサスペンド状態又はディスコネクト状態等に設定されるので、使用しないポート回路における消費電力を低減することができる。
In addition, the
図5は、図2に示すリピーター回路の動作を説明するためのタイミングチャートである。図5には、一例として、受信データのデータパケットに含まれている同期コード(SYNC)と、データコード(DATA)と、パケット終了コード(EOP)とが示されている。 FIG. 5 is a timing chart for explaining the operation of the repeater circuit shown in FIG. FIG. 5 shows, as an example, a synchronization code (SYNC), a data code (DATA), and a packet end code (EOP) included in a data packet of received data.
図5の「アップポート側」において、デュアルロールデバイス30a(図1)からポート回路22aに送信されるパケットAと、ポート回路22aからデュアルロールデバイス30aに送信されるパケットBとが示されている。また、図5の「ダウンポート側」において、ポート回路21からメインコントローラー10(図1)に送信されるパケットAと、メインコントローラー10からポート回路21に送信されるパケットBとが示されている。
In the “up port side” of FIG. 5, a packet A transmitted from the
図5(A)は、リピーター回路24が無い場合の動作を示している。デュアルロールデバイス30aからポート回路22aに同期コード(SYNC)、データコード(DATA)、及び、パケット終了コード(EOP)を含むパケットAが送信されると、ポート回路22aはパケットAを格納する。その際に、スケルチ信号SQ2の活性化及び非活性化の遅れにより、同期コード(SYNC)の先端の一部が欠落してビットロスが生じると共に、パケット終了コード(EOP)の後にドリブルビットが付加される。その後、パケットAは、ポート回路21からメインコントローラー10に送信される。
FIG. 5A shows the operation when the
また、メインコントローラー10からポート回路21に同期コード(SYNC)、データコード(DATA)、及び、パケット終了コード(EOP)を含むパケットBが送信されると、ポート回路21はパケットBを格納する。その際に、スケルチ信号SQ1の活性化及び非活性化の遅れにより、同期コード(SYNC)の先端の一部が欠落してビットロスが生じると共に、パケット終了コード(EOP)の後にドリブルビットが付加される。その後、パケットBは、ポート回路22aからデュアルロールデバイス30aに送信される。その結果、図5(A)に示すように、パケット間の間隔が広がり、データ転送において同期がずれてしまう。
When the packet B including the synchronization code (SYNC), the data code (DATA), and the packet end code (EOP) is transmitted from the
図5(B)は、リピーター回路24が有る場合の動作を示している。デュアルロールデバイス30aからポート回路22aにパケットAが送信されると、ポート回路22aは、パケットAを格納する。パケット検出補正回路62が、欠落したビットを同期コード(SYNC)に追加すると共に、ドリブルビットを除去してパケット終了コード(EOP)を補正することにより、デュアルロールデバイス30aからポート回路22aに送信されたパケットAが、変更されることなくポート回路21に出力される。その後、パケットAは、ポート回路21からメインコントローラー10に送信される。
FIG. 5B shows the operation when the
また、メインコントローラー10からポート回路21にパケットBが送信されると、ポート回路21はパケットBを格納する。パケット検出補正回路61が、欠落したビットを同期コード(SYNC)に追加すると共に、ドリブルビットを除去してパケット終了コード(EOP)を補正することにより、メインコントローラー10からポート回路21に入力されたパケットBが、変更されることなくポート回路22aに出力される。その後、パケットBは、ポート回路22aからデュアルロールデバイス30aに送信される。それにより、図5(B)に示すように、デュアルロールデバイス30aとメインコントローラー10との間のデータ転送に及ぼす影響を小さくすることができる。
When the packet B is transmitted from the
ところで、デュアルロールデバイス30aとして使用される機器の中には、ホストになることはできてもスレーブに戻るプロトコルを持たない機器も存在する。メインコントローラー10は、そのような機器にホスト権を与えると、再びホスト権を取得することができなくなってしまう。
By the way, among the devices used as the
そこで、本実施形態においては、図1に示す制御回路27が、例えば、ポート回路22aの接続状態検出回路53から出力される接続状態信号CS2に基づいて、リピーターモードにおいて、ポート回路22aから機器が切断されたことを検出する。あるいは、制御回路27は、ポート回路22aのスケルチ検出回路54から出力されるスケルチ信号SQ2に基づいて、リピーターモードにおいて、ポート回路22aに接続されている機器が通信を停止したことを検出する。
Therefore, in the present embodiment, the
制御回路27は、リピーターモードにおいて、ポート回路22aから機器が切断されたか、又は、ポート回路22aに接続されている機器が通信を停止したことを検出したときに、ポート回路21に接続されたバスをサスペンドにするか、又は、ポート回路21に接続された第1のUSBコネクターの電源端子VBに対するバス電源電位VBUSの供給を停止するようにポート回路21を制御しても良い。それにより、ポート回路21に接続されているメインコントローラー10は、ポート回路22aに接続されているデュアルロールデバイス30aにホスト権を一旦与えても、デュアルロールデバイス30aが既にホスト権を必要としていないと判定することができる。
When the
その場合に、制御回路27は、ポート回路21に接続されたメインコントローラー10によって第1のUSBコネクターのデータ端子D+又はD−のプルアップが解除されたことを検出したときに、データ転送制御装置20を第2のモードから第1のモードに移行させるようにしても良い。それにより、第1のUSBコネクターのデータ端子D+又はD−のプルアップを解除したメインコントローラー10は、再びホスト権を取得することができる。
In that case, when the
以上説明したように、本実施形態によれば、ホスト機能を有していてもハブを制御できないデュアルロールデバイス30aがポート回路22aに接続された場合に、デュアルロールデバイス30aがホスト動作を行うことが可能になる。また、リピーター回路24が、入力される受信データを整形及びリタイミングして出力するので、ビットロス又はドリブルビットを低減すると共に、バスケーブルや物理層回路で鈍った波形を改善することができる。
As described above, according to the present embodiment, the dual-
図6は、本発明の第1の実施形態に係るデータ転送制御装置の動作例を説明するためのタイミングチャートである。図1に示すように、メインコントローラー10は、バスを介してデータ転送制御装置20のポート回路21に接続されており、デュアルロールデバイス30aは、バスを介してデータ転送制御装置20のポート回路22aに接続されている。この例において、メインコントローラー10及びデュアルロールデバイス30aは、OTG(On-The-Go)規格に準拠するものとする。デュアルロールデバイス30aは、ホスト権を要求する所定のステータスをOTGレジスターに格納している。
FIG. 6 is a timing chart for explaining an operation example of the data transfer control device according to the first embodiment of the present invention. As shown in FIG. 1, the
図6に示すステップS1において、ホスト権を有するメインコントローラー10が、ハブモードで動作するデータ転送制御装置20を介してデュアルロールデバイス30aとの間でトランザクションを送受信し、デュアルロールデバイス30aのOTGレジスターをポーリングする。
In step S1 shown in FIG. 6, the
ステップS2において、メインコントローラー10が、所定のステータスを検出すると、複数のポート回路22の内から選択されたポート回路22aを特定する識別コードと共に、ポート回路22aをダウンストリームポートからアップストリームポートに切り換えるリクエストをデータ転送制御装置20に送信する。また、メインコントローラー10は、ホスト権を許可する通知を、データ転送制御装置20を介してデュアルロールデバイス30aに送信する。
In step S2, when the
データ転送制御装置20のハブロジック回路23は、メインコントローラー10から送信されたリクエストを検出して、複数のポート回路22の内から選択されたポート回路22aを特定する識別コード、及び、モードを設定するためのレジスター値を、格納部28に格納する。それにより、制御回路27は、データ転送制御装置20をハブモードからリピーターモードに移行させて、ポート回路21及び22aをリピーター回路24に電気的に接続するようにセレクター回路25及び26を制御する。
The
ステップS3において、デュアルロールデバイス30aが、ポート回路22aが接続されている第2のUSBコネクターのデータ端子D+のプルアップを解除する。データ転送制御装置20の制御回路27は、例えば、接続状態信号CS2に基づいて第2のUSBコネクターのデータ端子D+のプルアップが解除されたことを検出すると、ポート回路21が接続されている第1のUSBコネクターのデータ端子D+のプルアップを解除してデータ端子D+及びD−をプルダウンする。
In step S3, the dual-
ステップS4において、メインコントローラー10が、第1のUSBコネクターのデータ端子D+をプルアップする。データ転送制御装置20の制御回路27は、第1のUSBコネクターのデータ端子D+のプルアップを検出すると、第2のUSBコネクターのデータ端子D+をプルアップする。ステップS5において、バスがリセットされて、第1及び第2のUSBコネクターのデータ端子D+が一旦ローレベルになる。
In step S4, the
ステップS6において、ホスト権を獲得したデュアルロールデバイス30aが、ホスト動作を行う。例えば、デュアルロールデバイス30aは、リピーターモードで動作するデータ転送制御装置20を介してメインコントローラー10との間でトランザクションを送受信し、メインコントローラー10のOTGレジスターをポーリングする。
In step S6, the
ステップS7において、デュアルロールデバイス30aが、データ転送制御装置20のポート回路22aから切断されるか、又は、通信を停止する。データ転送制御装置20の制御回路27は、デュアルロールデバイス30aの切断又は通信停止を検出すると、ポート回路21に接続されたバスをサスペンドにするか、又は、ポート回路21に接続された第1のUSBコネクターの電源端子VBに対するバス電源電位VBUSの供給を停止する。ここで、サスペンドとは、バスにおける通信が休止された状態のことである。
In step S7, the
ステップS8において、メインコントローラー10は、バスのサスペンド又はバス電源電位VBUSの供給停止を検出すると、再びホスト権を取得するために、所望のタイミングで第1のUSBコネクターのデータ端子D+のプルアップを解除する。データ転送制御装置20の制御回路27は、第1のUSBコネクターのデータ端子D+のプルアップが解除されたことを検出したときに、第2のUSBコネクターのデータ端子D+のプルアップを解除してデータ端子D+及びD−をプルダウンする。その際に、制御回路27は、データ転送制御装置20をリピーターモードからハブモードに移行させても良い。
In step S8, when the
ステップS9において、データ転送制御装置20は、OGT規格に規定されている時間内に第1のUSBコネクターのデータ端子D+をプルアップして、ハブモードにおける動作を開始する。また、デュアルロールデバイス30aは、データ転送制御装置20のポート回路22aから切断されていない場合に、第2のUSBコネクターのデータ端子D+をプルアップする。ステップS10において、バスがリセットされて、第1及び第2のUSBコネクターのデータ端子D+が一旦ローレベルになる。
In step S9, the data
<第2の実施形態>
次に、本発明の第2の実施形態に係るデータ転送制御装置について説明する。
図7は、本発明の第2の実施形態に係るデータ転送制御装置の構成例を示すブロック図である。第2の実施形態においては、ハブロジック回路23aのハブリピーターロジック回路210が、図2に示す第1の実施形態におけるリピーター回路24の機能を有している。その他の点に関しては、第2の実施形態は、第1の実施形態と同様である。
<Second Embodiment>
Next, a data transfer control device according to a second embodiment of the present invention will be described.
FIG. 7 is a block diagram showing a configuration example of a data transfer control device according to the second embodiment of the present invention. In the second embodiment, the hub
図7に示すように、データ転送制御装置20aは、ポート回路21と、ポート回路22と、ハブロジック回路23aと、格納部28とを含んでいる。ポート回路21は、アップストリームポート機能及びダウンストリームポート機能を有し、メインコントローラー10(図1)に接続される。ポート回路22は、ダウンストリームポート機能を有し、デバイス30に接続される。その内の少なくとも1つのポート回路22aは、ダウンストリームポート機能及びアップストリームポート機能を有し、デュアルロールデバイス30a(図1)に接続される。
As shown in FIG. 7, the data
ハブロジック回路23aは、トランザクショントランスレーター200と、ハブリピーターロジック回路210と、ハブステートマシン220と、ハブコントローラー230と、ルーティングロジック回路240と、フレームタイマー250とを含んでいる。なお、ハブロジック回路23aの構成は、図7に示す構成に限定されず、その構成の一部を省略したり、他の構成要素を追加する等の種々の変形実施が可能である。
The
トランザクショントランスレーター200は、例えば、ホスト動作を行うメインコントローラー10がポート回路21にHSモードで接続され、スレーブ動作を行うデバイス30がポート回路22にFSモード又はLSモードで接続されている場合に、アップストリーム側のHSモードのトランザクションとダウンストリーム側のFSモード又はLSモードのトランザクションとの間の変換処理を行う。
For example, the
ハブリピーターロジック回路210は、ハブモードにおいて、ポート回路21に接続されたメインコントローラー10とポート回路22に接続されたデバイス30との間のデータ転送速度のモードが同じ場合に、ポート回路21とポート回路22との間のデータの転送を制御する。
The hub
また、ハブリピーターロジック回路210は、リピーターモードにおいて、ホスト動作を行うデュアルロールデバイス30aに接続されたポート回路22aと、スレーブ動作を行うメインコントローラー10に接続されたポート回路21との間で、リピーター動作を行う。
The hub
そのために、ハブリピーターロジック回路210は、内部クロック信号生成回路60と、パケット検出補正回路61及び62とを含んでいる。内部クロック信号生成回路60は、パラレルデータ転送用の内部クロック信号ICLK1と、シリアルデータ転送用の内部クロック信号ICLK2とを生成し、内部クロック信号ICLK1をパケット検出補正回路61及び62に供給し、内部クロック信号ICLK1及びICLK2をポート回路21及び22に供給する。なお、内部クロック信号生成回路60は、ハブリピーターロジック回路210の外部に設けられても良い。
For this purpose, the hub
パケット検出補正回路61は、図2に示すスケルチ信号SQ1が活性化されているときに、内部クロック信号ICLK1に同期して、ポート回路21のバッファー回路46から受信データを読み出す。パケット検出補正回路61は、同期コード、パケット識別コード、パケット終了コード、又は、それらの一部に基づいて、受信データの開始パケット又は終了パケットを検出する。
The packet detection and
例えば、パケット検出補正回路61は、開始パケットにおいて同期コードにビットの欠落(ビットロス)が生じている場合に、欠落したビットを同期コードに追加して同期コードを補正する。あるいは、パケット検出補正回路61は、終了パケットに不要なビット(ドリブルビット)が付加されている場合に、不要なビットを除去してパケット終了コードを補正する。
For example, when a missing bit (bit loss) occurs in the synchronization code in the start packet, the packet
パケット検出補正回路62は、図2に示すスケルチ信号SQ2が活性化されているときに、内部クロック信号ICLK1に同期して、ポート回路22aのバッファー回路56から受信データを読み出す。パケット検出補正回路62の構成及び動作は、パケット検出補正回路61と同様である。
The packet detection and
それにより、リピーターモードにおいて、ハブリピーターロジック回路210は、アップストリームポート動作を行うポート回路22aから入力される受信データを整形及びリタイミングしてポート回路21に出力する。また、ハブリピーターロジック回路210は、ダウンストリームポート動作を行うポート回路21から入力される受信データを整形及びリタイミングしてポート回路22aに出力する。
Thereby, in the repeater mode, the hub
さらに、ハブモードにおいて、ハブリピーターロジック回路210は、アップストリームポート動作を行うポート回路21から入力される受信データを整形及びリタイミングしてポート回路22に出力しても良い。また、ハブリピーターロジック回路210は、ダウンストリームポート動作を行うポート回路22から入力される受信データを整形及びリタイミングしてポート回路21に出力しても良い。
Further, in the hub mode, the hub
ハブステートマシン220は、データ転送制御装置20aのステートを制御する。例えば、ハブステートマシン220は、ポート回路21又は22とメインコントローラー10又はデバイス30との接続や切断を検出したり、ポート回路21又は22とメインコントローラー10又はデバイス30との接続処理や切断処理を行ったり、ポート回路21又は22のリセット、停止、又は、復帰を制御する。また、ハブステートマシン220は、バスのエラー(fault)を検出する処理を行ったり、バスのエラーから復帰する処理を行ったりして、データの転送を制御する。
The
ハブコントローラー230は、データ転送制御装置20aとメインコントローラー10との間の通信を制御する。例えば、ハブコントローラー230は、エニュメレーションを行って、データ転送制御装置20aのリソース情報や設定等をメインコントローラー10と交換したり、メインコントローラー10からのリクエストを処理する。
The
ルーティングロジック回路240は、トランザクショントランスレーター200とポート回路22とを電気的に接続する。あるいは、ルーティングロジック回路240は、ハブリピーターロジック回路210とポート回路22とを電気的に接続する。フレームタイマー250は、アップストリーム側のフレームとダウンストリーム側のフレームとの同期を取り、フレームインターバルの制御を行うために用いられる。
The
ここで、ハブステートマシン220は、図1に示す第1の実施形態における制御回路27に相当する。ハブステートマシン220は、例えば、組み合わせ論理回路又は順序回路等で構成され、データ転送制御装置20aの各部を制御する。
Here, the
メインコントローラー10がホスト動作を行うハブモードにおいて、ハブステートマシン220は、アップストリームポート動作を行うようにポート回路21を制御すると共に、ダウンストリームポート動作を行うようにポート回路22aを制御する。また、デュアルロールデバイス30aがホスト動作を行うリピーターモードにおいて、ハブステートマシン220は、アップストリームポート動作を行うようにポート回路22aを制御すると共に、ダウンストリームポート動作を行うようにポート回路21を制御する。
In the hub mode in which the
ハブモードにおいては、ハブリピーターロジック回路210がポート回路21とポート回路22との間のデータの転送を制御し、データ転送制御装置20aは通常のハブとして動作する。一方、リピーターモードにおいては、ハブリピーターロジック回路210が、ポート回路21とポート回路22aとの間でリピーターとして動作する。
In the hub mode, the hub
それにより、ホスト機能を有していてもハブを制御できないデュアルロールデバイス30aがポート回路22aに接続された場合に、デュアルロールデバイス30aがホスト動作を行うことが可能になる。また、ハブリピーターロジック回路210が、入力される受信データを整形及びリタイミングして出力するので、ビットロス又はドリブルビットを低減すると共に、バスケーブルや物理層回路で鈍った波形を改善することができる。
Thus, when the
リピーターモードにおいて、複数のポート回路22の内からアップストリームポート動作を行うポート回路22aが選択できるようにしても良い。その場合に、格納部28は、複数のポート回路22の内から選択されたポート回路22aを特定する識別コードを格納する。例えば、識別コードは、ハブモードにおいて、メインコントローラー10から格納部28に格納されても良いし、工場出荷時に格納部28の不揮発性メモリーに格納されても良い。
In the repeater mode, the
ハブステートマシン220は、リピーターモードにおいて、識別コードによって特定されるポート回路22aをハブリピーターロジック回路210に電気的に接続するようにルーティングロジック回路240を制御する。
The
また、ハブステートマシン220は、格納部28に格納されている識別コードに基づいて、リピーターモードにおいて、複数のポート回路22の内から選択されたポート回路22aにイネーブル信号を出力すると共に、複数のポート回路22の内の他のポート回路にディスエーブル信号を出力しても良い。それにより、他のポート回路がサスペンド状態又はディスコネクト状態等に設定されるので、使用しないポート回路における消費電力を低減することができる。
The
ところで、デュアルロールデバイス30aとして使用される機器の中には、ホストになることはできてもスレーブに戻るプロトコルを持たない機器も存在する。メインコントローラー10は、そのような機器にホスト権を与えると、再びホスト権を取得することができなくなってしまう。
By the way, among the devices used as the
そこで、本実施形態においては、ハブステートマシン220が、例えば、ポート回路22aの接続状態検出回路53(図2)から出力される接続状態信号CS2に基づいて、リピーターモードにおいて、ポート回路22aから機器が切断されたことを検出する。あるいは、ハブステートマシン220は、ポート回路22aのスケルチ検出回路54(図2)から出力されるスケルチ信号SQ2に基づいて、リピーターモードにおいて、ポート回路22aに接続されている機器が通信を停止したことを検出する。
Therefore, in the present embodiment, the
ハブステートマシン220は、リピーターモードにおいて、ポート回路22aから機器が切断されたか、又は、ポート回路22aに接続されている機器が通信を停止したことを検出したときに、ポート回路21に接続されたバスをサスペンドにするか、又は、ポート回路21に接続された第1のUSBコネクターの電源端子VBに対するバス電源電位VBUSの供給を停止するようにポート回路21を制御しても良い。それにより、ポート回路21に接続されているメインコントローラー10は、ポート回路22aに接続されているデュアルロールデバイス30aにホスト権を一旦与えても、デュアルロールデバイス30aが既にホスト権を必要としていないと判定することができる。
The
その場合に、ハブステートマシン220は、ポート回路21に接続されたメインコントローラー10によって第1のUSBコネクターのデータ端子D+又はD−のプルアップが解除されたことを検出したときに、データ転送制御装置20を第2のモードから第1のモードに移行させるようにしても良い。それにより、第1のUSBコネクターのデータ端子D+又はD−のプルアップを解除したメインコントローラー10は、再びホスト権を取得することができる。
In this case, when the
<電子機器>
図8は、本発明の一実施形態に係る電子機器の構成例を示すブロック図である。例えば、本発明に係るデータ転送制御装置は、カーナビゲーション装置等の車載装置、パーソナルコンピューター、家庭用ゲーム機、プリンター、テレビジョン受像機、デジタルカメラ、デジタルフォトフレーム、AVレコーダー、又は、AVプレーヤー等の電子機器に適用することができる。
<Electronic equipment>
FIG. 8 is a block diagram illustrating a configuration example of an electronic device according to an embodiment of the present invention. For example, the data transfer control device according to the present invention includes an in-vehicle device such as a car navigation device, a personal computer, a home game machine, a printer, a television receiver, a digital camera, a digital photo frame, an AV recorder, or an AV player. It can be applied to other electronic devices.
図8に示すように、電子機器300は、CPU310と、データ転送制御装置320と、デバイス330と、ROM(Read Only Memory)340と、RAM(Random Access Memory)350と、通信部360と、表示部370と、音声出力部380と、操作部390とを含んでいる。なお、図8に示す構成要素の一部を省略又は変更しても良いし、あるいは、図8に示す構成要素に他の構成要素を付加しても良い。
As shown in FIG. 8, the electronic device 300 includes a
ここで、CPU310は、図1に示すメインコントローラー10に相当し、データ転送制御装置320は、図1に示すデータ転送制御装置20又は図7に示すデータ転送制御装置20aに相当し、デバイス330は、図1に示すデバイス30に相当する。デバイス330の内の少なくとも1つは、スレーブ機能に加えてホスト機能を有するデュアルロールデバイス330aであり、図1に示すデバイス30aに相当する。
Here, the
CPU310とデータ転送制御装置320とは、USB等のバスを介して通信する。データ転送制御装置320とデバイス330とは、USB等のバスを介して通信する。CPU310とROM340〜操作部390とは、CPUバスを介して通信する。
The
CPU310は、ROM340等に記憶されているプログラムに従って、外部から供給されるデータ等を用いて各種の演算処理や制御処理を行う。例えば、CPU310は、操作部390から供給される操作信号に応じて各種のデータ処理を行ったり、外部との間でデータ通信を行うために通信部360を制御したり、表示部370に各種の画像を表示させるための画像信号を生成したり、音声出力部380に各種の音声を出力させるための音声信号を生成したりする。
The
ROM340は、CPU310が各種の演算処理や制御処理を行うためのプログラムやデータ等を記憶している。また、RAM350は、CPU310の作業領域として用いられ、ROM340から読み出されたプログラムやデータ、操作部390を用いて入力されたデータ、又は、CPU310がプログラムに従って実行した演算結果等を一時的に記憶する。
The
通信部360は、例えば、アナログ回路及びデジタル回路で構成され、CPU310と外部装置との間のデータ通信を行う。表示部370は、例えば、LCD(液晶表示装置)等を含み、CPU310から供給される画像信号に基づいて各種の画像を表示する。音声出力部380は、例えば、スピーカー等を含み、CPU310から供給される音声信号に基づいて音声を出力する。操作部390は、例えば、操作キーやボタンスイッチ等を含む入力装置であり、ユーザーによる操作に応じた操作信号をCPU310に出力する。
The
以上においては、データ転送制御装置がHSモード又はFSモードで動作する場合について説明した。データ転送制御装置がLSモードで動作する場合には、ハブモードにおいて、第1のUSBコネクターのデータ端子D−が抵抗を介してプルアップされ、リピーターモードにおいて、第2のUSBコネクターのデータ端子D−が抵抗を介してプルアップされる。このように、本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。 The case where the data transfer control device operates in the HS mode or the FS mode has been described above. When the data transfer control device operates in the LS mode, the data terminal D− of the first USB connector is pulled up via a resistor in the hub mode, and the data terminal D− of the second USB connector is in the repeater mode. Is pulled up through a resistor. Thus, the present invention is not limited to the embodiments described above, and many modifications can be made within the technical idea of the present invention by those who have ordinary knowledge in the technical field.
10…メインコントローラー、11…リンクコントローラー、12、40、50…インターフェース回路、20、20a…データ転送制御装置、21、22、22a…ポート回路、23、23a…ハブロジック回路、24…リピーター回路、25、26…セレクター回路、27…制御回路、28…格納部、30…デバイス、30a…デュアルロールデバイス、41、51…差動レシーバー、42、52…差動ドライバー、43、53…接続状態検出回路、44、54…スケルチ検出回路、45、55…サンプリングクロック信号生成回路、46、56…バッファー回路、47、57…パラレル/シリアル変換回路、60…内部クロック信号生成回路、61、62…パケット検出補正回路、71、74…トリガー回路、72…インバーター、73…AND回路、81…PLL回路、82…DLL回路、83…エッジ検出回路、84…クロック信号選択回路、200…トランザクショントランスレーター、210…ハブリピーターロジック回路、220…ハブステートマシン、230…ハブコントローラー、240…ルーティングロジック回路、250…フレームタイマー、300…電子機器、310…CPU、320…データ転送制御装置、330…デバイス、330a…デュアルロールデバイス、340…ROM、350…RAM、360…通信部、370…表示部、380…音声出力部、390…操作部、SW1〜SW8…スイッチ回路、R0〜R22…抵抗、C0…キャパシター、D0…ダイオード
DESCRIPTION OF
Claims (6)
第2のポート回路と、
前記第1のポート回路と前記第2のポート回路との間のデータの転送を制御するハブロジック回路と、
入力される受信データを少なくとも整形することにより、ビットロス又はドリブルビットを低減して出力するリピーター回路と、
第1のモードにおいて、アップストリームポート動作を行う前記第1のポート回路を前記ハブロジック回路に電気的に接続し、第2のモードにおいて、ダウンストリームポート動作を行う前記第1のポート回路を前記リピーター回路に電気的に接続する第1のセレクター回路と、
前記第1のモードにおいて、ダウンストリームポート動作を行う前記第2のポート回路を前記ハブロジック回路に電気的に接続し、前記第2のモードにおいて、アップストリームポート動作を行う前記第2のポート回路を前記リピーター回路に電気的に接続する第2のセレクター回路と、
を備えるデータ転送制御装置。 A first port circuit;
A second port circuit;
A hub logic circuit for controlling transfer of data between the first port circuit and the second port circuit;
A repeater circuit that reduces bit loss or dribble bits and outputs by at least shaping received data to be input;
In the first mode, the first port circuit that performs upstream port operation is electrically connected to the hub logic circuit, and in the second mode, the first port circuit that performs downstream port operation is A first selector circuit electrically connected to the repeater circuit;
In the first mode, and electrically connecting the second port circuit that performs downstream port operations to the hub logic circuit, in said second mode, said second port circuit that performs upstream port operation A second selector circuit electrically connecting the repeater circuit to the repeater circuit;
A data transfer control device comprising:
第2のポート回路と、
第1のモードにおいて、アップストリームポート動作を行う前記第1のポート回路とダウンストリームポート動作を行う前記第2のポート回路との間のデータの転送を制御し、第2のモードにおいて、アップストリームポート動作を行う前記第2のポート回路から入力される受信データを少なくとも整形することにより、ビットロス又はドリブルビットを低減して前記第1のポート回路に出力すると共に、ダウンストリームポート動作を行う前記第1のポート回路から入力される受信データを少なくとも整形することにより、ビットロス又はドリブルビットを低減して前記第2のポート回路に出力するハブリピーターロジック回路と、
を備えるデータ転送制御装置。 A first port circuit;
A second port circuit;
Controlling the transfer of data between the first port circuit performing upstream port operation and the second port circuit performing downstream port operation in the first mode, and upstream in the second mode; By at least shaping received data input from the second port circuit that performs the port operation, the bit loss or dribble bit is reduced and output to the first port circuit, and at the same time the downstream port operation is performed. A hub repeater logic circuit that reduces bit loss or dribble bits and outputs the data to the second port circuit by at least shaping received data input from one port circuit;
A data transfer control device comprising:
前記制御回路が、前記複数の第2のポート回路の内から選択されたポート回路を特定する識別コードに基づいて、前記第2のモードにおいて、前記選択されたポート回路におけるデータ送信動作を許可する信号を出力すると共に、前記複数の第2のポート回路の内の他のポート回路におけるデータ送信動作を禁止する信号を出力する、請求項3又は4記載のデータ転送制御装置。 A plurality of second port circuits;
Allow the control circuit, based on the port circuit selected from the plurality of second port circuits to the identification code for identifying, in said second mode, the data transmission operation definitive to the selected port circuit and outputs a signal to and outputs a signal for prohibiting the definitive data transmission operation to the other port circuit of the plurality of second port circuits, the data transfer control device according to claim 3 or 4, wherein.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015084698A JP6596901B2 (en) | 2015-04-17 | 2015-04-17 | Data transfer control device and electronic device using the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015084698A JP6596901B2 (en) | 2015-04-17 | 2015-04-17 | Data transfer control device and electronic device using the same |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016206762A JP2016206762A (en) | 2016-12-08 |
JP6596901B2 true JP6596901B2 (en) | 2019-10-30 |
Family
ID=57489818
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015084698A Active JP6596901B2 (en) | 2015-04-17 | 2015-04-17 | Data transfer control device and electronic device using the same |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6596901B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7293986B2 (en) * | 2019-08-27 | 2023-06-20 | 沖電気工業株式会社 | data processor |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060059293A1 (en) * | 2004-09-14 | 2006-03-16 | Henry Wurzburg | Universal serial bus switching hub |
JP5287112B2 (en) * | 2008-10-06 | 2013-09-11 | セイコーエプソン株式会社 | Data transfer control device and electronic device |
JP2010218196A (en) * | 2009-03-17 | 2010-09-30 | Seiko Epson Corp | Data transfer controller, and electronic equipment |
JP5482306B2 (en) * | 2010-03-05 | 2014-05-07 | セイコーエプソン株式会社 | Data transfer control device and electronic device |
JP5162610B2 (en) * | 2010-03-12 | 2013-03-13 | Necアクセステクニカ株式会社 | USB device connection system and USB hub controller |
-
2015
- 2015-04-17 JP JP2015084698A patent/JP6596901B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2016206762A (en) | 2016-12-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11704274B2 (en) | System, apparatus and method for extended communication modes for a multi-drop interconnect | |
US10241953B2 (en) | Dynamic data-link selection over common physical interface | |
KR102328014B1 (en) | Device including single wire interface and data processing system having the same | |
KR100741470B1 (en) | Clock generator for usb devices | |
US9001950B2 (en) | Information processing apparatus, serial communication system, method of initialization of communication therefor, and serial communication apparatus | |
US8683085B1 (en) | USB interface configurable for host or device mode | |
KR102559387B1 (en) | Peripheral component interconnect express interface device and operating method thereof | |
JP2009540441A (en) | Low power and low pin count bidirectional dual data rate device interconnect interface | |
US10101764B2 (en) | Automatic clock configuration system | |
JP2017525200A (en) | Link layer / physical layer (PHY) serial interface | |
US9436647B2 (en) | IIC bus start-stop detection circuit | |
JP4722907B2 (en) | Universal serial bus transmitter | |
CN110309092B (en) | Circuit device, electronic apparatus, and cable harness | |
US10977206B2 (en) | Data communication device and method for data communication | |
KR20230073347A (en) | Sideband signaling on PERIPHERAL COMPONENT INTERCONNECT (PCI) EXPRESS (PCIE) links | |
JP6596901B2 (en) | Data transfer control device and electronic device using the same | |
JP6897307B2 (en) | Circuit equipment, electronic devices, cable harnesses and data transfer methods | |
US8510485B2 (en) | Low power digital interface | |
US20140258584A1 (en) | Bus relay apparatus, integrated circuit apparatus, cable, connector, electronic appliance, and bus relay method | |
JP4598872B2 (en) | Timing recovery circuit, communication node, network system, and electronic device | |
KR20190075280A (en) | Host controller, secure element and serial peripheral interface | |
KR20020036748A (en) | Microcomputer | |
CN111949069A (en) | Circuit for asynchronous data transfer | |
KR102254255B1 (en) | Device including single wire interface and data processing system having the same | |
US20230315672A1 (en) | Interface device and computing system including the same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20180320 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20181227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190122 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190319 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20190903 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20190916 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6596901 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |