JP2010218196A - Data transfer controller, and electronic equipment - Google Patents
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Abstract
Description
本発明は、データ転送制御装置及び電子機器等に関する。 The present invention relates to a data transfer control device, an electronic device, and the like.
近年、USB2.0(Universal Serial Bus 2.0)等で規格化されたUSBによるシリアルインターフェースが普及している。例えば、パソコンと周辺機器の接続や、プリンタとデジタルカメラの接続、カーナビゲーションシステムとポータブルオーディオの接続など、電子機器同士を接続するインターフェースとして広く用いられている。 In recent years, USB serial interfaces standardized by USB 2.0 (Universal Serial Bus 2.0) and the like have become widespread. For example, it is widely used as an interface for connecting electronic devices such as a connection between a personal computer and peripheral devices, a connection between a printer and a digital camera, and a connection between a car navigation system and portable audio.
USBによるホストコントローラーと複数のデバイスとの接続には、一般にハブが用いられる。すなわち、ハブのアップストリームポート回路には、USBを介してホストコントローラーが接続され、ハブのダウンストリームポート回路には、USBを介して複数のデバイスが接続される。 In general, a hub is used to connect a USB host controller to a plurality of devices. That is, a host controller is connected to the upstream port circuit of the hub via the USB, and a plurality of devices are connected to the downstream port circuit of the hub via the USB.
しかしながら、このような構成では、アップストリームポート回路の接続対象がホストコントローラーに固定され、ダウンストリームポート回路の接続対象がデバイスに固定されるという課題がある。例えば、電子機器がハブを内蔵し、そのハブのダウンストリームポート回路につながるUSBポートが設けられている場合、USBポートに接続された外部機器はデバイス動作しか行うことができない。 However, in such a configuration, there is a problem that the connection target of the upstream port circuit is fixed to the host controller, and the connection target of the downstream port circuit is fixed to the device. For example, when the electronic device has a built-in hub and a USB port connected to the downstream port circuit of the hub is provided, the external device connected to the USB port can only perform device operations.
なお、特許文献1には、2以上のアップストリームポート回路を含み、そのうちのいずれかのアップストリームポート回路をデータ転送に用いるかを切り替える技術が開示されている。
本発明の幾つかの態様によれば、ポートの接続対象を切り替えられるデータ転送制御装置及び電子機器等を提供できる。 According to some aspects of the present invention, it is possible to provide a data transfer control device, an electronic device, and the like that can switch a port connection target.
本発明の一態様は、少なくとも1つのダウンストリームポート回路と、第1のモードにおいてアップストリームポート動作を行い、第2のモードにおいてダウンストリームポート動作を行う第1のアップダウンストリームポート回路と、第1のモードにおいてダウンストリームポート動作を行い、第2のモードにおいてアップストリームポート動作を行う第2のアップダウンストリームポート回路と、ルーティングロジック回路と、ハブロジック動作を行うハブロジック回路と、を含み、前記第1のモードにおいて、アップストリームポート動作の前記第1のアップダウンストリームポート回路からのデータを、前記ハブロジック回路、前記ルーティングロジック回路を介して、ダウンストリームポート動作の前記第2のアップダウンストリームポート回路へ転送し、前記第2のモードにおいて、アップストリームポート動作の前記第2のアップダウンストリームポート回路からのデータを、前記ハブロジック回路、前記ルーティングロジック回路を介して、ダウンストリームポート動作の前記第1のアップダウンストリームポート回路へ転送するデータ転送制御装置に関係する。 One aspect of the present invention provides at least one downstream port circuit, a first upstream port circuit that performs upstream port operation in a first mode and performs downstream port operation in a second mode, A second upstream port circuit that performs downstream port operation in the first mode and performs upstream port operation in the second mode, a routing logic circuit, and a hub logic circuit that performs hub logic operation; In the first mode, data from the first upstream port circuit in upstream port operation is transferred to the second up / down port in downstream port operation via the hub logic circuit and the routing logic circuit. Stri The data from the second upstream port circuit of the upstream port operation in the second mode, the data of the downstream port operation through the hub logic circuit and the routing logic circuit. It relates to a data transfer control device for transferring to the first upstream / downstream port circuit.
本発明の一態様によれば、第1のモードにおいて、アップストリームポート動作の第1のアップダウンストリームポート回路からのデータが、ハブロジック回路、ルーティングロジック回路を介して、ダウンストリームポート動作の第2のアップダウンストリームポート回路へ転送される。また、第2のモードにおいて、アップストリームポート動作の第2のアップダウンストリームポート回路からのデータが、ハブロジック回路、ルーティングロジック回路を介して、ダウンストリームポート動作の第1のアップダウンストリームポート回路へ転送される。 According to an aspect of the present invention, in the first mode, data from the first upstream port circuit of the upstream port operation is transmitted through the hub logic circuit and the routing logic circuit. 2 upstream and downstream port circuits. Also, in the second mode, data from the second upstream / downstream port circuit in the upstream port operation passes through the hub logic circuit and the routing logic circuit, and the first upstream / downstream port circuit in the downstream port operation. Forwarded to
これにより、第1のモードにおいて、第1のアップダウンストリームポート回路にホスト動作を行う機器を接続し、第2のアップダウンストリームポート回路にデバイス動作を行う機器を接続できる。また、第2のモードにおいて、第1のアップダウンストリームポート回路にデバイス動作を行う機器を接続し、第2のアップダウンストリームポート回路にホスト動作を行う機器を接続できる。このように、本発明の一態様によれば、第1、第2のアップダウンストリームポート回路に対して、ホスト動作を行う機器を接続することも可能になり、デバイス動作を行う機器を接続することも可能になる。 Thereby, in the first mode, a device performing a host operation can be connected to the first upstream port circuit, and a device performing a device operation can be connected to the second upstream port circuit. In the second mode, a device that performs device operation can be connected to the first upstream port circuit, and a device that performs host operation can be connected to the second upstream port circuit. Thus, according to one aspect of the present invention, it is possible to connect a device that performs a host operation to the first and second upstream port circuits, and connect a device that performs a device operation. It becomes possible.
また、本発明の一態様では、前記第1のモードにおいて、アップストリームポート動作の前記第1のアップダウンストリームポート回路からのデータを、前記ハブロジック回路、前記ルーティングロジック回路を介して前記少なくとも1つのダウンストリームポート回路へ転送し、前記第2のモードにおいて、アップストリームポート動作の前記第2のアップダウンストリームポート回路からのデータを、前記ハブロジック回路、前記ルーティングロジック回路を介して前記少なくとも1つのダウンストリームポート回路へ転送してもよい。 In one aspect of the present invention, in the first mode, data from the first upstream port circuit in upstream port operation is transferred to the at least one via the hub logic circuit and the routing logic circuit. And in the second mode, data from the second upstream port circuit for upstream port operation is transferred to the at least one via the hub logic circuit and the routing logic circuit. May be forwarded to one downstream port circuit.
このようにすれば、第1のモードにおいて、アップストリームポート動作の第1のアップダウンストリームポート回路が、ダウンストリームポート動作の第2のアップダウンストリームポート回路との間でデータ転送するとともに、ダウンストリームポート回路との間でデータ転送できる。また、第2のモードにおいて、アップストリームポート動作の第2のアップダウンストリームポート回路が、ダウンストリームポート動作の第1のアップダウンストリームポート回路との間でデータ転送するとともに、ダウンストリームポート回路との間でデータ転送できる。 In this way, in the first mode, the first upstream port circuit in the upstream port operation transfers data to and from the second upstream port circuit in the downstream port operation. Data can be transferred to and from the stream port circuit. In the second mode, the second upstream port circuit for upstream port operation transfers data to and from the first upstream port circuit for downstream port operation, and Can transfer data between.
また、本発明の一態様では、前記第1のアップダウンストリームポート回路と前記ハブロジック回路との間に設けられる第1のバスと、前記第1のアップダウンストリームポート回路と前記ルーティングロジック回路との間に設けられる第2のバスと、前記第2のアップダウンストリームポート回路と前記ハブロジック回路との間に設けられる第3のバスと、前記第2のアップダウンストリームポート回路と前記ルーティングロジック回路との間に設けられる第4のバスと、を含み、前記第1のモードにおいて、前記第1のアップダウンストリームポート回路からのデータを、前記第1のバス、前記ハブロジック回路、前記ルーティングロジック回路、前記第4のバスを介して前記第2のアップダウンストリームポート回路へ転送し、前記第2のモードにおいて、前記第2のアップダウンストリームポート回路からのデータを、前記第3のバス、前記ハブロジック回路、前記ルーティングロジック回路、前記第2のバスを介して前記第1のアップダウンストリームポート回路へ転送してもよい。 In one embodiment of the present invention, a first bus provided between the first upstream / downstream port circuit and the hub logic circuit, the first upstream / downstream port circuit, and the routing logic circuit, A second bus provided between the second upstream port circuit and the hub logic circuit, a second upstream port circuit and the routing logic. And a fourth bus provided between the first bus, the hub logic circuit, and the routing in the first mode for transferring data from the first upstream port circuit in the first mode. A logic circuit, transferred to the second upstream / downstream port circuit via the fourth bus; In this mode, data from the second upstream port circuit is transferred to the first upstream port via the third bus, the hub logic circuit, the routing logic circuit, and the second bus. It may be transferred to a circuit.
本発明の一態様によれば、第1のモードにおいて、第1、第2のバスのうち第1のバスを介してデータが転送され、第3、第4のバスのうち第4のバスを介してデータが転送される。これにより、第1のアップダウンストリームポート回路からのデータを、ハブロジック回路、ルーティングロジック回路を介して第2のアップダウンストリームポート回路へ転送できる。また、本発明の一態様によれば、第2のモードにおいて、第1、第2のバスのうち第2のバスを介してデータが転送され、第3、第4のバスのうち第3のバスを介してデータが転送される。これにより、第2のモードにおいて、第2のアップダウンストリームポート回路からのデータを、ハブロジック回路、ルーティングロジック回路を介して第1のアップダウンストリームポート回路へ転送できる。 According to one aspect of the present invention, in the first mode, data is transferred via the first bus of the first and second buses, and the fourth bus of the third and fourth buses is transferred. Data is transferred via Thereby, data from the first upstream port circuit can be transferred to the second upstream port circuit via the hub logic circuit and the routing logic circuit. According to one embodiment of the present invention, in the second mode, data is transferred via the second bus of the first and second buses, and the third of the third and fourth buses. Data is transferred via the bus. Thereby, in the second mode, data from the second upstream port circuit can be transferred to the first upstream port circuit via the hub logic circuit and the routing logic circuit.
また、本発明の一態様では、前記ハブロジック回路は、ハブコントローラーと、ハブリピーターロジック回路と、トランザクショントランスレーターと、ハブステートマシーンと、フレームタイマーと、を有してもよい。 In one aspect of the present invention, the hub logic circuit may include a hub controller, a hub repeater logic circuit, a transaction translator, a hub state machine, and a frame timer.
このように、本発明の一態様では、ハブロジック回路が、これらの構成要素を含むことでハブロジック動作を行ってもよい。但し、本発明の一態様では、ハブロジック回路が、これらの構成要素の一部を含まずに構成にされてもよい。 Thus, in one embodiment of the present invention, the hub logic circuit may include these components to perform hub logic operation. However, in one embodiment of the present invention, the hub logic circuit may be configured without including some of these components.
また、本発明の一態様では、前記第1のアップダウンストリームポート回路には、ホスト動作とデバイス動作を切り替え可能なホスト/デバイスコントローラーが接続され、前記第1のモードにおいて、前記第1のアップダウンストリームポート回路は、ホスト動作を行う前記ホスト/デバイスコントローラーと前記ハブロジック回路との間のインターフェース処理を行い、前記第2のモードにおいて、前記第1のアップダウンストリームポート回路は、デバイス動作を行う前記ホスト/デバイスコントローラーと前記ルーティングロジック回路との間のインターフェース処理を行ってもよい。 In one aspect of the present invention, a host / device controller capable of switching between host operation and device operation is connected to the first upstream / downstream port circuit, and the first upstream port circuit is connected in the first mode. The downstream port circuit performs an interface process between the host / device controller that performs a host operation and the hub logic circuit. In the second mode, the first upstream port circuit performs a device operation. Interface processing between the host / device controller to be performed and the routing logic circuit may be performed.
このようにすれば、ホスト動作とデバイス動作を切り替え可能なホスト/デバイスコントローラーを第1のアップダウンストリームポート回路に接続できる。具体的には、第1のモードにおいて、ホスト動作を行うホスト/デバイスコントローラーを第1のアップダウンストリームポート回路に接続できる。また、第2のモードにおいて、デバイス動作を行うホスト/デバイスコントローラーを第1のアップダウンストリームポート回路に接続できる。例えば、ホスト/デバイスコントローラーのホスト動作とデバイス動作を切り替えてから、第1のアップダウンストリームポート回路に接続することもできるし、第1のアップダウンストリームポート回路に接続されたままで、ホスト/デバイスコントローラーのホスト動作とデバイス動作を切り替えることもできる。 In this way, a host / device controller capable of switching between host operation and device operation can be connected to the first upstream port circuit. Specifically, in the first mode, the host / device controller that performs the host operation can be connected to the first upstream port circuit. In the second mode, the host / device controller that performs device operation can be connected to the first upstream port circuit. For example, after switching between host operation and device operation of the host / device controller, the host / device can be connected to the first upstream port circuit, or connected to the first upstream / downstream port circuit. It is also possible to switch between the controller host operation and device operation.
また、本発明の一態様では、前記第1のアップダウンストリームポート回路は、USB(Universal Serial Bus)を介して前記ホスト/デバイスコントローラーとのインターフェース処理を行ってもよい。 In the aspect of the invention, the first upstream port circuit may perform an interface process with the host / device controller via a USB (Universal Serial Bus).
このようにすれば、USBを介してホスト/デバイスコントローラーとのインターフェース処理を行うことで、USB規格に準拠したホスト/デバイスコントローラーを第1のアップダウンストリームポート回路に接続できる。 In this way, the host / device controller compliant with the USB standard can be connected to the first upstream / downstream port circuit by performing the interface process with the host / device controller via the USB.
また、本発明の一態様では、前記ホスト/デバイスコントローラーがOTG(On-The-Go)規格に準拠し、前記第1のアップダウンストリームポート回路は、前記ホスト/デバイスコントローラーとの、OTG規格に準拠したインターフェース処理を行ってもよい。 In one aspect of the present invention, the host / device controller is compliant with an OTG (On-The-Go) standard, and the first upstream port circuit is compliant with the OTG standard with the host / device controller. Compliant interface processing may be performed.
本実施形態によれば、OTG規格に準拠したホスト/デバイスコントローラーを第1のアップダウンストリームポート回路に接続できる。そして、OTG規格に準拠したホスト/デバイスコントローラーと、他のポートに接続された機器との間のデータ転送を行うことができる。 According to this embodiment, a host / device controller compliant with the OTG standard can be connected to the first upstream / downstream port circuit. Data transfer between the host / device controller compliant with the OTG standard and a device connected to another port can be performed.
また、本発明の一態様では、前記第1のアップダウンストリームポート回路は、前記ホスト/デバイスコントローラーのリンク層回路とのインターフェース処理を行ってもよい。 In the aspect of the invention, the first upstream port circuit may perform an interface process with a link layer circuit of the host / device controller.
このようにすれば、第1のアップダウンストリームポート回路が、物理層回路(トランシーバー)を介することなく、ホスト/デバイスコントローラーのリンク層回路とのインターフェース処理を行うことができる。これにより、第1のアップダウンストリームポート回路がトランシーバーを含む必要がなくなるため、データ転送制御装置の回路規模を削減できる。 In this way, the first upstream port circuit can perform interface processing with the link layer circuit of the host / device controller without going through the physical layer circuit (transceiver). This eliminates the need for the first upstream port circuit to include a transceiver, thereby reducing the circuit scale of the data transfer control device.
また、本発明の一態様では、前記第1のアップダウンストリームポート回路は、前記ホスト/デバイスコントローラーとULPI規格(UTMI+ Low Pin Interface)のバスで接続され、前記ホスト/デバイスコントローラーの前記リンク層回路との間のULPIのインターフェース処理を行ってもよい。 In one aspect of the present invention, the first upstream port circuit is connected to the host / device controller via a bus of ULPI standard (UTMI + Low Pin Interface), and the link layer circuit of the host / device controller. The ULPI interface processing between the two may be performed.
本発明の一態様によれば、第1のアップダウンストリームポート回路が、ホスト/デバイスコントローラーのリンク層回路との間のULPIのインターフェース処理を行うことで、ホスト/デバイスコントローラーのリンク層回路とのインターフェース処理を実現できる。 According to one aspect of the present invention, the first upstream / downstream port circuit performs the ULPI interface process with the link layer circuit of the host / device controller, so that the link layer circuit of the host / device controller Interface processing can be realized.
また、本発明の一態様では、前記第1のアップダウンストリームポート回路は、前記ホスト/デバイスコントローラーの前記リンク層回路とのインターフェース処理を行う第1のインターフェース回路と、前記第1のモードにおいて、前記ハブロジック回路とのインターフェース処理を行い、前記第2のモードにおいて、前記ルーティングロジック回路とのインターフェース処理を行う第2のインターフェース回路と、前記第1のインターフェース回路のインターフェース信号と、前記第2のインターフェース回路のインターフェース信号との変換処理を行う変換回路と、を有してもよい。 In the aspect of the invention, the first upstream port circuit may include a first interface circuit that performs an interface process with the link layer circuit of the host / device controller, and the first mode. A second interface circuit that performs an interface process with the hub logic circuit and performs an interface process with the routing logic circuit in the second mode; an interface signal of the first interface circuit; A conversion circuit that performs conversion processing with an interface signal of the interface circuit.
このようにすれば、ホスト/デバイスコントローラーのリンク層回路とのインターフェース処理のインターフェース信号と、ハブロジック回路またはルーティングロジック回路とのインターフェース処理のインターフェース信号とを変換処理できる。これにより、ホスト/デバイスコントローラーのリンク層回路とのインターフェース処理を実現できる。例えば、第1のインターフェース回路が、ULPIのインターフェース処理を行ってもよく、第2のインターフェース回路が、UTMI(USB2.0 Transceiver Macrocell Interface)のインターフェース処理を行ってもよい。そして、変換回路が、ULPIのインターフェース信号とUTMIのインターフェース信号との変換処理を行ってもよい。 By doing so, it is possible to convert the interface signal for the interface processing with the link layer circuit of the host / device controller and the interface signal for the interface processing with the hub logic circuit or the routing logic circuit. Thereby, interface processing with the link layer circuit of the host / device controller can be realized. For example, the first interface circuit may perform ULPI interface processing, and the second interface circuit may perform UTMI (USB 2.0 Transceiver Macrocell Interface) interface processing. The conversion circuit may perform a conversion process between the ULPI interface signal and the UTMI interface signal.
また、本発明の一態様では、前記第1のモードにおいて、前記第1のアップダウンストリームポート回路には、ホストコントローラーが接続され、前記第1のアップダウンストリームポート回路は、前記ホストコントローラーと前記ハブロジック回路とのインターフェース処理を行い、前記第2のモードにおいて、前記第1のアップダウンストリームポート回路には、デバイスが接続され、前記第1のアップダウンストリームポート回路は、前記デバイスと前記ルーティングロジック回路とのインターフェース処理を行ってもよい。 In the aspect of the present invention, in the first mode, a host controller is connected to the first upstream port circuit, and the first upstream port circuit includes the host controller and the Interface with a hub logic circuit, and in the second mode, a device is connected to the first upstream port circuit, and the first upstream port circuit is connected to the device and the routing Interface processing with a logic circuit may be performed.
このようにすれば、第1のアップダウンストリームポート回路に、ホストコントローラーまたはデバイスを接続できる。具体的には、第1のモードにおいて、ホストコントローラーを第1のアップダウンストリームポート回路に接続し、第2のモードにおいて、デバイスを第1のアップダウンストリームポート回路に接続できる。例えば、第1のアップダウンストリームポート回路に接続される機器を、ホストコントローラーからデバイスに差し替えたり、デバイスからホストコントローラーに差し替えたりできる。 In this way, a host controller or device can be connected to the first upstream port circuit. Specifically, in the first mode, the host controller can be connected to the first upstream port circuit, and in the second mode, the device can be connected to the first upstream port circuit. For example, the device connected to the first upstream / downstream port circuit can be replaced from the host controller to the device, or the device can be replaced to the host controller.
また、本発明の一態様では、前記第1のアップダウンストリームポート回路は、USB(Universal Serial Bus)を介して、前記ホストコントローラーまたは前記デバイスとのインターフェース処理を行ってもよい。 In the aspect of the invention, the first upstream port circuit may perform an interface process with the host controller or the device via a USB (Universal Serial Bus).
このようにすれば、USBを介してホストコントローラーまたはデバイスとのインターフェース処理を行うことで、USB規格に準拠したホストコントローラーまたはデバイスを第1のアップダウンストリームポート回路に接続できる。 In this way, the host controller or device compliant with the USB standard can be connected to the first upstream / downstream port circuit by performing interface processing with the host controller or device via the USB.
また、本発明の他の態様は、上記のいずれかに記載のデータ転送制御装置を含む電子機器に関係する。 Another aspect of the invention relates to an electronic apparatus including the data transfer control device described above.
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。 Hereinafter, preferred embodiments of the present invention will be described in detail. The present embodiment described below does not unduly limit the contents of the present invention described in the claims, and all the configurations described in the present embodiment are indispensable as means for solving the present invention. Not necessarily.
1.比較例
図1(A)、図1(B)を用いて、本実施形態の第1、第2の比較例について説明する。図1(A)、図1(B)には、第1、第2の比較例として、ホストコントローラーと複数のデバイスがUSBハブを介してデータ転送を行う接続構成例を示す。
1. Comparative Example First and second comparative examples of this embodiment will be described with reference to FIGS. 1 (A) and 1 (B). FIGS. 1A and 1B show connection configuration examples in which a host controller and a plurality of devices transfer data via a USB hub as first and second comparative examples.
図1(A)に示す第1の比較例は、ホストコントローラーHCAにトランシーバーPHY_HCA(物理層回路)が内蔵される場合の接続構成例である。具体的には、ハブHBは、アップストリームポート回路PHY_HUB(トランシーバー)、ハブロジック回路HL、ルーティングロジック回路RL、ダウンストリームポート回路DP1〜DPn(nは自然数)を含む。PHY_HUBには、USBを介してPHY_HCAが接続される。PHY_HUBとハブロジック回路HLとは、UTMI規格のバスで接続される。ハブロジック回路HLは、ホストコントローラーHCAとデバイスDEV1〜DEVnとの間のデータ転送を制御する。ルーティングロジック回路RLは、ハブロジック回路HLからのデータをダウンストリームポート回路DP1〜DPnに転送する。ダウンストリームポート回路DP1〜DPnには、USBを介してデバイスDEV1〜DEVnが接続される。そして、アップストリームポート回路PHY_HUBは、ホストコントローラーHCAとのインターフェース処理を行い、ダウンストリームポート回路DP1〜DPnは、デバイスDEV1〜DEVnとのインターフェース処理を行う。 The first comparative example shown in FIG. 1A is a connection configuration example when the transceiver PHY_HCA (physical layer circuit) is built in the host controller HCA. Specifically, the hub HB includes an upstream port circuit PHY_HUB (transceiver), a hub logic circuit HL, a routing logic circuit RL, and downstream port circuits DP1 to DPn (n is a natural number). PHY_HCA is connected to PHY_HUB via USB. The PHY_HUB and the hub logic circuit HL are connected by a UTMI standard bus. The hub logic circuit HL controls data transfer between the host controller HCA and the devices DEV1 to DEVn. The routing logic circuit RL transfers data from the hub logic circuit HL to the downstream port circuits DP1 to DPn. Devices DEV1 to DEVn are connected to the downstream port circuits DP1 to DPn via USB. The upstream port circuit PHY_HUB performs interface processing with the host controller HCA, and the downstream port circuits DP1 to DPn perform interface processing with the devices DEV1 to DEVn.
図1(B)に示す第2の比較例は、ホストコントローラーHCBとトランシーバーPHY_HCBが別チップで構成される場合の接続構成例である。第2の比較例では、別チップで構成されるHCBとPHY_HCBは、ULPI規格のバスで接続される。このとき、HCBは、リンクコントローラーLK_HCB(リンク層回路)とULPIインターフェース回路を介してULPI規格のバスにアクセスする。ハブHBのトランシーバーPHY_HUBには、USBを介してトランシーバーPHY_HCBが接続される。また、第1の比較例と同様に、PHY_HUBとHUB_LCとはUTMI規格のバスで接続され、HLからのデータはRLによりDP1〜DPnに転送され、DP1〜DPnにはUSBを介してDEV1〜DEVnが接続される。そして、アップストリームポート回路PHY_HUBは、トランシーバーPHY_HCBとのインターフェース処理を行い、ダウンストリームポート回路DP1〜DPnは、デバイスDEV1〜DEVnとのインターフェース処理を行う。 A second comparative example shown in FIG. 1B is a connection configuration example in the case where the host controller HCB and the transceiver PHY_HCB are configured in separate chips. In the second comparative example, the HCB and PHY_HCB configured by different chips are connected by a ULPI standard bus. At this time, the HCB accesses the ULPI standard bus via the link controller LK_HCB (link layer circuit) and the ULPI interface circuit. The transceiver PHY_HCB is connected to the transceiver PHY_HUB of the hub HB via USB. Similarly to the first comparative example, PHY_HUB and HUB_LC are connected by a UTMI standard bus, data from HL is transferred to DP1 to DPn by RL, and DEV1 to DEVn are transferred to DP1 to DPn via USB. Is connected. The upstream port circuit PHY_HUB performs interface processing with the transceiver PHY_HCB, and the downstream port circuits DP1 to DPn perform interface processing with the devices DEV1 to DEVn.
このように、第1、第2の比較例では、ハブのアップストリームポート回路が、ホストコントローラーを接続対象とするアップストリームポート動作を行い、ダウンストリームポート回路が、デバイスを接続対象とするダウンストリームポート動作を行う。そのため、アップストリームポート回路の接続対象がホストコントローラーに固定され、ダウンストリームポート回路の接続対象がデバイスに固定されるという課題がある。例えば、第1、第2の比較例では、ホスト動作とデバイス動作を切り替え可能な機器をポートに接続し、その機器のホスト動作とデバイス動作を切り替えてデータ転送することができない。あるいは、ポートに対して、ホストコントローラーとデバイスとを差し替えてデータ転送することができない。 As described above, in the first and second comparative examples, the upstream port circuit of the hub performs the upstream port operation with the host controller as a connection target, and the downstream port circuit has the downstream with the device as a connection target. Perform port operation. Therefore, there is a problem that the connection target of the upstream port circuit is fixed to the host controller, and the connection target of the downstream port circuit is fixed to the device. For example, in the first and second comparative examples, a device capable of switching between host operation and device operation is connected to a port, and data transfer cannot be performed by switching the host operation and device operation of the device. Alternatively, it is not possible to transfer data by replacing the host controller and device for the port.
また、第1の比較例では、ハブとホストコントローラーがトランシーバー(PHY_HUB、PHY_HCB)を内蔵する。そのため、第1の比較例では、内蔵されたトランシーバーによりハブとホストコントローラーの回路規模が増大するという課題もある。また、第2の比較例では、ホストコントローラーとトランシーバーが別チップで構成される。そのため、第2の比較例では、別チップのトランシーバーにより配線基板上での実装面積が増大するという課題もある。 In the first comparative example, the hub and the host controller incorporate transceivers (PHY_HUB, PHY_HCB). Therefore, the first comparative example also has a problem that the circuit scale of the hub and the host controller increases due to the built-in transceiver. In the second comparative example, the host controller and the transceiver are configured as separate chips. Therefore, in the second comparative example, there is a problem that the mounting area on the wiring board is increased by the transceiver of another chip.
2.データ転送制御装置
2.1.構成例
図2に、上記課題を解決する本実施形態のデータ転送制御装置の構成例を示す。図2には、データ転送制御装置の構成例としてハブの構成例を示す。図2に示すハブ10(広義には、データ転送制御装置)は、第1、第2のアップダウンストリームポート回路20−1、20−2、ハブロジック回路40、ルーティングロジック回路50、第1〜第kのダウンストリームポート回路60−1〜60−k(kは自然数)を含む。そして、このハブ10は、アップダウンストリームポート回路20−1、20−2のいずれか一方にホスト動作を行う機器を接続し、他方にデバイス動作を行う機器を接続して、それらの機器間のデータ転送(データ送受信)を制御する回路である。
2. Data transfer control device 2.1. Configuration Example FIG. 2 shows a configuration example of a data transfer control device of the present embodiment that solves the above-described problems. FIG. 2 shows a configuration example of a hub as a configuration example of the data transfer control device. The hub 10 (data transfer control device in a broad sense) shown in FIG. 2 includes first and second upstream and downstream port circuits 20-1 and 20-2, a
具体的には、アップダウンストリームポート回路20−1、20−2は、その一方がアップストリームポート動作を行い、その他方がダウンストリームポート動作を行う。すなわち、アップストリームポート動作を行うアップダウンストリームポート回路には、ホスト動作を行う機器(例えば、ホストコントローラー)が接続される。そして、そのアップダウンストリームポート回路は、ホスト動作を行う機器とハブロジック回路40との間のインターフェース処理を行う。一方、ダウンストリームポート動作を行うアップダウンストリームポート回路には、デバイス動作を行う機器(例えば、デバイス)が接続される。そして、そのアップダウンストリームポート回路は、デバイス動作を行う機器とルーティングロジック回路50との間のインターフェース処理を行う。例えば、アップダウンストリームポート回路20−1、20−2は、USB(Universal Serial Bus)規格(例えば、USB2.0、USB1.1)等に準拠したシリアルインターフェースのインターフェース処理を行ってもよく、ULPI(UTMI+ Low Pin Interface)規格等に準拠したパラレルインターフェースのインターフェース処理を行ってもよい。
Specifically, one of the upstream / downstream port circuits 20-1 and 20-2 performs an upstream port operation, and the other performs a downstream port operation. That is, a device (for example, a host controller) that performs a host operation is connected to the upstream port circuit that performs the upstream port operation. The upstream / downstream port circuit performs interface processing between the device that performs the host operation and the
ハブロジック回路40及びルーティングロジック回路50は、ポート間のデータ転送を制御する。具体的には、ハブロジック回路40及びルーティングロジック回路50は、アップストリームポート動作を行うアップダウンストリームポート回路と、ダウンストリームポート動作を行うアップダウンストリームポート回路との間のデータ転送を制御する。また、ハブロジック回路40及びルーティングロジック回路50は、アップストリームポート動作を行うアップダウンストリームポート回路と、ダウンストリームポート回路60−1〜60−kとの間のデータ転送を制御する。
The
より具体的には、ハブロジック回路40は、ルーティングロジック回路50が行う処理以外のハブロジック動作を行う。すなわち、ハブロジック回路40は、アップストリームポート動作を行うアップダウンストリームポート回路のインターフェース処理を制御して、そのアップダウンストリームポート回路との間でデータを転送する。ハブロジック回路40は、ルーティングロジック回路50を介して、ダウンストリームポート動作を行うアップダウンストリームポート回路のインターフェース処理を制御し、そのアップダウンストリームポート回路との間でデータを転送する。また、ハブロジック回路40は、ルーティングロジック回路50を介して、ダウンストリームポート回路60−1〜60−kのインターフェース処理を制御し、ダウンストリームポート回路60−1〜60−kとの間でデータを転送する。例えば、ハブロジック回路40は、USB規格に準拠したハブロジック動作を行ってポート間のデータ転送を制御する。具体的には、ハブロジック回路40は、ホスト動作を行う機器やデバイス動作を行う機器との接続・切断を検出処理したり、これらの機器との接続処理や切断処理を行ったり、これらの機器とのデータ転送のタイミングを制御したり、バスのエラー(fault)を検出処理したりして、各ポートのインターフェース処理を制御する。あるいは、ハブロジック回路40は、ポートからのトランザクションをトランスレート処理(変換処理)したり、ポートからのトランザクションをそのまま転送処理したりして、ポート間のデータ転送を制御する。
More specifically, the
ルーティングロジック回路50は、データのルーティング処理を行う。すなわち、ルーティングロジック回路50は、ハブロジック回路40と、ダウンストリームポート動作を行うアップダウンストリームポート回路との間のインターフェース処理を行う。また、ルーティングロジック回路50は、ハブロジック回路40とダウンストリームポート回路60−1〜60−kとの間のインターフェース処理を行う。具体的には、ルーティングロジック回路50は、ハブロジック回路40からのデータを対応するダウンストリームポート回路(またはアップダウンストリームポート回路)に分配して、インターフェース処理を行う。例えば、ルーティングロジック回路50は、USB規格に準拠したインターフェース処理によりデータを分配する。すなわち、ルーティングロジック回路50は、ハブロジック回路40によって処理されたトランザクションを、適切なダウンストリームポート回路(またはダウンストリームポート動作を行うアップダウンストリームポート回路)に転送することで、データの分配を行う。
The
ダウンストリームポート回路60−1〜60−kには、デバイス動作を行う機器(例えば、デバイス)が接続される。例えば、ダウンストリームポート回路60−1〜60−kには、デバイス動作を行う機器として、デバイスや、デバイス動作を行うホスト/デバイスコントローラーが接続される。そして、ダウンストリームポート回路60−1〜60−kは、接続されたデバイス動作を行う機器とルーティングロジック回路50との間のインターフェース処理を行う。例えば、ダウンストリームポート回路60−1〜60−kは、USB規格に準拠したシリアルインターフェースのインターフェース処理を行って、ルーティングロジック回路50との間のインターフェース処理を行う。なお、本発明では、データ転送制御装置が、少なくとも1つのダウンストリームポート回路として1つのダウンストリームポート回路60−1(k=1)を含んでもよく、複数のダウンストリームポート回路60−1〜60−k(k≧2)を含んでもよい。例えば、少なくとも1つのダウンストリームポート回路として複数のダウンストリームポート回路を含む場合には、ルーティングロジック回路50からのデータが、複数のダウンストリームポート回路の全てに転送される。但し、本発明では、ルーティングロジック回路50からのデータが、複数のダウンストリームポート回路の一部(例えば、デバイスが接続されていないダウンストリームポート回路)に転送されない場合があってもよい。
Devices (for example, devices) that perform device operations are connected to the downstream port circuits 60-1 to 60-k. For example, the downstream port circuits 60-1 to 60-k are connected to a device or a host / device controller that performs the device operation as a device that performs the device operation. The downstream port circuits 60-1 to 60-k perform interface processing between the connected device and the
なお、本発明のデータ転送制御装置は図2の構成に限定されず、その構成要素の一部(例えば、ダウンストリームポート回路、ルーティングロジック回路)を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。 Note that the data transfer control device of the present invention is not limited to the configuration shown in FIG. 2, and some of the components (eg, downstream port circuit, routing logic circuit) may be omitted, or other components may be added. Various modifications such as this are possible.
2.2.第1の接続構成例
図3、図4に、本実施形態の第1の接続構成例を示す。なお、以下では、アップダウンストリームポート回路20−1には、ホスト動作とデバイス動作を切り替え可能なホスト/デバイスコントローラーHDCAが接続され、アップダウンストリームポート回路20−2には、ホストコントローラーHCAまたはデバイスDVAが接続され、ダウンストリームポート回路60−1〜60−kには、デバイスDV1〜DVkが接続される場合を例に説明する。但し、本発明では、アップダウンストリームポート回路20−1には、ホストコントローラーまたはデバイスが接続されてもよく、アップダウンストリームポート回路20−2には、ホスト/デバイスコントローラーが接続されてもよく、ダウンストリームポート回路60−1〜60−kには、デバイス動作を行うホスト/デバイスコントローラーが接続されてもよい。
2.2. First Connection Configuration Example FIGS. 3 and 4 show a first connection configuration example of the present embodiment. In the following description, a host / device controller HDCA capable of switching between host operation and device operation is connected to the upstream port circuit 20-1, and the host controller HCA or device is connected to the upstream port circuit 20-2. A case will be described as an example where the DVA is connected and the devices DV1 to DVk are connected to the downstream port circuits 60-1 to 60-k. However, in the present invention, a host controller or a device may be connected to the upstream port circuit 20-1, and a host / device controller may be connected to the upstream port circuit 20-2. A host / device controller that performs device operations may be connected to the downstream port circuits 60-1 to 60-k.
また、以下では、ホスト/デバイスコントローラーHDCA、ホストコントローラーHCA、デバイスDVA、デバイスDV1〜DVkが、USB規格に準拠し、アップダウンストリームポート回路20−1、20−2、ダウンストリームポート回路60−1〜60−kが、USB規格に準拠したインターフェース処理を行う場合を例に説明する。但し、本発明では、HDCA、HCA、DVA、DV1〜DVkが、他のシリアルインターフェース規格に準拠し、アップダウンストリームポート回路20−1、20−2、ダウンストリームポート回路60−1〜60−kが、そのシリアルインターフェース規格に準拠したインターフェース処理を行ってもよい。 In the following description, the host / device controller HDCA, the host controller HCA, the device DVA, and the devices DV1 to DVk conform to the USB standard, and the upstream port circuits 20-1 and 20-2 and the downstream port circuit 60-1 A case where ˜60-k performs interface processing conforming to the USB standard will be described as an example. However, in the present invention, HDCA, HCA, DVA, DV1 to DVk comply with other serial interface standards, and upstream port circuits 20-1 and 20-2 and downstream port circuits 60-1 to 60-k. However, interface processing conforming to the serial interface standard may be performed.
図3に、第1のモードにおける本実施形態の第1の接続構成例を示す。第1の接続構成例では、第1のモードにおいて、アップダウンストリームポート回路20−1には、USB(広義には、シリアルバス)を介して、ホスト動作を行うホスト/デバイスコントローラーHDCAが接続される。また、アップダウンストリームポート回路20−2には、USBを介してデバイスDVAが接続される。そして、第1のモードにおいて、アップダウンストリームポート回路20−1は、アップストリームポート動作を行い、アップダウンストリームポート回路20−2は、ダウンストリームポート動作を行う。 FIG. 3 shows a first connection configuration example of the present embodiment in the first mode. In the first connection configuration example, in the first mode, a host / device controller HDCA that performs a host operation is connected to the upstream port circuit 20-1 via a USB (serial bus in a broad sense). The A device DVA is connected to the upstream / downstream port circuit 20-2 via USB. In the first mode, the upstream / downstream port circuit 20-1 performs an upstream port operation, and the upstream / downstream port circuit 20-2 performs a downstream port operation.
具体的には、アップダウンストリームポート回路20−1とハブロジック回路40とは第1のバスBUS1を介して接続され、アップダウンストリームポート回路20−1とルーティングロジック回路50とは第2のバスBUS2を介して接続される。また、アップダウンストリームポート回路20−2とハブロジック回路40とは第3のバスBUS3を介して接続され、アップダウンストリームポート回路20−2とルーティングロジック回路50とは第4のバスBUS4を介して接続される。これらのバスBUS1〜BUS4は、例えばUTMI(USB2.0 Transceiver Macrocell Interface)規格に準拠したパラレルバスにより構成される。そして、第1のモードでは、BUS1を介して、アップダウンストリームポート回路20−1とハブロジック回路40との間でデータが転送され、BUS4を介して、アップダウンストリームポート回路20−2とルーティングロジック回路50との間でデータが転送される。例えば、ホスト/デバイスコントローラーHDCAからのデータは、アップダウンストリームポート回路20−1へ転送され、アップダウンストリームポート回路20−1からBUS1を介してハブロジック回路40へ転送され、ハブロジック回路40からルーティングロジック回路50へ転送される。そして、そのデータは、ルーティングロジック回路50からBUS4を介してアップダウンストリームポート回路20−2へ転送され、アップダウンストリームポート回路20−2からデバイスDVAへ転送される。
Specifically, the upstream / downstream port circuit 20-1 and the
なお、本実施形態のハブ(データ転送制御装置)は、第1のモードにおいて、HDCAとデバイスDV1〜DVkとの間のデータ転送を行うこともできる。例えば、HDCAからのデータは、上記と同様にアップダウンストリームポート回路20−1、BUS1、ハブロジック回路40を介してルーティングロジック回路50へ転送される。そして、そのデータが、ルーティングロジック回路50からダウンストリームポート回路60−1〜60−kへ転送され、ダウンストリームポート回路60−1〜60−kからDV1〜DVkへ転送されてもよい。
Note that the hub (data transfer control device) of the present embodiment can also transfer data between the HDCA and the devices DV1 to DVk in the first mode. For example, data from the HDCA is transferred to the
図4に、第2のモードにおける本実施形態の第1の接続構成例を示す。図4に示すように、第2のモードにおいて、アップダウンストリームポート回路20−1には、USBバスを介して、デバイス動作を行うホスト/デバイスコントローラーHDCAが接続される。また、アップダウンストリームポート回路20−2には、USBバスを介してホストコントローラーHCAが接続される。そして、アップダウンストリームポート回路20−1は、ダウンストリームポート動作を行い、アップダウンストリームポート回路20−2は、アップストリームポート動作を行う。 FIG. 4 shows a first connection configuration example of the present embodiment in the second mode. As shown in FIG. 4, in the second mode, the upstream / downstream port circuit 20-1 is connected to a host / device controller HDCA that performs device operation via a USB bus. A host controller HCA is connected to the upstream / downstream port circuit 20-2 via a USB bus. The upstream / downstream port circuit 20-1 performs a downstream port operation, and the upstream / downstream port circuit 20-2 performs an upstream port operation.
具体的には、第2のモードでは、BUS2を介して、アップダウンストリームポート回路20−1とルーティングロジック回路50との間でデータが転送され、BUS3を介して、アップダウンストリームポート回路20−2とハブロジック回路40との間でデータが転送される。例えば、ホストコントローラーHCAからのデータは、アップダウンストリームポート回路20−2へ転送され、アップダウンストリームポート回路20−2からBUS3を介してハブロジック回路40へ転送され、ハブロジック回路40からルーティングロジック回路50へ転送される。そして、そのデータは、ルーティングロジック回路50からBUS2を介してアップダウンストリームポート回路20−1へ転送され、アップダウンストリームポート回路20−1からホスト/デバイスコントローラーHDCAへ転送される。
Specifically, in the second mode, data is transferred between the upstream / downstream port circuit 20-1 and the
なお、本実施形態のハブは、第2のモードにおいて、HCAとデバイスDV1〜DVkとの間のデータ転送を行うこともできる。例えば、HCAからのデータは、上記と同様にアップダウンストリームポート回路20−2、BUS3、ハブロジック回路40を介してルーティングロジック回路50へ転送される。そして、そのデータが、ルーティングロジック回路50からダウンストリームポート回路60−1〜60−kへ転送され、ダウンストリームポート回路60−1〜60−kからDV1〜DVkへ転送されてもよい。
Note that the hub of the present embodiment can also perform data transfer between the HCA and the devices DV1 to DVk in the second mode. For example, data from the HCA is transferred to the
ここで、上述の第1、第2の比較例では、ポートの接続対象が固定されるという課題があった。すなわち、アップストリームポート回路の接続対象が、ホストコントローラーに固定され、ダウンストリームポート回路の接続対象が、デバイスに固定されるという課題があった。 Here, in the first and second comparative examples described above, there is a problem that the connection target of the port is fixed. That is, the connection target of the upstream port circuit is fixed to the host controller, and the connection target of the downstream port circuit is fixed to the device.
この点、本実施形態によれば、少なくとも1つのダウンストリームポート回路60−1〜60−kと、第1、第2のアップダウンストリームポート回路20−1、20−2と、ルーティングロジック回路50と、ハブロジック動作を行うハブロジック回路40と、を含む。そして、第1のモードにおいて、アップダウンストリームポート回路20−1からのデータを、ハブロジック回路40、ルーティングロジック回路50を介して第2のアップダウンストリームポート回路20−2へ転送する。具体的には、第1のモードにおいて、アップストリームポート動作のアップダウンストリームポート回路20−1からのデータが、ハブロジック回路40へ転送され、ハブロジック回路40からルーティングロジック回路50へ転送され、ルーティングロジック回路50からダウンストリームポート動作のアップダウンストリームポート回路20−2へ転送される。これにより、第1のモードにおいて、アップダウンストリームポート回路20−1にホスト動作を行う機器を接続し、アップダウンストリームポート回路20−2にデバイス動作を行う機器を接続できる。
In this regard, according to the present embodiment, at least one downstream port circuit 60-1 to 60-k, first and second upstream port circuits 20-1, 20-2, and
また、本実施形態によれば、第2のモードにおいて、アップダウンストリームポート回路20−2からのデータを、ハブロジック回路40、ルーティングロジック回路50を介してアップダウンストリームポート回路20−1へ転送する。具体的には、アップストリームポート動作のアップダウンストリームポート回路20−2からのデータが、ハブロジック回路40へ転送され、ハブロジック回路40からルーティングロジック回路50へ転送され、ルーティングロジック回路50からダウンストリームポート動作のアップダウンストリームポート回路20−1へ転送される。これにより、第2のモードにおいて、アップダウンストリームポート回路20−1にデバイス動作を行う機器を接続し、アップダウンストリームポート回路20−2にホスト動作を行う機器を接続できる。このようにして、第1のモードと第2のモードにおいて、アップダウンストリームポート回路の接続対象を変えることができる。
Further, according to the present embodiment, in the second mode, data from the upstream / downstream port circuit 20-2 is transferred to the upstream / downstream port circuit 20-1 via the
ここで、後述する図12に示すように、ハブが切替制御回路460を含んでもよく、切替制御回路460が、第1のモードと第2のモードとを切り替えるための切替制御信号HostEnを出力してもよい。このようにすれば、切替制御回路460がHostEnを出力することで、第1のモードと第2のモードとを切り替えることができる。
Here, as shown in FIG. 12 described later, the hub may include a
また、本実施形態では、第1のモードにおいて、アップダウンストリームポート回路20−1からのデータを、ハブロジック回路40、ルーティングロジック回路50を介してダウンストリームポート回路60−1〜60−kへ転送してもよく、第2のモードにおいて、アップダウンストリームポート回路20−2からのデータを、ハブロジック回路40、ルーティングロジック回路50を介してダウンストリームポート回路60−1〜60−kへ転送してもよい。
In the present embodiment, in the first mode, data from the upstream port circuit 20-1 is sent to the downstream port circuits 60-1 to 60-k via the
このようにすれば、第1のモードにおいて、アップダウンストリームポート回路20−1とアップダウンストリームポート回路20−2との間でデータ転送するとともに、アップダウンストリームポート回路20−1とダウンストリームポート回路60−1〜60−kとの間でデータ転送できる。また、第2のモードにおいて、アップダウンストリームポート回路20−2とアップダウンストリームポート回路20−1との間でデータ転送するとともに、アップダウンストリームポート回路20−2とダウンストリームポート回路60−1〜60−kとの間でデータ転送できる。 In this manner, in the first mode, data is transferred between the upstream / downstream port circuit 20-1 and the upstream / downstream port circuit 20-2, and the upstream / downstream port circuit 20-1 and the downstream port are transferred. Data can be transferred to and from the circuits 60-1 to 60-k. In the second mode, data is transferred between the upstream / downstream port circuit 20-2 and the upstream / downstream port circuit 20-1, and the upstream / downstream port circuit 20-2 and the downstream port circuit 60-1 are also transferred. Data can be transferred between ˜60-k.
また、本実施形態では、第1〜第4のバスBUS1〜BUS4を含み、第1のモードにおいて、アップダウンストリームポート回路20−1からのデータを、BUS1、ハブロジック回路40、ルーティングロジック回路50、BUS4を介してアップダウンストリームポート回路20−2へ転送し、第2のモードにおいて、アップダウンストリームポート回路20−2からのデータを、BUS3、ハブロジック回路40、ルーティングロジック回路50、BUS2を介してアップダウンストリームポート回路20−1へ転送してもよい。
In the present embodiment, the first to fourth buses BUS1 to BUS4 are included, and in the first mode, data from the upstream / downstream port circuit 20-1 is transferred to BUS1, the
このように、第1のモードにおいて、アップダウンストリームポート回路20−1に接続されるBUS1、BUS2のうちBUS1が選択されることで、アップダウンストリームポート回路20−1からのデータをハブロジック回路40に転送できる。また、アップダウンストリームポート回路20−2に接続されるBUS3、BUS4のうちBUS4が選択されることで、ルーティングロジック回路50からのデータをアップダウンストリームポート回路20−2に転送できる。一方、第2のモードにおいて、BUS3、BUS4のうちBUS3が選択されることで、アップダウンストリームポート回路20−2からのデータをハブロジック回路40に転送できる。また、BUS1、BUS2のうちBUS2が選択されることで、ルーティングロジック回路50からのデータをアップダウンストリームポート回路20−1に転送できる。
Thus, in the first mode, the BUS1 is selected from BUS1 and BUS2 connected to the upstream / downstream port circuit 20-1, so that the data from the upstream / downstream port circuit 20-1 is transferred to the hub logic circuit. 40 can be transferred. Further, by selecting BUS4 from among BUS3 and BUS4 connected to the upstream / downstream port circuit 20-2, data from the
また、本実施形態では、アップダウンストリームポート回路20−1には、ホスト動作とデバイス動作を切り替え可能なホスト/デバイスコントローラーが接続されてもよい。そして、第1のモードにおいて、アップダウンストリームポート回路20−1は、ホスト動作を行うホスト/デバイスコントローラーとハブロジック回路40との間のインターフェース処理を行い、第2のモードにおいて、アップダウンストリームポート回路20−1は、デバイス動作を行うホスト/デバイスコントローラーとルーティングロジック回路50との間のインターフェース処理を行ってもよい。
In the present embodiment, the upstream / downstream port circuit 20-1 may be connected to a host / device controller capable of switching between host operation and device operation. In the first mode, the upstream / downstream port circuit 20-1 performs an interface process between the host / device controller that performs the host operation and the
本実施形態によれば、アップダウンストリームポート回路20−1にホスト/デバイスコントローラーを接続し、ホスト/デバイスコントローラーとのインターフェース処理を行うことができる。そして、第1のモードと第2のモードとでホスト/デバイスコントローラーのホスト動作とデバイス動作とを切り替えることができる。このようにすれば、アップダウンストリームポート回路20−1の接続対象の切替を実現できる。具体的には、ホスト/デバイスコントローラーをアップダウンストリームポート回路20−1に接続した状態で、ホスト/デバイスコントローラーのホスト動作とデバイス動作を切り替えることができる。 According to this embodiment, a host / device controller can be connected to the upstream / downstream port circuit 20-1, and interface processing with the host / device controller can be performed. Then, the host operation and device operation of the host / device controller can be switched between the first mode and the second mode. In this way, switching of the connection target of the upstream / downstream port circuit 20-1 can be realized. Specifically, the host operation and the device operation of the host / device controller can be switched with the host / device controller connected to the upstream / downstream port circuit 20-1.
なお、本発明では、アップダウンストリームポート回路20−2には、ホスト動作とデバイス動作を切り替え可能なホスト/デバイスコントローラーが接続されてもよい。そして、第1のモードにおいて、アップダウンストリームポート回路20−2は、デバイス動作を行うホスト/デバイスコントローラーとルーティングロジック回路50との間のインターフェース処理を行い、第2のモードにおいて、アップダウンストリームポート回路20−2は、ホスト動作を行うホスト/デバイスコントローラーとハブロジック回路40との間のインターフェース処理を行ってもよい。
In the present invention, the upstream / downstream port circuit 20-2 may be connected to a host / device controller capable of switching between host operation and device operation. In the first mode, the upstream / downstream port circuit 20-2 performs interface processing between the host / device controller that performs the device operation and the
このようにすれば、アップダウンストリームポート回路20−2にホスト/デバイスコントローラーを接続して、アップダウンストリームポート回路20−2の接続対象の切替を実現できる。 In this way, the host / device controller can be connected to the upstream port circuit 20-2 to switch the connection target of the upstream port circuit 20-2.
また、本実施形態では、第1のモードにおいて、アップダウンストリームポート回路20−1には、ホストコントローラーが接続され、アップダウンストリームポート回路20−1は、ホストコントローラーとハブロジック回路40とのインターフェース処理を行ってもよい。そして、第2のモードにおいて、アップダウンストリームポート回路20−1には、デバイスが接続され、アップダウンストリームポート回路20−1は、デバイスとルーティングロジック回路50とのインターフェース処理を行ってもよい。
In this embodiment, in the first mode, a host controller is connected to the upstream port circuit 20-1, and the upstream port circuit 20-1 is an interface between the host controller and the
本実施形態によれば、第1のモードにおいて、アップダウンストリームポート回路20−1は、ホストコントローラーとハブロジック回路40とのインターフェース処理を行う。一方、第2のモードにおいて、アップダウンストリームポート回路20−1は、デバイスとルーティングロジック回路50とのインターフェース処理を行う。これにより、第1のモードにおいて、アップダウンストリームポート回路20−1にホストコントローラーを接続し、第2のモードにおいて、アップダウンストリームポート回路20−1に、デバイスを接続できる。このようにして、アップダウンストリームポート回路20−1の接続対象の切替を実現できる。具体的には、アップダウンストリームポート回路20−1に対するホストコントローラーとデバイスとの差し替えを実現できる。
According to the present embodiment, in the first mode, the upstream port circuit 20-1 performs an interface process between the host controller and the
なお、本発明では、第1のモードにおいて、アップダウンストリームポート回路20−2には、デバイスが接続され、アップダウンストリームポート回路20−2は、デバイスとルーティングロジック回路50とのインターフェース処理を行ってもよい。そして、第2のモードにおいて、アップダウンストリームポート回路20−2には、ホストコントローラーが接続され、アップダウンストリームポート回路20−2は、ホストコントローラーとハブロジック回路40とのインターフェース処理を行ってもよい。
In the present invention, in the first mode, a device is connected to the upstream port circuit 20-2, and the upstream port circuit 20-2 performs interface processing between the device and the
このようにすれば、第1のモードにおいて、アップダウンストリームポート回路20−2にデバイスを接続し、第2のモードにおいて、アップダウンストリームポート回路20−2に、ホストコントローラーを接続できる。このようにして、アップダウンストリームポート回路20−2の接続対象の切替を実現できる。 In this way, the device can be connected to the upstream port circuit 20-2 in the first mode, and the host controller can be connected to the upstream port circuit 20-2 in the second mode. In this way, switching of the connection target of the upstream / downstream port circuit 20-2 can be realized.
また、本実施形態では、アップダウンストリームポート回路20−1は、USBを介してホスト/デバイスコントローラーとのインターフェース処理を行ってもよい。 In the present embodiment, the upstream / downstream port circuit 20-1 may perform an interface process with the host / device controller via the USB.
あるいは、本実施形態では、アップダウンストリームポート回路20−1は、USBを介して、ホストコントローラーまたはデバイスとのインターフェース処理を行ってもよい。 Alternatively, in the present embodiment, the upstream port circuit 20-1 may perform an interface process with a host controller or a device via a USB.
このようにすれば、USB規格に準拠したホスト/デバイスコントローラー、またはUSB規格に準拠したホストコントローラー、USB規格に準拠したデバイスをアップダウンストリームポート回路20−1に接続できる。そして、これらの機器との間で、USB規格に準拠したシリアルインターフェースのインターフェース処理を行うことができる。 In this way, a host / device controller compliant with the USB standard, a host controller compliant with the USB standard, or a device compliant with the USB standard can be connected to the upstream / downstream port circuit 20-1. Then, interface processing of a serial interface compliant with the USB standard can be performed between these devices.
また、本実施形態では、図13等で後述するように、ホスト/デバイスコントローラーがOTG(On-The-Go)規格に準拠してもよい。そして、アップダウンストリームポート回路20−1は、そのホスト/デバイスコントローラーとの、OTG規格に準拠したインターフェース処理を行ってもよい。 In this embodiment, as will be described later with reference to FIG. 13 and the like, the host / device controller may conform to the OTG (On-The-Go) standard. Then, the upstream / downstream port circuit 20-1 may perform interface processing in accordance with the OTG standard with the host / device controller.
本実施形態によれば、OTG規格に準拠したホスト/デバイスコントローラーをアップダウンストリームポート回路20−1に接続できる。そして、OTG規格に準拠したホスト/デバイスコントローラーと、他の接続機器との間のデータ転送を行うことができる。 According to the present embodiment, a host / device controller compliant with the OTG standard can be connected to the upstream / downstream port circuit 20-1. Data transfer between the host / device controller compliant with the OTG standard and other connected devices can be performed.
なお、本発明では、アップダウンストリームポート回路20−2は、USBを介してホスト/デバイスコントローラーとのインターフェース処理を行ってもよい。あるいは、アップダウンストリームポート回路20−2は、USBを介して、ホストコントローラーまたはデバイスとのインターフェース処理を行ってもよい。また、本発明では、アップダウンストリームポート回路20−2は、OTG規格に準拠したホスト/デバイスコントローラーとの、OTG規格に準拠したインターフェース処理を行ってもよい。 In the present invention, the upstream / downstream port circuit 20-2 may perform an interface process with the host / device controller via the USB. Alternatively, the upstream / downstream port circuit 20-2 may perform an interface process with the host controller or the device via the USB. Further, in the present invention, the upstream port circuit 20-2 may perform interface processing conforming to the OTG standard with a host / device controller conforming to the OTG standard.
2.3.第2の接続構成例
図5、図6に、本実施形態の第2の接続構成例を示す。なお、以下では、アップダウンストリームポート回路20−1には、ホスト動作とデバイス動作を切り替え可能なホスト/デバイスコントローラーHDCBが接続され、アップダウンストリームポート回路20−2には、ホストコントローラーHCBまたはデバイスDVBが接続される場合を例に説明する。また、以下では、ホスト/デバイスコントローラーHDCBが、ULPI規格に準拠し、アップダウンストリームポート回路20−1が、ULPI規格に準拠したインターフェース処理を行う場合を例に説明する。但し、本発明では、HDCBが他のパラレルインターフェース規格(例えば、UTMI)に準拠し、アップダウンストリームポート回路20−1が、そのパラレルインターフェース規格に準拠したインターフェース処理を行ってもよい。
2.3. Second Connection Configuration Example FIGS. 5 and 6 show a second connection configuration example of the present embodiment. In the following, a host / device controller HDCB capable of switching between host operation and device operation is connected to the upstream port circuit 20-1, and the host controller HCB or device is connected to the upstream port circuit 20-2. A case where DVB is connected will be described as an example. In the following, a case where the host / device controller HDCB conforms to the ULPI standard and the upstream port circuit 20-1 performs interface processing conforming to the ULPI standard will be described as an example. However, in the present invention, HDCB may conform to another parallel interface standard (for example, UTMI), and the upstream / downstream port circuit 20-1 may perform interface processing conforming to the parallel interface standard.
図5に、第1のモードにおける本実施形態の第2の接続構成例を示す。図5に示すように、第1のモードにおいて、アップダウンストリームポート回路20−1には、ULPIバス(広義には、パラレルバス)を介して、ホスト動作を行うホスト/デバイスコントローラーHDCBが接続される。また、アップダウンストリームポート回路20−2には、USBバスを介してデバイスDVBが接続される。そして、第1のモードでは、アップダウンストリームポート回路20−1は、アップストリームポート動作を行い、アップダウンストリームポート回路20−2は、ダウンストリームポート動作を行う。 FIG. 5 shows a second connection configuration example of the present embodiment in the first mode. As shown in FIG. 5, in the first mode, the upstream / downstream port circuit 20-1 is connected to the host / device controller HDCB that performs the host operation via the ULPI bus (parallel bus in a broad sense). The The device DVB is connected to the upstream / downstream port circuit 20-2 via a USB bus. In the first mode, the upstream / downstream port circuit 20-1 performs an upstream port operation, and the upstream / downstream port circuit 20-2 performs a downstream port operation.
具体的には、ホスト/デバイスコントローラーHDCBは、リンクコントローラーLK_HB(リンク層回路)とULPIのインターフェース回路IF_HBを含む。リンクコントローラーLK_HBは、ハブ10とのリンク処理を行う回路であり、インターフェース回路IF_HBは、ULPIのインターフェース処理を行う回路である。そして、アップダウンストリームポート回路20−1は、インターフェース回路IF_HBを介してリンクコントローラーLK_HBとのインターフェース処理を行う。より具体的には、アップダウンストリームポート回路20−1がLK_HBとのインターフェース処理を行うことで、アップダウンストリームポート回路20−1とLK_HBとの間でデータが転送される。例えば、HDCBからのデータは、LK_HB、IF_HB、ULPIバスを介して、アップダウンストリームポート回路20−1に転送される。そして、上述の図3で説明したのと同様に、アップダウンストリームポート回路20−1からのデータは、BUS1、ハブロジック回路40、ルーティングロジック回路50、BUS4、アップダウンストリームポート回路20−2を介してデバイスDVBに転送される。あるいは、アップダウンストリームポート回路20−1からのデータは、BUS1、ハブロジック回路40、ルーティングロジック回路50、ダウンストリームポート回路60−1〜60−kを介して、デバイスDV1〜DVkに転送される。
Specifically, the host / device controller HDCB includes a link controller LK_HB (link layer circuit) and an ULPI interface circuit IF_HB. The link controller LK_HB is a circuit that performs a link process with the
図6に、第2のモードにおける本実施形態の第2の接続構成例を示す。図6に示すように、第2のモードにおいて、アップダウンストリームポート回路20−1には、ULPIバスを介して、デバイス動作を行うホスト/デバイスコントローラーHDCBが接続される。また、アップダウンストリームポート回路20−2には、USBバスを介してホストコントローラーHCBが接続される。そして、第2のモードでは、アップダウンストリームポート回路20−1は、ダウンストリームポート動作を行い、アップダウンストリームポート回路20−2は、アップストリームポート動作を行う。 FIG. 6 shows a second connection configuration example of the present embodiment in the second mode. As shown in FIG. 6, in the second mode, a host / device controller HDCB that performs device operation is connected to the upstream / downstream port circuit 20-1 via the ULPI bus. The host controller HCB is connected to the upstream / downstream port circuit 20-2 via a USB bus. In the second mode, the upstream / downstream port circuit 20-1 performs a downstream port operation, and the upstream / downstream port circuit 20-2 performs an upstream port operation.
例えば、ホストコントローラーHCBからのデータは、上述の図4で説明したのと同様に、アップダウンストリームポート回路20−2、BUS3、ハブロジック回路40、ルーティングロジック回路50、BUS2を介して、アップダウンストリームポート回路20−1に転送される。あるいは、デバイスDV1〜DVkからのデータは、ダウンストリームポート回路60−1〜60−k、ルーティングロジック回路50、BUS2を介して、アップダウンストリームポート回路20−1に転送される。そして、アップダウンストリームポート回路20−1からのデータは、ULPIバス、インターフェース回路IF_HB、リンクコントローラーLK_HBを介して、ホスト/デバイスコントローラーHDCBに転送される。
For example, the data from the host controller HCB is up / down via the upstream / downstream port circuit 20-2, BUS3, the
ここで、上述の第1、第2の比較例では、ハブのアップストリームポート回路がトランシーバーPHY_HCB(物理層回路)を内蔵する。そのため、第1、第2の比較例では、内蔵されたトランシーバーによりハブの回路規模が増大するという課題がある。また、第2の比較例では、ホストコントローラーとトランシーバーが別チップで構成される。そのため、第2の比較例では、別チップのトランシーバーにより配線基板上での実装面積が増大するという課題もある。 Here, in the first and second comparative examples described above, the upstream port circuit of the hub incorporates the transceiver PHY_HCB (physical layer circuit). Therefore, in the first and second comparative examples, there is a problem that the circuit scale of the hub increases due to the built-in transceiver. In the second comparative example, the host controller and the transceiver are configured as separate chips. Therefore, in the second comparative example, there is a problem that the mounting area on the wiring board is increased by the transceiver of another chip.
この点、本実施形態によれば、アップダウンストリームポート回路20−1が、ホスト/デバイスコントローラーHDCBのリンクコントローラーLK_HBとのインターフェース処理を行ってもよい。 In this regard, according to the present embodiment, the upstream / downstream port circuit 20-1 may perform an interface process with the link controller LK_HB of the host / device controller HDCB.
本実施形態によれば、リンクコントローラーLK_HBとのインターフェース処理を行うことで、トランシーバーを介することなく、ハブ10とホスト/デバイスコントローラーHDCBとの間でデータ転送できる。これにより、アップストリームポート回路20−1のトランシーバー(例えば、図1(A)のPHY_HUB)を省略して、ハブ10の回路規模を削減できる。また、ホスト/デバイスコントローラーのトランシーバー(例えば、図1(A)のPHY_HCA)を省略して、ホスト/デバイスコントローラーの回路規模を削減することもできる。あるいは、ホスト/デバイスコントローラーと別チップのトランシーバー(例えば、図1(B)のPHY_HCB)を省略して、配線基板上での実装面積を削減することもできる。
According to the present embodiment, by performing an interface process with the link controller LK_HB, data can be transferred between the
上述の図5等で説明したように、本実施形態では、アップダウンストリームポート回路20−1は、ホスト/デバイスコントローラーHDCBとULPI規格のバスで接続され、ホスト/デバイスコントローラーHDCBのリンクコントローラーLK_HBとの間のULPIのインターフェース処理を行ってもよい。 As described above with reference to FIG. 5 and the like, in the present embodiment, the upstream / downstream port circuit 20-1 is connected to the host / device controller HDCB via a ULPI standard bus, and the link controller LK_HB of the host / device controller HDCB is connected to the host / device controller HDCB. The ULPI interface processing between the two may be performed.
このようにすれば、ULPIのインターフェースをもつホスト/デバイスコントローラーHDCBをアップダウンストリームポート回路20−1に接続できる。そして、アップダウンストリームポート回路20−1とリンクコントローラーLK_HBとの間のULPIのインターフェースを行うことができる。これにより、アップダウンストリームポート回路20−1のトランシーバーと、ホスト/デバイスコントローラーHDCBのトランシーバーを省略できる。 In this way, the host / device controller HDCB having the ULPI interface can be connected to the upstream / downstream port circuit 20-1. An ULPI interface between the upstream / downstream port circuit 20-1 and the link controller LK_HB can be performed. Thereby, the transceiver of the upstream / downstream port circuit 20-1 and the transceiver of the host / device controller HDCB can be omitted.
後述の図8等で説明するように、本実施形態では、アップダウンストリームポート回路20−1が、第1、第2のインターフェース回路150、160と、変換回路100とを含んでもよい。そして、第1のインターフェース回路150が、ホスト/デバイスコントローラーHDCBのリンク層回路LK_HBとのインターフェース処理を行い、第2のインターフェース回路160が、第1のモードにおいて、ハブロジック回路40とのインターフェース処理を行い、第2のモードにおいて、ルーティングロジック回路50とのインターフェース処理を行い、変換回路100が、第1のインターフェース回路150のインターフェース信号と、第2のインターフェース回路160のインターフェース信号との変換処理を行ってもよい。
As will be described later with reference to FIG. 8 and the like, in this embodiment, the upstream / downstream port circuit 20-1 may include first and
このようにすれば、アップダウンストリームポート回路20−1が、ホスト/デバイスコントローラーHDCBのリンクコントローラーLK_HBとのインターフェース処理を行うことができる。具体的には、本実施形態では、変換回路100が、第1のインターフェース回路150のインターフェース信号と、第2のインターフェース回路160のインターフェース信号との変換処理を行う。これにより、トランシーバーを介することなく、ハブロジック回路40とリンクコントローラーLK_HBとのインターフェース処理、または、ルーティングロジック回路50とリンクコントローラーLK_HBとのインターフェース処理を行うことができる。
In this way, the upstream / downstream port circuit 20-1 can perform an interface process with the link controller LK_HB of the host / device controller HDCB. Specifically, in the present embodiment, the conversion circuit 100 performs a conversion process between the interface signal of the
例えば、本実施形態では、第1のインターフェース回路150には、ULPIのバスを介してホスト/デバイスコントローラーが接続されてもよく、第1のインターフェース回路150が、ホスト/デバイスコントローラーのリンク層回路とのULPIのインターフェース処理を行ってもよい。このようにすれば、ホスト/デバイスコントローラーのリンクコントローラーとのULPIのインターフェース処理を実現できる。
For example, in the present embodiment, a host / device controller may be connected to the
また、本実施形態では、第2のインターフェース回路160は、UTMI(USB2.0 Transceiver Macrocell Interface)のバスを介して、ハブロジック回路40またはルーティングロジック回路50とのUTMIのインターフェース処理を行ってもよい。このようにすれば、アップダウンストリームポート回路20−1と、ハブロジック回路40またはルーティングロジック回路50との間で、UTMIのバスを介してデータ転送できる。
In the present embodiment, the
そして、本実施形態では、変換回路100が、第1のインターフェース回路150のULPIのインターフェース信号と、第2のインターフェース回路160のUTMIのインターフェース信号との変換処理を行ってもよい。このようにすれば、ULPIのインターフェース信号とUTMIのインターフェース信号との変換処理を行うことで、ホスト/デバイスコントローラーのリンクコントローラーとのインターフェース処理を実現できる。
In this embodiment, the conversion circuit 100 may perform a conversion process between the ULPI interface signal of the
なお、本発明では、アップダウンストリームポート回路20−2が、ホスト/デバイスコントローラーのリンクコントローラーとのインターフェース処理を行ってもよい。例えば、アップダウンストリームポート回路20−2が、ホスト/デバイスコントローラーとULPI規格のバスで接続され、ホスト/デバイスコントローラーのリンクコントローラーとの間のULPIのインターフェース処理を行ってもよい。また、本発明では、アップダウンストリームポート回路20−2が、第1、第2のインターフェース回路と、変換回路とを含んでもよい。 In the present invention, the upstream / downstream port circuit 20-2 may perform interface processing with the link controller of the host / device controller. For example, the upstream / downstream port circuit 20-2 may be connected to the host / device controller via a bus of the ULPI standard, and may perform ULPI interface processing between the link controller of the host / device controller. In the present invention, the upstream / downstream port circuit 20-2 may include first and second interface circuits and a conversion circuit.
3.アップダウンストリームポート回路
3.1.第1の詳細な構成例
図7に、アップダウンストリームポート回路の第1の詳細な構成例を示す。図7には、第1の詳細な構成例として、アップダウンストリームポート回路300を示す。アップダウンストリームポート回路300は、トランシーバー310(物理層回路、アナログフロントエンド回路)、シリアルパラレル変換回路320、パラレルシリアル変換回路330、セレクター340を含む。このアップダウンストリームポート回路300は、例えばホスト/デバイスコントローラー(または、ホストコントローラー、デバイス)とUSBで接続され、ホスト/デバイスコントローラーとの間のUSB規格に準拠したインターフェース処理を行う。
3. Upstream / downstream port circuit 3.1. First Detailed Configuration Example FIG. 7 shows a first detailed configuration example of the upstream / downstream port circuit. FIG. 7 shows an
トランシーバー310は、インターフェース信号の入出力を行う。具体的には、トランシーバー310は、パラレルシリアル変換回路330からのシリアル信号を受けて、そのシリアル信号に基づいてUSBの差動信号を出力する。一方、トランシーバー310は、USBの差動信号を受けてシリアル信号を生成し、そのシリアル信号をシリアルパラレル変換回路320に出力する。また、トランシーバー310は、USBの電源電圧の入出力を行う。あるいは、トランシーバー310には、セレクター340を介して、ハブロジック回路40またはルーティングロジック回路50からのインターフェース信号(例えば、UTMIのインターフェース信号)が入力される。そして、そのインターフェース信号に基づいて、トランシーバー310のモードが設定される(例えば、HSモード、LSモード)。トランシーバー310は、バスの状態に基づいてインターフェース信号(例えば、HS_Disconect、スケルチ信号)を生成し、セレクター340を介して、ハブロジック回路40またはルーティングロジック回路50に出力する。例えば、トランシーバー310は、後述する図14(A)、図14(B)に示すトランシーバーにより構成できる。
The
シリアルパラレル変換回路320は、トランシーバー310からのシリアル信号を受けて、そのシリアル信号をパラレル信号(例えば、UTMIのインターフェース信号)に変換処理し、変換処理後のパラレル信号をセレクター340に出力する。具体的には、シリアルパラレル変換回路320は、セレクター340を介して、ハブロジック回路40またはルーティングロジック回路50にパラレル信号を出力する。
The serial / parallel conversion circuit 320 receives the serial signal from the
パラレルシリアル変換回路330は、セレクター340からのパラレル信号(例えば、UTMIのインターフェース信号)を受けて、そのパラレル信号をシリアル信号に変換処理し、変換処理後のシリアル信号をトランシーバー310に出力する。具体的には、パラレルシリアル変換回路330には、セレクター340を介して、ハブロジック回路40またはルーティングロジック回路50からのパラレル信号が入力される。なお、シリアルパラレル変換回路320及び、パラレルシリアル変換回路330は、例えば、フリップフロップ回路によるシフトレジスターにより構成できる。
The parallel-
セレクター340は、ハブロジック回路40またはルーティングロジック回路50との間のインターフェース信号の入出力を行う。具体的には、セレクター340は、シリアルパラレル変換回路320からのパラレル信号を、ハブロジック回路40またはルーティングロジック回路50に出力する。また、セレクター340は、ハブロジック回路40またはルーティングロジック回路50からのパラレル信号をパラレルシリアル変換回路330に出力する。より具体的には、セレクター340は、ハブロジック回路40との第1のパラレルバスまたはルーティングロジック回路50との第2のパラレルバス(例えばUTMIのバス)を選択する。そして、セレクター340は、選択されたパラレルバスを介してインターフェース信号の入出力を行う。例えば、セレクター340は、トランスファーゲートを用いたスイッチング回路により構成してもよく、そのスイッチング回路により、第1のパラレルバスまたは第2のパラレルバスが選択されてもよい。あるいは、セレクター340は、第1、第2のパラレルバスに対してインターフェース信号の入出力を行う第1、第2の入出力バッファーを有する選択回路により構成されてもよい。そして、第1の入出力バッファーがイネーブルにされることで、第1のパラレルバスが選択されてもよく、第2の入出力バッファーがイネーブルにされることで、第2のパラレルバスが選択されてもよい。
The
ここで、アップダウンストリームポート回路300には、切替信号HostEn(例えば、後述する図12に示す切替制御回路460からのHostEn)が入力される。HostEnは、ハブの第1のモードと第2のモードを切り替えるための信号である。そして、アップダウンストリームポート回路300は、HostEnに基づいてアップストリームポート動作とダウンストリームポート動作を切り替える。具体的には、HostEnは、トランシーバー310とセレクター340に入力され、トランシーバー310とセレクター340は、HostEnに基づいて動作を切り替える。
Here, the upstream /
例えば、アップダウンストリームポート回路300が、上述の図3、図4に示すアップダウンストリームポート回路20−1に適用されるものとする。そうすると、第1のモードにおいて、HostEnがアクティブ(または非アクティブ、広義には第1の論理レベル)にされ、アップダウンストリームポート回路300はアップストリームポート動作を行う。具体的には、トランシーバー310が、アップストリームポート動作(例えば、後述の図14(A)に示すアップストリームポート動作)を行う。また、セレクター340が、ハブロジック回路40との第1のパラレルバスを選択し、第1のパラレルバスを介してハブロジック回路40とのインターフェース信号の入出力を行う。一方、第2のモードにおいて、HostEnが非アクティブ(またはアクティブ、広義には第2の論理レベル)にされ、アップダウンストリームポート回路300はダウンストリームポート動作を行う。具体的には、トランシーバー310が、ダウンストリームポート動作(例えば、後述の図14(B)に示すダウンストリームポート動作)を行う。また、セレクター340が、ルーティングロジック回路50との第2のパラレルバスを選択し、第2のパラレルバスを介してルーティングロジック回路50とのインターフェース信号の入出力を行う。
For example, it is assumed that the upstream /
なお、上記説明では、アップダウンストリームポート回路300が、第1のモードにおいてアップストリームポート動作を行い、第2のモードにおいてダウンストリームポート動作を行う場合を例に説明した。但し、本発明では、アップダウンストリームポート回路300が、第1のモードにおいてダウンストリームポート動作を行い、第2のモードにおいてアップストリームポート動作を行ってもよい。すなわち、第1のモードにおいて、トランシーバー310がダウンストリームポート動作を行ってもよく、セレクター340がルーティングロジック回路50とのインターフェース信号の入出力を行ってもよい。一方、第2のモードにおいて、トランシーバー310がアップストリームポート動作を行ってもよく、セレクター340がハブロジック回路40とのインターフェース信号の入出力を行ってもよい。
In the above description, the case where the
3.2.第2の詳細な構成例
図8に、アップダウンストリームポート回路の第2の詳細な構成例を示す。図8には、第2の詳細な構成例として、アップダウンストリームポート回路350を示す。アップダウンストリームポート回路350は、ULPIのインターフェース回路150(第1のインターフェース回路)、変換回路100、UTMIのインターフェース回路160(第2のインターフェース回路)を含む。このアップダウンストリームポート回路350には、ULPIのバスを介して、例えばホスト/デバイスコントローラー(または、ホストコントローラー、デバイス)が接続される。そして、アップダウンストリームポート回路350は、ULPIのインターフェース信号とUTMIのインターフェース信号との変換処理を行うことで、USBを介することなくホスト/デバイスコントローラーとの間のインターフェース処理を行う。
3.2. Second Detailed Configuration Example FIG. 8 shows a second detailed configuration example of the upstream / downstream port circuit. FIG. 8 shows an upstream /
インターフェース回路150は、ULPIのインターフェース信号data[7:0]、dir、stp、nxt(広義には、第1のインターフェース信号)の入出力を行う。具体的には、インターフェース回路150は、ホスト/デバイスコントローラーからの信号data[7:0]、stpを受けて、その信号を変換回路100に出力する。また、インターフェース回路150は、変換回路100からの信号data[7:0]を受けて、その信号をホスト/デバイスコントローラーに出力する。インターフェース回路150は、変換回路100からの制御信号を受けて、その制御信号に基づいて信号dir、nxtをホスト/デバイスコントローラーに出力する。例えば、インターフェース回路150は、信号data[7:0]、nxt、dirを出力してULPIのバスをドライブするドライバーや、ULPIのバスからの信号data[7:0]、stpを受信するレシーバーにより構成できる。
The
インターフェース回路160は、UTMIのインターフェース信号(広義には、第2のインターフェース信号)の入出力を行う。具体的には、インターフェース回路160は、ハブロジック回路(例えば、上述の図2のハブロジック回路40)との間で、UTMIのインターフェース信号DataIn1[7:0]、DataOut1[7:0]、TXValid1、TXReady1等(広義には、第1のパラレルバス信号)の入出力を行う。また、インターフェース回路160は、ルーティングロジック回路(例えば、上述の図2のルーティングロジック回路50)との間で、UTMIのインターフェース信号DataIn2[7:0]、DataOut2[7:0]、TXValid2、TXReady2等(広義には、第2のパラレルバス信号)の入出力を行う。より具体的には、インターフェース回路160は、ハブロジック回路からの信号DataIn1[7:0]、TXValid1等を受けて、その信号を変換回路100に出力する。また、インターフェース回路160は、変換回路100からの信号DataOut1[7:0]を受けて、その信号をハブロジック回路に出力する。インターフェース回路160は、変換回路100からの制御信号を受けて、その制御信号に基づいて信号TXReady1等をハブロジック回路に出力する。同様に、インターフェース回路160は、ルーティングロジック回路からの信号DataIn2[7:0]、TXValid2等を受けて、その信号を変換回路100に出力する。また、インターフェース回路160は、変換回路100からの信号DataOut2[7:0]を受けて、その信号をルーティングロジック回路に出力する。インターフェース回路160は、変換回路100からの制御信号を受けて、その制御信号に基づいて信号TXReady2等をルーティングロジック回路に出力する。
The
ここで、アップダウンストリームポート回路350には、切替信号HostEn(例えば、後述する図12に示す切替制御回路460からのHostEn)が入力される。具体的には、HostEnは、インターフェース回路160に入力される。そして、インターフェース回路160は、HostEnに基づいてハブロジック回路またはルーティングロジック回路とのインターフェース信号の入出力を行う。より具体的には、インターフェース回路160は、セレクター162を含む。そして、セレクター162は、HostEnに基づいて、ハブロジック回路との第1のUTMIのバス(広義には、第1のパラレルバス)または、ルーティングロジック回路との第2のUTMIのバス(広義には、第2のパラレルバス)を選択する。
Here, the upstream /
例えば、アップダウンストリームポート回路350が、上述の図5、図6に示すアップダウンストリームポート回路20−1に適用されるものとする。そうすると、第1のモードにおいて、アップダウンストリームポート回路350はアップストリームポート動作を行う。具体的には、第1のモードにおいて、セレクター162は第1のUTMIのバスを選択する。そして、セレクター162は、第1のUTMIのバスを介して、ハブロジック回路とのインターフェース信号の入出力を行う。一方、第2のモードにおいて、アップダウンストリームポート回路350はダウンストリームポート動作を行う。具体的には、セレクター162は第2のUTMIのバスを選択する。そして、セレクター162は、第2のUTMIのバスを介して、ルーティングロジック回路とのインターフェース信号の入出力を行う。なお、セレクター162は、上述の図7に示すセレクター340と同様に、例えばトランスファーゲートを用いたスイッチング回路や、入出力バッファーを用いた選択回路により構成できる。
For example, it is assumed that the upstream /
ここで、上記説明では、アップダウンストリームポート回路350が、第1のモードにおいてアップストリームポート動作を行い、第2のモードにおいてダウンストリームポート動作を行う場合を例に説明した。但し、本発明では、アップダウンストリームポート回路350が、第1のモードにおいてダウンストリームポート動作を行い、第2のモードにおいてアップストリームポート動作を行ってもよい。すなわち、第1のモードにおいて、セレクター162がルーティングロジック回路50とのインターフェース信号の入出力を行ってもよく、第2のモードにおいて、セレクター162がハブロジック回路40とのインターフェース信号の入出力を行ってもよい。
Here, in the above description, the case where the
変換回路100は、インターフェース回路150のULPIのインターフェース信号と、インターフェース回路160のUTMIのインターフェース信号との変換処理を行う。具体的には、変換回路100は、USB(広義には、シリアルバス)を介したデータ転送をエミュレーション処理する。すなわち、変換回路100は、USBを介したデータ転送を行うトランシーバー(例えば、上述の図1(B)に示すPHY_HCB、PHY_HUB)のインターフェース処理をエミュレーション処理する。より具体的には、変換回路100は、受信回路110、送信回路120、制御回路130(バスステートコントローラー)、レジスター140を含む。
The conversion circuit 100 performs conversion processing between the ULPI interface signal of the
受信回路110には、インターフェース回路150を介して、ホスト/デバイスコントローラーからのULPIの受信データdata[7:0](広義には、第1のインターフェース信号の受信データ)が入力される。受信回路110は、data[7:0]をUTMIの受信データDataOut1[7:0]またはDataOut2[7:0](広義には、第2のインターフェース信号の受信データ)に変換処理する。そして、受信回路110は、インターフェース回路160を介して、DataOut1[7:0]をハブロジック回路に出力する。または、受信回路110は、インターフェース回路160を介して、DataOut2[7:0]をルーティングロジック回路に出力する。具体的には、受信回路110は、受信データをバッファーリングする受信バッファー112を有する。そして、受信回路110は、制御回路130からの制御信号に基づいて、受信バッファー112への受信データの取り込みを行ったり、受信バッファー112からハブロジック回路への受信データの転送を行ったり、受信バッファー112からルーティングロジック回路への受信データの転送を行ったりする。
The
送信回路120には、インターフェース回路160を介して、UTMIの送信データDataIn1[7:0]またはDataIn2[7:0](広義には、第2のインターフェース信号の送信データ)が入力される。ここで、DataIn1[7:0]は、ハブロジック回路からの送信データであり、DataIn2[7:0]は、ルーティングロジック回路からの送信データである。送信回路120は、DataIn1[7:0]またはDataIn2[7:0]を、ULPIの送信データdata[7:0](広義には、第1のインターフェース信号の送信データ)に変換処理する。そして、送信回路120は、インターフェース回路150を介して、data[7:0]をホスト/デバイスコントローラーに出力する。具体的には、送信回路120は、送信データをバッファーリングする送信バッファー122を有する。そして送信回路120は、制御回路130からの制御信号に基づいて、送信バッファー122への送信データの取り込みを行ったり、送信バッファー122からホスト/デバイスコントローラーへの送信データの転送を行ったりする。
The
制御回路130は、ULPIのインターフェース信号とUTMIのインターフェース信号との変換処理を制御する。具体的には、制御回路130は、ULPIのインターフェース信号とUTMIのインターフェース信号に基づいてバス状態を監視する。そして、制御回路130は、その監視結果に基づいてインターフェース回路150、160を制御し、ULPIのインターフェース信号とUTMIのインターフェース信号を出力する。より具体的には、制御回路130には、信号stp、data[7:0]、信号TXValid1、DataIn1[7:0]、TXValid2、DataIn2[7:0]等が入力される。また、制御回路130には、受信バッファー112のバッファーリング状態を示す信号、送信バッファー122のバッファーリング状態を示す信号が入力される。制御回路130は、これらの信号に基づいてバスのデータ受信状態やバスのデータ送信状態を検出処理し、バス状態を監視する。また、制御回路130には、データ転送を制御するための信号として、図示しないUTMIのインターフェース信号OpMode1[1:0]、TermSelect1[1:0]、OpMode2[1:0]、TermSelect2[1:0]等が入力される。制御回路130は、これらの信号を検出処理することでバス状態を監視する。そして、制御回路130は、これらの監視結果に基づいて、インターフェース回路150を制御し、信号nxt、dir、data[7:0]を出力させる。また、制御回路130は、インターフェース回路160を制御し、信号TXReady1、DataOut1[7:0]、TXReady2、DataOut2[7:0]等を出力させる。
The
レジスター140は、ULPIのインターフェース信号とUTMIのインターフェース信号との変換処理のためのレジスター値を設定する。具体的には、レジスター140は、ホスト/デバイスコントローラーによる、ホスト/デバイスコントローラー側のトランシーバー(例えば図1(B)のPHY_HOST)の制御をエミュレーション処理するためのレジスター値を設定する。より具体的には、レジスター140は、ULPIのバスの信号数の不足を補うために、UTMIのインターフェース信号をレジスター値として設定する。例えば、レジスター140には、ホスト/デバイスコントローラー側のトランシーバーの制御信号OpMode[1:0]、XcvrSelect[1:0]、TermSelect等が設定値として設定される。また、レジスターには、ホスト/デバイスコントローラー側のトランシーバーが生成する信号LineState[1:0]等が設定値として設定される。そして、これらの設定値が設定されたレジスター140に対して、ホスト/デバイスコントローラーがアクセス(書き込み、読み出し)することで、ホスト/デバイスコントローラーは、あたかもホスト/デバイスコントローラー側のトランシーバーが存在するかのように認識する。また、制御回路130は、レジスター140の設定値を参照することで、インターフェース回路150のULPIのインターフェース信号を制御する。
The
3.3.変換処理の信号波形例
図9〜図11を用いて、変換処理の信号波形例について説明する。なお、以下では、インターフェース回路160のインターフェース信号の信号波形例として、インターフェース回路160とハブロジック回路との間のインターフェース信号RXActive1、RXValid1等の信号波形例を示す。但し、インターフェース回路160とルーティングロジック回路とのインターフェース信号RXActive2、RXValid2等についても、同様の信号波形例が適用できる。また、以下では、アップダウンストリームポート回路にホスト/デバイスコントローラーが接続される場合を例に説明する。但し、本発明では、アップダウンストリームポート回路に、ホストコントローラーまたはデバイスが接続されてもよい。
3.3. Example of Signal Waveform of Conversion Process An example of a signal waveform of the conversion process will be described with reference to FIGS. In the following, examples of signal waveforms of interface signals of the
図9に、変換処理の第1の信号波形例を示す。図9には、第1の信号波形例として、ホスト/デバイスコントローラーからハブへ受信データが受信されるときの信号波形例を示す。 FIG. 9 shows a first signal waveform example of the conversion process. FIG. 9 shows a signal waveform example when reception data is received from the host / device controller to the hub as a first signal waveform example.
図9のA1に示すように、ホスト/デバイスコントローラーからバスdata[7:0]に受信データが出力されると、出力された受信データが検出処理される。そして、A2に示すように、信号nxtがアクティブにされ(アサートされ、第1の論理レベルにされ)、受信データのバッファーリングが開始される。また、data[7:0]に出力された受信データが検出処理されると、A3に示すように、信号RXActive1がアクティブにされる。受信データがバッファーリングされたことが検出処理されると、A4に示すように、信号RXValid1がアクティブにされる。そして、RXActive1とRXValid1がアクティブである期間において、A5に示すように、ハブロジック回路に対して受信データが転送される。 As shown in A1 of FIG. 9, when reception data is output from the host / device controller to the bus data [7: 0], the output reception data is detected. Then, as shown at A2, the signal nxt is activated (asserted and set to the first logic level), and buffering of received data is started. When the reception data output to data [7: 0] is detected, the signal RXActive1 is activated as indicated by A3. When it is detected that the received data has been buffered, the signal RXValid1 is activated as indicated by A4. Then, during the period in which RXActive1 and RXValid1 are active, the received data is transferred to the hub logic circuit as indicated by A5.
A6に示すように、ホスト/デバイスコントローラーからの受信データの出力が終了されると、A7に示すように、信号stpがアクティブにされ、その後、非アクティブにされる(ネゲートされる。第2の論理レベルにされる)。信号stpがアクティブであることが検出処理されると、A8に示すように、信号nxtが非アクティブにされる。A9に示すように、受信データの転送が終了したことが検出されると、A10に示すように、信号RXActive1が非アクティブにされ、A11に示すように、信号RXValid1が非アクティブにされる。 As shown in A6, when the output of the received data from the host / device controller is completed, the signal stp is activated and then deactivated (negated, negated as shown in A7). To the logic level). When it is detected that the signal stp is active, the signal nxt is deactivated as shown at A8. As shown in A9, when it is detected that transfer of received data has been completed, the signal RXActive1 is deactivated as shown in A10, and the signal RXValid1 is deactivated as shown in A11.
ここで、A12に示すように、データ転送中においては、信号LineState1[1:0]としてJステートが出力される。また、例えばHSモード(High Speed Mode、480Mbps)でデータ転送される場合には、A13に示すように、信号XcvrSelect1[1:0]=(0,0)が出力され、A14に示すように、TermSelect1=0(0は、Lレベル又は第2の論理レベル)が出力される。また、例えばトランシーバーのノーマルオペレーションモードがエミュレーション処理される場合には、A15に示すように、信号OpMode1[1:0]=(0,0)が出力される。 Here, as indicated by A12, during the data transfer, the J state is output as the signal LineState1 [1: 0]. For example, when data is transferred in the HS mode (High Speed Mode, 480 Mbps), the signal XcvrSelect1 [1: 0] = (0,0) is output as shown in A13, and as shown in A14, TermSelect1 = 0 (0 is L level or second logic level) is output. For example, when the normal operation mode of the transceiver is emulated, the signal OpMode1 [1: 0] = (0,0) is output as shown at A15.
図10に、変換処理の第2の信号波形例を示す。図10には、第2の信号波形例として、ハブからホスト/デバイスコントローラーへ送信データが送信されるときの信号波形例を示す。 FIG. 10 shows a second signal waveform example of the conversion process. FIG. 10 shows a signal waveform example when transmission data is transmitted from the hub to the host / device controller as a second signal waveform example.
図10のB2に示すように、信号TXValid1がアクティブにされ、B1に示すように、ハブロジック回路から送信データが出力される。信号TXValid1がアクティブにされたことが検出処理されると、B3に示すように、TXReady1がアクティブにされ、送信データのバッファーリングが開始される。信号TXValid1がアクティブにされたことが検出処理されると、B4に示すように、信号dirがアクティブにされる。送信データがバッファーリングされたことが検出されると、B5に示すように、信号nxtがアクティブにされ、B6に示すように、ホスト/デバイスコントローラーに対して送信データが転送される。このとき、B6に示すように、送信データには、ターンアラウンド(turn around)が確保され、RXコマンド(RX CMD)が付加される。このターンアラウンドは、信号dirのアクティブ、非アクティブの変化点において確保される。また、RXコマンドとして、例えばレジスター140のレジスター値VbusState、LineState等を含むデータが付加される。B7に示すように、RXコマンドが出力されている期間において、nxtが非アクティブにされる。
The signal TXValid1 is activated as indicated by B2 in FIG. 10, and the transmission data is output from the hub logic circuit as indicated by B1. When it is detected that the signal TXValid1 is activated, TXReady1 is activated and buffering of transmission data is started, as indicated by B3. When it is detected that the signal TXValid1 is activated, the signal dir is activated, as indicated by B4. When it is detected that the transmission data is buffered, the signal nxt is activated as shown in B5, and the transmission data is transferred to the host / device controller as shown in B6. At this time, as shown in B6, turn around is secured in the transmission data, and an RX command (RX CMD) is added. This turnaround is secured at the active and inactive change points of the signal dir. Further, as the RX command, for example, data including the register value VbusState, LineState, etc. of the
B8に示すように、ハブロジック回路からの送信データの出力が終了すると、B9に示すように、信号TXValid1が非アクティブにされる。信号TXValid1が非アクティブにされたことが検出処理されると、B10に示すように、信号TXReady1が非アクティブにされる。送信データの転送が終了したことが検出処理されると、B11に示すように、信号dirが非アクティブにされる。B12に示すように、送信データの転送が終了したことが検出処理されると、B13に示すように、信号nxtが非アクティブにされる。 As shown in B8, when the output of the transmission data from the hub logic circuit is completed, the signal TXValid1 is deactivated as shown in B9. When it is detected that the signal TXValid1 has been deactivated, the signal TXReady1 is deactivated, as indicated by B10. When it is detected that the transmission of the transmission data has been completed, the signal dir is deactivated as indicated by B11. As shown in B12, when it is detected that the transmission of the transmission data has been completed, the signal nxt is deactivated as shown in B13.
ここで、B14に示すように、データ転送中においては、信号LineState1[1:0]としてJステートが出力される。また、上述の図9と同様に、信号XcvrSelect1[1:0]、TermSelect1、OpMode1[1:0]として、XcvrSelect1[1:0]=(0,0)、TermSelect1=0、OpMode1[1:0]=(0,0)が出力される。 Here, as indicated by B14, during the data transfer, the J state is output as the signal LineState1 [1: 0]. Similarly to FIG. 9 described above, as signals XcvrSelect1 [1: 0], TermSelect1, OpMode1 [1: 0], XcvrSelect1 [1: 0] = (0,0), TermSelect1 = 0, OpMode1 [1: 0] ] = (0,0) is output.
図11に、変換処理の第3の信号波形例を示す。図11には、第3の信号波形例として、トランシーバーのリセット動作をエミュレーション処理するときの信号波形例を示す。図11には、アップダウンストリームポート回路350がアップストリームポート動作を行う場合の信号波形例を示す。
FIG. 11 shows a third signal waveform example of the conversion process. FIG. 11 shows a signal waveform example when the transceiver reset operation is emulated as a third signal waveform example. FIG. 11 shows an example of a signal waveform when the
図11のC1に示すように、アップダウンストリームポート回路のホスト/デバイスコントローラー(ホスト動作)からレジスター書込み用のコマンドTX CMD(RegWr)が送信される。コマンドTX CMDを受けて、リセット用のオペレーションモードに対応するレジスター値(例えばOpMode1[1:0]=(1,0))がレジスター140に設定される。C2に示すように、LineState1[1:0]に一定時間SE0(Single Ended Zero)が出力される。LineState1[1:0]にSOF(Start-of-Frame)が出力されないことが検出処理されると、C3に示すように、FSモードのターミネーションに対応するTermSelect1=1(1は、Hレベル又は第1の論理レベル)が出力される。そして、C4に示すように、OpMode1[1:0]=(1,0)が出力される。ハブロジック回路からデバイスチャープKが送信され、C5に示すように、LineState1[1:0]がデバイスチャープKにされる。C6に示すように、ホスト/デバイスコントローラーに対して、LineState1[1:0]が変化したことを知らせるためのコマンドRX CMDが送信される。
As shown at C1 in FIG. 11, a register write command TX CMD (RegWr) is transmitted from the host / device controller (host operation) of the upstream port circuit. In response to the command TX CMD, a register value (for example, OpMode1 [1: 0] = (1,0)) corresponding to the operation mode for reset is set in the
C7に示すように、デバイスチャープKの送信終了後に、LineState1[1:0]がSE0にされる。C8に示すように、ホスト/デバイスコントローラーに対して、LineState1[1:0]が変化したことを知らせるためのコマンドRX CMDが送信される。C9に示すように、ホスト/デバイスコントローラーからコマンドTX CMD(NOPID)とホストチャープK/Jが送信される。C10に示すように、ハブロジック回路に対して、ホストチャープK/Jが送信される。データ転送速度が例えばHSモードであると判断されると、C11に示すように、HSモードのターミネーションに対応するTermSelect1=0が出力される。C12に示すように、TermSelect1=0を受けて、LineState1[1:0]がJステートにされる。C13に示すように、ホストチャープK/Jの送信終了後に、LineState1[1:0]がSE0にされる。C14に示すように、ホスト/デバイスコントローラーからレジスター書込み用のコマンドTX CMD(RegWr)が送信される。コマンドTX CMDを受けて、ノーマルオペレーションモードに対応するレジスター値(例えばOpMode1[1:0]=(0,0))がレジスター140に設定される。
As shown in C7, after the transmission of the device chirp K is completed, LineState1 [1: 0] is set to SE0. As shown in C8, a command RX CMD for notifying the host / device controller that LineState1 [1: 0] has changed is transmitted. As shown in C9, the command TX CMD (NOPID) and the host chirp K / J are transmitted from the host / device controller. As shown in C10, the host chirp K / J is transmitted to the hub logic circuit. If it is determined that the data transfer rate is, for example, the HS mode, TermSelect1 = 0 corresponding to the termination of the HS mode is output as shown in C11. As shown in C12, in response to TermSelect1 = 0, LineState1 [1: 0] is set to the J state. As shown in C13, after the transmission of the host chirp K / J is finished, LineState1 [1: 0] is set to SE0. As shown in C14, a register write command TX CMD (RegWr) is transmitted from the host / device controller. In response to the command TX CMD, a register value (for example, OpMode1 [1: 0] = (0,0)) corresponding to the normal operation mode is set in the
4.ハブロジック回路
図12に、ハブ(データ転送制御装置)の詳細な構成例を示す。図12に示す詳細な構成例のハブは、アップダウンストリームポート回路20−1、20−2、ハブロジック回路40、ルーティングロジック回路50、ダウンストリームポート回路60−1〜60−k、切替制御回路460を含む。なお、以下では、上述の図2等で説明した構成要素と同一の要素には、同一の符号を付して、適宜説明を省略する。ここで、以下では、第1のモードにおいて、アップダウンストリームポート回路20−1がアップストリームポート動作を行い、アップダウンストリームポート回路20−2がダウンストリームポート動作を行う場合を例に説明する。また、以下では、アップダウンストリームポート回路20−1にホストコントローラーが接続され、アップダウンストリームポート回路20−2にデバイスが接続される場合を例に説明する。
4). Hub Logic Circuit FIG. 12 shows a detailed configuration example of a hub (data transfer control device). The hub of the detailed configuration example shown in FIG. 12 includes upstream and downstream port circuits 20-1 and 20-2, a
ハブロジック回路40は、ハブコントローラー410、ハブリピーターロジック回路420、トランザクショントランスレーター430、ハブステートマシーン440、フレームタイマー450を含む。なお、本発明のハブロジック回路は、図12の構成に限定されず、その構成の一部省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。
The
トランザクショントランスレーター430は、トランザクションの変換処理を行う。具体的には、アップダウンストリームポート回路20−1が、ホストコントローラーとHSモード(High Speed Mode、480Mbps)で接続され、アップダウンストリームポート回路20−2またはダウンストリームポート回路60−1〜60−kが、デバイスとFSモード、LSモードで接続されるとき、トランザクショントランスレーター430は、アップストリームポート側のHSモードのトランザクションとダウンストリームポート側のFSモード、LSモードのトランザクションとを変換処理する。
The
ハブリピーターロジック回路420は、アップダウンストリームポート回路20−1に接続されたホストコントローラーのデータ転送速度のモードと、アップダウンストリームポート回路20−2またはダウンストリームポート回路に接続されたデバイスのデータ転送速度のモードとが同じ場合に、データ転送を行う。
The hub
ハブステートマシーン440は、ハブのステートを制御する。例えば、アップダウンストリームポート回路20−1とホストコントローラーとの接続・切断を検出処理する。また、ハブステートマシーン440は、アップダウンストリームポート回路20−2、ダウンストリームポート回路60−1〜60−kとデバイスとの接続・切断を検出処理する。あるいは、ハブステートマシーン440は、アップダウンストリームポート回路20−1、20−2、ダウンストリームポート回路60−1〜60−kのリセット・停止・復帰を制御する。
ハブコントローラー410は、ハブとホストコントローラーとの通信を制御する。例えば、ハブコントローラー410は、エニュメレーションを行って、ハブのリソース情報や設定等をホストコントローラーと交換する。また、ハブコントローラー410は、ホストコントローラーからのリクエストを処理する。 The hub controller 410 controls communication between the hub and the host controller. For example, the hub controller 410 performs enumeration and exchanges hub resource information and settings with the host controller. The hub controller 410 also processes requests from the host controller.
フレームタイマー450は、アップストリームポート側のフレームとダウンストリームポート側のフレームとの同期を取り、フレームインターバルの制御を行う。
The
ルーティングロジック回路50は、トランザクショントランスレーター430と、アップダウンストリームポート回路20−2または各ダウンストリームポート回路とを接続する。あるいは、ルーティングロジック回路50は、ハブリピーターロジック回路420とアップダウンストリームポート回路20−2または各ダウンストリームポート回路とを接続する。
The
切替制御回路460は、第1のモードと第2のモードを切り替えるための切替制御信号HostEnを出力する。具体的には、切替制御回路460は、アップダウンストリームポート回路20−1、20−2、ハブロジック回路40に対して信号HostEnを出力する。例えば、第1のモードにおいて、切替制御回路460は信号HostEnをアクティブ(第1の論理レベル)にする。これを受けて、アップダウンストリームポート回路20−1、20−2は、それぞれアップストリームポート動作、ダウンストリームポート動作を行う。また、ハブコントローラー410、ハブリピーターロジック回路420、トランザクショントランスレーター430は、アップダウンストリームポート回路20−1との間のインターフェース処理を行う。一方、第2のモードにおいて、切替制御回路460は信号HostEnを非アクティブ(第2の論理レベル)にする。これを受けて、アップダウンストリームポート回路20−1、20−2は、それぞれダウンストリームポート動作、アップストリームポート動作を行う。また、ハブコントローラー410、ハブリピーターロジック回路420、トランザクショントランスレーター430は、アップダウンストリームポート回路20−2との間のインターフェース処理を行う。
The switching
例えば、ハブには、モード切替信号が供給される外部端子が設けられてもよく、切替制御回路460には、その外部端子からのモード切替信号が入力されてもよい。そして、切替制御回路460は、外部端子からのモード切替信号に基づいて、第1のモードと第2のモードを切り替えてもよい。例えば、電子機器にモード切り替え用のスイッチが設けられ、そのスイッチから外部端子にモード切替信号が供給されてもよい。あるいは、ホストコントローラーから外部端子にモード切替信号が供給されてもよい。また、アップダウンストリームポート回路20−1、20−2とハブロジック回路40との間のインターフェース信号には、モード切替信号が含まれてもよい。そして、切替制御回路460は、インターフェース信号に含まれるモード切替信号に基づいて、第1のモードと第2のモードを切り替えてもよい。例えば、インターフェース信号に含まれるモード切替信号は、ホストコントローラーにより制御されてもよい。
For example, the hub may be provided with an external terminal to which a mode switching signal is supplied, and the switching
なお、上記説明では、本実施形態のハブがUSB2.0規格に準拠する場合を例に説明した。但し、本発明では、ハブがUSB1.1等の他の規格に準拠してもよい。 In the above description, the case where the hub of this embodiment conforms to the USB 2.0 standard has been described as an example. However, in the present invention, the hub may conform to other standards such as USB 1.1.
5.OTG
図13に、OTG(On-The-Go)のデュアルロールデバイスを実現できるホスト/デバイスコントローラーの構成例を示す。この構成例のホスト/デバイスコントローラーは、トランシーバー200、転送コントローラー210、バッファーコントローラー220、データバッファー230、OTGコントローラー250(ステートコントローラー)を含む。
5). OTG
FIG. 13 shows a configuration example of a host / device controller that can realize an OTG (On-The-Go) dual-role device. The host / device controller of this configuration example includes a
転送コントローラー210は、USBを介したデータ転送を制御するためのコントローラーであり、いわゆるSIE(Serial Interface Engine)の機能などを実現する。具体的には、転送コントローラー210は、切り替え回路212とホストコントローラー214とペリフェラルコントローラー216とレジスター部218を含む。切り替え回路212は、トランシーバー200と、ホストコントローラー214又はペリフェラルコントローラー216との間の接続の切り替えを制御する。ホストコントローラー214は、レジスター部218に設定された転送条件情報に基づき、ホスト動作時にホストの役割としてのデータ転送制御を行う。ペリフェラルコントローラー216は、レジスター部218に設定された転送条件情報に基づき、ペリフェラル動作(デバイス動作)時にペリフェラルの役割としてのデータ転送制御を行う。
The
OTGコントローラー250は、OTGのSRP機能やHNP機能を実現するための回路である。即ちOTGコントローラー250は、ホストの役割として動作するホスト動作のステートや、ペリフェラルの役割として動作するペリフェラル動作のステートなどを含む複数のステートの制御を行う。
The
トランシーバー200は、差動信号DP、DM(差動データ信号)を用いてデータを送受信するための回路である。バッファーコントローラー220は、データバッファー230に記憶領域(エンドポイント領域等)を確保したり、データバッファー230の記憶領域に対するアクセス制御を行ったりする。データバッファー230(パケットバッファー)は、USBを介して転送されるデータ(送信データ又は受信データ)を一時的に格納(バッファーリング)するためバッファー(FIFO)である。
The
本実施形態によれば、このようなOTGのホスト/デバイスコントローラーがハブに接続された場合でも、データ転送を行うことができる。なお、本発明では、ハブがOTGのインターフェース処理を行い、OTGによりモードを切り替えてもよい。すなわち、ハブが、図13に示すOTGコントローラー250、転送コントローラー210と同様のOTGコントローラー、転送コントローラーを含んでもよい。そして、OTGのインターフェース処理により、ハブに接続されたホスト/デバイスコントローラーのホスト動作とペリフェラル動作が切り替えられ、ハブの第1のモードと第2のモードが切り替えられてもよい。
According to the present embodiment, even when such an OTG host / device controller is connected to a hub, data transfer can be performed. In the present invention, the hub may perform OTG interface processing, and the mode may be switched by OTG. That is, the hub may include an OTG controller and a transfer controller similar to the
6.アップダウンストリームポート回路のトランシーバー
図14(A)、図14(B)に、アップダウンストリームポート回路のトランシーバーの詳細な構成例を示す。この詳細な構成例のトランシーバーは、プルアップ抵抗Rpu、スイッチSW_Rpu、プルダウン抵抗Rpd1、Rpd2、スイッチSW_Rpd1、SW_Rpd2、スイッチSW_VBUS、HS(High Speed)カレントドライバーHSD、LS/FS(Low Speed/Full Speed)ドライバーLSD、抵抗Rs1、Rs2、HS差動データレシーバーHSR、トランスミッションエンベロープディテクターSQL、LS/FS差動データレシーバーLSR、ディスコネクションエンベロープディテクターDIS、シングルエンドレシーバーDP_SER、DM_SERを含む。
6). Transceiver of Upstream Port Circuit FIG. 14A and FIG. 14B show a detailed configuration example of the transceiver of the upstream port circuit. The transceiver in this detailed configuration includes pull-up resistor Rpu, switch SW_Rpu, pull-down resistors Rpd1, Rpd2, switch SW_Rpd1, SW_Rpd2, switch SW_VBUS, HS (High Speed) current driver HSD, LS / FS (Low Speed / Full Speed) Includes driver LSD, resistors Rs1, Rs2, HS differential data receiver HSR, transmission envelope detector SQL, LS / FS differential data receiver LSR, disconnection envelope detector DIS, single-ended receiver DP_SER, DM_SER.
図14(A)は、トランシーバーがダウンストリームポート動作を行う場合の接続構成例である。図14(A)に示すように、信号HD_Select(例えば、図12の切替制御回路460からの切替制御信号HostEn)に基づいて、スイッチSW_Rpd1、SW_Rpd2がオンされ、スイッチSW_Rpuがオフされる。また、信号HD_Selectに基づいて、DPライン、DMラインが抵抗Rpd1、Rpd2を介してプルダウンされ、スイッチSW_VBUSがVBUS供給状態に切り替えられ、トランシーバーからUSBにバス電源VBUSが供給される。ディスコネクションエンベロープディテクタDISは、信号HD_Selectに基づいて、イネーブル状態に切り替えられ、HSディスコネクト状態を検出する。
FIG. 14A shows an example of a connection configuration when the transceiver performs a downstream port operation. As shown in FIG. 14A, the switches SW_Rpd1 and SW_Rpd2 are turned on and the switch SW_Rpu is turned off based on the signal HD_Select (for example, the switching control signal HostEn from the switching
図14(B)は、トランシーバーがアップストリームポート動作を行う場合の接続構成例である。図14(B)に示すように、信号HD_Selectに基づいて、スイッチSW_Rpd1、SW_Rpd2がオフされ、スイッチSW_Rpuがオンされる。そして、信号HD_Selectに基づいて、DPラインが抵抗Rpuを介してプルアップされ、スイッチSW_VBUSがVBUS検出状態に切り替えられ、トランシーバーに対してUSBバスからバス電源VBUSが供給される。ディスコネクションエンベロープディテクタDISは、信号HD_Selectに基づいて、ディセーブル状態に切り替えられる。 FIG. 14B shows a connection configuration example when the transceiver performs an upstream port operation. As shown in FIG. 14B, the switches SW_Rpd1 and SW_Rpd2 are turned off and the switch SW_Rpu is turned on based on the signal HD_Select. Based on the signal HD_Select, the DP line is pulled up through the resistor Rpu, the switch SW_VBUS is switched to the VBUS detection state, and the bus power VBUS is supplied from the USB bus to the transceiver. The disconnection envelope detector DIS is switched to a disabled state based on the signal HD_Select.
なお、図14(A)、図14(B)では、本実施形態のハブがHS/FSモードで動作する場合に、ダウンストリームポート動作においてDPラインがプルアップされる接続構成例について説明した。但し本発明では、ハブがLSモードで動作する場合に、ダウンストリームポート動作においてDMラインが抵抗RpuとスイッチSW_Rpuを介してプルアップされてもよい。 14A and 14B, a connection configuration example in which the DP line is pulled up in the downstream port operation when the hub of the present embodiment operates in the HS / FS mode has been described. However, in the present invention, when the hub operates in the LS mode, the DM line may be pulled up via the resistor Rpu and the switch SW_Rpu in the downstream port operation.
7.電子機器
図15に、本実施形態のハブ(データ転送制御装置)が適用される電子機器の構成例を示す。例えば本実施形態のハブは、パソコン(PC:Personal Computer)、家庭用ゲーム機、カーナビゲーションシステム、プリンタ、テレビ、デジタルフォトフレーム、AVレコーダ/プレーヤ等の電子機器に適用できる。
7). Electronic Device FIG. 15 shows a configuration example of an electronic device to which the hub (data transfer control device) of this embodiment is applied. For example, the hub of this embodiment can be applied to electronic devices such as a personal computer (PC), a home game machine, a car navigation system, a printer, a television, a digital photo frame, and an AV recorder / player.
図15に示す電子機器500は、ハブ570、CPU510(例えば、ホスト動作とデバイス動作を切り替え可能なホスト/デバイスコントローラー)、デバイス520−1、520−2、ポート580、ROM530(Read Only Memory)、RAM540(Random Access Memory)、表示部550、操作部560を含む。
An
CPU510は、CPUバスを介して、ROM530、RAM540、表示部550、操作部560と通信する。表示部550は、例えば液晶パネル、EL(Electro Luminescence)パネル等で構成される。操作部560は、例えばマウス、キーボード、タッチパネル、ゲームコントローラ、赤外線受信部等で構成される。
The
ハブ570の第1のアップダウンストリームポート回路には、CPU510が接続され、ハブ570は、ULPIのバスを介してCPU510と通信する。また、ハブ570の第2のアップダウンストリームポート回路には、ポート580が接続される。ポート580には、USBケーブルにより外部機器600が接続される。そして、ハブ570は、USBを介して外部機器600と通信する。ハブ570のダウンストリームポート回路には、デバイス520−1、520−2が接続され、ハブ570は、USBを介してデバイス520−1、520−2と通信する。
A
例えば、ハブ570には、外部機器600としてUSBメモリー、携帯オーディオプレーヤー、デジタルカメラ等の外付けのデバイスが接続されてもよい。そして、これらの機器が、ホスト動作とデバイス動作を切り替え可能であってもよい。すなわち、ホスト動作を行う外部機器600がポート580に接続されたとき、CPU510がデバイス動作を行ってもよい。一方、デバイス動作を行う外部機器600がポート580に接続されたとき、CPU510がホスト動作を行ってもよい。また、ハブ570には、デバイス520−1、520−2として、HDD(Hard Disk Drive)、DVDドライブ、CDドライブ等の内蔵デバイスや、表示部、操作部が接続されてもよい。
For example, an external device such as a USB memory, a portable audio player, or a digital camera may be connected to the
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語(シリアルバス、第1のインターフェース回路、第2のインターフェース回路、データ転送制御装置等)と共に記載された用語(USB、ULPIインターフェース回路、UTMIインターフェース回路、ハブ等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またアップダウンストリームポート回路、ダウンストリームポート回路、ハブロジック回路、ルーティングロジック回路、データ転送制御装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。 Although the present embodiment has been described in detail as described above, it will be easily understood by those skilled in the art that many modifications can be made without departing from the novel matters and effects of the present invention. Accordingly, all such modifications are intended to be included in the scope of the present invention. For example, in the specification or the drawings, terms (USB, ULPI interface) described at least once together with different terms (serial bus, first interface circuit, second interface circuit, data transfer control device, etc.) having a broader meaning or the same meaning Circuit, UTMI interface circuit, hub, etc.) may be replaced by their different terms anywhere in the specification or drawings. Further, the configurations and operations of the upstream / downstream port circuit, the downstream port circuit, the hub logic circuit, the routing logic circuit, the data transfer control device, the electronic device, etc. are not limited to those described in this embodiment, and various modifications are possible. Implementation is possible.
10 データ転送制御装置、
20−1,20−2 第1,第2のアップダウンストリームポート回路、
40 ハブロジック回路、50 ルーティングロジック回路、
60−1〜60−k ダウンストリームポート回路、100 変換回路、
110 受信回路、112 受信バッファー、120 送信回路、
122送信バッファー、130 制御回路、140 レジスター、
150 第1のインターフェース回路、160 第2のインターフェース回路、
162 セレクター、310 トランシーバー、320 シリアルパラレル変換回路、
330 パラレルシリアル変換回路、340 セレクター、
410 ハブコントローラー、420 ハブリピーターロジック回路、
430 トランザクショントランスレーター、440 ハブステートマシーン、
450 フレームタイマー、460 切替制御回路、500 電子機器、
510 CPU、520−1,520−2 デバイス、530 ROM、
540 RAM、550 表示部、560 操作部、570 ハブ、580 ポート、
600 外部機器、
HDCA ホスト/デバイスコントローラー、HCA ホストコントローラー、
DVA デバイス、BUS1〜BUS4 第1〜第4のバス、
HostEn 切替制御信号
10 data transfer control device,
20-1, 20-2 first and second upstream port circuits,
40 Hub logic circuit, 50 Routing logic circuit,
60-1 to 60-k downstream port circuit, 100 conversion circuit,
110 receiving circuit, 112 receiving buffer, 120 transmitting circuit,
122 transmission buffer, 130 control circuit, 140 registers,
150 first interface circuit, 160 second interface circuit,
162 selector, 310 transceiver, 320 serial parallel conversion circuit,
330 parallel-serial conversion circuit, 340 selector,
410 Hub controller, 420 Hubbell Peter logic circuit,
430 Transaction Translator, 440 Hub State Machine,
450 frame timer, 460 switching control circuit, 500 electronic equipment,
510 CPU, 520-1, 520-2 device, 530 ROM,
540 RAM, 550 display unit, 560 operation unit, 570 hub, 580 port,
600 External equipment,
HDCA host / device controller, HCA host controller,
DVA device, BUS1 to BUS4 first to fourth buses,
HostEn switching control signal
Claims (13)
第1のモードにおいてアップストリームポート動作を行い、第2のモードにおいてダウンストリームポート動作を行う第1のアップダウンストリームポート回路と、
前記第1のモードにおいてダウンストリームポート動作を行い、前記第2のモードにおいてアップストリームポート動作を行う第2のアップダウンストリームポート回路と、
ルーティングロジック回路と、
ハブロジック動作を行うハブロジック回路と、
を含み、
前記第1のモードにおいて、
アップストリームポート動作の前記第1のアップダウンストリームポート回路からのデータを、前記ハブロジック回路、前記ルーティングロジック回路を介して、ダウンストリームポート動作の前記第2のアップダウンストリームポート回路へ転送し、
第2のモードにおいて、
アップストリームポート動作の前記第2のアップダウンストリームポート回路からのデータを、前記ハブロジック回路、前記ルーティングロジック回路を介して、ダウンストリームポート動作の前記第1のアップダウンストリームポート回路へ転送することを特徴とするデータ転送制御装置。 At least one downstream port circuit;
A first upstream port circuit that performs upstream port operation in a first mode and performs downstream port operation in a second mode;
A second upstream port circuit that performs a downstream port operation in the first mode and performs an upstream port operation in the second mode;
A routing logic circuit;
Hub logic circuit that performs hub logic operation,
Including
In the first mode,
Transferring data from the first upstream port circuit in upstream port operation to the second upstream port circuit in downstream port operation via the hub logic circuit and the routing logic circuit;
In the second mode,
Transferring data from the second upstream port circuit in upstream port operation to the first upstream port circuit in downstream port operation via the hub logic circuit and the routing logic circuit; A data transfer control device.
前記第1のモードにおいて、
アップストリームポート動作の前記第1のアップダウンストリームポート回路からのデータを、前記ハブロジック回路、前記ルーティングロジック回路を介して前記少なくとも1つのダウンストリームポート回路へ転送し、
前記第2のモードにおいて、
アップストリームポート動作の前記第2のアップダウンストリームポート回路からのデータを、前記ハブロジック回路、前記ルーティングロジック回路を介して前記少なくとも1つのダウンストリームポート回路へ転送することを特徴とするデータ転送制御装置。 In claim 1,
In the first mode,
Transferring data from the first upstream port circuit in upstream port operation to the at least one downstream port circuit via the hub logic circuit and the routing logic circuit;
In the second mode,
Data transfer control, wherein data from the second upstream port circuit in upstream port operation is transferred to the at least one downstream port circuit via the hub logic circuit and the routing logic circuit apparatus.
前記第1のアップダウンストリームポート回路と前記ハブロジック回路との間に設けられる第1のバスと、
前記第1のアップダウンストリームポート回路と前記ルーティングロジック回路との間に設けられる第2のバスと、
前記第2のアップダウンストリームポート回路と前記ハブロジック回路との間に設けられる第3のバスと、
前記第2のアップダウンストリームポート回路と前記ルーティングロジック回路との間に設けられる第4のバスと、
を含み、
前記第1のモードにおいて、
前記第1のアップダウンストリームポート回路からのデータを、前記第1のバス、前記ハブロジック回路、前記ルーティングロジック回路、前記第4のバスを介して前記第2のアップダウンストリームポート回路へ転送し、
前記第2のモードにおいて、
前記第2のアップダウンストリームポート回路からのデータを、前記第3のバス、前記ハブロジック回路、前記ルーティングロジック回路、前記第2のバスを介して前記第1のアップダウンストリームポート回路へ転送することを特徴とするデータ転送制御装置。 In claim 1 or 2,
A first bus provided between the first upstream port circuit and the hub logic circuit;
A second bus provided between the first upstream / downstream port circuit and the routing logic circuit;
A third bus provided between the second upstream port circuit and the hub logic circuit;
A fourth bus provided between the second upstream / downstream port circuit and the routing logic circuit;
Including
In the first mode,
Data from the first upstream / downstream port circuit is transferred to the second upstream / downstream port circuit via the first bus, the hub logic circuit, the routing logic circuit, and the fourth bus. ,
In the second mode,
Data from the second upstream / downstream port circuit is transferred to the first upstream / downstream port circuit via the third bus, the hub logic circuit, the routing logic circuit, and the second bus. A data transfer control device.
前記ハブロジック回路は、
ハブコントローラーと、
ハブリピーターロジック回路と、
トランザクショントランスレーターと、
ハブステートマシーンと、
フレームタイマーと、
を有することを特徴とするデータ転送制御装置。 In any one of Claims 1 thru | or 3,
The hub logic circuit is:
A hub controller,
Have a repeater logic circuit,
A transaction translator,
Hub state machine,
Frame timer,
A data transfer control device comprising:
前記第1のアップダウンストリームポート回路には、ホスト動作とデバイス動作を切り替え可能なホスト/デバイスコントローラーが接続され、
前記第1のモードにおいて、
前記第1のアップダウンストリームポート回路は、ホスト動作を行う前記ホスト/デバイスコントローラーと前記ハブロジック回路との間のインターフェース処理を行い、
前記第2のモードにおいて、
前記第1のアップダウンストリームポート回路は、デバイス動作を行う前記ホスト/デバイスコントローラーと前記ルーティングロジック回路との間のインターフェース処理を行うことを特徴とするデータ転送制御装置。 In any one of Claims 1 thru | or 4,
A host / device controller capable of switching between host operation and device operation is connected to the first upstream port circuit,
In the first mode,
The first upstream port circuit performs an interface process between the host / device controller that performs a host operation and the hub logic circuit,
In the second mode,
The data transfer control apparatus, wherein the first upstream port circuit performs an interface process between the host / device controller that performs a device operation and the routing logic circuit.
前記第1のアップダウンストリームポート回路は、
USB(Universal Serial Bus)を介して前記ホスト/デバイスコントローラーとのインターフェース処理を行うことを特徴とするデータ転送制御装置。 In claim 5,
The first upstream port circuit includes:
A data transfer control device that performs interface processing with the host / device controller via a USB (Universal Serial Bus).
前記ホスト/デバイスコントローラーがOTG(On-The-Go)規格に準拠し、
前記第1のアップダウンストリームポート回路は、
前記ホスト/デバイスコントローラーとの、OTG規格に準拠したインターフェース処理を行うことを特徴とするデータ転送制御装置。 In claim 6,
The host / device controller conforms to the OTG (On-The-Go) standard,
The first upstream port circuit includes:
A data transfer control device that performs interface processing in conformity with the OTG standard with the host / device controller.
前記第1のアップダウンストリームポート回路は、
前記ホスト/デバイスコントローラーのリンク層回路とのインターフェース処理を行うことを特徴とするデータ転送制御装置。 In claim 5,
The first upstream port circuit includes:
A data transfer control device for performing interface processing with a link layer circuit of the host / device controller.
前記第1のアップダウンストリームポート回路は、
前記ホスト/デバイスコントローラーとULPI規格(UTMI+ Low Pin Interface)のバスで接続され、前記ホスト/デバイスコントローラーの前記リンク層回路との間のULPIのインターフェース処理を行うことを特徴とするデータ転送制御装置。 In claim 8,
The first upstream port circuit includes:
A data transfer control device connected to the host / device controller via a bus of ULPI standard (UTMI + Low Pin Interface) and performing an ULPI interface process with the link layer circuit of the host / device controller.
前記第1のアップダウンストリームポート回路は、
前記ホスト/デバイスコントローラーの前記リンク層回路とのインターフェース処理を行う第1のインターフェース回路と、
前記第1のモードにおいて、前記ハブロジック回路とのインターフェース処理を行い、前記第2のモードにおいて、前記ルーティングロジック回路とのインターフェース処理を行う第2のインターフェース回路と、
前記第1のインターフェース回路のインターフェース信号と、前記第2のインターフェース回路のインターフェース信号との変換処理を行う変換回路と、
を有することを特徴とするデータ転送制御装置。 In claim 8 or 9,
The first upstream port circuit includes:
A first interface circuit that performs an interface process with the link layer circuit of the host / device controller;
A second interface circuit that performs interface processing with the hub logic circuit in the first mode, and performs interface processing with the routing logic circuit in the second mode;
A conversion circuit that performs conversion processing between an interface signal of the first interface circuit and an interface signal of the second interface circuit;
A data transfer control device comprising:
前記第1のモードにおいて、
前記第1のアップダウンストリームポート回路には、ホストコントローラーが接続され、前記第1のアップダウンストリームポート回路は、前記ホストコントローラーと前記ハブロジック回路とのインターフェース処理を行い、
前記第2のモードにおいて、
前記第1のアップダウンストリームポート回路には、デバイスが接続され、前記第1のアップダウンストリームポート回路は、前記デバイスと前記ルーティングロジック回路とのインターフェース処理を行うことを特徴とするデータ転送制御装置。 In any one of Claims 1 thru | or 4,
In the first mode,
A host controller is connected to the first upstream port circuit, and the first upstream port circuit performs an interface process between the host controller and the hub logic circuit,
In the second mode,
A device is connected to the first upstream port circuit, and the first upstream port circuit performs interface processing between the device and the routing logic circuit. .
前記第1のアップダウンストリームポート回路は、
USB(Universal Serial Bus)を介して、前記ホストコントローラーまたは前記デバイスとのインターフェース処理を行うことを特徴とするデータ転送制御装置。 In claim 11,
The first upstream port circuit includes:
A data transfer control device that performs interface processing with the host controller or the device via a USB (Universal Serial Bus).
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JP2009063919A JP2010218196A (en) | 2009-03-17 | 2009-03-17 | Data transfer controller, and electronic equipment |
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