JP6579653B2 - Semiconductor device and manufacturing method of semiconductor device - Google Patents

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Description

本発明は、ワイドバンドギャップ半導体からなる半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device made of a wide band gap semiconductor and a manufacturing method thereof.

たとえば、特許文献１は、ボンディングパッドが形成された半導体チップと、リードフレームと、半導体チップ（ボンディングパッド）とリードフレームとを接続するボンディングワイヤと、封止用樹脂と半導体チップ、リードフレームおよびボンディングワイヤとの間に設けられた耐湿性膜とを含む半導体装置を開示している。特許文献１には、耐湿性膜によって、外気の水分の侵入によるボンディングパッドの腐食を抑制できる旨が記載されている。   For example, Patent Document 1 discloses a semiconductor chip on which bonding pads are formed, a lead frame, a bonding wire that connects the semiconductor chip (bonding pad) and the lead frame, a sealing resin, a semiconductor chip, a lead frame, and bonding. A semiconductor device including a moisture-resistant film provided between wires is disclosed. Patent Document 1 describes that the moisture-resistant film can suppress the corrosion of the bonding pad due to the intrusion of moisture from the outside air.

特開平１−２８６３４５号公報JP-A-1-286345

近年、高耐圧、低オン抵抗を実現する次世代のパワーデバイス材料として、ＳｉＣ（シリコンカーバイト：炭化ケイ素）が使用されている。ＳｉＣ等のワイドバンドギャップ半導体は、Ｓｉに比べ、基板を薄くして基板抵抗を低減できる利点がある。
しかしながら、基板の薄化によって基板の表裏面間の距離が短くなるため、表面電極と裏面電極との間でマイグレーションが発生する可能性が高くなる。 In recent years, SiC (silicon carbide: silicon carbide) has been used as a next-generation power device material that achieves high breakdown voltage and low on-resistance. Wide band gap semiconductors such as SiC have the advantage that the substrate resistance can be reduced by making the substrate thinner than Si.
However, since the distance between the front and back surfaces of the substrate is shortened by thinning the substrate, there is a high possibility that migration occurs between the front surface electrode and the back surface electrode.

そこで、本発明の一実施形態は、半導体チップの表裏面の電極間でのマイグレーションの発生を抑制できる半導体装置およびその製造方法を提供する。   Therefore, an embodiment of the present invention provides a semiconductor device and a method for manufacturing the same that can suppress the occurrence of migration between front and back electrodes of a semiconductor chip.

本発明の一実施形態は、金属製の支持層と、前記支持層上に配置され、第１面およびその反対側の第２面を有するワイドバンドギャップの半導体チップであって、当該第１面上の第１電極および当該第２面上の第２電極を有し、当該第２電極が前記支持層に接続された半導体チップと、前記第１電極と、前記第２電極または前記支持層との間に設けられ、当該第１電極および第２電極間のマイグレーションを防止するためのバリア層とを含む、半導体装置を提供する。   One embodiment of the present invention is a wide band gap semiconductor chip having a metal support layer and a first surface and a second surface opposite to the first surface, the first surface being disposed on the support layer. A semiconductor chip having a first electrode on the second surface and a second electrode on the second surface, the second electrode being connected to the support layer, the first electrode, and the second electrode or the support layer; And a barrier layer for preventing migration between the first electrode and the second electrode.

この構成によれば、第１電極と、第２電極または支持層との間にバリア層が設けられているため、第１電極−第２電極間を直接、もしくは第１電極−第２電極間を支持層経由で、金属成分が行き来することを阻止することができる。これにより、第１電極と第２電極との間でのマイグレーションの発生を抑制することができる。その結果、信頼性の高い半導体装置を提供することができる。   According to this configuration, since the barrier layer is provided between the first electrode and the second electrode or the support layer, the first electrode and the second electrode are directly connected or between the first electrode and the second electrode. Can be prevented from going back and forth through the support layer. Thereby, generation | occurrence | production of the migration between a 1st electrode and a 2nd electrode can be suppressed. As a result, a highly reliable semiconductor device can be provided.

本発明の一実施形態は、前記第１電極に接続された第１接合金属層を含み、前記バリア層は、前記第１電極および前記第１接合金属層を一体的に被覆する第１被覆層を含んでいてもよい。
この構成によれば、第１電極および第１接合金属層にマイグレーションの原因となる金属が含まれている場合に、マイグレーションの発生を効果的に抑制することができる。また、第１電極および第１接合金属層の表層にバリア層（第１被覆層）を形成するだけで済むので、第１電極および第１接合金属層の本来の特性を維持することができる。 One embodiment of the present invention includes a first bonding metal layer connected to the first electrode, and the barrier layer integrally covers the first electrode and the first bonding metal layer. May be included.
According to this configuration, when the first electrode and the first bonding metal layer contain a metal that causes migration, the occurrence of migration can be effectively suppressed. In addition, since only the barrier layer (first covering layer) needs to be formed on the surface layer of the first electrode and the first bonding metal layer, the original characteristics of the first electrode and the first bonding metal layer can be maintained.

本発明の一実施形態は、前記第１電極を被覆し、前記第１電極の一部を前記第１接合金属層の接続用のパッドとして露出させる開孔を有する絶縁膜を含み、前記第１被覆層は、前記開孔内に収まるように前記パッドを被覆していてもよい。
本発明の一実施形態では、前記第１接合金属層は、ボンディングワイヤを含んでいてもよいし、ボンディングプレートを含んでいてもよい。 One embodiment of the present invention includes an insulating film that covers the first electrode and has an opening that exposes a part of the first electrode as a connection pad of the first bonding metal layer. The covering layer may cover the pad so as to be within the opening.
In one embodiment of the present invention, the first bonding metal layer may include a bonding wire or a bonding plate.

本発明の一実施形態では、前記第１接合金属層は、少なくともＡｕ、ＡｇまたはＣｕの露出面を有する金属からなっていてもよい。
本発明の一実施形態は、前記第２電極と前記支持層との間に挟まれた第２接合金属層であって、前記半導体チップの外側に、はみ出し部を有する第２接合金属層を含み、前記バリア層は、前記第２接合金属層の前記はみ出し部を被覆する第２被覆層を含んでいてもよい。 In one embodiment of the present invention, the first bonding metal layer may be made of a metal having an exposed surface of at least Au, Ag, or Cu.
One embodiment of the present invention is a second bonding metal layer sandwiched between the second electrode and the support layer, and includes a second bonding metal layer having a protruding portion outside the semiconductor chip. The barrier layer may include a second coating layer that covers the protruding portion of the second bonding metal layer.

この構成によれば、第２電極および第２接合金属層にマイグレーションの原因となる金属が含まれている場合に、マイグレーションの発生を効果的に抑制することができる。また、第２電極および第２接合金属層の表層にバリア層（第２被覆層）を形成するだけで済むので、第２電極および第２接合金属層の本来の特性を維持することができる。
本発明の一実施形態では、前記第２接合金属層の前記はみ出し部は、前記半導体チップの前記第２面から端面に亘って形成されていてもよい。 According to this configuration, the occurrence of migration can be effectively suppressed when the second electrode and the second bonding metal layer contain a metal that causes migration. Moreover, since it is only necessary to form a barrier layer (second coating layer) on the surface layer of the second electrode and the second bonding metal layer, the original characteristics of the second electrode and the second bonding metal layer can be maintained.
In one embodiment of the present invention, the protruding portion of the second bonding metal layer may be formed from the second surface to the end surface of the semiconductor chip.

本発明の一実施形態では、前記第２接合金属層は、少なくともＡｕ、ＡｇまたはＣｕの露出面を有する金属からなっていてもよい。
本発明の一実施形態では、前記バリア層は、前記支持層の表面を被覆する第３被覆層を含んでいてもよい。
この構成によれば、支持層にマイグレーションの原因となる金属が含まれている場合に、マイグレーションの発生を効果的に抑制することができる。また、支持層の表層にバリア層（第３被覆層）を形成するだけで済むので、支持層の本来の特性を維持することができる。 In one embodiment of the present invention, the second bonding metal layer may be made of a metal having an exposed surface of at least Au, Ag, or Cu.
In one embodiment of the present invention, the barrier layer may include a third coating layer that covers the surface of the support layer.
According to this configuration, the occurrence of migration can be effectively suppressed when the support layer contains a metal that causes migration. In addition, since it is only necessary to form a barrier layer (third covering layer) on the surface layer of the support layer, the original characteristics of the support layer can be maintained.

本発明の一実施形態では、前記バリア層は、Ｎｉ、ＰｄまたはＰｔからなっていてもよい。
本発明の一実施形態では、前記バリア層は、互いに異なる複数の金属層を有していてもよい。
本発明の一実施形態では、前記半導体チップは、単機能半導体を構成していてもよい。その場合、前記単機能半導体は、ショットキーバリアダイオードを含んでいてもよいし、電界効果トランジスタを含んでいてもよい。 In one embodiment of the present invention, the barrier layer may be made of Ni, Pd or Pt.
In one embodiment of the present invention, the barrier layer may have a plurality of metal layers different from each other.
In one embodiment of the present invention, the semiconductor chip may constitute a single function semiconductor. In that case, the single function semiconductor may include a Schottky barrier diode or a field effect transistor.

本発明の一実施形態では、前記半導体チップは、３５μｍ〜１５０μｍの厚さを有していてもよい。
本発明の一実施形態では、前記半導体チップは、ＳｉＣ基板を含んでいてもよい。
本発明の一実施形態は、第１面およびその反対側の第２面を有するワイドバンドギャップの半導体チップであって、当該第１面上の第１電極および当該第２面上の第２電極を有する半導体チップを、金属製の支持層に接合する工程と、前記第１電極と、前記第２電極または前記支持層との間に、該第１電極および第２電極間のマイグレーションを防止するためのバリア層を形成する工程とを含む、半導体装置の製造方法を提供する。 In one embodiment of the present invention, the semiconductor chip may have a thickness of 35 μm to 150 μm.
In one embodiment of the present invention, the semiconductor chip may include a SiC substrate.
One embodiment of the present invention is a wide band gap semiconductor chip having a first surface and a second surface opposite to the first surface, the first electrode on the first surface and the second electrode on the second surface. Between the first electrode and the second electrode or the support layer, and preventing migration between the first electrode and the second electrode. Forming a barrier layer for manufacturing the semiconductor device.

この方法によれば、前記マイグレーションの発生を抑制可能な半導体装置を提供することができる。
本発明の一実施形態は、前記半導体チップの接合後、第１接合金属層を前記第１電極に接続する工程を含み、前記バリア層を、前記第１接合金属層の接続後に形成してもよい。
本発明の一実施形態では、前記半導体チップを、第２接合金属層を用いて前記支持層に接合してもよい。 According to this method, a semiconductor device capable of suppressing the occurrence of the migration can be provided.
One embodiment of the present invention includes a step of connecting a first bonding metal layer to the first electrode after bonding of the semiconductor chip, and the barrier layer may be formed after connecting the first bonding metal layer. Good.
In one embodiment of the present invention, the semiconductor chip may be bonded to the support layer using a second bonding metal layer.

本発明の一実施形態では、前記バリア層を形成する工程は、前記バリア層の材料を電解めっき又は無電解めっきする工程を含んでいてもよい。   In one embodiment of the present invention, the step of forming the barrier layer may include a step of electrolytic plating or electroless plating of the material of the barrier layer.

図１は、本発明の一実施形態に係る半導体装置の概略図である。FIG. 1 is a schematic view of a semiconductor device according to an embodiment of the present invention. 図２は、前記半導体装置の一部を示す断面図である。FIG. 2 is a cross-sectional view showing a part of the semiconductor device. 図３は、図２の半導体チップの構成を説明するための図である。FIG. 3 is a diagram for explaining the configuration of the semiconductor chip of FIG. 図４は、前記半導体チップの変形例を示す図である。FIG. 4 is a view showing a modification of the semiconductor chip. 図５は、図４の半導体チップの構成を説明するための図である。FIG. 5 is a diagram for explaining the configuration of the semiconductor chip of FIG. 図６Ａは、前記半導体装置の製造工程の一部を示す図である。FIG. 6A illustrates a part of the manufacturing process of the semiconductor device. 図６Ｂは、図６Ａの次の工程を示す図である。6B is a diagram showing a step subsequent to FIG. 6A. 図６Ｃは、図６Ｂの次の工程を示す図である。FIG. 6C is a diagram showing a step subsequent to FIG. 6B. 図６Ｄは、図６Ｃの次の工程を示す図である。FIG. 6D is a diagram showing a step subsequent to FIG. 6C. 図７は、前記半導体装置の変形例を示す図である。FIG. 7 is a view showing a modification of the semiconductor device. 図８は、前記半導体装置の変形例を示す図である。FIG. 8 is a view showing a modification of the semiconductor device. 図９は、前記半導体装置の変形例を示す図である。FIG. 9 is a view showing a modification of the semiconductor device. 図１０は、前記半導体装置の変形例を示す図である。FIG. 10 is a diagram showing a modification of the semiconductor device. 図１１は、ボンディングプレートを有する半導体装置を示す図である。FIG. 11 is a diagram illustrating a semiconductor device having a bonding plate. 図１２は、図１１の半導体装置の一部を示す断面図である。FIG. 12 is a cross-sectional view showing a part of the semiconductor device of FIG.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の概略図である。
半導体装置１は、端子フレーム２と、半導体チップ３と、樹脂パッケージ４とを含む。
端子フレーム２は、金属製の板状である。たとえば、端子フレーム２は、Ｃｕフレームからなっていてもよい。端子フレーム２は、半導体チップ３を支持する本発明の支持層の一例としてのベース部５（アイランド）と、カソード端子６と、予備端子７と、アノード端子８とを含む。カソード端子６は、ベース部５と一体的に形成されており、ベース部５を介して半導体チップ３のカソードに接続されている。アノード端子８は、本発明の第１接合金属層の一例としてのボンディングワイヤ１０によって、半導体チップ３のアノードパッド２０に電気的に接続されている。予備端子７およびアノード端子８は、中央のカソード端子６を挟むように配置されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a schematic diagram of a semiconductor device 1 according to an embodiment of the present invention.
The semiconductor device 1 includes a terminal frame 2, a semiconductor chip 3, and a resin package 4.
The terminal frame 2 is a metal plate shape. For example, the terminal frame 2 may be made of a Cu frame. The terminal frame 2 includes a base portion 5 (island) as an example of a support layer of the present invention that supports the semiconductor chip 3, a cathode terminal 6, a spare terminal 7, and an anode terminal 8. The cathode terminal 6 is formed integrally with the base portion 5, and is connected to the cathode of the semiconductor chip 3 through the base portion 5. The anode terminal 8 is electrically connected to the anode pad 20 of the semiconductor chip 3 by a bonding wire 10 as an example of the first bonding metal layer of the present invention. The spare terminal 7 and the anode terminal 8 are arranged so as to sandwich the central cathode terminal 6.

樹脂パッケージ４は、たとえば、エポキシ樹脂など公知のモールド樹脂からなり、半導体チップ３を封止している。樹脂パッケージ４は、半導体チップ３と共に端子フレーム２のベース部５およびボンディングワイヤ１０を覆っている。３本の端子６〜８の一部は、樹脂パッケージ４から露出している。
図２は、半導体装置１の一部を示す断面図である。図３は、図２の半導体チップ３の構成を説明するための図である。 The resin package 4 is made of a known mold resin such as an epoxy resin, for example, and seals the semiconductor chip 3. The resin package 4 covers the base portion 5 of the terminal frame 2 and the bonding wires 10 together with the semiconductor chip 3. Some of the three terminals 6 to 8 are exposed from the resin package 4.
FIG. 2 is a cross-sectional view showing a part of the semiconductor device 1. FIG. 3 is a diagram for explaining the configuration of the semiconductor chip 3 of FIG.

図２および図３を参照して、半導体チップ３は、単機能（ディスクリート）半導体デバイスであって、たとえば、ショットキーバリアダイオードであってもよい。半導体チップ３は、表面１１ａ（第１面）および裏面１１ｂ（第２面）を有する半導体基板１１と、表面１１ａ上のアノード電極１２（第１電極）と、裏面１１ｂ上のカソード電極１３（第２電極）とを含む。カソード電極１３は、半導体基板１１の裏面１１ｂの全域を覆うように形成され、半導体基板１１にオーミック接触している。   2 and 3, semiconductor chip 3 is a single function (discrete) semiconductor device, and may be, for example, a Schottky barrier diode. The semiconductor chip 3 includes a semiconductor substrate 11 having a front surface 11a (first surface) and a back surface 11b (second surface), an anode electrode 12 (first electrode) on the front surface 11a, and a cathode electrode 13 (first electrode) on the back surface 11b. 2 electrodes). The cathode electrode 13 is formed so as to cover the entire back surface 11 b of the semiconductor substrate 11 and is in ohmic contact with the semiconductor substrate 11.

半導体基板１１は、ワイドバンドギャップ半導体（たとえば、バンドギャップＥｇが２ｅＶ以上、好ましくは、２．５ｅＶ〜７ｅＶ）からなる。具体的には、ＳｉＣ（バンドギャップＥｇ＝約３．２ｅＶ）、ＧａＮ（バンドギャップＥｇ＝約３．４ｅＶ）、ダイヤモンド（バンドギャップＥｇ＝約５．５ｅＶ）等からなっていてもよい。
半導体基板１１は、ｎ＋型ベース基板１４と、当該ｎ＋型ベース基板１４上のｎ−型エピタキシャル層１５とを含むエピタキシャル基板であってもよい。半導体基板１１の厚さ（ｎ＋型ベース基板１４およびｎ−型エピタキシャル層１５の合計厚さ）は、たとえば、３５μｍ〜１５０μｍであってもよい。 The semiconductor substrate 11 is made of a wide band gap semiconductor (for example, a band gap Eg of 2 eV or more, preferably 2.5 eV to 7 eV). Specifically, SiC (band gap Eg = about 3.2 eV), GaN (band gap Eg = about 3.4 eV), diamond (band gap Eg = about 5.5 eV), or the like may be used.
The semiconductor substrate 11 includes an n + -type base substrate 14, n on the n + -type base substrate 14 - may be an epitaxial substrate including a type epitaxial layer 15. The thickness of the semiconductor substrate 11 (total thickness of the n + -type base substrate 14 and the n − -type epitaxial layer 15) may be, for example, 35 μm to 150 μm.

半導体基板１１の表面１１ａには、ｎ−型エピタキシャル層１５の一部を活性領域として露出させる開孔１６を有するフィールド絶縁膜１７が積層されている。フィールド絶縁膜１７は、たとえば、ＳｉＯ２（酸化シリコン）からなっていてもよい。
アノード電極１２は、フィールド絶縁膜１７上に形成されている。アノード電極１２は、フィールド絶縁膜１７の開孔１６内でｎ−型エピタキシャル層１５に接合されている。アノード電極１２は、フィールド絶縁膜１７における開孔１６の周縁部を上から覆うように、当該開孔１６の外方へフランジ状に張り出している。すなわち、フィールド絶縁膜１７の周縁部は、ｎ−型エピタキシャル層１５およびアノード電極１２によって、全周にわたってその上下両側から挟まれている。 On the surface 11a of the semiconductor substrate 11, a field insulating film 17 having an opening 16 exposing a part of the n − type epitaxial layer 15 as an active region is laminated. The field insulating film 17 may be made of, for example, SiO 2 (silicon oxide).
The anode electrode 12 is formed on the field insulating film 17. The anode electrode 12 is bonded to the n − type epitaxial layer 15 in the opening 16 of the field insulating film 17. The anode electrode 12 protrudes outward from the opening 16 in a flange shape so as to cover the peripheral edge of the opening 16 in the field insulating film 17 from above. That is, the peripheral portion of the field insulating film 17 is sandwiched by the n − type epitaxial layer 15 and the anode electrode 12 from the upper and lower sides over the entire circumference.

アノード電極１２は、たとえば、ｎ−型エピタキシャル層１５との接合部分に、ｎ型ＳｉＣとショットキー接合を形成する金属（たとえば、Ｎｉ、Ａｕ等）からなるショットキーメタルを有し、ボンディングワイヤ１０が接合される最表面に、たとえば、ＡｌやＡｌＣｕからなるコンタクトメタルを有していてもよい。
一方、カソード電極１３は、ｎ＋型ベース基板１４との接合部分に、ｎ型ＳｉＣにオーミック接触する金属（たとえば、Ｎｉシリサイド、Ｃｏシリサイド等）からなるオーミックメタルを、Ｔｉ等のバリア層を介して有していてもよい。また、カソード電極１３においてベース部５が接合される最表面には、たとえば、ＡｕやＡｇからなるコンタクトメタルが露出していてもよい。 The anode electrode 12 has, for example, a Schottky metal made of a metal (for example, Ni, Au, etc.) that forms a Schottky junction with n-type SiC at the junction with the n − type epitaxial layer 15. For example, a contact metal made of Al or AlCu may be provided on the outermost surface to which is bonded.
On the other hand, the cathode electrode 13 is formed by applying an ohmic metal made of a metal (for example, Ni silicide, Co silicide, etc.) in ohmic contact with n-type SiC at a junction with the n + type base substrate 14 via a barrier layer such as Ti. You may have. Further, a contact metal made of, for example, Au or Ag may be exposed on the outermost surface of the cathode electrode 13 to which the base portion 5 is bonded.

アノード電極１２上には、表面保護膜１８が形成されている。表面保護膜１８の中央部には、アノード電極１２の一部をアノードパッド２０として露出させる開孔１９が形成されている。
ベース部５（端子フレーム２）は、Ｃｕフレーム（フレーム本体）上に、めっき層２１を有していてもよい。めっき層２１は、たとえば、Ａｇめっき層であってもよい。 A surface protective film 18 is formed on the anode electrode 12. An opening 19 is formed in the central portion of the surface protective film 18 to expose a part of the anode electrode 12 as an anode pad 20.
The base part 5 (terminal frame 2) may have a plating layer 21 on the Cu frame (frame body). The plating layer 21 may be, for example, an Ag plating layer.

このベース部５上に、本発明の第２接合金属層の一例としての接合材２２を介して、半導体チップ３がダイボンディングされている。接合材２２は、この実施形態では、パワーデバイス材料であるＳｉＣを使用する観点から、熱伝導率が比較的高い金属（ナノ）ペーストを使用することが好ましい。たとえば、半田よりも熱伝導率が高いＡｕナノペースト、Ａｇナノペースト、Ｃｕナノペースト等を使用できる。この金属製の接合材２２によって、半導体チップ３のカソード電極１３とベース部５とが電気的に接続される。   The semiconductor chip 3 is die-bonded on the base portion 5 via a bonding material 22 as an example of the second bonding metal layer of the present invention. In this embodiment, the bonding material 22 is preferably a metal (nano) paste having a relatively high thermal conductivity from the viewpoint of using SiC as a power device material. For example, Au nanopaste, Ag nanopaste, Cu nanopaste, etc. having higher thermal conductivity than solder can be used. The metal bonding material 22 electrically connects the cathode electrode 13 of the semiconductor chip 3 and the base portion 5.

接合材２２は、半導体チップ３とベース部５との間に挟まれることによって半導体チップ３をベース部５から浮いた状態で支持している。接合材２２の一部は、半導体チップ３の外側に、はみ出し部２３として、半導体チップ３の周囲を取り囲んでいる。はみ出し部２３は、半導体チップ３（半導体基板１１）の裏面１１ｂ側から端面１１ｃに亘って形成されている。これにより、半導体基板１１の端面１１ｃの下部は、たとえば全周に亘って接合材２２（はみ出し部２３）に覆われている。   The bonding material 22 is sandwiched between the semiconductor chip 3 and the base portion 5 to support the semiconductor chip 3 in a state of being lifted from the base portion 5. A part of the bonding material 22 surrounds the periphery of the semiconductor chip 3 as the protruding portion 23 on the outside of the semiconductor chip 3. The protruding portion 23 is formed from the back surface 11b side to the end surface 11c of the semiconductor chip 3 (semiconductor substrate 11). Thereby, the lower part of the end surface 11c of the semiconductor substrate 11 is covered with, for example, the bonding material 22 (the protruding portion 23) over the entire circumference.

ボンディングワイヤ１０は、アノードパッド２０に接合されている。ボンディングワイヤ１０は、たとえば、線状のワイヤ本体２４と、ワイヤ本体２４の先端において変形してアノードパッド２０に接合された接合部２５とを含んでいてもよい。ボンディングワイヤ１０は、この実施形態では、パワーデバイス材料であるＳｉＣを使用する観点から、電気伝導率が比較的高い金属ワイヤを使用することが好ましい。たとえば、Ａｌよりも電気伝導率が高いＡｕボンディングワイヤ、Ｃｕボンディングワイヤ、またはこれらの金属を含む合金からなるボンディングワイヤ等を使用できる。   The bonding wire 10 is bonded to the anode pad 20. The bonding wire 10 may include, for example, a linear wire body 24 and a joint portion 25 that is deformed at the tip of the wire body 24 and joined to the anode pad 20. In this embodiment, the bonding wire 10 is preferably a metal wire having a relatively high electrical conductivity from the viewpoint of using SiC as a power device material. For example, an Au bonding wire, a Cu bonding wire, or a bonding wire made of an alloy containing these metals having higher electrical conductivity than Al can be used.

半導体装置１では、図２に示すように、ボンディングワイヤ１０、アノード電極１２（アノードパッド２０）、接合材２２（はみ出し部２３）およびベース部５（めっき層２１）を被覆するバリア層２６が形成されている。バリア層２６は、ボンディングワイヤ１０等の上記被覆対象とは異なる金属からなり、当該被覆対象の金属によるマイグレーションを防止可能な金属種を適宜選択できる。たとえば、ヒューム・ロザリーの法則に基づいて、上記被覆対象の金属に対して固溶域を持たない金属種を選択できる。これにより、被覆対象の金属成分が、バリア層２６内に固溶し、さらに析出して当該バリア層２６を超えて移動することを防止できる。具体的には、接合材２２としてＡｇナノペーストが使用される場合、バリア層２６は、Ｎｉバリア単層であってもよい。   In the semiconductor device 1, as shown in FIG. 2, a barrier layer 26 that covers the bonding wire 10, the anode electrode 12 (the anode pad 20), the bonding material 22 (the protruding portion 23), and the base portion 5 (the plated layer 21) is formed. Has been. The barrier layer 26 is made of a metal different from the coating target such as the bonding wire 10, and a metal species that can prevent migration due to the metal to be coated can be appropriately selected. For example, a metal species that does not have a solid solution region with respect to the metal to be coated can be selected based on Hume Rosary's law. Thereby, it is possible to prevent the metal component to be coated from being dissolved in the barrier layer 26 and further precipitated and moved beyond the barrier layer 26. Specifically, when Ag nanopaste is used as the bonding material 22, the barrier layer 26 may be a Ni barrier single layer.

バリア層２６は、第１バリア層２７（第１被覆層）、第２バリア層２８（第２被覆層）および第３バリア層２９（第３被覆層）を含んでいてもよい。
第１バリア層２７は、ボンディングワイヤ１０およびアノード電極１２の表面に沿って形成され、ボンディングワイヤ１０およびアノード電極１２を一体的に被覆している。第１バリア層２７は、ボンディングワイヤ１０およびアノード電極１２の外観が概ね維持されるように薄膜状に形成されている。また、たとえば、表面保護膜１８の開孔１９を半導体基板１１の法線方向から見た時に、当該開孔１９内の全領域が第１バリア層２７で被覆されていることが好ましい。これにより、開孔１９から外側へ向かう、ボンディングワイヤ１０やアノード電極１２の金属成分の流出経路を塞ぐことができる。なお、ボンディングワイヤ１０のワイヤ本体２４は、半導体チップ３に直接繋がっていないので、第１バリア層２７から露出する部分があっても、それほど差し支えるわけではない。また、第１バリア層２７は、図２では、表面保護膜１８の開孔１９内に収まるように形成されているが、表面保護膜１８における開孔１９の周縁部を覆うように形成されていてもよい。 The barrier layer 26 may include a first barrier layer 27 (first covering layer), a second barrier layer 28 (second covering layer), and a third barrier layer 29 (third covering layer).
The first barrier layer 27 is formed along the surfaces of the bonding wire 10 and the anode electrode 12 and integrally covers the bonding wire 10 and the anode electrode 12. The first barrier layer 27 is formed in a thin film shape so that the appearance of the bonding wire 10 and the anode electrode 12 is generally maintained. For example, when the opening 19 of the surface protective film 18 is viewed from the normal direction of the semiconductor substrate 11, it is preferable that the entire region in the opening 19 is covered with the first barrier layer 27. Thereby, the outflow path | route of the metal component of the bonding wire 10 and the anode electrode 12 which goes outside from the opening 19 can be block | closed. Since the wire body 24 of the bonding wire 10 is not directly connected to the semiconductor chip 3, even if there is a portion exposed from the first barrier layer 27, the wire body 24 does not support that much. In FIG. 2, the first barrier layer 27 is formed so as to fit within the opening 19 of the surface protective film 18, but is formed so as to cover the peripheral portion of the opening 19 in the surface protective film 18. May be.

第２バリア層２８は、接合材２２のはみ出し部２３の上端から当該はみ出し部２３表面に沿って形成され、はみ出し部２３を被覆している。半導体基板１１の端面１１ｃにおいて、はみ出し部２３の上端よりも上側の部分は、第２バリア層２８で被覆されずに露出している。
第３バリア層２９は、ベース部５の表面に沿って形成され、ベース部５を被覆している。また、第３バリア層２９は、図２に示すように、第２バリア層２８と一体的に形成されていてもよい。 The second barrier layer 28 is formed along the surface of the protruding portion 23 from the upper end of the protruding portion 23 of the bonding material 22, and covers the protruding portion 23. On the end surface 11 c of the semiconductor substrate 11, a portion above the upper end of the protruding portion 23 is exposed without being covered with the second barrier layer 28.
The third barrier layer 29 is formed along the surface of the base portion 5 and covers the base portion 5. The third barrier layer 29 may be formed integrally with the second barrier layer 28 as shown in FIG.

次に、半導体チップ３の変形例について説明する。前述の説明では、半導体チップ３は、単機能のショットキーバリアダイオードとして説明したが、図４および図５に示すように、単機能の電界効果トランジスタであってもよい。電界効果トランジスタとしては、たとえば、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）であってもよく、その他、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＪＦＥＴ（Junction Field Effect Transistor）等であってもよい。図４および図５では、これらの代表例として、半導体チップ３がＭＩＳＦＥＴの場合を示す。また、図４および図５において、前述の図１〜図３に示した構成要素と同じものについては、同一の符号を付し、その説明を省略する。   Next, a modified example of the semiconductor chip 3 will be described. In the above description, the semiconductor chip 3 has been described as a single function Schottky barrier diode, but may be a single function field effect transistor as shown in FIGS. The field effect transistor may be, for example, a MISFET (Metal Insulator Semiconductor Field Effect Transistor), or may be an IGBT (Insulated Gate Bipolar Transistor), a JFET (Junction Field Effect Transistor), or the like. 4 and 5 show a case where the semiconductor chip 3 is a MISFET as a typical example of these. 4 and 5, the same components as those shown in FIGS. 1 to 3 described above are denoted by the same reference numerals, and description thereof is omitted.

まず、図４に示すように、端子フレーム２は、半導体チップ３（ＭＩＳＦＥＴ）を支持する本発明の支持層の一例としてのベース部３０（アイランド）と、ドレイン端子３１と、ゲート端子３２と、ソース端子３３とを含む。ドレイン端子３１は、ベース部３０と一体的に形成されており、ベース部３０を介して半導体チップ３のドレインに接続されている。ゲート端子３２およびソース端子３３は、それぞれ、本発明の第１接合金属層の一例としてのボンディングワイヤ３４，３５によって、半導体チップ３のゲートパッド４８およびソースパッド４６に電気的に接続されている。ゲートパッド４８は、後述するゲート電極４１に電気的に接続されたものである。ゲート端子３２およびソース端子３３は、中央のドレイン端子３１を挟むように配置されている。   First, as shown in FIG. 4, the terminal frame 2 includes a base portion 30 (island) as an example of a support layer of the present invention that supports the semiconductor chip 3 (MISFET), a drain terminal 31, a gate terminal 32, Source terminal 33. The drain terminal 31 is formed integrally with the base portion 30 and is connected to the drain of the semiconductor chip 3 via the base portion 30. The gate terminal 32 and the source terminal 33 are respectively electrically connected to the gate pad 48 and the source pad 46 of the semiconductor chip 3 by bonding wires 34 and 35 as an example of the first bonding metal layer of the present invention. The gate pad 48 is electrically connected to a gate electrode 41 described later. The gate terminal 32 and the source terminal 33 are arranged so as to sandwich the central drain terminal 31.

樹脂パッケージ４は、半導体チップ３と共に端子フレーム２のベース部３０およびボンディングワイヤ３４，３５を覆っている。３本の端子３１〜３３の一部は、樹脂パッケージ４から露出している。
次に、図５に示すように、ｎ−型エピタキシャル層１５の表面部に、所定の間隔を空けて複数のｐ型ボディ領域３６が形成されている。ｐ型ボディ領域３６の内方領域には、ｎ＋型ソース領域３７が形成され、このｎ＋型ソース領域３７を貫通してｐ＋型ボディコンタクト領域３８が形成されている。ｐ＋型ボディコンタクト領域３８は、ｐ型ボディ領域３６に電気的に接続されている。また、ｎ−型エピタキシャル層１５のうちｐ型ボディ領域３６が形成されていないｎ−型の部分は、ＭＩＳＦＥＴのｎ−型ドリフト領域３９を構成している。 The resin package 4 covers the base portion 30 and the bonding wires 34 and 35 of the terminal frame 2 together with the semiconductor chip 3. Part of the three terminals 31 to 33 is exposed from the resin package 4.
Next, as shown in FIG. 5, a plurality of p-type body regions 36 are formed on the surface portion of the n − -type epitaxial layer 15 at a predetermined interval. An n + -type source region 37 is formed in the inner region of the p-type body region 36, and a p + -type body contact region 38 is formed through the n + -type source region 37. The p + type body contact region 38 is electrically connected to the p type body region 36. Further, the n - -type p-type body region 36 of the epitaxial layer 15 is not formed n - -type portion, n of MISFET - constitutes a type drift region 39.

隣り合うｐ型ボディ領域３６に跨るようにゲート絶縁膜４０が形成されている。ゲート絶縁膜４０は、たとえば、ＳｉＯ２（酸化シリコン）からなっていてもよい。ゲート絶縁膜４０上には、ゲート電極４１が形成されている。ゲート電極４１は、ゲート絶縁膜４０を介してｐ型ボディ領域３６に対向している。ゲート電極４１は、たとえば、ポリシリコンからなっていてもよい。 Gate insulating film 40 is formed so as to straddle adjacent p-type body regions 36. The gate insulating film 40 may be made of, for example, SiO 2 (silicon oxide). A gate electrode 41 is formed on the gate insulating film 40. The gate electrode 41 faces the p-type body region 36 with the gate insulating film 40 interposed therebetween. The gate electrode 41 may be made of polysilicon, for example.

半導体基板１１の表面１１ａ上には、ゲート電極４１を覆うように層間絶縁膜４２が形成されている。層間絶縁膜４２は、たとえば、ＳｉＯ２（酸化シリコン）からなっていてもよい。層間絶縁膜４２には、ｎ＋型ソース領域３７およびｐ＋型ボディコンタクト領域３８を露出させる開孔４３が形成されている。
層間絶縁膜４２上には、本発明の第１電極の一例としてのソース電極４４が形成されている。ソース電極４４は、層間絶縁膜４２の開孔４３内でｎ＋型ソース領域３７およびｐ＋型ボディコンタクト領域３８に接続されている。 An interlayer insulating film 42 is formed on the surface 11 a of the semiconductor substrate 11 so as to cover the gate electrode 41. The interlayer insulating film 42 may be made of, for example, SiO 2 (silicon oxide). An opening 43 is formed in the interlayer insulating film 42 to expose the n + type source region 37 and the p + type body contact region 38.
A source electrode 44 as an example of the first electrode of the present invention is formed on the interlayer insulating film 42. The source electrode 44 is connected to the n + type source region 37 and the p + type body contact region 38 in the opening 43 of the interlayer insulating film 42.

ソース電極４４上には、表面保護膜４５が形成されている。表面保護膜４５の中央部には、ソース電極４４の一部をソースパッド４６として露出させる開孔４７が形成されている。
半導体基板１１の裏面１１ｂには、その全域を覆うように本発明の第２電極の一例としてのドレイン電極４９が形成されている。ドレイン電極４９は、図２に示した接合材２２を介してベース部３０（図４参照）に接合される。 A surface protective film 45 is formed on the source electrode 44. In the central portion of the surface protective film 45, an opening 47 that exposes a part of the source electrode 44 as a source pad 46 is formed.
A drain electrode 49 as an example of the second electrode of the present invention is formed on the back surface 11 b of the semiconductor substrate 11 so as to cover the entire area. The drain electrode 49 is bonded to the base portion 30 (see FIG. 4) via the bonding material 22 shown in FIG.

次に、半導体装置１の製造方法を説明する。図６Ａ〜図６Ｄは、半導体装置１の製造工程の一部を示す図である。図６Ａ〜図６Ｄでは、図１〜図３で示した構成の半導体装置１の製造工程を示している。
まず、図６Ａに示すように、端子フレーム２が準備される。端子フレーム２は、規則的に配列された多数のベース部５および各ベース部５に対応する端子６〜８を有するリードフレームとして構成されていてもよい。次に、端子フレーム２の各ベース部５に、接合材２２を介して半導体チップ３がダイボンディングされる。 Next, a method for manufacturing the semiconductor device 1 will be described. 6A to 6D are diagrams illustrating a part of the manufacturing process of the semiconductor device 1. 6A to 6D show a manufacturing process of the semiconductor device 1 having the configuration shown in FIGS.
First, as shown in FIG. 6A, the terminal frame 2 is prepared. The terminal frame 2 may be configured as a lead frame having a large number of regularly arranged base portions 5 and terminals 6 to 8 corresponding to the base portions 5. Next, the semiconductor chip 3 is die-bonded to each base portion 5 of the terminal frame 2 via a bonding material 22.

次に、図６Ｂに示すように、半導体チップ３のアノードパッド２０に、ボンディングワイヤ１０が接合される。
次に、図６Ｃに示すように、たとえば、電解めっき又は無電解めっきによって、ボンディングワイヤ１０、アノード電極１２、接合材２２およびベース部５の露出部分から、バリア層２６の材料をめっき成長させる。これにより、当該露出部分が一括してバリア層２６で被覆される。 Next, as shown in FIG. 6B, the bonding wire 10 is bonded to the anode pad 20 of the semiconductor chip 3.
Next, as shown in FIG. 6C, the material of the barrier layer 26 is plated and grown from the exposed portions of the bonding wire 10, the anode electrode 12, the bonding material 22, and the base portion 5 by, for example, electrolytic plating or electroless plating. Thereby, the exposed portion is covered with the barrier layer 26 in a lump.

次に、図６Ｄに示すように、端子フレーム２および半導体チップ３が樹脂パッケージ４で封止される。その後、ダイシングによって、各半導体装置１に個片化される。以上の工程を経て、図１〜図３に示す半導体装置１が得られる。
以上、半導体装置１によれば、被覆対象としてのボンディングワイヤ１０、アノード電極１２、接合材２２およびベース部５の露出部分がバリア層２６で被覆されている。これにより、当該被覆対象の金属成分が、バリア層２６内に固溶し、さらに析出して当該バリア層２６を超えて移動することを防止できる。そのため、半導体基板１１の端面１１ｃ等を介して当該金属成分がアノード電極１２−カソード電極１３を行き来することを阻止することができる。その結果、アノード電極１２−カソード電極１３間でのマイグレーションの発生を抑制できるので、信頼性の高い半導体装置を提供することができる。 Next, as shown in FIG. 6D, the terminal frame 2 and the semiconductor chip 3 are sealed with a resin package 4. Thereafter, the semiconductor device 1 is divided into individual pieces by dicing. Through the above steps, the semiconductor device 1 shown in FIGS. 1 to 3 is obtained.
As described above, according to the semiconductor device 1, the exposed portions of the bonding wire 10, the anode electrode 12, the bonding material 22, and the base portion 5 that are to be covered are covered with the barrier layer 26. Thereby, it is possible to prevent the metal component to be coated from being dissolved in the barrier layer 26 and further precipitated and moved beyond the barrier layer 26. Therefore, it is possible to prevent the metal component from going back and forth between the anode electrode 12 and the cathode electrode 13 through the end face 11c of the semiconductor substrate 11 and the like. As a result, since the occurrence of migration between the anode electrode 12 and the cathode electrode 13 can be suppressed, a highly reliable semiconductor device can be provided.

また、半導体チップ３のダイボンディングおよびボンディングワイヤ１０の接合後、電解めっき又は無電解めっきによってバリア層２６を形成するので、この工程の段階で露出している金属表面を一括してバリア層２６で被覆することができる。しかも、多数のベース部５が配列された端子フレーム２（リードフレーム）ごとに処理できるので、複数の半導体装置１に対するバリア層２６の形成処理を同時に行うことができる。よって、半導体装置１の製造コストを低減することもできる。   Further, since the barrier layer 26 is formed by electrolytic plating or electroless plating after the die bonding of the semiconductor chip 3 and the bonding wire 10 are bonded, the metal surface exposed in this step is collectively covered with the barrier layer 26. Can be coated. In addition, since processing can be performed for each terminal frame 2 (lead frame) in which a large number of base portions 5 are arranged, the barrier layer 26 can be simultaneously formed on the plurality of semiconductor devices 1. Therefore, the manufacturing cost of the semiconductor device 1 can be reduced.

また、マイグレーションの原因となる金属を含む部材（たとえば、ボンディングワイヤ１０や接合材２２）の表層にバリア層２６を形成するだけで済むので、これらの導電部材の本来の特性を維持することができる。たとえば、接合材２２をＡｇ−Ｐｄ合金ナノペーストで形成することでＡｇのマイグレーションを防止できても、Ａｇナノペーストを使用する場合に比べて接合材２２の熱伝導率や電気伝導率が低下する可能性がある。   Further, since it is only necessary to form the barrier layer 26 on the surface layer of a member including a metal that causes migration (for example, the bonding wire 10 or the bonding material 22), the original characteristics of these conductive members can be maintained. . For example, even if the migration of Ag can be prevented by forming the bonding material 22 with an Ag—Pd alloy nanopaste, the thermal conductivity and electrical conductivity of the bonding material 22 are lower than when the Ag nanopaste is used. there is a possibility.

以上、本発明の一実施形態を説明したが、本発明は他の形態で実施することもできる。
たとえば、バリア層２６は、図７に示すように第１バリア層２７だけであってもよいし、図８に示すように第２バリア層２８だけであってもよいし、図９に示すように第３バリア層２９だけであってもよい。これらの変形例によっても、前述のマイグレーションの発生を抑制するという効果を十分に得ることができる。 As mentioned above, although one Embodiment of this invention was described, this invention can also be implemented with another form.
For example, the barrier layer 26 may be only the first barrier layer 27 as shown in FIG. 7, or may be only the second barrier layer 28 as shown in FIG. 8, or as shown in FIG. In addition, only the third barrier layer 29 may be provided. Also by these modified examples, the effect of suppressing the occurrence of the migration can be sufficiently obtained.

また、バリア層２６は、図１０に示すように、複数の金属層５０，５１を有していてもよい。図１０では金属層５０，５１の二層構造を示しているが、三層以上の多層構造であってもよい。たとえば、Ａｇナノペーストからなる接合材２２に、Ｎｉ（金属層５０）／Ｐｄ（金属層５１）の積層構造からなるバリア層２６であってもよい。
さらに、図１１および図１２に示すように、アノード電極１２に接合される配線部材として、ボンディングワイヤ１０に代えてボンディングプレート５２を使用してもよいし、図示しないが、ボンディングリボン等を使用してもよい。 Moreover, the barrier layer 26 may have a plurality of metal layers 50 and 51 as shown in FIG. Although FIG. 10 shows a two-layer structure of the metal layers 50 and 51, a multilayer structure of three or more layers may be used. For example, the bonding material 22 made of Ag nanopaste may be a barrier layer 26 made of a laminated structure of Ni (metal layer 50) / Pd (metal layer 51).
Further, as shown in FIGS. 11 and 12, a bonding plate 52 may be used instead of the bonding wire 10 as a wiring member to be bonded to the anode electrode 12, and although not shown, a bonding ribbon or the like is used. May be.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。   In addition, various design changes can be made within the scope of matters described in the claims.

１ 半導体装置
２ 端子フレーム
３ 半導体チップ
５ ベース部
１０ ボンディングワイヤ
１１ 半導体基板
１１ａ 表面
１１ｂ 裏面
１１ｃ 端面
１２ アノード電極
１８ 表面保護膜
１９ 開孔
２０ アノードパッド
２１ めっき層
２２ 接合材
２３ はみ出し部
２６ バリア層
２７ 第１バリア層
２８ 第２バリア層
２９ 第３バリア層
３０ ベース部
３４ ボンディングワイヤ
３５ ボンディングワイヤ
４４ ソース電極
４５ 表面保護膜
４６ ソースパッド
４７ 開孔
４９ ドレイン電極
５０ 金属層
５１ 金属層
５２ ボンディングプレート DESCRIPTION OF SYMBOLS 1 Semiconductor device 2 Terminal frame 3 Semiconductor chip 5 Base part 10 Bonding wire 11 Semiconductor substrate 11a Surface 11b Back surface 11c End surface 12 Anode electrode 18 Surface protection film 19 Opening 20 Anode pad 21 Plating layer 22 Bonding material 23 Overhang part 26 Barrier layer 27 First barrier layer 28 Second barrier layer 29 Third barrier layer 30 Base part 34 Bonding wire 35 Bonding wire 44 Source electrode 45 Surface protective film 46 Source pad 47 Opening 49 Drain electrode 50 Metal layer 51 Metal layer 52 Bonding plate

Claims (20)

金属製の支持層と、
前記支持層上に配置され、第１面およびその反対側の第２面を有するワイドバンドギャップの半導体チップであって、当該第１面上の第１電極および当該第２面上の第２電極を有し、当該第２電極が前記支持層に接続された半導体チップと、
前記第１電極と、前記第２電極または前記支持層との間に設けられ、当該第１電極および第２電極間のマイグレーションを防止するためのバリア層とを含み、
前記バリア層は、Ｎｉ、ＰｄまたはＰｔからなる、半導体装置。 A metal support layer;
A wide bandgap semiconductor chip disposed on the support layer and having a first surface and a second surface opposite to the first surface, the first electrode on the first surface and the second electrode on the second surface A semiconductor chip having the second electrode connected to the support layer;
Said first electrode, provided between the second electrode and the support layer, viewed contains a barrier layer for preventing migration between the first electrode and the second electrode,
The barrier layer is a semiconductor device made of Ni, Pd, or Pt . 金属製の支持層と、  A metal support layer;
前記支持層上に配置され、第１面およびその反対側の第２面を有するワイドバンドギャップの半導体チップであって、当該第１面上の第１電極および当該第２面上の第２電極を有し、当該第２電極が前記支持層に接続された半導体チップと、  A wide bandgap semiconductor chip disposed on the support layer and having a first surface and a second surface opposite to the first surface, the first electrode on the first surface and the second electrode on the second surface A semiconductor chip having the second electrode connected to the support layer;
前記第１電極と、前記第２電極または前記支持層との間に設けられ、当該第１電極および第２電極間のマイグレーションを防止するためのバリア層とを含み、  A barrier layer provided between the first electrode and the second electrode or the support layer for preventing migration between the first electrode and the second electrode;
前記バリア層は、互いに異なる複数の金属層を有している、半導体装置。  The barrier layer has a plurality of metal layers different from each other. 前記第１電極に接続された第１接合金属層を含み、
前記バリア層は、前記第１電極および前記第１接合金属層を一体的に被覆する第１被覆層を含む、請求項１または２に記載の半導体装置。 A first bonding metal layer connected to the first electrode;
The barrier layer comprises a first coating layer covering integrally with the first electrode and the first bonding metal layer, a semiconductor device according to claim 1 or 2. 前記第１電極を被覆し、前記第１電極の一部を前記第１接合金属層の接続用のパッドとして露出させる開孔を有する絶縁膜を含み、
前記第１被覆層は、前記開孔内に収まるように前記パッドを被覆している、請求項３に記載の半導体装置。 An insulating film that covers the first electrode and has an opening that exposes a part of the first electrode as a connection pad of the first bonding metal layer;
The semiconductor device according to claim 3 , wherein the first covering layer covers the pad so as to be accommodated in the opening. 前記第１接合金属層は、ボンディングワイヤを含む、請求項３または４に記載の半導体装置。 The semiconductor device according to claim 3 , wherein the first bonding metal layer includes a bonding wire. 前記第１接合金属層は、ボンディングプレートを含む、請求項３または４に記載の半導体装置。 The semiconductor device according to claim 3 , wherein the first bonding metal layer includes a bonding plate. 前記第１接合金属層は、少なくともＡｕ、ＡｇまたはＣｕの露出面を有する金属からなる、請求項３〜６のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 3 , wherein the first bonding metal layer is made of a metal having an exposed surface of at least Au, Ag, or Cu. 前記第２電極と前記支持層との間に挟まれた第２接合金属層であって、前記半導体チップの外側に、はみ出し部を有する第２接合金属層を含み、
前記バリア層は、前記第２接合金属層の前記はみ出し部を被覆する第２被覆層を含む、請求項１〜７のいずれか一項に記載の半導体装置。 A second bonding metal layer sandwiched between the second electrode and the support layer, including a second bonding metal layer having a protruding portion outside the semiconductor chip;
The barrier layer comprises a second coating layer that covers the protruding portion of the second bonding metal layer, a semiconductor device according to any one of claims 1 to 7. 前記第２接合金属層の前記はみ出し部は、前記半導体チップの前記第２面から端面に亘って形成されている、請求項８に記載の半導体装置。 The semiconductor device according to claim 8 , wherein the protruding portion of the second bonding metal layer is formed from the second surface to an end surface of the semiconductor chip. 前記第２接合金属層は、少なくともＡｕ、ＡｇまたはＣｕの露出面を有する金属からなる、請求項８または９に記載の半導体装置。 The semiconductor device according to claim 8 , wherein the second bonding metal layer is made of a metal having an exposed surface of at least Au, Ag, or Cu. 前記バリア層は、前記支持層の表面を被覆する第３被覆層を含む、請求項１〜１０のいずれか一項に記載の半導体装置。 The barrier layer may include a third coating layer covering the surface of the support layer, the semiconductor device according to any one of claims 1 to 10. 前記バリア層は、互いに異なる複数の金属層を有している、請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein the barrier layer has a plurality of metal layers different from each other. 前記半導体チップは、単機能半導体を構成している、請求項１〜１２のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor chip constitutes a single function semiconductor. 前記単機能半導体は、ショットキーバリアダイオードを含む、請求項１３に記載の半導体装置。   The semiconductor device according to claim 13, wherein the single function semiconductor includes a Schottky barrier diode. 前記単機能半導体は、電界効果トランジスタを含む、請求項１３に記載の半導体装置。   The semiconductor device according to claim 13, wherein the single function semiconductor includes a field effect transistor. 前記半導体チップは、３５μｍ〜１５０μｍの厚さを有している、請求項１〜１５のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor chip has a thickness of 35 μm to 150 μm. 前記半導体チップは、ＳｉＣ基板を含む、請求項１〜１６のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the semiconductor chip includes a SiC substrate. 第１面およびその反対側の第２面を有するワイドバンドギャップの半導体チップであって、当該第１面上の第１電極および当該第２面上の第２電極を有する半導体チップを、金属製の支持層に接合する工程と、
前記第１電極と、前記第２電極または前記支持層との間に、該第１電極および第２電極間のマイグレーションを防止するためのバリア層を形成する工程とを含み、
前記バリア層を形成する工程は、前記バリア層の材料を電解めっき又は無電解めっきする工程を含む、半導体装置の製造方法。 A wide band gap semiconductor chip having a first surface and a second surface opposite thereto, wherein the semiconductor chip having a first electrode on the first surface and a second electrode on the second surface is made of metal Bonding to the support layer of
Said first electrode, between the second electrode and the support layer, seen including a step of forming a barrier layer for preventing migration between the first electrode and the second electrode,
Step, step a including the electroless plating or an electroless plating material of the barrier layer, a method of manufacturing a semiconductor device for forming the barrier layer. 前記半導体チップの接合後、第１接合金属層を前記第１電極に接続する工程を含み、
前記バリア層を、前記第１接合金属層の接続後に形成する、請求項１８に記載の半導体装置の製造方法。 After bonding the semiconductor chip, including a step of connecting a first bonding metal layer to the first electrode,
The method for manufacturing a semiconductor device according to claim 18, wherein the barrier layer is formed after the connection of the first bonding metal layer. 前記半導体チップを、第２接合金属層を用いて前記支持層に接合する、請求項１８または１９に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 18, wherein the semiconductor chip is bonded to the support layer using a second bonding metal layer.
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