JP6575372B2 - 時刻補正装置、および、時刻補正方法 - Google Patents

Description

本発明は、時刻補正装置、および、時刻補正方法、特に、ＣＰＵボードの内部時刻を外部の時刻と同期させる、時刻補正装置、および、時刻補正方法に関する。

特許文献１は、遠隔ネットワークを介して、管理装置から時刻情報を得て、時刻を補正する被管理装置を開示している。この被管理装置のうち仲介装置は、ＬＡＮ（Local Area Network）を介して、他の被管理装置に時刻情報を供給する。

特許文献２は、バスインターフェースを介して、時刻情報を管理装置に供給する時刻情報供給装置を開示する。

特開 ２００４-１３９５７９号公報 特開２００２-１０７４７６号公報

特許文献１が開示するような、ネットワークを介して時刻補正情報を通信する例として、ＮＴＰ（Network Time Protocol）を用いた時刻補正が挙げられる。この方法では、時刻補正を実行する際にプロセッサは、それまで実行していた処理を中断し、Ethernet（登録商標）を介してＮＴＰパケットを送受信する。Ethernetを介してパケットを送受信する時、プロセッサに対して外部割込みが発生し、コンテキストスイッチが起きる。ＮＴＰのようにネットワーク・ドライバをプロセッサが直接制御する場合、割り込み処理に要する時間がある程度長いと、プロセッサのキャッシュにヒットしていた通常処理のコンテキストがキャッシュからパージされる。その結果、キャッシュミスの多発によってトータル・スループットが低下するという課題があった。

また、ＮＴＰパケットを送受信する為には、例えばEthernet通信機能を有するＰＣＩ（登録商標：Peripheral Component Interconnect ）カード等、外部と通信を行うデバイスにプロセッサがアクセスする必要がある。ＰＣＩカード等の通信デバイスは、内部バス上のメモリと比較してレイテンシが大きいことは既に知られている。

特許文献２が開示する時刻情報供給装置についても、制御装置が時刻補正する為には、制御装置がバスを介して時刻情報供給装置と通信し、時刻情報供給装置内の時刻レジスタの値を取得する必要がある。よって、上述しているように、制御装置内プロセッサのキャッシュからコンテキストがパージによることによるトータル・スループット低下、低速な通信デバイスへのアクセスによるトータル・スループット低下が発生する。

本発明は、上記課題を解決する時刻補正装置、および、時刻補正方法を提供することを目的とする。

本発明の１実施の形態の時刻補正装置は、ＤＭＡ転送可能なバスで接続されたＣＰＵボードと時刻補正用デバイスを備え、前記時刻補正用デバイスは、外部から受信した時刻情報をオシレータクロックで歩進して保持する時刻情報歩進手段と、前記時刻情報歩進手段が保持する前記時刻情報を、所定周期で前記バスを通じて前記ＣＰＵボードにＤＭＡ転送するＤＭＡ制御手段と、を備え、前記ＣＰＵボードは、プロセッサと、前記バスからＤＭＡ転送されてきた前記時刻情報を、受信完了割込みを前記プロセッサに上げずに受信して、前記プロセッサが備える時刻レジスタに格納するＩ／Ｏ制御手段と、を備える。

本発明の１実施の形態の時刻補正方法は、ＣＰＵボードと時刻補正用デバイスをＤＭＡ転送可能なバスで接続し、前記時刻補正用デバイスは、外部から受信した時刻情報をオシレータクロックで歩進して保持しており、前記時刻情報を所定周期で前記バスを通じて前記ＣＰＵボードにＤＭＡ転送し、前記ＣＰＵボードは、前記バスからＤＭＡ転送されてきた前記時刻情報を、受信完了割込みをプロセッサに上げずに受信して、前記プロセッサが備える時刻レジスタに格納する。

本発明にかかる時刻補正装置は、プロセッサの内部時刻を外部の時刻と同期させる際、時刻補正処理に伴い発生するプロセッサのスループット低下を軽減する。

図１は、本発明の第１の実施の形態にかかる時刻補正装置１の構成を示す図である。 図２は、本発明の第１の実施の形態にかかるＰＣＩカード１１の動作フローチャートである。 図３は、本発明の第１の実施の形態にかかるＣＰＵボード１０の動作フローチャートである。 図４は、本発明の第２の実施の形態にかかる時刻補正装置２の構成を示す図である。 図５は、本発明の第３の実施の形態にかかる時刻補正装置３の構成を示す図である。 図６は、本発明の第３の実施の形態にかかるＰＣＩカード３１の動作フローチャートである。 図７は、本発明の第４の実施の形態にかかる時刻補正装置４の構成を示す図である。 図８は、本発明の第５の実施の形態にかかる時刻補正装置５の構成を示す図である。

＜第１の実施の形態＞
＜概要＞
図１は、本発明の第１の実施の形態にかかる時刻補正装置１の構成を示す図である。

本実施の形態の時刻補正装置１は、プロセッサ１００に対して割込みを発生させず、プロセッサ１００が低負荷状態等のタイミングで時刻補正を行う。かつ、プロセッサ１００は内部バス上のメモリ１０２へアクセスして時刻を取得する。

外部と通信し、時刻情報を保持する時刻補正用デバイスと、ＣＰＵボード１０（ＣＰＵ：Central Processing Unit）とが、相互に接続される。時刻補正用デバイスを例えばＰＣＩカード１１として実装した場合、ＰＣＩカード１１が時刻情報を受信し、ＰＣＩカード１１内のレジスタに保存する。

ＤＭＡ制御部１１２がＰＣＩカード１１内のレジスタからＣＰＵボード１０内のメモリ１０２へ時刻情報をＤＭＡ（Direct Memory Access）転送する。ＤＭＡ転送は、プロセッサ１００上のソフトウェア、例えばデバイスドライバ、の介入がなくても転送を完了できる。ＣＰＵボード１０内のプロセッサ１００は、プロセッサ１００が決定したタイミングでメモリ１０２から時刻情報をロードし、ＣＰＵボード１０内の時刻を更新する。

なお、ここでは時刻補正用デバイスの例としてＰＣＩカード１１を挙げたが、同等の機能を有していれば実施形態はＰＣＩカード１１に限らないし、ＣＰＵボード１０内に同等の機能を構成してもよい。

＜構成＞
時刻補正装置１は、ＣＰＵボード１０、および、ＰＣＩカード１１を包含する。ＣＰＵボード１０とＰＣＩカード１１は、例えばＰＣＩバスのような、ＤＭＡ転送が可能なバスで接続されている。

ＣＰＵボード１０は、プロセッサ１００、Ｉ／Ｏ制御部１０１、および、メモリ１０２を包含する。プロセッサ１００とＩ／Ｏ制御部１０１とメモリ１０２は、同一バス上に存在している。Ｉ／Ｏ制御部１０１はＣＰＵボード１０とＰＣＩカード１１の間の通信を制御する。

ＰＣＩカード１１は、時刻情報受信部１１０と、時刻情報歩進部１１１と、ＤＭＡ制御部１１２と、を包含する。時刻情報受信部１１０は、外部から送信される時刻情報を受信する。時刻情報歩進部１１１は、時刻情報受信部１１０から得た時刻情報をレジスタに保存し歩進する。

ＤＭＡ制御部１１２は、ＰＣＩカード１１内の時刻情報歩進部１１１からＣＰＵボード１０内のメモリ１０２へ時刻情報をＤＭＡ転送する。この転送は、Ｉ／Ｏ制御部１０１経由で行われる。すなわちＩ／Ｏ制御部１０１は、ＤＭＡ転送されてきた時刻情報を受信し、メモリ１０２へ格納する。ＤＭＡ転送完了時、Ｉ／Ｏ制御部１０１はプロセッサ１００に完了割込みを上げない。

＜動作＞
図１に示した時刻補正装置１の動作を、図２、および、図３のフローチャートに基づいて説明する。

図２は、ＰＣＩカード１１の動作フローチャートである。

まず、時刻補正装置１のオペレータが、図示しない入力装置を使用して、ＰＣＩカード１１の時刻情報歩進部１１１に初期時刻を格納する（図２のＳ１）。この設定は、他の方法で行っても良い。初期時刻は、任意の時刻値でもよいし、時刻情報受信部１１０で受信した外部時刻でもよい。また、時刻情報は、例えば、年月日時分秒のデータ、加えて、ミリ秒やマイクロ秒のデータを含んでもよい。あるいは、時刻情報は、ある基準時刻からの経過時間情報でもよい。

時刻情報歩進部１１１は、ＰＣＩカード１１内のオシレータクロックを用いて時刻情報を歩進する（Ｓ２）。ある一定の時間が経過し、時刻情報をＤＭＡ転送するタイミングとなった場合（Ｓ３・ｙｅｓ）、ＰＣＩカード１１内のＤＭＡ制御部１１２が、ＰＣＩカード１１内の時刻情報歩進部１１１で歩進している時刻情報を、ＣＰＵボード１０内のメモリ１０２へＤＭＡ転送する（Ｓ４）。この時、ＤＭＡ制御部１１２がＤＭＡマスタとなり、ＤＭＡ転送を制御する。また、ＤＭＡ転送を行うタイミングは、ＣＰＵボード１０に要求される時刻精度による。例えば、ＣＰＵボード１０に秒精度の時刻情報が要求される場合は、ＤＭＡ制御部１１２は１秒毎にＤＭＡ転送を行えばよい。

時刻情報をＤＭＡ転送した後、またはまだ時刻情報をＤＭＡ転送するタイミングでなかった場合（Ｓ３・ｎｏ）、時刻情報受信部１１０は、外部の時刻供給装置から時刻情報を受信したかどうかを確認する（Ｓ５）。時刻情報受信部１１０がまだ次の外部時刻情報を受信していない場合（Ｓ５・ｎｏ）、時刻情報をＤＭＡ転送するタイミングが訪れるか、または次の外部時刻情報を受信するまで、時刻情報歩進部１１１は時刻情報を歩進し続ける（Ｓ２）。

時刻情報受信部１１０は、新たに外部時刻情報を受信した場合（Ｓ５・ｙｅｓ）、受信した外部時刻情報を時刻情報歩進部１１１に出力して、時刻情報歩進部１１１がレジスタに格納する（Ｓ６）。以後、時刻情報をＤＭＡ転送するタイミングが訪れるか、または次の外部時刻情報を受信する（Ｓ３またはＳ５でｙｅｓ）まで、時刻情報歩進部１１１は、新たに格納した時刻情報を歩進し続ける（Ｓ２）。

図３は、ＣＰＵボード１０の動作フローチャートである。

まず、時刻補正装置１のオペレータが、図示しない入力装置を使用して、ＣＰＵボード１０内のプロセッサ１００に初期時刻を格納する（図３のＳ１１）。この設定は、他の方法で行っても良い。初期時刻は、ＰＣＩカード１１からメモリ１０２に転送された時刻情報を用いてもよい。

プロセッサ１００は、ＣＰＵボード１０内部のオシレータクロックまたはプロセッサ１００のシステムクロック等を用いて、時刻を歩進する（Ｓ１２）。

プロセッサ１００は、時刻補正が必要となったタイミングで（Ｓ１３・Ｙｅｓ）、メモリ１０２にアクセスして時刻情報を取得する（Ｓ１４）。なお、時刻補正が必要なタイミングとは、プロセッサ１００が低負荷状態であるタイミングである。プロセッサ１００は、自装置の負荷が所定基準以下の場合に、低負荷状態と判断する。所定基準は、例えば、自装置の使用率が所定割合以下である、あるいは、単位時間当たりの処理トランザクション数が所定数以下である、といったもので良い。

プロセッサ１００は或る特定の周期で時刻補正を行ってもよいが、時刻補正を開始するタイミングで低負荷状態でない場合は、プロセッサ１００は、時刻補正処理をスキップするか、または、低負荷状態になるまで時刻補正処理の開始を遅延させる。

プロセッサ１００は、時刻情報をメモリ１０２から取得すると、自身の時刻を取得した時刻情報に更新する（Ｓ１５）。以後、プロセッサ１００は、更新した時刻情報を歩進する（Ｓ１２）。

＜効果＞
本実施の形態の時刻補正装置１は、ＣＰＵボード１０が時刻補正を行う際に発生する、プロセッサ１００のスループット低下を軽減できる。

その第１の理由は、時刻補正を行う際、プロセッサ１００に対して外部割込みを発生させないからである。このため、プロセッサ１００のキャッシュからのコンテキストのパージが抑止され、時刻補正完了後の処理再開時のコンテキストのキャッシュへの再ロードを回避できるからである。

その第２の理由は、プロセッサ１００は、低負荷状態等のタイミングで時刻情報を行うからである。このため、プロセッサ１００は、スループットに影響するタイミングでの時刻補正実行を回避できる。

その第３の理由は、プロセッサ１００は時刻情報をメモリ１０２から取得するからである。プロセッサ１００は、低速な通信デバイスにアクセスしない為、時刻補正処理に伴うプロセッサ１００のスループット低下を軽減できる。

＜第２の実施形態＞
図４は、本発明の第２の実施の形態にかかる時刻補正装置２の構成を示す図である。

時刻補正装置２は、ＣＰＵボード２０、および、ＰＣＩカード２１を包含する。ＣＰＵボード２０とＰＣＩカード２１は、例えばＰＣＩバスのような、ＤＭＡ転送が可能なバスで接続されている。

ＣＰＵボード２０は、プロセッサ２００、Ｉ／Ｏ制御部２０１、メモリ２０２、および、ＤＭＡ制御部２０３を包含する。プロセッサ２００とＩ／Ｏ制御部２０１とメモリ２０２、ＤＭＡ制御部２０３は、同一バス上に存在している。Ｉ／Ｏ制御部２０１はＣＰＵボード２０とＰＣＩカード２１の間の通信を制御する。

ＤＭＡ制御部２０３は、ＰＣＩカード２１内の時刻情報歩進部２１１からＣＰＵボード２０内のメモリ２０２へ時刻情報をＤＭＡ転送する。この転送は、Ｉ／Ｏ制御部２０１経由で行われる。すなわちＩ／Ｏ制御部１０１は、ＤＭＡ転送されてきた時刻情報を受信し、メモリ２０２へ格納する。ＤＭＡ転送完了時、Ｉ／Ｏ制御部２０１はプロセッサ２００に完了割込みを上げない。

ＰＣＩカード２１は、時刻情報受信部２１０と、時刻情報歩進部２１１を包含する。時刻情報受信部２１０は、外部から送信される時刻情報を受信する。時刻情報歩進部２１１は、時刻情報受信部２１０から得た時刻情報をレジスタに保存し歩進する。

第２の実施の形態の時刻補正装置２は、第１の実施の形態の時刻補正装置１と同様に時刻を補正する。但し、第２の実施の形態の時刻補正装置２は、第１の実施の形態の時刻補正装置１と異なり、ＤＭＡ制御部２０３をＣＰＵボード２０に備えている。

本実施の形態の時刻補正装置２は、ＣＰＵボード２０が時刻補正を行う際に発生する、プロセッサ２００のスループット低下を軽減できる。その理由は、第１の実施の形態の説明において述べたとおりである。

＜第３の実施形態＞
図５は、本発明の第３の実施の形態にかかる時刻補正装置３の構成を示す図である。

時刻補正装置３は、ＣＰＵボード３０、および、ＰＣＩカード３１を包含する。ＣＰＵボード３０とＰＣＩカード３１は、例えばＰＣＩバスのような、ＤＭＡ転送が可能なバスで接続されている。

ＣＰＵボード３０は、プロセッサ３００、および、Ｉ／Ｏ制御部３０１を包含する。プロセッサ３００とＩ／Ｏ制御部３０１は、同一バス上に存在している。Ｉ／Ｏ制御部３０１はＣＰＵボード３０とＰＣＩカード３１の間の通信を制御する。

ＰＣＩカード３１は、時刻情報受信部３１０、時刻情報歩進部３１１、および、ＤＭＡ制御部３１２を包含する。時刻情報受信部３１０は、外部から送信される時刻情報を受信する。時刻情報歩進部３１１は、時刻情報受信部３１０から得た時刻情報をレジスタに保存し歩進する。

ＤＭＡ制御部３１２は、ＰＣＩカード３１内の時刻情報歩進部３１１からＣＰＵボード３０内のプロセッサ３００へ時刻情報をＤＭＡ転送する。この転送は、Ｉ／Ｏ制御部３０１経由で行われる。すなわちＩ／Ｏ制御部３０１は、ＤＭＡ転送されてきた時刻情報を受信し、プロセッサ３００へ格納する。ここで、格納先は、プロセッサ３００が備える時刻レジスタ、例えば、ＲＴＣ（Real Time Clock）モジュールや時刻カウンタである。ＤＭＡ転送完了時、Ｉ／Ｏ制御部１０１はプロセッサ３００に完了割込みを上げない。

図５に示した時刻補正装置３の動作を、図６のフローチャートに基づいて説明する。
図６のフローチャートのＳ２１、Ｓ２２、Ｓ２３、Ｓ２５、Ｓ２６は、図２のフローチャートのＳ１、Ｓ２、Ｓ３、Ｓ５、Ｓ６と同一の動作を示す。図６のフローチャートのＳ２４において、ＰＣＩカード３１内のＤＭＡ制御部３１２は、ＣＰＵボード３０内のプロセッサ３００を送信先として時刻情報をＤＭＡ転送する。

本実施の形態の時刻補正装置３は、ＣＰＵボード３０が時刻補正を行う際に発生する、プロセッサ３００のスループット低下を軽減できる。

その第１の理由は、時刻補正を行う際、プロセッサ３００に対して外部割込みを発生させないからである。このため、プロセッサ３００のキャッシュからのコンテキストのパージが抑止され、時刻補正完了後の処理再開時のコンテキストのキャッシュへの再ロードを回避できるからである。

その第２の理由は、プロセッサ３００は、時刻情報を取得するソフトウェアの処理が必要ないからである。プロセッサ３００は、時刻情報取得処理を実行しない為、時刻補正処理に伴うプロセッサ３００のスループット低下を軽減できる。

＜第４の実施形態＞
図７は、本発明の第４の実施の形態にかかる時刻補正装置４の構成を示す図である。

時刻補正装置４は、ＣＰＵボード４０、および、ＰＣＩカード４１を包含する。ＣＰＵボード４０とＰＣＩカード４１は、例えばＰＣＩバスのような、ＤＭＡ転送が可能なバスで接続されている。

ＣＰＵボード４０は、プロセッサ４００、Ｉ／Ｏ制御部４０１、および、ＤＭＡ制御部４０３を包含する。プロセッサ４００、Ｉ／Ｏ制御部４０１、および、ＤＭＡ制御部４０３は、同一バス上に存在している。Ｉ／Ｏ制御部４０１はＣＰＵボード４０とＰＣＩカード４１の間の通信を制御する。

ＤＭＡ制御部４０３は、ＰＣＩカード４１内の時刻情報歩進部４１１からＣＰＵボード４０内のプロセッサ４００へ時刻情報をＤＭＡ転送する。この転送は、Ｉ／Ｏ制御部４０１経由で行われる。すなわちＩ／Ｏ制御部４０１は、ＤＭＡ転送されてきた時刻情報を受信し、プロセッサ４００へ格納する。ここで、格納先は、プロセッサ４００が備える時刻レジスタ、例えば、ＲＴＣモジュールや時刻カウンタである。ＤＭＡ転送完了時、Ｉ／Ｏ制御部４０１はプロセッサ４００に完了割込みを上げない。

ＰＣＩカード４１は、時刻情報受信部４１０と、時刻情報歩進部４１１を包含する。時刻情報受信部４１０は、外部から送信される時刻情報を受信する。時刻情報歩進部４１１は、時刻情報受信部４１０から得た時刻情報をレジスタに保存し歩進する。

第４の実施の形態の時刻補正装置４は、第３の実施の形態の時刻補正放置３と同様に時刻を補正する。但し、第４の実施の形態の時刻補正装置４は、第３の実施の形態の時刻補正装置３と異なり、ＤＭＡ制御部４０３をＣＰＵボード４０に備えている。

本実施の形態の時刻補正装置４は、ＣＰＵボード１０が時刻補正を行う際に発生する、プロセッサ４００のスループット低下を軽減できる。その理由は、第３の実施の形態の説明において述べたとおりである。

＜第５の実施形態＞
図８は、本発明の第５の実施の形態にかかる時刻補正装置５の構成を示す図である。

時刻補正装置５は、ＣＰＵボード５０、および、時刻補正用デバイス５１を包含する。ＣＰＵボード５０と時刻補正用デバイス５１は、ＤＭＡ転送が可能なバスで接続されている。

ＣＰＵボード５０は、プロセッサ５００、および、Ｉ／Ｏ制御部５０１を包含する。

時刻補正用デバイス５１は、時刻情報歩進部５１１、および、ＤＭＡ制御部５１２を包含する。

時刻情報歩進部５１１は、外部から得た時刻情報をオシレータクロックで歩進して保持する。

ＤＭＡ制御部５１２は、時刻情報歩進部５１１が保持する時刻情報を、所定周期でバスを通じてＣＰＵボード５０にＤＭＡ転送する。Ｉ／Ｏ制御部５０１は、バスからＤＭＡ転送されてきた時刻情報を受信し、プロセッサ３００が備える時刻レジスタに格納する。ＤＭＡ転送完了時、Ｉ／Ｏ制御部５０１はプロセッサ３００に完了割込みを上げない。

本実施の形態の時刻補正装置５は、ＣＰＵボード５０が時刻補正を行う際に発生する、プロセッサ５００のスループット低下を軽減できる。

その理由は、時刻補正を行う際、プロセッサ５００に対して外部割込みを発生させないからである。このため、プロセッサ５００のキャッシュからのコンテキストのパージが抑止され、時刻補正完了後の処理再開時のコンテキストのキャッシュへの再ロードを回避できるからである。

以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。

１、２、３、４、５ 時刻補正装置
１０、２０、３０、４０、５０ ＣＰＵボード
１１、２１、３１、４１ ＰＣＩカード
５１ 時刻補正用デバイス
１００、２００、３００、４００、５００ プロセッサ
１０１、２０１、３０１、４０１、５０１ Ｉ／Ｏ制御部
１０２、２０２ メモリ
１１０、２１０、３１０、４１０ 時刻情報受信部
１１１、２１１、３１１、４１１、５１１ 時刻情報歩進部
１１２、３１２、５１２ ＤＭＡ制御部
２０３、４０３ ＤＭＡ制御部

Claims (3)

1. ＤＭＡ転送可能なバスで接続されたＣＰＵボードと時刻補正用デバイスを備え、
   前記時刻補正用デバイスは、外部から受信した時刻情報をオシレータクロックで歩進して保持する時刻情報歩進手段と、前記時刻情報歩進手段が保持する前記時刻情報を、所定周期で前記バスを通じて前記ＣＰＵボードにＤＭＡ転送するＤＭＡ制御手段と、を備え、
   前記ＣＰＵボードは、プロセッサと、メモリと、前記バスからＤＭＡ転送されてきた前記時刻情報を、受信完了割込みを前記プロセッサに上げずに受信して、前記メモリに格納するＩ／Ｏ制御手段と、を備え、
   前記プロセッサは、自装置の負荷が所定基準以下の場合、前記メモリに格納された前記時刻情報で、自らが保持する時刻を更新する、
   時刻補正装置。
2. 前記時刻補正用デバイスは前記ＤＭＡ制御手段を備えず、前記ＣＰＵボードが前記ＤＭＡ制御手段を備える、請求項１に記載の時刻補正装置。
3. ＣＰＵボードと時刻補正用デバイスをＤＭＡ転送可能なバスで接続し、
   前記時刻補正用デバイスは、外部から受信した時刻情報をオシレータクロックで歩進して保持しており、前記時刻情報を所定周期で前記バスを通じて前記ＣＰＵボードにＤＭＡ転送し、
   前記ＣＰＵボードは、前記バスからＤＭＡ転送されてきた前記時刻情報を、受信完了割込みをプロセッサに上げずに受信して、メモリに格納し、前記プロセッサの負荷が所定基準以下の場合、前記メモリに格納された前記時刻情報で、前記プロセッサが保持する時刻を更新する、
   時刻補正方法。

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