JP6575312B2

JP6575312B2 - LC composite device and processor

Info

Publication number: JP6575312B2
Application number: JP2015221823A
Authority: JP
Inventors: 浩和矢▲崎▼; 奏子深堀
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2015-11-12
Filing date: 2015-11-12
Publication date: 2019-09-18
Anticipated expiration: 2035-11-12
Also published as: JP2017092292A

Description

本発明は、薄膜インダクタおよび薄膜キャパシタを備えるＬＣ複合デバイスに関し、更にそれを備えるプロセッサに関する。 The present invention relates to an LC composite device including a thin film inductor and a thin film capacitor, and further to a processor including the LC composite device.

半導体基板に薄膜プロセスによって薄膜インダクタと薄膜キャパシタとを一体的に形成したIPD（Integrated Passive Device）は、小型かつ薄型であることから、特にモバイル端末用の複合受動部品として有用である（例えば、特許文献１，２）。 An integrated passive device (IPD) in which a thin film inductor and a thin film capacitor are integrally formed on a semiconductor substrate by a thin film process is particularly useful as a composite passive component for mobile terminals because it is small and thin (for example, patents) References 1, 2).

特開平６−５３４０６号公報JP-A-6-53406 特開２００１−４４７７８号公報JP 2001-44778 A

しかし、特許文献１に示されるように、半導体基板上に薄膜キャパシタと薄膜インダクタとを横に並べて配置すると、これらの薄膜素子を形成するのに必要なスペースが大きくなってしまう。また、特許文献２に示されるように、薄膜キャパシタの上部側に薄膜インダクタを配置する構造では、入出力端子から薄膜キャパシタまでの距離が大きくなってしまい、この間の寄生インダクタ成分が高周波特性に影響を及ぼしてしまう。さらに、いずれの構造においても、薄膜インダクタの磁界がキャパシタ電極や半導体基板によって妨げられてしまうため、Ｑ値の高いインダクタを構成することは難しい。 However, as shown in Patent Document 1, when a thin film capacitor and a thin film inductor are arranged side by side on a semiconductor substrate, a space required to form these thin film elements becomes large. Further, as shown in Patent Document 2, in the structure in which the thin film inductor is disposed on the upper side of the thin film capacitor, the distance from the input / output terminal to the thin film capacitor is increased, and the parasitic inductor component during this time affects the high frequency characteristics. Will be affected. Furthermore, in any structure, since the magnetic field of the thin film inductor is hindered by the capacitor electrode and the semiconductor substrate, it is difficult to configure an inductor having a high Q value.

本発明の目的は、上述の問題を解消して、寄生インダクタンスが抑えられたキャパシタおよび、Ｑ値の高いインダクタを備えるＬＣ複合デバイス、ならびにそれを備えるプロセッサを提供することにある。 An object of the present invention is to solve the above-described problems and provide an LC composite device including a capacitor with reduced parasitic inductance, an inductor having a high Q value, and a processor including the same.

（１）本発明のＬＣ複合デバイスは、
再配線層が形成された半導体基板と、前記半導体基板または前記再配線層に形成された薄膜インダクタおよび薄膜キャパシタと、を備え、
前記薄膜キャパシタは、互いに対向する第１キャパシタ電極および第２キャパシタ電極を備え、
前記薄膜インダクタは、前記薄膜キャパシタの平面視での形成範囲外に形成され、前記再配線層の側面方向から視てミアンダ状をなす、ことを特徴とする。 (1) The LC composite device of the present invention is
A semiconductor substrate on which a redistribution layer is formed, and a thin film inductor and a thin film capacitor formed on the semiconductor substrate or the redistribution layer,
The thin film capacitor includes a first capacitor electrode and a second capacitor electrode facing each other,
The thin film inductor is formed outside a formation range of the thin film capacitor in a plan view, and has a meander shape when viewed from a side surface direction of the redistribution layer.

上記構成により、薄膜インダクタは、再配線層において側面方向から視てミアンダ状をなすため、薄膜インダクタの磁界がキャパシタ電極や半導体基板によって妨げられ難く、Ｑ値の高いインダクタが構成される。また、再配線層の外面に形成される入出力端子から薄膜キャパシタまでの距離が短くなるので、寄生インダクタンスの小さな薄膜キャパシタが得られる。 With the above configuration, the thin film inductor has a meander shape as viewed from the side surface in the rewiring layer, so that the magnetic field of the thin film inductor is not easily disturbed by the capacitor electrode or the semiconductor substrate, and an inductor having a high Q value is configured. In addition, since the distance from the input / output terminal formed on the outer surface of the redistribution layer to the thin film capacitor is shortened, a thin film capacitor having a small parasitic inductance can be obtained.

（２）前記薄膜インダクタは、複数の第１インダクタ導体、前記第１インダクタ導体より上層に形成される複数の第２インダクタ導体およびこれらを順次接続する層間接続導体とで構成されることが好ましい。これにより、３種の導体で構成される簡素なパターンでありながら、積層方向にミアンダ状である薄膜インダクタが構成される。 (2) It is preferable that the thin film inductor includes a plurality of first inductor conductors, a plurality of second inductor conductors formed in an upper layer than the first inductor conductors, and an interlayer connection conductor that sequentially connects them. As a result, a thin-film inductor having a meander shape in the stacking direction is formed while having a simple pattern composed of three types of conductors.

（３）上記（２）において、前記第１インダクタ導体と前記第１キャパシタ電極とは同一層に設けられ、前記第２インダクタ導体と前記第２キャパシタ電極とは同一層に設けられることが好ましい。これにより、少ない層数で薄膜インダクタおよび薄膜キャパシタが構成でき、製造プロセスが簡素化され、低コスト化が図れる。 (3) In the above (2), preferably, the first inductor conductor and the first capacitor electrode are provided in the same layer, and the second inductor conductor and the second capacitor electrode are provided in the same layer. Thereby, a thin film inductor and a thin film capacitor can be configured with a small number of layers, the manufacturing process is simplified, and the cost can be reduced.

（４）上記（２）または（３）において、前記層間接続導体の総延長は、前記薄膜インダクタの総延長の１／３以上であることが好ましい。このように、第１、第２インダクタ導体に比べて、線長あたりの抵抗値が小さい層間接続導体の占める割合が大きいと、Ｑ値の高い薄膜インダクタが得られる。 (4) In the above (2) or (3), it is preferable that the total extension of the interlayer connection conductor is 1/3 or more of the total extension of the thin film inductor. Thus, a thin film inductor having a high Q value is obtained when the proportion of the interlayer connection conductor having a small resistance value per line length is larger than that of the first and second inductor conductors.

（５）上記（１）から（４）のいずれかにおいて、前記再配線層の外面に第１端子、第２端子および第３端子がそれぞれ形成され、前記薄膜インダクタの第１端は前記第１端子に接続され、前記薄膜インダクタの第２端は前記第２端子に接続され、前記第１キャパシタ電極は前記薄膜インダクタの第２端に接続され、前記第３端子は、平面視で前記第２キャパシタ電極に重なる位置に配置され、前記第２キャパシタ電極は前記第３端子に接続されることが好ましい。これにより、第３端子から薄膜キャパシタまでの距離が最短化されて、寄生インダクタンスのより小さな薄膜キャパシタが得られる。 (5) In any one of the above (1) to (4), a first terminal, a second terminal, and a third terminal are formed on the outer surface of the redistribution layer, respectively, and the first end of the thin film inductor is the first end A second end of the thin film inductor is connected to the second terminal, the first capacitor electrode is connected to a second end of the thin film inductor, and the third terminal is the second terminal in plan view. Preferably, the second capacitor electrode is disposed at a position overlapping the capacitor electrode, and the second capacitor electrode is connected to the third terminal. As a result, the distance from the third terminal to the thin film capacitor is minimized, and a thin film capacitor with a smaller parasitic inductance is obtained.

（６）上記（１）から（５）のいずれかにおいて、前記薄膜インダクタは、前記再配線層の法線方向から視て、前記第１キャパシタ電極および前記第２キャパシタ電極の周囲を周回するループ状をなすことが好ましい。これにより、薄膜インダクタの占有面積当たりの経路長を長くでき、所定インダクタンスの薄膜インダクタを有する小型のＬＣ複合デバイスが得られる。 (6) In any one of (1) to (5), the thin film inductor is a loop that circulates around the first capacitor electrode and the second capacitor electrode when viewed from the normal direction of the redistribution layer. It is preferable to make a shape. Thereby, the path length per occupied area of the thin film inductor can be increased, and a small LC composite device having a thin film inductor having a predetermined inductance can be obtained.

（７）本発明のプロセッサは、スイッチング電源回路のスイッチング回路を含むプロセッサ集積回路と、前記スイッチング回路に接続されたＬＣ複合デバイスとを備え、
前記ＬＣ複合デバイスは、
再配線層が形成された半導体基板と、
前記半導体基板または前記再配線層に形成される薄膜インダクタおよび薄膜キャパシタと、
を備えるＬＣ複合デバイスであって、
前記薄膜キャパシタは、互いに対向する第１キャパシタ電極および第２キャパシタ電極を備え、
前記薄膜インダクタは、前記再配線層の側面方向から視てミアンダ状をなす、ことを特徴とする。 (7) A processor of the present invention includes a processor integrated circuit including a switching circuit of a switching power supply circuit, and an LC composite device connected to the switching circuit,
The LC composite device is:
A semiconductor substrate on which a redistribution layer is formed;
A thin film inductor and a thin film capacitor formed on the semiconductor substrate or the rewiring layer;
An LC composite device comprising:
The thin film capacitor includes a first capacitor electrode and a second capacitor electrode facing each other,
The thin film inductor has a meander shape when viewed from a side surface direction of the rewiring layer.

上記構成により、小型のＬＣ複合デバイスをプロセッサ集積回路に接続することで、スイッチング電源回路を備える小型化されたプロセッサとして利用できる。 With the above configuration, by connecting a small LC composite device to a processor integrated circuit, it can be used as a miniaturized processor including a switching power supply circuit.

本発明によれば、Ｑ値の高い薄膜インダクタを備えるＬＣ複合デバイスが構成される。また、スイッチング電源回路を備える小型化されたプロセッサが構成される。 According to the present invention, an LC composite device including a thin film inductor having a high Q value is configured. Further, a miniaturized processor including a switching power supply circuit is configured.

図１は第１の実施形態に係るＬＣ複合デバイスの斜視図である。FIG. 1 is a perspective view of the LC composite device according to the first embodiment. 図２（Ａ）は、図１における第１端子３１および第２端子３２を通る面での断面図であり、図２（Ｂ）は、図１における第３端子３３を通る面での断面図である。2A is a cross-sectional view taken along a plane passing through the first terminal 31 and the second terminal 32 in FIG. 1, and FIG. 2B is a cross-sectional view taken along a plane passing through the third terminal 33 in FIG. It is. 図３は第２の実施形態に係るＬＣ複合デバイス１０２の平面図である。FIG. 3 is a plan view of the LC composite device 102 according to the second embodiment. 図４（Ａ）は、図３に示した薄膜インダクタＴＦＬにおける複数の層間接続導体の位置関係を示す図であり、図４（Ｂ）は各層間接続導体に流れる電流の向きの例を示す図である。4A is a diagram showing the positional relationship of a plurality of interlayer connection conductors in the thin film inductor TFL shown in FIG. 3, and FIG. 4B is a diagram showing an example of the direction of current flowing in each interlayer connection conductor. It is. 図５（Ａ）（Ｂ）は図４（Ａ）（Ｂ）に対する比較例として示す図である。5 (A) and 5 (B) are diagrams showing comparative examples for FIGS. 4 (A) and 4 (B). 図６は第３の実施形態に係るＬＣ複合デバイス１０３の部分平面図である。FIG. 6 is a partial plan view of the LC composite device 103 according to the third embodiment. 図７は本実施形態のＬＣ複合デバイスの回路図である。FIG. 7 is a circuit diagram of the LC composite device of this embodiment. 図８はプロセッサに対する平滑回路の接続構造を示す概念図である。FIG. 8 is a conceptual diagram showing the connection structure of the smoothing circuit to the processor. 図９は、ＬＣ複合デバイス１０１の実装構造およびプロセッサチップ２０１の実装構造を示す図である。FIG. 9 is a diagram illustrating a mounting structure of the LC composite device 101 and a mounting structure of the processor chip 201. 図１０（Ａ）（Ｂ）（Ｃ）は、電源回路へのＬＣ複合デバイスの複数の適用例について示す回路図である。10A, 10B, and 10C are circuit diagrams illustrating a plurality of application examples of the LC composite device to the power supply circuit.

《第１の実施形態》
図１は第１の実施形態に係るＬＣ複合デバイスの斜視図である。但し、再配線層３は導体部および電極部を透視して図示している。 << First Embodiment >>
FIG. 1 is a perspective view of the LC composite device according to the first embodiment. However, the rewiring layer 3 is shown through the conductor portion and the electrode portion.

ＬＣ複合デバイス１０１は、表面にSiO₂ 等の絶縁体層１Ｓを有するSi等の半導体基板１と絶縁体層１Ｓの表面に形成された再配線層３とを備える。そして、ＬＣ複合デバイス１０１は、半導体基板１と、絶縁体層１Ｓまたは再配線層３に形成される薄膜インダクタＴＦＬおよび薄膜キャパシタＴＦＣと、を備える。 The LC composite device 101 includes a semiconductor substrate 1 such as Si having an insulator layer 1S such as SiO _{2 on} the surface, and a rewiring layer 3 formed on the surface of the insulator layer 1S. The LC composite device 101 includes a semiconductor substrate 1 and a thin film inductor TFL and a thin film capacitor TFC formed on the insulator layer 1S or the rewiring layer 3.

薄膜キャパシタＴＦＣは、互いに対向する第１キャパシタ電極１１および第２キャパシタ電極１２を備える。 The thin film capacitor TFC includes a first capacitor electrode 11 and a second capacitor electrode 12 facing each other.

薄膜インダクタＴＦＬは、再配線層３の側面方向から視てミアンダ状をなす。 The thin film inductor TFL has a meander shape as viewed from the side surface direction of the rewiring layer 3.

具体的には、薄膜インダクタＴＦＬは、複数の第１インダクタ導体２１、第１インダクタ導体２１より上層に形成される複数の第２インダクタ導体２２およびこれらを順次接続する層間接続導体２３とで構成される。これにより、３種の導体（第１インダクタ導体２１、第２インダクタ導体２２および層間接続導体２３）で構成される簡素なパターンでありながら、積層方向にミアンダ状である薄膜インダクタが構成される。 Specifically, the thin film inductor TFL includes a plurality of first inductor conductors 21, a plurality of second inductor conductors 22 formed above the first inductor conductor 21, and an interlayer connection conductor 23 that sequentially connects these. The As a result, a thin-film inductor having a meander shape in the stacking direction is formed while having a simple pattern composed of three types of conductors (first inductor conductor 21, second inductor conductor 22, and interlayer connection conductor 23).

再配線層３の外面（図１における上面）には、第１端子３１、第２端子３２および第３端子３３がそれぞれ形成されている。薄膜インダクタＴＦＬの第１端は第１端子３１に接続されていて、薄膜インダクタＴＦＬの第２端は第２端子３２に接続されている。第１キャパシタ電極１１は薄膜インダクタＴＦＬの第２端（第２端子３２）に接続されている。 A first terminal 31, a second terminal 32, and a third terminal 33 are formed on the outer surface (the upper surface in FIG. 1) of the rewiring layer 3, respectively. The first end of the thin film inductor TFL is connected to the first terminal 31, and the second end of the thin film inductor TFL is connected to the second terminal 32. The first capacitor electrode 11 is connected to the second end (second terminal 32) of the thin film inductor TFL.

図２（Ａ）は、図１における第１端子３１および第２端子３２を通る面での断面図であり、図２（Ｂ）は、図１における第３端子３３を通る面での断面図である。 2A is a cross-sectional view taken along a plane passing through the first terminal 31 and the second terminal 32 in FIG. 1, and FIG. 2B is a cross-sectional view taken along a plane passing through the third terminal 33 in FIG. It is.

第１インダクタ導体２１と第１キャパシタ電極１１とは同一層に設けられ、第２インダクタ導体２２と第２キャパシタ電極１２とは同一層に設けられる。これにより、少ない層数で薄膜インダクタＴＦＬおよび薄膜キャパシタＴＦＣが構成でき、製造プロセスが簡素化され、低コスト化が図れる。 The first inductor conductor 21 and the first capacitor electrode 11 are provided in the same layer, and the second inductor conductor 22 and the second capacitor electrode 12 are provided in the same layer. Thereby, the thin film inductor TFL and the thin film capacitor TFC can be configured with a small number of layers, the manufacturing process is simplified, and the cost can be reduced.

上記薄膜インダクタＴＦＬにおいて、層間接続導体２３の総延長は、薄膜インダクタＴＦＬの総延長（第１インダクタ導体２１、第２インダクタ導体２２および層間接続導体２３の総延長）の１／３以上であることが好ましい。さらには、１／２以上であることが好ましい。層間接続導体２３は、第１インダクタ導体２１、第２インダクタ導体２２に比べて、線長あたりの抵抗値が小さいので、このように、層間接続導体２３の占める割合が大きいと、薄膜インダクタＴＦＬの直流抵抗ＤＣＲが小さく、Ｑ値の高い薄膜インダクタが得られる。 In the thin film inductor TFL, the total extension of the interlayer connection conductor 23 is 1/3 or more of the total extension of the thin film inductor TFL (the total extension of the first inductor conductor 21, the second inductor conductor 22, and the interlayer connection conductor 23). Is preferred. Furthermore, it is preferable that it is 1/2 or more. Since the interlayer connection conductor 23 has a smaller resistance value per line length than the first inductor conductor 21 and the second inductor conductor 22, if the proportion of the interlayer connection conductor 23 is large, the thin film inductor TFL A thin film inductor having a small DC resistance DCR and a high Q value can be obtained.

図２（Ｂ）に表れているように、第２キャパシタ電極１２は層間接続導体１３を介して第３端子３３に接続されている。第２キャパシタ電極１２と第３端子３３との間隔は極めて短くできる。すなわち、第３端子３３から薄膜キャパシタＴＦＣまでの距離を短くできるので、寄生インダクタンスの小さな薄膜キャパシタＴＦＣが得られる。 As shown in FIG. 2B, the second capacitor electrode 12 is connected to the third terminal 33 via the interlayer connection conductor 13. The distance between the second capacitor electrode 12 and the third terminal 33 can be made extremely short. That is, since the distance from the third terminal 33 to the thin film capacitor TFC can be shortened, a thin film capacitor TFC with a small parasitic inductance can be obtained.

薄膜インダクタＴＦＬは、再配線層３の法線方向から視て（すなわち平面視で）、第１キャパシタ電極１１および第２キャパシタ電極１２の周囲を周回するループ状をなす。本実施形態では平面視で１ターン分のループを形成している。これにより、薄膜インダクタＴＦＬの占有面積当たりの経路長を長くでき、所定インダクタンスの薄膜インダクタＴＦＬを有する小型のＬＣ複合デバイス１０１が得られる。特に、薄膜キャパシタＴＦＣの周囲は、薄膜キャパシタＴＦＣにとってはデッドスペースであるので、薄膜インダクタＴＦＬと薄膜キャパシタＴＦＣとを並置する場合に比べて、基板上でのそれぞれの占有面積は縮小化される。 The thin film inductor TFL has a loop shape that goes around the first capacitor electrode 11 and the second capacitor electrode 12 when viewed from the normal direction of the redistribution layer 3 (that is, in plan view). In the present embodiment, a loop for one turn is formed in plan view. Thereby, the path length per occupied area of the thin film inductor TFL can be increased, and the small LC composite device 101 having the thin film inductor TFL having a predetermined inductance can be obtained. Particularly, since the area around the thin film capacitor TFC is a dead space for the thin film capacitor TFC, the occupied area on the substrate is reduced as compared with the case where the thin film inductor TFL and the thin film capacitor TFC are juxtaposed.

《第２の実施形態》
第２の実施形態では、平面視で複数ターンのループ状をなす薄膜インダクタを備えるＬＣ複合デバイスについて示す。 << Second Embodiment >>
In the second embodiment, an LC composite device including a thin film inductor having a loop shape of a plurality of turns in plan view will be described.

図３は第２の実施形態に係るＬＣ複合デバイス１０２の平面図である。ＬＣ複合デバイス１０２は、表面に絶縁体層を有する半導体基板１と絶縁体層の表面に形成された再配線層とを備える。そして、ＬＣ複合デバイス１０２は、再配線層３に形成される薄膜インダクタＴＦＬおよび薄膜キャパシタＴＦＣと、を備える。 FIG. 3 is a plan view of the LC composite device 102 according to the second embodiment. The LC composite device 102 includes a semiconductor substrate 1 having an insulator layer on the surface and a rewiring layer formed on the surface of the insulator layer. The LC composite device 102 includes a thin film inductor TFL and a thin film capacitor TFC formed in the redistribution layer 3.

薄膜インダクタＴＦＬは、再配線層３の側面方向から視てミアンダ状をなし、且つ平面視で複数ターンのループ状をなす。 The thin film inductor TFL has a meander shape when viewed from the side surface direction of the redistribution layer 3, and has a loop shape with a plurality of turns in plan view.

具体的には、薄膜インダクタＴＦＬは、複数の第１インダクタ導体２１、第１インダクタ導体２１より上層に形成される複数の第２インダクタ導体２２およびこれらを順次接続する層間接続導体２３とで構成される。第１の実施形態で示したＬＣ複合デバイス１０１と異なり、第１インダクタ導体２１、第２インダクタ導体２２および層間接続導体２３は、平面視で複数ターンの矩形スパイラル状に配置されている。 Specifically, the thin film inductor TFL includes a plurality of first inductor conductors 21, a plurality of second inductor conductors 22 formed above the first inductor conductor 21, and an interlayer connection conductor 23 that sequentially connects these. The Unlike the LC composite device 101 shown in the first embodiment, the first inductor conductor 21, the second inductor conductor 22, and the interlayer connection conductor 23 are arranged in a rectangular spiral shape having a plurality of turns in plan view.

再配線層の外面には、第１端子３１、第２端子３２および第３端子３３がそれぞれ形成されている。薄膜インダクタＴＦＬの第１端は第１端子３１に接続されていて、薄膜インダクタＴＦＬの第２端は第２端子３２に接続されている。第１キャパシタ電極１１は薄膜インダクタＴＦＬの第２端（第２端子３２）に接続されている。 A first terminal 31, a second terminal 32, and a third terminal 33 are formed on the outer surface of the redistribution layer. The first end of the thin film inductor TFL is connected to the first terminal 31, and the second end of the thin film inductor TFL is connected to the second terminal 32. The first capacitor electrode 11 is connected to the second end (second terminal 32) of the thin film inductor TFL.

このように、平面視で複数ターンの薄膜インダクタＴＦＬを構成する場合に、或る周回における複数の層間接続導体２３は、その外周または内周に隣接する周回内における複数の層間接続導体２３とそれぞれ隣接配置される。この周回の異なる層間接続導体間の位置関係によって、自己インダクタンスが変化する。 As described above, when the thin film inductor TFL having a plurality of turns is configured in plan view, the plurality of interlayer connection conductors 23 in a certain turn are respectively connected to the plurality of interlayer connection conductors 23 in the turn adjacent to the outer periphery or the inner periphery. Adjacent to each other. The self-inductance changes depending on the positional relationship between the interlayer connection conductors having different laps.

図４（Ａ）は、図３に示した薄膜インダクタＴＦＬにおける複数の層間接続導体の位置関係を示す図であり、図４（Ｂ）は各層間接続導体に流れる電流の向きの例を示す図である。また、図５（Ａ）（Ｂ）は図４（Ａ）（Ｂ）に対する比較例として示す図である。この比較例では、平面視で、第１インダクタ導体２１と第２インダクタ導体２２とが互いに隣接する。 4A is a diagram showing the positional relationship of a plurality of interlayer connection conductors in the thin film inductor TFL shown in FIG. 3, and FIG. 4B is a diagram showing an example of the direction of current flowing in each interlayer connection conductor. It is. FIGS. 5A and 5B are diagrams showing comparative examples with respect to FIGS. 4A and 4B. In this comparative example, the first inductor conductor 21 and the second inductor conductor 22 are adjacent to each other in plan view.

図４（Ｂ）から明らかなように、互いに隣接する層間接続導体の対、２３ａ−２３ｅ，２３ｂ−２３ｆ，２３ｃ−２３ｇ，２３ｄ−２３ｈそれぞれについて、電流の方向が同方向であるので、自己インダクタンスが大きくなる。これに対し、比較例では、図５（Ｂ）から明らかなように、互いに隣接する層間接続導体の対、２３ａ−２３ｆ，２３ｂ−２３ｇ，２３ｃ−２３ｈ，２３ｄ−２３ｉそれぞれについて、電流の方向が逆方向であるので、自己インダクタンスは小さい。 As is clear from FIG. 4B, the current direction is the same for each of the pair of adjacent interlayer connection conductors 23a-23e, 23b-23f, 23c-23g, and 23d-23h. Becomes larger. On the other hand, in the comparative example, as is clear from FIG. 5B, the direction of current for each of the pair of adjacent interlayer connection conductors, 23a-23f, 23b-23g, 23c-23h, and 23d-23i, Since it is in the reverse direction, the self-inductance is small.

図４（Ａ）（Ｂ）、図５（Ａ）（Ｂ）では、層間接続導体２３ａ−２３ｄと層間接続導体２３ｅ−２３ｈとが、または層間接続導体２３ａ−２３ｄと層間接続導体２３ｆ−２３ｉとが、同一ピッチ同位相で並置される例を示したが。このピッチは異なっていてもよいし、ピッチの位相が異なっていてもよい。そして、このピッチの位相によって自己インダクタンスを定めるようにしてもよい。 4A, 4B, and 5A, 5B, the interlayer connection conductors 23a-23d and the interlayer connection conductors 23e-23h, or the interlayer connection conductors 23a-23d and the interlayer connection conductors 23f-23i, However, although an example of juxtaposition with the same pitch and the same phase was shown. The pitch may be different or the phase of the pitch may be different. Then, the self-inductance may be determined by the phase of this pitch.

このように、周回の異なる層間接続導体間の位置関係によって、自己インダクタンスを適宜定めることができる。 As described above, the self-inductance can be appropriately determined according to the positional relationship between the interlayer connection conductors having different laps.

《第３の実施形態》
第３の実施形態では、薄膜インダクタおよび薄膜キャパシタをそれら以外の導体パターンと共に設けた例を示す。 << Third Embodiment >>
In 3rd Embodiment, the example which provided the thin film inductor and the thin film capacitor with conductor patterns other than those is shown.

図６は第３の実施形態に係るＬＣ複合デバイス１０３の部分平面図である。ＬＣ複合デバイス１０３は、所定の集積回路が設けられた半導体基板１と、この半導体基板１の表面に形成された再配線層とを備える。そして、ＬＣ複合デバイス１０３は、半導体基板１または再配線層３に形成される薄膜インダクタおよび薄膜キャパシタと、を備える。 FIG. 6 is a partial plan view of the LC composite device 103 according to the third embodiment. The LC composite device 103 includes a semiconductor substrate 1 provided with a predetermined integrated circuit, and a rewiring layer formed on the surface of the semiconductor substrate 1. The LC composite device 103 includes a thin film inductor and a thin film capacitor formed on the semiconductor substrate 1 or the redistribution layer 3.

薄膜キャパシタは、互いに対向する第１キャパシタ電極１１および第２キャパシタ電極１２を備える。 The thin film capacitor includes a first capacitor electrode 11 and a second capacitor electrode 12 facing each other.

薄膜インダクタは、複数の第１インダクタ導体２１、第１インダクタ導体２１より上層に形成される複数の第２インダクタ導体２２およびこれらを順次接続する層間接続導体２３で構成される。第２の実施形態で示したＬＣ複合デバイス１０２と異なり、第１インダクタ導体２１、第２インダクタ導体２２および層間接続導体２３は、平面視でミアンダ状に配置されている。再配線層には、薄膜キャパシタおよび薄膜インダクタ以外の導体パターン１４，１５等が形成されている。薄膜インダクタは、これら導体パターン１４，１５等および薄膜キャパシタを避けるように（これら導体パターン１４，１５等および薄膜キャパシタの残余部分に）配置されている。 The thin film inductor includes a plurality of first inductor conductors 21, a plurality of second inductor conductors 22 formed above the first inductor conductor 21, and an interlayer connection conductor 23 that sequentially connects them. Unlike the LC composite device 102 shown in the second embodiment, the first inductor conductor 21, the second inductor conductor 22, and the interlayer connection conductor 23 are arranged in a meander shape in plan view. In the rewiring layer, conductor patterns 14 and 15 other than the thin film capacitor and the thin film inductor are formed. The thin film inductor is disposed so as to avoid the conductor patterns 14 and 15 and the thin film capacitor (in the conductor patterns 14 and 15 and the remaining portion of the thin film capacitor).

再配線層の外面には、第１端子３１、第２端子３２および第３端子３３がそれぞれ形成されている。薄膜インダクタの第１端は第１端子３１に接続されていて、薄膜インダクタの第２端は第２端子３２に接続されている。第１キャパシタ電極１１は薄膜インダクタの第２端（第２端子３２）に接続されている。 A first terminal 31, a second terminal 32, and a third terminal 33 are formed on the outer surface of the redistribution layer. The first end of the thin film inductor is connected to the first terminal 31, and the second end of the thin film inductor is connected to the second terminal 32. The first capacitor electrode 11 is connected to the second end (second terminal 32) of the thin film inductor.

図７は本実施形態のＬＣ複合デバイスの回路図である。本実施形態では、第１キャパシタ電極１１が薄膜インダクタの途中に接続されているので、図７に示すようにＬＣＬのＴ型回路が構成される。 FIG. 7 is a circuit diagram of the LC composite device of this embodiment. In the present embodiment, since the first capacitor electrode 11 is connected in the middle of the thin film inductor, an LCL T-type circuit is configured as shown in FIG.

本実施形態によれば、半導体基板の再配線層に形成されている第１インダクタ導体２１、第２インダクタ導体２２および層間接続導体２３は、熱伝導体としても作用する。すなわち、薄膜インダクタは半導体基板の放熱性を高める。 According to the present embodiment, the first inductor conductor 21, the second inductor conductor 22, and the interlayer connection conductor 23 formed in the redistribution layer of the semiconductor substrate also function as a heat conductor. That is, the thin film inductor improves the heat dissipation of the semiconductor substrate.

以上に示した実施形態では、半導体基板１表面の絶縁体層１Ｓ上に形成された再配線層３に薄膜インダクタＴＦＬおよび薄膜キャパシタＴＦＣを構成した例を示したが、第１インダクタ導体２１および第１キャパシタ電極１１の一方または両方が半導体基板に形成されてもよい。また、第１インダクタ導体２１および第１キャパシタ電極１１の一方または両方が半導体基板の拡散層で形成されてもよい。 In the embodiment described above, an example in which the thin film inductor TFL and the thin film capacitor TFC are configured in the redistribution layer 3 formed on the insulator layer 1S on the surface of the semiconductor substrate 1 has been described. One or both of the one capacitor electrodes 11 may be formed on the semiconductor substrate. Further, one or both of the first inductor conductor 21 and the first capacitor electrode 11 may be formed of a diffusion layer of a semiconductor substrate.

《第４の実施形態》
第４の実施形態では、本発明に係るプロセッサの例を示す。 << Fourth Embodiment >>
The fourth embodiment shows an example of a processor according to the present invention.

図８はプロセッサに対する平滑回路の接続構造を示す概念図である。プロセッサチップ２０１は例えばアプリケーションプロセッサのチップであり、スイッチング電源回路のスイッチング回路２０１Ｄを備えている。スイッチング回路２０１Ｄは、ＤＣ／ＤＣコンバータのスイッチング素子およびそのスイッチング制御回路を含む。ＬＣ複合デバイス１０１はプロセッサチップ２０１の外部に設けられ、配線パターンを介してスイッチング回路２０１Ｄに接続される。 FIG. 8 is a conceptual diagram showing the connection structure of the smoothing circuit to the processor. The processor chip 201 is, for example, an application processor chip, and includes a switching circuit 201D of a switching power supply circuit. Switching circuit 201D includes a switching element of a DC / DC converter and a switching control circuit thereof. The LC composite device 101 is provided outside the processor chip 201 and is connected to the switching circuit 201D via a wiring pattern.

ＬＣ複合デバイス１０１の構成は第１の実施形態で示したとおりである。図８における端子Ｐ１，Ｐ２，Ｐ３は上記第１端子３１、第２端子３２、第３端子３３にそれぞれ対応する。 The configuration of the LC composite device 101 is as shown in the first embodiment. Terminals P1, P2, and P3 in FIG. 8 correspond to the first terminal 31, the second terminal 32, and the third terminal 33, respectively.

図９は、ＬＣ複合デバイス１０１の実装構造およびプロセッサチップ２０１の実装構造を示す図である。プロセッサチップ２０１はベアチップ状態の集積回路であり、外部接続用の複数のパッドにはんだボールＳＢが取り付けられる。また、上記電源回路に接続されるパッドにＬＣ複合デバイス１０１が取り付けられる。 FIG. 9 is a diagram illustrating a mounting structure of the LC composite device 101 and a mounting structure of the processor chip 201. The processor chip 201 is an integrated circuit in a bare chip state, and solder balls SB are attached to a plurality of pads for external connection. The LC composite device 101 is attached to a pad connected to the power supply circuit.

はんだボールおよびＬＣ複合デバイス１０１が取り付けられたプロセッサチップ２０１はプリント配線板３０１に実装される。 The processor chip 201 to which the solder balls and the LC composite device 101 are attached is mounted on the printed wiring board 301.

図９に示した、ＬＣ複合デバイス１０１付きプロセッサチップ２０１は、例えば次の方法によって得る。 The processor chip 201 with the LC composite device 101 shown in FIG. 9 is obtained, for example, by the following method.

（１）プロセッサチップに分離する前のウエハー状態で、そのウエハー上の、ＬＣ複合デバイス１０１のマウント位置以外の位置にはんだボールＳＢをマウントする。 (1) In a wafer state before being separated into processor chips, the solder balls SB are mounted on a position other than the mounting position of the LC composite device 101 on the wafer.

（２）ＬＣ複合デバイス１０１の第１端子３１、第２端子３２、第３端子３３にはんだボールをマウントし、そのはんだボールにフラックスを付けるか、ウエハー側にフラックスを付けて、ＬＣ複合デバイス１０１をウエハーにマウントする。 (2) A solder ball is mounted on the first terminal 31, the second terminal 32, and the third terminal 33 of the LC composite device 101, and a flux is applied to the solder ball, or a flux is applied to the wafer side. Is mounted on a wafer.

（３）リフロープロセスによりウエハーにＬＣ複合デバイス１０１を実装する。 (3) The LC composite device 101 is mounted on the wafer by a reflow process.

（４）ダイシングプロセスによってウエハーをダイシングし、ＬＣ複合デバイス１０１付きプロセッサチップを構成する。 (4) The wafer is diced by a dicing process to constitute a processor chip with the LC composite device 101.

上記ＬＣ複合デバイス１０１付きプロセッサチップ２０１をプリント配線板３０１に表面実装することによって、ＬＣ複合デバイス１０１は、プロセッサチップ２０１とプリント配線板３０１との間隙に配置される。 By mounting the processor chip 201 with the LC composite device 101 on the printed wiring board 301, the LC composite device 101 is disposed in the gap between the processor chip 201 and the printed wiring board 301.

なお、ＬＣ複合デバイス１０１はプリント配線板３０１側に実装し、プリント配線板３０１に形成された配線パターンを介してＬＣ複合デバイス１０１がプロセッサチップ２０１の電源回路に接続されるようにしてもよい。 The LC composite device 101 may be mounted on the printed wiring board 301 side, and the LC composite device 101 may be connected to the power supply circuit of the processor chip 201 via a wiring pattern formed on the printed wiring board 301.

《第５の実施形態》
第５の実施形態では、電源回路へのＬＣ複合デバイスの複数の適用例について示す。 << Fifth Embodiment >>
In the fifth embodiment, a plurality of application examples of the LC composite device to the power supply circuit will be described.

図１０（Ａ）は降圧チョッパの基本的な回路図である。降圧チョッパは、スイッチング素子Ｑ１、ダイオードＤ１、インダクタＬ１およびキャパシタＣ１で構成され、入力電源Ｅ１の電圧を降圧して負荷ＲＬに所定の電源電圧を供給する。 FIG. 10A is a basic circuit diagram of the step-down chopper. The step-down chopper includes a switching element Q1, a diode D1, an inductor L1, and a capacitor C1, and steps down the voltage of the input power supply E1 to supply a predetermined power supply voltage to the load RL.

このタイプの電源回路に適用する場合、インダクタＬ１およびキャパシタＣ１をＬＣ複合デバイス１０１で構成する。 When applied to this type of power supply circuit, the inductor L1 and the capacitor C1 are constituted by the LC composite device 101.

図１０（Ｂ）は昇圧チョッパの基本的な回路図である。昇圧チョッパは、スイッチング素子Ｑ１、ダイオードＤ１、インダクタＬ１およびキャパシタＣ１，Ｃ２で構成され、入力電源Ｅ１の電圧を昇圧して負荷ＲＬに所定の電源電圧を供給する。 FIG. 10B is a basic circuit diagram of the boost chopper. The step-up chopper includes a switching element Q1, a diode D1, an inductor L1, and capacitors C1 and C2, and boosts the voltage of the input power supply E1 to supply a predetermined power supply voltage to the load RL.

このタイプの電源回路に適用する場合、インダクタＬ１および入力側のキャパシタＣ１をＬＣ複合デバイス１０１で構成する。 When applied to this type of power supply circuit, the LC composite device 101 includes the inductor L1 and the input-side capacitor C1.

図１０（Ｃ）は昇降圧チョッパの基本的な回路図である。昇降圧チョッパは、スイッチング素子Ｑ１、ダイオードＤ１、インダクタＬ１およびキャパシタＣ１で構成され、入力電源Ｅ１の電圧を昇圧または降圧して負荷ＲＬに所定の電源電圧を供給する。 FIG. 10C is a basic circuit diagram of the buck-boost chopper. The step-up / step-down chopper includes a switching element Q1, a diode D1, an inductor L1, and a capacitor C1, and boosts or steps down the voltage of the input power supply E1 to supply a predetermined power supply voltage to the load RL.

以上に示した例は、ＬＣ複合デバイスをスイッチング電源回路に適用するものであったが、本発明のＬＣ複合デバイスは、電源回路以外に、フィルタ、移相器等の各種信号処理回路に適用することもできる。 In the example shown above, the LC composite device is applied to the switching power supply circuit. However, the LC composite device of the present invention is applied to various signal processing circuits such as a filter and a phase shifter in addition to the power supply circuit. You can also.

最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 Finally, the description of the above embodiment is illustrative in all respects and not restrictive. Modifications and changes can be made as appropriate by those skilled in the art. The scope of the present invention is shown not by the above embodiments but by the claims. Furthermore, the scope of the present invention is intended to include all modifications within the meaning and scope equivalent to the scope of the claims.

Ｃ１，Ｃ２…キャパシタ
Ｄ１…ダイオード
Ｅ１…入力電源
Ｌ１…インダクタ
Ｐ１，Ｐ２，Ｐ３…端子
Ｑ１…スイッチング素子
ＲＬ…負荷
ＳＢ…はんだボール
ＴＦＣ…薄膜キャパシタ
ＴＦＬ…薄膜インダクタ
１…半導体基板
１Ｓ…絶縁体層
３…再配線層
１１…第１キャパシタ電極
１２…第２キャパシタ電極
１３…層間接続導体
１４，１５…導体パターン
２１…第１インダクタ導体
２２…第２インダクタ導体
２３…層間接続導体
２３ａ〜２３ｉ…層間接続導体
３１…第１端子
３２…第２端子
３３…第３端子
１０１，１０２，１０３…ＬＣ複合デバイス
２０１…プロセッサチップ
２０１Ｄ…スイッチング回路
３０１…プリント配線板 C1, C2 ... Capacitor D1 ... Diode E1 ... Input power supply L1 ... Inductors P1, P2, P3 ... Terminal Q1 ... Switching element RL ... Load SB ... Solder ball TFC ... Thin film capacitor TFL ... Thin film inductor 1 ... Semiconductor substrate 1S ... Insulator layer 3 ... redistribution layer 11 ... first capacitor electrode 12 ... second capacitor electrode 13 ... interlayer connection conductors 14, 15 ... conductor pattern 21 ... first inductor conductor 22 ... second inductor conductor 23 ... interlayer connection conductors 23a-23i ... interlayer Connection conductor 31 ... first terminal 32 ... second terminal 33 ... third terminals 101, 102, 103 ... LC composite device 201 ... processor chip 201D ... switching circuit 301 ... printed wiring board

Claims

A semiconductor substrate on which a redistribution layer is formed;
A thin film inductor and a thin film capacitor formed on the semiconductor substrate or the rewiring layer;
An LC composite device comprising:
The thin film capacitor includes a first capacitor electrode and a second capacitor electrode facing each other,
The thin film inductor is formed outside the formation range in the plan view of the thin film capacitor, to name a meander shape when viewed from the side of the redistribution layer,
A first terminal, a second terminal, and a third terminal are formed on the outer surface of the rewiring layer,
A first end of the thin film inductor is connected to the first terminal; a second end of the thin film inductor is connected to the second terminal;
The first capacitor electrode is connected to a second end of the thin film inductor;
The third terminal is disposed at a position overlapping the second capacitor electrode in plan view, and the second capacitor electrode is connected to the third terminal;
LC composite device.

A semiconductor substrate on which a redistribution layer is formed;
A thin film inductor and a thin film capacitor formed on the semiconductor substrate or the rewiring layer;
An LC composite device comprising:
The thin film capacitor includes a first capacitor electrode and a second capacitor electrode facing each other,
The thin film inductor is formed outside the formation range in plan view of the thin film capacitor, and has a meander shape as viewed from the side surface direction of the redistribution layer,
The thin film inductor has a loop shape that circulates around the first capacitor electrode and the second capacitor electrode when viewed from the normal direction of the redistribution layer.
LC composite device.

The thin film inductor, a plurality of first inductor conductor, and a plurality of second inductor conductor and interlayer connection conductors to which they are sequentially connected, which is formed in an upper layer than the first inductor conductor, to claim 1 or 2 The LC composite device described.

The LC composite device according to claim 3 , wherein the first inductor conductor and the first capacitor electrode are provided in the same layer, and the second inductor conductor and the second capacitor electrode are provided in the same layer.

The LC composite device according to claim 3 or 4 , wherein a total extension of the interlayer connection conductor is 1/3 or more of a total extension of the thin film inductor.

A processor comprising a processor integrated circuit including a switching circuit of a switching power supply circuit and an LC composite device connected to the switching circuit;
The LC composite device is:
A semiconductor substrate on which a redistribution layer is formed;
A thin film inductor and a thin film capacitor formed on the semiconductor substrate or the rewiring layer;
An LC composite device comprising:
The thin film capacitor includes a first capacitor electrode and a second capacitor electrode facing each other,
The thin film inductor is formed outside the formation range in the plan view of the thin film capacitor, to name a meander shape when viewed from the side of the redistribution layer,
A first terminal, a second terminal, and a third terminal are formed on the outer surface of the rewiring layer,
A first end of the thin film inductor is connected to the first terminal; a second end of the thin film inductor is connected to the second terminal;
The first capacitor electrode is connected to a second end of the thin film inductor;
The third terminal is disposed at a position overlapping the second capacitor electrode in plan view, and the second capacitor electrode is connected to the third terminal;
Processor.

  A processor comprising a processor integrated circuit including a switching circuit of a switching power supply circuit and an LC composite device connected to the switching circuit;
  The LC composite device is:
  A semiconductor substrate on which a redistribution layer is formed;
  A thin film inductor and a thin film capacitor formed on the semiconductor substrate or the rewiring layer;
An LC composite device comprising:
  The thin film capacitor includes a first capacitor electrode and a second capacitor electrode facing each other,
  The thin film inductor is formed outside the formation range in plan view of the thin film capacitor, and has a meander shape as viewed from the side surface direction of the redistribution layer,
  The thin film inductor has a loop shape that circulates around the first capacitor electrode and the second capacitor electrode when viewed from the normal direction of the redistribution layer.
  Processor.