JP6560407B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、例えば、セラミック基板上に複数の金属パターンを介して複数の半導体チップが搭載された半導体装置に適用して有効な技術に関する。

特開２００１−８５６１１号公報（特許文献１）には、セラミック基板上に複数の導体層を介して複数のパワー素子が搭載された、パワーモジュールが記載されている。

また、特開２００３−３３２４８１号公報（特許文献２）や特開２０１１−７７０８７号公報（特許文献３）には、セラミック基板の上面に配線回路用の銅板を、セラミック基板の下面に放熱用の銅板を接合した、半導体モジュール用の基板が記載されている。

特開２００１−８５６１１号公報 特開２００３−３３２４８１号公報 特開２０１１−７７０８７号公報

セラミック基板上に導体パターンを介して複数の半導体チップを搭載した半導体装置がある。セラミック基板は、高周波特性や熱伝導率が優れているため、例えば、電力変換装置などのパワー系（電力制御系）の半導体装置に利用される。

ところが、一つの半導体装置内に複数の半導体チップを並べて搭載する場合、セラミック基板の平面積が大きくなる。この場合、半導体装置の取り付け時などに、セラミック基板に外力が印加されると、この外力に起因してセラミック基板にクラックなどの損傷が発生する懸念があることが判った。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態による半導体装置は、セラミック基板上に形成された複数の金属パターンと、上記複数の金属パターンに搭載された複数の半導体チップを有する。また、上記複数の金属パターンは、互いに対向する第１金属パターンおよび第２金属パターンを有する。また上記第１金属パターンと上記第２金属パターンとの間に設けられ、かつ、上記複数の金属パターンから露出した第１領域は、上記第１金属パターンの延在方向に沿って、ジグザグに延びるものである。

上記一実施の形態によれば、半導体装置の信頼性を向上させることができる。

実施の形態である半導体装置が組み込まれた、電力変換システムの構成例を示す説明図である。 図１に示す半導体装置の外観を示す斜視図である。 図２に示す半導体装置の裏面側を示す平面図である。 図３のＡ−Ａ線に沿った断面図である。 図３に示すセラミック基板の上面側のレイアウトを示す平面図である。 図５に示す複数の半導体チップが構成するインバータ回路を模式的に示す説明図である。 図５に示す半導体チップの周辺を拡大して示す拡大平面図である。 図７のＡ−Ａ線に沿った拡大断面図である。 図５に示す複数の金属パターンのレイアウトを示す平面図である。 図９に対する変形例を示す平面図である。 図２に示す半導体装置の組立てフローを示す説明図である。 図１１に示すダイボンド工程でセラミック基板上に複数の半導体チップを搭載した状態を示す平面図である。 図１２に示す複数の半導体チップと複数の金属パターンとをワイヤを介して電気的に接続した状態を示す平面図である。 図９に対する検討例を示す平面図である。

（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金メッキ、Ｃｕ層、ニッケル・メッキ等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。

＜電力変換システムの構成例＞
以下で図面を用いて詳しく説明する本実施の形態では、セラミック基板上に複数の半導体チップが並べて搭載された半導体装置の例として、入力された直流電力を交流電力に変換して出力する電力変換装置（インバータ装置）を取り上げて説明する。

図１は、本実施の形態の半導体装置が組み込まれた、電力変換システムの構成例を示す説明図である。

図１に示す電力変換システムは、複数の太陽電池モジュールＳＣＭから出力された直流電力を、インバータ回路ＩＮＶによって交流電力に変換して、配電回路ＤＴＣに出力するシステムである。

複数の太陽電池モジュールＳＣＭのそれぞれは、光エネルギーを電気的エネルギーに変換する光電変換装置である。複数の太陽電池モジュールＳＣＭのそれぞれは、複数の太陽電池セルを有し、複数の太陽電池セルのそれぞれで電気的エネルギーに変換された電力を、直流電力として出力する。

また、図１に示す複数の太陽電池モジュールＳＣＭと、インバータ回路ＩＮＶとの間には、コンバータ回路ＣＮＶが接続されている。図１に示す例では、複数の太陽電池モジュールＳＣＭから出力された直流電力は、コンバータ回路ＣＮＶにより昇圧され、高い電圧の直流電力に昇圧される。つまり、図１に示すコンバータ回路ＣＮＶは、直流電力を、相対的に高い電圧の直流電力に変換する、所謂、ＤＣ／ＤＣコンバータである。

また、インバータ回路ＩＮＶで電力変換された交流電力は、配電回路ＤＴＣに出力される。図１に示す例では、インバータ回路ＩＮＶは、Ｕ相、Ｖ相、およびＷ相の三相の交流電力に変換され、三相交流電力が配電回路ＤＴＣに出力される。

また、図１に示す電力変換システムは、上記した電力変換動作を制御する制御回路ＣＭＤを有する。制御回路ＣＭＤは、コンバータ回路ＣＮＶおよびインバータ回路ＩＮＶの各スイッチング素子に対して、制御信号を出力する。

また、図１に示すインバータ回路ＩＮＶは、複数のスイッチング素子を用いて、直流電力を交流電力に変換する電力変換回路である。図１に示す例では、６個のトランジスタＱ１のそれぞれが、スイッチング素子として機能する。

スイッチング素子を用いて直流電力を交流電力に変換する場合、相対的に高い電位に接続されるハイサイドスイッチと、相対的に低い電位に接続されるローサイドスイッチと、が直列接続された回路を用いる。このハイサイドスイッチとローサイドスイッチとは、対になってオン−オフ動作する。一対のハイサイドスイッチおよびローサイドスイッチのうち、一方のスイッチがオン状態の時には、他方のスイッチはオフ状態になる。一対のハイサイドスイッチおよびローサイドスイッチがオン−オフ動作（以下、スイッチング動作と記載する）を高速で行うことにより、単相交流電力が出力される。

また、図１に示す例では、直流電力を三相交流電力に変換するインバータ回路ＩＮＶを示しており、ハイサイドスイッチおよびローサイドスイッチからなるスイッチペアは、Ｕ相、Ｖ相、およびＷ相の三相に対応して３ペア設けられている。また、Ｕ相、Ｖ相、およびＷ相の三相のそれぞれの出力ノードは、直列接続されたハイサイドスイッチとローサイドスイッチの間に接続され、各スイッチペアは、１２０度の位相差を有するようにスイッチング動作をする。これにより、直流電力をＵ相、Ｖ相、およびＷ相の三相を有する三相交流電力に変換することができる。

例えば、図１に示す例では、ハイサイド側の端子ＨＴに正の電位Ｅ１を印加し、ローサイド側の端子ＬＴに電位Ｅ２を印加する。このとき、Ｕ相のノード、Ｖ相のノード、およびＷ相のノードのそれぞれの電位は、３組のスイッチペアのスイッチング動作に応じて、０とＥ１とに変化することになる。そして、例えば、Ｕ相とＶ相との間の線間電圧は、Ｕ相の電位からＶ相の電位を引いたものとなることから、＋Ｅ１［Ｖ］、０［Ｖ］、−Ｅ１［Ｖ］と変化することになる。また、Ｖ相とＷ相との間の線間電圧は、Ｕ相とＶ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となり、さらに、Ｗ相とＵ相との間の線間電圧は、Ｖ相とＷ相との間の線間電圧に対して位相が１２０度ずれた電圧波形となる。つまり、直流電力をインバータ回路ＩＮＶに入力すると、三相交流電力の電圧波形が得られる。

また、図１に示すインバータ回路ＩＮＶのスイッチング素子を構成するトランジスタＱ１は、絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistor）という）である。スイッチング素子であるトランジスタＱ１として、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を利用しても良い。このパワーＭＯＳＦＥＴによれば、スイッチング動作をゲート電極に印加する電圧で制御する電圧駆動型であるため、高速スイッチングが可能な利点がある。

ただし、パワーＭＯＳＦＥＴでは、高耐圧化を図るに伴ってオン抵抗が高くなり発熱量が大きくなる性質がある。したがって、大電力で、かつ、高速でのスイッチング動作が要求される用途で用いるトランジスタＱ１としては、ＩＧＢＴが好ましい。このＩＧＢＴは、パワーＭＯＳＦＥＴとバイポーラトランジスタの組み合わせから構成されており、パワーＭＯＳＦＥＴの高速スイッチング特性と、バイポーラトランジスタの高耐圧性を兼ね備えた半導体素子である。以上より、本実施の形態１におけるインバータ回路ＩＮＶには、スイッチング素子としてＩＧＢＴを採用している。

また、インバータ回路ＩＮＶでは、ハイサイド側の端子ＨＴと三相交流の各相（Ｕ相、Ｖ相、Ｗ相）との間にトランジスタＱ１とダイオードＤ１が逆並列に接続されており、かつ、三相交流の各相とローサイド側の端子ＬＴとの間にもトランジスタＱ１とダイオードＤ１が逆並列に接続されている。すなわち、単相ごとに２つのトランジスタＱ１と２つのダイオードＤ１が設けられており、３相で６つのトランジスタＱ１と６つのダイオードＤ１が設けられている。そして、個々のトランジスタＱ１のゲート電極には、制御回路ＣＭＤが接続されており、この制御回路ＣＭＤによって、トランジスタＱ１のスイッチング動作が制御されるようになっている。このダイオードＤ１は、インバータ回路ＩＮＶの出力側に接続されるインダクタンスに蓄えられた電気エネルギーを開放するために還流電流を流す機能を有している。

＜半導体装置＞
次に、図１に示すインバータ回路ＩＮＶを構成する半導体装置ＰＫＧ１の構成例について説明する。図２は、図１に示す半導体装置の外観を示す斜視図である。また、図３は、図２に示す半導体装置の裏面側を示す平面図である。また、図４は、図３のＡ−Ａ線に沿った断面図である。また、図５は、図３に示すセラミック基板の上面側のレイアウトを示す平面図である。また、図６は、図５に示す半導体装置が構成する回路を模式的に示す説明図である。また、図７は、図５に示す半導体チップの周辺を拡大して示す拡大平面図である。また、図８は図７のＡ−Ａ線に沿った拡大断面図である。

なお、図７では、図５に示す複数の半導体チップＣＰの代表例として、トランジスタを備える半導体チップＣＰと、ダイオードを備える半導体チップＣＤをそれぞれ１個ずつ示している。図５に示す半導体チップＣＴＨおよび半導体チップＣＴＬは同じ構造を有するので、代表的に１個の半導体チップＣＰを示している。

図１に示すインバータ回路ＩＮＶを構成する本実施の形態の半導体装置ＰＫＧ１は、図２に示すように、上面側が蓋材（キャップ、カバー部材）ＣＶに覆われている。蓋材ＣＶは、図４に示すように複数の半導体チップＣＰを収容する収容部（ポケット）ＰＫＴを有する。蓋材ＣＶは、複数の半導体チップＣＰが搭載される基材であるセラミック基板ＣＳ１の上面ＣＳｔを覆っている。セラミック基板ＣＳ１の上面ＣＳｔの周縁部は、接着材ＢＤ１を介して蓋材ＣＶと接着固定されている。蓋材ＣＶは、樹脂製の部材であって、例えば、エポキシ系の樹脂などから成る。

また、蓋材ＣＶの上面ＣＶｔからは、複数の端子ＬＤが突出している。蓋材ＣＶの上面ＣＶｔには複数の貫通孔ＴＨＬが形成され、複数の端子ＬＤは複数の貫通孔ＴＨＬにそれぞれ挿入されている。複数の端子ＬＤのそれぞれは、半導体装置ＰＫＧ１の外部端子であって、図５に示すセラミック基板ＣＳ１上に搭載された複数の半導体チップＣＰと電気的に接続されている。

また、図３に示すように、半導体装置ＰＫＧ１の蓋材ＣＶは、平面視において、Ｘ方向に沿って延びる辺ＣＶｓ１、辺ＣＶｓ１の反対側に位置する辺ＣＶｓ２、Ｘ方向に対して直交するＹ方向に沿って延びる辺ＣＶｓ３、および辺ＣＶｓ３の反対側に位置する辺ＣＶｓ４を有する。また、辺ＣＶｓ１および辺ＣＶｓ２は、辺ＣＶｓ３および辺ＣＶｓ４と比較して相対的に長い。なお、図３に示す例では、半導体装置ＰＫＧ１の蓋材ＣＶは、平面視において、四角形（図３では長方形）を成す。ただし、半導体装置ＰＫＧ１の平面形状は四角形以外に種々の変形例がある。例えば、四角形の四つの角部のうち、辺ＣＶｓ３と辺ＣＶｓ１とが交差する交点の部分をＸ方向およびＹ方向に対して斜めにカットして、五角形にしても良い。この場合、斜めにカットされた角部は、半導体装置ＰＫＧの向きを識別するためのアライメントマークとして利用可能になる。

また、図２および図３に示すように、蓋材ＣＶは、半導体装置ＰＫＧ１を例えばヒートシンクや支持部材などに固定するための取り付け部分である、フランジ部ＦＬＧを有している。図３に示すように、フランジ部ＦＬＧは、長手方向であるＸ方向に沿って、収容部ＰＫＴの両隣に設けられている。また、複数のフランジ部ＦＬＧの中央には、それぞれ貫通孔ＴＨＨが形成されている。貫通孔ＴＨＨは、蓋材ＣＶのフランジ部ＦＬＧを厚さ方向に貫通する開口部であって、半導体装置ＰＫＧ１を例えばヒートシンクや支持部材などに固定する際には、貫通孔ＴＨＨにネジ（図示は省略）を挿入することにより、半導体装置ＰＫＧ１をネジにより固定することができる。

図３に示す例では、長手方向であるＸ方向に延びる仮想線ＶＬ１に沿って、二個の貫通孔ＴＨＨが形成されている。ただし、貫通孔ＴＨＨの形成位置には、種々の変形例がある。例えば、図３に示す蓋材ＣＶの下面ＣＶｂ側の四つの角部のそれぞれに、貫通孔ＴＨＨを設けても良い。

次に、半導体装置ＰＫＧ１の蓋材ＣＶの収容部ＰＫＴに収容されるセラミック基板ＣＳ１およびセラミック基板ＣＳ１に固定される各部材について説明する。

図４および図５に示すように、半導体装置ＰＫＧ１は、セラミック基板ＣＳ１と、セラミック基板ＣＳ１の上面ＣＳｔに形成された複数の金属パターンＭＰと、複数の金属パターンＭＰのうちの一部に搭載される複数の半導体チップＣＰと、を有する。

図４に示すようにセラミック基板ＣＳ１は、複数の半導体チップＣＰが搭載されるチップ搭載面である上面ＣＳｔと、上面ＣＳｔの反対側に位置する下面ＣＳｂとを有する。セラミック基板ＣＳ１は、セラミック材料から成り、本実施の形態では、例えばアルミナ（酸化アルミニウム：Ａｌ_２Ｏ_３）からなる板状の部材である。

図５に示すように、セラミック基板ＣＳ１は、平面視において、Ｘ方向に沿って延びる基板辺ＣＳｓ１、基板辺ＣＳｓ１の反対側に位置する基板辺ＣＳｓ２、Ｘ方向に対して直交するＹ方向に沿って延びる基板辺ＣＳｓ３、および基板辺ＣＳｓ３の反対側に位置する基板辺ＣＳｓ４を有する。また、基板辺ＣＳｓ１および基板辺ＣＳｓ２は、基板辺ＣＳｓ３および基板辺ＣＳｓ４と比較して相対的に長い。図５に示す例では、セラミック基板ＣＳ１は、平面視において、四角形（図５では長方形）を成す。

また、図４に示すように、セラミック基板ＣＳ１の上面ＣＳｔおよび下面ＣＳｂには、複数の金属パターンＭＰが接合されている。これら複数の金属パターンＭＰは、例えば、銅（Ｃｕ）膜の表面にニッケル（Ｎｉ）膜が積層された積層膜であって、セラミック基板ＣＳ１の上面ＣＳｔまたは下面ＣＳｂに銅膜が直接的に接合されている。アルミナなどのセラミックからなる板材に銅膜を接合する場合、共晶反応を利用して接合する。また、銅膜の表面にニッケル膜を積層する方法は、例えば電気メッキ法を用いることができる。

また、セラミック基板ＣＳ１の下面ＣＳｂ側に掲載された金属パターンＭＰＢは放熱用の端子であって、セラミック基板ＣＳ１の下面ＣＳｂの大部分を覆うように一様に形成されている。

また、セラミック基板ＣＳ１の上面ＣＳｔに形成された複数の金属パターンＭＰは、図６に示すように、インバータ回路ＩＮＶの配線経路の一部を構成する配線パターンであって、互いに分離された複数の金属パターンＭＰが形成されている。

複数の金属パターンＭＰは、ハイサイド側の電位Ｅ１が供給される金属パターンＭＰＨを有する。また、複数の金属パターンＭＰは、電位Ｅ１よりも低いローサイド側の電位Ｅ２が供給される金属パターンＭＰＬを有する。また、複数の金属パターンＭＰは、トランジスタＱ１のスイッチング動作に応じて変化する電位が供給される金属パターンＭＰＵ、ＭＰＶ、ＭＰＷを有する。また、複数の金属パターンＭＰは、端子ＬＤを接続するための複数の金属パターンＭＰＴを有する。

金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、上記したように、１２０度の位相差を持つようにそれぞれ異なる電位が供給される。このため、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、互いに分離した金属パターンＭＰである。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、図５に示すように、出力用の端子ＬＤが接続された金属パターンＭＰＴと複数のワイヤＢＷを介して接続されている。このため、図１に示すＵ相、Ｖ相、およびＷ相の出力用の伝送経路には、図５に示すワイヤＢＷが含まれる。

また、金属パターンＭＰＨには、Ｕ相、Ｖ相、Ｗ相（図１参照）のそれぞれにおいて、同じ電位（ハイサイド側の電位Ｅ１（図６参照））が供給される。したがって、金属パターンＭＰＨは、Ｕ相、Ｖ相、およびＷ相の区別に対応して分割されず、一体に形成されている。言い換えれば、ハイサイド側の電位Ｅ１はワイヤＢＷを介さずに複数のトランジスタＱ１のそれぞれに供給される。なお、図５に対する変形例としては、図５に示す金属パターンＭＰＨを、Ｕ相、Ｖ相、およびＷ相の区別に対応して分割し、分割された金属パターンＭＰＨのそれぞれを、ワイヤなどの導体パターン（図示は省略）を介して電気的に接続する方法も考えられる。しかし、本実施の形態のように、同じ電位が供給される金属パターンＭＰＨを分割せず、一体に形成することで、電位Ｅ１の供給経路のインピーダンスを低減することができる。このため、電位Ｅ１の供給経路の電気的特性を向上させることができる。また、金属パターンＭＰＨにおける発熱量を低減することができる。

また、金属パターンＭＰＬには、Ｕ相、Ｖ相、Ｗ相（図１参照）のそれぞれにおいて、同じ電位（ローサイド側の電位Ｅ２（図６参照））が供給される。したがって、金属パターンＭＰＬは、Ｕ相、Ｖ相、およびＷ相の区別に対応して分割されず、一体に形成されている。なお、図５に対する変形例としては、図５に示す金属パターンＭＰＬを、Ｕ相、Ｖ相、およびＷ相の区別に対応して分割し、分割された金属パターンＭＰＬのそれぞれを、ワイヤなどの導電性部材（図示は省略）を介して電気的に接続する方法も考えられる。ローサイド側の金属パターンＭＰＬの場合、図５に示すように、半導体チップＣＰと金属パターンＭＰＬとは、ワイヤＢＷを介して電気的に接続される。したがって、金属パターンＭＰＬを分割せず、一体に形成しても、電位Ｅ２（図６参照）の供給経路からワイヤＢＷは排除されていない。しかし、金属パターンＭＰＬを分割せず、一体に形成することで、電位Ｅ２の供給経路を安定させることはできるので、電位Ｅ２の供給経路の電気的特性を向上させることができる。また、金属パターンＭＰＬに還流電流が流れる場合における発熱量を低減することができる。

また、図５に示すように、上記した複数の金属パターンＭＰのうち、複数の金属パターンＭＰＴにはそれぞれ一つの端子ＬＤが搭載されている。また、複数の金属パターンＭＰのうち、金属パターンＭＰＨおよび金属パターンＭＰＬには、それぞれ複数の端子ＬＤが搭載されている。図５に示す例では、金属パターンＭＰＨおよび金属パターンＭＰＬには、セラミック基板ＣＳ１の上面ＣＳｔが有する四辺のうち、短辺である基板辺ＣＳｓ３および基板辺ＣＳｓ４に沿って、それぞれ一つずつ端子ＬＤが搭載されている。

また、図５に示すように、上記した複数の金属パターンＭＰのうち、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、端子ＬＤは直接的には接続されていない。言い換えれば、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、端子ＬＤは搭載されていない。金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、複数のワイヤＢＷを介して金属パターンＭＰＴと電気的に接続されている。つまり、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、複数のワイヤＢＷおよび金属パターンＭＰＴを介して端子ＬＤと電気的に接続されている。

また、複数の金属パターンＭＰのうちの一部（金属パターンＭＰＨ、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷ）には、複数の半導体チップＣＰが搭載されている。図５に示す複数の半導体チップＣＰのうちの一部は、図６に示すトランジスタＱ１が形成されたスイッチング素子用の半導体チップＣＴＨ、ＣＴＬである。本実施の形態では、半導体チップＣＴＨ、ＣＴＬには、それぞれＩＧＢＴが形成されている。また、図５に示す複数の半導体チップＣＰのうちの他の一部は、図６に示すダイオードＤ１が形成された、半導体チップＣＤである。

上記したように、インバータ回路ＩＮＶ（図６参照）の出力側にインダクタンスが接続される場合には、スイッチング素子であるトランジスタＱ１（図６）と逆並列でダイオードＤ１（図６参照）が接続される。ＭＯＳＦＥＴのように、一つの半導体チップＣＰにスイッチング動作を行うトランジスタＱ１の回路と還流電流を流すダイオードＤ１の回路とを内蔵させる場合には、スイッチング素子の数に応じて１個の半導体チップＣＰを搭載すれば良い。しかし、トランジスタＱ１としてＩＧＢＴを利用する場合、ダイオードＤ１用の半導体チップＣＰを別に容易する必要がある。このため、本実施の形態では、図５に示すように、ハイサイド用のトランジスタを備える半導体チップＣＴＨ、およびローサイド用のトランジスタを備える半導体チップＣＴＬのそれぞれに対して、ダイオードを備える半導体チップＣＤがセットで搭載される。

図７および図８に示すように複数の半導体チップＣＰのそれぞれは、上面ＣＰｔおよび上面の反対側に位置する下面ＣＰｂ（図８参照）を有する。トランジスタを備える半導体チップＣＴＨおよび半導体チップＣＴＬは、上面ＣＰｔにおいて露出するエミッタ用の電極ＰＤＥおよびゲート用の電極ＰＤＧを有する。また、トランジスタを備える半導体チップＣＴＨおよび半導体チップＣＴＬは、下面ＣＰｂにコレクタ用の電極ＰＤＣを有する。コレクタ用の電極ＰＤＣは、接合材である半田ＳＤを介して金属パターンＭＰの上面ＭＰｍに固定されている。また、コレクタ用の電極ＰＤＣは、半田ＳＤを介して金属パターンＭＰと電気的に接続されている。

詳しくは、図５に示すように、金属パターンＭＰＨには、複数の半導体チップＣＴＨが搭載されている。言い換えれば、一体に形成された金属パターンＭＰＨには、複数の半導体チップＣＴＨのコレクタ用の電極ＰＤＣ（図８参照）が電気的に接続されている。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷには、それぞれ半導体チップＣＴＬが１個ずつ搭載されている。言い換えれば、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、半導体チップＣＴＬのコレクタ用の電極ＰＤＣ（図８参照）が電気的に接続されている。

また、電極ＰＤＥには、図５に示すように複数のワイヤＢＷが接続されている。詳しくは、図５に示すように、ハイサイド用の半導体チップＣＴＨの電極ＰＤＥ（図７参照）は複数のワイヤＢＷを介して金属パターンＭＰＵ、金属パターンＭＰＶ、または金属パターンＭＰＷのいずれかに接続されている。つまり、ハイサイド用の半導体チップＣＴＨの電極ＰＤＥは、Ｕ相の出力端子ＵＴ（図６参照）、Ｖ相の出力端子ＶＴ（図６参照）、またはＷ相の出力端子ＷＴ（図６参照）のうちのいずれかに接続されている。また、図５に示すように、ローサイド用の半導体チップＣＴＬの電極ＰＤＥ（図７参照）は複数のワイヤＢＷを介して金属パターンＭＰＬに接続されている。つまり、ローサイド用の半導体チップＣＴＬの電極ＰＤＥは、図６に示すローサイド用の電位Ｅ２が供給される端子ＬＴと電気的に接続されている。

また、電極ＰＤＧには、図５に示すように一本のワイヤＢＷが接続されている。詳しくは、図５に示すように、ハイサイド用の半導体チップＣＴＨおよびローサイド用の半導体チップＣＴＬのそれぞれが有する電極ＰＤＧ（図７参照）のそれぞれは、ワイヤＢＷを介して金属パターンＭＰＴと電気的に接続されている。金属パターンＭＰＴからは、半導体チップＣＴＨおよび半導体チップＣＴＬが有するトランジスタＱ１（図６参照）のスイッチング動作を駆動する駆動信号が供給される。

また、図７および図８に示すようにダイオードを備える半導体チップＣＤは、上面ＣＰｔにおいて露出するアノードの電極ＰＤＡを有する。また、図８に示すように、半導体チップＣＤは、下面ＣＰｂにカソードの電極ＰＤＫを有する。カソードの電極ＰＤＫは、接合材である半田ＳＤを介して金属パターンＭＰの上面ＭＰｍに固定されている。また、カソードの電極ＰＤＫは、半田ＳＤを介して金属パターンＭＰと電気的に接続されている。

詳しくは、図５に示すように、金属パターンＭＰＨには、複数の半導体チップＣＤが搭載されている。言い換えれば、一体に形成された金属パターンＭＰＨには、複数の半導体チップＣＤのカソードの電極ＰＤＫ（図８参照）が電気的に接続されている。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷには、それぞれ半導体チップＣＤが１個ずつ搭載されている。言い換えれば、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、半導体チップＣＤのカソードの電極ＰＤＫ（図８参照）が電気的に接続されている。

また、電極ＰＤＡには、図５に示すように複数のワイヤＢＷが接続されている。詳しくは、図５に示すように、ハイサイド用の半導体チップＣＤの電極ＰＤＡ（図７参照）は、複数のワイヤＢＷを介して金属パターンＭＰＵ、金属パターンＭＰＶ、または金属パターンＭＰＷのいずれかに接続されている。また、ハイサイド用の半導体チップＣＤの電極ＰＤＡ（図７参照）は、複数のワイヤＢＷを介して出力用の金属パターンＭＰＴにも接続されている。つまり、ハイサイド用の半導体チップＣＤの電極ＰＤＡは、Ｕ相の出力端子ＵＴ（図６参照）、Ｖ相の出力端子ＶＴ（図６参照）、またはＷ相の出力端子ＷＴ（図６参照）のうちのいずれかに接続されている。また、図５に示すように、ローサイド用の半導体チップＣＤの電極ＰＤＡ（図７参照）は、複数のワイヤＢＷを介して金属パターンＭＰＬに接続されている。つまり、ローサイド用の半導体チップＣＤの電極ＰＤＡは、図６に示すローサイド用の電位Ｅ２が供給される端子ＬＴと電気的に接続されている。

図５に示す複数のワイヤＢＷは、金属ワイヤであって、本実施の形態では例えばアルミニウムから成る。ただし、ワイヤＢＷの材料には種々の変形例があって、アルミニウムの他、金、あるいは銅を用いることもできる。

また、図４に示すように、蓋材ＣＶとセラミック基板ＣＳ１との間の空間には、封止材ＭＧが充填されている。複数の半導体チップＣＰおよび複数のワイヤＢＷのそれぞれは、この封止材ＭＧにより封止されている。封止材ＭＧは、半導体チップＣＰ、ワイヤＢＷおよび端子ＬＤの一部を保護する部材である。封止用の部材としては、例えばエポキシ樹脂など、加熱することで硬化し、ある程度の強度が確保できる樹脂材料を用いる方法がある。しかし、封止材ＭＧが硬化すると、半導体装置ＰＫＧ１に温度サイクル負荷が印加された時にセラミック基板ＣＳ１と封止材ＭＧの線膨張係数の差に起因して、半導体装置ＰＫＧ１の内部に応力が発生する。そこで、本実施の形態では、エポキシ樹脂よりも柔らかい樹脂材料を用いて封止材ＭＧを形成している。詳しくは、本実施の形態では、封止材ＭＧは、シロキサン結合による主骨格を持つ、高分子化合物である、シリコーン樹脂である。

シリコーン樹脂は、エポキシ樹脂よりも柔らかい特性を有する。半導体装置ＰＫＧ１に温度サイクル負荷が印加された時に発生した応力は、シリコーン樹脂である封止材ＭＧが変形することにより、低減される。

＜金属パターンの平面形状＞
次に、図５に示す金属パターンの平面形状の詳細について説明する。図９は、図５に示す複数の金属パターンのレイアウトを示す平面図である。また、図１４は、図９に対する検討例を示す平面図である。また、図１０は図９に対する変形例を示す平面図である。

なお、図９、図１０、および図１４では、金属パターンから露出する領域の範囲を判りやすくするため、領域ＥＸ１および領域ＥＸ２に模様を付して示している。また、図９および図１０では、領域ＥＸ１や領域ＥＸ２と対向する、凸部や凹部の範囲を明示するため、凸部や凹部を囲む部分にハッチングを付して示している。凸部および凹部は、図９および図１０において、ハッチングを付して示す部分に囲まれた領域である。

まず、上記したように本実施の形態では、ハイサイド側の電位Ｅ１（図６参照）が供給される金属パターンＭＰＨ（図９参照）は、Ｕ相、Ｖ相、あるいはＷ相の区分に応じて分割されず、一体に形成される。また、ローサイド側の電位Ｅ２（図６参照）が供給される金属パターンＭＰＬ（図９参照）も、金属パターンＭＰＨと同様に、Ｕ相、Ｖ相、あるいはＷ相の区分に応じて分割されず、一体に形成される。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、上記したように、１２０度の位相差を持つようにそれぞれ異なる電位が供給される。このため、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、Ｕ相、Ｖ相、あるいはＷ相の区分に応じて分割されている。

ここで、上記の構成を単純化した場合、複数の金属パターンＭＰのレイアウトおよび平面形状は、図１４に示す検討例のセラミック基板ＣＳｈ１のようになる。セラミック基板ＣＳｈ１は、平面視において複数の金属パターンＭＰのそれぞれが有する各辺のうち、Ｘ方向に沿って延びる各辺が、直線的に延びる点で図９に示す本実施の形態のセラミック基板ＣＳ１と相違する。

セラミック基板ＣＳｈ１の場合にも、金属パターンＭＰＨは、Ｕ相、Ｖ相、あるいはＷ相の区分に応じて分割されず、一体に形成されるので、図９に示すセラミック基板ＣＳ１と同様に、電位Ｅ１（図６参照）の供給経路の電気的特性を向上させることができる。また、金属パターンＭＰＨにおける発熱量を低減することができる。

ところが、本願発明者が検討した結果、セラミック基板ＣＳｈ１を用いた半導体装置の場合、半導体装置の取り付け時の外力に起因してセラミック基板ＣＳｈ１にクラックが生じることが判った。詳しくは、上記クラックは、図１４に示す金属パターンＭＰＨと金属パターンＭＰＵ、ＭＰＶ、ＭＰＷとの間に設けられた、金属パターンＭＰから露出した領域ＥＸ１において発生し易く、金属パターンＭＰＨの辺ＭＨｓ１に沿って延びるように進展することが判った。また、上記クラックは、図１４に示す金属パターンＭＰＬと金属パターンＭＰＵ、ＭＰＶ、ＭＰＷとの間に設けられた、金属パターンＭＰから露出した領域ＥＸ２において発生し易く、金属パターンＭＰＨの辺ＭＨｓ２に沿って延びるように進展することが判った。

一方、図１４に示す、金属パターンＭＰから露出する領域のうち、Ｙ方向に沿って延びる領域では、上記クラックは発生し難いことが判った。例えば、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれの間に設けられた領域では、上記クラックは発生し難い。また、図１４に示す、金属パターンＭＰから露出する領域で、かつ、Ｘ方向に沿って直線的に延びる領域であっても、金属パターンＭＰＨの辺ＭＨｓ２と複数の金属パターンＭＰＴの間の領域、および金属パターンＭＰＬの辺ＭＬｓ１と複数の金属パターンＭＰＴの間の領域では上記クラックは発生し難いことが判った。

上記の各知見より、金属パターンＭＰに覆われず、かつ直線的に延びる領域では上記クラックが発生し易いと考えられる。また、上記直線的に延びる領域の長さが長くなる程、上記クラックが発生し易くなると考えられる。したがって、セラミック基板ＣＳｈ１のように長辺と短辺を有する基板の場合、長辺（基板辺ＣＳｓ１および基板辺ＣＳｓ２）の延在方向（図１４ではＸ方向）に沿って延びる領域において上記クラックの発生を抑制する対策を施すことが好ましい。

また、上記したようにＸ方向に延びる領域でも、基板辺ＣＳｓ１および基板辺ＣＳｓ２のうちのいずれかに近い位置ではクラックが生じ難い。したがって、Ｘ方向に延びる複数の領域を有する場合には、短辺（基板辺ＣＳｓ３および基板辺ＣＳｓ４）の中心を結ぶ中心線（図１４に示す仮想線ＶＬ１）までの距離が相対的に近い順に上記クラックが発生し易い。すなわち、図１４に示す例では、領域ＥＸ１で最もクラックが発生し易く、次に領域ＥＸ２でクラックが発生し易い。

また、上記クラックは、半導体装置を例えばヒートシンクや支持部材などに固定する際に発生し易い。なお、上記クラックを生じさせる原因となる力としては、半導体装置を例えばネジで固定する際の締め付け力が固定箇所によってバラつくことに起因して生じる力が考えられる。図３に示すように長手方向の両端に固定するための貫通孔ＴＨＨを設けた場合、上記締め付け力のバラつきに起因する力は主として短辺方向（図１４のＹ方向）に沿って作用する。しかし、上記締め付け力のバラつきが生じると、セラミック基板ＣＳｈ１を面外方向にひねる力が作用するので、外力の一部は、長辺方向にも作用する。

また、図示は省略するが、金属パターンＭＰＨおよび金属パターンＭＰＬのそれぞれを、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのようにＵ相、Ｖ相、あるいはＷ相の区分に応じて分割した場合、領域ＥＸ１および領域ＥＸ２でも上記クラックは発生し難いことが判った。これを考慮すると、外力が印加された時に、その外力に起因して生じる応力を分散させることで、上記クラックの発生を抑制できると考えられる。

そこで、本願発明者は、領域ＥＸ１（および領域ＥＸ２）における上記クラックの発生を抑制する技術を検討し、本実施の形態の構成を見出した。すなわち、図９に示すように、本実施の形態のセラミック基板ＣＳ１に設けられた領域ＥＸ１は、金属パターンＭＰＨの延在方向（長手方向）であるＸ方向に沿って、ジグザグに延びる。領域ＥＸ１は、金属パターンＭＰＨと金属パターンＭＰＵ、ＭＰＶ、ＭＰＷとの間に設けられ、かつ、金属パターンＭＰから露出した領域である。領域ＥＸ１がジグザグに延びる場合、セラミック基板ＣＳ１に外力が印加されても、応力が特定の箇所に集中し難くなる。つまり、応力を分散させることができる。この結果、領域ＥＸ１における上記クラックの発生を抑制することができる。

また、図９に示す例では、金属パターンＭＰＬと金属パターンＭＰＵ、ＭＰＶ、ＭＰＷとの間に設けられ、かつ、金属パターンＭＰから露出した領域である領域ＥＸ２は、セラミック基板ＣＳ１の長手方向であるＸ方向に沿って、ジグザグに延びる。これにより、領域ＥＸ２における上記クラックの発生を抑制することができる。

上記した「Ｘ方向に沿ってジグザグに延びる」とは、線や領域が延在方向であるＸ方向に対して直線的に延びず、延在経路中に屈曲部や湾曲部を有していることを意味する。したがって、「領域ＥＸ１（あるいは領域ＥＸ２）がＸ方向に沿ってジグザグに延びる」という記載の実施態様には、図９に示すように矩形波を描くように延びる実施態様の他、種々の変形例が含まれる。例えば、領域ＥＸ１（あるいは領域ＥＸ２）がＸ方向に沿って、蛇行しながら延びていても良い。また例えば、領域ＥＸ１（あるいは領域ＥＸ２）がＸ方向に沿って、三角波を描くように延びていても良い。

また、図９に示す本実施の形態のセラミック基板ＣＳ１の構造は、以下のように表現することができる。

本実施の形態のセラミック基板ＣＳ１の金属パターンＭＰＨは、平面視において、Ｘ方向に延びる辺ＭＨｓ１と、辺ＭＨｓ１の反対側に位置する辺ＭＨｓ２と、を有する。辺ＭＨｓ１および辺ＭＨｓ２は、それぞれ金属パターンＭＰＨの長辺である。また、辺ＭＨｓ１は、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれと対向する辺であって、辺ＭＨｓ２は、複数の金属パターンＭＰＴと対向する辺である。

また、本実施の形態のセラミック基板ＣＳ１が有する金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれは、金属パターンＭＰＨと金属パターンＭＰＬの間に配列される金属パターンＭＰである。金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷは、Ｘ方向に沿って並ぶように配列されている。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれの面積は金属パターンＭＰＨの面積よりも相対的に小さい。

金属パターンＭＰＵは、平面視において、Ｘ方向に延びる辺ＭＵｓ１と、辺ＭＵｓ１の反対側に位置する辺ＭＵｓ２と、を有する。また、辺ＭＵｓ１は、金属パターンＭＰＬと対向する辺であって、辺ＭＵｓ２は、金属パターンＭＰＨと対向する辺である。

また、金属パターンＭＰＶは、平面視において、Ｘ方向に延びる辺ＭＶｓ１と、辺ＭＶｓ１の反対側に位置する辺ＭＶｓ２と、を有する。また、辺ＭＶｓ１は、金属パターンＭＰＬと対向する辺であって、辺ＭＶｓ２は、金属パターンＭＰＨと対向する辺である。

また、金属パターンＭＰＷは、平面視において、Ｘ方向に延びる辺ＭＷｓ１と、辺ＭＷｓ１の反対側に位置する辺ＭＷｓ２と、を有する。また、辺ＭＷｓ１は、金属パターンＭＰＬと対向する辺であって、辺ＭＷｓ２は、金属パターンＭＰＨと対向する辺である。

また、本実施の形態のセラミック基板ＣＳ１の金属パターンＭＰＬは、平面視において、Ｘ方向に延びる辺ＭＬｓ１と、辺ＭＬｓ１の反対側に位置する辺ＭＬｓ２と、を有する。辺ＭＬｓ１および辺ＭＬｓ２は、それぞれ金属パターンＭＰＬの長辺である。また、辺ＭＬｓ２は、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれと対向する辺であって、辺ＭＬｓ１は、複数の金属パターンＭＰＴと対向する辺である。

ここで、金属パターンＭＰＨの辺ＭＨｓ１は、平面視において、金属パターンＭＰＵの辺ＭＵｓ２に向かって突出する凸部ＰＲ１、および凸部ＰＲ１の両隣に形成される複数の凹部ＤＴ１を有する。また、金属パターンＭＰＨの辺ＭＨｓ１は、平面視において、金属パターンＭＰＶの辺ＭＶｓ２に向かって突出する凸部ＰＲ１、および凸部ＰＲ１の両隣に形成される複数の凹部ＤＴ１を有する。また、金属パターンＭＰＨの辺ＭＨｓ１は、平面視において、金属パターンＭＰＷの辺ＭＷｓ２に向かって突出する凸部ＰＲ１、および凸部ＰＲ１の両隣に形成される複数の凹部ＤＴ１を有する。

また、金属パターンＭＰＵの辺ＭＵｓ２は、平面視において、金属パターンＭＰＨの辺ＭＨｓ１に向かって突出する凸部ＰＲ２、および複数の凸部ＰＲ２の間に形成される凹部ＤＴ２を有する。また、金属パターンＭＰＶの辺ＭＶｓ２は、平面視において、金属パターンＭＰＨの辺ＭＨｓ１に向かって突出する凸部ＰＲ２、および複数の凸部ＰＲ２の間に形成される凹部ＤＴ２を有する。また、金属パターンＭＰＷの辺ＭＷｓ２は、平面視において、金属パターンＭＰＨの辺ＭＨｓ１に向かって突出する凸部ＰＲ２、および複数の凸部ＰＲ２の間に形成される凹部ＤＴ２を有する。

また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれが有する凸部ＰＲ２が、平面視において複数の凹部ＤＴ１で囲まれた領域に向かって突き出すように配置されている。

上記構成を備えることにより、セラミック基板ＣＳ１に設けられた領域ＥＸ１が、セラミック基板ＣＳ１の長手方向であるＸ方向に沿って、ジグザグに延びるようにすることができる。

また、図９に示す例では、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれが有する凸部ＰＲ２が、平面視において複数の凹部ＤＴ１で囲まれた領域内に設けられている。言い換えれば、平面視において、複数の凸部ＰＲ１は、複数の凹部ＤＴ２内に設けられ、複数の凸部ＰＲ２は、複数の凹部ＤＴ１内に設けられる。これにより、以下の効果が得られる。すなわち、図９に示すように領域ＥＸ１のＹ方向における幅ＷＥＸ１を短くすることができる。このため、図５に示すように、ハイサイド側のスイッチング素子である半導体チップＣＴＨと金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれとを電気的に接続するワイヤＢＷの長さを短くできる。詳しくは、半導体チップＣＴＨと金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれとを電気的に接続するワイヤＢＷは、一方の端部が凸部ＰＲ２（図９参照）に接合されている。

図１０に示す変形例のセラミック基板ＣＳ２の場合、領域ＥＸ１が、セラミック基板ＣＳ１の長手方向であるＸ方向に沿って、ジグザグに延びる点では図９に示すセラミック基板ＣＳ１と同様である。したがって、領域ＥＸ１における上記クラックの発生を抑制することができる。しかし、領域ＥＸ１のＹ方向における幅ＷＥＸ１に着目すると、セラミック基板ＣＳ２は、凸部ＰＲ２が、平面視において凹部ＤＴ１で囲まれた領域内に設けられていないので、領域ＥＸ１の幅ＷＥＸ１が図９に示すセラミック基板ＣＳ１の領域ＥＸ１よりも大きい。

幅ＷＥＸ１を小さくすると、上記したように、半導体チップＣＴＨと金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれとを電気的に接続するワイヤＢＷの長さを短くすることができる。この場合、図６に示す回路において、ハイサイド側のトランジスタＱ１と出力ノードとを接続する伝送経路のインピーダンス成分を低減することができる。したがって、図９に示すように、凸部ＰＲ２が、平面視において凹部ＤＴ１で囲まれた領域内に設けられていることにより、ハイサイド側のスイッチング素子と出力ノードとを接続する伝送経路のインピーダンス成分を低減し、インバータ回路からの出力を安定させることができる。つまり、インバータ回路の電気的特性を向上させることができる。

また、ハイサイド側のスイッチング素子と出力ノードとを接続する伝送経路のインピーダンス成分を低減させる観点に着目すると、以下の構成がさらに好ましい。すなわち、図５に示すように半導体チップＣＴＨと金属パターンＭＰＵとを複数のワイヤＢＷで電気的に接続し、半導体チップＣＴＨと金属パターンＭＰＶとを複数のワイヤＢＷで電気的に接続し、半導体チップＣＴＨと金属パターンＭＰＷとを複数のワイヤＢＷで電気的に接続することが好ましい。このように、ワイヤＢＷの数を複数にすることで、ハイサイド側のスイッチング素子と出力ノードとを接続する伝送経路の断面積を増大させることができるので、インピーダンス成分を低減させることができる。

なお、本実施の形態では、半導体チップＣＰと金属パターンＭＰとを電気的に接続する部材としてワイヤＢＷを用いる例を示しているが、変形例としては、帯状に形成された金属（例えばアルミリボン）を用いることができる。またあるいは、パターニングされた金属板（銅クリップ）を用いて、半田を介して接続することもできる。この場合、複数のワイヤＢＷを用いる場合よりもさらにインピーダンスを低減できる。

また、上記のように、ハイサイド側のスイッチング素子と出力ノードとを複数のワイヤＢＷにより電気的に接続する場合、各ワイヤＢＷの長さは短くすることが好ましい。つまり、図９に示すように、凸部ＰＲ２の面積を大きくすることが好ましい。図９に示す例では、複数の凸部ＰＲ２の面積は、金属パターンＭＰＨの複数の凸部ＰＲ１のそれぞれの面積よりも大きい。このため、複数のワイヤＢＷを接続するためのスペースを確保することができる。

また、上記構成により、図９に示す領域ＥＸ１において上記クラックが発生することを抑制できるが、領域ＥＸ２においてもクラックの発生を抑制することが好ましい。したがって、領域ＥＸ２に対しても、領域ＥＸ１と同様の対策を施すことが好ましい。

詳しくは、金属パターンＭＰＵの辺ＭＵｓ１は、平面視において、金属パターンＭＰＬの辺ＭＬｓ２に向かって突出する凸部ＰＲ３、および複数の凸部ＰＲ３の間に形成される凹部ＤＴ３を有する。また、金属パターンＭＰＶの辺ＭＶｓ１は、平面視において、金属パターンＭＰＬの辺ＭＬｓ２に向かって突出する凸部ＰＲ３、および複数の凸部ＰＲ３の間に形成される凹部ＤＴ３を有する。また、金属パターンＭＰＷの辺ＭＷｓ１は、平面視において、金属パターンＭＰＬの辺ＭＬｓ２に向かって突出する凸部ＰＲ３、および複数の凸部ＰＲ３の間に形成される凹部ＤＴ３を有する。

また、金属パターンＭＰＬの辺ＭＬｓ２は、平面視において、金属パターンＭＰＵの辺ＭＵｓ１に向かって突出する凸部ＰＲ４、および凸部ＰＲ４の両隣に形成される複数の凹部ＤＴ４を有する。また、金属パターンＭＰＬの辺ＭＬｓ２は、平面視において、金属パターンＭＰＶの辺ＭＶｓ１に向かって突出する凸部ＰＲ４、および凸部ＰＲ４の両隣に形成される複数の凹部ＤＴ４を有する。また、金属パターンＭＰＬの辺ＭＬｓ２は、平面視において、金属パターンＭＰＷの辺ＭＷｓ１に向かって突出する凸部ＰＲ４、および凸部ＰＲ４の両隣に形成される複数の凹部ＤＴ４を有する。

また、金属パターンＭＰＬが有する複数の凸部ＰＲ４は、平面視において、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれが有する凹部ＤＴ３に向かって突き出すように配置されている。

上記構成を備えることにより、セラミック基板ＣＳ１に設けられた領域ＥＸ２が、セラミック基板ＣＳ１の長手方向であるＸ方向に沿って、ジグザグに延びるようにすることができる。

また、領域ＥＸ２の幅を短くする観点からは、図９に示すように、金属パターンＭＰＬが有する複数の凸部ＰＲ４は、平面視において、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれが有する凹部ＤＴ３で囲まれた領域内に設けられていることが好ましい。これにより、図５に示すローサイド側のスイッチング素子である半導体チップＣＴＬと、金属パターンＭＰＬとを電気的に接続するワイヤＢＷの長さを短くできる。つまり、図６に示すローサイド側の電位Ｅ２を入力する伝送経路のインピーダンス成分を低減することができる。

また、図９に示す例では、複数の凸部ＰＲ４の面積は、複数の凸部ＰＲ３の面積よりも大きい。このため、半導体チップＣＴＬと、金属パターンＭＰＬとを電気的に接続する複数のワイヤＢＷを接続するためのスペースを確保することができる。

ところで、上記したように、図１４に示す領域ＥＸ１および領域ＥＸ２では、クラックが発生し易いことが判ったが、金属パターンＭＰＨの辺ＭＨｓ２と複数の金属パターンＭＰＴの間の領域、および金属パターンＭＰＬの辺ＭＬｓ１と複数の金属パターンＭＰＴの間の領域では上記クラックは発生し難い。

したがって、クラックの発生し難い領域、すなわち、金属パターンＭＰＨの辺ＭＨｓ２と複数の金属パターンＭＰＴの間の領域、および金属パターンＭＰＬの辺ＭＬｓ１と複数の金属パターンＭＰＴの間の領域は、図９に示すように、Ｘ方向に沿って、直線的に延びる。言い換えれば、金属パターンＭＰＨの辺ＭＨｓ２および金属パターンＭＰＬの辺ＭＬｓ１は、それぞれＸ方向に沿って直線的に延びる。セラミック基板ＣＳ１の短辺（基板辺ＣＳｓ３および基板辺ＣＳｓ４）の中心を結ぶ中心線（図９および図１４に示す仮想線ＶＬ１）は、金属パターンＭＰＨの辺ＭＨｓ１と金属パターンＭＰＬの辺ＭＬｓ２との間に存在するので、辺ＭＨｓ２および辺ＭＬｓ１はそれぞれ仮想線ＶＬ１までの距離が遠い。

このように、金属パターンＭＰＨの一方の長辺をジグザグに延びるように形成し、他方の長辺を直線的に形成した場合、金属パターンＭＰＨの面積を大きくできる。あるいは、図５に示す半導体チップＣＴＨおよび半導体チップＣＤを搭載し易くなるので、金属パターンＭＰＨ上における半導体チップＣＰのレイアウトが容易になる。一方、金属パターンＭＰＬの一方の長辺をジグザグに延びるように形成し、他方の長辺を直線的に形成した場合、金属パターンＭＰＬの面積を大きくできる。

＜半導体装置の製造方法＞
次に、図１〜図１０を用いて説明した半導体装置ＰＫＧ１の製造工程について、図１１に示す工程フローに沿って説明する。図１１は、図２に示す半導体装置の組立てフローを示す説明図である。

＜基板準備＞
まず、図１１に示す基板準備工程では、図９に示すセラミック基板を準備する。本工程で準備するセラミック基板ＣＳ１を準備する。本工程で準備するセラミック基板ＣＳ１は、例えばアルミナを主成分とするセラミックであって、上面ＣＳｔおよび下面ＣＳｂ（図４参照）に複数の金属パターンＭＰが接合されている。

これら複数の金属パターンＭＰは、例えば、銅（Ｃｕ）膜の表面にニッケル（Ｎｉ）膜が積層された積層膜であって、セラミック基板ＣＳ１の上面ＣＳｔまたは下面ＣＳｂに共晶反応を利用して直接的に接合されている。また、銅膜には、電気メッキ法によりニッケル膜が積層されている。

なお、複数の金属パターンＭＰの形状やレイアウトについては、図９、図１０、および図１４を用いて既に説明した通りなので、重複する説明は省略する。

＜ダイボンド＞
次に、図１１に示すダイボンド工程では、図１２に示すように、セラミック基板ＣＳ１の金属パターンＭＰ上に、複数の半導体チップＣＰを搭載する。図１２は、図１１に示すダイボンド工程でセラミック基板上に複数の半導体チップを搭載した状態を示す平面図である。

本工程では、複数の金属パターンＭＰのうち、ハイサイド側の電位Ｅ１（図６参照）が供給される金属パターンＭＰＨには、複数（本実施の形態では３個）の半導体チップＣＴＨおよび複数（本実施の形態では３個）の半導体チップＣＤが搭載される。また、複数の金属パターンＭＰのうち、交流電力の出力端子に接続される金属パターンＭＰＵ、ＭＰＶ、ＭＰＷには、それぞれ１個の半導体チップＣＴＬおよび１個の半導体チップＣＤが搭載される。また、複数の金属パターンＭＰのうち、ローサイド側の電位Ｅ２（図６参照）が供給される金属パターンＭＰＬには半導体チップＣＰは搭載されない。また、複数の金属パターンＭＰのうち、入出力用の端子ＬＤ（図５参照）を接続するための複数の金属パターンＭＰＴには、半導体チップＣＰは搭載されない。

また、図８に示すように、本工程では、複数の半導体チップＣＰのそれぞれは、半導体チップＣＰの下面ＣＰｂと金属パターンＭＰの上面を対向させた状態で、所謂フェイスアップ実装方式で搭載される。また、半導体チップＣＰの下面ＣＰｂには、電極ＰＤＫ、ＰＤＣが形成されており、電極ＰＤＫ、ＰＤＣと金属パターンＭＰとを電気的に接続するため、半導体チップＣＰは半田ＳＤを介して搭載される。

半田を介して半導体チップＣＰを搭載する方法は、以下のように行う。まず、半導体チップの搭載予定領域に、ペースト状の半田を塗布する。このペースト状の半田には、半田成分と、フラックス成分が含まれる。次に、複数の半導体チップＣＰを準備して（図１１に示す半導体チップ準備工程）のそれぞれを半田上に押し付ける。複数の半導体チップＣＰがペースト状の半田を介して金属パターンＭＰ上に仮接着された状態で、半田に対してリフロー処理（加熱処理）を施す。このリフロー処理により、半田が溶融し、一方は金属パターンＭＰに接合され、他方が半導体チップＣＰの電極ＰＤＫ、ＰＤＣに接合される。そして半田を冷却することで、硬化させると、半導体チップＣＰのそれぞれが金属パターンＭＰ上に固定される。

なお、半導体チップＣＰの他、例えばチップコンデンサなど、半導体チップＣＰ以外のチップ部品（電子部品、機能性素子）を搭載する場合には、本工程において、一括して搭載することができる。

＜ワイヤボンド＞
次に、図１１に示すワイヤボンド工程では、図１３に示すように、半導体チップＣＰと金属パターンＭＰとをワイヤ（導電性部材）ＢＷを介して電気的に接続する。図１３は、図１２に示す複数の半導体チップと複数の金属パターンとをワイヤを介して電気的に接続した状態を示す平面図である。

本工程では、ハイサイド側の複数の半導体チップＣＴＨのエミッタの電極ＰＤＥ（図８参照）のそれぞれと、複数の金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれとを複数のワイヤＢＷを介して電気的に接続する。上記したように、複数のワイヤＢＷのそれぞれは、図９に示す凸部ＰＲ２に接合される。

また、本工程では、ローサイド側の複数の半導体チップＣＴＬのエミッタの電極ＰＤＥ（図８参照）のそれぞれと、複数の金属パターンＭＰＬとを複数のワイヤＢＷを介して電気的に接続する。上記したように、複数のワイヤＢＷのそれぞれは、図９に示す凸部ＰＲ４に接合される。

また、本工程では、ハイサイド側の複数の半導体チップＣＴＨのゲートの電極ＰＤＧ（図８参照）およびローサイド側の複数の半導体チップＣＴＬのゲートの電極ＰＤＧのそれぞれと、複数の金属パターンＭＰＴとをワイヤＢＷを介して電気的に接続する。

また本工程では、複数のワイヤＢＷを介して、ハイサイド側の複数の半導体チップＣＤのアノードの電極ＰＤＡと、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれと、複数の金属パターンＭＰＴのそれぞれと、を複数のワイヤＢＷを介して電気的に接続する。図１３に示すように一本のワイヤＢＷで複数箇所を電気的に接続することもできる。図１３に示す例では、まず、ワイヤＢＷの一方の端部を複数の金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのうちのいずれか一つに接続する。この時、上記したように、図９に示す凸部ＰＲ２にワイヤＢＷの端部を接合する。次に、ワイヤＢＷの中間部分を半導体チップＣＤのアノードの電極ＰＤＡに接続する。次に、ワイヤＢＷの他方の端部を金属パターンＭＰＴに接合する。

また本工程では、複数のワイヤＢＷを介して、ローサイド側の複数の半導体チップＣＤのアノードの電極ＰＤＡと、複数の金属パターンＭＰＴのそれぞれと、を複数のワイヤＢＷを介して電気的に接続する。

なお、本実施の形態では、半導体チップＣＰと金属パターンＭＰとを電気的に接続する部材としてワイヤを用いる例を示しているが、変形例としては、帯状に形成された金属（例えばアルミリボン）を用いることもできる。またあるいは、パターニングされた金属板（銅クリップ）を用いて、半田を介して接続することもできる。

＜端子搭載＞
次に、図１１に示す端子搭載工程では、図５に示すように、複数の金属パターンＭＰ上に端子ＬＤを搭載する。端子ＬＤは、複数の金属パターンと、図示しない外部機器とを電気的に接続するためのリード端子であって、細長く伸びる一方の端部を金属パターンＭＰに接続する。図４に示す例では、複数の端子ＬＤのそれぞれは、半田ＳＤを介して金属パターンＭＰ上に搭載される。

また、図５に示す例では、複数の金属パターンＭＰのうち、ハイサイド側の電位が供給される金属パターンＭＰＨ、およびローサイド側の電位が供給される金属パターンＭＰＬには、それぞれ長手方向の両端（短辺である基板辺ＣＳｓ３側および基板辺ＣＳｓ４側）に端子ＬＤが搭載される。また、複数の金属パターンＭＰＴのそれぞれには、一本ずつ端子ＬＤが搭載される。また、金属パターンＭＰＵ、金属パターンＭＰＶ、および金属パターンＭＰＷのそれぞれには、端子ＬＤは搭載されない。

＜蓋材取付＞
次に、図１１に示す蓋材取付工程では、図４に示すように、セラミック基板ＣＳ１の上面ＣＳｔを覆うように蓋材ＣＶを接着固定する。セラミック基板ＣＳ１の上面ＣＳｔの周縁部と蓋材ＣＶとは、接着材ＢＤ１を介して接着固定される。

この時、蓋材ＣＶの上面ＣＶｔには複数の貫通孔ＴＨＬが形成されており、複数の端子ＬＤは複数の貫通孔ＴＨＬにそれぞれ挿入される。

なお、図４に示す例では、蓋材ＣＶは複数の貫通孔ＴＨＬが形成された部分と、セラミック基板ＣＳ１に接着固定される部分とが一体成型されている。しかし、変形例として、セラミック基板ＣＳ１に接着固定される部分と、複数の貫通孔ＴＨＬが形成された部分とを分離可能な独立した部材としても良い。この場合、端子ＬＤのレイアウトが変更になった場合でも複数の貫通孔ＴＨＬが形成された部分のみを交換すれば良い。

＜封止＞
次に、図１１に示す封止工程では、図４に示すようにセラミック基板ＣＳ１と蓋材ＣＶとに囲まれた空間内に封止材ＭＧを供給し、複数の端子ＬＤのそれぞれの一部分、複数の半導体チップＣＰ、および複数のワイヤＢＷを封止する。封止材ＭＧは、ゲル状の材料であり、蓋材ＣＶの一部に図示しない供給用の貫通孔を形成しておき、貫通孔からゲル状の封止材ＭＧを充填する。

以上の各工程により、図１〜図１０を用いて説明した半導体装置ＰＫＧ１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷される。また、図１に示す電力変換システムに組み込まれる。

＜変形例＞
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。なお、上記実施の形態中でもいくつかの変形例について説明したが、以下では、上記実施の形態で説明した変形例以外の代表的な変形例について説明する。

＜変形例１＞
例えば、上記実施の形態では、スイッチング素子として、ハイサイド用のトランジスタＱ１を３個、およびローサイド用のトランジスタＱ１を３個用いて、三相交流電力を出力する電力変換回路について説明したが、スイッチング素子の数には種々の変形例がある。

例えば、一個のハイサイド用のトランジスタと、一個のローサイド用のトランジスタを用いて、ハーフブリッジ回路を構成すれば、単層交流電力を出力させることができる。また、フルブリッジ回路で単層交流を出力させる場合には、４個のトランジスタＱ１を用いる。

この場合、ハイサイド側の電位が供給される金属パターンＭＰのインピーダンスを低減させるためには、一つの金属パターンＭＰに複数のスイッチング素子を搭載することになるので、金属パターンＭＰの一辺の長さが長くなる。したがって、上記実施の形態で説明したように、金属パターンＭＰの長辺に対向し、かつ金属パターンＭＰに覆われていない領域が、長辺の延在方向に沿ってジグザグに延びるように形成することで、該領域におけるクラックの発生を抑制できる。

＜変形例２＞
また例えば、上記実施の形態では、セラミック基板ＣＳ１上の金属パターンＭＰのレイアウトとして、ハイサイド用の金属パターンＭＰＨとローサイド用の金属パターンＭＰＬとの間に、金属パターンＭＰＵ、ＭＰＶ、ＭＰＷが並べて配置される実施態様について説明した。

しかし、変形例としては、ハイサイド用の金属パターンＭＰＨと、Ｘ方向に沿って並んで配列される金属パターンＭＰＵ、ＭＰＶ、ＭＰＷとの間にローサイド用の金属パターンＭＰＬが設けられていても良い。この場合、ローサイド用の金属パターンＭＰＬが有する辺のうち、金属パターンＭＰＨと対向する辺ＭＬｓ２（図９参照）に、凸部ＰＲ４（図９参照）および凸部ＰＲ４の両隣の凹部ＤＴ４（図９参照）を設けることが好ましい。また、金属パターンＭＰＨと金属パターンＭＰＬの間に設けられ、かつ、金属パターンＭＰから露出する領域が、金属パターンＭＰＨの延在方向に沿ってジグザグに延びることが好ましい。

また、ローサイド用の金属パターンＭＰＬが有する辺のうち、金属パターンＭＰＵ、ＭＰＶ、ＭＰＷのそれぞれと対向する辺（図示は省略）に凹部および上記凹部の両隣の凸部を設けることが好ましい。

＜変形例３＞
また、例えば、上記の通り種々の変形例について説明したが、上記で説明した各変形例同士を組み合わせて適用することができる。

その他、実施の形態に記載された内容の一部を以下に記載する。

（１）
（ａ）第１面、前記第１面の反対側に位置する第２面を有し、前記第１面に複数の金属パターンが形成されたセラミック基板を準備する工程と、
（ｂ）前記複数の金属パターンのうちの第１金属パターンに複数の第１半導体チップを搭載する工程と、
（ｃ）前記複数の第１半導体チップのうちの少なくとも一部と、前記複数の金属パターンのうちの第２金属パターンとを電気的に接続する工程と、
を有し、
前記複数の金属パターンは、
第１辺を備え、前記複数の半導体チップのうちの複数の第１半導体チップが搭載される第１金属パターンと、
前記第１金属パターンの前記第１辺と対向する第２辺を有する第２金属パターンと、
を有し、
前記セラミック基板の前記第１面のうち、前記第１金属パターンと前記第２金属パターンの間に設けられ、かつ、前記複数の金属パターンから露出する第１領域は、前記第１金属パターンが延在する第１方向に沿って、ジグザグに延びる、半導体装置の製造方法。

ＢＤ１ 接着材
ＢＷ ワイヤ（導電性部材）
ＣＤ、ＣＰ、ＣＴＨ、ＣＴＬ 半導体チップ
ＣＭＤ 制御回路
ＣＮＶ コンバータ回路
ＣＰｂ 下面
ＣＰｔ 上面
ＣＳ１、ＣＳ２、ＣＳｈ１ セラミック基板
ＣＳｂ 下面
ＣＳｓ１、ＣＳｓ２、ＣＳｓ３、ＣＳｓ４ 基板辺
ＣＳｔ 上面
ＣＶ 蓋材（キャップ、カバー部材）
ＣＶｂ 下面
ＣＶｓ１、ＣＶｓ２、ＣＶｓ３、ＣＶｓ４ 辺
ＣＶｔ 上面
Ｄ１ ダイオード
ＤＴ１、ＤＴ２、ＤＴ３、ＤＴ４ 凹部
ＤＴＣ 配電回路
Ｅ１、Ｅ２ 電位
ＥＸ１、ＥＸ２ 領域
ＦＬＧ フランジ部
ＩＮＶ インバータ回路
ＬＤ 端子
ＬＴ 端子
ＭＧ 封止材
ＭＨｓ１、ＭＨｓ２、ＭＬｓ１、ＭＬｓ２、ＭＵｓ１、ＭＵｓ２、ＭＶｓ１、ＭＶｓ２、ＭＷｓ１、ＭＷｓ２ 辺
ＭＰ、ＭＰＢ、ＭＰＨ、ＭＰＬ、ＭＰＴ、ＭＰＵ、ＭＰＶ、ＭＰＷ 金属パターン
ＭＰｍ 上面
ＰＤＡ、ＰＤＣ、ＰＤＥ、ＰＤＧ、ＰＤＫ 電極
ＰＫＧ１ 半導体装置
ＰＫＴ 収容部（ポケット）
ＰＲ１、ＰＲ２、ＰＲ３、ＰＲ４ 凸部
Ｑ１ トランジスタ
ＳＣＭ 太陽電池モジュール
ＳＤ 半田
ＴＨＨ、ＴＨＬ 貫通孔
ＵＴ、ＶＴ、ＷＴ 出力端子
ＶＬ１ 仮想線（中心線）
ＷＥＸ１ 幅

Claims (9)

1. 第１面および前記第１面の反対側に位置する第２面を有するセラミック基板と、
   前記セラミック基板の前記第１面に形成された複数の金属パターンと、
   前記複数の金属パターンのうちの一部に搭載された複数の半導体チップと、
   を有し、
   前記複数の金属パターンは、
   第１辺を備え、前記複数の半導体チップのうちの複数の第１半導体チップが搭載された第１金属パターンと、
   前記第１金属パターンの前記第１辺と対向する第２辺、および前記第２辺の反対側に位置する第３辺を備え、かつ、前記第１金属パターンとは分離された第２金属パターンと、
   前記第２金属パターンの前記第３辺と対向する第４辺を備え、かつ、前記第１金属パターンおよび前記第２金属パターンとは分離された第３金属パターンと、
   を有し、
   前記第１金属パターンの前記第１辺は、平面視において、第１方向に延びる第１部分と、前記第１部分に連なり、かつ、前記第１方向に交差する第２方向に延びる第２部分と、前記第２部分に連なり、かつ、前記第１方向に延びる第３部分と、を有し、
   前記第２金属パターンの前記第２辺は、平面視において、前記第１方向に延び、かつ前記第１辺の前記第１部分と対向する第４部分と、前記第４部分に連なり、かつ、前記第２方向に延び、かつ、前記第１辺の前記第２部分と対向する第５部分と、前記第５部分に連なり、かつ、前記第１方向に延び、かつ、前記第１辺の前記第３部分と対向する第６部分と、を有し、
   前記第２金属パターンの前記第３辺は、平面視において、前記第１方向に延びる第７部分と、前記第７部分に連なり、かつ、前記第２方向に延びる第８部分と、前記第８部分に連なり、かつ、前記第１方向に延びる第９部分と、を有し、
   前記第３金属パターンの前記第４辺は、平面視において、前記第１方向に延び、かつ前記第３辺の前記第７部分と対向する第１０部分と、前記第１０部分に連なり、かつ、前記第２方向に延び、かつ、前記第３辺の前記第８部分と対向する第１１部分と、前記第１１部分に連なり、かつ、前記第１方向に延び、かつ、前記第３辺の前記第９部分と対向する第１２部分と、を有し、
   前記複数の第１半導体チップのうちの少なくとも一部は、複数のワイヤを介して前記第２金属パターンと電気的に接続され、
   前記複数のワイヤのそれぞれは、前記第２金属パターンのうち、前記第４部分と前記第５部分とに囲まれた領域に接合された、半導体装置。
2. 請求項１において、
   前記第１金属パターンの前記第１辺の前記第２部分の長さは、前記第１辺の前記第１部分の長さより短く、
   前記第２金属パターンの前記第２辺の前記第５部分の長さは、前記第２辺の前記第４部分の長さより短い、半導体装置。
3. 請求項１において、
   前記複数のワイヤのそれぞれは、平面視において、前記第１辺の前記第１部分および前記第２辺の前記第４部分を跨ぐように延びる、半導体装置。
4. 請求項３において、
   前記第１金属パターンの前記第１辺の前記第１部分の長さは、前記第１辺の前記第３部分の長さより長い、半導体装置。
5. 請求項１において、
   前記第１金属パターンの前記第１辺の前記第２部分の長さは、前記第１辺の前記第３部分の長さより短く、
   前記第２金属パターンの前記第２辺の前記第５部分の長さは、前記第２辺の前記第６部分の長さより短い、半導体装置。
6. 請求項１において、
   前記セラミック基板の前記第１面は、前記第１方向に沿って延びる第１基板辺、前記第１基板辺の反対側に位置する第２基板辺、前記第２方向に沿って延びる第３基板辺、および前記第３基板辺の反対側に位置する第４基板辺を有し、
   前記第１基板辺および前記第２基板辺の長さは、前記第３基板辺および前記第４基板辺の長さよりも長く、
   前記第１金属パターンの前記第１辺および前記第２金属パターンの前記第２辺のそれぞれは、前記第１方向に沿って設けられている、半導体装置。
7. 請求項１において、
   前記第１金属パターンには、第１電位が供給され、
   前記第２金属パターンには、前記第１電位とは異なる第２電位が供給される、半導体装置。
8. 第１面および前記第１面の反対側に位置する第２面を有するセラミック基板と、
   前記セラミック基板の前記第１面に形成された複数の金属パターンと、
   前記複数の金属パターンのうちの一部に搭載された複数の半導体チップと、
   を有し、
   前記複数の金属パターンは、
   第１辺を備え、前記複数の半導体チップのうちの複数の第１半導体チップが搭載された第１金属パターンと、
   前記第１金属パターンの前記第１辺と対向する第２辺、および前記第２辺の反対側に位置する第３辺を備え、かつ、前記第１金属パターンとは分離された第２金属パターンと、
   前記第２金属パターンの前記第３辺と対向する第４辺を備え、かつ、前記第１金属パターンおよび前記第２金属パターンとは分離された第３金属パターンと、
   を有し、
   前記第１金属パターンの前記第１辺は、平面視において、第１方向に延びる第１部分と、前記第１部分に連なり、かつ、前記第１方向に交差する第２方向に延びる第２部分と、前記第２部分に連なり、かつ、前記第１方向に延びる第３部分と、を有し、
   前記第２金属パターンの前記第２辺は、平面視において、前記第１方向に延び、かつ前記第１辺の前記第１部分と対向する第４部分と、前記第４部分に連なり、かつ、前記第２方向に延び、かつ、前記第１辺の前記第２部分と対向する第５部分と、前記第５部分に連なり、かつ、前記第１方向に延び、かつ、前記第１辺の前記第３部分と対向する第６部分と、を有し、
   前記第２金属パターンの前記第３辺は、平面視において、前記第１方向に延びる第７部分と、前記第７部分に連なり、かつ、前記第２方向に延びる第８部分と、前記第８部分に連なり、かつ、前記第１方向に延びる第９部分と、を有し、
   前記第３金属パターンの前記第４辺は、平面視において、前記第１方向に延び、かつ前記第３辺の前記第７部分と対向する第１０部分と、前記第１０部分に連なり、かつ、前記第２方向に延び、かつ、前記第３辺の前記第８部分と対向する第１１部分と、前記第１１部分に連なり、かつ、前記第１方向に延び、かつ、前記第３辺の前記第９部分と対向する第１２部分と、を有する、半導体装置。
9. 請求項８に記載の半導体装置において、
   前記セラミック基板の前記第１面は、前記第１方向に沿って延びる第１基板辺、前記第１基板辺の反対側に位置する第２基板辺、前記第２方向に沿って延びる第３基板辺、および前記第３基板辺の反対側に位置する第４基板辺を有し、
   前記第１基板辺および前記第２基板辺の長さは、前記第３基板辺および前記第４基板辺の長さよりも長く、
   前記複数の金属パターンは、前記セラミック基板の前記第１基板辺と前記第１金属パターンとの間、および前記セラミック基板の前記第３基板辺と前記第３金属パターンとの間、に配置された複数の第４金属パターンを有し、
   前記第１金属パターンは、前記第１辺の反対側に位置し、かつ、前記複数の第４金属パターンと対向するように前記第１方向に沿って直線的に延びる第５辺を備え、
   前記第３金属パターンは、前記第４辺の反対側に位置し、かつ、前記複数の第４金属パターンと対向するように前記第１方向に沿って直線的に延びる第６辺を備え、
   前記セラミック基板の前記第３基板辺の中心と前記第４基板辺の中心とを結ぶ第１仮想線は、前記第１金属パターンの前記第１辺と前記第３金属パターンの前記第４辺の間に存在する、半導体装置。

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