JP6555084B2 - Capacitance element and method for manufacturing the capacitance element - Google Patents

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Description

本発明は、容量素子及び容量素子の製造方法に関するものである。   The present invention relates to a capacitive element and a method for manufacturing the capacitive element.

半導体集積回路等の半導体装置においては、半導体基板に電子回路を構成するための容量素子が設けられている場合がある。容量素子は、一般的に、容量が小さければ面積は狭くて済むが、容量が大きくなると広い面積が必要となる。しかしながら、半導体装置は、一般的に、小型化が求められているため、容量の大きな容量素子が必要とされる半導体装置においても、容量素子を狭い領域に形成することが求められる。尚、半導体デバイスに形成されるキャパシタとしては、金属／絶縁膜／金属（ＭＩＭ構造）を積層することにより形成されたものが開示されている（例えば、特許文献１）。   In a semiconductor device such as a semiconductor integrated circuit, a capacitor element for forming an electronic circuit may be provided on a semiconductor substrate. In general, the capacitance element has a small area if the capacitance is small, but a large area is required if the capacitance is large. However, since semiconductor devices are generally required to be downsized, even in a semiconductor device that requires a capacitive element with a large capacity, it is required to form the capacitive element in a narrow region. As a capacitor formed in a semiconductor device, a capacitor formed by stacking metal / insulating film / metal (MIM structure) is disclosed (for example, Patent Document 1).

特開２０１３−８０９７１号公報JP 2013-80971 A 特開２００６−１９４５５号公報JP 2006-19455 A 特開２００６−１６５０２５号公報JP 2006-165025 A

ところで、絶縁膜の材料を変更することなく容量素子の容量を大きくする方法としては、絶縁膜を薄くする方法と、絶縁膜が形成される面積を広くする方法とがある。絶縁膜は、ＣＶＤ（chemical vapor deposition）により成膜することにより、ある程度は薄くすることが可能であるが限界がある。従って、容量の大きな容量素子を形成する場合には、面積の狭い領域に形成することは困難であり、容量素子の小型化にも限界がある。   By the way, as a method of increasing the capacitance of the capacitor without changing the material of the insulating film, there are a method of thinning the insulating film and a method of widening the area where the insulating film is formed. The insulating film can be thinned to some extent by forming it by CVD (chemical vapor deposition), but there is a limit. Therefore, when forming a capacitor element having a large capacity, it is difficult to form the capacitor element in a small area, and there is a limit to downsizing the capacitor element.

このため、面積の狭い領域に形成することのできる容量の大きな容量素子が求められている。   For this reason, there is a demand for a capacitor having a large capacity that can be formed in a small area.

本実施の形態の一観点によれば、基体と、一方の面より前記基体に埋め込まれた第１の埋込電極と、他方の面より前記基体に埋め込まれた第２の埋込電極と、前記第２の埋込電極の底に形成された第１の誘電体膜と、前記第１の埋込電極の底に形成された第２の誘電体膜と、前記基体の内部において、前記第１の埋込電極と前記第２の埋込電極との間に形成された第３の誘電体膜と、を有し、前記第１の誘電体膜は、前記一方の面に露出しており、前記第２の誘電体膜は、前記他方の面に露出していることを特徴とする。
According to one aspect of the present embodiment, a base, a first embedded electrode embedded in the base from one surface, a second embedded electrode embedded in the base from the other surface, A first dielectric film formed on the bottom of the second buried electrode; a second dielectric film formed on the bottom of the first buried electrode; and possess a third dielectric film formed between said one of the buried electrode second buried electrode, the first dielectric film is exposed to the one surface , the second dielectric film is characterized that you have exposed to the other surface.

開示の容量素子によれば、面積の狭い領域に容量の大きな容量素子を形成することができる。   According to the disclosed capacitive element, a capacitive element having a large capacitance can be formed in a region having a small area.

第１の実施の形態における誘電体素子の厚さ方向の断面図Sectional drawing of the thickness direction of the dielectric element in 1st Embodiment 第１の実施の形態における誘電体素子の基板面方向の断面図Sectional drawing of the substrate surface direction of the dielectric element in 1st Embodiment 第１の実施の形態における他の誘電体素子の基板面方向の断面図Sectional drawing of the substrate surface direction of the other dielectric element in 1st Embodiment 第１の実施の形態における誘電体素子の製造方法の工程図（１）Process drawing of manufacturing method of dielectric element in first embodiment (1) 第１の実施の形態における誘電体素子の製造方法の工程図（２）Process drawing (2) of the manufacturing method of the dielectric element in the first embodiment 第１の実施の形態における誘電体素子の製造方法の工程図（３）Process drawing (3) of the manufacturing method of the dielectric element in the first embodiment 第２の実施の形態における誘電体素子の厚さ方向の断面図Sectional drawing of thickness direction of dielectric element in 2nd Embodiment 第２の実施の形態における誘電体素子の製造方法の工程図（１）Process drawing (1) of the manufacturing method of the dielectric element in 2nd Embodiment 第２の実施の形態における誘電体素子の製造方法の工程図（２）Process drawing (2) of the manufacturing method of the dielectric element in 2nd Embodiment 第２の実施の形態における他の誘電体素子の厚さ方向の断面図（１）Sectional drawing (1) of the thickness direction of the other dielectric element in 2nd Embodiment 第２の実施の形態における他の誘電体素子の厚さ方向の断面図（２）Sectional drawing (2) of the thickness direction of the other dielectric element in 2nd Embodiment 第３の実施の形態における誘電体素子の製造方法の工程図（１）Process drawing of the manufacturing method of the dielectric element in 3rd Embodiment (1) 第３の実施の形態における誘電体素子の製造方法の工程図（２）Process drawing of the manufacturing method of the dielectric element in 3rd Embodiment (2) 第３の実施の形態における誘電体素子の製造方法の工程図（３）Process drawing (3) of the manufacturing method of the dielectric element in 3rd Embodiment 第４の実施の形態における誘電体素子の厚さ方向の断面図Sectional drawing of thickness direction of dielectric element in 4th Embodiment 第５の実施の形態における誘電体素子の厚さ方向の断面図Sectional drawing of thickness direction of dielectric element in 5th Embodiment

実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。   The form for implementing is demonstrated below. In addition, about the same member etc., the same code | symbol is attached | subjected and description is abbreviate | omitted.

〔第１の実施の形態〕
（容量素子）
第１の実施の形態における容量素子について、図１及び図２に基づき説明する。図１は、本実施の形態における容量素子の厚さ方向における断面図であり、図２は、容量素子の面方向、即ち、図１における１点鎖線１Ａ−１Ｂにおいて切断した断面図である。 [First Embodiment]
(Capacitance element)
The capacitive element according to the first embodiment will be described with reference to FIGS. FIG. 1 is a cross-sectional view in the thickness direction of a capacitive element in the present embodiment, and FIG. 2 is a cross-sectional view taken along a plane direction of the capacitive element, that is, a one-dot chain line 1A-1B in FIG.

本実施の形態における容量素子は、基板等により形成された基体１００の一方の面１００ａの第１の開口部に埋め込まれた第１の埋込電極１１０と、他方の面１００ｂの第２の開口部に埋め込まれた第２の埋込電極１２０とを有している。尚、第１の埋込電極１１０は、バリアシードメタル層１１１を介して第１の開口部に埋め込まれており、第２の埋込電極１２０は、バリアシードメタル層１２１を介して第２の開口部に埋め込まれている。基体１００には、一方の面１００ａに露出している第１の誘電体膜１３１と、他方の面１００ｂに露出している第２の誘電体膜１３２と、基体１００の内部に形成された第３の誘電体膜１３３とを有している。これらの誘電体膜の一部又は全部は、容量素子の誘電体層となるものであり、図１に示される容量素子においては、第３の誘電体膜１３３が容量素子の誘電体層となる。本実施の形態においては、第１の誘電体膜１３１、第２の誘電体膜１３２、第３の誘電体膜１３３は、絶縁体である酸化シリコンにより形成されている。尚、第１の誘電体膜１３１及び第３の誘電体膜１３３は、誘電体として品質の高いシリコンの熱酸化膜により形成されている。   The capacitive element in the present embodiment includes a first embedded electrode 110 embedded in a first opening on one surface 100a of a base 100 formed of a substrate or the like, and a second opening on the other surface 100b. And a second embedded electrode 120 embedded in the portion. The first embedded electrode 110 is embedded in the first opening through the barrier seed metal layer 111, and the second embedded electrode 120 is connected to the second seed through the barrier seed metal layer 121. Embedded in the opening. The base 100 has a first dielectric film 131 exposed on one surface 100a, a second dielectric film 132 exposed on the other surface 100b, and a first dielectric film 132 formed inside the base 100. 3 dielectric films 133. Part or all of these dielectric films serve as the dielectric layers of the capacitive element. In the capacitive element shown in FIG. 1, the third dielectric film 133 serves as the dielectric layer of the capacitive element. . In the present embodiment, the first dielectric film 131, the second dielectric film 132, and the third dielectric film 133 are formed of silicon oxide that is an insulator. The first dielectric film 131 and the third dielectric film 133 are formed of high-quality silicon thermal oxide films as dielectrics.

第１の誘電体膜１３１は、他方の面１００ｂより形成されている第２の埋込電極１２０の底１２０ａにバリアシードメタル層１２１を介して形成されており、一方の面１００ａに露出している。第２の誘電体膜１３２は、一方の面１００ａより形成されている第１の埋込電極１１０の底１１０ａにバリアシードメタル層１１１を介して形成されており、他方の面１００ｂに露出している。   The first dielectric film 131 is formed on the bottom 120a of the second embedded electrode 120 formed from the other surface 100b via the barrier seed metal layer 121, and is exposed to the one surface 100a. Yes. The second dielectric film 132 is formed on the bottom 110a of the first embedded electrode 110 formed from one surface 100a via the barrier seed metal layer 111, and is exposed to the other surface 100b. Yes.

従って、第２の埋込電極１２０は他方の面１００ｂに露出しており、一方の面１００ａの側は、第１の誘電体膜１３１に覆われている。また、第１の埋込電極１１０は一方の面１００ａに露出しており、他方の面１００ｂの側は、第２の誘電体膜１３２に覆われている。第３の誘電体膜１３３は、基体１００の内部において、バリアシードメタル層１１１、１２１を介して第１の埋込電極１１０と第２の埋込電極１２０との間に形成されている。   Therefore, the second embedded electrode 120 is exposed on the other surface 100 b, and the one surface 100 a side is covered with the first dielectric film 131. The first embedded electrode 110 is exposed on one surface 100 a, and the other surface 100 b side is covered with the second dielectric film 132. The third dielectric film 133 is formed between the first embedded electrode 110 and the second embedded electrode 120 via the barrier seed metal layers 111 and 121 inside the substrate 100.

本実施の形態においては、第１の誘電体膜１３１、第２の誘電体膜１３２及び第３の誘電体膜１３３は一体となっており、第１の誘電体膜１３１と第３の誘電体膜１３３とは繋がっており、第２の誘電体膜１３２と第３の誘電体膜１３３とは繋がっている。本実施の形態における容量素子は、第１の埋込電極１１０、第２の埋込電極１２０及び第１の埋込電極１１０と第２の埋込電極１２０との間に挟まれた第３の誘電体膜１３３により形成される。第３の誘電体膜１３３は、基体１００の面に対し垂直方向に広がるように形成されており、基体１００の面に対し垂直方向における第３の誘電体膜１３３の面積が、容量素子の誘電体層の面積となる。従って、基体１００の面の面積の狭い領域において、容量の大きな容量素子を形成することができる。   In the present embodiment, the first dielectric film 131, the second dielectric film 132, and the third dielectric film 133 are integrated, and the first dielectric film 131 and the third dielectric film are integrated. The film 133 is connected, and the second dielectric film 132 and the third dielectric film 133 are connected. The capacitor in this embodiment includes the first embedded electrode 110, the second embedded electrode 120, and the third embedded electrode 110 sandwiched between the first embedded electrode 110 and the second embedded electrode 120. The dielectric film 133 is formed. The third dielectric film 133 is formed so as to spread in a direction perpendicular to the surface of the substrate 100, and the area of the third dielectric film 133 in the direction perpendicular to the surface of the substrate 100 is the dielectric of the capacitive element. It is the area of the body layer. Therefore, a capacitor having a large capacity can be formed in a region having a small area on the surface of the substrate 100.

本実施の形態における容量素子は、一方の面１００ａに露出している第１の埋込電極１１０同士を不図示の配線等により接続し、他方の面１００ｂに露出している第２の埋込電極１２０同士を不図示の配線等により接続することが可能である。これにより、容量素子における容量を更に増やすことができる。また、一方の面１００ａには、絶縁体となる第１の誘電体膜１３１が形成されているため、第１の誘電体膜１３１の上にも配線等を形成することにより、一方の面１００ａに露出している第１の埋込電極１１０同士を容易に接続することができる。また、他方の面１００ｂには、絶縁体となる第２の誘電体膜１３２が形成されているため、第２の誘電体膜１３２の上に配線等を形成することにより、他方の面１００ｂに露出している第２の埋込電極１２０同士を容易に接続することができる。   In the capacitive element in the present embodiment, the first embedded electrodes 110 exposed on one surface 100a are connected to each other by a wiring (not shown) and the second embedded electrode exposed on the other surface 100b. The electrodes 120 can be connected to each other by wiring (not shown). Thereby, the capacity | capacitance in a capacitive element can be increased further. In addition, since the first dielectric film 131 serving as an insulator is formed on the one surface 100a, by forming a wiring or the like on the first dielectric film 131, the one surface 100a is also formed. It is possible to easily connect the first embedded electrodes 110 exposed to each other. Further, since the second dielectric film 132 serving as an insulator is formed on the other surface 100b, by forming a wiring or the like on the second dielectric film 132, the other surface 100b The exposed second embedded electrodes 120 can be easily connected to each other.

本実施の形態における容量素子は、図２に示されるように、容量素子の面方向における断面が、第１の埋込電極１１０と第２の埋込電極１２０とが交互に入り込んだクシバ型に形成されているが、図３に示されるように、同心円状に形成してもよい。具体的には、図３に示されるように、図１における１点鎖線１Ａ−１Ｂにおいて切断した断面が同心円となるように形成してもよい。図３に示される容量素子は、中心部分に第１の埋込電極１１０が形成されており、この第１の埋込電極１１０の周囲に第２の埋込電極１２０が形成されており、この第２の埋込電極１２０の周囲に第１の埋込電極１１０が形成されており、同心円となっている。尚、この場合にも、第３の誘電体膜１３３は、バリアシードメタル層１１１、１２１を介して第１の埋込電極１１０と第２の埋込電極１２０との間に形成される。   As shown in FIG. 2, the capacitive element in the present embodiment has a cross-section in the plane direction of the capacitive element in a comb-bar type in which the first embedded electrode 110 and the second embedded electrode 120 are alternately inserted. Although formed, it may be formed concentrically as shown in FIG. Specifically, as shown in FIG. 3, the cross section taken along the alternate long and short dash line 1 </ b> A- 1 </ b> B in FIG. 1 may be concentric. In the capacitive element shown in FIG. 3, a first embedded electrode 110 is formed in the central portion, and a second embedded electrode 120 is formed around the first embedded electrode 110. A first embedded electrode 110 is formed around the second embedded electrode 120 and is concentric. Also in this case, the third dielectric film 133 is formed between the first embedded electrode 110 and the second embedded electrode 120 via the barrier seed metal layers 111 and 121.

（容量素子の製造方法）
次に、本実施の形態における容量素子の製造方法について説明する。本実施の形態における容量素子の製造方法は、ＳＯＩ（Silicon on Insulator）基板を用いた製造方法である。 (Capacitance element manufacturing method)
Next, a method for manufacturing the capacitive element in this embodiment will be described. The manufacturing method of the capacitive element in this embodiment is a manufacturing method using an SOI (Silicon on Insulator) substrate.

最初に、図４（ａ）に示すように、ＳＯＩ基板１０１の表面に、レジストパターン１４１を形成する。ＳＯＩ基板１０１は、シリコン（Ｓｉ）基板１０２の上に、ＢＯＸ層と呼ばれる酸化シリコン層１０３、シリコン層１０４が順に積層して形成されている基板である。酸化シリコン層１０３の厚さは約１μｍであり、シリコン層１０４の厚さは１００μｍ〜２００μｍである。レジストパターン１４１は、一方の面１００ａとなる側のＳＯＩ基板１０１のシリコン層１０４の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。形成されたレジストパターン１４１は、第１の埋込電極１１０が形成される領域に開口部１４１ａを有している。   First, as shown in FIG. 4A, a resist pattern 141 is formed on the surface of the SOI substrate 101. The SOI substrate 101 is a substrate in which a silicon oxide layer 103 called a BOX layer and a silicon layer 104 are sequentially stacked on a silicon (Si) substrate 102. The thickness of the silicon oxide layer 103 is about 1 μm, and the thickness of the silicon layer 104 is 100 μm to 200 μm. The resist pattern 141 is formed by applying a photoresist on the silicon layer 104 of the SOI substrate 101 on the side to be the one surface 100a, and performing exposure and development with an exposure apparatus. The formed resist pattern 141 has an opening 141a in a region where the first embedded electrode 110 is formed.

次に、図４（ｂ）に示すように、レジストパターン１４１が形成されていない領域のシリコン層１０４をドライエッチングにより除去し、更に、レジストパターン１４１を除去する。具体的には、レジストパターン１４１が形成されていない領域のシリコン層１０４を深掘りＲＩＥ（Reactive Ion Etching）等のドライエッチングにより除去することにより、一方の面１００ａに第１の開口部１０５を形成する。第１の開口部１０５は、レジストパターン１４１の開口部１４１ａにおけるシリコン層１０４を除去し、底面において酸化シリコン層１０３が露出するまでエッチングを行うことにより形成する。形成される第１の開口部１０５の幅は３０μｍ〜１００μｍとなり、隣り合う第１の開口部１０５と第１の開口部１０５との間隔は３２μｍ〜１０２μｍとなるように形成する。ドライエッチングでは、用いられるエッチングガスにより選択エッチングが可能であることから、このドライエッチングにおいては、シリコンはエッチングされるが、酸化シリコンはエッチングされにくいエッチングガスを用いている。よって、第１の開口部１０５を形成する際のエッチングは、酸化シリコン層１０３がエッチングストッパ層となり、酸化シリコン層１０３の表面が露出した状態でエッチングが停止する。従って、形成された第１の開口部１０５は、底面１０５ａが酸化シリコン層１０３により形成されており、側面１０５ｂがシリコン層１０４により形成されている。この後、レジストパターン１４１は有機溶剤等により除去する。   Next, as shown in FIG. 4B, the silicon layer 104 in a region where the resist pattern 141 is not formed is removed by dry etching, and the resist pattern 141 is further removed. Specifically, the silicon layer 104 in a region where the resist pattern 141 is not formed is removed by dry etching such as deep RIE (Reactive Ion Etching) to form the first opening 105 on the one surface 100a. To do. The first opening 105 is formed by removing the silicon layer 104 in the opening 141a of the resist pattern 141 and performing etching until the silicon oxide layer 103 is exposed on the bottom surface. The width of the first opening 105 to be formed is 30 μm to 100 μm, and the interval between the adjacent first opening 105 and the first opening 105 is 32 μm to 102 μm. In dry etching, selective etching is possible with the etching gas used. Therefore, in this dry etching, an etching gas that etches silicon but hardly etches silicon oxide is used. Therefore, the etching for forming the first opening 105 stops when the silicon oxide layer 103 serves as an etching stopper layer and the surface of the silicon oxide layer 103 is exposed. Accordingly, the formed first opening 105 has a bottom surface 105 a formed of the silicon oxide layer 103 and a side surface 105 b formed of the silicon layer 104. Thereafter, the resist pattern 141 is removed with an organic solvent or the like.

次に、図４（ｃ）に示すように、露出しているシリコン層１０４を熱酸化することにより、第１の誘電体膜１３１及び第３の誘電体膜１３３を形成する。具体的には、一方の面１００ａにおけるシリコン層１０４の表面を熱酸化することにより、第１の誘電体膜１３１を形成し、第１の開口部１０５の側面１０５ｂのシリコン層１０４を熱酸化することにより、第３の誘電体膜１３３を形成する。熱酸化により形成された第１の誘電体膜１３１及び第３の誘電体膜１３３は、膜厚が約１μｍである。このように形成された第３の誘電体膜１３３により、本実施の形態における容量素子の誘電体層が形成される。尚、第２の誘電体膜１３２は、酸化シリコン層１０３により形成される。   Next, as shown in FIG. 4C, the exposed silicon layer 104 is thermally oxidized to form a first dielectric film 131 and a third dielectric film 133. Specifically, the surface of the silicon layer 104 on one surface 100a is thermally oxidized to form the first dielectric film 131, and the silicon layer 104 on the side surface 105b of the first opening 105 is thermally oxidized. Thus, the third dielectric film 133 is formed. The first dielectric film 131 and the third dielectric film 133 formed by thermal oxidation have a film thickness of about 1 μm. By the third dielectric film 133 formed in this way, the dielectric layer of the capacitor in this embodiment is formed. Note that the second dielectric film 132 is formed of the silicon oxide layer 103.

次に、図５（ａ）に示すように、第１の開口部１０５に金属を埋め込むことにより第１の埋込電極１１０を形成する。具体的には、一方の面１００ａの側の第１の誘電体膜１３１、第２の誘電体膜１３２、第３の誘電体膜１３３の上に、スパッタリングによりバリアメタルとメッキシードメタル層（バリアシードメタル層）１１１を成膜する。この後、メッキによりバリアシードメタル層１１１の上に金属膜を形成し、第１の開口部１０５よりも外のバリアシードメタル層及び金属膜をＣＭＰ（Chemical Mechanical Polishing）等により除去する。これにより、第１の開口部１０５内に埋め込まれた第１の埋込電極１１０を形成する。バリアシードメタル層１１１は、Ｔｉ膜またはＴｉＮ膜等を膜厚が１００ｎｍ〜２００ｎｍ、Ｃｕ（銅）膜等を膜厚が１００ｎｍ〜２００ｎｍとなるように成膜することにより形成されており、第１の埋込電極１１０は、Ｃｕ（銅）等により形成されている。これにより、一方の面１００ａに露出している第１の埋込電極１１０を形成することができる。   Next, as shown in FIG. 5A, the first embedded electrode 110 is formed by embedding a metal in the first opening 105. Specifically, a barrier metal and a plating seed metal layer (barrier) are formed on the first dielectric film 131, the second dielectric film 132, and the third dielectric film 133 on the one surface 100a side by sputtering. A seed metal layer 111 is formed. Thereafter, a metal film is formed on the barrier seed metal layer 111 by plating, and the barrier seed metal layer and the metal film outside the first opening 105 are removed by CMP (Chemical Mechanical Polishing) or the like. As a result, the first embedded electrode 110 embedded in the first opening 105 is formed. The barrier seed metal layer 111 is formed by forming a Ti film or a TiN film or the like so as to have a thickness of 100 nm to 200 nm, and a Cu (copper) film or the like so as to have a thickness of 100 nm to 200 nm. The embedded electrode 110 is made of Cu (copper) or the like. As a result, the first embedded electrode 110 exposed on one surface 100a can be formed.

次に、図５（ｂ）に示すように、ＳＯＩ基板１０１の裏面のシリコン基板１０２を研削等により除去し、酸化シリコン層１０３を露出させ、露出した酸化シリコン層１０３の上に、レジストパターン１４２を形成する。レジストパターン１４２は、酸化シリコン層１０３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。形成されたレジストパターン１４２は、第２の埋込電極１２０が形成される領域に開口部１４２ａを有している。即ち、第２の埋込電極１２０が形成されるシリコン層１０４が残存している領域に開口部１４２ａを有している。   Next, as shown in FIG. 5B, the silicon substrate 102 on the back surface of the SOI substrate 101 is removed by grinding or the like to expose the silicon oxide layer 103, and a resist pattern 142 is formed on the exposed silicon oxide layer 103. Form. The resist pattern 142 is formed by applying a photoresist on the silicon oxide layer 103 and performing exposure and development with an exposure apparatus. The formed resist pattern 142 has an opening 142a in a region where the second embedded electrode 120 is formed. That is, the opening 142a is provided in the region where the silicon layer 104 where the second embedded electrode 120 is formed remains.

次に、図５（ｃ）に示すように、レジストパターン１４２が形成されていない領域の酸化シリコン層１０３及びシリコン層１０４をドライエッチングにより除去することにより第２の開口部１０６を形成し、更に、レジストパターン１４２を除去する。具体的には、レジストパターン１４２が形成されていない領域の酸化シリコン層１０３を及びシリコン層１０４を深掘りＲＩＥ等のドライエッチングにより除去することにより、第２の開口部１０６を形成する。ドライエッチングでは、最初に酸化シリコンをエッチングするためのエッチングガスを用いて開口部１４２ａにおける酸化シリコン層１０３を除去し、この後、シリコンを除去するためのエッチングガスを用いて開口部１４２ａにおけるシリコン層１０４を除去する。第２の開口部１０６は、レジストパターン１４２の開口部１４２ａにおいて、第１の誘電体膜１３１及び第３の誘電体膜１３３が露出するまでエッチングによりシリコン層１０４を除去することにより形成する。これにより、他方の面１００ｂに第２の開口部１０６が形成される。このようにして形成された第２の開口部１０６は、底面１０６ａが第１の誘電体膜１３１により形成されており、側面１０６ｂが第３の誘電体膜１３３により形成されている。また、このドライエッチングにより、レジストパターン１４１の開口部１４１ａにおける酸化シリコン層１０３が除去されるため、残存している酸化シリコン層１０３により、第２の誘電体膜１３２が形成される。この後、レジストパターン１４２は有機溶剤等により除去する。   Next, as shown in FIG. 5C, the silicon oxide layer 103 and the silicon layer 104 in a region where the resist pattern 142 is not formed are removed by dry etching to form a second opening 106, and Then, the resist pattern 142 is removed. Specifically, the second opening 106 is formed by removing the silicon oxide layer 103 and the silicon layer 104 in the region where the resist pattern 142 is not formed by deep etching and dry etching such as RIE. In dry etching, the silicon oxide layer 103 in the opening 142a is first removed using an etching gas for etching silicon oxide, and then the silicon layer in the opening 142a is removed using an etching gas for removing silicon. 104 is removed. The second opening 106 is formed by removing the silicon layer 104 by etching until the first dielectric film 131 and the third dielectric film 133 are exposed in the opening 142 a of the resist pattern 142. Thereby, the 2nd opening part 106 is formed in the other surface 100b. The second opening 106 formed in this manner has a bottom surface 106 a formed of the first dielectric film 131 and a side surface 106 b formed of the third dielectric film 133. Further, since the silicon oxide layer 103 in the opening 141 a of the resist pattern 141 is removed by this dry etching, the second dielectric film 132 is formed by the remaining silicon oxide layer 103. Thereafter, the resist pattern 142 is removed with an organic solvent or the like.

次に、図６に示すように、第２の開口部１０６に金属を埋め込むことにより第２の埋込電極１２０を形成する。具体的には、他方の面１００ｂの側の第１の誘電体膜１３１、第２の誘電体膜１３２、第３の誘電体膜１３３の上に、スパッタリングによりバリアメタルとメッキシードメタル層（バリアシードメタル層）１２１を成膜する。この後、メッキによりバリアシードメタル層１２１の上に金属膜を形成し、第２の開口部１０６よりも外のバリアシードメタル層及び金属膜をＣＭＰ等により除去することにより、第２の開口部１０６内に埋め込まれた第２の埋込電極１２０を形成する。これにより、他方の面１００ｂに露出している第２の埋込電極１２０が形成される。バリアシードメタル層１２１は、Ｔｉ膜またはＴｉＮ膜等を膜厚が１００ｎｍ〜２００ｎｍ、Ｃｕ（銅）膜等を膜厚が１００ｎｍ〜２００ｎｍとなるように成膜することにより形成されており、第２の埋込電極１２０は、Ｃｕ（銅）等により形成されている。   Next, as shown in FIG. 6, the second embedded electrode 120 is formed by embedding a metal in the second opening 106. Specifically, a barrier metal and a plating seed metal layer (barrier) are formed on the first dielectric film 131, the second dielectric film 132, and the third dielectric film 133 on the other surface 100b side by sputtering. A seed metal layer 121 is formed. Thereafter, a metal film is formed on the barrier seed metal layer 121 by plating, and the barrier seed metal layer and the metal film outside the second opening 106 are removed by CMP or the like, whereby the second opening. A second embedded electrode 120 embedded in 106 is formed. Thus, the second embedded electrode 120 exposed on the other surface 100b is formed. The barrier seed metal layer 121 is formed by forming a Ti film or a TiN film or the like so as to have a thickness of 100 nm to 200 nm, and a Cu (copper) film or the like so as to have a thickness of 100 nm to 200 nm. The embedded electrode 120 is made of Cu (copper) or the like.

以上の工程により、本実施の形態における容量素子を作製することができる。尚、誘電体膜１３１，１３２、１３３の誘電率や膜厚を調整するために、バリアシードメタル層１１１、１２１を形成する前に、ＣＶＤ等により、ＳｉＮ、ＳｉＯＮ，ＳｉＯ２などの誘電体を積層してもよい。また、バリアシードメタル層１１１、１２１は、Ｔｉ膜、ＴｉＮ膜以外にもＴａ膜、ＴａＮ膜等により、また、Ｃｕ膜以外にもＡｕ膜等により形成してもよい。また、第１の埋込電極１１０及び第２の埋込電極１２０は、Ｃｕ（銅）以外にも、Ａｕ（金）等により形成してもよい。   Through the above steps, the capacitor in this embodiment can be manufactured. In order to adjust the dielectric constant and film thickness of the dielectric films 131, 132, and 133, a dielectric such as SiN, SiON, or SiO2 is laminated by CVD or the like before forming the barrier seed metal layers 111 and 121. May be. Further, the barrier seed metal layers 111 and 121 may be formed of a Ta film, a TaN film, or the like in addition to the Ti film or the TiN film, or an Au film or the like other than the Cu film. The first embedded electrode 110 and the second embedded electrode 120 may be formed of Au (gold) or the like in addition to Cu (copper).

〔第２の実施の形態〕
第２の実施の形態における容量素子について、図７に基づき説明する。本実施の形態における容量素子は、一方の面１００ａに形成された第１の電極２１０と、他方の面１００ｂに形成された第２の電極２２０とを有している。第１の電極２１０は、一方の面１００ａの第１の開口部を埋め込むことにより形成された複数の第１の埋込電極１１０と、第１の埋込電極１１０同士を接続する第１の接続電極２１１とを有しており一体となっている。第２の電極２２０は、他方の面１００ｂの第２の開口部を埋め込むことにより形成された複数の第２の埋込電極１２０と、第２の埋込電極１２０同士を接続する第２の接続電極２２１とを有しており一体となっている。尚、第１の接続電極２１１は、第１の誘電体膜１３１の上にバリアシードメタル層１１１を介して形成されており、第２の接続電極２２１は、第２の誘電体膜１３２の上にバリアシードメタル層１２１を介して形成されている。 [Second Embodiment]
A capacitive element according to the second embodiment will be described with reference to FIG. The capacitive element in the present embodiment has a first electrode 210 formed on one surface 100a and a second electrode 220 formed on the other surface 100b. The first electrode 210 includes a plurality of first embedded electrodes 110 formed by embedding the first opening on one surface 100a and a first connection for connecting the first embedded electrodes 110 to each other. It has an electrode 211 and is integrated. The second electrode 220 includes a plurality of second embedded electrodes 120 formed by embedding the second opening on the other surface 100b, and a second connection for connecting the second embedded electrodes 120 to each other. It has an electrode 221 and is integrated. The first connection electrode 211 is formed on the first dielectric film 131 via the barrier seed metal layer 111, and the second connection electrode 221 is formed on the second dielectric film 132. Further, the barrier seed metal layer 121 is formed therebetween.

本実施の形態では、第１の誘電体膜１３１は、第２の電極２２０の第２の埋込電極１２０と、第１の電極２１０の第１の接続電極２１１との間に、バリアシードメタル層１１１、１２１を介し形成されている。第２の誘電体膜１３２は、第１の電極２１０の第１の埋込電極１１０と、第２の電極２２０の第２の接続電極２２１との間に、バリアシードメタル層１１１、１２１を介し形成されている。第３の誘電体膜１３３は、基体１００の内部において、第１の埋込電極１１０と第２の埋込電極１２０との間に、バリアシードメタル層１１１、１２１を介し形成されている。   In the present embodiment, the first dielectric film 131 includes a barrier seed metal between the second buried electrode 120 of the second electrode 220 and the first connection electrode 211 of the first electrode 210. It is formed through layers 111 and 121. The second dielectric film 132 is interposed between the first embedded electrode 110 of the first electrode 210 and the second connection electrode 221 of the second electrode 220 via the barrier seed metal layers 111 and 121. Is formed. The third dielectric film 133 is formed in the base 100 between the first embedded electrode 110 and the second embedded electrode 120 via the barrier seed metal layers 111 and 121.

従って、本実施の形態においては、第１の電極２１０と第２の電極２２０との間には、バリアシードメタル層１１１、１２１を介して、第１の誘電体膜１３１、第２の誘電体膜１３２及び第３の誘電体膜１３３が形成されており、これらが容量素子の誘電体層となっている。よって、第１の実施の形態における容量素子よりも、第１の誘電体膜１３１及び第２の誘電体膜１３２の分だけ、容量を増やすことができる。   Therefore, in the present embodiment, the first dielectric film 131 and the second dielectric are interposed between the first electrode 210 and the second electrode 220 via the barrier seed metal layers 111 and 121. A film 132 and a third dielectric film 133 are formed, and these serve as a dielectric layer of the capacitor element. Therefore, the capacitance can be increased by the amount of the first dielectric film 131 and the second dielectric film 132 as compared with the capacitive element in the first embodiment.

次に、本実施の形態における容量素子の製造方法について説明する。本実施の形態における容量素子は、第１の実施の形態における容量素子を製造する際に、第１の開口部１０５よりも外の金属膜及び第２の開口部１０６よりも外の金属膜を除去する工程を省くことにより製造することができる。   Next, a method for manufacturing the capacitive element in this embodiment will be described. The capacitor element according to the present embodiment has a metal film outside the first opening 105 and a metal film outside the second opening 106 when the capacitor element according to the first embodiment is manufactured. It can manufacture by omitting the process to remove.

具体的には、第１の実施の形態における図４（ｃ）に示す工程の後、図８（ａ）に示すように、一方の面１００ａに第１の電極２１０を形成する。即ち、一方の面１００ａの側の第１の誘電体膜１３１、第２の誘電体膜１３２、第３の誘電体膜１３３の上に、スパッタリングによりバリアシードメタル層１１１を成膜する。この後、バリアシードメタル層１１１の上にメッキにより金属膜を形成することにより、一方の面１００ａに第１の電極２１０を形成する。これにより、第１の開口部１０５がバリアシードメタル層１１１を介して金属により埋め込まれて第１の埋込電極１１０が形成され、第１の誘電体膜１３１の上には、バリアシードメタル層１１１を介して第１の埋込電極１１０同士を接続する第１の接続電極２１１が形成される。このように形成された第１の埋込電極１１０と第１の接続電極２１１とにより第１の電極２１０が形成される。尚、第１の電極２１０は、Ｃｕ（銅）等により形成されている。   Specifically, after the step shown in FIG. 4C in the first embodiment, as shown in FIG. 8A, the first electrode 210 is formed on one surface 100a. That is, the barrier seed metal layer 111 is formed by sputtering on the first dielectric film 131, the second dielectric film 132, and the third dielectric film 133 on the one surface 100a side. Thereafter, a metal film is formed on the barrier seed metal layer 111 by plating to form the first electrode 210 on the one surface 100a. As a result, the first opening 105 is filled with the metal through the barrier seed metal layer 111 to form the first buried electrode 110, and the barrier seed metal layer is formed on the first dielectric film 131. A first connection electrode 211 that connects the first embedded electrodes 110 via 111 is formed. The first electrode 210 is formed by the first embedded electrode 110 and the first connection electrode 211 formed as described above. The first electrode 210 is made of Cu (copper) or the like.

次に、図８（ｂ）に示すように、ＳＯＩ基板１０１の裏面のシリコン基板１０２を研削等により除去し、酸化シリコン層１０３を露出させ、露出している酸化シリコン層１０３の上に、レジストパターン１４２を形成する。レジストパターン１４２は、酸化シリコン層１０３の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。形成されたレジストパターン１４２は、第２の埋込電極１２０が形成される領域に開口部１４２ａを有している。   Next, as shown in FIG. 8B, the silicon substrate 102 on the back surface of the SOI substrate 101 is removed by grinding or the like to expose the silicon oxide layer 103, and a resist is formed on the exposed silicon oxide layer 103. A pattern 142 is formed. The resist pattern 142 is formed by applying a photoresist on the silicon oxide layer 103 and performing exposure and development with an exposure apparatus. The formed resist pattern 142 has an opening 142a in a region where the second embedded electrode 120 is formed.

次に、図８（ｃ）に示すように、レジストパターン１４２が形成されていない領域の酸化シリコン層１０３及びシリコン層１０４をドライエッチングにより除去することにより第２の開口部１０６を形成し、更に、レジストパターン１４２を除去する。具体的には、レジストパターン１４２が形成されていない領域の酸化シリコン層１０３を及びシリコン層１０４を深掘りＲＩＥ等のドライエッチングにより除去することにより、第２の開口部１０６を形成する。ドライエッチングでは、最初に酸化シリコンをエッチングするためのエッチングガスを用いて開口部１４２ａにおける酸化シリコン層１０３を除去し、この後、シリコンを除去するためのエッチングガスを用いて開口部１４２ａにおけるシリコン層１０４を除去する。第２の開口部１０６は、レジストパターン１４２の開口部１４２ａにおいて、第１の誘電体膜１３１及び第３の誘電体膜１３３が露出するまでエッチングによりシリコン層１０４を除去することにより形成する。この後、レジストパターン１４２は有機溶剤等により除去する。   Next, as shown in FIG. 8C, the second opening 106 is formed by removing the silicon oxide layer 103 and the silicon layer 104 in a region where the resist pattern 142 is not formed by dry etching. Then, the resist pattern 142 is removed. Specifically, the second opening 106 is formed by removing the silicon oxide layer 103 and the silicon layer 104 in the region where the resist pattern 142 is not formed by deep etching and dry etching such as RIE. In dry etching, the silicon oxide layer 103 in the opening 142a is first removed using an etching gas for etching silicon oxide, and then the silicon layer in the opening 142a is removed using an etching gas for removing silicon. 104 is removed. The second opening 106 is formed by removing the silicon layer 104 by etching until the first dielectric film 131 and the third dielectric film 133 are exposed in the opening 142 a of the resist pattern 142. Thereafter, the resist pattern 142 is removed with an organic solvent or the like.

次に、図９に示すように、他方の面１００ｂに第２の電極２２０を形成する。具体的には、他方の面１００ｂの側の第１の誘電体膜１３１、第２の誘電体膜１３２、第３の誘電体膜１３３の上に、スパッタリングによりバリアシードメタル層１２１を成膜する。この後、バリアシードメタル層１２１の上にメッキにより金属膜を形成することにより、他方の面１００ｂに第２の電極２２０を形成する。これにより、第２の開口部１０６がバリアシードメタル層１２１を介して金属により埋め込まれて第２の埋込電極１２０が形成され、第２の誘電体膜１３２の上には、バリアシードメタル層１２１を介して第２の埋込電極１２０同士を接続する第２の接続電極２２１が形成される。このように形成された第２の埋込電極１２０と第２の接続電極２２１とにより第２の電極２２０が形成される。尚、第２の電極２２０は、Ｃｕ（銅）等により形成されている。   Next, as shown in FIG. 9, the second electrode 220 is formed on the other surface 100b. Specifically, the barrier seed metal layer 121 is formed by sputtering on the first dielectric film 131, the second dielectric film 132, and the third dielectric film 133 on the other surface 100b side. . After that, a second electrode 220 is formed on the other surface 100b by forming a metal film on the barrier seed metal layer 121 by plating. As a result, the second opening 106 is filled with metal via the barrier seed metal layer 121 to form the second buried electrode 120, and the barrier seed metal layer is formed on the second dielectric film 132. A second connection electrode 221 that connects the second buried electrodes 120 via 121 is formed. The second electrode 220 is formed by the second embedded electrode 120 and the second connection electrode 221 formed in this way. The second electrode 220 is made of Cu (copper) or the like.

以上の工程により、本実施の形態における容量素子を作製することができる。尚、第１の電極２１０及び第２の電極２２０は、Ｃｕ（銅）以外にも、Ａｕ（金）等により形成してもよい。   Through the above steps, the capacitor in this embodiment can be manufactured. Note that the first electrode 210 and the second electrode 220 may be formed of Au (gold) or the like in addition to Cu (copper).

上記においては、一方の面１００ａに第１の電極２１０を形成し、他方の面１００ｂに第２の電極２２０を形成した場合について説明した。しかしながら、本実施の形態における容量素子は、第１の接続電極２１１を有する第１の電極２１０または、第２の接続電極２２１を有する第２の電極２２０のうちのいずれか一方を形成したものであってもよい。例えば、図１０に示されるように、他方の面１００ｂには第２の接続電極２２１を有する第２の電極２２０を形成し、一方の面１００ａには第１の埋込電極１１０のみを形成した容量素子であってもよい。この場合、第１の実施の形態における容量素子よりも、第２の電極２２０と第１の埋込電極１１０との間に挟まれた第２の誘電体膜１３２の分の容量を増やすことができる。   In the above description, the case where the first electrode 210 is formed on one surface 100a and the second electrode 220 is formed on the other surface 100b has been described. However, the capacitor in this embodiment is formed by forming either the first electrode 210 having the first connection electrode 211 or the second electrode 220 having the second connection electrode 221. There may be. For example, as shown in FIG. 10, the second electrode 220 having the second connection electrode 221 is formed on the other surface 100b, and only the first embedded electrode 110 is formed on the one surface 100a. It may be a capacitive element. In this case, the capacitance of the second dielectric film 132 sandwiched between the second electrode 220 and the first embedded electrode 110 can be increased as compared with the capacitive element in the first embodiment. it can.

更には、第１の電極２１０は、第１の開口部１０５を完全に金属により埋め込んだものではなくともよく、また、第２の電極２２０は、第２の開口部１０６を完全に金属により埋め込んだものではなくともよい。例えば、図１１に示されるように、第２の電極２２０は、第２の開口部１０６の内部を完全に埋め込むものではなく、第２の開口部１０６の底面及び側面を覆うように形成されているものであってもよい。このような構造であっても、図１０に示される容量素子と同等の容量を得ることができる。   Furthermore, the first electrode 210 may not have the first opening 105 completely filled with metal, and the second electrode 220 may have the second opening 106 completely filled with metal. It does n’t have to be. For example, as shown in FIG. 11, the second electrode 220 does not completely fill the inside of the second opening 106, but is formed so as to cover the bottom surface and the side surface of the second opening 106. It may be. Even with such a structure, a capacitance equivalent to that of the capacitor shown in FIG. 10 can be obtained.

尚、上記以外の内容については、第１の実施の形態と同様である。   The contents other than the above are the same as in the first embodiment.

〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、第１の実施の形態における容量素子と同様の構造の容量素子をＳＯＩ基板を用いることなくシリコン基板を用いて製造する製造方法である。尚、本実施の形態における容量素子は、シリコン基板を用いているため、第１の誘電体膜３３１、第２の誘電体膜３３２及び第３の誘電体膜３３３を誘電体として品質の高いシリコンの熱酸化膜により形成することができる。 [Third Embodiment]
Next, a third embodiment will be described. The present embodiment is a manufacturing method for manufacturing a capacitor having the same structure as that of the capacitor according to the first embodiment, using a silicon substrate without using an SOI substrate. Note that since the capacitive element in this embodiment uses a silicon substrate, high-quality silicon using the first dielectric film 331, the second dielectric film 332, and the third dielectric film 333 as dielectrics. The thermal oxide film can be used.

最初に、図１２（ａ）に示すように、シリコン基板３０１の表面に、レジストパターン１４１を形成する。具体的には、レジストパターン１４１は、一方の面１００ａとなる側のシリコン基板３０１の表面に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。形成されたレジストパターン１４１は、第１の埋込電極１１０が形成される領域に開口部１４１ａを有している。   First, as shown in FIG. 12A, a resist pattern 141 is formed on the surface of the silicon substrate 301. Specifically, the resist pattern 141 is formed by applying a photoresist to the surface of the silicon substrate 301 on the side that becomes the one surface 100a, and performing exposure and development with an exposure apparatus. The formed resist pattern 141 has an opening 141a in a region where the first embedded electrode 110 is formed.

次に、図１２（ｂ）に示すように、レジストパターン１４１が形成されていない領域のシリコン基板３０１の一部をドライエッチングにより除去することにより、一方の面１００ａに第１の開口部１０５を形成し、更に、レジストパターン１４１を除去する。具体的には、レジストパターン１４１が形成されていない領域のシリコン基板３０１の一部を深掘りＲＩＥ等のドライエッチングにより除去することにより、第１の開口部１０５を形成する。形成される第１の開口部１０５の幅は３０μｍ〜１００μｍとなり、隣り合う第１の開口部１０５と第１の開口部１０５との間隔は３２μｍ〜１０２μｍとなるように形成する。   Next, as shown in FIG. 12B, a part of the silicon substrate 301 in a region where the resist pattern 141 is not formed is removed by dry etching, so that the first opening 105 is formed on one surface 100a. Then, the resist pattern 141 is removed. Specifically, the first opening 105 is formed by removing a part of the silicon substrate 301 in a region where the resist pattern 141 is not formed by deep etching such as deep RIE. The width of the first opening 105 to be formed is 30 μm to 100 μm, and the interval between the adjacent first opening 105 and the first opening 105 is 32 μm to 102 μm.

次に、図１２（ｃ）に示すように、シリコン基板３０１の露出している領域を熱酸化することにより、第１の誘電体膜３３１、第２の誘電体膜３３２及び第３の誘電体膜３３３を形成する。これにより、一方の面１００ａにおけるシリコン基板３０１の表面が熱酸化されて第１の誘電体膜３３１が形成される。同様に、第１の開口部１０５の底面１０５ａにおけるシリコン基板３０１が熱酸化されて、第２の誘電体膜３３２が形成され、第１の開口部１０５の側面１０５ｂが熱酸化されて、第３の誘電体膜３３３が形成される。このようにして、本実施の形態における容量素子の誘電体層が形成される。   Next, as shown in FIG. 12C, the exposed region of the silicon substrate 301 is thermally oxidized to thereby form the first dielectric film 331, the second dielectric film 332, and the third dielectric material. A film 333 is formed. As a result, the surface of the silicon substrate 301 on the one surface 100a is thermally oxidized to form the first dielectric film 331. Similarly, the silicon substrate 301 at the bottom surface 105a of the first opening 105 is thermally oxidized to form the second dielectric film 332, and the side surface 105b of the first opening 105 is thermally oxidized to form the third The dielectric film 333 is formed. In this manner, the dielectric layer of the capacitive element in the present embodiment is formed.

次に、図１３（ａ）に示すように、第１の開口部１０５に金属を埋め込むことにより一方の面１００ａに第１の埋込電極１１０を形成する。具体的には、一方の面１００ａの側の第１の誘電体膜３３１、第２の誘電体膜３３２、第３の誘電体膜３３３の上に、スパッタリングによりバリアシードメタル層１１１を成膜する。この後、メッキによりバリアシードメタル層１１１の上に金属膜を形成し、第１の開口部１０５よりも外の金属膜をＣＭＰ等により除去することにより、第１の開口部１０５内に埋め込まれた第１の埋込電極１１０を形成する。   Next, as shown in FIG. 13A, a first embedded electrode 110 is formed on one surface 100 a by embedding a metal in the first opening 105. Specifically, the barrier seed metal layer 111 is formed by sputtering on the first dielectric film 331, the second dielectric film 332, and the third dielectric film 333 on the one surface 100a side. . Thereafter, a metal film is formed on the barrier seed metal layer 111 by plating, and the metal film outside the first opening 105 is removed by CMP or the like, thereby being embedded in the first opening 105. The first embedded electrode 110 is formed.

次に、図１３（ｂ）に示すように、シリコン基板３０１の裏面を研削等により所定の厚さまで除去し、レジストパターン１４２を形成する。例えば、シリコン基板３０１の裏面を第２の誘電体膜３３２が露出するまで除去し、シリコン基板３０１の裏面、及び、第２の誘電体膜３３２の上に、レジストパターン１４２を形成する。レジストパターン１４２は、シリコン基板３０１の裏面の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより形成する。形成されたレジストパターン１４２は、第２の埋込電極１２０が形成される領域に開口部１４２ａを有している。   Next, as shown in FIG. 13B, the back surface of the silicon substrate 301 is removed to a predetermined thickness by grinding or the like to form a resist pattern 142. For example, the back surface of the silicon substrate 301 is removed until the second dielectric film 332 is exposed, and a resist pattern 142 is formed on the back surface of the silicon substrate 301 and the second dielectric film 332. The resist pattern 142 is formed by applying a photoresist on the back surface of the silicon substrate 301 and performing exposure and development with an exposure apparatus. The formed resist pattern 142 has an opening 142a in a region where the second embedded electrode 120 is formed.

次に、図１３（ｃ）に示すように、レジストパターン１４２が形成されていない領域のシリコン基板３０１をドライエッチングにより除去することにより、第２の開口部１０６を形成し、更に、レジストパターン１４２を除去する。具体的には、レジストパターン１４２が形成されていない領域のシリコン基板３０１を深掘りＲＩＥ等のドライエッチングにより除去することにより、第２の開口部１０６を形成する。このドライエッチングでは、シリコンを除去するためのエッチングガスを用いてシリコン層１０４を除去する。ドライエッチングでは、用いられるエッチングガスにより選択エッチングが可能であり、本実施の形態においては、シリコンはエッチングされるが酸化シリコンはエッチングされにくいエッチングガスを用いている。従って、酸化シリコンにより形成されている第１の誘電体膜３３１、第２の誘電体膜３３２、第３の誘電体膜３３３はエッチングストッパ層となり、第１の誘電体膜３３１、第２の誘電体膜３３２、第３の誘電体膜３３３が露出した状態でエッチングが停止する。このようにして他方の面１００ｂに形成された第２の開口部１０６は、第２の開口部１０６の底面１０６ａが第１の誘電体膜３３１により形成されており、側面１０６ｂが第３の誘電体膜３３３により形成されている。この後、レジストパターン１４２は有機溶剤等により除去する。   Next, as shown in FIG. 13C, the silicon substrate 301 in the region where the resist pattern 142 is not formed is removed by dry etching to form the second opening 106, and further, the resist pattern 142 is formed. Remove. Specifically, the second opening 106 is formed by removing the silicon substrate 301 in the region where the resist pattern 142 is not formed by dry etching such as deep RIE. In this dry etching, the silicon layer 104 is removed using an etching gas for removing silicon. In dry etching, selective etching can be performed with an etching gas used. In this embodiment mode, an etching gas that etches silicon but hardly etches silicon oxide is used. Accordingly, the first dielectric film 331, the second dielectric film 332, and the third dielectric film 333 formed of silicon oxide serve as an etching stopper layer, and the first dielectric film 331 and the second dielectric film 333 are formed. Etching is stopped with the body film 332 and the third dielectric film 333 exposed. In the second opening 106 formed in the other surface 100b in this way, the bottom surface 106a of the second opening 106 is formed by the first dielectric film 331, and the side surface 106b is formed by the third dielectric. The body film 333 is formed. Thereafter, the resist pattern 142 is removed with an organic solvent or the like.

次に、図１４に示すように、第２の開口部１０６に金属を埋め込むことにより他方の面１００ｂに第２の埋込電極１２０を形成する。具体的には、他方の面１００ｂの側の第１の誘電体膜３３１、第２の誘電体膜３３２、第３の誘電体膜３３３の上に、スパッタリングによりバリアシードメタル層１２１を成膜する。この後、メッキによりバリアシードメタル層１２１の上に金属膜を形成し、第２の開口部１０６よりも外の金属膜をＣＭＰ等により除去することにより、第２の開口部１０６内に埋め込まれた第２の埋込電極１２０を形成する。   Next, as shown in FIG. 14, a second embedded electrode 120 is formed on the other surface 100 b by embedding a metal in the second opening 106. Specifically, a barrier seed metal layer 121 is formed by sputtering on the first dielectric film 331, the second dielectric film 332, and the third dielectric film 333 on the other surface 100b side. . Thereafter, a metal film is formed on the barrier seed metal layer 121 by plating, and the metal film outside the second opening 106 is removed by CMP or the like to be embedded in the second opening 106. Then, the second embedded electrode 120 is formed.

以上の製造方法により、本実施の形態における容量素子を作製することができる。尚、上記以外の内容については、第１の実施の形態と同様である。また、本実施の形態における容量素子の製造方法は、第２の実施の形態における容量素子を製造する際にも適用可能である。   Through the above manufacturing method, the capacitor in this embodiment can be manufactured. The contents other than the above are the same as in the first embodiment. The method for manufacturing a capacitive element in the present embodiment can also be applied when manufacturing the capacitive element in the second embodiment.

尚、上記以外の内容については、第１の実施の形態と同様である。   The contents other than the above are the same as in the first embodiment.

〔第４の実施の形態〕
次に、第４の実施の形態について説明する。本実施の形態は、図１５に示されるように、シリコン層が一部残存している容量素子である。即ち、バリアシードメタル層を介し、第２の埋込電極１２０の底１２０ａと第１の誘電体膜１３１との間に、シリコン層１０４が残存しており、第１の埋込電極１１０の底１１０ａと第２の電極２２０との間にシリコン基板１０２の一部が残存している。このようにシリコン層１０４やシリコン基板１０２が一部残存している場合であっても容量素子として機能する。本実施の形態における容量素子は、第１の実施の形態における容量素子の製造方法において、図５（ｂ）に示されるＳＯＩ基板１０１の裏面の研削を行う際、シリコン基板１０２の一部をある程度の厚さ残すことにより作製することができる。尚、図１５に示される容量素子は、図１０に対応している構造のものであり、第２の電極２２０を形成した構造の容量素子であるが、第１の実施の形態における容量素子や他の第２の実施の形態における容量素子においても適用可能である。 [Fourth Embodiment]
Next, a fourth embodiment will be described. In the present embodiment, as shown in FIG. 15, a capacitive element in which a part of the silicon layer remains is used. That is, the silicon layer 104 remains between the bottom 120 a of the second embedded electrode 120 and the first dielectric film 131 via the barrier seed metal layer, and the bottom of the first embedded electrode 110 is left. A portion of the silicon substrate 102 remains between 110a and the second electrode 220. In this manner, even when the silicon layer 104 and the silicon substrate 102 partially remain, it functions as a capacitor element. In the capacitive element in this embodiment, when the back surface of the SOI substrate 101 shown in FIG. 5B is ground in the method for manufacturing a capacitive element in the first embodiment, a part of the silicon substrate 102 is partially removed. It can be produced by leaving the thickness of. Note that the capacitive element shown in FIG. 15 has a structure corresponding to FIG. 10 and is a capacitive element having a structure in which the second electrode 220 is formed, but the capacitive element in the first embodiment The present invention can also be applied to the capacitive element in the other second embodiment.

〔第５の実施の形態〕
次に、第５の実施の形態について説明する。本実施の形態は、厚さの異なる誘電体膜が形成されている容量素子である。例えば、図１６に示されるように、第２の誘電体膜１３２よりも第１の誘電体膜１３１と第３の誘電体膜１３３が薄く形成されている容量素子である。本実施の形態における容量素子は、誘電体膜の厚さが薄いため、容量を向上させることができる。本実施の形態における容量素子は、第１の実施の形態における容量素子の製造方法において、図５（ｃ）に示される第２の開口部１０６を形成した後、レジスト除去する前に引続き、第２の開口部１０６における底面１０６ａの第１の誘電体膜１３１と側面１０６ｂの第３の誘電体膜１３３を薄く除去することにより作製することができる。また、レジスト除去した後であれば、第２の誘電体膜１３２も薄く除去することができる。また、図５（ｂ）でシリコン基板１０２の研削後、酸化シリコン層１０３の研削をすることで、第２の誘電体膜１３２だけを薄くすることもできる。また、図５（ａ）でバリアシードメタル層１１１をＣＭＰした後、第１の誘電体膜１３１をＣＭＰすることで、第１の誘電体膜１３１だけを薄くすることもできる。尚、第１の誘電体膜１３１、第２の誘電体膜１３２、第３の誘電体膜１３３の誘電率や膜厚を調整するために、バリアシードメタル層１１１、１２１を形成する前に、ＣＶＤ等により、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２などの誘電体を積層してもよい。 [Fifth Embodiment]
Next, a fifth embodiment will be described. This embodiment is a capacitive element in which dielectric films having different thicknesses are formed. For example, as shown in FIG. 16, the first dielectric film 131 and the third dielectric film 133 are thinner than the second dielectric film 132. Since the capacitor in this embodiment has a thin dielectric film, the capacitance can be improved. In the capacitor element manufacturing method according to the first embodiment, the capacitor element according to the present embodiment is formed after the second opening 106 shown in FIG. 5C is formed and before the resist is removed. The first dielectric film 131 on the bottom surface 106a and the third dielectric film 133 on the side surface 106b can be manufactured by thinly removing the second opening 106. Further, after the resist is removed, the second dielectric film 132 can also be thinly removed. Further, only the second dielectric film 132 can be made thin by grinding the silicon oxide layer 103 after grinding the silicon substrate 102 in FIG. 5B. Further, by CMP of the barrier seed metal layer 111 in FIG. 5A and then CMP of the first dielectric film 131, only the first dielectric film 131 can be thinned. In order to adjust the dielectric constant and film thickness of the first dielectric film 131, the second dielectric film 132, and the third dielectric film 133, before forming the barrier seed metal layers 111 and 121, A dielectric such as SiN, SiON, or SiO 2 may be stacked by CVD or the like.

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。   Although the embodiment has been described in detail above, it is not limited to the specific embodiment, and various modifications and changes can be made within the scope described in the claims.

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基体と、
一方の面より前記基体に埋め込まれた第１の埋込電極と、
他方の面より前記基体に埋め込まれた第２の埋込電極と、
前記第２の埋込電極の底に形成された第１の誘電体膜と、
前記第１の埋込電極の底に形成された第２の誘電体膜と、
前記基体の内部において、前記第１の埋込電極と前記第２の埋込電極との間に形成された第３の誘電体膜と、
を有することを特徴とする容量素子。
（付記２）
前記第１の誘電体膜は、前記一方の面に露出しており、
前記第２の誘電体膜は、前記他方の面に露出していることを特徴とする付記１に記載の容量素子。
（付記３）
前記第１の埋込電極は複数形成されており、
前記第２の埋込電極は複数形成されており、
複数の前記第１の埋込電極、または、複数の前記第２の埋込電極のうちのいずれかは、接続電極により接続されていることを特徴とする付記１または２に記載の容量素子。
（付記４）
前記接続電極には、接地電位が印加されていることを特徴とする付記３に記載の容量素子。
（付記５）
前記第１の埋込電極は複数形成されており、
前記第２の埋込電極は複数形成されており、
複数の前記第１の埋込電極は、前記一方の面に形成された第１の接続電極により接続されて第１の電極を形成しており、
複数の前記第２の埋込電極は、前記他方の面に形成された第２の接続電極により接続されて第２の電極を形成しており、
前記第１の誘電体膜は、前記第２の埋込電極と前記第１の電極との間に形成されており、
前記第２の誘電体膜は、前記第１の埋込電極と前記第２の電極との間に形成されていることを特徴とする付記１に記載の容量素子。
（付記６）
前記第３の誘電体膜の厚さは、前記第１の誘電体膜、または、前記第２の誘電体膜よりも薄いことを特徴とする付記１から５のいずれかに記載の容量素子。
（付記７）
前記第１の誘電体膜及び前記第３の誘電体膜は、シリコンの熱酸化膜であることを特徴とする付記１から６のいずれかに記載の容量素子。
（付記８）
前記第１の誘電体膜、前記第２の誘電体膜及び前記第３の誘電体膜は、シリコンの熱酸化膜であることを特徴とする付記１から６のいずれかに記載の容量素子。
（付記９）
前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜のいずれかは、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２のいずれかを含む材料により被覆されていることを特徴とする付記１から８のいずれかに記載の容量素子。
（付記１０）
シリコン基板の一方の面の上に、第２の誘電体膜となる酸化シリコン層、シリコン層が順に積層して形成されている基板の前記シリコン層に、第１の開口部を形成する工程と、
前記シリコン層の表面を酸化することにより、第１の誘電体膜を形成し、前記第１の開口部の側面の前記シリコン層を酸化することにより、第３の誘電体膜を形成する工程と、
側面に前記第３の誘電体膜が形成されている前記第１の開口部に金属を埋め込むことにより、第１の埋込電極を形成する工程と、
他方の面より、前記シリコン層が残存している領域の前記酸化シリコン層及びシリコン層を除去し第２の開口部を形成する工程と、
前記第２の開口部に金属を埋め込むことにより、第２の埋込電極を形成する工程と、
を有することを特徴とする容量素子の製造方法。
（付記１１）
前記第１の埋込電極を形成する工程と前記第２の開口部を形成する工程との間に、
前記シリコン基板を他方の面より除去し、他方の面に前記酸化シリコン層を露出させる工程を有することを特徴とする付記１０に記載の容量素子の製造方法。
（付記１２）
シリコン基板の一方の面に第１の開口部を形成する工程と、
シリコンを酸化することにより、前記シリコン基板の一方の面に第１の誘電体膜を形成し、前記第１の開口部の底面に第２の誘電体膜を形成し、前記第１の開口部の側面に第３の誘電体膜を形成する工程と、
側面に前記第３の誘電体膜が形成されている前記第１の開口部に金属を埋め込むことにより、第１の埋込電極を形成する工程と、
前記シリコン基板の他方の面よりシリコン基板を除去し、前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜を露出させ、前記第１の誘電体膜が形成されている面を底面とし、前記第３の誘電体膜が形成されている面を側面とする第２の開口部を形成する工程と、
前記第２の開口部に金属を埋め込むことにより、第２の埋込電極を形成する工程と、
を有することを特徴とする容量素子の製造方法。
（付記１３）
前記酸化は、熱酸化であることを特徴とする付記１０から１２のいずれかに記載の容量素子の製造方法。
（付記１４）
前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜のいずれかは、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２のいずれかを含む材料により被覆されていることを特徴とする付記１０から１３のいずれかに記載の容量素子の製造方法。 In addition to the above description, the following additional notes are disclosed.
(Appendix 1)
A substrate;
A first embedded electrode embedded in the substrate from one surface;
A second embedded electrode embedded in the substrate from the other surface;
A first dielectric film formed on the bottom of the second buried electrode;
A second dielectric film formed on the bottom of the first buried electrode;
A third dielectric film formed between the first embedded electrode and the second embedded electrode inside the substrate;
A capacitor element comprising:
(Appendix 2)
The first dielectric film is exposed on the one surface;
The capacitive element according to appendix 1, wherein the second dielectric film is exposed on the other surface.
(Appendix 3)
A plurality of the first embedded electrodes are formed,
A plurality of the second embedded electrodes are formed,
One of the plurality of first embedded electrodes or the plurality of second embedded electrodes is connected by a connection electrode, The capacitive element according to appendix 1 or 2,
(Appendix 4)
The capacitor element according to appendix 3, wherein a ground potential is applied to the connection electrode.
(Appendix 5)
A plurality of the first embedded electrodes are formed,
A plurality of the second embedded electrodes are formed,
The plurality of first embedded electrodes are connected by a first connection electrode formed on the one surface to form a first electrode,
The plurality of second embedded electrodes are connected by a second connection electrode formed on the other surface to form a second electrode,
The first dielectric film is formed between the second embedded electrode and the first electrode;
The capacitive element according to appendix 1, wherein the second dielectric film is formed between the first buried electrode and the second electrode.
(Appendix 6)
6. The capacitive element according to any one of appendices 1 to 5, wherein the third dielectric film is thinner than the first dielectric film or the second dielectric film.
(Appendix 7)
7. The capacitive element according to any one of appendices 1 to 6, wherein the first dielectric film and the third dielectric film are thermal oxide films of silicon.
(Appendix 8)
The capacitive element according to any one of appendices 1 to 6, wherein the first dielectric film, the second dielectric film, and the third dielectric film are silicon thermal oxide films.
(Appendix 9)
Any one of the first dielectric film, the second dielectric film, and the third dielectric film is covered with a material containing any one of SiN, SiON, and SiO 2. The capacitive element according to any one of appendices 1 to 8.
(Appendix 10)
Forming a first opening in the silicon layer of the substrate in which a silicon oxide layer serving as a second dielectric film and a silicon layer are sequentially stacked on one surface of the silicon substrate; ,
Forming a first dielectric film by oxidizing the surface of the silicon layer, and forming a third dielectric film by oxidizing the silicon layer on the side surface of the first opening; ,
Forming a first embedded electrode by embedding a metal in the first opening in which the third dielectric film is formed on a side surface;
Removing the silicon oxide layer and the silicon layer in the region where the silicon layer remains from the other surface to form a second opening;
Forming a second buried electrode by embedding a metal in the second opening;
A method for manufacturing a capacitive element, comprising:
(Appendix 11)
Between the step of forming the first embedded electrode and the step of forming the second opening,
11. The method for manufacturing a capacitive element according to appendix 10, wherein the method includes a step of removing the silicon substrate from the other surface and exposing the silicon oxide layer on the other surface.
(Appendix 12)
Forming a first opening on one side of the silicon substrate;
By oxidizing silicon, a first dielectric film is formed on one surface of the silicon substrate, a second dielectric film is formed on the bottom surface of the first opening, and the first opening is formed. Forming a third dielectric film on the side surface of
Forming a first embedded electrode by embedding a metal in the first opening in which the third dielectric film is formed on a side surface;
The silicon substrate is removed from the other surface of the silicon substrate to expose the first dielectric film, the second dielectric film, and the third dielectric film, thereby forming the first dielectric film. Forming a second opening having a bottom surface as a bottom surface and a side surface on which the third dielectric film is formed;
Forming a second buried electrode by embedding a metal in the second opening;
A method for manufacturing a capacitive element, comprising:
(Appendix 13)
13. The method for manufacturing a capacitive element according to any one of appendices 10 to 12, wherein the oxidation is thermal oxidation.
(Appendix 14)
Any one of the first dielectric film, the second dielectric film, and the third dielectric film is covered with a material containing any one of SiN, SiON, and SiO 2. A method for manufacturing a capacitive element according to any one of appendices 10 to 13.

１００ 基体
１００ａ 一方の面
１００ｂ 他方の面
１０１ ＳＯＩ基板
１０２ シリコン基板
１０３ 酸化シリコン層
１０４ シリコン層
１０５ 第１の開口部
１０５ａ 底面
１０５ｂ 側面
１０６ 第２の開口部
１０６ａ 底面
１０６ｂ 側面
１１０ 第１の埋込電極
１１０ａ 底
１１１ バリアシードメタル層
１２０ 第２の埋込電極
１２０ａ 底
１２１ バリアシードメタル層
１３１ 第１の誘電体膜
１３２ 第２の誘電体膜
１３３ 第３の誘電体膜
２１０ 第１の電極
２１１ 第１の接続電極
２２０ 第２の電極
２２１ 第２の接続電極 100 Base 100a One surface 100b The other surface 101 SOI substrate 102 Silicon substrate 103 Silicon oxide layer 104 Silicon layer 105 First opening 105a Bottom surface 105b Side surface 106 Second opening portion 106a Bottom surface 106b Side surface 110 First embedded electrode 110a bottom 111 barrier seed metal layer 120 second buried electrode 120a bottom 121 barrier seed metal layer 131 first dielectric film 132 second dielectric film 133 third dielectric film 210 first electrode 211 first Connection electrode 220 second electrode 221 second connection electrode

Claims (6)

基体と、
一方の面より前記基体に埋め込まれた第１の埋込電極と、
他方の面より前記基体に埋め込まれた第２の埋込電極と、
前記第２の埋込電極の底に形成された第１の誘電体膜と、
前記第１の埋込電極の底に形成された第２の誘電体膜と、
前記基体の内部において、前記第１の埋込電極と前記第２の埋込電極との間に形成された第３の誘電体膜と、
を有し、
前記第１の誘電体膜は、前記一方の面に露出しており、
前記第２の誘電体膜は、前記他方の面に露出していることを特徴とする容量素子。 A substrate;
A first embedded electrode embedded in the substrate from one surface;
A second embedded electrode embedded in the substrate from the other surface;
A first dielectric film formed on the bottom of the second buried electrode;
A second dielectric film formed on the bottom of the first buried electrode;
A third dielectric film formed between the first embedded electrode and the second embedded electrode inside the substrate;
I have a,
The first dielectric film is exposed on the one surface;
It said second dielectric film, capacitor and said that you have exposed to the other surface. 前記第１の誘電体膜及び前記第３の誘電体膜は、シリコンの熱酸化膜であることを特徴とする請求項１に記載の容量素子。 The capacitive element according to claim 1, wherein the first dielectric film and the third dielectric film are thermal oxide films of silicon. 前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜のいずれかは、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２のいずれかを含む材料により被覆されていることを特徴とする請求項１または２に記載の容量素子。 Any one of the first dielectric film, the second dielectric film, and the third dielectric film is covered with a material containing any one of SiN, SiON, and SiO 2. The capacitive element according to claim 1 or 2 . シリコン基板の一方の面の上に、第２の誘電体膜となる酸化シリコン層、シリコン層が順に積層して形成されている基板の前記シリコン層に、第１の開口部を形成する工程と、
前記シリコン層の表面を酸化することにより、第１の誘電体膜を形成し、前記第１の開口部の側面の前記シリコン層を酸化することにより、第３の誘電体膜を形成する工程と、
側面に前記第３の誘電体膜が形成されている前記第１の開口部に金属を埋め込むことにより、第１の埋込電極を形成する工程と、
他方の面より、前記シリコン層が残存している領域の前記酸化シリコン層及びシリコン層を除去し第２の開口部を形成する工程と、
前記第２の開口部に金属を埋め込むことにより、第２の埋込電極を形成する工程と、
を有することを特徴とする容量素子の製造方法。 Forming a first opening in the silicon layer of the substrate in which a silicon oxide layer serving as a second dielectric film and a silicon layer are sequentially stacked on one surface of the silicon substrate; ,
Forming a first dielectric film by oxidizing the surface of the silicon layer, and forming a third dielectric film by oxidizing the silicon layer on the side surface of the first opening; ,
Forming a first embedded electrode by embedding a metal in the first opening in which the third dielectric film is formed on a side surface;
Removing the silicon oxide layer and the silicon layer in the region where the silicon layer remains from the other surface to form a second opening;
Forming a second buried electrode by embedding a metal in the second opening;
A method for manufacturing a capacitive element, comprising: シリコン基板の一方の面に第１の開口部を形成する工程と、
シリコンを酸化することにより、前記シリコン基板の一方の面に第１の誘電体膜を形成し、前記第１の開口部の底面に第２の誘電体膜を形成し、前記第１の開口部の側面に第３の誘電体膜を形成する工程と、
側面に前記第３の誘電体膜が形成されている前記第１の開口部に金属を埋め込み、更に、前記第１の開口部よりも外の前記金属をＣＭＰにより除去し、前記一方の面に前記第１の誘電体膜を露出させて、第１の埋込電極を形成する工程と、
前記シリコン基板の他方の面よりシリコン基板を除去し、前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜を露出させ、前記第１の誘電体膜が形成されている面を底面とし、前記第３の誘電体膜が形成されている面を側面とする第２の開口部を形成する工程と、
前記第２の開口部に金属を埋め込み、更に、前記第２の開口部よりも外の前記金属をＣＭＰにより除去し、前記他方の面に前記第２の誘電体膜を露出させて、第２の埋込電極を形成する工程と、
を有することを特徴とする容量素子の製造方法。 Forming a first opening on one side of the silicon substrate;
By oxidizing silicon, a first dielectric film is formed on one surface of the silicon substrate, a second dielectric film is formed on the bottom surface of the first opening, and the first opening is formed. Forming a third dielectric film on the side surface of
Embeds the metal in said first opening the on side third dielectric film is formed, further, the metal outer than the first opening is removed by CMP, of the one Exposing the first dielectric film on a surface to form a first embedded electrode;
The silicon substrate is removed from the other surface of the silicon substrate to expose the first dielectric film, the second dielectric film, and the third dielectric film, thereby forming the first dielectric film. Forming a second opening having a bottom surface as a bottom surface and a side surface on which the third dielectric film is formed;
The embeds the metal to the second opening, further wherein the second said metallic outer than the opening is removed by CMP, to expose the second dielectric film on the other surface, Forming a second buried electrode;
A method for manufacturing a capacitive element, comprising: 前記第１の誘電体膜、前記第２の誘電体膜、前記第３の誘電体膜のいずれかは、ＳｉＮ、ＳｉＯＮ、ＳｉＯ２のいずれかを含む材料により被覆されていることを特徴とする請求項４または５に記載の容量素子の製造方法。 Any one of the first dielectric film, the second dielectric film, and the third dielectric film is covered with a material containing any one of SiN, SiON, and SiO 2. method for manufacturing a capacitor element according to claim 4 or 5.
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