JP6541303B2 - Semiconductor device and method of using the same - Google Patents
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Description
この発明は、ボディダイオードを有するＳｉＣ（炭化珪素）基板に形成したＭＯＳ型電界効果トランジスタ（ＳｉＣ−ＭＯＳＦＥＴ）と、これに逆並列される還流ダイオード、特にＳｉＣ−ＳＢＤ（ショットキーバリアダイオード）を有する半導体装置に関する。 The present invention has a MOS field effect transistor (SiC-MOSFET) formed on a SiC (silicon carbide) substrate having a body diode, and a free wheeling diode, particularly a SiC-SBD (Schottky barrier diode) reversely paralleled thereto. The present invention relates to a semiconductor device.
図８は、ＳｉＣ−ＭＯＳＦＥＴ５０の一例を示す断面図である。この断面図は１セル分である。ｎドレイン領域５１上にｎドリフト領域５２が配置され、ｎドリフト領域５２上にｐウェル領域５３（＝ｐチャネル領域）が配置される。ｐウェル領域５３の表面層にｎソース領域５４が配置され、ｎソース領域５４とｎドリフト領域５２に挟まれたｐウェル領域５３上にゲート酸化膜５５を介してゲート電極５６が配置される。ソース電極５７は層間絶縁膜５８のコンタクトホール５９を介してｎソース領域５４に接続し、ドレイン電極６０はｎドレイン領域５１に接続する。このＳｉＣ−ＭＯＳＦＥＴ５０はｐウェル領域５３とｎドリフト領域５２およびｎドレイン領域５１からなるボディダイオード６１を内蔵している。 FIG. 8 is a cross-sectional view showing an example of the SiC-MOSFET 50. As shown in FIG. This sectional view is for one cell. An n drift region 52 is disposed on n drain region 51, and ap well region 53 (= p channel region) is disposed on n drift region 52. An n source region 54 is disposed in the surface layer of p well region 53, and gate electrode 56 is disposed on p well region 53 sandwiched between n source region 54 and n drift region 52 via gate oxide film 55. Source electrode 57 is connected to n source region 54 via contact hole 59 of interlayer insulating film 58, and drain electrode 60 is connected to n drain region 51. The SiC-MOSFET 50 incorporates a body diode 61 consisting of a p well region 53, an n drift region 52 and an n drain region 51.
前記のボディダイオード６１に電流を流すと、ＳｉＣ−ＭＯＳＦＥＴ５０内の結晶成長時に導入された基底面転位が積層欠陥６２に成長し、ＳｉＣ−ＭＯＳＦＥＴ５０のオン抵抗を増大させることが知られている。 It is known that when current flows through the body diode 61, basal plane dislocations introduced at the time of crystal growth in the SiC-MOSFET 50 grow on the stacking fault 62 and increase the on-resistance of the SiC-MOSFET 50.
エピタキシャル成長時にエピタキシャル層と基板の界面（エピ−基板界面）に基底面転位（線欠陥）などの欠陥が形成される。尚、この基底面とはＳｉＣ結晶の例えば（０００１）面などのＣ面やＳｉ面であり、基底面転位はこの面に形成された転位のことである。結晶の品質を改善することによって、この基底面転位の発生は抑制することができる。 During epitaxial growth, defects such as basal plane dislocations (line defects) are formed at the interface between the epitaxial layer and the substrate (epi-substrate interface). The basal plane is a C plane or a Si plane such as the (0001) plane of the SiC crystal, and the basal plane dislocation is a dislocation formed on this plane. The occurrence of this basal plane dislocation can be suppressed by improving the quality of the crystal.
一方、半導体プロセス中にエピタキシャル層の表面に形成されたイオン注入層を、アニール処理により活性化して拡散層（例えば、ｐウェル領域５３など）を形成する。このイオン注入でイオン注入層直下に形成された基底面転位は、このアニール処理で完全には回復せずに残留する。 On the other hand, the ion implantation layer formed on the surface of the epitaxial layer during the semiconductor process is activated by annealing to form a diffusion layer (for example, p well region 53 or the like). The basal plane dislocations formed immediately under the ion implantation layer by this ion implantation remain without being completely recovered by this annealing process.
ボディダイオード６１に電流を流すと、ＳｉＣ−ＭＯＳＦＥＴ５０の内部に電子正孔対再結合エネルギーが供給される。この電子正孔再結合エネルギーは前記の基底面転位を成長させてＳｉＣ−ＭＯＳＦＥＴ５０の内部に積層欠陥６２を形成し、ＳｉＣ−ＭＯＳＦＥＴ５０のオン電圧を上昇させる。つまり、ＳｉＣ−ＭＯＳＦＥＴ５０の通電劣化を引き起こす。 When current flows through the body diode 61, electron-hole pair recombination energy is supplied to the inside of the SiC-MOSFET 50. The electron-hole recombination energy causes the basal plane dislocation to grow to form a stacking fault 62 inside the SiC-MOSFET 50, thereby increasing the on-voltage of the SiC-MOSFET 50. That is, conduction degradation of the SiC-MOSFET 50 is caused.
図９は、ＰＬ（フォトルミネッセンス）法で観察した積層欠陥６２のスケッチ図であり、同図（ａ）は通電前の図、同図（ｂ）は通電後の図である。観察はＳｉＣ−ＭＯＳＦＥＴ５０の表面電極（ソース電極５７やゲート電極５６）を除去して行なった。同図（ａ）の通電前は積層欠陥６２が観察されないが、同図（ｂ）の通電後では、積層欠陥６２が面内に多数分布している。これはエピ−基板界面における基底面転位やイオン注入とその後にアニール処理により導入された基底面転位が、ボディダイオード６１に電流を流すことで積層欠陥６２へと成長することを示している。 FIG. 9 is a sketch of the stacking fault 62 observed by the PL (photoluminescence) method. FIG. 9A is a view before energization, and FIG. 9B is a view after energization. The observation was performed by removing the surface electrode (the source electrode 57 and the gate electrode 56) of the SiC-MOSFET 50. Although the stacking fault 62 is not observed before the energization in FIG. 5A, a large number of stacking faults 62 are distributed in the plane after the energization in FIG. This indicates that the basal plane dislocation or ion implantation at the epi-substrate interface and the basal plane dislocation introduced after the annealing process grow into the stacking fault 62 by passing a current through the body diode 61.
特許文献１には、ＳｉＣ基板に対し、半導体プロセス前にＰＬ（フォトルミネッセンス）マッピングおよびＵＶ（紫外線）照射をすることにより、積層欠陥を成長させ、欠陥を有する基板に形成されたデバイスを除去することでスクリーニングを実施することが記載されている。 In Patent Document 1, stacking defects are grown on a SiC substrate by PL (photoluminescence) mapping and UV (ultraviolet) irradiation before semiconductor processing, and devices formed on the substrate having defects are removed. It is stated to carry out the screening.
また、特許文献２には、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードへ通電による欠陥の成長を防止するために、逆並列接続したＳｉＣ−ＳＢＤのオン電圧をボディダイオードの通電開始電圧よりも低くし、ボディダイオードへの通電を阻止することが記載されている。 Further, in Patent Document 2, in order to prevent the growth of defects due to energization to the body diode of the SiC-MOSFET, the on voltage of the SiC-SBD connected in reverse parallel is made lower than the energization start voltage of the body diode. It has been described that the current is blocked.
また、特許文献３には、ＳｉＣ−ＭＯＳＦＥＴのボディダイオードへ通電による欠陥の成長を防止するために、まずは還流時の電圧を検知する。次にこの検知した電圧がしきい値電圧以上のときにＳｉＣ−ＭＯＳＦＥＴにゲート電圧を印加してチャネルを開く。そしてソース領域からドレイン領域に向かって電流を流し、ボディダイオードに流れる電流を軽減する。これによって、欠陥の成長を防止することが記載されている。 Further, in Patent Document 3, in order to prevent the growth of a defect due to energization to the body diode of the SiC-MOSFET, first, the voltage at the time of reflux is detected. Next, when the detected voltage is higher than the threshold voltage, a gate voltage is applied to the SiC-MOSFET to open the channel. Then, current flows from the source region to the drain region to reduce the current flowing to the body diode. It is described that this prevents the growth of defects.
しかし、前述のＳｉＣ−ＭＯＳＦＥＴ５０のオン抵抗の増大を検出するためには、ボディダイオード６１に１００時間以上の通電が必要になる。このためボディダイオード６１への通電をスクリーニング試験として採用することは困難である。 However, in order to detect the increase in the on-resistance of the SiC-MOSFET 50 described above, the body diode 61 needs to be energized for 100 hours or more. For this reason, it is difficult to adopt energization to the body diode 61 as a screening test.
また、前記した特許文献１〜３には、ボディダイオードに流す電流を「定量的」に抑制してＳｉＣ−ＭＯＳＦＥＴの通電劣化を防止する方法については記載されていない。 Further, the above-mentioned Patent Documents 1 to 3 do not describe a method of suppressing the current flowing through the body diode "quantitatively" to prevent the current deterioration of the SiC-MOSFET.
この発明の目的は、前記の課題を解決して、ＳｉＣ−ＭＯＳＦＥＴの通電劣化を防止できる半導体装置を提供することにある。 An object of the present invention is to solve the above-mentioned problems and to provide a semiconductor device capable of preventing deterioration in conduction of a SiC-MOSFET.
前記の目的を達成するために、この発明の一態様では、炭化珪素結晶で形成され、ｎドレイン領域の上にｎドリフト領域が配置され、前記ｎドリフト領域の上にはｐウェル領域が配置され、前記ｐウェル領域の表面にはｎソース領域が配置され、前記ｐウェル領域のうち前記ｎソース領域と前記ｎドリフト領域に挟まれた箇所の上には、ゲート酸化膜を介してゲート電極が配置され、前記ｐウェル領域と、前記ｎドリフト領域および前記ｎドレイン領域からなるボディダイオードを内蔵するＭＯＳ型電界効果トランジスタチップと、前記ＭＯＳ型電界効果トランジスタチップに逆並列接続される還流ダイオードチップと、を備える半導体装置において、前記還流ダイオードチップは、炭化珪素結晶で形成され、定格電流５０Ａの順電圧降下Ｖｆｓは６．５Ｖであるショットキーバリアダイオードであり、かつ、前記ＭＯＳ型電界効果トランジスタチップの前記ボディダイオードには２５Ａ（２．５Ａ／ｍｍ２）の電流を流された場合に、前記ボディダイオードの順電圧降下の値が５Ｖ以上かつ９Ｖ以下であることによって、前記ボディダイオードに流れる電流の最大値を前記ＭＯＳ型電界効果トランジスタチップ１個当たりの定格電流の１／１０以上かつ１／３以下とする構成にする。
また別の一態様では、上記半導体装置の使用方法において、前記ＭＯＳ型電界効果トランジスタをオフする場合に前記ゲート電極に印加される負のゲート電圧が−１０Ｖから−５Ｖの範囲にする。
In order to achieve the above object, in one aspect of the present invention, an n drift region is formed on a silicon carbide crystal, an n drain region is disposed on an n drain region, and a p well region is disposed on the n drift region. An n source region is disposed on the surface of the p well region, and a gate electrode is formed on a portion of the p well region sandwiched between the n source region and the n drift region through a gate oxide film. A MOS field effect transistor chip which is disposed and incorporates a body diode comprising the p well region, the n drift region and the n drain region, and a free wheel diode chip connected in reverse parallel to the MOS field effect transistor chip in the semiconductor device provided with the freewheeling diode chip is formed in the silicon carbide crystal, the forward voltage drop V rated current 50A s is the Schottky barrier diode is 6.5V, and the body diode of the MOS-type field effect transistor chip in the case that current flows in 25A (2.5A / mm2), the body diode When the value of the forward voltage drop is 5V or more and 9V or less, the maximum value of the current flowing through the body diode is 1/10 or more and 1/3 or less of the rated current per one MOS type field effect transistor chip. Configuration.
In another aspect, in the method of using the semiconductor device, the negative gate voltage applied to the gate electrode is in the range of −10 V to −5 V when the MOS field effect transistor is turned off.
この発明により、ＳｉＣ−ＭＯＳＦＥＴの通電劣化を防止することができる。また、半導体装置の大型化や製造コストの増大を抑制できる。 According to the present invention, it is possible to prevent the current deterioration of the SiC-MOSFET. Further, the increase in size and manufacturing cost of the semiconductor device can be suppressed.
実施の形態を以下の実施例で説明する。 Embodiments are described in the following examples.
図１は、この発明に係る実施例の半導体装置１００の説明図であり、同図（ａ）は要部断面図、同図（ｂ）は等価回路である。 FIG. 1 is an explanatory view of a semiconductor device 100 according to an embodiment of the present invention, in which (a) is a cross-sectional view of the main part, and (b) is an equivalent circuit.
この半導体装置１００は、ＤＣＢ（Ｄｉｒｅｃｔ Ｃｏｐｐｅｒ Ｂｏｎｄｉｎｇ）基板４と、４個のＳｉＣ−ＭＯＳＦＥＴ７、１個のＳｉＣ−ＳＢＤ９、配線基板１４、外部導出端子１５およびモールド樹脂１６を備えている。 The semiconductor device 100 includes a DCB (Direct Copper Bonding) substrate 4, four SiC-MOSFETs 7, one SiC-SBD 9, a wiring board 14, an external lead terminal 15, and a molding resin 16.
ＤＣＢ基板４は、絶縁板１の裏面に金属板２が固着され、またおもて面には配線パターンが形成された導電板３が固着されている。またＳｉＣ−ＭＯＳＦＥＴ７のドレイン電極６は、半田５で導電板３に固着されている。ＳｉＣ−ＳＢＤ９のカソード電極８は、半田５で導電板３に固着されている。 In the DCB substrate 4, the metal plate 2 is fixed to the back surface of the insulating plate 1, and the conductive plate 3 on which the wiring pattern is formed is fixed to the front surface. The drain electrode 6 of the SiC-MOSFET 7 is fixed to the conductive plate 3 by the solder 5. The cathode electrode 8 of the SiC-SBD 9 is fixed to the conductive plate 3 by the solder 5.
配線基板１４は、導電板３、ＳｉＣ−ＭＯＳＦＥＴ７のゲート電極１０及びソース電極１１、ＳｉＣ−ＳＢＤ９のアノード電極１２に導電性のピン１３を介して接続されている。また外部導出端子１５は導電板３に固着されている。金属板２の裏面と外部導出端子１５の先端部を露出させ、それ以外の箇所はモールド樹脂１６で被覆している。 The wiring substrate 14 is connected to the conductive plate 3, the gate electrode 10 and the source electrode 11 of the SiC-MOSFET 7, and the anode electrode 12 of the SiC-SBD 9 through the conductive pin 13. Further, the external lead terminal 15 is fixed to the conductive plate 3. The back surface of the metal plate 2 and the tip of the external lead terminal 15 are exposed, and the other portions are covered with a mold resin 16.
この半導体装置１００は、同図（ｂ）に示す２ｉｎ１の半導体モジュールの構成要素である上下アーム１７及び１８に用いることができる。半導体装置１００の内部では、並列接続した４個のＳｉＣ−ＭＯＳＦＥＴ７と、還流ダイオードである１個のＳｉＣ−ＳＢＤ９が逆並列接続されている。図１（ｂ）の符号で、Ｐは正極端子、Ｎは負極端子、ＤＵ１は上アーム１７のドレイン端子、ＧＵ１は上アーム１７のゲート端子、Ｓ’Ｕ１は上アーム１７の補助ソース端子である。また、ＳＵ１／ＤＬ１は上アーム１７のソース端子と下アーム１８のドレイン端子の共通端子、ＧＬ１は下アーム１８のゲート端子、ＳＬ１は下アーム１８のソース端子、Ｓ’Ｌ１は下アーム１８の補助ソース端子である。各端子につけられている符号の「１」はＵ相、Ｖ相、Ｗ相のうちの１相を意味する。 The semiconductor device 100 can be used for the upper and lower arms 17 and 18 which are components of the 2 in 1 semiconductor module shown in FIG. In the semiconductor device 100, four SiC-MOSFETs 7 connected in parallel and one SiC-SBD 9 as a free wheeling diode are connected in reverse parallel. 1B, P is a positive terminal, N is a negative terminal, DU1 is a drain terminal of the upper arm 17, GU1 is a gate terminal of the upper arm 17, and S'U1 is an auxiliary source terminal of the upper arm 17. . Also, SU1 / DL1 is a common terminal of the source terminal of the upper arm 17 and the drain terminal of the lower arm 18, GL1 is the gate terminal of the lower arm 18, SL1 is the source terminal of the lower arm 18, S'L1 is the auxiliary of the lower arm 18 It is a source terminal. The symbol “1” attached to each terminal means one of U-phase, V-phase and W-phase.
ここでは、半導体装置１００の定格電流は１００Ａであり、この半導体装置の定格電流をＳｉＣ−ＭＯＳＦＥＴ７のチップ数（４個）で割った電流をＳｉＣ−ＭＯＳＦＥＴの定格電流とすると、ＳｉＣ−ＭＯＳＦＥＴの定格電流は２５Ａである。また、ＳｉＣ−ＳＢＤ９のチップ１個の定格電流は５０Ａである。半導体装置１００に負荷電流ＩＬを１００Ａ流したときは、ＳｉＣ−ＭＯＳＦＥＴ７のチップ４個のオン電流として合計１００Ａ流れる。また負荷電流ＩＬが還流した場合、還流電流ＩｏとしてＳｉＣ−ＳＢＤ９に５０Ａ、ＳｉＣ−ＭＯＳＦＥＴ７のチップ４個のボディダイオード３１に合計５０Ａ流れる。 Here, if the rated current of the semiconductor device 100 is 100 A, and the rated current of this semiconductor device is divided by the number of chips of the SiC-MOSFET 7 (four pieces), the rated current of the SiC-MOSFET is the rating of the SiC-MOSFET. The current is 25A. Moreover, the rated current of one chip of SiC-SBD 9 is 50A. When the load current IL flows through the semiconductor device 100, a total of 100 A flows as the on current of the four chips of the SiC-MOSFET 7. When the load current IL refluxes, 50 A flows through the SiC-SBD 9 as a reflux current Io, and a total of 50 A flows through the four body diodes 31 of the four chips of the SiC-MOSFET 7.
図２は、ＳｉＣ−ＭＯＳＦＥＴ７の一例を示す断面図である。この断面図は１セル分であり、ＳｉＣ−ＭＯＳＦＥＴ７のチップ内部には同構造の多数のセルが形成されている。ｎドレイン領域２１の上にはｎドリフト領域２２が配置され、ｎドリフト領域２２の上にはｐウェル領域２３（＝ｐチャネル領域）が配置される。ｐウェル領域２３の表面にはｎソース領域２４が配置されている。ｐウェル領域２３のうちｎソース領域２４とｎドリフト領域２２に挟まれた箇所の上には、ゲート酸化膜２５を介してゲート電極１０が配置される。ソース電極１１は層間絶縁膜２８のコンタクトホール２９を介してｎソース領域２４に接続され、ドレイン電極６はｎドレイン領域２１に接続されている。このＳｉＣ−ＭＯＳＦＥＴ７はｐウェル領域２３と、ｎドリフト領域２２およびｎドレイン領域２１からなるボディダイオード３１を内蔵している。 FIG. 2 is a cross-sectional view showing an example of the SiC-MOSFET 7. This cross-sectional view corresponds to one cell, and a large number of cells having the same structure are formed inside the chip of the SiC-MOSFET 7. An n drift region 22 is disposed on the n drain region 21, and a p well region 23 (= p channel region) is disposed on the n drift region 22. An n source region 24 is disposed on the surface of the p well region 23. A gate electrode 10 is disposed on a portion of the p well region 23 which is sandwiched between the n source region 24 and the n drift region 22 via a gate oxide film 25. The source electrode 11 is connected to the n source region 24 via the contact hole 29 of the interlayer insulating film 28, and the drain electrode 6 is connected to the n drain region 21. The SiC-MOSFET 7 incorporates a body diode 31 composed of ap well region 23 and an n drift region 22 and an n drain region 21.
本実施例においては、ＳｉＣ−ＭＯＳＦＥＴを４個並列に搭載しているので、４個のボディダイオード３１に流れる電流Ｉｂｏｄｙの合計で、半導体装置１００の定格電流１００Ａの１／３以下にする。言い換えると、ＳｉＣ−ＭＯＳＦＥＴ７のチップ１個の定格電流（半導体装置１００の定格電流÷ＳｉＣ−ＭＯＳＦＥＴ７の個数）に対して、このボディダイオード３１に流れる電流Ｉｂｏｄｙの最大値を１／３以下にする。電流Ｉｂｏｄｙの最大値を１／３以下にする方法は、ボディダイオード３１の順電圧降下Ｖｆを高めたり、還流ダイオードの定格電流値を高くすることで行なわれる。 In the present embodiment, since four SiC-MOSFETs are mounted in parallel, the total of the currents Ibody flowing in the four body diodes 31 is reduced to 1/3 or less of the rated current 100A of the semiconductor device 100. In other words, the maximum value of the current Ibody flowing through the body diode 31 is set to 1/3 or less of the rated current of one chip of the SiC-MOSFET 7 (rated current of the semiconductor device 100 / the number of SiC-MOSFETs 7). How to the maximum value of the current Ibody to 1/3 or less, and increasing the forward voltage drop Vf of the body diode 31 is performed by increasing the rated current value of the freewheeling diode.
このようにすることで、ＳｉＣ−ＭＯＳＦＥＴ７の通電劣化を防止することができる。またＳｉＣ−ＭＯＳＦＥＴ７のゲートをオフする際に印加する負のゲート電圧Ｖｇは、−１０Ｖから−５Ｖの範囲にすると良い。 By doing this, it is possible to prevent the current deterioration of the SiC-MOSFET 7. The negative gate voltage Vg applied when turning off the gate of the SiC-MOSFET 7 is preferably in the range of -10V to -5V.
つぎに、具体的に例を挙げて説明する。なお以下の説明においては、それぞれのＳｉＣ−ＭＯＳＦＥＴの定格電流及びＩｂｏｄｙについて比較する。
温度１７５℃において、４個のＳｉＣ−ＭＯＳＦＥＴ７の定格電流はそれぞれ２５Ａであり、この際のボディダイオード３１のＶｆは５Ｖである。このボディダイオード３１に流れる電流Ｉｂｏｄｙを、ＳｉＣ−ＭＯＳＦＥＴ７のオン電流ＩＭＯＳに対して３０％になるようにデバイス構造を調整する。例えば、不純物拡散層Ｐウェル２３の不純物濃度を大きくする、または不純物拡散層Ｐウェル２３とソース電極１１との界面の不純物濃度を小さくなるように不純物拡散層Ｐウェルをイオン注入加速エネルギーを大きくすることで深く形成し、前記２３と前記１１界面の接触抵抗を上げる手法などがある。また、定格電流５０ＡのＳｉＣ−ＳＢＤ９の順電圧降下Ｖｆｓは６．５Ｖである。
Below, an example is given and demonstrated concretely. In the following description, the rated current and Ibody of each SiC-MOSFET will be compared.
The rated current of each of the four SiC-MOSFETs 7 is 25 A at a temperature of 175 ° C., and the Vf of the body diode 31 at this time is 5 V. The device structure is adjusted so that the current Ibody flowing through the body diode 31 is 30% of the on current IMOS of the SiC-MOSFET 7. For example, the impurity concentration of the impurity diffusion layer P well 23 is increased, or the impurity concentration of the interface between the impurity diffusion layer P well 23 and the source electrode 11 is decreased to increase the ion implantation acceleration energy. There is a method, for example, in which the contact resistance of the interface 23 and the interface 11 is increased. Further, the forward voltage drop Vfs of the SiC-SBD 9 having a rated current of 50 A is 6.5 V.
図３は、半導体装置１００を誘導負荷に電力を供給するインバータ回路に組み込んだ場合の図である。Ｍはモータなどの誘導負荷である。ここでは、負荷電流ＩＬとして７０Ａ通電した場合について説明する。 FIG. 3 is a diagram in the case where the semiconductor device 100 is incorporated into an inverter circuit that supplies power to an inductive load. M is an inductive load such as a motor. Here, the case where 70 A is supplied as the load current IL will be described.
４個のＳｉＣ−ＭＯＳＦＥＴが並列接続されているため、１個のＳｉＣ−ＭＯＳＦＥＴ７には７０Ａ÷４＝１８Ａが流れる。また、７０Ａの負荷電流ＩＬは還流電流Ｉｏとなって１個のＳｉＣ−ＳＢＤ９と４個のＳｉＣ−ＭＯＳＦＥＴ７のボディダイオード３１に分流する。１個のボディダイオード３１に流れる電流Ｉｂｏｄｙは１８Ａ×３０％＝５．４Ａとなるため、４個のボディダイオード３１に流れる電流Ｉｂｏｄｙは５．４Ａ×４＝２１．６Ａとなる。そのため、１個のＳｉＣ−ＳＢＤ９に流れる電流Ｉｆｓは７０Ａ−２１．６Ａ＝４８．４Ａとなる。 Since four SiC-MOSFETs are connected in parallel, 70A / 4 = 18A flows in one SiC-MOSFET 7. Further, the load current IL of 70 A becomes the return current Io, and is divided into one SiC-SBD 9 and the body diode 31 of the four SiC-MOSFETs 7. Since the current Ibody flowing through one body diode 31 is 18A × 30% = 5.4A, the current Ibody flowing through the four body diodes 31 is 5.4A × 4 = 21.6A. Therefore, the current Ifs flowing through one SiC-SBD 9 is 70A-21.6A = 48.4A.
前記したように、１個のＳｉＣ−ＭＯＳＦＥＴ７に流れる電流Ｉｂｏｄｙは５．４Ａであり、ＳｉＣ−ＭＯＳＦＥＴ７の定格電流の２５Ａの１／３（８．３３Ａ）以下となる。そのためＳｉＣ−ＭＯＳＦＥＴ７のオン抵抗の増大はなく、通電劣化は防止される。 As described above, the current Ibody flowing through one SiC-MOSFET 7 is 5.4 A, which is 1/3 or less (8.33 A) of 25 A of the rated current of the SiC-MOSFET 7. Therefore, the on-resistance of the SiC-MOSFET 7 does not increase, and the current deterioration is prevented.
一方、負荷電流ＩＬを１２０Ａ流したとすると、１個のボディダイオード３１に流れる電流は９．２Ａとなることから、ＳｉＣ−ＭＯＳＦＥＴ７は通電劣化を起こす。 On the other hand, assuming that a load current IL of 120 A flows, the current flowing through one of the body diodes 31 is 9.2 A, so that the SiC-MOSFET 7 causes current degradation.
図４は、第一の通電劣化試験の結果を示す図である。この通電劣化試験は図３の還流電流Ｉｏを模擬した試験である。ＳｉＣ−ＭＯＳＦＥＴ７の定格電流は２５Ａである。図中の白丸で示した実施例において、ボディダイオード３１に流す電流Ｉｂｏｄｙは直流電流で８．３３Ａ、通電時間は最大１０３８時間である。通電時のＳｉＣ−ＭＯＳＦＥＴ７の温度は１７５℃以上で安定した状態で通電する。また、ゲート電圧Ｖｇ＝−１０Ｖを印加してＳｉＣ−ＭＯＳＦＥＴ７のチャネルは閉じた状態にする。通電途中で随時ＳｉＣ−ＭＯＳＦＥＴ７のオン電圧Ｖｏｎ（オン抵抗）を測定してその変動を評価する。そのオン電圧Ｖｏｎの測定はＶｇ＝２０Ｖ，ＩＭＯＳ＝２５Ａで行なった。尚、本発明の通電劣化試験において、Ｖｏｎは相対値で示している。 FIG. 4 is a diagram showing the results of the first energization deterioration test. This conduction deterioration test is a test that simulates the reflux current Io in FIG. The rated current of the SiC-MOSFET 7 is 25A. In the embodiment shown by the white circles in the figure, the current Ibody passed through the body diode 31 is 8.33 A in direct current and the conduction time is 1038 hours at maximum. The temperature of the SiC-MOSFET 7 at the time of energization is 175.degree. Further, the gate voltage Vg = −10 V is applied to make the channel of the SiC-MOSFET 7 closed. During the energization, the on-voltage Von (on-resistance) of the SiC-MOSFET 7 is measured as needed to evaluate its fluctuation. The on-voltage Von was measured at Vg = 20 V, IMOS = 25 A. In the conduction deterioration test of the present invention, Von is shown as a relative value.
図４から、いずれのＳｉＣ−ＭＯＳＦＥＴ７も通電劣化試験後のＶｏｎの変動は初期値に対して１０％以下である。このことから、ボディダイオード３１に流す電流Ｉｂｏｄｙ＝８．３３Ａ（ＳｉＣ−ＭＯＳＦＥＴの定格電流の１／３）で、ゲート電圧Ｖｇ＝−１０Ｖでは、エピ−基板界面に位置する基底面転位が積層欠陥３２に成長することがなく、ＳｉＣ−ＭＯＳＦＥＴ７のオン電圧Ｖｏｎの増大（通電劣化）は起こらないことが分かった。 From FIG. 4, the fluctuation of Von after the energization deterioration test in any of the SiC-MOSFETs 7 is 10% or less of the initial value. From this, with the current Ibody = 8.33 A (1/3 of the rated current of the SiC-MOSFET) flowing through the body diode 31, and at the gate voltage Vg = -10 V, the basal plane dislocation located at the epi-substrate interface is a stacking fault It was found that the voltage does not grow to 32 and that the increase (deterioration in current) of the on-voltage Von of the SiC-MOSFET 7 does not occur.
図中の黒丸は、比較例としてボディダイオードの電流Ｉｂｏｄｙを９Ａにした場合である。この値はＳｉＣ−ＭＯＳＦＥＴの定格電流の１／３（＝８．３３Ａ）を超えているため、９００時間でＶｏｎが１０％以上上昇し通電劣化を起こした。 The black circles in the figure represent the case where the current Ibody of the body diode is set to 9A as a comparative example. Since this value exceeds 1/3 (= 8.33 A) of the rated current of the SiC-MOSFET, Von rises by 10% or more in 900 hours, causing conduction deterioration.
図５は、通電劣化を起こしたＳｉＣ−ＭＯＳＦＥＴ７をＰＬ法で観察したスケッチ図である。ボディダイオード３１に電流Ｉｂｏｄｙを通電することで成長したと推測される積層欠陥３２が基板表面に見られた。 FIG. 5 is a sketch diagram of the SiC-MOSFET 7 that has deteriorated due to current conduction, as observed by the PL method. A stacking fault 32 assumed to be grown by applying a current Ibody to the body diode 31 was observed on the substrate surface.
図６は、第二の通電劣化試験の結果を示す図である。この試験はＩｂｏｄｙ＝１６Ａ，Ｖｇ＝−１０Ｖの条件で印加時間を最大２３５時間、パルス通電した試験である。これはＩｂｏｄｙを第一の試験よりさらに増やして通電した場合である。尚、Ｖｏｎは相対値で示した。 FIG. 6 is a diagram showing the results of the second energization deterioration test. This test is a test in which pulse application is performed for a maximum of 235 hours under the conditions of Ibody = 16A and Vg = -10V. This is the case where Ibody is increased further than in the first test and current is supplied. In addition, Von was shown by the relative value.
試験開始１００時間までＶｏｎの増大は確認されないが、１５０時間を超えるとＶｏｎが初期値より１５％以上増大していることが分かる。 Although an increase in Von is not confirmed until 100 hours after the start of the test, it can be seen that Von increases by 15% or more from the initial value after 150 hours.
これは、ボディダイオード３１に流す電流Ｉｂｏｄｙが１６Ａと大きい場合には、基底面転位が１５０時間掛けて積層欠陥３２へと成長して、Ｖｏｎを増大させるものと推測される。 It is presumed that, when the current Ibody passed through the body diode 31 is as large as 16 A, the basal plane dislocations grow into the stacking fault 32 over 150 hours to increase Von.
図７は、第三の通電劣化試験の結果を示す図である。この試験はＩｂｏｄｙ＝８．３３Ａ，Ｖｇ＝−２０Ｖの条件で直流通電した試験である。サンプルすべてにおいて開始１００時間以降に少なくとも５％以上オン抵抗が初期値より増大していることが分かる。さらにそのうち１個は１７０時間で１．８倍増大している。これは、ＳｉＣ−ＭＯＳＦＥＴをオフする場合の負のゲート電圧Ｖｇを−１０Ｖより低くすることで、表面側の欠陥が励起されやすくなるためと推測される。つまり、負のゲート電圧を−１０Ｖより低くすると、ゲート酸化膜２５の界面に欠陥が誘発されてＳｉＣ−ＭＯＳＦＥＴ７のオン電圧Ｖｏｎを増大させたものと推測される。そのため、ゲート電圧Ｖｇを−１０Ｖより高くして、ＳｉＣ−ＭＯＳＦＥＴ７を駆動するとよい。尚、Ｖｏｎは相対値で示した。 FIG. 7 is a diagram showing the results of the third energization deterioration test. This test is a test in which DC current is applied under the condition of Ibody = 8.33 A, Vg = -20 V. It can be seen that the on-resistance is higher than the initial value by at least 5% or more after 100 hours from the start of all samples. Furthermore, one of them increased 1.8 times in 170 hours. This is presumed to be because defects on the surface side are easily excited by setting the negative gate voltage Vg lower than -10 V when turning off the SiC-MOSFET. That is, when the negative gate voltage is lower than -10 V, it is presumed that a defect is induced at the interface of the gate oxide film 25 and the on voltage Von of the SiC-MOSFET 7 is increased. Therefore, it is preferable to drive the SiC-MOSFET 7 by setting the gate voltage Vg higher than -10V. In addition, Von was shown by the relative value.
また、ＳｉＣ−ＭＯＳＦＥＴのゲートに印加する負の電圧Ｖｇを−５Ｖより高くすると、ＳｉＣ−ＭＯＳＦＥＴを確実にオフ動作させることができなくなる。 In addition, when the negative voltage Vg applied to the gate of the SiC-MOSFET is higher than -5 V, the SiC-MOSFET can not be reliably turned off.
そのため、ＳｉＣ−ＭＯＳＦＥＴをオフする場合にゲート電極に印加する負の電圧Ｖｇは−１０Ｖから−５Ｖの範囲にするとよい。 Therefore, when turning off the SiC-MOSFET, the negative voltage Vg applied to the gate electrode may be in the range of -10V to -5V.
また、ＳｉＣ−ＭＯＳＦＥＴ７のチップを４個、ＳｉＣ−ＳＢＤ９のチップを１個収納した半導体装置１００に１００Ａの電流を流したときの１個のボディダイオード３１に流れる電流を調査した。ここでボディダイオード３１のＶｆは２５Ａ（２．５Ａ／ｍｍ２）の電流で、５．０Ｖ，７．０Ｖ，９．０Ｖになる３種類である。また、ＳｉＣ−ＳＢＤ９は定格電流５０ＡでＶｆｓ＝６．５Ｖである。
In addition, when a current of 100 A was applied to the semiconductor device 100 in which four chips of the SiC-MOSFET 7 and one chip of the SiC-SBD 9 were accommodated, the current flowing in one body diode 31 was examined. Here, Vf of the body diode 31 is three types which become 5.0 V, 7.0 V, and 9.0 V at a current of 25 A (2.5 A / mm 2 ). Further, SiC-SBD 9 has Vfs = 6.5 V at a rated current of 50 A.
Ｖｆ＝９．０Ｖのボディダイオード３１では４．５Ａの電流Ｉｂｏｄｙが流れる。 In the body diode 31 of Vf = 9.0 V, a current Ibody of 4.5 A flows.
Ｖｆ＝７．０Ｖでは、７Ａの電流Ｉｂｏｄｙが流れる。 At Vf = 7.0 V, a current Ibody of 7 A flows.
Ｖｆ＝５．０Ｖでは、８Ａの電流Ｉｂｏｄｙが流れる。 At Vf = 5.0 V, a current Ibody of 8 A flows.
Ｖｆ＝４．９Ｖでは、８．５Ａの電流Ｉｂｏｄｙが流れる。 At Vf = 4.9 V, a current Ibody of 8.5 A flows.
このことから、ボディダイオード３１のＶｆは５Ｖ以上にすると、電流ＩｂｏｄｙをＳｉＣ−ＭＯＳＦＥＴの定格電流の１／３以下にできるので、半導体装置１００の劣化を防止できる。
また、Ｖｆｓの低いＳｉＣ−ＳＢＤ９を用いて、ＳｉＣ−ＳＢＤ９に流れる電流を増やすことで、ボディダイオード３１に流れる電流を減じて、半導体装置の劣化を防止することもできる。
From this, when Vf of the body diode 31 is 5 V or more, the current Ibody can be reduced to 1/3 or less of the rated current of the SiC-MOSFET, so that the semiconductor device 100 can be prevented from deterioration.
In addition, the current flowing to the body diode 31 can be reduced by using the SiC-SBD 9 having a low V fs to increase the current flowing to the SiC-SBD 9, thereby preventing the semiconductor device from being deteriorated.
また、ＳｉＣ−ＳＢＤ９の順電圧降下Ｖｆｓが高くなると、ＳｉＣ−ＭＯＳＦＥＴ７のボディダイオード３１に流れる電流Ｉｂｏｄｙが大きくなる。そうすると、ＳｉＣ−ＭＯＳＦＥＴ７の並列数を増やすかＳｉＣ−ＳＢＤ９の並列数を増やす必要が出てくる。そのため、ＳｉＣ−ＳＢＤ９の順電圧降下Ｖｆｓは６．５Ｖ以下とするのが好ましい。 In addition, when the forward voltage drop Vfs of the SiC-SBD 9 becomes high, the current Ibody flowing through the body diode 31 of the SiC-MOSFET 7 becomes large. Then, it becomes necessary to increase the parallel number of the SiC-MOSFETs 7 or to increase the parallel number of the SiC-SBDs 9. Therefore, it is preferable to set the forward voltage drop Vfs of SiC-SBD 9 to 6.5 V or less.
また、前記のボディダイオード３１に流れる電流をＳｉＣ−ＭＯＳＦＥＴの定格電流の１／１０未満にすると、ＳＢＤに流れる電流を増やす必要があり、半導体装置が大型化し、製造コストが増大する。 In addition, when the current flowing through the body diode 31 is less than 1/10 of the rated current of the SiC-MOSFET, the current flowing through the SBD needs to be increased, the size of the semiconductor device increases, and the manufacturing cost increases.
そのため、本発明では、ボディダイオード３１に流れる電流を半導体装置１００の定格電流をＳｉＣ−ＭＯＳＦＥＴのチップ数で割った電流（ＳｉＣ−ＭＯＳＦＥＴの定格電流）の１／１０以上、１／３以下にすることが好ましい。 Therefore, in the present invention, 1/10 or more and 1/3 or less of the current (rated current of SiC-MOSFET) obtained by dividing the current flowing through the body diode 31 by the rated current of the semiconductor device 100 by the number of chips of the SiC-MOSFET. Is preferred.
１ 絶縁板
２ 金属板
３ 導電板
４ ＤＣＢ基板
５ 半田
６ ドレイン電極
７ ＳｉＣ−ＭＯＳＦＥＴ
８ カソード電極
９ ＳｉＣ−ＳＢＤ
１０ ゲート電極
１１ ソース電極
１２ アノード電極
１３ ピン
１４ ピン付配線基板
１５ 外部導出端子
１６ モールド樹脂
１７ 上アーム
１８ 下アーム
２１ ｎドレイン領域
２２ ｎドリフト領域
２３ ｐウェル領域
２４ ｎソース領域
２５ ゲート酸化膜
２８ 層間絶縁膜
２９ コンタクトホール
３１ ボディダイオード
３２ 積層欠陥
１００ 半導体装置
REFERENCE SIGNS LIST 1 insulating plate 2 metal plate 3 conductive plate 4 DCB substrate 5 solder 6 drain electrode 7 SiC-MOSFET
8 cathode electrode 9 SiC-SBD
DESCRIPTION OF REFERENCE NUMERALS 10 gate electrode 11 source electrode 12 anode electrode 13 pin 14 wiring substrate with pin 15 external lead terminal 16 mold resin 17 upper arm 18 lower arm 21 n drain region 22 n drift region 23 p well region 24 n source region 25 gate oxide film 28 Interlayer dielectric 29 Contact hole 31 Body diode 32 Stacking fault 100 Semiconductor device
Claims (4)
前記ＭＯＳ型電界効果トランジスタチップに逆並列接続される還流ダイオードチップと、を備える半導体装置において、
前記還流ダイオードチップは、炭化珪素結晶で形成され、定格電流５０Ａの順電圧降下Ｖｆｓは６．５Ｖであるショットキーバリアダイオードであり、かつ、前記ＭＯＳ型電界効果トランジスタチップの前記ボディダイオードには２５Ａ（２．５Ａ／ｍｍ ２ ）の電流を流された場合に、前記ボディダイオードの順電圧降下の値が５Ｖ以上かつ９Ｖ以下であることによって、前記ボディダイオードに流れる電流の最大値を前記ＭＯＳ型電界効果トランジスタチップ１個当たりの定格電流の１／１０以上かつ１／３以下とすることを特徴とする半導体装置。 An n drift region is disposed on the n drain region, a p well region is disposed on the n drift region, and an n source region is disposed on the surface of the p well region. A gate electrode is disposed on a portion of the p well region sandwiched between the n source region and the n drift region via a gate oxide film, and the p well region, the n drift region, and the n A MOS field effect transistor chip incorporating a body diode formed of a drain region;
A freewheeling diode chip connected in anti-parallel to the MOS type field effect transistor chip;
The reflux diode chip is a Schottky barrier diode formed of silicon carbide crystal and having a forward voltage drop Vfs of a rated current of 50 A of 6.5 V, and the body diode of the MOS type field effect transistor chip is 25 A When the current of (2.5 A / mm 2 ) is applied, the value of the forward voltage drop of the body diode is 5 V or more and 9 V or less, whereby the maximum value of the current flowing through the body diode is the MOS type. A semiconductor device having 1/10 or more and 1/3 or less of a rated current per one field effect transistor chip.
前記ＭＯＳ型電界効果トランジスタチップをオフする場合に前記ゲート電極に印加される負のゲート電圧が−１０Ｖから−５Ｖの範囲であることを特徴とする半導体装置の使用方法。When the said MOS-type field effect transistor chip | tip is turned off, the negative gate voltage applied to the said gate electrode is the range of -10V--5V, The usage method of the semiconductor device characterized by the above-mentioned.
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