JP6540751B2 - Physical quantity sensor - Google Patents

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Description

本発明は、静電容量の変化を利用して物理量を検出する物理量センサに関するものである。   The present invention relates to a physical quantity sensor that detects a physical quantity using a change in capacitance.

従来より、第１基板上に第２基板が積層され、第１基板と第２基板との内部に物理量に応じた検出信号を出力するセンシング部が形成された物理量センサが提案されている（例えば、特許文献１参照）。そして、この物理量センサでは、第２基板のうちの第１基板と反対側に、センシング部と電気的に接続される電極部の取り出し口が形成されている。このため、物理量センサの小型化を図ることができる。   Conventionally, a physical quantity sensor has been proposed in which a second substrate is stacked on a first substrate, and a sensing unit that outputs a detection signal corresponding to a physical quantity is formed inside the first substrate and the second substrate (for example, , Patent Document 1). And in this physical quantity sensor, the extraction port of the electrode part electrically connected with a sensing part is formed in the opposite side to the 1st substrate of the 2nd substrates. Therefore, the physical quantity sensor can be miniaturized.

特開２０１４−１６１７５号公報JP, 2014-16175, A

しかしながら、上記物理量センサでは、センシング部の周囲に位置する周辺領域が浮遊状態となっている。このため、センシング部と周辺領域との間に生成される寄生容量が変化し、検出精度が低下する可能性がある。   However, in the physical quantity sensor, the peripheral region located around the sensing unit is in a floating state. For this reason, the parasitic capacitance generated between the sensing unit and the peripheral region may change, and the detection accuracy may decrease.

本発明は上記点に鑑み、検出精度が低下することを抑制できる物理量センサを提供することを目的とする。   An object of the present invention is to provide a physical quantity sensor that can suppress a decrease in detection accuracy.

上記目的を達成するための請求項１では、第１基板（１０）と第２基板（４０）とが積層され、内部に物理量に応じた検出信号を出力するセンシング部（７０）が形成された物理量センサにおいて、第１基板と、第１基板上に積層され、第１基板側と反対側の他面（４０ｂ）を有する第２基板と、物理量に応じた静電容量の変化に基づいて検出信号を出力するセンシング部と、センシング部と電気的に接続される検出電極部（９１〜９３）と、を備え、センシング部の周囲に位置する複数の領域とそれぞれ電気的に接続され、接続された領域を所定の電位に維持する複数の周辺電極部（９４〜９７）を有し、検出電極部および複数の周辺電極部は、それぞれ第２基板の他面側から第１基板と第２基板との積層方向に沿って第１基板側に延びる配線部（９１ｆ〜９７ｆ）を有し、少なくとも一部の電極部における配線部の積層方向に沿った長さと、他の電極部における配線部の積層方向に沿った長さとが異なっている。   In claim 1 for achieving the above object, the first substrate (10) and the second substrate (40) are stacked, and a sensing unit (70) for outputting a detection signal according to the physical quantity is formed inside. In a physical quantity sensor, detection is performed based on a change in capacitance according to a physical quantity and a second substrate stacked on the first substrate and the first substrate and having the other surface (40b) opposite to the first substrate. A sensing unit for outputting a signal, and a detection electrode unit (91 to 93) electrically connected to the sensing unit, each electrically connected to and connected to a plurality of regions located around the sensing unit; A plurality of peripheral electrode portions (94 to 97) for maintaining the different region at a predetermined potential, and the detection electrode portion and the plurality of peripheral electrode portions are respectively a first substrate and a second substrate from the other surface side of the second substrate Extend toward the first substrate along the stacking direction with Has a line part (91f~97f), a length along the stacking direction of the wiring portion in at least a portion of the electrode portion, and different from the length along the stacking direction of the wiring portion of the other electrode portion.

これによれば、センシング部の周囲に位置する周辺領域を所定の電位に維持でき、センシング部と周辺部との間に生成される寄生容量が変化して検出精度が低下することを抑制できる。また、検出電極部および周辺電極部は、一部の電極部における配線部の積層方向に沿った長さと、他の電極部における配線部の積層方向に沿った長さとが異なっている。このため、第２基板の他面を基準とすると、異なる深さの領域を電気的に接続された状態とできる。   According to this, it is possible to maintain the peripheral region located around the sensing unit at a predetermined potential, and it is possible to suppress a decrease in detection accuracy due to a change in parasitic capacitance generated between the sensing unit and the peripheral portion. Further, in the detection electrode portion and the peripheral electrode portion, the length along the stacking direction of the wiring portion in a part of the electrode portions is different from the length along the stacking direction of the wiring portion in the other electrode portion. For this reason, with reference to the other surface of the second substrate, regions of different depths can be electrically connected.

なお、上記および特許請求の範囲における括弧内の符号は、特許請求の範囲に記載された用語と後述の実施形態に記載される当該用語を例示する具体物等との対応関係を示すものである。   Note that the reference numerals in parentheses in the above and the claims indicate the correspondence between the terms described in the claims and the concrete items and the like that exemplify the terms described in the embodiments described later. .

第１実施形態における物理量センサの断面図である。It is a sectional view of a physical quantity sensor in a 1st embodiment. 第１実施形態における図１とは別断面の物理量センサの断面図である。It is sectional drawing of the physical quantity sensor of a cross section different from FIG. 1 in 1st Embodiment. 第１実施形態における図１および図２とは別断面の物理量センサの断面図である。It is sectional drawing of the physical quantity sensor of a cross section different from FIG. 1 and FIG. 2 in 1st Embodiment. 第１実施形態における物理量センサのセンシング部を示す平面模式図である。It is a mimetic diagram showing the sensing part of the physical quantity sensor in a 1st embodiment. 第２基板の他面側の平面図である。It is a top view of the other side of a 2nd substrate. 図１に示す物理量センサの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the physical quantity sensor shown in FIG. 図６に続く物理量センサの製造工程を示す断面図である。FIG. 7 is a cross-sectional view showing the physical quantity sensor manufacturing process continued from FIG. 6; 図７に続く物理量センサの製造工程を示す断面図であり、図１の断面に相当する断面図である。FIG. 8 is a cross-sectional view showing the manufacturing process of the physical quantity sensor continued from FIG. 7 and a cross-sectional view corresponding to the cross-section of FIG. 1; 図８に続く物理量センサの製造工程を示す断面図である。FIG. 9 is a cross-sectional view showing the manufacturing process of the physical quantity sensor, following FIG. 8; 図７に続く物理量センサの製造工程を示す断面図であり、図２の断面に相当する断面図である。FIG. 8 is a cross-sectional view showing the manufacturing process of the physical quantity sensor continued from FIG. 7 and a cross-sectional view corresponding to the cross-section of FIG. 2; 図７に続く物理量センサの製造工程を示す断面図であり、図３の断面に相当する断面図である。FIG. 8 is a cross-sectional view showing the manufacturing process of the physical quantity sensor continued from FIG. 7 and a cross-sectional view corresponding to the cross-section of FIG. 3; 第２実施形態における第２基板の他面側の平面図である。It is a top view of the other side of the 2nd substrate in a 2nd embodiment. 第３実施形態における第２基板の他面側の平面図である。It is a top view of the other side of the 2nd substrate in a 3rd embodiment. 図１３中のXIV−XIV線に沿った断面図である。It is sectional drawing along the XIV-XIV line in FIG. 図１３中のXV−XV線に沿った断面図である。It is sectional drawing in alignment with the XV-XV line | wire in FIG. 図１３中のXVI−XVI線に沿った断面図である。It is sectional drawing in alignment with the XVI-XVI line in FIG. 図１４に示す物理量センサの製造工程を示す断面図である。It is sectional drawing which shows the manufacturing process of the physical quantity sensor shown in FIG. 図１７に続く物理量センサの製造工程を示す断面図であり、図１４の断面に相当する断面図である。FIG. 18 is a cross-sectional view showing the manufacturing process of the physical quantity sensor continued from FIG. 17 and a cross-sectional view corresponding to the cross section in FIG. 14; 図１８に続く物理量センサの製造工程を示す断面図である。FIG. 19 is a cross-sectional view showing the manufacturing process of the physical quantity sensor, following FIG. 18; 図１７に続く物理量センサの製造工程を示す断面図であり、図１５の断面に相当する断面図である。FIG. 18 is a cross-sectional view showing the manufacturing process of the physical quantity sensor continued from FIG. 17 and a cross-sectional view corresponding to the cross section in FIG. 15; 図１７に続く物理量センサの製造工程を示す断面図であり、図１６の断面に相当する断面図である。FIG. 18 is a cross-sectional view showing the manufacturing process of the physical quantity sensor continued from FIG. 17 and a cross-sectional view corresponding to the cross section in FIG. 16; 他の実施形態における第２基板の他面側の平面図である。It is a top view of the other side of the 2nd substrate in other embodiments. 他の実施形態における第２基板の他面側の平面図である。It is a top view of the other side of the 2nd substrate in other embodiments. 他の実施形態における第２基板の他面側の平面図である。It is a top view of the other side of the 2nd substrate in other embodiments. 他の実施形態における第２基板の他面側の平面図である。It is a top view of the other side of the 2nd substrate in other embodiments.

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。   Hereinafter, an embodiment of the present invention will be described based on the drawings. In the following embodiments, parts that are the same as or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
第１実施形態について図面を参照しつつ説明する。なお、本実施形態では、加速度を検出する物理量センサについて説明する。まず、本実施形態の物理量センサの構成について、図１〜図５を参照しつつ説明する。 First Embodiment
A first embodiment will be described with reference to the drawings. In the present embodiment, a physical quantity sensor that detects acceleration will be described. First, the configuration of the physical quantity sensor of the present embodiment will be described with reference to FIGS. 1 to 5.

物理量センサは、図１〜図３に示されるように、第１基板１０と第２基板４０とが積層され、内部に物理量に応じた検出信号を出力するセンシング部７０が収容された構成とされている。なお、図１は、図４および図５中のI−I線に沿った断面に相当し、図２は、図４および図５中のII−II線に沿った断面に相当し、図３は、図４および図５中のIII−III線に沿った断面に相当している。   The physical quantity sensor is configured such that the first substrate 10 and the second substrate 40 are stacked, as shown in FIGS. 1 to 3, and a sensing unit 70 that outputs a detection signal according to the physical quantity is accommodated therein. ing. 1 corresponds to a cross section taken along the line II in FIGS. 4 and 5, and FIG. 2 corresponds to a cross section taken along the line II-II in FIGS. 4 and 5. Corresponds to a cross section taken along the line III-III in FIGS. 4 and 5.

第１基板１０は、本実施形態では、第１支持基板１１上に第１絶縁膜１２を介して第１半導体層１３が配置されたＳＯＩ（すなわち、Silicon on Insulator）基板を用いて構成されている。そして、第１基板１０は、一面１０ａが第１半導体層１３のうちの第１絶縁膜１２側と反対側の表面で構成されている。なお、本実施形態では、第１支持基板１１および第１半導体層１３はシリコン基板で構成され、第１絶縁膜１２は酸化膜や窒化膜等で構成される。   In the present embodiment, the first substrate 10 is configured using an SOI (ie, Silicon on Insulator) substrate in which the first semiconductor layer 13 is disposed on the first support substrate 11 with the first insulating film 12 interposed therebetween. There is. The first substrate 10 is configured such that the first surface 10 a is a surface of the first semiconductor layer 13 opposite to the first insulating film 12 side. In the present embodiment, the first support substrate 11 and the first semiconductor layer 13 are formed of a silicon substrate, and the first insulating film 12 is formed of an oxide film, a nitride film, or the like.

そして、第１半導体層１３には、図１および図４に示されるように、マイクロマシン加工が施されて溝部１４が形成され、溝部１４によって可動部２０および周辺領域３０が区画形成されている。なお、図４は、物理量センサの平面図であるが、理解をし易くするため、可動部２０を構成する領域を実線で示し、後述する第１、第２固定部５５、５６を構成する領域を点線で示している。   Then, as shown in FIGS. 1 and 4, the first semiconductor layer 13 is micromachined to form a groove 14, and the groove 14 divides the movable portion 20 and the peripheral region 30. Although FIG. 4 is a plan view of the physical quantity sensor, in order to facilitate understanding, the area constituting the movable portion 20 is indicated by a solid line, and the area constituting the first and second fixing portions 55 and 56 described later. Is shown by a dotted line.

第１支持基板１１および第１絶縁膜１２には、可動部２０における後述する錘部２２が第１支持基板１１および第１絶縁膜１２と接触することを防止するため、可動部２０と対向する部分に窪み部１５が形成されている。なお、この窪み部１５は、可動部２０のうちの後述するアンカー部２４を支持する部分と異なる部分に形成されている。   The first support substrate 11 and the first insulating film 12 face the movable portion 20 in order to prevent the weight portion 22 of the movable portion 20, which will be described later, from coming into contact with the first support substrate 11 and the first insulating film 12. A recess 15 is formed in the part. In addition, this hollow part 15 is formed in the part different from the part which supports the anchor part 24 later mentioned among the movable parts 20. As shown in FIG.

可動部２０は、図４に示されるように、平面矩形状の開口部２１が形成された矩形枠状の錘部２２と、開口部２１の対向辺部を連結するように備えられたトーション梁２３とを有している。そして、可動部２０は、トーション梁２３が第１絶縁膜１２に支持されたアンカー部２４と連結されることにより、第１支持基板１１に支持されている。なお、アンカー部２４は、本実施形態では、第１基板１０の一面１０ａにおける中心に形成されている。   The movable portion 20 is, as shown in FIG. 4, a torsion beam provided to connect the rectangular frame-shaped weight portion 22 in which the flat rectangular opening 21 is formed and the opposite side of the opening 21. And 23). The movable portion 20 is supported by the first support substrate 11 by connecting the torsion beam 23 to the anchor portion 24 supported by the first insulating film 12. In the present embodiment, the anchor portion 24 is formed at the center of one surface 10 a of the first substrate 10.

トーション梁２３は、第１基板１０と第２基板４０との積層方向（以下では、単に積層方向という）の加速度が印加されたとき、可動部２０の回転中心となる回転軸（すなわち、動作軸）となる部材であり、本実施形態では開口部２１を２分割するように備えられている。なお、本実施形態では、積層方向は、図１〜図３中の紙面上下方向である。   The torsion beam 23 has a rotation axis (i.e., an operation axis) serving as a rotation center of the movable portion 20 when an acceleration in the stacking direction of the first substrate 10 and the second substrate 40 (hereinafter simply referred to as the stacking direction) is applied. In this embodiment, the opening 21 is divided into two. In the present embodiment, the stacking direction is the vertical direction in the plane of the drawing in FIGS. 1 to 3.

錘部２２は、トーション梁２３を挟んで対向する第１部位２２ａと第２部位２２ｂとを有している。そして、錘部２２は、積層方向の加速度が印加されたとき、トーション梁２３を回転軸として回転できるように、トーション梁２３を基準として非対称な形状とされている。本実施形態では、錘部２２は、第１部位２２ａにおけるトーション梁２３から最も離れている部分の端部までの長さが、第２部位２２ｂにおけるトーション梁２３から最も離れている部分の端部までの長さより短くされている。つまり、本実施形態の錘部２２は、第１部位２２ａの質量が第２部位２２ｂの質量より小さくされている。   The weight portion 22 has a first portion 22 a and a second portion 22 b opposed to each other with the torsion beam 23 interposed therebetween. And the weight part 22 is made into asymmetrical shape on the basis of the torsion beam 23, so that the torsion beam 23 can be rotated as a rotating shaft when the acceleration of the lamination direction is applied. In the present embodiment, the weight 22 is the end of the portion of the second portion 22b that is most distant from the torsion beam 23 in the length from the end of the portion farthest from the torsion beam 23 in the first portion 22a. It is shorter than the length. That is, in the weight portion 22 of the present embodiment, the mass of the first portion 22a is smaller than the mass of the second portion 22b.

第２基板４０は、図１〜図３に示されるように、キャップ基板５０を有している。本実施形態では、キャップ基板５０は、第２支持基板５１上に第２絶縁膜５２を介して第２半導体層５３が配置されたＳＯＩ基板を用いて構成されている。そして、第２基板４０の一面４０ａは、第２半導体層５３のうちの第２絶縁膜５２側と反対側の表面で構成されている。なお、本実施形態では、第２支持基板５１および第２半導体層５３はシリコン基板で構成され、第２絶縁膜５２は酸化膜や窒化膜等で構成される。   The second substrate 40 has a cap substrate 50 as shown in FIGS. 1 to 3. In the present embodiment, the cap substrate 50 is configured using an SOI substrate in which the second semiconductor layer 53 is disposed on the second support substrate 51 via the second insulating film 52. The one surface 40 a of the second substrate 40 is formed of the surface of the second semiconductor layer 53 opposite to the second insulating film 52 side. In the present embodiment, the second support substrate 51 and the second semiconductor layer 53 are formed of a silicon substrate, and the second insulating film 52 is formed of an oxide film, a nitride film, or the like.

また、第２基板４０は、キャップ基板５０における第１基板１０側と反対側に形成された他面絶縁膜６０を有している。そして、第２基板４０の他面４０ｂは、他面絶縁膜６０のうちのキャップ基板５０と反対側の表面で構成されている。   Further, the second substrate 40 has the other surface insulating film 60 formed on the opposite side of the cap substrate 50 to the first substrate 10 side. The other surface 40 b of the second substrate 40 is formed on the surface of the other surface insulating film 60 opposite to the cap substrate 50.

第２基板４０の第２半導体層５３には、図１および図４に示されるように、マイクロマシン加工が施されて溝部５４が形成され、溝部５４によって第１固定部５５、第２固定部５６、および周辺領域５７が区画形成されている。具体的には、第１固定部５５は、錘部２２のうちの第１部位２２ａと対向する部分に形成されて当該第１部位２２ａとの間に所定の静電容量を構成する第１固定電極部５５ａと、第１固定電極部５５ａから引き出された第１固定配線部５５ｂとを有している。また、第２固定部５６は、錘部２２における第２部位２２ｂと対向する部分に形成されて当該第２部位２２ｂとの間に所定の静電容量を構成する第２固定電極部５６ａと、第２固定電極部５６ａから引き出された第２固定配線部５６ｂとを有している。   As shown in FIG. 1 and FIG. 4, the second semiconductor layer 53 of the second substrate 40 is micromachined to form a groove 54, and the first fixing portion 55 and the second fixing portion 56 are formed by the groove 54. , And the peripheral area 57 are defined. Specifically, the first fixing portion 55 is formed in a portion of the weight portion 22 facing the first portion 22a, and forms a predetermined capacitance with the first portion 22a. An electrode portion 55a and a first fixed wiring portion 55b drawn from the first fixed electrode portion 55a are provided. Further, the second fixed portion 56 is formed at a portion facing the second portion 22 b in the weight portion 22 and forms a predetermined capacitance with the second portion 22 b, and And a second fixed wiring portion 56b drawn from the second fixed electrode portion 56a.

第１、第２固定電極部５５ａ、５６ａは、加速度が印加されていない状態では、第１、第２部位２２ａ、２２ｂとの間に等しい静電容量が構成されるように、互いに同じ平面形状とされている。そして、錘部２２では、第１固定電極部５５ａと対向する部分が第１可動電極部２５ａとなり、第２固定電極部５６ａと対向する部分が第２可動電極部２５ｂとなる。本実施形態では、このように可動部２０および第１、第２固定部５５、５６が形成されていることによってセンシング部７０が構成される。そして、積層方向に加速度が印加されると、錘部２２がトーション梁２３を回転軸として回転するため、第１可動電極部２５ａと第１固定電極部５５ａとの間の静電容量と、第２可動電極部２５ｂと第２固定電極部５６ａとの間の静電容量が変化する。したがって、これらの静電容量の変化に応じた検出信号が出力される。   The first and second fixed electrode portions 55a and 56a have the same planar shape as each other so that an equal capacitance is formed between the first and second portions 22a and 22b when acceleration is not applied. It is assumed. In the weight portion 22, a portion facing the first fixed electrode portion 55a is the first movable electrode portion 25a, and a portion facing the second fixed electrode portion 56a is the second movable electrode portion 25b. In the present embodiment, the sensing unit 70 is configured by forming the movable unit 20 and the first and second fixed units 55 and 56 in this manner. Then, when an acceleration is applied in the stacking direction, the weight 22 rotates with the torsion beam 23 as a rotation axis, so the capacitance between the first movable electrode 25a and the first fixed electrode 55a, and The capacitance between the second movable electrode portion 25b and the second fixed electrode portion 56a changes. Therefore, a detection signal corresponding to the change in capacitance is output.

また、第１固定配線部５５ｂは、後述するように、第２貫通孔９２ａに配置された第２貫通配線層９２ｃと電気的に接続される。第２固定配線部５６ｂは、後述するように、第３貫通孔９３ａに配置された第３貫通配線層９３ｃと電気的に接続される。このため、第１、第２固定配線部５５ｂ、５６ｂは、それぞれ第２、第３貫通配線層９２ｃ、９３ｃと電気的に接続されるように、第１、第２固定電極部５５ａ、５６ａから所定位置まで引き出されている。   The first fixed wiring portion 55b is electrically connected to the second through wiring layer 92c disposed in the second through hole 92a, as described later. The second fixed wiring portion 56b is electrically connected to the third through wiring layer 93c disposed in the third through hole 93a, as described later. Therefore, from the first and second fixed electrode portions 55a and 56a, the first and second fixed wiring portions 55b and 56b are electrically connected to the second and third through wiring layers 92c and 93c, respectively. It is pulled out to a predetermined position.

そして、このように構成された第２基板４０は、一面４０ａが第１基板１０の一面１０ａと対向するように、接合部材８０を介して第１基板１０と接合されている。より詳しくは、センシング部７０が気密封止されるように、第２基板４０が第１基板１０と接合されている。なお、本実施形態では、接合部材８０は酸化膜等で構成されている。   The second substrate 40 configured in this manner is bonded to the first substrate 10 via the bonding member 80 such that the first surface 40 a faces the first surface 10 a of the first substrate 10. More specifically, the second substrate 40 is joined to the first substrate 10 such that the sensing unit 70 is hermetically sealed. In the present embodiment, the bonding member 80 is made of an oxide film or the like.

また、本実施形態では、外部回路と所定の領域との接続を図る第１〜第７配線部９１ｆ〜９７ｆを有する第１〜第７貫通電極部９１〜９７が形成されている。以下に、第１〜第７貫通電極部９１〜９７の構成について図１〜図３、および図５を参照して説明する。なお、図５では、保護膜１００を省略して示してある。   Further, in the present embodiment, the first to seventh through electrode portions 91 to 97 having the first to seventh wiring portions 91f to 97f for connecting the external circuit and the predetermined region are formed. Hereinafter, configurations of the first to seventh through electrode portions 91 to 97 will be described with reference to FIGS. 1 to 3 and 5. In FIG. 5, the protective film 100 is omitted.

第１貫通電極部９１は、図１および図５に示されるように、第２基板４０を積層方向に貫通し、第１半導体層１３におけるアンカー部２４を露出させる第１貫通孔９１ａの壁面に形成された第１壁面絶縁膜９１ｂを有している。また、第１貫通電極部９１は、第１壁面絶縁膜９１ｂ上に形成され、アンカー部２４、つまり可動部２０と電気的に接続される第１貫通配線層９１ｃを有している。さらに、第１貫通電極部９１は、他面絶縁膜６０上に形成されて外部回路と接続される第１パッド部９１ｄと、第１パッド部９１ｄと第１貫通配線層９１ｃとを電気的に接続する第１引出配線層９１ｅとを有している。このため、第１貫通電極部９１における第１配線部９１ｆは、第１貫通配線層９１ｃ、第１パッド部９１ｄ、第１引出配線層９１ｅを有する構成とされている。   As shown in FIGS. 1 and 5, the first through electrode unit 91 penetrates the second substrate 40 in the stacking direction, and is provided on the wall surface of the first through hole 91 a that exposes the anchor portion 24 in the first semiconductor layer 13. It has the 1st wall surface insulation film 91b formed. Further, the first through electrode unit 91 is formed on the first wall surface insulating film 91 b and has a first through wiring layer 91 c electrically connected to the anchor portion 24, that is, the movable portion 20. Further, the first through electrode portion 91 electrically connects the first pad portion 91d formed on the other surface insulating film 60 and connected to the external circuit, the first pad portion 91d and the first through wiring layer 91c. And a first lead-out wiring layer 91e to be connected. Therefore, the first wiring portion 91f in the first through electrode unit 91 is configured to have the first through wiring layer 91c, the first pad portion 91d, and the first lead wiring layer 91e.

第２貫通電極部９２は、図２および図５に示されるように、他面絶縁膜６０、第２支持基板５１、第２絶縁膜５２を積層方向に貫通し、第２半導体層５３における第１固定配線部５５ｂを露出させる第２貫通孔９２ａの壁面に形成された第２壁面絶縁膜９２ｂを有している。また、第２貫通電極部９２は、第２壁面絶縁膜９２ｂ上に形成されて第１固定配線部５５ｂと電気的に接続される第２貫通配線層９２ｃを有している。さらに、第２貫通電極部９２は、他面絶縁膜６０上に形成されて外部回路と接続される第２パッド部９２ｄと、第２パッド部９２ｄと第２貫通配線層９２ｃとを電気的に接続する第２引出配線層９２ｅとを有している。このため、第２貫通電極部９２における第２配線部９２ｆは、第２貫通配線層９２ｃ、第２パッド部９２ｄ、第２引出配線層９２ｅを有する構成とされている。   As shown in FIGS. 2 and 5, the second through electrode portion 92 penetrates the other surface insulating film 60, the second support substrate 51, and the second insulating film 52 in the stacking direction. The second wall insulating film 92b is formed on the wall surface of the second through hole 92a that exposes the fixed wiring portion 55b. Further, the second through electrode unit 92 includes a second through wiring layer 92c which is formed on the second wall surface insulating film 92b and electrically connected to the first fixed wiring portion 55b. Further, the second through electrode portion 92 electrically connects the second pad portion 92d formed on the other surface insulating film 60 and connected to the external circuit, the second pad portion 92d and the second through wiring layer 92c. And a second lead-out wiring layer 92e to be connected. Therefore, the second wiring portion 92f in the second through electrode portion 92 is configured to have the second through wiring layer 92c, the second pad portion 92d, and the second lead wiring layer 92e.

第３貫通電極部９３は、第２貫通電極部９２と同様の構成とされている。すなわち、他面絶縁膜６０、第２支持基板５１、第２絶縁膜５２を積層方向に貫通し、第２半導体層５３における第２固定配線部５６ｂを露出させる第３貫通孔９３ａの壁面に形成された第３壁面絶縁膜９３ｂを有している。また、第３貫通電極部９３は、第３壁面絶縁膜９３ｂ上に形成されて第２固定配線部５６ｂと電気的に接続される第３貫通配線層９３ｃを有している。さらに、第３貫通電極部９３は、他面絶縁膜６０上に形成されて外部回路と接続される第３パッド部９３ｄと、第３パッド部９３ｄと第３貫通配線層９３ｃとを電気的に接続する第３引出配線層９３ｅとを有している。このため、第３貫通電極部９３における第３配線部９３ｆは、第３貫通配線層９３ｃ、第３パッド部９３ｄ、第３引出配線層９３ｅを有する構成とされている。   The third through electrode unit 93 has the same configuration as the second through electrode unit 92. That is, it is formed on the wall surface of the third through hole 93a which penetrates the other surface insulating film 60, the second support substrate 51, and the second insulating film 52 in the stacking direction and exposes the second fixed wiring portion 56b in the second semiconductor layer 53. And the third wall insulating film 93b. Further, the third through electrode unit 93 includes a third through wiring layer 93 c formed on the third wall surface insulating film 93 b and electrically connected to the second fixed wiring portion 56 b. Furthermore, the third through electrode unit 93 electrically connects the third pad unit 93d formed on the other surface insulating film 60 and connected to the external circuit, the third pad unit 93d, and the third through wiring layer 93c. And a third lead-out wiring layer 93e to be connected. For this reason, the third wiring portion 93f in the third through electrode unit 93 is configured to have the third through wiring layer 93c, the third pad portion 93d, and the third lead wiring layer 93e.

第４貫通電極部９４は、図３および図５に示されるように、第２基板４０を積層方向に貫通し、第１半導体層１３における周辺領域３０を露出させる第４貫通孔９４ａの壁面に形成された第４壁面絶縁膜９４ｂを有している。また、第４貫通電極部９４は、第４壁面絶縁膜９４ｂ上に形成されて第１半導体層１３における周辺領域３０と電気的に接続される第４貫通配線層９４ｃを有している。さらに、第４貫通電極部９４は、他面絶縁膜６０上に形成されて外部回路と接続される第４パッド部９４ｄと、第４パッド部９４ｄと第４貫通配線層９４ｃとを電気的に接続する第４引出配線層９４ｅとを有している。このため、第４貫通電極部９４における第４配線部９４ｆは、第４貫通配線層９４ｃ、第４パッド部９４ｄ、第４引出配線層９４ｅを有する構成とされている。   As shown in FIGS. 3 and 5, the fourth through electrode unit 94 penetrates the second substrate 40 in the stacking direction, and is provided on the wall surface of the fourth through hole 94 a that exposes the peripheral region 30 in the first semiconductor layer 13. The fourth wall insulating film 94 b is formed. In addition, the fourth through electrode unit 94 includes a fourth through wiring layer 94 c which is formed on the fourth wall insulating film 94 b and electrically connected to the peripheral region 30 of the first semiconductor layer 13. Further, the fourth through electrode portion 94 electrically connects the fourth pad portion 94d formed on the other surface insulating film 60 and connected to the external circuit, the fourth pad portion 94d, and the fourth through wiring layer 94c. And a fourth lead-out wiring layer 94e to be connected. Therefore, the fourth wiring portion 94f in the fourth through electrode unit 94 is configured to have the fourth through wiring layer 94c, the fourth pad portion 94d, and the fourth lead wiring layer 94e.

第５貫通電極部９５は、他面絶縁膜６０、第２支持基板５１、第２絶縁膜５２を積層方向に貫通し、第２半導体層５３における周辺領域５７を露出させる第５貫通孔９５ａの壁面に形成された第５壁面絶縁膜９５ｂを有している。また、第５貫通電極部９５は、第５壁面絶縁膜９５ｂ上に形成されて第２半導体層５３における周辺領域５７と電気的に接続される第５貫通配線層９５ｃを有している。さらに、第５貫通電極部９５は、他面絶縁膜６０上に形成されて外部回路と接続される第５パッド部９５ｄと、第５パッド部９５ｄと第５貫通配線層９５ｃとを電気的に接続する第５引出配線層９５ｅとを有している。このため、第５貫通電極部９５における第５配線部９５ｆは、第５貫通配線層９５ｃ、第５パッド部９５ｄ、第５引出配線層９５ｅを有する構成とされている。   The fifth through electrode unit 95 penetrates the other surface insulating film 60, the second support substrate 51, and the second insulating film 52 in the stacking direction, and the fifth through hole 95 a that exposes the peripheral region 57 in the second semiconductor layer 53. It has a fifth wall insulating film 95b formed on the wall. In addition, the fifth through electrode unit 95 includes a fifth through wiring layer 95 c which is formed on the fifth wall surface insulating film 95 b and electrically connected to the peripheral region 57 in the second semiconductor layer 53. Further, the fifth through electrode portion 95 electrically connects the fifth pad portion 95d formed on the other surface insulating film 60 and connected to the external circuit, the fifth pad portion 95d and the fifth through wiring layer 95c. And a fifth lead-out wiring layer 95 e to be connected. Therefore, the fifth wiring portion 95f in the fifth through electrode unit 95 is configured to have the fifth through wiring layer 95c, the fifth pad portion 95d, and the fifth lead wiring layer 95e.

なお、本実施形態では、他面絶縁膜６０には、第５貫通孔９５ａの開口部近傍に第２支持基板５１を露出させるコンタクトホール６０ａが形成されている。そして、第５引出配線層９５ｅは、当該コンタクトホール６０ａを埋め込むようにも形成され、第２支持基板５１とも電気的に接続されている。   In the present embodiment, the other surface insulating film 60 is provided with the contact hole 60a for exposing the second support substrate 51 in the vicinity of the opening of the fifth through hole 95a. The fifth lead wiring layer 95 e is also formed so as to fill the contact hole 60 a, and is also electrically connected to the second support substrate 51.

第６、第７貫通電極部９６、９７は、図１および図５に示されるように、それぞれ第２基板４０、第１半導体層１３、第１絶縁膜１２を貫通して第１支持基板１１を露出させる第６、第７貫通孔９６ａ、９７ａに形成された第６、第７壁面絶縁膜９６ｂ、９７ｂを有している。また、第６、第７貫通電極部９６、９７は、それぞれ第６、第７壁面絶縁膜９６ｂ、９７ｂ上に形成されて第１支持基板１１と電気的に接続される第６、第７貫通配線層９６ｃ、９７ｃを有している。さらに、第６、第７貫通電極部９６、９７は、それぞれ他面絶縁膜６０上に形成されて外部回路と接続される第６、第７パッド部９６ｄ、９７ｄと、第６、第７パッド部９６ｄ、９７ｄと第６、第７貫通配線層９６ｃ、９７ｃとを電気的に接続する第６、第７引出配線層９６ｅ、９７ｅとを有している。このため、第６、７貫通電極部９６、９７における第６、７配線部９６ｆ、９７ｆは、第６、７貫通配線層９６ｃ、９７ｃ、第６、第７パッド部９６、９７ｄ、第６、７引出配線層９６ｅ、９７ｅを有する構成とされている。   The sixth and seventh through electrode portions 96 and 97 penetrate the second substrate 40, the first semiconductor layer 13 and the first insulating film 12, respectively, as shown in FIG. 1 and FIG. And the sixth and seventh wall insulating films 96b and 97b formed in the sixth and seventh through holes 96a and 97a, respectively. The sixth and seventh through electrode portions 96 and 97 are formed on the sixth and seventh wall surface insulating films 96 b and 97 b, respectively, and are electrically connected to the first support substrate 11. Wiring layers 96c and 97c are provided. Further, the sixth and seventh through electrode portions 96 and 97 are respectively formed on the other surface insulating film 60 and connected to an external circuit, and sixth and seventh pad portions 96 d and 97 d, and sixth and seventh pads It has the sixth and seventh lead-out wiring layers 96e and 97e which electrically connect the portions 96d and 97d and the sixth and seventh through wiring layers 96c and 97c. Therefore, the sixth and seventh wiring portions 96f and 97f in the sixth and seventh through electrode portions 96 and 97 are the sixth and seventh through wiring layers 96c and 97c, and the sixth and seventh pad portions 96 and 97d, the sixth, And 7 lead wiring layers 96e and 97e.

以上が本実施形態における第１〜第７貫通電極部９１〜９７の基本的な構成である。つまり、第１〜第７貫通電極部９１〜９７は、少なくとも一部の電極部における積層方向に沿った長さが他の電極部における積層方向に沿った長さと異なっている。そして、第１〜第７貫通電極部９１〜９７は、第２基板４０の他面４０ｂから異なる長さに位置する領域と適宜電気的に接続されている。このため、各パッド部９１ｄ〜９７ｄがそれぞれ外部回路と接続されることにより、第１支持基板１１、第１半導体層１３における周辺領域３０、第２支持基板５１、第２半導体層５３における周辺領域５７は、それぞれ所定の電位に維持される。したがって、センシング部７０と、センシング部７０の周囲の領域との間に構成される寄生容量が変動することを抑制でき、検出精度が低下することを抑制できる。   The above is the basic composition of the 1st-7th penetration electrode parts 91-97 in this embodiment. That is, in the first to seventh through electrode portions 91 to 97, the length along the stacking direction of at least a part of the electrode portions is different from the length along the stacking direction of the other electrode portions. And the 1st-7th penetration electrode parts 91-97 are suitably electrically connected with the field located in different length from the other side 40b of the 2nd substrate 40 suitably. Therefore, by connecting the pad portions 91 d to 97 d to the external circuit, the peripheral region 30 of the first support substrate 11 and the first semiconductor layer 13, and the peripheral region of the second support substrate 51 and the second semiconductor layer 53. Each of 57 is maintained at a predetermined potential. Therefore, it can suppress that the parasitic capacitance comprised between the sensing part 70 and the area | region around the sensing part 70 is fluctuate | varied, and can suppress that a detection precision falls.

さらに、本実施形態では、第１〜第７貫通配線層９１ｃ〜９７ｃは、それぞれ第１〜第７貫通孔９１ａ〜９７ａの内部と外部との連通が維持される状態で形成されている。つまり、第１〜第７貫通配線層９１ｃ〜９７ｃは、それぞれ第１〜第７貫通孔９１ａ〜９７ａを埋め込まない状態で形成されている。   Furthermore, in the present embodiment, the first to seventh through wiring layers 91c to 97c are formed in a state in which communication between the inside and the outside of the first to seventh through holes 91a to 97a is maintained, respectively. That is, the first to seventh through wiring layers 91c to 97c are formed in a state in which the first to seventh through holes 91a to 97a are not embedded, respectively.

また、本実施形態では、第１〜第７貫通孔９１ａ〜９７ａは、それぞれ互いに開口部の形状、大きさが等しくされている。具体的には、第１〜第７貫通孔９１ａ〜９７ａは、それぞれ開口部が円状とされ、互いに直径が等しくされている。   Further, in the present embodiment, the first to seventh through holes 91a to 97a are respectively equal in shape and size of the opening. Specifically, the openings of the first to seventh through holes 91a to 97a are circular, and the diameters thereof are equal to each other.

なお、本実施形態では、第１〜第３貫通電極部９１〜９３が検出電極部に相当し、第４〜第７貫通電極部９４〜９７が周辺電極部に相当する。また、本実施形態では、第１貫通電極部９１が可動部用電極部に相当し、第２、第３貫通電極部９２、９３が固定部用電極部に相当している。そして、本実施形態では、第４貫通電極部９４が第１周辺領域用電極部に相当し、第５貫通電極部９５が第２周辺領域用電極部に相当し、第６、第７貫通電極部９６、９７が第１支持基板用電極部に相当している。   In the present embodiment, the first to third through electrode portions 91 to 93 correspond to a detection electrode portion, and the fourth to seventh through electrode portions 94 to 97 correspond to a peripheral electrode portion. Further, in the present embodiment, the first through electrode unit 91 corresponds to the movable unit electrode unit, and the second and third through electrode units 92 and 93 correspond to the fixed unit electrode unit. Further, in the present embodiment, the fourth through electrode unit 94 corresponds to a first peripheral region electrode unit, the fifth through electrode unit 95 corresponds to a second peripheral region electrode unit, and the sixth and seventh through electrodes The portions 96 and 97 correspond to the first support substrate electrode portion.

次に、第１〜第７貫通電極部９１〜９７の配置箇所について説明する。本実施形態では、上記のようにアンカー部２４が第１基板１０の中心に形成されている。このため、図５に示されるように、第２基板４０の他面４０ｂに対する法線方向から視たとき、第１貫通孔９１ａは、第２基板４０の中心に形成される。そして、本実施形態では、第２〜第７貫通孔９２ｂ〜９７ｂは、第２基板４０の他面４０ｂにおける中心に対して点対称となるように形成されている。より詳しくは、本実施形態では、第２〜第７貫通孔９２ａ〜９７ａは、第２基板４０の他面４０ｂにおける中心に対し、６回対称となるように形成されている。なお、上記のように、第１、第２固定配線部５５ｂ、５６ｂは、第２、第３貫通孔９２ａ、９３ａが上記形状となるように、それぞれ第１、第２固定電極部５５ａ、５６ａから引き出されている。   Next, the arrangement places of the first to seventh through electrode portions 91 to 97 will be described. In the present embodiment, the anchor portion 24 is formed at the center of the first substrate 10 as described above. Therefore, as shown in FIG. 5, the first through holes 91 a are formed at the center of the second substrate 40 when viewed from the normal direction to the other surface 40 b of the second substrate 40. And in this embodiment, the 2nd-7th penetration holes 92b-97b are formed so that it may become point-symmetrical with respect to the center in the other surface 40b of the 2nd substrate 40. More specifically, in the present embodiment, the second to seventh through holes 92 a to 97 a are formed to be six-fold symmetric with respect to the center of the other surface 40 b of the second substrate 40. As described above, the first and second fixed wiring portions 55b and 56b have the first and second fixed electrode portions 55a and 56a, respectively, such that the second and third through holes 92a and 93a have the above-described shape. Are drawn from

さらに、本実施形態では、第２〜第７パッド部９２ｄ〜９７ｄ、および第２〜第７引出配線層９２ｅ〜９７ｅも、第２基板４０の中心に対して点対称となるように形成されている。つまり、本実施形態では、第２〜第７貫通電極部９２〜９７は、第２基板４０の中心に対して点対称となるように形成されている。   Furthermore, in the present embodiment, the second to seventh pad portions 92d to 97d and the second to seventh lead wiring layers 92e to 97e are also formed to be point symmetrical with respect to the center of the second substrate 40. There is. That is, in the present embodiment, the second to seventh through electrode portions 92 to 97 are formed to be point symmetric with respect to the center of the second substrate 40.

そして、第２基板４０の他面４０ｂ上には、第１〜第７貫通電極部９１〜９７を覆う保護膜１００が形成されている。保護膜１００には、特に図示しないが、第１〜第７パッド部９１ｄ〜９７ｄを露出させる開口部が形成され、外部回路と各パッド部９１ｄ〜９７ｄとの電気的な接続が図られるようになっている。   Then, on the other surface 40 b of the second substrate 40, a protective film 100 covering the first to seventh through electrode portions 91 to 97 is formed. Although not shown in the figure, the protective film 100 is provided with openings for exposing the first to seventh pad portions 91d to 97d so that the external circuit can be electrically connected to the respective pad portions 91d to 97d. It has become.

以上が本実施形態における物理量センサの構成である。次に、本実施形態の物理量センサの製造方法について図６〜図１１を参照しつつ説明する。   The above is the configuration of the physical quantity sensor in the present embodiment. Next, a method of manufacturing the physical quantity sensor of the present embodiment will be described with reference to FIGS.

まず、図６（ａ）に示されるように、第１支持基板１１を用意し、第１支持基板１１上にＣＶＤ（すなわち、Chemical Vapor Deposition）法や熱酸化等によって第１絶縁膜１２を形成する。次に、第１絶縁膜１２上に図示しないマスクを配置し、窪み部１５の形成予定領域が開口するように第１絶縁膜１２をパターニングする。その後、第１絶縁膜１２をマスクとし、ウェットエッチング等を行って窪み部１５を形成する。   First, as shown in FIG. 6A, the first support substrate 11 is prepared, and the first insulating film 12 is formed on the first support substrate 11 by the CVD (that is, Chemical Vapor Deposition) method, thermal oxidation, or the like. Do. Next, a mask (not shown) is disposed on the first insulating film 12, and the first insulating film 12 is patterned so as to open an area for forming the recess 15. Thereafter, using the first insulating film 12 as a mask, wet etching or the like is performed to form a recess 15.

次に、図６（ｂ）に示されるように、第１絶縁膜１２と第１半導体層１３とを接合して第１基板１０を形成する。第１絶縁膜１２と第１半導体層１３との接合は、特に限定されるものではないが、例えば、次のように行うことができる。すなわち、まず、第１絶縁膜１２の接合面および第１半導体層１３の接合面にＮ２プラズマ、Ｏ２プラズマ、またはＡｒイオンビームを照射し、絶縁膜１２および半導体層１３の各接合面を活性化させる。そして、適宜形成されたアライメントマークを用いて赤外顕微鏡等によるアライメントを行い、室温〜５５０℃で第１絶縁膜１２および半導体層１３をいわゆる直接接合により接合する。その後、第１半導体層１３を研磨、研削等することにより、所望の厚さに加工する。 Next, as shown in FIG. 6B, the first insulating film 12 and the first semiconductor layer 13 are bonded to form a first substrate 10. The bonding between the first insulating film 12 and the first semiconductor layer 13 is not particularly limited, but can be performed, for example, as follows. That is, first, the bonding surface of the first insulating film 12 and the bonding surface of the first semiconductor layer 13 are irradiated with N 2 plasma, O 2 plasma, or Ar ion beam, and each bonding surface of the insulating film 12 and the semiconductor layer 13 is Activate. Then, alignment using an infrared microscope or the like is performed using appropriately formed alignment marks, and the first insulating film 12 and the semiconductor layer 13 are bonded by so-called direct bonding at room temperature to 550 ° C. Thereafter, the first semiconductor layer 13 is processed to a desired thickness by polishing, grinding or the like.

なお、ここでは直接接合を例に挙げて説明したが、第１絶縁膜１２と第１半導体層１３とは、陽極接合や中間層接合、フージョン接合等の接合技術によって接合されてもよい。また、接合後に高温アニール等の接合品質を向上させる処理を行ってもよい。   Although direct bonding is described as an example here, the first insulating film 12 and the first semiconductor layer 13 may be bonded by bonding technology such as anodic bonding, intermediate layer bonding, or fusion bonding. In addition, after the bonding, processing such as high temperature annealing may be performed to improve the bonding quality.

次に、図６（ｃ）に示されるように、第１半導体層１３上に図示しないマスクを配置してドライエッチング等を行い、溝部１４を形成して第１半導体層１３を可動部２０および周辺領域３０に区画する。   Next, as shown in FIG. 6C, a mask (not shown) is disposed on the first semiconductor layer 13 and dry etching or the like is performed to form the groove portion 14 to form the first semiconductor layer 13 as the movable portion 20. Divide into the peripheral area 30.

続いて、上記工程とは別工程において、図７（ａ）に示されるように、第２支持基板５１、第２絶縁膜５２、第２半導体層５３が順に積層されたキャップ基板５０を用意する。そして、第２半導体層５３を熱酸化等して接合部材８０を形成する。   Subsequently, in a step separate from the above step, as shown in FIG. 7A, a cap substrate 50 in which the second support substrate 51, the second insulating film 52, and the second semiconductor layer 53 are sequentially stacked is prepared. . Then, the second semiconductor layer 53 is thermally oxidized to form the bonding member 80.

次に、図７（ｂ）に示されるように、接合部材８０上に図示しないマスクを配置し、接合部材８０のうちの第１基板１０と接合された際に錘部２２と対向する部分をエッチングにより除去する。その後、再びマスクを配置してドライエッチング等を行い、溝部５４を形成することにより、第２半導体層５３を、第１固定部５５、第２固定部５６、および周辺領域５７に区画する。   Next, as shown in FIG. 7B, a mask (not shown) is disposed on the bonding member 80, and a portion of the bonding member 80 facing the weight 22 when bonded to the first substrate 10 is Remove by etching. Thereafter, a mask is disposed again and dry etching or the like is performed to form the groove 54, thereby dividing the second semiconductor layer 53 into the first fixing portion 55, the second fixing portion 56, and the peripheral region 57.

続いて、図７（ｃ）に示されるように、第１基板１０の第１半導体層１３と、キャップ基板５０に形成された接合部材８０とを接合する。なお、第１半導体層１３と接合部材８０は、上記第１絶縁膜１２と第１半導体層１３との接合と同様に、直接接合等で接合される。   Subsequently, as shown in FIG. 7C, the first semiconductor layer 13 of the first substrate 10 and the bonding member 80 formed on the cap substrate 50 are bonded. The first semiconductor layer 13 and the bonding member 80 are bonded by direct bonding or the like, similarly to the bonding of the first insulating film 12 and the first semiconductor layer 13.

次に、上記第１〜第７貫通孔９１ａ〜９７ａを形成する工程について、図８、図１０、図１１を参照しつつ説明する。なお、図８は、図１に相当する断面図であり、図１０は図２に相当する断面図であり、図１１は図３に相当する断面図である。   Next, the process of forming the first to seventh through holes 91a to 97a will be described with reference to FIGS. 8, 10, and 11. FIG. 8 is a cross-sectional view corresponding to FIG. 1, FIG. 10 is a cross-sectional view corresponding to FIG. 2, and FIG. 11 is a cross-sectional view corresponding to FIG.

図８（ａ）、図１０（ａ）、図１１（ａ）に示されるように、第２支持基板５１上に、酸化膜で構成される図示しないマスクをＣＶＤ法等で形成する。そして、第１〜第７貫通孔９１ａ〜９７ａの形成予定領域が露出するようにマスクをパターニングし、ドライエッチングを行って第２半導体層５３を露出させる。これにより、図８（ａ）に示されるように、第１貫通孔９１ａ、第６貫通孔９６ａ、第７貫通孔９７ａの開口部側の部分となる孔部１１１が形成される。また、図１０（ａ）に示されるように、第２半導体層５３における第１固定部５５を露出させる第２貫通孔９２ａ、第２半導体層５３における第２固定部５６を露出させる第３貫通孔９３ａが形成される。さらに、図１１（ａ）に示されるように、第４貫通孔９４ａの開口部側の部分となる孔部１１１、および第２半導体層５３における周辺領域５７を露出させる第５貫通孔９５ａが形成される。   As shown in FIGS. 8A, 10A, and 11A, a mask (not shown) made of an oxide film is formed on the second support substrate 51 by the CVD method or the like. Then, the mask is patterned so that the formation planned regions of the first to seventh through holes 91 a to 97 a are exposed, and dry etching is performed to expose the second semiconductor layer 53. As a result, as shown in FIG. 8A, holes 111 are formed which become portions on the opening side of the first through holes 91a, the sixth through holes 96a, and the seventh through holes 97a. Further, as shown in FIG. 10A, the second through hole 92a for exposing the first fixing portion 55 in the second semiconductor layer 53, and the third penetrating for exposing the second fixing portion 56 in the second semiconductor layer 53. Holes 93a are formed. Further, as shown in FIG. 11A, a hole 111 serving as a portion on the opening side of the fourth through hole 94a and a fifth through hole 95a exposing the peripheral region 57 in the second semiconductor layer 53 are formed. Be done.

続いて、図８（ｂ）、図１０（ｂ）、図１１（ｂ）に示されるように、第１フォトレジスト１２１を配置する。そして、フォトリソグラフィー等を行い、第１貫通孔９１ａ、第４貫通孔９４ａ、第６貫通孔９６ａ、および第７貫通孔９７ａの形成予定領域が露出するように、第１フォトレジスト１２１をパターニングする。そして、第１フォトレジスト１２１をマスクとして再びドライエッチングを行い、第１半導体層１３に達するように孔部１１１を掘り下げる。これにより、図８（ｂ）に示されるように、第１半導体層１３における可動部２０を露出させる第１貫通孔９１ａが形成される。また、図１１（ｂ）に示されるように、第１半導体層１３における周辺領域３０を露出させる第４貫通孔９４ａが形成される。その後、第１フォトレジスト１２１を除去する。   Subsequently, as shown in FIGS. 8B, 10B, and 11B, the first photoresist 121 is disposed. Then, photolithography or the like is performed to pattern the first photoresist 121 so that the formation planned regions of the first through holes 91a, the fourth through holes 94a, the sixth through holes 96a, and the seventh through holes 97a are exposed. . Then, dry etching is performed again using the first photoresist 121 as a mask, and the holes 111 are dug down so as to reach the first semiconductor layer 13. As a result, as shown in FIG. 8B, the first through holes 91a for exposing the movable portion 20 in the first semiconductor layer 13 are formed. Further, as shown in FIG. 11B, a fourth through hole 94a that exposes the peripheral region 30 in the first semiconductor layer 13 is formed. Thereafter, the first photoresist 121 is removed.

続いて、図８（ｃ）、図１０（ｃ）、図１１（ｃ）に示されるように、第２フォトレジスト１２２を配置する。そして、フォトリソグラフィー等を行い、第６貫通孔９６ａおよび第７貫通孔９７ａの形成予定領域が露出するように、第２フォトレジスト１２２をパターニングする。そして、第２フォトレジスト１２２をマスクとして再びドライエッチングを行い、第１支持基板１１に達するように孔部１１１を掘り下げる。これにより、図８（ｃ）に示されるように、第１支持基板１１を露出させる第６貫通孔９６ａおよび第７貫通孔９７ａが形成される。その後、第２フォトレジスト１２２を除去する。このようにして、上記第１〜第７貫通孔９１ａ〜９７ａが形成される。   Subsequently, as shown in FIGS. 8C, 10C, and 11C, the second photoresist 122 is disposed. Then, photolithography or the like is performed, and the second photoresist 122 is patterned so that the formation planned regions of the sixth through holes 96 a and the seventh through holes 97 a are exposed. Then, dry etching is performed again using the second photoresist 122 as a mask, and the holes 111 are dug so as to reach the first support substrate 11. As a result, as shown in FIG. 8C, the sixth through holes 96a and the seventh through holes 97a for exposing the first support substrate 11 are formed. Thereafter, the second photoresist 122 is removed. Thus, the first to seventh through holes 91a to 97a are formed.

上記第１〜第７貫通孔９１ａ〜９７ａを形成した後は、第１〜第７壁面絶縁膜９１ｂ〜９７ｂ、第１〜第７貫通配線層９１ｃ〜９７ｃ、第１〜第７パッド部９１ｄ〜９７ｄ、第１〜第７引出配線層９１ｅ〜９７ｅを形成する工程を行う。なお、以下では、これの工程について図１の断面に相当する図９を参照しながら説明するが、図２および図３の断面に相当する部分についても同様の工程が行われる。   After the first to seventh through holes 91a to 97a are formed, the first to seventh wall insulating films 91b to 97b, the first to seventh through wiring layers 91c to 97c, and the first to seventh pad portions 91d to A step of forming first to seventh lead wiring layers 91e to 97e is performed. In the following, this process will be described with reference to FIG. 9, which corresponds to the cross section of FIG. 1, but the same process is performed for the parts corresponding to the cross sections of FIG. 2 and FIG.

すなわち、図９（ａ）に示されるように、絶縁膜をＣＶＤ法等によって形成し、第１〜第７貫通孔９１ａ〜９７ａの壁面に第１〜第７壁面絶縁膜９１ｂ〜９７ｂを形成すると共に、第２支持基板５１上に他面絶縁膜６０を形成する。これにより、第２基板４０が構成される。   That is, as shown in FIG. 9A, the insulating film is formed by the CVD method or the like, and the first to seventh wall insulating films 91b to 97b are formed on the wall surfaces of the first to seventh through holes 91a to 97a. At the same time, the other surface insulating film 60 is formed on the second support substrate 51. Thereby, the second substrate 40 is configured.

続いて、図９（ｂ）に示されるように、第３フォトレジスト１２３を配置する。そして、フォトリソグラフィー等を行い、図９（ａ）の工程にて第１〜第７貫通孔９１ａ〜９７ａの底面に形成された絶縁膜が露出されるように、第３フォトレジスト１２３をパターニングする。なお、この工程では、図９とは別断面において、第２支持基板５１を露出させるコンタクトホール６０ａの形成予定領域も同時に露出させる。そして、第３フォトレジスト１２３をマスクとしてドライエッチングを行い、第１〜７貫通孔９１ａ〜９７ｂの底面から絶縁膜を除去すると共に、コンタクトホール６０ａを形成する。   Subsequently, as shown in FIG. 9B, the third photoresist 123 is disposed. Then, photolithography and the like are performed, and the third photoresist 123 is patterned so that the insulating film formed on the bottom surfaces of the first to seventh through holes 91a to 97a is exposed in the step of FIG. . In this step, in a cross section different from that in FIG. 9, the planned formation region of the contact hole 60 a for exposing the second support substrate 51 is simultaneously exposed. Then, dry etching is performed using the third photoresist 123 as a mask to remove the insulating film from the bottom surfaces of the first to seventh through holes 91 a to 97 b and form the contact hole 60 a.

続いて、図９（ｃ）に示されるように、アルミニウム等の金属膜をスパッタ法等により形成し、第１〜第７壁面絶縁膜９１ｂ〜９７ｂ上に第１〜第７貫通配線層９１ｃ〜９７ｃを形成する。そして、他面絶縁膜６０上に形成された金属膜をパターニングし、第１〜第７パッド部９１ｄ〜９７ｄおよび第１〜第７引出配線層９１ｅ〜９７ｅを形成する。このようにして、第１〜第７配線部９１ｆ〜９７ｆを有する第１〜第７貫通電極部９１〜９７が構成される。   Subsequently, as shown in FIG. 9C, a metal film such as aluminum is formed by sputtering or the like, and the first to seventh through wiring layers 91c to 91c are formed on the first to seventh wall surface insulating films 91b to 97b. Form 97c. Then, the metal film formed on the other surface insulating film 60 is patterned to form first to seventh pad portions 91d to 97d and first to seventh lead wiring layers 91e to 97e. Thus, the first to seventh through electrode portions 91 to 97 having the first to seventh wiring portions 91f to 97f are configured.

その後は特に図示しないが、保護膜１００をＣＶＤ法等により形成し、第１〜第７パッド部９１ｄ〜９７ｄを露出させる開口部を形成することにより、本実施形態の物理量センサが製造される。   After that, although not shown in the drawings, the physical quantity sensor of the present embodiment is manufactured by forming the protective film 100 by the CVD method or the like and forming the opening for exposing the first to seventh pad parts 91d to 97d.

以上のようにして本実施形態の物理量センサが製造される。なお、上記では、１つの物理量センサの製造方法について説明したが、ウェハ状の第１基板１０とキャップ基板５０を用意し、ウェハ状態で上記各工程を行った後にダイシングカットしてチップ単位に分割するようにしてもよい。   The physical quantity sensor of the present embodiment is manufactured as described above. Although the method of manufacturing one physical quantity sensor has been described above, the wafer-shaped first substrate 10 and the cap substrate 50 are prepared, and the above steps are performed in the wafer state, and dicing cut is performed to divide into chips. You may do it.

以上説明したように、本実施形態では、第１支持基板１１、第１半導体層１３における周辺領域３０、第２支持基板５１、第２半導体層５３における周辺領域５７が外部回路と電気的に接続されて所定の電位に維持されている。このため、センシング部７０と、センシング部７０に周囲に位置する領域との間で構成される寄生容量が変動することを抑制でき、検出精度が低下することを抑制できる。   As described above, in the present embodiment, the first support substrate 11, the peripheral region 30 in the first semiconductor layer 13, the second support substrate 51, and the peripheral region 57 in the second semiconductor layer 53 are electrically connected to the external circuit. And is maintained at a predetermined potential. For this reason, it can suppress that the parasitic capacitance comprised between the sensing part 70 and the area | region located in the periphery to the sensing part 70 is fluctuate | varied, and can suppress that a detection precision falls.

また、第２基板４０の他面４０ｂに対する法線方向から視たとき、第１貫通電極部９１は、第２基板４０の中心を含む位置に形成されている。そして、第２〜第７貫通電極部９２〜９７は、第２基板４０の他面４０ｂにおける中心に対して点対称となるように形成されている。このため、第２〜第７貫通配線層９２ｃ〜９７ｃに起因する応力が均等化される。したがって、本実施形態では、物理量センサが歪み難くなり、検出精度が低下することをさらに抑制できる。特に、本実施形態のように、積層方向に沿った加速度を検出する物理量センサでは、物理量センサが歪んでしまうと、第１可動電極部２５ａと第１固定電極部５５ａとの間の容量、第２可動電極部２５ｂと第２固定電極部５６ａとの間の容量との差が変化してしまい、検出精度が低下し易い。このため、物理量センサを歪み難くすることにより、検出精度が低下することを抑制できる。   In addition, when viewed in the normal direction to the other surface 40 b of the second substrate 40, the first through electrode unit 91 is formed at a position including the center of the second substrate 40. And the 2nd-7th penetration electrode parts 92-97 are formed so that it may become point-symmetrical with respect to the center in the other surface 40b of the 2nd substrate 40. Therefore, the stress caused by the second to seventh through wiring layers 92c to 97c is equalized. Therefore, in the present embodiment, the physical quantity sensor is less likely to be distorted, and deterioration in detection accuracy can be further suppressed. In particular, in the physical quantity sensor that detects the acceleration along the stacking direction as in the present embodiment, when the physical quantity sensor is distorted, the capacitance between the first movable electrode unit 25a and the first fixed electrode unit 55a, The difference between the capacitances of the second movable electrode portion 25b and the second fixed electrode portion 56a is changed, and the detection accuracy is likely to be lowered. Therefore, by making the physical quantity sensor less likely to distort, it is possible to suppress a decrease in detection accuracy.

さらに、第１〜第７貫通配線層９１ｃ〜９７ｃは、第１〜第７貫通孔９１ａ〜９７ａの内部と外部とが連通する状態で形成されている。つまり、第１〜第７貫通配線層９１ｃ〜９７ｃは、第１〜第７貫通孔９１ａ〜９７ａを埋め込まない状態で形成されている。このため、第１〜第７貫通孔９１ａ〜９７ａが第１〜第７貫通配線層９１ｃ〜９７ｃで埋め込まれている場合と比較して、当該埋め込まれていない部分で第１〜第７貫通配線層９１ｃ〜９７ｃに起因する応力を緩和できる。したがって、物理量センサを歪ませる応力自体の大きさを低減できる。   Furthermore, the first to seventh through wiring layers 91c to 97c are formed in a state in which the inside and the outside of the first to seventh through holes 91a to 97a communicate with each other. That is, the first to seventh through wiring layers 91c to 97c are formed in a state in which the first to seventh through holes 91a to 97a are not embedded. Therefore, compared to the case where the first to seventh through holes 91a to 97a are embedded in the first to seventh through wiring layers 91c to 97c, the first to seventh through wirings in the portion not embedded The stress caused by the layers 91c to 97c can be relieved. Therefore, the magnitude of the stress itself that distorts the physical quantity sensor can be reduced.

また、第１〜第７貫通孔９１ａ〜９７ａは、開口部の径が等しくされている。このため、第１〜第７貫通孔９１ａ〜９７ａの径が異なっている場合と比較して、特に貫通孔を埋め込まない場合の緩和する応力の大きさがばらつくことを抑制できる。したがって、物理量センサが歪むことをさらに抑制できる。   Further, the diameters of the openings of the first to seventh through holes 91a to 97a are equal. For this reason, as compared with the case where the diameters of the first to seventh through holes 91a to 97a are different, it is possible to suppress variation in the magnitude of the stress to be relaxed particularly when the through holes are not embedded. Therefore, distortion of the physical quantity sensor can be further suppressed.

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対して、ダミー配線層およびダミーパッド部を追加したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。 Second Embodiment
The second embodiment will be described. The present embodiment is the same as the first embodiment except that a dummy wiring layer and a dummy pad portion are added to the first embodiment, and the description thereof is omitted here.

本実施形態では、図１２に示されるように、第２基板４０の他面４０ｂ上には、第１ダミーパッド部９１ｇ、および第１ダミーパッド部９１ｇと接続される第１ダミー引出配線層９１ｈが形成されている。具体的には、第１ダミーパッド部９１ｇおよび第１ダミー引出配線層９１ｈは、それぞれ第１貫通孔９１ａを挟んで第１パッド部９１ｄおよび第１引出配線層９１ｅと反対側に形成されている。より詳しくは、第１ダミーパッド部９１ｇおよび第１ダミー引出配線層９１ｈは、第１貫通孔９１ａを中心として第１パッド部９１ｄおよび第１引出配線層９１ｅと点対称となるように形成されている。   In the present embodiment, as shown in FIG. 12, on the other surface 40b of the second substrate 40, a first dummy lead wiring layer 91h connected to the first dummy pad portion 91g and the first dummy pad portion 91g. Is formed. Specifically, the first dummy pad portion 91g and the first dummy lead-out wiring layer 91h are formed on the opposite side of the first pad portion 91d and the first lead-out wiring layer 91e with the first through hole 91a interposed therebetween. . More specifically, the first dummy pad portion 91g and the first dummy lead-out wiring layer 91h are formed to be point-symmetrical to the first pad portion 91d and the first lead-out wiring layer 91e about the first through hole 91a. There is.

以上説明したように、本実施形態では、第１貫通孔９１ａを中心とし、第１パッド部９１ｄおよび第１引出配線層９１ｅと点対称となるように、第１ダミーパッド部９１ｇおよび第１ダミー引出配線層９１ｈが形成されている。このため、第１パッド部９１ｄおよび第１引出配線層９１ｅにて発生する応力と第１ダミーパッド部９１ｇおよび第１ダミー引出配線層９１ｈにて発生する応力とが均等化される。つまり、本実施形態では、第１配線部９１ｆに起因する応力によって物理量センサが歪むことも抑制できる。   As described above, in the present embodiment, the first dummy pad portion 91g and the first dummy are arranged so as to be point-symmetrical to the first pad portion 91d and the first lead-out wiring layer 91e with the first through hole 91a as the center. A lead wiring layer 91 h is formed. Therefore, the stress generated in the first pad portion 91d and the first lead wiring layer 91e and the stress generated in the first dummy pad portion 91g and the first dummy lead wiring layer 91h are equalized. That is, in the present embodiment, it is possible to suppress the distortion of the physical quantity sensor due to the stress caused by the first wiring portion 91 f.

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対して、第１基板１０および第２基板４０の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。 Third Embodiment
A third embodiment will be described. The present embodiment is the same as the first embodiment except that the configurations of the first substrate 10 and the second substrate 40 are modified with respect to the first embodiment, and therefore the description will be omitted here. .

まず、本実施形態の物理量センサの構成について説明する。本実施形態では、図１３に示されるように、第２基板４０の他面４０ｂから視たとき、第１〜第７貫通電極部９１〜９７の配置箇所は上記第１実施形態と同様とされている。   First, the configuration of the physical quantity sensor of the present embodiment will be described. In the present embodiment, as shown in FIG. 13, when viewed from the other surface 40 b of the second substrate 40, the arrangement locations of the first to seventh through electrode portions 91 to 97 are the same as in the first embodiment. ing.

第１基板１０は、図１４〜図１６に示されるように、第１支持基板１１、下層絶縁膜１３０、下層半導体層１４０、上層絶縁膜１５０、上層半導体層１６０が順に積層されて構成されている。本実施形態では、下層半導体層１４０および上層半導体層１６０は、ポリシリコン等で構成され、下層絶縁膜１３０および上層絶縁膜１５０は、酸化膜や窒化膜等で構成されている。   The first substrate 10 is configured by sequentially laminating a first support substrate 11, a lower insulating film 130, a lower semiconductor layer 140, an upper insulating film 150, and an upper semiconductor layer 160, as shown in FIGS. There is. In the present embodiment, the lower semiconductor layer 140 and the upper semiconductor layer 160 are made of polysilicon or the like, and the lower insulating film 130 and the upper insulating film 150 are made of an oxide film, a nitride film or the like.

上層半導体層１６０には、マイクロマシン加工が施されて溝部１６１が形成され、溝部１６１によって可動部２０、第１上層配線領域１６２、第２上層配線領域１６３、第３上層配線領域１６４、第４上層配線領域１６５、上層周辺領域１６６が区画形成されている。   The upper semiconductor layer 160 is micromachined to form a groove 161, and the groove 161 forms a movable portion 20, a first upper interconnection region 162, a second upper interconnection region 163, a third upper interconnection region 164, and a fourth upper layer. A wiring area 165 and an upper layer peripheral area 166 are defined.

なお、可動部２０は、上記第１実施形態と同様に、開口部２１が形成された錘部２２およびトーション梁２３を有する構成とされている。但し、可動部２０は、トーション梁２３が後述する下層半導体層１４０の支持領域１４２と連結されることにより、下層絶縁膜１３０を介して第１支持基板１１に支持されている。また、第１、第２上層配線領域１６２、１６３は、図１４および図１５に示され、第３上層配線領域１６４は、図１６に示され、第４上層配線領域１６５は、図１４に示され、上層周辺領域１６６は、図１４〜図１６に示されている。そして、本実施形態では、第１上層配線領域１６２および第２上層配線領域１６３が固定部用配線領域に相当している。また、第３上層配線領域１６４が周辺領域用配線領域に相当している。   The movable portion 20 is configured to have a weight portion 22 in which the opening 21 is formed and the torsion beam 23, as in the first embodiment. However, the movable portion 20 is supported by the first support substrate 11 via the lower insulating film 130 by connecting the torsion beam 23 to a support region 142 of the lower semiconductor layer 140 described later. The first and second upper layer wiring regions 162 and 163 are shown in FIGS. 14 and 15, the third upper layer wiring region 164 is shown in FIG. 16, and the fourth upper layer wiring region 165 is shown in FIG. The upper peripheral region 166 is illustrated in FIGS. 14-16. In the present embodiment, the first upper layer wiring region 162 and the second upper layer wiring region 163 correspond to the fixing portion wiring region. Also, the third upper layer wiring region 164 corresponds to the peripheral region wiring region.

下層半導体層１４０には、マイクロマシン加工が施されて溝部１４１が形成され、第１固定部５５、第２固定部５６、支持領域１４２、下層配線領域１４３、下層周辺領域１４４が区画形成されている。   The lower semiconductor layer 140 is micromachined to form the groove portion 141, and the first fixing portion 55, the second fixing portion 56, the support region 142, the lower layer wiring region 143, and the lower layer peripheral region 144 are partitioned. .

なお、第１固定部５５は、上記と同様に、錘部２２のうちの第１部位２２ａと対向する部分に形成されて当該第１部位２２ａとの間に所定の容量を構成する第１固定電極部５５ａと、第１固定電極部５５ａから引き出された第１固定配線部５５ｂとを有している。また、第２固定部５６は、錘部２２における第２部位２２ｂと対向する部分に形成されて当該第２部位２２ｂとの間に所定の容量を構成する第２固定電極部５６ａと、第２固定電極部５６ａから引き出された第２固定配線部５６ｂとを有している。但し、本実施形態では、第１固定部５５および第２固定部５６は、可動部２０よりも下方側に配置されている。つまり、第１固定部５５および第２固定部５６は、可動部２０よりも第１支持基板１１側に形成されている。すなわち、本実施形態では、第１基板１０にセンシング部７０が構成されている。   In the same manner as described above, the first fixing portion 55 is formed at a portion facing the first portion 22a of the weight portion 22 and forms a predetermined capacitance with the first portion 22a. An electrode portion 55a and a first fixed wiring portion 55b drawn from the first fixed electrode portion 55a are provided. In addition, the second fixed portion 56 is formed at a portion facing the second portion 22 b of the weight portion 22 and forms a predetermined capacitance with the second portion 22 b, and the second fixed portion 56 a, And a second fixed wiring portion 56b drawn from the fixed electrode portion 56a. However, in the present embodiment, the first fixed portion 55 and the second fixed portion 56 are disposed below the movable portion 20. That is, the first fixed portion 55 and the second fixed portion 56 are formed closer to the first support substrate 11 than the movable portion 20. That is, in the present embodiment, the sensing unit 70 is configured on the first substrate 10.

また、図１４に示されるように、第１固定配線部５５ｂは、第１上層配線領域１６２の下方に位置するように区画形成されている。第２固定配線部５６ｂは、第２上層配線領域１６３の下方に位置するように区画形成されている。支持領域１４２は、アンカー部２４の下方に位置するように区画形成されている。下層配線領域１４３は、第４上層配線領域１６５の下方に位置するように区画形成されている。   Further, as shown in FIG. 14, the first fixed wiring portion 55 b is sectioned so as to be located below the first upper layer wiring region 162. The second fixed wiring portion 56 b is partitioned so as to be located below the second upper layer wiring region 163. The support area 142 is defined to be located below the anchor portion 24. The lower layer wiring region 143 is partitioned so as to be located below the fourth upper layer wiring region 165.

なお、第１上層配線領域１６２は、後述するように、第２貫通配線層９２ｃと電気的に接続される。また、第２上層配線領域１６３は、後述するように、第３貫通配線層９３ｃと電気的に接続される。このため、図１４および図１５に示されるように、第１上層配線領域１６２は、第２貫通配線層９２ｃと電気的に接続されるように、第１固定配線部５５ｂの上方から所定位置まで引き出されている。また、第２上層配線領域１６３は、第３貫通配線層９３ｃと電気的に接続されるように、第２固定配線部５６ｂの上方から所定位置まで引き出されている。   The first upper wiring region 162 is electrically connected to the second through wiring layer 92c, as described later. In addition, the second upper wiring region 163 is electrically connected to the third through wiring layer 93c as described later. Therefore, as shown in FIGS. 14 and 15, the first upper wiring region 162 is from the upper side of the first fixed wiring portion 55b to a predetermined position so as to be electrically connected to the second through wiring layer 92c. It is pulled out. The second upper wiring region 163 is drawn to a predetermined position from above the second fixed wiring portion 56b so as to be electrically connected to the third through wiring layer 93c.

上層絶縁膜１５０には、可動部２０における錘部２２と対向する部分が除去された開口部１５１が形成されている。これにより、可動部２０は、錘部２２が浮遊状態となり、積層方向の加速度が印可されるとトーション梁２３を回転軸として回転する。   The upper layer insulating film 150 is formed with an opening 151 from which the portion of the movable portion 20 facing the weight 22 is removed. Thereby, the weight part 22 will be in a floating state, and the movable part 20 will rotate the torsion beam 23 as a rotating shaft, when the acceleration of a lamination direction is applied.

また、上層絶縁膜１５０には、第１固定配線部５５ｂの一部を露出させる第１上層コンタクトホール１５２、第２固定配線部５６ｂの一部を露出させる第２上層コンタクトホール１５３が形成されている。また、上層絶縁膜１５０には、図１６に示されるように、下層周辺領域１４４の一部を露出させる第３上層コンタクトホール１５４が形成され、図１４に示されるように、下層配線領域１４３の一部を露出させる第４上層コンタクトホール１５５が形成されている。   In the upper layer insulating film 150, a first upper layer contact hole 152 exposing a portion of the first fixed wiring portion 55b and a second upper layer contact hole 153 exposing a portion of the second fixed wiring portion 56b are formed. There is. Further, as shown in FIG. 16, a third upper layer contact hole 154 exposing a portion of lower layer peripheral region 144 is formed in upper layer insulating film 150, and as shown in FIG. A fourth upper layer contact hole 155 is formed to expose a part.

そして、図１４に示されるように、第１上層配線領域１６２は、第１上層コンタクトホール１５２を通じて第１固定部５５と電気的に接続されている。第２上層配線領域１６３は、第２上層コンタクトホール１５３を通じて第２固定部５６と電気的に接続されている。また、図１６に示されるように、第３上層配線領域１６４は、第３上層コンタクトホール１５４を通じて下層周辺領域１４４と電気的に接続されている。そして、図１４に示されるように、第４上層配線領域１６５は、第４上層コンタクトホール１５５を通じて下層配線領域１４３と電気的に接続されている。   Then, as shown in FIG. 14, the first upper layer wiring region 162 is electrically connected to the first fixing portion 55 through the first upper layer contact hole 152. The second upper layer wiring region 163 is electrically connected to the second fixing portion 56 through the second upper layer contact hole 153. Further, as shown in FIG. 16, the third upper layer wiring region 164 is electrically connected to the lower layer peripheral region 144 through the third upper layer contact hole 154. As shown in FIG. 14, the fourth upper layer wiring region 165 is electrically connected to the lower layer wiring region 143 through the fourth upper layer contact hole 155.

下層絶縁膜１３０には、第１支持基板１１の一部を露出させるコンタクトホール１３１が形成されている。そして、下層配線領域１４３は、コンタクトホール１３１を通じて第１支持基板１１と電気的に接続されている。つまり、第４上層配線領域１６５は、下層配線領域１４３を通じて第１支持基板１１と電気的に接続されている。   In the lower layer insulating film 130, a contact hole 131 for exposing a part of the first support substrate 11 is formed. The lower layer wiring region 143 is electrically connected to the first support substrate 11 through the contact hole 131. That is, the fourth upper layer wiring region 165 is electrically connected to the first support substrate 11 through the lower layer wiring region 143.

なお、図１４に示されるように、下層半導体層１４０に形成された溝部１４１のうちの可動部２０と対向する部分と異なる部分には、中層絶縁膜１４５が埋め込まれている。   As shown in FIG. 14, in the portion of the groove portion 141 formed in the lower layer semiconductor layer 140 different from the portion facing the movable portion 20, the middle layer insulating film 145 is embedded.

第２基板４０は、キャップ基板５０と、他面絶縁膜６０とを有している。但し、本実施形態のキャップ基板５０は、上記第２支持基板５１を構成するシリコン基板のみで構成されている。そして、第２基板４０は、接合部材８０を介して第１基板１０における上層半導体層１６０と接合されている。   The second substrate 40 has a cap substrate 50 and a back surface insulating film 60. However, the cap substrate 50 of the present embodiment is configured only with the silicon substrate that constitutes the second support substrate 51. The second substrate 40 is bonded to the upper semiconductor layer 160 of the first substrate 10 via the bonding member 80.

また、上記第１実施形態と同様に、外部回路と所定の領域との接続を図る第１〜第７配線部９１ｆ〜９７ｆを有する第１〜第７貫通電極部９１〜９７が形成されている。なお、第１〜第７貫通電極部９１〜９７の基本的な構成は上記第１実施形態と同様であるため、異なる部分について説明する。   Further, similarly to the first embodiment, the first to seventh through electrode portions 91 to 97 having the first to seventh wiring portions 91f to 97f for connecting the external circuit to the predetermined region are formed. . The basic configuration of the first to seventh through electrode portions 91 to 97 is the same as that of the first embodiment, and thus different parts will be described.

本実施形態では、第１貫通電極部９１は、図１４に示されるように、第１貫通孔９１ａが上層半導体層１６０におけるアンカー部２４を露出させるように形成されている。そして、第１貫通配線層９１ｃは、アンカー部２４、つまり可動部２０と電気的に接続されている。   In the present embodiment, as shown in FIG. 14, the first through electrode 91 is formed such that the first through hole 91 a exposes the anchor 24 in the upper semiconductor layer 160. The first through wiring layer 91 c is electrically connected to the anchor portion 24, that is, the movable portion 20.

第２貫通電極部９２は、図１５に示されるように、第２貫通孔９２ａが上層半導体層１６０における第１上層配線領域１６２を露出させるように形成されている。そして、第２貫通配線層９２ｃは、第１上層配線領域１６２と電気的に接続されている。これにより、第２貫通配線層９２ｃは、第１上層配線領域１６２を介して第１固定部５５と電気的に接続される。つまり、第１上層配線領域１６２は、第１固定部５５と第２貫通配線層９２ｃとを接続する配線としての機能を発揮する領域である。このため、本実施形態の第２貫通電極部９２における第２配線部９２ｆは、第２貫通配線層９２ｃ、第２パッド部９２ｄ、第２引出配線層９２ｅ、第１上層配線領域１６２を有する構成とされている。   As shown in FIG. 15, the second through electrode 92 is formed such that the second through hole 92 a exposes the first upper layer wiring region 162 in the upper semiconductor layer 160. The second through wiring layer 92 c is electrically connected to the first upper layer wiring region 162. Thereby, the second through wiring layer 92 c is electrically connected to the first fixing portion 55 via the first upper layer wiring region 162. That is, the first upper layer wiring region 162 is a region that exhibits a function as a wiring connecting the first fixing portion 55 and the second through wiring layer 92c. Therefore, the second wiring portion 92f in the second through electrode portion 92 of the present embodiment has a configuration including the second through wiring layer 92c, the second pad portion 92d, the second lead wiring layer 92e, and the first upper layer wiring region 162. It is assumed.

第３貫通電極部９３は、図１５に示されるように、第３貫通孔９３ａが上層半導体層１６０における第２上層配線領域１６３を露出させるように形成されている。そして、第３貫通配線層９３ｃは、第２上層配線領域１６３と電気的に接続されている。これにより、第３貫通配線層９３ｃは、第２上層配線領域１６３を介して第２固定部５６と電気的に接続される。つまり、第２上層配線領域１６３は、第２固定部５６と第３貫通配線層９３ｃとを接続する配線としての機能を発揮する領域である。このため、本実施形態の第３貫通電極部９３における第３配線部９３ｆは、第３貫通配線層９３ｃ、第３パッド部９３ｄ、第３引出配線層９３ｅ、第２上層配線領域１６３を有する構成とされている。   As shown in FIG. 15, the third through electrode unit 93 is formed such that the third through hole 93 a exposes the second upper wiring region 163 in the upper semiconductor layer 160. The third through wiring layer 93 c is electrically connected to the second upper wiring region 163. Thus, the third through wiring layer 93 c is electrically connected to the second fixing portion 56 via the second upper layer wiring region 163. That is, the second upper layer wiring region 163 is a region that exhibits a function as a wiring connecting the second fixed portion 56 and the third through wiring layer 93 c. Therefore, the third wiring portion 93f in the third through electrode unit 93 of the present embodiment has a configuration including the third through wiring layer 93c, the third pad portion 93d, the third lead wiring layer 93e, and the second upper layer wiring region 163. It is assumed.

第４貫通電極部９４は、図１６に示されるように、第４貫通孔９４ａが上層半導体層１６０における上層周辺領域１６６を露出させるように形成されている。そして、第４貫通配線層９４ｃは、上層周辺領域１６６と電気的に接続されている。これにより、第４貫通配線層９４ｃと上層周辺領域１６６とが電気的に接続される。   As shown in FIG. 16, the fourth through electrode unit 94 is formed such that the fourth through hole 94 a exposes the upper layer peripheral region 166 in the upper layer semiconductor layer 160. The fourth through wiring layer 94 c is electrically connected to the upper layer peripheral region 166. Thereby, the fourth through wiring layer 94 c and the upper layer peripheral region 166 are electrically connected.

第５貫通電極部９５は、図１６に示されるように、第５貫通孔９５ａが上層半導体層１６０における第３上層配線領域１６４を露出させるように形成されている。そして、第５貫通配線層９５ｃは、第３上層配線領域１６４と電気的に接続されている。これにより、第５貫通配線層９５ｃは、第３上層配線領域１６４を介して下層周辺領域１４４と電気的に接続される。つまり、第３上層配線領域１６４は、下層周辺領域１４４と第５貫通配線層９５ｃとを接続する配線としての機能を発揮する領域である。このため、本実施形態の第５貫通電極部９５における第５配線部９５ｆは、第５貫通配線層９５ｃ、第５パッド部９５ｄ、第５引出配線層９５ｅ、第３上層配線領域１６４を有する構成とされている。   As illustrated in FIG. 16, the fifth through electrode unit 95 is formed such that the fifth through hole 95 a exposes the third upper layer wiring region 164 in the upper layer semiconductor layer 160. The fifth through wiring layer 95 c is electrically connected to the third upper layer wiring region 164. Thus, the fifth through wiring layer 95 c is electrically connected to the lower layer peripheral region 144 via the third upper layer wiring region 164. That is, the third upper layer wiring region 164 is a region that exhibits a function as a wiring connecting the lower layer peripheral region 144 and the fifth through wiring layer 95c. For this reason, the fifth wiring portion 95f in the fifth through electrode unit 95 according to the present embodiment includes the fifth through wiring layer 95c, the fifth pad portion 95d, the fifth lead wiring layer 95e, and the third upper layer wiring region 164. It is assumed.

第６、第７貫通電極部９６、９７は、図１４に示されるように、第６、第７貫通孔９６ａ、９７ａが上層半導体層１６０における第４上層配線領域１６５を露出させるように形成されている。そして、第６、第７貫通配線層９６ｃ、９７ｃは、第４上層配線領域１６５と電気的に接続されている。これにより、第６、第７貫通配線層９６ｃ、９７ｃは、第４上層配線領域１６５と下層配線領域１４３とが電気的に接続されているため、第４上層配線領域１６５、下層配線領域１４３を介して第１支持基板１１と電気的に接続される。つまり、第４上層配線領域１６５および下層配線領域１４３は、第１支持基板１１と第６、第７貫通配線層９６ｃ、９７ｃとを接続する配線としての機能を発揮する領域である。このため、本実施形態の第６、第７貫通電極部９６、９７における第６、第７配線部９６ｆ、９７ｆは、それぞれ第６、第７貫通配線層９６ｃ、９７ｃ、第６、第７パッド部９６ｄ、９７ｄ、第６、７引出配線層９６ｅ、９７ｅ、第４上層配線領域１６５、下層配線領域１４３を有する構成とされている。   The sixth and seventh through electrode portions 96 and 97 are formed such that the sixth and seventh through holes 96a and 97a expose the fourth upper wiring region 165 in the upper semiconductor layer 160, as shown in FIG. ing. The sixth and seventh through wiring layers 96 c and 97 c are electrically connected to the fourth upper layer wiring region 165. As a result, the sixth and seventh through wiring layers 96c and 97c are electrically connected to the fourth upper layer wiring region 165 and the lower layer wiring region 143, so that the fourth upper layer wiring region 165 and the lower layer wiring region 143 are It is electrically connected to the first support substrate 11 via the first support substrate 11. That is, the fourth upper layer wiring region 165 and the lower layer wiring region 143 are regions that exhibit the function as a wiring connecting the first support substrate 11 and the sixth and seventh through wiring layers 96c and 97c. For this reason, the sixth and seventh wiring portions 96f and 97f in the sixth and seventh through electrode portions 96 and 97 of the present embodiment are the sixth and seventh through wiring layers 96c and 97c, and the sixth and seventh pads, respectively. Portions 96 d and 97 d, sixth and seventh lead wiring layers 96 e and 97 e, fourth upper layer wiring region 165, and lower layer wiring region 143 are provided.

以上が本実施形態における第１〜第７貫通電極部９１〜９７の構成である。つまり、本実施形態では、第１〜第７貫通孔９１ａ〜９７ａは、全て上層半導体層１６０を露出させる深さとされており、同じ深さとされている。このため、後述するように、金属膜を成膜して第１〜第７貫通配線層９１ｃ〜９７ｃを形成する際、第１〜第７貫通配線層９１ｃ〜９７ｃを構成する金属膜の量に差が生じ難く、各貫通配線層９１ｃ〜９７ｃで発生する応力の大きさの差が小さくなる。したがって、さらに物理量センサが歪むことが抑制される。   The above is the structure of the 1st-7th penetration electrode parts 91-97 in this embodiment. That is, in the present embodiment, all of the first to seventh through holes 91 a to 97 a have depths to expose the upper semiconductor layer 160 and have the same depth. Therefore, as described later, when forming a metal film to form the first to seventh through wiring layers 91c to 97c, the amount of the metal film that constitutes the first to seventh through wiring layers 91c to 97c is used. A difference hardly occurs, and a difference in magnitude of stress generated in each of the through wiring layers 91c to 97c becomes small. Therefore, distortion of the physical quantity sensor is further suppressed.

また、本実施形態では、上記第１実施形態と同様に、他面絶縁膜６０に形成されるコンタクトホール６０ａは、第５貫通孔９５ａの開口部近傍に形成されている。そして、当該コンタクトホール６０ａは、第５引出配線層９５ｅにて埋め込まれている。このため、本実施形態では、キャップ基板５０は、下層周辺領域１４４と同電位に維持されている。   Further, in the present embodiment, as in the first embodiment, the contact hole 60a formed in the other surface insulating film 60 is formed in the vicinity of the opening of the fifth through hole 95a. The contact hole 60a is embedded in the fifth lead-out wiring layer 95e. For this reason, in the present embodiment, the cap substrate 50 is maintained at the same potential as the lower layer peripheral region 144.

なお、本実施形態では、第４貫通電極部９４が上層周辺領域用電極部に相当し、第５貫通電極部９５が下層周辺領域用電極部に相当している。   In the present embodiment, the fourth through electrode unit 94 corresponds to the upper layer peripheral region electrode unit, and the fifth through electrode unit 95 corresponds to the lower layer peripheral region electrode unit.

以上が本実施形態における物理量センサの構成である。次に、本実施形態の物理量センサの製造工程について図１７〜図２０を参照しつつ説明する。なお、図１７〜図１９は図１４に相当する断面図であり、図２０は図１５に相当する断面図であり、図２１は図１６に相当する断面図である。   The above is the configuration of the physical quantity sensor in the present embodiment. Next, a manufacturing process of the physical quantity sensor of the present embodiment will be described with reference to FIGS. 17 to 19 are sectional views corresponding to FIG. 14, FIG. 20 is a sectional view corresponding to FIG. 15, and FIG. 21 is a sectional view corresponding to FIG.

まず、図１７を参照し、第１〜第７貫通孔９１ａ〜９７ａを形成する前の工程について説明する。なお、以下では、図１４の断面に相当する図１７を参照しながら説明するが、図１５および図１６に相当する断面においても同様の工程が適宜行われる。   First, with reference to FIG. 17, the process before forming the 1st-7th through holes 91a-97a is demonstrated. Although the following description will be made with reference to FIG. 17 corresponding to the cross section of FIG. 14, the same steps are appropriately performed on the cross sections corresponding to FIGS. 15 and 16.

図１７（ａ）に示されるように、第１支持基板１１を用意し、第１支持基板１１上に下層絶縁膜１３０を形成する。そして、下層絶縁膜１３０上に図示しないマスクを配置し、ドライエッチング等により、下層絶縁膜１３０にコンタクトホール１３１を形成する。   As shown in FIG. 17A, the first support substrate 11 is prepared, and the lower insulating film 130 is formed on the first support substrate 11. Then, a mask (not shown) is disposed on the lower insulating film 130, and a contact hole 131 is formed in the lower insulating film 130 by dry etching or the like.

続いて、図１７（ｂ）に示されるように、コンタクトホール１３１が埋め込まれるように、ポリシリコンをＣＶＤ法等で成膜し、下層半導体層１４０を形成する。これにより、第１支持基板１１と下層半導体層１４０とがコンタクトホール１３１を通じて電気的に接続された構成となる。そして、下層半導体層１４０のうちの第１支持基板１１側と反対側の面をＣＭＰ法等で平坦化する。次に、下層半導体層１４０上に図示しないマスクを配置し、ドライエッチング等を行って溝部１４１を形成することにより、第１固定部５５、第２固定部５６、支持領域１４２、下層配線領域１４３、下層周辺領域１４４を区画形成する。なお、この工程では、下層配線領域１４３と第１支持基板１１との電気的な接続が維持されるように、溝部１４１を形成する。   Subsequently, as shown in FIG. 17B, polysilicon is deposited by a CVD method or the like so as to fill the contact holes 131, and the lower semiconductor layer 140 is formed. As a result, the first support substrate 11 and the lower semiconductor layer 140 are electrically connected through the contact holes 131. Then, the surface of the lower semiconductor layer 140 opposite to the first support substrate 11 is planarized by the CMP method or the like. Next, a mask (not shown) is disposed on the lower semiconductor layer 140, and dry etching or the like is performed to form the groove portion 141, whereby the first fixing portion 55, the second fixing portion 56, the support region 142, and the lower wiring region 143 are formed. , Lower layer peripheral region 144 is defined. In this process, the groove portion 141 is formed so as to maintain the electrical connection between the lower layer wiring region 143 and the first support substrate 11.

次に、図１７（ｃ）に示されるように、溝部１４１が埋め込まれるように、ＣＶＤ法等で酸化膜を形成する。これにより、下層半導体層１４０上に上層絶縁膜１５０が形成され、溝部１４１内に中層絶縁膜１４５が形成される。そして、上層絶縁膜１５０のうちの第１支持基板１１側と反対側の面をＣＭＰ法等で平坦化する。次に、上層絶縁膜１５０上に図示しないマスクを配置してドライエッチング等を行い、第１〜第４上層コンタクトホール１５２〜１５５を形成する。なお、第３上層コンタクトホールは、図１７（ｃ）とは別断面にて形成される。   Next, as shown in FIG. 17C, an oxide film is formed by a CVD method or the like so that the groove portion 141 is buried. Thus, the upper insulating film 150 is formed on the lower semiconductor layer 140, and the middle insulating film 145 is formed in the groove portion 141. Then, the surface of the upper insulating film 150 opposite to the first support substrate 11 is planarized by the CMP method or the like. Next, a mask (not shown) is disposed on the upper layer insulating film 150 and dry etching is performed to form first to fourth upper layer contact holes 152 to 155. The third upper layer contact hole is formed in a cross section different from that in FIG.

続いて、図１７（ｄ）に示されるように、第１〜第４上層コンタクトホール１５２〜１５５が埋め込まれるように、ポリシリコンをＣＶＤ法等で成膜する。これにより、下層半導体層１４０と上層半導体層１６０とが第１〜第４上層コンタクトホール１５２〜１５５を通じて電気的に接続された構成となる。そして、上層半導体層１６０のうちの第１支持基板１１側と反対側の面をＣＭＰ法等で平坦化する。次に、上層半導体層１６０上に図示しないマスクを配置し、ドライエッチング等を行って溝部１６１を形成することにより、可動部２０、第１上層配線領域１６２、第２上層配線領域１６３、第３上層配線領域１６４、第４上層配線領域１６５、上層周辺領域１６６を区画形成する。   Subsequently, as shown in FIG. 17D, polysilicon is deposited by a CVD method or the like so that the first to fourth upper layer contact holes 152 to 155 are buried. Thus, the lower semiconductor layer 140 and the upper semiconductor layer 160 are electrically connected through the first to fourth upper contact holes 152 to 155. Then, the surface of the upper semiconductor layer 160 opposite to the first support substrate 11 is planarized by the CMP method or the like. Next, a mask (not shown) is disposed on the upper semiconductor layer 160, and dry etching or the like is performed to form the groove portion 161, whereby the movable portion 20, the first upper wiring region 162, the second upper wiring region 163, the third The upper layer wiring region 164, the fourth upper layer wiring region 165, and the upper layer peripheral region 166 are sectioned.

なお、第３上層配線領域１６４は、図１７（ｄ）とは別断面にて形成される。また、この工程では、可動部２０が下層半導体層１４０の支持領域１４２に支持され、第１上層配線領域１６２と第１固定配線部５５ｂとの電気的な接続が維持され、第２上層配線領域１６３と第２固定配線部５６ｂとの電気的な接続が維持されるように溝部１６１が形成される。同様に、この工程では、第３上層配線領域１６４と下層周辺領域１４４との電気的な接続が維持され、第４上層配線領域１６５と下層配線領域１４３との電気的な接続が維持されるように、溝部１６１が形成される。   The third upper layer wiring region 164 is formed in a cross section different from that in FIG. Further, in this step, the movable portion 20 is supported by the support region 142 of the lower semiconductor layer 140, and the electrical connection between the first upper wiring region 162 and the first fixed wiring portion 55b is maintained, and the second upper wiring region The groove portion 161 is formed to maintain the electrical connection between the second fixed wiring portion 56b and the second fixed wiring portion 56b. Similarly, in this step, the electrical connection between the third upper layer interconnection region 164 and the lower layer peripheral region 144 is maintained, and the electrical connection between the fourth upper layer interconnection region 165 and the lower layer interconnection region 143 is maintained. The groove portion 161 is formed in

その後、図示しないマスクを配置し、ウェットエッチング等を行い可動部２０の下方に位置する絶縁膜を除去して開口部１５１を形成する。これにより、可動部２０における錘部２２が浮遊状態となる。   Thereafter, a mask (not shown) is disposed, and wet etching or the like is performed to remove the insulating film located below the movable portion 20, thereby forming the opening 151. Thereby, the weight part 22 in the movable part 20 will be in a floating state.

次に、図１７（ｅ）に示されるように、上記工程とは別工程において、キャップ基板５０を用意し、熱酸化等して接合部材８０を形成する。次に、接合部材８０上に図示しないマスクを配置してウェットエッチング等を行い、接合部材８０のうちの錘部２２に対向する部分を除去する。その後、第１基板１０の上層半導体層１６０と、キャップ基板５０に形成された接合部材８０とを接合する。   Next, as shown in FIG. 17E, in a step separate from the above step, the cap substrate 50 is prepared and thermally oxidized to form the bonding member 80. Next, a mask (not shown) is placed on the bonding member 80 and wet etching or the like is performed to remove a portion of the bonding member 80 facing the weight 22. Thereafter, the upper semiconductor layer 160 of the first substrate 10 and the bonding member 80 formed on the cap substrate 50 are bonded.

続いて、上記第１〜第７貫通孔９１ａ〜９７ａを形成する工程について、図１８、図２０、図２１を参照しつつ説明する。すなわち、図１８（ａ）、図２０（ａ）、図２１（ａ）に示されるように、キャップ基板５０上に、ＣＶＤ法等によって酸化膜等で構成されるマスク１７０を形成し、第１〜第７貫通孔９１ａ〜９７ａの形成予定領域が露出するようにマスク１７０をパターニングする。   Subsequently, steps of forming the first to seventh through holes 91a to 97a will be described with reference to FIGS. 18, 20, and 21. FIG. That is, as shown in FIGS. 18A, 20A, and 21A, a mask 170 made of an oxide film or the like is formed on the cap substrate 50 by the CVD method or the like. The mask 170 is patterned so that the formation planned regions of the seventh through holes 91a to 97a are exposed.

そして、図１８（ｂ）、図２０（ｂ）、図２１（ｂ）に示されるように、ドライエッチングを行うことにより、上層半導体層１６０の各種領域が露出するように第１〜第７貫通孔９１ａ〜９７ａを形成する。具体的には、図１８（ｂ）に示されるように、アンカー部２４が露出するように第１貫通孔９１ａを形成する。また、図２０（ｂ）に示されるように、第１上層配線領域１６２が露出するように第２貫通孔９２ａを形成すると共に、第２上層配線領域１６３が露出するように第３貫通孔９３ａを形成する。そして、図２１（ｂ）に示されるように、上層周辺領域１６６が露出するように第４貫通孔９４ａを形成すると共に、第３上層配線領域１６４が露出するように第５貫通孔９５ａを形成する。また、図１８（ｂ）に示されるように、第４上層配線領域１６５が露出するように、第６、第７貫通孔９６ａ、９７ａを形成する。   Then, as shown in FIG. 18B, FIG. 20B, and FIG. 21B, the first to seventh penetrations are performed so that various regions of the upper semiconductor layer 160 are exposed by performing dry etching. Holes 91a to 97a are formed. Specifically, as shown in FIG. 18B, the first through holes 91a are formed so that the anchor portions 24 are exposed. Further, as shown in FIG. 20B, the second through hole 92a is formed so that the first upper layer wiring region 162 is exposed, and the third through hole 93a is formed so that the second upper layer wiring region 163 is exposed. Form Then, as shown in FIG. 21B, the fourth through hole 94a is formed to expose the upper layer peripheral region 166, and the fifth through hole 95a is formed to expose the third upper layer wiring region 164. Do. Also, as shown in FIG. 18B, the sixth and seventh through holes 96a and 97a are formed so that the fourth upper layer wiring region 165 is exposed.

その後は、上記図９と同様の工程を行う。すなわち、図１９（ａ）に示されるように、絶縁膜をＣＶＤ法等によって形成し、第１〜第７貫通孔９１ａ〜９７ａの壁面に第１〜第７壁面絶縁膜９１ｂ〜９７ｂを形成すると共に、キャップ基板５０上に他面絶縁膜６０を形成する。これにより、第２基板４０が構成される。なお、図１９は、図１４に相当する断面図であるが、図１５および図１６の断面に相当する部分についても同様の工程が行われる。   Thereafter, the same process as that of FIG. 9 is performed. That is, as shown in FIG. 19A, the insulating film is formed by the CVD method or the like, and the first to seventh wall insulating films 91b to 97b are formed on the wall surfaces of the first to seventh through holes 91a to 97a. At the same time, the other surface insulating film 60 is formed on the cap substrate 50. Thereby, the second substrate 40 is configured. Although FIG. 19 is a cross-sectional view corresponding to FIG. 14, the same process is performed on a portion corresponding to the cross section of FIGS.

続いて、図１９（ｂ）に示されるように、フォトレジスト１７１を配置する。そして、フォトリソグラフィー等を行い、図１９（ａ）の工程にて第１〜第７貫通孔９１ａ〜９７ａの底面に形成された絶縁膜が露出するように、フォトレジスト１７１をパターニングする。なお、この工程では、図１９（ｂ）とは別断面において、キャップ基板５０を露出させるコンタクトホール６０ａの形成予定領域も同時に露出させる。そして、フォトレジスト１７１をマスクとして再びドライエッチングを行い、第１〜７貫通孔９１ａ〜９７ｂの底面から絶縁膜を除去すると共に、コンタクトホール６０ａを形成する。   Subsequently, as shown in FIG. 19 (b), a photoresist 171 is disposed. Then, photolithography and the like are performed, and the photoresist 171 is patterned so that the insulating film formed on the bottom surfaces of the first to seventh through holes 91a to 97a is exposed in the step of FIG. In this step, in a cross section different from that in FIG. 19B, the planned formation region of the contact hole 60a for exposing the cap substrate 50 is simultaneously exposed. Then, dry etching is performed again using the photoresist 171 as a mask to remove the insulating film from the bottom surfaces of the first to seventh through holes 91a to 97b and form the contact hole 60a.

続いて、図１９（ｃ）に示されるように、アルミニウム等の金属膜をスパッタ法等により形成し、第１〜第７壁面絶縁膜９１ｂ〜９７ｂ上に第１〜第７貫通配線層９１ｃ〜９７ｃを形成する。そして、他面絶縁膜６０上に形成された金属膜をパターニングし、第１〜第７パッド部９１ｄ〜９７ｄおよび第１〜第７引出配線層９１ｅ〜９７ｅを形成する。この際、本実施形態では、第１〜第７貫通孔９１ａ〜９７ａは、同じ径とされていると共に、同じ深さとされている。このため、第１〜第７貫通配線層９１ｃ〜９７ｃを構成する金属膜の量がほぼ等しくなる。したがって、第２〜第７貫通配線層９２ｃ〜９７ｃに起因する応力の大きさがほぼ等しくなり、互いの応力が相殺され易くなる。また、上記第１実施形態と比較すると、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａの深さが浅くなる。ここで、一般的には、貫通孔に金属膜を成膜する場合、貫通孔の底部では金属膜が成膜し難いことが知られている。このため、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａの深さが浅くなることにより、各貫通孔９１ａ、９４ａ、９６ａ、９７ａの底部に金属膜が成膜されないという不具合が発生することを抑制できる。つまり、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａに、第１、第４、第６、第７貫通配線層９１ｃ、９４ｃ、９６ｃ、９７ｃが適切に形成されないという不具合が発生することを抑制できる。言い換えると、接続不良が発生することが抑制される。   Subsequently, as shown in FIG. 19C, a metal film such as aluminum is formed by sputtering or the like, and the first to seventh through wiring layers 91c to 91c are formed on the first to seventh wall surface insulating films 91b to 97b. Form 97c. Then, the metal film formed on the other surface insulating film 60 is patterned to form first to seventh pad portions 91d to 97d and first to seventh lead wiring layers 91e to 97e. At this time, in the present embodiment, the first to seventh through holes 91a to 97a have the same diameter and the same depth. Therefore, the amounts of metal films constituting the first to seventh through wiring layers 91c to 97c become almost equal. Therefore, the magnitudes of the stresses caused by the second to seventh through wiring layers 92c to 97c become substantially equal, and the stresses of each other are easily offset. Further, compared to the first embodiment, the depths of the first, fourth, sixth and seventh through holes 91a, 94a, 96a and 97a become shallow. Here, it is generally known that when forming a metal film in the through hole, it is difficult to form the metal film at the bottom of the through hole. Therefore, a metal film is formed on the bottom of each of the through holes 91a, 94a, 96a, 97a by reducing the depth of the first, fourth, sixth, seventh through holes 91a, 94a, 96a, 97a. It is possible to suppress the occurrence of the problem of not being That is, the first, fourth, sixth and seventh through wiring layers 91c, 94c, 96c and 97c are not properly formed in the first, fourth, sixth and seventh through holes 91a, 94a, 96a and 97a. It is possible to suppress the occurrence of such a problem. In other words, the occurrence of connection failure is suppressed.

その後は特に図示しないが、保護膜１００をＣＶＤ法等により形成し、第１〜第７パッド部９１ｄ〜９７を露出させる開口部を形成することにより、本実施形態の物理量センサが製造される。   Thereafter, although not shown in the drawings, the physical quantity sensor of the present embodiment is manufactured by forming the protective film 100 by the CVD method or the like and forming the opening for exposing the first to seventh pad portions 91d to 97.

以上説明したように、本実施形態では、第１基板１０および第２基板４０の構成を変更しているが、センシング部７０の周囲に位置する第１支持基板１１、下層周辺領域１４４、上層周辺領域１６６、キャップ基板５０が所定の電位に維持される。このため、上記第１実施形態と同様の効果を得ることができる。   As described above, in the present embodiment, the configurations of the first substrate 10 and the second substrate 40 are changed, but the first support substrate 11 located around the sensing unit 70, the lower layer peripheral region 144, the upper layer periphery Region 166, cap substrate 50 is maintained at a predetermined potential. Therefore, the same effect as that of the first embodiment can be obtained.

また、本実施形態では、第１〜第７貫通孔９１ａ〜９７ａは、それぞれ同じ径とされていると共に、同じ深さとされている。このため、第１〜第７貫通配線層９１ｃ〜９７ｃを構成する金属膜の量がほぼ等しくなり、第２〜第７貫通配線層９２ｃ〜９７ｃに起因する応力の大きさがほぼ等しくなる。したがって、互いの応力が均等化され、物理量センサが歪むことをさらに抑制でき、検出精度が低下することをさらに抑制できる。   Further, in the present embodiment, the first to seventh through holes 91a to 97a have the same diameter and the same depth. Therefore, the amounts of metal films constituting the first to seventh through wiring layers 91c to 97c become substantially equal, and the magnitudes of the stresses resulting from the second to seventh through wiring layers 92c to 97c become substantially equal. Therefore, mutual stress can be equalized, distortion of the physical quantity sensor can be further suppressed, and deterioration in detection accuracy can be further suppressed.

さらに、第１〜第７貫通孔９１ａ〜９７ａは、第２基板４０を貫通して第１基板１０の一面１０ａを露出させる深さとされている。つまり、上記第１実施形態と比較すると、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａの深さが浅くされている。このため、第１、第４、第６、第７貫通孔９１ａ、９４ａ、９６ａ、９７ａに、第１、第４、第６、第７貫通配線層９１ｃ、９４ｃ、９６ｃ、９７ｃが適切に形成されないという不具合が発生することを抑制できる。言い換えると、接続不良が発生することが抑制される。   Furthermore, the first to seventh through holes 91 a to 97 a have a depth that penetrates the second substrate 40 to expose the surface 10 a of the first substrate 10. That is, compared to the first embodiment, the first, fourth, sixth and seventh through holes 91a, 94a, 96a and 97a are shallower. Therefore, the first, fourth, sixth and seventh through wiring layers 91c, 94c, 96c and 97c are appropriately formed in the first, fourth, sixth and seventh through holes 91a, 94a, 96a and 97a. It is possible to suppress the occurrence of the problem of not being In other words, the occurrence of connection failure is suppressed.

（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。 (Other embodiments)
The present invention is not limited to the above-described embodiment, and appropriate modifications can be made within the scope of the claims.

例えば、上記各実施形態において、物理量センサは、積層方向の加速度を検出する加速度センサではなくてもよい。例えば、第１基板１０の面方向の一方向に沿って可動電極部と固定電極部とが静電容量を構成するように配列され、当該可動電極部と固定電極部との配列方向に沿った加速度を検出する加速度センサとしてもよい。なお、この場合は、可動電極部と固定電極部との配列方向が動作軸となり、可動電極部は動作軸を基準として動作軸に沿った方向に可動する。また、物理量センサは、加速度を検出する加速度センサではなく、例えば、角速度を検出する角速度センサであってもよい。   For example, in each of the above embodiments, the physical quantity sensor may not be an acceleration sensor that detects an acceleration in the stacking direction. For example, the movable electrode portion and the fixed electrode portion are arranged along one direction in the surface direction of the first substrate 10 so as to constitute an electrostatic capacitance, and are arranged along the arrangement direction of the movable electrode portion and the fixed electrode portion It is good also as an acceleration sensor which detects acceleration. In this case, the arrangement direction of the movable electrode portion and the fixed electrode portion is the operation axis, and the movable electrode portion is movable in the direction along the operation axis with reference to the operation axis. The physical quantity sensor may not be an acceleration sensor that detects acceleration, but may be, for example, an angular velocity sensor that detects angular velocity.

また、上記各実施形態において、第１〜第７貫通配線層９１ｃ〜９７ｃは、第１〜第７貫通孔９１ａ〜９７ａを埋め込むように配置されていてもよい。   In each of the above-described embodiments, the first to seventh through wiring layers 91c to 97c may be arranged to fill the first to seventh through holes 91a to 97a.

さらに、上記各実施形態において、第１貫通電極部９１は、第２基板４０の他面４０ｂにおける中心に形成されていなくてもよい。例えば、第２貫通電極部９２が第２基板４０の他面４０ｂにおける中心に形成され、第１、第３〜第７貫通電極部９１、９３〜９７が第２基板４０の他面４０ｂにおける中心に対して点対称となるように形成されていてもよい。つまり、第２基板４０の他面４０ｂに形成される電極部は、特に限定されない。   Furthermore, in each of the embodiments, the first through electrode unit 91 may not be formed at the center of the other surface 40 b of the second substrate 40. For example, the second through electrode unit 92 is formed at the center of the other surface 40 b of the second substrate 40, and the first, third to seventh through electrode units 91, 93 to 97 are at the center of the other surface 40 b of the second substrate 40. It may be formed to be point symmetrical with respect to. That is, the electrode part formed in the other surface 40b of the 2nd board | substrate 40 is not specifically limited.

そして、上記各実施形態において、７つの貫通電極部を備えずに５個の貫通電極部を備える構成としてもよく、例えば、第６、第７貫通電極部９６、９７を備えない構成としてもよい。この場合は、例えば、図２２に示されるように、第１貫通電極部９１が第２基板４０の他面４０ｂにおける中心に形成され、第２〜第５貫通電極部９２〜９５が当該中心に対して点対称となるように形成されることにより、上記各実施形態と同様の効果を得ることができる。   In each of the above-described embodiments, five through electrodes may be provided without the seven through electrodes, for example, the sixth and seventh through electrodes 96 and 97 may not be provided. . In this case, for example, as shown in FIG. 22, the first through electrode unit 91 is formed at the center of the other surface 40b of the second substrate 40, and the second to fifth through electrode units 92 to 95 are at the center. By being formed so as to be point-symmetrical with respect to each other, the same effects as those of the above-described embodiments can be obtained.

さらに、例えば、センシング部７０の形状によっては、アンカー部２４を第１基板１０の中心に形成し難い場合がある。つまり、第１貫通電極部９１を第２基板４０の他面４０ｂにおける中心に形成し難い場合がある。この場合は、例えば、図２３に示されるように、可動部２０の回転軸（すなわち、動作軸）に沿った第１仮想線Ｋ１に対し、第２貫通電極部９２と第３貫通電極部９３とが線対称となると共に、第４貫通電極部９４と第５貫通電極部９５とが線対称となるようにすることが好ましい。また、第１仮想線Ｋ１と直交し、第２基板４０の他面４０ｂの中心を通る第２仮想線Ｋ２に対し、第２貫通電極部９２と第４貫通電極部９４とが線対称となると共に、第３貫通電極部９３と第５貫通電極部９５とが線対称となるようにすることが好ましい。なお、第１貫通電極部９１は、第１仮想線Ｋ１と第２仮想線Ｋ２との交点に形成されることが好ましい。これによれば、第２〜第５貫通電極部９２〜９５が不規則に形成されている場合と比較して、各貫通電極部９２〜９５に起因する応力が均等化され、物理量センサが歪むことを抑制できる。   Furthermore, depending on the shape of the sensing unit 70, for example, it may be difficult to form the anchor 24 at the center of the first substrate 10. That is, it may be difficult to form the first through electrode unit 91 at the center of the other surface 40 b of the second substrate 40. In this case, for example, as shown in FIG. 23, the second through electrode 92 and the third through electrode 93 are made with respect to the first virtual line K1 along the rotation axis (that is, the operation axis) of the movable portion 20. It is preferable that the fourth through electrode unit 94 and the fifth through electrode unit 95 be in line symmetry as well as in line symmetry. Further, the second through electrode portion 92 and the fourth through electrode portion 94 are in line symmetry with respect to a second virtual line K2 which is orthogonal to the first virtual line K1 and passes through the center of the other surface 40b of the second substrate 40. At the same time, it is preferable that the third through electrode unit 93 and the fifth through electrode unit 95 be in line symmetry. Preferably, the first through electrode unit 91 is formed at the intersection of the first virtual line K1 and the second virtual line K2. According to this, compared with the case where the 2nd-5th penetration electrode parts 92-95 are formed irregularly, the stress resulting from each penetration electrode part 92-95 is equalized, and a physical quantity sensor is distorted. Can be suppressed.

この場合、他の制約によって図２３の構成とし難い場合には、図２４および図２５に示されるように、第１仮想線Ｋ１および第２仮想線Ｋ２に対し、第２〜第５貫通電極部９２〜９５は、一方の仮想線に対してのみ線対称となるように形成されていてもよい。例えば、図２４に示されるように、第２〜第５貫通電極部９２〜９５は、第１仮想線Ｋ１に対してのみ線対称となるように形成されていてもよい。同様に、図２５に示されるように、第２〜第５貫通電極部９２〜９５は、第２仮想線Ｋ２に対してのみ線対称となるように形成されていてもよい。   In this case, when it is difficult to obtain the configuration of FIG. 23 due to another restriction, as shown in FIGS. 24 and 25, the second to fifth through electrode portions for first virtual line K1 and second virtual line K2 92 to 95 may be formed to be line symmetrical with respect to only one virtual line. For example, as shown in FIG. 24, the second to fifth through electrode portions 92 to 95 may be formed to be line symmetrical only with respect to the first virtual line K1. Similarly, as shown in FIG. 25, the second to fifth through electrode portions 92 to 95 may be formed to be line symmetrical only with respect to the second imaginary line K2.

さらに、上記各実施形態において、特に図示しないが、第２〜第７貫通電極部９２〜９７は、第１仮想線Ｋ１および第２仮想線Ｋ２の一方のみに線対称となるように形成されていてもよい。   Furthermore, in each of the above embodiments, although not particularly shown, the second to seventh through electrode portions 92 to 97 are formed to be line symmetrical to only one of the first virtual line K1 and the second virtual line K2. May be

そして、上記各実施形態において、第１〜第７貫通電極部９１〜９７は、点対称や線対称とならず、不規則に配置されていてもよい。このような物理量センサとしても、センシング部７０の周囲に位置する領域が所定の電位に維持されることにより、検出精度が低下することを抑制できる。   In each of the above embodiments, the first to seventh through electrode portions 91 to 97 may be arranged irregularly without being point-symmetrical or line-symmetrical. Even with such a physical quantity sensor, a decrease in detection accuracy can be suppressed by maintaining the area located around the sensing unit 70 at a predetermined potential.

さらに、上記各実施形態において、他面絶縁膜６０に形成されるコンタクトホール６０ａの形成箇所は適宜変更可能である。例えば、コンタクトホール６０ａは、第４貫通孔９４ａ、第６貫通孔９６ａ、または第７貫通孔９７ａの近傍に形成されていてもよい。そして、上記第１、第２実施形態では、第２支持基板５１は、第４引出配線層９４ｅ、第６引出配線層９６ｅ、または第７引出配線層９７ｅと電気的に接続されていてもよい。つまり、第２支持基板５１が所定の電位に維持されるのであれば、第２支持基板５１が電気的に接続される引出配線層は特に限定されるものではない。同様に、上記第３実施形態では、キャップ基板５０は、第４引出配線層９４ｅ、第６引出配線層９６ｅ、または第７引出配線層９７ｅと電気的に接続されていてもよい。   Furthermore, in each of the above-described embodiments, the formation location of the contact hole 60a formed in the other surface insulating film 60 can be changed as appropriate. For example, the contact hole 60a may be formed in the vicinity of the fourth through hole 94a, the sixth through hole 96a, or the seventh through hole 97a. In the first and second embodiments, the second support substrate 51 may be electrically connected to the fourth lead wiring layer 94e, the sixth lead wiring layer 96e, or the seventh lead wiring layer 97e. . That is, as long as the second support substrate 51 is maintained at a predetermined potential, the lead-out wiring layer to which the second support substrate 51 is electrically connected is not particularly limited. Similarly, in the third embodiment, the cap substrate 50 may be electrically connected to the fourth lead-out wiring layer 94e, the sixth lead-out wiring layer 96e, or the seventh lead-out wiring layer 97e.

また、上記第２実施形態において、図１７（ｄ）の工程にて可動部２０の下方に位置する絶縁膜を除去する際、錘部２２にエッチングホールを形成し、当該エッチングホールを介してエッチング媒体が導入されるようにしてもよい。   In the second embodiment, when the insulating film located below the movable portion 20 is removed in the step of FIG. 17D, an etching hole is formed in the weight portion 22, and etching is performed via the etching hole. A medium may be introduced.

さらに、上記第２実施形態において、第１上層配線領域１６２、第２上層配線領域１６３、第３上層配線領域１６４、第４上層配線領域１６５、および下層配線領域１４３は、適宜金属材料等で構成されていてもよい。例えば、図１７（ｂ）にて下層半導体層１４０が形成された後、下層半導体層１４０のうちの下層配線領域１４３となる部分を除去し、当該除去した部分に金属材料を埋め込む等することにより、下層配線領域１４３を金属材料で構成してもよい。   Furthermore, in the second embodiment, the first upper layer wiring area 162, the second upper layer wiring area 163, the third upper layer wiring area 164, the fourth upper layer wiring area 165, and the lower layer wiring area 143 are appropriately made of a metal material or the like. It may be done. For example, after the lower semiconductor layer 140 is formed in FIG. 17B, the portion to be the lower wiring region 143 in the lower semiconductor layer 140 is removed, and a metal material is embedded in the removed portion. The lower layer wiring region 143 may be made of a metal material.

そして、上記各実施形態を適宜組み合わせてもよい。例えば、上記第２実施形態に第３実施形態を組み合わせ、ダミーパッド部９１ｇおよびダミー引出配線層９１ｈを形成するようにしてもよい。   And each above-mentioned embodiment may be combined suitably. For example, the dummy pad portion 91g and the dummy lead-out wiring layer 91h may be formed by combining the third embodiment with the second embodiment.

１０ 第１基板
４０ 第２基板
４０ｂ 他面
７０ センシング部
９１ａ〜９１ｆ 配線部
９１〜９３ 検出電極部
９４〜９７ 周辺電極部 DESCRIPTION OF SYMBOLS 10 1st board | substrate 40 2nd board | substrate 40b other surface 70 Sensing part 91a-91f Wiring part 91-93 Detection electrode part 94-97 Peripheral electrode part

Claims (11)

第１基板（１０）と第２基板（４０）とが積層され、内部に物理量に応じた検出信号を出力するセンシング部（７０）が形成された物理量センサにおいて、
前記第１基板と、
前記第１基板上に積層され、前記第１基板側と反対側の他面（４０ｂ）を有する前記第２基板と、
前記物理量に応じた静電容量の変化に基づいて前記検出信号を出力する前記センシング部と、
前記センシング部と電気的に接続される検出電極部（９１〜９３）と、を備え、
前記センシング部の周囲に位置する複数の領域とそれぞれ電気的に接続され、接続された領域を所定の電位に維持する複数の周辺電極部（９４〜９７）を有し、
前記検出電極部および前記複数の周辺電極部は、それぞれ前記第２基板の他面側から前記第１基板と前記第２基板との積層方向に沿って前記第１基板側に延びる配線部（９１ｆ〜９７ｆ）を有し、少なくとも一部の電極部における配線部の前記積層方向に沿った長さと、他の電極部における配線部の前記積層方向に沿った長さとが異なっている物理量センサ。 A physical quantity sensor in which a first substrate (10) and a second substrate (40) are stacked, and a sensing unit (70) for outputting a detection signal according to a physical quantity is formed inside the first substrate
The first substrate;
The second substrate stacked on the first substrate and having the other surface (40b) opposite to the first substrate side;
The sensing unit that outputs the detection signal based on a change in capacitance according to the physical quantity;
A detection electrode unit (91 to 93) electrically connected to the sensing unit;
And a plurality of peripheral electrode portions (94 to 97) electrically connected to the plurality of regions located around the sensing portion and maintaining the connected regions at a predetermined potential,
The detection electrode portion and the plurality of peripheral electrode portions extend from the other surface side of the second substrate to the first substrate side along the stacking direction of the first substrate and the second substrate. A physical quantity sensor having a length of about 97 f and in which the length of the wiring part in at least a part of the electrode parts along the stacking direction is different from the length of the wiring part in the other electrode parts along the stacking direction. 前記第１基板および前記第２基板は、前記検出電極部と電気的に接続される領域および、前記複数の周辺電極部と電気的に接合される領域が合わせて３つ以上積層されて構成されている請求項１に記載の物理量センサ。   The first substrate and the second substrate are configured by stacking three or more of a region electrically connected to the detection electrode portion and a region electrically connected to the plurality of peripheral electrode portions. The physical quantity sensor according to claim 1. 前記検出電極部における配線部および前記複数の周辺電極部における配線部は、それぞれ前記第２基板の他面から前記積層方向に沿って形成された貫通孔（９１ａ〜９７ａ）の壁面上に配置された金属材料で構成される貫通配線層（９１ｃ〜９７ｃ）を有し、
前記貫通配線層は、前記貫通孔における内部と外部とが連通する状態で形成されている請求項１または２に記載の物理量センサ。 The wiring portion in the detection electrode portion and the wiring portions in the plurality of peripheral electrode portions are respectively disposed on wall surfaces of through holes (91a to 97a) formed along the stacking direction from the other surface of the second substrate. Through wiring layers (91 c to 97 c) made of different metal materials,
The physical quantity sensor according to claim 1, wherein the through wiring layer is formed in a state in which the inside and the outside in the through hole are in communication with each other. 前記貫通孔は、互いの開口部の形状および大きさが同じとされている請求項３に記載の物理量センサ。   The physical quantity sensor according to claim 3, wherein the through holes have the same shape and size of the openings. 前記検出電極部における配線部および前記複数の周辺電極部における配線部は、それぞれ前記貫通配線層と共に、前記第２基板の他面上に形成されたパッド部（９１ｄ〜９７ｄ）と、前記パッド部と前記貫通配線層とを接続する引出配線層（９１ｅ〜９７ｅ）と、を有し、前記第２基板の他面から視たとき、１つの電極部が前記第２基板の他面における中心に形成され、残りの電極部が前記中心に対して点対称となるように形成されている請求項４に記載の物理量センサ。   The wiring portion in the detection electrode portion and the wiring portions in the plurality of peripheral electrode portions, together with the through wiring layer, are pad portions (91 d to 97 d) formed on the other surface of the second substrate, and the pad portions And lead-out wiring layers (91e to 97e) for connecting the through wiring layer, and when viewed from the other surface of the second substrate, one electrode portion is at the center of the other surface of the second substrate. 5. The physical quantity sensor according to claim 4, wherein the remaining electrode parts are formed so as to be point-symmetrical with respect to the center. 前記センシング部は、前記物理量によって動作軸を基準として可動する可動部（２０）を有し、
前記検出電極部における配線部および前記複数の周辺電極部における配線部は、前記貫通配線層と共に、前記第２基板の他面上に形成されたパッド部（９１ｄ〜９７ｄ）と、前記パッド部と前記貫通配線層とを接続する引出配線層（９１ｅ〜９７ｅ）と、を有し、前記第２基板の他面から視たとき、前記動作軸に沿った仮想線を第１仮想線（Ｋ１）とし、前記第１仮想線と交差すると共に、前記第２基板の他面における中心を通る仮想線を第２仮想線（Ｋ２）とすると、１つの電極部が前記第１仮想線と第２仮想線との交点に形成され、残りの電極部が前記第１仮想線および前記第２仮想線の少なくともいずれか一方に対して線対称となるように形成されている請求項４に記載の物理量センサ。 The sensing unit includes a movable unit (20) movable on the basis of an operation axis according to the physical quantity.
The wiring portion in the detection electrode portion and the wiring portions in the plurality of peripheral electrode portions are, together with the through wiring layer, pad portions (91 d to 97 d) formed on the other surface of the second substrate; And a lead-out wiring layer (91e to 97e) for connecting the through wiring layer, and when viewed from the other surface of the second substrate, a virtual line along the operation axis is a first virtual line (K1) And an imaginary line passing through the center on the other surface of the second substrate while crossing the first imaginary line is a second imaginary line (K2), one electrode portion is the second imaginary line and the second imaginary line 5. The physical quantity sensor according to claim 4, which is formed at an intersection with a line, and the remaining electrode portion is formed to be line symmetrical with respect to at least one of the first virtual line and the second virtual line. . 前記第２基板の他面から視たとき、前記１つの電極部には、前記１つの電極部における貫通配線層が形成される貫通孔を挟み、当該１つの電極部におけるパッド部と対称となる位置にダミーパッド部（９１ｇ）が形成されていると共に、当該１つの電極部における引出配線層と対称となる位置にダミー引出配線層（９１ｈ）が形成されている請求項５または６に記載の物理量センサ。   When viewed from the other surface of the second substrate, the one electrode portion sandwiches the through hole in which the through wiring layer in the one electrode portion is formed, and is symmetrical to the pad portion in the one electrode portion The dummy pad portion (91g) is formed at a position, and the dummy lead-out wiring layer (91h) is formed at a position symmetrical to the lead-out wiring layer in the one electrode portion. Physical quantity sensor. 前記第１基板は、第１支持基板（１１）、第１絶縁膜（１２）、第１半導体層（１３）が順に積層されて構成され、
前記第２基板は、第２支持基板（５１）、第２絶縁膜（５２）、第２半導体層（５３）が順に積層されたキャップ基板（５０）を有し、
前記第１基板および前記第２基板は、前記第１半導体層と前記第２半導体層とが対向する状態で積層されており、
前記センシング部は、前記第１半導体層に形成された可動部（２０）と、前記第２半導体層に形成された固定部（５５、５６）とを有する構成とされ、
前記検出電極部は、前記第１半導体層に形成された前記可動部を露出させる前記貫通孔（９１ａ）の壁面上に形成され、前記可動部と電気的に接続される前記貫通配線層（９１ｃ）を有する可動部用電極部（９１）と、前記第２半導体層に形成された前記固定部を露出させる前記貫通孔（９２ａ、９３ａ）の壁面上に形成され、前記固定部と電気的に接続される前記貫通配線層（９２ｃ、９３ｃ）を有する固定部用電極部（９２、９３）と、を有し、
前記複数の周辺電極部は、前記第１支持基板を露出させる前記貫通孔（９６ａ、９７ａ）の壁面上に形成され、前記第１支持基板と電気的に接続される前記貫通配線層（９６ｃ、９７ｃ）を有する第１支持基板用電極部（９６、９７）と、前記第１半導体層における前記可動部と異なる周辺領域（３０）を露出させる前記貫通孔（９４ａ）の壁面上に形成され、当該周辺領域と電気的に接続される前記貫通配線層（９４ｃ）を有する第１周辺領域用電極部（９４）と、前記第２半導体層における前記固定部と異なる周辺領域（５７）を露出させる前記貫通孔（９５ａ）の壁面上に形成され、当該周辺領域と電気的に接続される第２周辺領域用電極部（９５）を有し、
前記第２支持基板は、前記複数の周辺電極部のうちの１つの電極部と電気的に接続されている請求項３ないし７のいずれか１つに記載の物理量センサ。 The first substrate is configured by sequentially stacking a first support substrate (11), a first insulating film (12), and a first semiconductor layer (13).
The second substrate includes a cap substrate (50) in which a second support substrate (51), a second insulating film (52), and a second semiconductor layer (53) are sequentially stacked.
The first substrate and the second substrate are stacked in a state in which the first semiconductor layer and the second semiconductor layer face each other,
The sensing unit is configured to have a movable portion (20) formed in the first semiconductor layer, and fixed portions (55, 56) formed in the second semiconductor layer.
The detection electrode portion is formed on a wall surface of the through hole (91a) for exposing the movable portion formed in the first semiconductor layer, and the through wiring layer (91c) electrically connected to the movable portion And the wall surface of the through hole (92a, 93a) for exposing the fixed portion formed in the second semiconductor layer, and electrically connected to the fixed portion. An electrode portion for fixing portion (92, 93) having the through wiring layer (92c, 93c) to be connected;
The plurality of peripheral electrode portions are formed on the wall surfaces of the through holes (96a, 97a) exposing the first support substrate, and the through wiring layer (96c) electrically connected to the first support substrate. 97c) formed on the wall surface of the through hole (94a) exposing the first support substrate electrode portion (96, 97) and the peripheral region (30) different from the movable portion in the first semiconductor layer, A first peripheral region electrode portion (94) having the through wiring layer (94c) electrically connected to the peripheral region and a peripheral region (57) different from the fixing portion in the second semiconductor layer are exposed. It has a second peripheral region electrode portion (95) formed on the wall surface of the through hole (95a) and electrically connected to the peripheral region,
The physical quantity sensor according to any one of claims 3 to 7, wherein the second support substrate is electrically connected to one of the plurality of peripheral electrode units. 前記検出電極部における前記貫通配線層が形成される貫通孔、および前記複数の周辺電極部における前記貫通配線層が形成される貫通孔は、それぞれ同じ深さとされており、
前記検出電極部における配線部および前記複数の周辺電極部における配線部のうちの一部の電極部における配線部は、前記貫通配線層と、当該貫通配線層と所定領域との間に配置され、前記貫通配線層と前記所定領域とを電気的に接続する配線領域（１４３、１６２、１６３、１６４、１６５）とを有する構成とされている請求項３ないし７のいずれか１つに記載の物理量センサ。 The through holes in which the through wiring layers are formed in the detection electrode portion and the through holes in which the through wiring layers are formed in the plurality of peripheral electrode portions have the same depth, respectively.
A wiring portion in a part of electrode portions of the wiring portion in the detection electrode portion and the wiring portion in the plurality of peripheral electrode portions is disposed between the through wiring layer, the through wiring layer, and a predetermined region, The physical quantity according to any one of claims 3 to 7, comprising a wiring region (143, 162, 163, 164, 165) electrically connecting the through wiring layer and the predetermined region. Sensor. 前記第１基板は、第１支持基板（１１）、下層絶縁膜（１３０）、下層半導体層（１４０）、上層絶縁膜（１５０）、上層半導体層（１６０）が順に積層されて構成され、
前記第２基板は、前記上層半導体層上に積層され、
前記下層半導体層は、固定部（５５、５６）、前記第１支持基板と電気的に接続された下層周辺領域（１４４）、下層配線領域（１４３）に区画され、
前記上層半導体層は、可動部（２０）、前記固定部と電気的に接続される固定部用配線領域（１６２、１６３）、前記下層周辺領域と電気的に接続される周辺領域用配線領域（１６４）、前記下層配線領域と電気的に接続される上層配線領域（１６５）、上層周辺領域（１６６）に区画され、
前記センシング部は、前記可動部および前記固定部を有する構成とされ、
前記検出電極部における前記貫通配線層が形成される貫通孔、および前記複数の周辺電極部における前記貫通配線層が形成される貫通孔は、それぞれ前記上層半導体層を露出させる深さとされ、
前記検出電極部は、前記可動部を露出させる前記貫通孔（９１ａ）の壁面上に形成された前記貫通配線層（９１ｃ）を有することで前記可動部と電気的に接続された可動部用電極部（９１）と、前記固定部用配線領域を露出させる前記貫通孔（９２ａ、９３ａ）の壁面上に形成された前記貫通配線層（９２ｃ、９３ｃ）と、当該貫通配線層と電気的に接続される前記固定部用配線領域と、を有することで前記固定部と電気的に接続された固定部用電極部（９２、９３）と、を有し、
前記複数の周辺電極部は、前記上層配線領域を露出させる前記貫通孔（９６ａ、９７ａ）の壁面上に形成された前記貫通配線層（９６ｃ、９７ｃ）と、当該貫通配線層と電気的に接続される前記上層配線領域および当該上層配線領域と電気的に接続される下層配線領域と、を有することで前記第１支持基板と電気的に接続された第１支持基板用電極部（９６、９７）と、前記上層周辺領域を露出させる前記貫通孔（９４ａ）の壁面上に形成された前記貫通配線層（９４ｃ）を有することで前記上層周辺領域と電気的に接続された上層周辺領域用電極部（９４）と、前記周辺領域用配線領域を露出させる前記貫通孔（９５ａ）の壁面上に形成された前記貫通配線層（９５ｃ）と、当該貫通配線層と電気的に接続される前記周辺領域用配線領域と、を有することで前記下層周辺領域と電気的に接続される下層周辺領域用電極部（９５）と、を有し、
前記第２基板は、前記複数の周辺電極部のうちの１つの電極部と電気的に接続されている請求項３ないし７のいずれか１つに記載の物理量センサ。 The first substrate is configured by sequentially stacking a first support substrate (11), a lower insulating film (130), a lower semiconductor layer (140), an upper insulating film (150), and an upper semiconductor layer (160).
The second substrate is stacked on the upper semiconductor layer,
The lower semiconductor layer is divided into a fixing portion (55, 56), a lower peripheral region (144) electrically connected to the first support substrate, and a lower wiring region (143).
The upper semiconductor layer includes a movable portion (20), a fixed portion wiring region (162, 163) electrically connected to the fixed portion, a peripheral region wiring region electrically connected to the lower layer peripheral region ( 164), an upper layer wiring region (165) electrically connected to the lower layer wiring region, and an upper layer peripheral region (166),
The sensing unit is configured to include the movable unit and the fixed unit,
Through holes in which the through wiring layers are formed in the detection electrode portion and through holes in which the through wiring layers are formed in the plurality of peripheral electrode portions have depths that expose the upper semiconductor layers,
The detection electrode portion has a through wiring layer (91c) formed on a wall surface of the through hole (91a) that exposes the movable portion, whereby the movable portion electrode electrically connected to the movable portion Electrically connected to the through wiring layer (92) and the through wiring layer (92c, 93c) formed on the wall surface of the through hole (92a, 93a) exposing the wiring portion for the fixing portion And an electrode portion (92, 93) for the fixing portion electrically connected to the fixing portion by having the wiring portion for the fixing portion.
The plurality of peripheral electrode portions are electrically connected to the through wiring layer (96c, 97c) formed on the wall surface of the through hole (96a, 97a) exposing the upper layer wiring region, and the through wiring layer A first support substrate electrode portion (96, 97) electrically connected to the first support substrate by having the upper layer wire region to be formed and the lower layer wire region electrically connected to the upper layer wire region; And the electrode for the upper layer peripheral region electrically connected to the upper layer peripheral region by having the through wiring layer (94c) formed on the wall surface of the through hole (94a) for exposing the upper layer peripheral region. A portion (94), the through wiring layer (95c) formed on the wall surface of the through hole (95a) for exposing the peripheral region wiring region, and the periphery electrically connected to the through wiring layer Area wiring area and The lower peripheral region and a lower peripheral region electrode portion to be electrically connected to (95), having by having,
The physical quantity sensor according to any one of claims 3 to 7, wherein the second substrate is electrically connected to one of the plurality of peripheral electrode units. 前記センシング部は、前記物理量として、前記積層方向に沿った加速度を検出する請求項１ないし１０のいずれか１つに記載の物理量センサ。   The physical quantity sensor according to any one of claims 1 to 10, wherein the sensing unit detects an acceleration along the stacking direction as the physical quantity.
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