JP6529632B1 - はんだ合金、ソルダペースト、成形はんだ、及びはんだ合金を用いた半導体装置 - Google Patents

はんだ合金、ソルダペースト、成形はんだ、及びはんだ合金を用いた半導体装置

Info

Publication number
JP6529632B1
JP6529632B1 JP2018087111A JP2018087111A JP6529632B1 JP 6529632 B1 JP6529632 B1 JP 6529632B1 JP 2018087111 A JP2018087111 A JP 2018087111A JP 2018087111 A JP2018087111 A JP 2018087111A JP 6529632 B1 JP6529632 B1 JP 6529632B1
Authority
JP
Japan
Prior art keywords
solder
alloy
semiconductor chip
solder alloy
mass
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018087111A
Other languages
English (en)
Other versions
JP2019188456A (ja
Inventor
進 三谷
進 三谷
元 渡邉
元 渡邉
祥平 上方
祥平 上方
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nihon Handa Co Ltd
Original Assignee
Nihon Handa Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nihon Handa Co Ltd filed Critical Nihon Handa Co Ltd
Priority to JP2018087111A priority Critical patent/JP6529632B1/ja
Application granted granted Critical
Publication of JP6529632B1 publication Critical patent/JP6529632B1/ja
Publication of JP2019188456A publication Critical patent/JP2019188456A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Die Bonding (AREA)

Abstract

【課題】融点が高温で、かつ延性の大きいはんだ合金を得る。【解決手段】全体の質量％のうち、０．０３質量％〜０．０９質量％のニッケルと、全体からニッケル及び不可避不純物を除いた残部であるビスマスとからなるものである。【選択図】図４

Description

本発明は、不可避不純物以上のＰｂ（鉛）を含まないはんだ合金、ソルダペースト、成形はんだ、及びはんだ合金を用いた半導体装置に関する。
はんだ合金には、融点の高い高温はんだと称されるものがある。高温はんだの用途の一つは、階層はんだ付けである。階層はんだ付けは、少なくとも２度のはんだ接合が行われることを言う。階層はんだ付けの一例を、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等のパッケージ部品の場合で説明する。ダイパッド上に半導体チップを搭載し、ダイパッドと半導体チップとを接合するとき、１度目のはんだ接合が行われる。続いて、半導体チップ及びダイパッドを樹脂封止することで、パッケージ部品が作製される。その後、パッケージ部品をプリント基板上に表面実装する際、リードフレームをはんだでプリント配線に接合する２度目のはんだ接合が行われる。２度目のはんだ接合はリフロー工程と呼ばれている。２度目のはんだ接合で、パッケージ部品内のはんだが溶融しないためには、その融点が２度目のはんだ接合の温度よりも高い必要がある。
従来、高温はんだとして、Ｐｂが９０質量％以上のＰｂ基はんだ合金が知られている。しかし、Ｐｂ基はんだ合金は、環境に有害な鉛を含んでいるため、その使用が制限される傾向がある。以下では、はんだ合金組成に関して、読みやすさの観点から一部の「質量％」を「％」と省略して表記し、「質量％」と「％」が併存している。
一方、Ｐｂフリーの高温系はんだとして、Ｓｎ（スズ）及びＳｂ（アンチモン）を含むＳｎ−（５〜１０）％Ｓｂ（融点：２３５〜２４３℃）が、一般に知られている。しかし、Ｓｎを主成分とした鉛フリーはんだを用いると、はんだ付け部を、例えば２５０℃といった高温下に暴露することになり、電子部品内部の接続では、電極の溶解又は断線など、いわゆる耐熱性不良の問題が発生する場合がある。従って階層はんだ付けのためのＰｂフリーはんだとしては、リフロー温度２４０〜２５０℃でも溶融しない２６０℃以上の融点が求められている。
高温はんだの別の用途は、パワーデバイスにおける接合材である。パワーデバイスの分野においては、近年、高温使用の要求が高まっている。従来、動作温度仕様の上限が自己発熱レベルの１５０℃程度であったが、近年、１７５℃及び２００℃など、パワーデバイスの製品に要求される動作温度仕様の上限が上昇している。そのため、パワーデバイスの接合部についても耐熱性向上が求められている。
パワーデバイスは、例えば、絶縁基板の両面に銅回路板が接合された基板に半導体チップが搭載された構成である。絶縁基板は、例えば、アルミナセラミックス板である。絶縁基板の上面側の銅回路板に半導体チップがダイボンド材で接合される。絶縁基板の下面側の銅回路板に放熱板がダイボンド材で接合される。このダイボンド材に、はんだが用いられている。半導体チップと上面側の銅回路板とを接合するはんだを上部ダイボンド材と称し、下面側の銅回路板と放熱板とを接合するはんだを下部ダイボンド材と称する。このように、パワーデバイスでは上下２か所の接合部ではんだが使用される。以下では、パワーデバイスの接合部で使用されるはんだを、ダイボンド用はんだと称する。
パワーデバイスは自己発熱が大きいため、ダイボンド用はんだは、一般に固相線温度が高いことが要求される。そのため、従来、９０質量％以上の鉛を含有するＰｂ基はんだ合金のうち、固相線温度が高いものが使用されてきた。固相線温度の高いＰｂ基はんだ合金として、例えば、母材となるＰｂにＳｎが添加されたＰｂ−５％Ｓｎがある。Ｐｂ−５％Ｓｎの固相線温度は３００℃である。その他にも、母材となるＰｂにＳｎ及び銀（Ａｇ）が添加されたＰｂ−５％Ｓｎ−１．５％Ａｇが知られている。Ｐｂ−５％Ｓｎ−１．５％Ａｇの固相線温度は２９６℃である。このような、固相線温度の高いはんだ合金が、ダイボンド用はんだに使用されていた。
Ｐｂ基はんだ合金は安価で接合信頼性が高いが、上述したように、環境に有害な鉛を含んでいるため、ダイボンド用はんだにも鉛フリー化が求められている。そのため、動作温度が１５０℃程度のパワーデバイスには、ダイボンド用はんだとして、Ｓｎ−Ａｇ−Ｃｕ系の鉛フリーはんだが使われるようになってきた。Ｓｎ−Ａｇ−Ｃｕ系のはんだ合金は、接合信頼性がＰｂ基はんだ合金に劣るという欠点があるが、固相線温度が２２０℃付近にあるという利点がある。
しかし、既にＳｉパワーデバイスの動作温度の上限はで１７５℃であり、今後、ＳｉＣパワーデバイスでは動作温度が２００℃以上に高温化すると見込まれている。このような動作温度仕様を満たす、従来のＰｂフリーはんだとして、Ａｕ（金）を多く含むＡｕ−２０％Ｓｎが知られている。Ａｕ−２０％Ｓｎは、共晶温度が２８０℃という利点があるが、Ａｕ含有量が多いため、高価という欠点がある。そのため、Ａｕ−２０％Ｓｎの汎用化は容易ではない。
そのため、融点がより高い、Ｐｂフリーはんだが必要となる。具体的には、このような高温動作パワーデバイス用の高温はんだとしては、固相線温度２６０℃以上が必要になると言われている。ただし、いまだ周辺部材の耐熱性が高くないこと及び冷却時の残留応力の観点から、液相線温度は３００℃以下であることが望ましいと言われている（例えば、非特許文献１参照）。
固相線温度が２６０℃〜３００℃の範囲に属する条件に合致するはんだ合金の一例として、Ｓｎ−高Ｓｂ系はんだ合金が提案されている（例えば、特許文献１参照）。特許文献１には、ＳｎにＡｇ及びＣｕを加えさらにＡｌを微量添加したＳｎ−３７％Ｓｂ−１５％Ａｇ−６％Ｃｕ−０．０１３％Ａｌの成分のはんだ合金が開示されている。このはんだ合金は、固相線温度が２９７．７℃であり、液相線温度が３５７．０℃である。
また、固相線温度が２６０℃〜３００℃の範囲に属する条件に合致するはんだ合金の別の例として、Ｂｉ（ビスマス）−Ａｇ系はんだ合金が提案されている（例えば、特許文献２参照）。特許文献２には、Ｂｉ−２．５％Ａｇ−０．１％Ｓｂの成分のはんだ合金が開示されている。このはんだ合金は、固相線温度が２６３℃であり、液相線温度が２８０℃である。
特許第５５８５７４６号公報 特許第３６７１８１５号公報
平塚大祐、外２名、「パワー半導体の高温動作を可能にするダイボンド材料及び焼結接合技術」、東芝レビュー、株式会社東芝、２０１５年１１月、Ｖｏｌ．７０、Ｎｏ．１１、Ｐ．４６−４９
Ａｕ−Ｓｎ系はんだ合金、Ｓｎ−高Ｓｂ系はんだ合金およびＢｉ−Ａｇ系はんだ合金は、室温での延性が極めて低いという欠点がある。例えば、Ａｕ−２０％Ｓｎ、Ｓｎ−２．５％Ａｇ−０．１％Ｓｂ及びＳｎ−２．５％Ａｇの各はんだ合金の室温での伸び率は、僅か２〜３パーセントである。パワーデバイスのダイボンド用はんだにおいて、伸び率が低いことは、接合信頼性において不安要素となる。
例えば、パワーデバイスが動作すると、半導体チップが発熱し、その発熱量が大きいため、半導体チップ及び放熱板が熱膨張する。半導体チップ及び放熱板の膨張係数が異なるため、半導体チップ裏面と放熱板とを接合するはんだは、引き伸ばされることになる。また、パワーデバイスの動作が停止すると、半導体チップ及び放熱板が常温に戻るため、はんだは収縮する。パワーデバイスの動作と停止との繰り返しによる熱サイクルに伴って、はんだの伸縮も繰り返される。その結果、はんだに亀裂が生じ、ついには接合不良が生じてしまうおそれがある。はんだの伸縮の繰り返しによる材料劣化は、熱疲労又は低サイクル疲労と呼ばれている。低サイクル疲労とは、弾性変形領域（弾性ひずみ範囲）ではなく、変形の大きい塑性変形領域（非弾性ひずみ範囲）で変形が繰り返されるため、１万回以下の少ない回数で生じる劣化現象である。熱疲労及び低サイクル疲労による寿命を、疲労寿命と称する。
疲労寿命と非弾性ひずみ範囲との関係は、式（１）に示すＭａｎｓｏｎ−Ｃｏｆｆｉｎ則に従うことが明らかになっている。
Figure 0006529632
式（１）において、Δεｐは非弾性ひずみ範囲であり、Ｎfは破断までの繰り返し数である。べき数αは材料によって異なるが、概ね０．３〜０．５程度である。また、Ｃは一定値であり、材料の破断延性と強く関連する値である。式（１）から２つの重要なことが分かる。一つ目は、ΔεｐとＮfが逆比例の関係があり、非弾性ひずみ範囲Δεｐが大きくなると、破断までの繰り返し数Ｎfが小さくなることである。もう一つは、伸び率に関係するＣが大きいはんだ材料ほど、破断までの繰り返し数Ｎfが大きくなることである。固相線温度が２６０℃から３００℃の範囲のはんだ合金であっても、延性が低いと、熱サイクルで劣化が早まってしまう。
本発明は、上記のような課題を解決するためになされたもので、融点が高温で、かつ延性の大きいはんだ合金、ソルダペースト、成形はんだ、及びはんだ合金を用いた半導体装置を得るものである。
本発明に係るはんだ合金は、全体の質量％のうち、０．０３質量％〜０．０９質量％のニッケルと、全体から前記ニッケル及び不可避不純物を除いた残部であるビスマスと、からなるものである。
本発明に係るソルダペーストは、上記のはんだ合金の粉末と、フラックスと、を有するものである。
本発明に係る成形はんだは、上記のはんだ合金が一定の形状の成形されたものである。
本発明に係る半導体装置は、半導体チップと、前記半導体チップを支持するダイパッドと、前記半導体チップと前記ダイパッドとの間に設けられた上記のはんだ合金と、前記半導体チップ及び前記ダイパッドを覆う樹脂と、を有するものである。
また、本発明に係る半導体装置は、半導体チップと、前記半導体チップを支持する絶縁基板と、前記絶縁基板と前記半導体チップとの間に設けられた上記のはんだ合金と、を有するものである。
さらに、本発明に係る半導体装置は、半導体チップを支持する絶縁基板と、前記半導体チップから発生する熱を放出する放熱板と、前記絶縁基板と前記放熱板との間に設けられた上記のはんだ合金と、を有するものである。
本発明によれば、Ｂｉ単体に０．０３質量％〜０．０９質量％のＮｉを添加することで、融点が高温で、かつ延性を向上させることができる。
Ｂｉ−Ｎｉ系合金の二元系状態図である。 延性評価に用いた３点曲げ試験装置の一構成例を示す外観図である。 評価対象の試験片について３点曲げ試験後の状態を示す写真である。 ＢｉへのＮｉ添加量と曲げたわみとの関係を示すグラフである。 比較例となるＢｉ単体の冷間圧延後の外観形状を示す写真である。 本発明の実施の形態１に係るはんだ合金の冷間圧延後の外観形状を示す写真である。 はんだの濡れ広がり率の定義を説明するための模式図である。 比較例となるＢｉ単体の濡れ広がりと実施の形態１のはんだ合金の濡れ広がりとを示す写真である。 ＢｉへのＮｉ添加量と電気抵抗との関係を示すグラフである。 本発明の実施の形態２に係るソルダペーストを用いたパッケージ部品の製造から表面実装までの工程を示す図である。 本発明の実施の形態２に係るソルダペーストをダイボンド材に用いた半導体装置の一構成例を示す側面図である。
以下に、図面を参照して本発明の実施の形態を説明する。本発明は、以下に説明する実施の形態によって限定されるものではない。
実施の形態１．
本実施の形態１のはんだ合金は、融点が、例えば、２６０℃以上の高温はんだ合金に属するものである。本実施の形態１のはんだ合金は、全体の質量％のうち、質量％が０．０３質量％〜０．０９質量％のＮｉ（ニッケル）と、全体からＮｉ及び不可避不純物を除いた残部であるＢｉとを有する。本実施の形態１では、例えば、Ｎｉの質量％が０．０３質量％〜０．０９質量％である場合、Ｂｉ−０．０３％〜０．０９％Ｎｉ合金と表記する。
（Ｂｉ−Ｎｉ合金の製造方法）
本実施の形態１のはんだ合金として、Ｂｉ−０．０３％〜０．０９％Ｎｉ合金の製造方法を説明する。Ｂｉ及びＮｉの各原料は純度が９９．９％以上のものを使用することが好ましい。Ｂｉ−０．０３％〜０．０９％Ｎｉ合金は、Ｂｉ及びＮｉと、不可避不純物とからなる。不可避不純物とは、主として、Ｃｕ（銅）、Ｎｉ、Ｚｎ（亜鉛）、Ｆｅ（鉄）、Ａｌ（アルミニウム）、Ａｓ（ヒ素）、Ｃｄ（カドミウム）、Ａｇ、Ａｕ（金）、Ｉｎ（インジウム）、Ｐ（リン）、Ｐｂ及びＳｎなどである。本実施の形態１では、Ｎｉを除いた不可避不純物の合計の質量％は、はんだ合金全体のうち、０．０１％未満である。特に、Ｓｎについて、本実施の形態１のはんだ合金は、不可避不純物としての質量％しか含んでいない。Ｂｉ−Ｓｎ共晶組成がはんだ合金の融点を低下させることを防ぐためである。
融解において、Ｂｉ融点の２７１℃に対して、Ｎｉ融点は１４５１℃であり、両元素の融点差が大きすぎるため、純金属のＢｉにＮｉを添加すると、Ｎｉ添加時におけるＮｉの酸化又はＮｉの蒸発などによって目的組成にならないことが多い。そのため、添加する元素を目標濃度よりも高濃度に母材に含ませた母合金をあらかじめ作製し、作製した母合金に母材の元素を必要量添加することで、目的組成の合金を得る方法を採用した。母合金の組成は、Ｂｉ単体の融点に近いことが望ましい。
例えば、Ｂｉ−０．５％Ｎｉ合金である場合、この合金の融点は３２６℃であり、Ｂｉ融点に近い。そのため、Ｂｉ−０．５％Ｎｉ合金は母合金として適当である。例えば、目的組成の合金がＢｉ−０．０５％Ｎｉ合金である場合、１００ｇのＢｉ−０．５％合金に、９００ｇのＢｉを配合し、融解後凝固させる。このようにして、目的組成のＢｉ−０．０５％Ｎｉ合金を作製できる。
（ＢｉへのＮｉ添加による延性の変化）
本実施の形態１のはんだ合金の基本特性として、Ｂｉ−Ｎｉ系合金の二元系状態図について説明する。図１は、Ｂｉ−Ｎｉ系合金の二元系状態図である。図１の横軸はＢｉへのＮｉの添加量［質量％］であり、縦軸は温度である。図１では、Ｎｉの添加量が０〜０．４％の範囲の状態図を示し、温度については、２７２℃以上の状態図の表示を省略している。
図１を参照すると、Ｎｉの添加量が０〜０．４％の範囲で、固相線温度は一定の２６９．６５℃であるが、液相線温度はＮｉ添加量が０．２３％までは添加量が増すと低下する。Ｎｉを添加しないＢｉ単体では液相線温度は２７１．３５℃である。一方、０．２３％Ｎｉでは、液相線温度は２６９．６５℃である。Ｎｉ添加量が０．２３％を超えると液相線温度は急に高くなり、図１に示していないが、０．３５％で液相線温度は３００℃になる。したがって、固相線温度が２６０℃以上かつ液相線温度が３００℃以下という要求に対しては、Ｎｉ添加量が０〜０．３５％であればよいことがわかる。なお、Ｎｉ添加量が０．０９％では液相線温度は、２７０．７０℃である。
次に、Ｎｉ添加がＢｉの延性に及ぼす影響について説明する。Ｂｉ−Ｎｉ系合金の延性の評価を３点曲げ試験装置を用いて行った。図２は、延性評価に用いた３点曲げ試験装置の一構成例を示す外観図である。図２に示すように、３点曲げ試験装置１０は、押金具７と、評価対象物を支持する２つの支持台８と、２つの支持台８が設置された土台９とを有する。
評価対象の試験片６として、比較のためのＢｉ単体と、Ｎｉ添加量の異なるＢｉ−Ｎｉ系合金とを準備した。Ｎｉ添加量の異なるＢｉ−Ｎｉ系合金の試験片６は７種類準備した。全ての試験片６の寸法を共通にした。具体的には、各試験片６の寸法は、幅２０ｍｍ、厚さ１０ｍｍ、長さ１５０ｍｍである。
図２に示す３点曲げ試験装置１０において、支持台８の支持間隔は１３０ｍｍであり、支持肩部の円柱半径は５ｍｍであり、押金具７の先端の円柱半径は５ｍｍである。試験室の室内の温度を２５℃に一定に保ち、各試験片６を同じ環境下で試験した。試験片６毎に、試験片６を２つの支持台８で支持されるように置き、押金具７を速度１０ｍｍ／ｍｉｎで試験片６の中央付近に降下させる３点曲げ試験を行った。３点曲げ試験では、試験片６に亀裂が入るまで押金具７を降下させた。
図３は、評価対象の試験片について３点曲げ試験後の状態を示す写真である。図３には、Ｂｉ−Ｎｉ系合金について、７種類の試験片６のうち、代表的な４種類を示している。図３に示す４種類のＢｉ−Ｎｉ系合金は、Ｂｉ−０．０３５％Ｎｉ合金、Ｂｉ−０．０５３％Ｎｉ合金、Ｂｉ−０．１３％Ｎｉ合金、及びＢｉ−０．２１％Ｎｉ合金である。図３に示すように、Ｂｉ−０．０５３％Ｎｉ合金を除く４種類の試験片６には、亀裂が入っている。一方、Ｂｉ−０．０５３％Ｎｉ合金の試験片６は、大きくたわんでいるが、亀裂が入っていない。これは、試験片６の中央付近が土台９に接触するまで試験片６がたわんでも亀裂が入らず、亀裂が入るまで押金具７を降下させることができなかったためである。Ｂｉ−０．０５３％Ｎｉ合金は、他の４種類の試験片６と比べて、曲げたわみが大きく、延性が大きいことがわかる。
図４は、ＢｉへのＮｉ添加量と曲げたわみとの関係を示すグラフである。図４の縦軸は、上述した３点曲げ試験において、試験片６に亀裂が入るまでの曲げたわみを示し、横軸はＢｉへのＮｉの添加量［質量％］を示す。矢印のあるプロットは、図２に示した３点曲げ試験装置１０の寸法上の制約から、亀裂が入るまでたわませることができなかったことを示す。図４に示すグラフから、ＢｉへのＮｉ添加量が増加するにつれて、合金の延性が向上し、Ｎｉ添加量が０．０５％〜０．０７％で合金の延性がピークを示し、それ以上Ｎｉ添加量が増加すると、合金の延性が低下することがわかる。
Ｂｉ単体は、高い融点を示すが脆いため、熱疲労による劣化が生じ易かった。このようなＢｉ単体にＮｉを添加することで、上述したように、合金の延性が向上し、耐熱疲労性を向上させることができる。ダイボンド用はんだとして実績のある高鉛はんだの一例であるＰｂ−１０％Ｓｎ−２．５％Ａｇの伸び率が１５％に対し、Ｂｉ単体の伸び率は５％である。このことから、はんだに適用し得る、Ｂｉ単体へのＮｉ添加による延性改善の目安として、押込み長を３倍とした。Ｂｉ単体にＮｉを添加しない場合、押込み長が８ｍｍで折れることから、押込み長が３倍となる２４ｍｍになるＮｉ添加量は、０．０３％〜０．０９％であればよい。
はんだ合金におけるＮｉの役目として、例えば、Ｓｎ−Ａｇ−Ｃｕ系合金において、はんだと銅基板との接合界面における金属間化合物の形成を抑制することは知られている。これに対して、今回、上述の３点曲げ試験及び評価結果で説明したように、ＮｉがＢｉ単体に延性を向上させる効果を生じさせることがわかった。以下では、Ｂｉ−Ｎｉ系合金が高温はんだとして適用し得るか、さらに評価した結果を説明する。
（Ｎｉを添加したＢｉ基合金の圧延）
本実施の形態１のはんだ合金は、ＢｉにＮｉを添加したＢｉ基合金に相当するが、Ｎｉを０．０３質量％〜０．０９質量％含有するものである。本実施の形態１のはんだ合金のうち、Ｎｉを０．０５質量％〜０．０７質量％含有する場合、延性がより大きくなり、塑性加工性の観点からより優れている。ここでは、Ｂｉ−０．０７％Ｎｉ合金について圧延評価の結果を説明する。
図５は、比較例となるＢｉ単体の冷間圧延後の外観形状を示す写真である。具体的には、図５は、Ｂｉ単体に対して、冷間圧延により０．５ｍｍ厚さのはんだテープ製造を試みたものを示す。図６は、本発明の実施の形態１に係るはんだ合金の冷間圧延後の外観形状を示す写真である。図６は、Ｂｉ−０．０７％Ｎｉ合金に対して、冷間圧延により厚さ０．３ｍｍの成形はんだを作製したものを示す。
図５に示すように、Ｂｉは単体では非常に脆く、冷間圧延すると割れてしまうため、成形はんだにならない。一方、図６に示すように、Ｂｉ−０．０７％Ｎｉ合金は延性があり冷間圧延ができることがわかる。
ここで、成形はんだの作製方法を詳しく説明する。約５ｍｍの厚さの鋳込み材を、圧下率５０％で冷間圧延を繰り返し、０．５ｍｍ厚さのテープ状にした。その後の冷間圧延では、０．１ｍｍずつテープの厚さを減少させ、厚さ０．３ｍｍのテープとした後、テープをカットして、厚さが０．３ｍｍで、一辺が４ｍｍの正方形の成形はんだを作製した。図６に示すように、本実施の形態１のはんだ合金は、Ｂｉ基合金であっても、圧延が可能であることが明らかである。なお、圧延について、はんだ合金がＢｉ−０．０７％Ｎｉ合金の場合で説明したが、Ｎｉ添加量が０．０３％〜０．０９％の範囲で、はんだとして使用できるものであった。
（Ｎｉ添加したＢｉ基合金の濡れ性向上）
本実施の形態１のはんだ合金について、濡れ性を評価した。濡れ性評価では、比較例としてＢｉ単体を用いた。濡れ性の評価には、濡れ広がり試験における濡れ広がり率を用いた。評価に用いた濡れ広がり率の定義を、図７を参照して説明する。図７は、はんだの濡れ広がり率の定義を説明するための模式図である。
試験に使用されるはんだについて、溶融前の基板上のはんだを直径Ｄの球体と考える。直径Ｄの球体という形状から、はんだの量が決まる。球体と仮定したはんだを１０％の水素を含む窒素中で３２０℃の温度で溶融させると、はんだは、Ｎｉめっき板に濡れ広がる。溶融後に基板上に広がったはんだの高さをＨとすると、濡れ広がり率は、式（２）で定義される。濡れ広がり率に関連する直径Ｄ及び高さＨは、ＪＩＳ Ｚ３１９７：１９９９に準拠した方法で測定した。
Figure 0006529632
図８は、比較例となるＢｉ単体の濡れ広がりと実施の形態１のはんだ合金の濡れ広がりとを示す写真である。図８（ａ）がＢｉ単体の場合を示し、図８（ｂ）はＢｉ−０．０７％Ｎｉ合金の場合を示す。図８を参照すると、図８（ｂ）に示すＢｉ−０．０７％Ｎｉ合金の濡れ広がりの方が、図８（ａ）に示すＢｉ単体の濡れ広がりに比べて広がりが大きいことは、明らかである。
Ｂｉ単体の濡れ広がり率は、直径Ｄ及び高さＨの測定値を式（２）に代入することで、５８％と算出される。一方、はんだ合金がＢｉ−０．０７％Ｎｉである場合、濡れ広がり率は、直径Ｄ及び高さＨの測定値を式（２）に代入することで、７４％と算出された。図８に示した外観形状だけでなく、濡れ性の評価値で比較しても、Ｂｉ単体よりもＢｉ−０．０７％Ｎｉが優れていることがわかった。ＢｉにＮｉを添加することで、Ｂｉ単体と比較して、濡れ性が改善する効果が得られる。なお、濡れ性について、はんだ合金がＢｉ−０．０７％Ｎｉ合金の場合で説明したが、Ｎｉ添加量が０．０３％〜０．０９％の範囲で、はんだとして使用できるものであった。
（Ｎｉ添加したＢｉ基合金の電気抵抗の改善）
Ｂｉ単体は、融点が高い点では、Ｐｂフリー高温はんだの候補の１つとなり得るが、電気抵抗が従来のＰｂフリー高温はんだに比べて大きい。図９は、ＢｉへのＮｉ添加量と電気抵抗との関係を示すグラフである。
図９に示すように、Ｎｉ添加量が０％から増加するにつれて電気抵抗が減少し、Ｎｉ添加量が０．０６％付近で電気抵抗が最小になる。Ｎｉ添加量が０．０６％より大きくなると、電気抵抗が増大する傾向がある。図９に示すグラフから、Ｂｉ単体の電気抵抗が１．７μΩ・ｍに対し、Ｂｉに０．０３％〜０．０９％のＮｉ添加を行うと、１．２０〜１．３３μΩ・ｍとなる。そのため、Ｂｉ−０．０３〜０．０９％Ｎｉの電気抵抗はＢｉ単体に比べて２４〜３１％低下しており、電気抵抗が改善される。また、Ｂｉに０．０５％〜０．０７％のＮｉ添加では、電気抵抗は１．２０〜１．２３μΩ・ｍとなり、Ｂｉ単体に比べて３０〜３１％の改善がはかれる。
本実施の形態１のはんだ合金は、全体の質量％のうち、０．０３質量％〜０．０９質量％のＮｉと、全体からＮｉ及び不可避不純物を除いた残部であるＢｉとからなるものである。本実施の形態１によれば、Ｂｉ単体に比べて延性が向上する。Ｂｉ単体にＮｉを添加することは、Ｂｉの延性を向上させるという新たな効果をもたらすものである。また、本実施の形態１のはんだ合金は、高温はんだとしての融点の条件を満たす。さらに、本実施の形態１のはんだ合金は、はんだとしての濡れ性の条件を満たし、Ｂｉ単体に比べて電気抵抗も改善する。本実施の形態１では、固相線温度が２６０℃から３００℃の範囲で融点が高く、延性の大きいＰｂフリーはんだ合金を提供することができる。
また、本実施の形態１のはんだ合金は、Ｎｉを０．０５質量％〜０．０７質量％含有してもよい。この場合、はんだ合金の延性がさらに向上するとともに、電気抵抗がさらに小さくなる。
実施の形態２．
実施の形態１で説明したはんだ合金の使用形態の一例として、はんだ合金の粉末とフラックスとを混錬したソルダペーストが考えられる。本実施の形態２は、実施の形態１で説明したはんだ合金をソルダペーストに適用したものである。
本実施の形態２のソルダペーストは、Ｂｉ−０．０３％〜０．０７％Ｎｉ合金の粉末と、フラックスとが混錬されたものである。はんだ合金の粉末の粒径としては、粒径分布が５〜５０μｍの範囲にあるものが好ましく、粒径分布が２５〜４５μｍの範囲にあるものがさらに好ましい。
フラックスとしては、任意のフラックスを用いることができ、例えば、ロジン系フラックスを用いてもよい。好ましくは、４５〜５５質量部の重合ロジン、４１〜５１質量部のブチルカルビトール、０．５〜１質量部のシクロヘキシルアミンＨＢｒ塩、０．５〜１質量部のアジピン酸、及び２〜４質量部の水素添加ヒマシ油を組成とするフラックスを、はんだ合金粉末に組み合わせることは、濡れ性の改善により効果的である。このフラックス以外にも、４５〜５５質量部の混合ロジン（重合ロジン：水素添加ロジン＝１：３）、４１〜５１質量部のヘキシルジグリコール、０．５〜５質量部の２，３−ジブロモ−１，４−ブテンジオール、０．５〜１質量部のアジピン酸、及び２〜４質量部の水素添加ヒマシ油を組成とするフラックスを用いてもよい。フラックスとはんだ合金粉末との質量比は、８０：２０〜９０：１０とすることが好ましく、８５：１５〜９０：１０とすることがさらに好ましい。
本実施の形態２のソルダペーストがＩＣなどの半導体装置に用いられる場合を説明する。図１０は、本発明の実施の形態２に係るソルダペーストを用いたパッケージ部品の製造から表面実装までの工程を示す図である。
図１０（ａ）に示すように、ダイパッド２１上に半導体チップ２２を搭載した後、本実施の形態２のソルダペースト２３でダイパッド２１と半導体チップ２２とを接合する。続いて、半導体チップ２２のパッドとリードフレーム２４とを接続するワイヤーボンディングを行った後、図１０（ｂ）に示すように、半導体チップ２２及びダイパッド２１を樹脂２５で覆い、パッケージ部品２６が作製される。
パッケージ部品２６は、半導体チップ２２と、半導体チップ２２を支持するダイパッド２１と、半導体チップ２２とダイパッド２１との間に設けられたはんだ合金２３ａと、半導体チップ２２及びダイパッド２１を覆う樹脂２５とを有する。その後、図１０（ｃ）に示すように、パッケージ部品２６をプリント基板２７の上に搭載し、ソルダペースト２８でリードフレーム２４と配線２９とを接合するリフローが行われる。このリフロー工程は、例えば、温度２６０℃のリフロー工程である。
リードフレーム２４と配線２９とを接合するリフロー工程において、温度が２６０℃になっても、パッケージ部品２６内のはんだ合金２３ａの融点は２６０℃よりも高いため、再溶融しない。そのため、本実施の形態２では、耐リフロー性を確保し、階層はんだ付けの接合信頼性を確保することができる。
本実施の形態２のソルダペーストがパワーデバイスのダイボンド材に用いられる場合を説明する。図１１は、本発明の実施の形態２に係るソルダペーストをダイボンド材に用いた半導体装置の一構成例を示す側面図である。半導体装置３０は、例えば、パワーデバイスである。半導体装置３０は、半導体チップ１と、半導体チップ１を支持する絶縁基板３と、絶縁基板３と半導体チップ１との間に設けられたはんだ合金２とを有する。半導体チップ１は、パワー半導体チップである。絶縁基板３は、銅回路板３ａ及び３ｃと、銅回路板３ａ及び３ｃに挟まれたアルミナセラミックス板３ｂとを有する。図１１に示す半導体装置３０では、上部ダイボンド材として、本実施の形態２のソルダペーストが用いられている。はんだ合金２は本実施の形態２のソルダペーストに含まれるはんだ合金である。
半導体装置３０の上部ダイボンド材に本実施の形態２のソルダペーストを用いることで、はんだ合金２は、延性が大きいため、半導体装置３０の動作と停止との繰り返しによる熱サイクルに起因する劣化が抑制される。その結果、従来のＰｂフリー高温はんだ合金に比べて、接合信頼性が向上する。
また、図１１に示すように、半導体装置３０において、半導体チップ１から発生する熱を放出する放熱板５が、絶縁基板３の裏面に設けられていてもよい。絶縁基板３と放熱板５とは、はんだ合金４で接合されている。図１１に示す半導体装置３０では、下部ダイボンド材として、本実施の形態２のソルダペーストが用いられてもよい。この場合、はんだ合金４は、本実施の形態２のソルダペーストに含まれるはんだ合金である。
例えば、上部ダイボンド材に要求される融点が３００℃以上の高温である場合、下部ダイボンド材として選択されるはんだ合金４の融点が３００℃より低くなるように、本実施の形態２のソルダペーストを適用することができる。この場合、半導体チップ１及び絶縁基板３を接合した後、絶縁基板３及び放熱板５を接合する際、３００℃の高温で加熱しても、上部ダイボンド材が溶融しない。
なお、半導体装置３０が、パワー半導体チップを有するパワーデバイスの場合で説明したが、半導体装置はパワーデバイスに限らない。半導体装置３０は、動作すると高温を発生する半導体チップが搭載されていれば、本実施の形態２のソルダペーストをダイボンド材に適用できる。
実施の形態３．
実施の形態１で説明したＢｉ−０．０５％〜０．０７％Ｎｉ合金は、延性がより大きく、圧延可能であることから、はんだの使用形態として、実施の形態２で説明したソルダペーストだけでなく、成形はんだとすることができる。本実施の形態３は、実施の形態１で説明したはんだ合金を、成形はんだに適用したものである。
本実施の形態３の成形はんだは、０．０５質量％〜０．０７質量％のＮｉと、Ｎｉ及び不可避不純物を除いた残部であるＢｉとで構成される。本実施の形態３による成形はんだとしては、板状、線状及びリング状等の形状が可能である。本実施の形態３による成形はんだは、用途に合わせて、一定の形状に成形されたものである。成形はんだの形状及び寸法は、限定されない。接合対象に適合するように、成形のはんだの形状及び寸法を適宜、選択すればよい。
実施の形態１で説明したＢｉ−０．０５％〜０．０７％Ｎｉ合金を成形はんだとする場合、実施の形態２で説明したフラックスを接合対象部材に塗布し、その上に成形はんだを置いて、決められた温度プロファイルで接合すればよい。また、フラックスの体積は、成形はんだと同体積、又は成形はんだの１．２倍程度の体積になるように、フラックスを用いればよい。温度プロファイルの具体例として、１５０〜２２０℃、好ましくは１７０〜２００℃で１００〜１３０秒加熱する予備加熱工程の後、加熱ピーク温度を３５０℃以下として、２７０℃以上で４０〜１２０秒保持する加熱工程を行うことが考えられる。本実施の形態３のはんだ合金を、最適なフラックスと組み合わせ、上記温度プロファイルで接合することで、はんだ合金の濡れ性を著しく改善することができる。
また、本実施の形態３の成形はんだでは、フラックスを使用せずに、水素又はギ酸など活性雰囲気の環境下で接合することもできる。この場合、加熱温度をＢｉの固相線温度２７０℃以上とし、加熱ピーク温度を合金の液相線温度＋３０℃程度に設定する。加熱時間は少なくとも６０秒以上保持することで、良好な濡れ性が得られる。加熱ピーク温度に関しては、必ずしも液相線温度以上である必要はなく、純粋なＢｉにより近い成分の場合は、純粋なＢｉの固相線温度である２７０℃＋３０℃程度の加熱をすることで、活性雰囲気においても良好な接合が確保できる。
また、本実施の形態３の成形はんだを、図１１に示した半導体装置３０の上部ダイボンド材及び下部ダイボンド材のうち、一方又は両方に適用することができる。成形はんだにおいては、フラックスを使用せず、水素又はギ酸など活性雰囲気の環境下で接合することが一般的であるが、フラックスを接合対象部材に塗布し、その上に成形はんだを置いて、決められた温度プロファイルで接合してもよい。
本発明のはんだ合金は、電子機器全般において、半導体チップ等のダイボンド接合部に適用することができる。本発明のはんだ合金は、例えば、ＩＣなどパッケージ部品に好適である。また、発熱の大きい部品、例えば、ＬＥＤ素子及びパワーダイオードなどパワー半導体デバイスのダイボンド接合部に、本発明のはんだ合金を適用することができる。さらに、プリント配線板などに搭載される電子部品全般におけるＩＣ素子などの内部接続のダイボンド接合部に、本発明のはんだ合金は好適である。応用される製品として、上記のＬＥＤ素子を用いた照明部品、インバータの駆動回路、及びパワーモジュールといわれる電力変換機などが対象として挙げられる。
１ 半導体チップ、２ はんだ合金、３ 絶縁基板、３ａ 銅回路板、３ｂ アルミナセラミックス板、３ｃ 銅回路板、４ はんだ合金、５ 放熱板、６ 試験片、７ 押金具、８ 支持台、９ 土台、１０ ３点曲げ試験装置、２１ ダイパッド、２２ 半導体チップ、２３ ソルダペースト、２３ａ はんだ合金、２４ リードフレーム、２６ パッケージ部品、２７ プリント基板、２８ ソルダペースト、２９ 配線、３０ 半導体装置。

Claims (7)

  1. 全体の質量％のうち、０．０３質量％〜０．０９質量％のニッケルと、
    全体から前記ニッケル及び不可避不純物を除いた残部であるビスマスと、
    からなるはんだ合金。
  2. 前記ニッケルを０．０５質量％〜０．０７質量％含有する、請求項１に記載のはんだ合金。
  3. 請求項１又は２に記載のはんだ合金の粉末と、
    フラックスと、
    を有するソルダペースト。
  4. 請求項１又は２に記載のはんだ合金が一定の形状に成形された成形はんだ。
  5. 半導体チップと、
    前記半導体チップを支持するダイパッドと、
    前記半導体チップと前記ダイパッドとの間に設けられた、請求項１又は２に記載のはんだ合金と、
    前記半導体チップ及び前記ダイパッドを覆う樹脂と、
    を有する半導体装置。
  6. 半導体チップと、
    前記半導体チップを支持する絶縁基板と、
    前記絶縁基板と前記半導体チップとの間に設けられた、請求項１又は２に記載のはんだ合金と、
    を有する半導体装置。
  7. 半導体チップを支持する絶縁基板と、
    前記半導体チップから発生する熱を放出する放熱板と、
    前記絶縁基板と前記放熱板との間に設けられた、請求項１又は２に記載のはんだ合金と、
    を有する半導体装置。
JP2018087111A 2018-04-27 2018-04-27 はんだ合金、ソルダペースト、成形はんだ、及びはんだ合金を用いた半導体装置 Active JP6529632B1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2018087111A JP6529632B1 (ja) 2018-04-27 2018-04-27 はんだ合金、ソルダペースト、成形はんだ、及びはんだ合金を用いた半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018087111A JP6529632B1 (ja) 2018-04-27 2018-04-27 はんだ合金、ソルダペースト、成形はんだ、及びはんだ合金を用いた半導体装置

Publications (2)

Publication Number Publication Date
JP6529632B1 true JP6529632B1 (ja) 2019-06-12
JP2019188456A JP2019188456A (ja) 2019-10-31

Family

ID=66821709

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018087111A Active JP6529632B1 (ja) 2018-04-27 2018-04-27 はんだ合金、ソルダペースト、成形はんだ、及びはんだ合金を用いた半導体装置

Country Status (1)

Country Link
JP (1) JP6529632B1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021153447A1 (ja) * 2020-01-30 2021-08-05
KR20240031617A (ko) * 2022-09-01 2024-03-08 서울과학기술대학교 산학협력단 소결 접합용 필름의 제조 방법과 전력 반도체 패키지의 제조 방법

Also Published As

Publication number Publication date
JP2019188456A (ja) 2019-10-31

Similar Documents

Publication Publication Date Title
JP6767506B2 (ja) 高信頼性鉛フリーはんだ合金
JP3226213B2 (ja) 半田材料及びそれを用いた電子部品
KR102027615B1 (ko) 히트 싱크 장착 파워 모듈용 기판, 냉각기 장착 파워 모듈용 기판 및 파워 모듈
JP4453612B2 (ja) 無鉛はんだ合金
TW201819645A (zh) 用於電子互連的先進焊料合金
JP2002307188A (ja) Ｚｎ−Ａｌ系はんだを用いた製品
JP2019520985A6 (ja) 高信頼性鉛フリーはんだ合金
JPWO2017217145A1 (ja) はんだ接合部
JP5614507B2 (ja) Ｓｎ−Ｃｕ系鉛フリーはんだ合金
JP2013013916A (ja) 金属間化合物含有鉛フリーはんだ合金及びその製造方法
JP6810915B2 (ja) はんだ材
JPWO2006011204A1 (ja) 鉛フリーはんだ合金
JP6529632B1 (ja) はんだ合金、ソルダペースト、成形はんだ、及びはんだ合金を用いた半導体装置
EP1725087A1 (en) Electronic assembly with controlled metal particle-containing solder joint thickness
JP2005503926A (ja) 高温無鉛はんだに適した改良された組成物、方法およびデバイス
JP2012206142A (ja) 半田及び半田を用いた半導体装置並びに半田付け方法
US7973412B2 (en) Semiconductor device using lead-free solder as die bonding material and die bonding material not containing lead
JP2020518461A (ja) はんだ材及びダイアタッチメント方法
JP4703492B2 (ja) 鉛フリーはんだ材料
JP2005286274A (ja) はんだ付け方法
US10189119B2 (en) Solder alloy for die bonding
JP6887183B1 (ja) はんだ合金および成形はんだ
JP6543890B2 (ja) 高温はんだ合金
JP2014147966A (ja) 接合材料、接合方法、接合構造、および半導体装置
JP2005177842A (ja) ろう材、これを用いた半導体装置の製造方法並びに半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180613

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20180613

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20180620

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181024

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181030

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190115

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20190214

C876 Explanation why request for accelerated appeal examination is justified

Free format text: JAPANESE INTERMEDIATE CODE: C876

Effective date: 20190214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20190214

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20190312

C305 Report on accelerated appeal examination

Free format text: JAPANESE INTERMEDIATE CODE: C305

Effective date: 20190319

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20190326

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20190507

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20190507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20190514

R150 Certificate of patent or registration of utility model

Ref document number: 6529632

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250