JP6503421B2

JP6503421B2 - Semiconductor device

Info

Publication number: JP6503421B2
Application number: JP2017171575A
Authority: JP
Inventors: 舛岡　富士雄; 富士雄舛岡; 原田　望; 望原田; 広記中村
Original assignee: Unisantis Electronics Singapore Pte Ltd
Current assignee: Unisantis Electronics Singapore Pte Ltd
Priority date: 2017-09-06
Filing date: 2017-09-06
Publication date: 2019-04-17
Anticipated expiration: 2032-05-21
Also published as: JP2018014514A

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

半導体集積回路、特にＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、ＭＯＳトランジスタはナノレベルまで微細化が進んでいる。このようなＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量を確保する要請から回路の占有面積を減少させることが難しくなっている。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている（例えば、特許文献１、特許文献２、特許文献３を参照）。 Semiconductor integrated circuits, particularly integrated circuits using MOS transistors, have been increasingly integrated. With the high integration, MOS transistors are being miniaturized to the nano level. As the miniaturization of such MOS transistors progresses, it is difficult to suppress the leak current, and it is difficult to reduce the area occupied by the circuit due to a demand for securing a necessary amount of current. In order to solve such problems, a Surrounding Gate Transistor (hereinafter referred to as "SGT") is proposed which has a structure in which the source, gate and drain are arranged vertically to the substrate and the gate electrode surrounds the columnar semiconductor layer. (See, for example, Patent Document 1, Patent Document 2, and Patent Document 3).

また、上記ＳＧＴを用いてＣＭＯＳインバータを構成し、ｎ型ＳＧＴとｐ型ＳＧＴとを直線上に配置し、シリコン柱の底部に位置する拡散層をインバータの出力として用いる構造が提案されている（例えば、特許文献４を参照）。この構造では、素子形成領域の表面に、不純物を含むｐ、ｎ領域とオーミック接合する接続領域が形成され、この接続領域は、ｎ型ＳＧＴとｐ型ＳＧＴとの外側において、出力信号用ビアと電気的に接続することが示されている。
この技術によれば、素子形成領域の幅よりもゲート配線の幅が長いため、接続領域の形成方法を確定することができない。 In addition, a structure has been proposed in which a CMOS inverter is configured using the above SGT, an n-type SGT and a p-type SGT are disposed on a straight line, and a diffusion layer located at the bottom of a silicon pillar is used as an output of the inverter ( See, for example, Patent Document 4). In this structure, on the surface of the element formation region, a connection region having an ohmic junction with the p and n regions containing impurities is formed, and this connection region is outside the n-type SGT and the p-type SGT with the output signal via. Electrical connection is shown.
According to this technique, since the width of the gate wiring is longer than the width of the element formation region, the method of forming the connection region can not be determined.

この技術において、接続領域をシリサイドで形成する場合には、シリサイド化を行うときに保護膜を使用するとともに、短絡防止のために、ゲート配線の周囲にサイドウォールを形成することが必要になる。 In this technique, when the connection region is formed of silicide, it is necessary to use a protective film when performing silicidation and to form a sidewall around the gate wiring to prevent a short circuit.

このため、ゲート配線の相対向する両辺の周囲にある素子形成領域にシリサイドを形成しようとすると、素子形成領域の幅を、ゲート配線の幅と、サイドウォールの幅を２倍した長さのとの和よりも広くする必要がある。この場合、素子形成領域が占める面積が大きくなる。 Therefore, when attempting to form a silicide in the element formation region around both opposing sides of the gate wiring, the width of the element formation region is twice the width of the gate wiring and the width of the sidewall. It needs to be wider than the sum of In this case, the area occupied by the element formation region is increased.

また、６個のＳＧＴを用いたＳＲＡＭ（Static Random Access Memory）が提案されている（例えば、特許文献５を参照）。ここでは、素子形成領域の幅を、ゲート配線の幅と、サイドウォールの幅を２倍した長さとの和よりも長くし、ゲート配線の相対向する両辺の周囲に存在する素子形成領域にシリサイドを形成している。この場合、素子形成領域が占める面積が大きくなる。 In addition, a static random access memory (SRAM) using six SGTs has been proposed (see, for example, Patent Document 5). Here, the width of the element formation region is made longer than the sum of the width of the gate wiring and the length obtained by doubling the width of the sidewall, and silicide is formed in the element formation region existing around both opposing sides of the gate wiring. Form. In this case, the area occupied by the element formation region is increased.

特開平２−７１５５６号公報Japanese Patent Application Laid-Open No. 2-71556 特開平２−１８８９６６号公報Unexamined-Japanese-Patent No. 2-188966 特開平３−１４５７６１号公報JP-A-3-145761 特開２００８−２０５１６８号公報JP 2008-205168 A 国際公開第２００９／０９５９９８号WO 2009/095998

本発明は、素子形成領域の占める面積が小さい、ＣＭＯＳＳＧＴを用いた半導体装置を提供することを目的とする。 An object of the present invention is to provide a semiconductor device using a CMOS SGT in which the area occupied by the element formation region is small.

本発明の第１の観点に係る半導体装置は、
半導体基板上に形成され、前記半導体基板に物理的に半導体層で接続された第１及び第２の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された第１のゲート電極と、
前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された第２のゲート電極と、
前記第１及び前記第２のゲート電極に接続された第１のゲート配線と、
前記第１の柱状半導体層の上部に形成された第１の第二導電型拡散層と、
前記第１の柱状半導体層の下部に形成された第２の第二導電型拡散層と、
前記第２の柱状半導体層の上部に形成された第１の第一導電型拡散層と、
前記第２の柱状半導体層の下部に形成された第２の第一導電型拡散層と、
前記第１のゲート配線の一辺側の周囲に形成された平面状シリコン層と、
前記第２の第二導電型拡散層と前記第２の第一導電型拡散層とを接続し、前記平面状シリコン層上に形成されているシリサイドと、
を有し、
前記第１のゲート配線に沿って延びる中心線が、前記第１の柱状半導体層の中心と前記第２の柱状半導体層の中心とを結ぶ線に対して第１の所定量オフセットしており、
前記第１の柱状半導体層と前記第２の柱状半導体層に接し互いに平行な第１の接線及び第２の接線のうち、前記第１の接線は前記第１のゲート配線の前記一辺と同じ側にあり、前記第２の接線は前記第１のゲート配線の他辺と同じ側にあり、
前記第１の接線と前記第２の接線との間に対して、前記第１のゲート配線の前記他辺が前記第２の接線の外側にあり、且つ、前記第１の接線と前記第２の接線との間に対して、前記シリサイドは前記第１の接線の外側にあることを特徴とする。 The semiconductor device according to the first aspect of the present invention is
First and second columnar semiconductor layers formed on a semiconductor substrate and physically connected to the semiconductor substrate by a semiconductor layer;
A first gate insulating film formed around the first columnar semiconductor layer;
A first gate electrode formed around the first gate insulating film;
A second gate insulating film formed around the second columnar semiconductor layer;
A second gate electrode formed around the second gate insulating film;
A first gate wiring connected to the first and second gate electrodes;
A first second conductivity type diffusion layer formed on the first columnar semiconductor layer;
A second second conductivity type diffusion layer formed under the first columnar semiconductor layer;
A first first conductivity type diffusion layer formed on top of the second columnar semiconductor layer;
A second first conductivity type diffusion layer formed under the second columnar semiconductor layer;
A planar silicon layer formed around one side of the first gate wiring;
A silicide formed on the planar silicon layer, which connects the second second conductivity type diffusion layer and the second first conductivity type diffusion layer;
Have
A center line extending along the first gate wiring is offset by a first predetermined amount with respect to a line connecting the center of the first columnar semiconductor layer and the center of the second columnar semiconductor layer,
The first columnar semiconductor layer and to contact the second columnar semiconductor layer of the first tangent and a second tangent line parallel to each other, the first tangent line and the side of the first gate wirings On the same side, the second tangent is on the same side as the other side of the first gate line ,
Against between the second tangent line and the first tangential, the Ri said other side is outside near the second tangent line of the first gate line, and the said first tangential first respect between the two tangents, the silicide features outside near Rukoto of the first tangent line.

本発明によれば、素子形成領域の占める面積が小さい、ＣＭＯＳＳＧＴを用いた半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device using a CMOS SGT in which the area occupied by the element formation region is small.

（Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ３−Ｘ３’線における断面図であり、（Ｃ）は（Ａ）のＹ３−Ｙ３’線における断面図であり、（Ｄ）は（Ａ）のＹ４−Ｙ４’線での断面図である。(A) is a plan view of a semiconductor device according to an embodiment of the present invention, (B) is a cross-sectional view taken along line X3-X3 'of (A), (C) is Y3-Y3' of (A) It is a sectional view in a line, and (D) is a sectional view in the Y4-Y4 'line of (A). （Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ１−Ｘ１’線における断面図であり、（Ｃ）は（Ａ）のＹ１−Ｙ１’線における断面図である。(A) is a plan view of a semiconductor device according to an embodiment of the present invention, (B) is a cross-sectional view taken along line X1-X1 'of (A), (C) is Y1-Y1' of (A) It is sectional drawing in a line. （Ａ）は本発明の実施形態に係る半導体装置の平面図であり、（Ｂ）は（Ａ）のＸ２−Ｘ２’線における断面図であり、（Ｃ）は（Ａ）のＹ２−Ｙ２’線における断面図である。(A) is a plan view of a semiconductor device according to an embodiment of the present invention, (B) is a cross-sectional view taken along line X2-X2 'of (A), (C) is Y2-Y2' of (A) It is sectional drawing in a line.

図１に示すように、本発明の実施形態に係る半導体装置は、基板５０１上に形成された第１の平面状シリコン層３０９と、第１の平面状シリコン層３０９上に形成された第１及び第２の柱状シリコン層５０４、５０５と、を有する。 As shown in FIG. 1, in the semiconductor device according to the embodiment of the present invention, a first planar silicon layer 309 formed on a substrate 501 and a first planar silicon layer 309 formed on a first planar silicon layer 309 are formed. And second columnar silicon layers 504 and 505.

本実施形態に係る半導体装置は、第１の柱状シリコン層５０４の周囲に形成された第１のゲート絶縁膜５０６と、第１のゲート絶縁膜５０６の周囲に形成された第１のゲート電極３０３と、を有する。 The semiconductor device according to the present embodiment includes a first gate insulating film 506 formed around the first columnar silicon layer 504 and a first gate electrode 303 formed around the first gate insulating film 506. And.

本実施形態に係る半導体装置は、第２の柱状シリコン層５０５の周囲に形成された第２のゲート絶縁膜５０６と、第２のゲート絶縁膜５０６の周囲に形成された第２のゲート電極３０４と、第１及び第２のゲート電極３０３、３０４に接続された第１のゲート配線３０５と、第１の柱状シリコン層５０４の上部に形成された第１のｎ型拡散層５２４と、第１の柱状シリコン層５０４の下部と平面状シリコン層３０９の上部とに亘って形成された第２のｎ型拡散層５０２と、第２の柱状シリコン層５０５の上部に形成された第１のｐ型拡散層５２５と、第２の柱状シリコン層５０５の下部と平面状シリコン層３０９の上部とに亘って形成された第２のｐ型拡散層５０３と、を有する。 The semiconductor device according to the present embodiment includes a second gate insulating film 506 formed around the second columnar silicon layer 505 and a second gate electrode 304 formed around the second gate insulating film 506. A first gate wiring 305 connected to the first and second gate electrodes 303 and 304, a first n-type diffusion layer 524 formed on the top of the first columnar silicon layer 504, and A second n-type diffusion layer 502 formed over the lower portion of the columnar silicon layer 504 and the upper portion of the planar silicon layer 309, and a first p-type formed on the second columnar silicon layer 505 A diffusion layer 525 and a second p-type diffusion layer 503 formed over the lower portion of the second columnar silicon layer 505 and the upper portion of the planar silicon layer 309 are provided.

本実施形態に係る半導体装置においては、第１のゲート配線３０５に沿って延びる中心線、より詳細には、第１のゲート配線３０５に沿って水平方向に延びるとともに、当該第１のゲート配線３０５の幅方向の中心を通る中心線が、第１の柱状シリコン層５０４の中心と第２の柱状シリコン層５０５の中心とを結ぶ線に対して第１の所定量オフセットしている。
ここで、ゲート絶縁膜５０６には、酸化膜、窒化膜、酸窒化膜、高誘電体膜といった、半導体に使用される絶縁膜が材料として使用できる。 In the semiconductor device according to the present embodiment, the center line extending along the first gate wiring 305, more specifically, horizontally extending along the first gate wiring 305, and the first gate wiring 305. The center line passing through the center in the width direction is offset from the line connecting the center of the first columnar silicon layer 504 and the center of the second columnar silicon layer 505 by a first predetermined amount.
Here, as the gate insulating film 506, an insulating film used for a semiconductor, such as an oxide film, a nitride film, an oxynitride film, or a high dielectric film can be used as a material.

本実施形態の半導体装置によれば、上述した特徴により、下記の効果を得ることができる。
即ち、第１のゲート配線３０５の第１の辺の周囲に存在する素子形成領域である平面状シリコン層３０９にシリサイド３０８を形成し、ｎ型ＳＧＴの第２のｎ型拡散層５０２とｐ型ＳＧＴの第２のｐ型拡散層５０３とを電気的に接続することができる。このため、ゲート配線の相対向する第１及び第２の辺の周囲に存在する素子形成領域にシリサイドを形成した場合と比べ、素子形成領域である平面状シリコン層３０９の幅を狭くすることができる。 According to the semiconductor device of the present embodiment, the following effects can be obtained by the features described above.
That is, the silicide 308 is formed in the planar silicon layer 309 which is an element formation region existing around the first side of the first gate wiring 305, and the second n-type diffusion layer 502 of the n-type SGT and the p-type. The second p-type diffusion layer 503 of SGT can be electrically connected. Therefore, the width of the planar silicon layer 309, which is an element formation region, can be narrowed compared to the case where silicide is formed in the element formation regions existing around the opposing first and second sides of the gate wiring. it can.

また、素子形成領域である平面状シリコン層の幅が短いため、高集積なＣＭＯＳＳＧＴインバータを実現することができる。 In addition, since the width of the planar silicon layer which is the element formation region is short, a highly integrated CMOS SGT inverter can be realized.

本実施形態の半導体装置では、図１に示すように、第１の柱状シリコン層５０４はｎ型ＳＧＴ３０１を形成するとともに、第２の柱状シリコン層５０５はｐ型ＳＧＴ３０２を形成している。 In the semiconductor device of this embodiment, as shown in FIG. 1, the first columnar silicon layer 504 forms an n-type SGT 301, and the second columnar silicon layer 505 forms a p-type SGT 302.

本実施形態の半導体装置は、第１のゲート配線３０５の側壁に形成された第１の絶縁膜サイドウォール３０７と、第２のｎ型拡散層５０２上と第２のｐ型拡散層５０３上とに亘って形成されたシリサイド３０８と、を有する。 In the semiconductor device of this embodiment, the first insulating film sidewall 307 formed on the side wall of the first gate wiring 305, the second n-type diffusion layer 502 and the second p-type diffusion layer 503, And a silicide 308 formed over the entire surface.

また、第１の所定量は、第１の絶縁膜サイドウォール３０７の幅と、第１のゲート配線３０５の幅の半分の長さとの和から、第１の平面状シリコン層３０９の幅の半分の長さを減じた値よりも大きい。 Further, the first predetermined amount is half the width of the first planar silicon layer 309 from the sum of the width of the first insulating film sidewall 307 and the half length of the width of the first gate wiring 305. Greater than the reduced length of

また、第１の所定量は、第１の平面状シリコン層３０９の幅の半分の長さから、第１の絶縁膜サイドウォール３０７の幅と、第１のゲート配線３０５の幅の半分の長さとの和を減じた値よりも大きい。 Further, the first predetermined amount is a half length of the width of the first planar silicon layer 309, a width of the first insulating film sidewall 307, and a length of half the width of the first gate wiring 305. Greater than the sum of the two.

本実施形態の半導体装置によれば、上述した特徴により、ゲート配線の第１の辺の周囲に形成された素子形成領域である平面状シリコン層にシリサイドを形成することができる。 According to the semiconductor device of the present embodiment, due to the above-described feature, silicide can be formed in the planar silicon layer which is an element formation region formed around the first side of the gate wiring.

本実施形態の半導体装置は、第１のゲート絶縁膜５０６の周囲に形成された金属膜５０７及びポリシリコン５０９からなる積層構造から構成される第１のゲート電極３０３と、第２のゲート絶縁膜５０６の周囲に形成された金属膜５０７及びポリシリコン５０９からなる積層構造から構成される第２のゲート電極３０４と、を有する。 The semiconductor device according to the present embodiment includes a first gate electrode 303 formed of a laminated structure including a metal film 507 and polysilicon 509 formed around the first gate insulating film 506, and a second gate insulating film. And a second gate electrode 304 formed of a laminated structure including a metal film 507 and a polysilicon 509 formed around the periphery 506.

ここで、ゲートは、金属膜のみから形成されていてもよく、シリサイドから形成されていてもよい。なお、金属膜には、チタン、窒化チタン、タンタル、窒化タンタルといった、半導体に使用される金属を使用することができる。 Here, the gate may be formed only of a metal film, or may be formed of silicide. For the metal film, metals used for semiconductors such as titanium, titanium nitride, tantalum and tantalum nitride can be used.

本実施形態の半導体装置では、第１のゲート電極３０３に接続されるように、ゲート配線３０６が形成されている。 In the semiconductor device of the present embodiment, the gate wiring 306 is formed to be connected to the first gate electrode 303.

本実施形態の半導体装置は、第１の柱状シリコン層５０４の上部側壁と第１のゲート電極３０３上部とに亘って形成された酸化膜５１６と窒化膜５１７とからなる第２の絶縁膜サイドウォールと、第２の柱状シリコン層５０５の上部側壁と第２のゲート電極３０４上部とに亘って形成された酸化膜５１８と窒化膜５１９とからなる第３の絶縁膜サイドウォールと、第２及び第３の絶縁膜サイドウォールと、第１及び第２のゲート電極３０３、３０４と、第１のゲート配線３０５とゲート配線３０６の側壁とに亘って形成された第１の絶縁膜サイドウォール３０７と、第１のｎ型拡散層５２４上と第１のｐ型拡散層５２５上に亘って形成されたシリサイド５１１、５１３と、を有する。 In the semiconductor device of this embodiment, a second insulating film sidewall made of an oxide film 516 and a nitride film 517 formed over the upper sidewall of the first columnar silicon layer 504 and the upper portion of the first gate electrode 303. , A third insulating film sidewall formed of an oxide film 518 and a nitride film 519 formed over the upper sidewall of the second columnar silicon layer 505 and the upper portion of the second gate electrode 304, and A first insulating film sidewall 307 formed across the insulating film sidewall 3, the first and second gate electrodes 303 and 304, and the sidewalls of the first gate wiring 305 and the gate wiring 306; Silicides 511 and 513 formed over the first n-type diffusion layer 524 and the first p-type diffusion layer 525 are included.

本実施形態の半導体装置では、第２のゲート電極３０４は、上部が第３の絶縁膜サイドウォール５１８、５１９によって覆われ、側壁が第１の絶縁膜サイドウォール３０７によって覆われている。第３の絶縁膜サイドウォール５１８、５１９の側壁は第１の絶縁膜サイドウォール３０７によって覆われている。このため、平面状シリコン層３０９上部の拡散層上に形成するコンタクト５２３が、第２のゲート電極３０４側にオフセットしたとき、第２のゲート電極３０４とコンタクト５２３とが互いに短絡することが防止される。 In the semiconductor device of this embodiment, the upper part of the second gate electrode 304 is covered by the third insulating film sidewalls 518 and 519, and the side wall is covered by the first insulating film sidewall 307. The side walls of the third insulating film sidewalls 518 and 519 are covered by the first insulating film sidewall 307. Therefore, when the contact 523 formed on the diffusion layer above the planar silicon layer 309 is offset to the second gate electrode 304 side, short circuit between the second gate electrode 304 and the contact 523 is prevented. Ru.

また、ゲート配線３０６上にはシリサイド５１０が形成され、第１のゲート配線３０５上にはシリサイド５１２が形成されている。また、第２のｐ型拡散層５０３上にシリサイド５１４が形成されている。また、シリサイド５１０上にコンタクト５２０、シリサイド５１１上にコンタクト５２１、シリサイド５１３上にコンタクト５２２、シリサイド５１４上にコンタクト５２３がそれぞれ形成されている。 Further, a silicide 510 is formed on the gate wiring 306, and a silicide 512 is formed on the first gate wiring 305. In addition, a silicide 514 is formed on the second p-type diffusion layer 503. Further, a contact 520 is formed on the silicide 510, a contact 521 on the silicide 511, a contact 522 on the silicide 513, and a contact 523 on the silicide 514, respectively.

また、第１の平面状シリコン層３０９の周囲には素子分離膜５０８、ｎ型ＳＧＴ３０１、ｐ型ＳＧＴ３０２の周囲には層間絶縁膜５１５がそれぞれ形成されている。 Further, an element isolation film 508, an n-type SGT 301, and an interlayer insulating film 515 are formed around the first planar silicon layer 309, respectively.

次に、本実施形態の半導体装置をＳＲＡＭに適用した場合の構造を図２及び図３に示す。
図２及び図３に示されるように、本実施形態の半導体装置は、基板２０１上に設定された行及び列からなる座標の一行目において、行方向に延在する第１１の平面状シリコン層１２１と、第１１の平面状シリコン層１２１上において、基板２０１上の座標の一行一列目に形成された第１１の柱状シリコン層２０８と、第１１の柱状シリコン層２０８の周囲に形成された第１１のゲート絶縁膜２１５と、第１１のゲート絶縁膜２１５の周囲に形成された第１１のゲート電極１０７と、を有する。 Next, the structure when the semiconductor device of this embodiment is applied to an SRAM is shown in FIGS.
As shown in FIG. 2 and FIG. 3, in the semiconductor device of the present embodiment, an eleventh planar silicon layer extending in the row direction is provided in the first row of coordinates consisting of rows and columns set on the substrate 201. An eleventh columnar silicon layer 208 formed in the first row and first column of coordinates on the substrate 201 and an eleventh columnar silicon layer 208 formed on the substrate 121 and the eleventh planar silicon layer 121; And an eleventh gate electrode 107 formed around the eleventh gate insulating film 215.

本実施形態の半導体装置は、さらに、第１１の柱状シリコン層２０８の上部に形成された第１１のｎ型拡散層２２７と、第１１の柱状シリコン層２０８の下部と第１１の平面状シリコン層１２１の上部とに形成された第１２のｎ型拡散層２０２と、からなるｎ型ＳＧＴ１０１と、第１１の平面状シリコン層１２１上において、基板２０１上の座標の一行二列目に形成された第１２の柱状シリコン層２０９と、第１２の柱状シリコン層２０９の周囲に形成された第１２のゲート絶縁膜２１５と、第１２のゲート絶縁膜２１５の周囲に形成された第１２のゲート電極１０８と、を有する。 The semiconductor device of the present embodiment further includes an eleventh n-type diffusion layer 227 formed on the upper portion of the eleventh columnar silicon layer 208, a lower portion of the eleventh columnar silicon layer 208, and an eleventh planar silicon layer The first row and second column of coordinates on the substrate 201 are formed on the n-type SGT 101 formed of the twelfth n-type diffusion layer 202 formed on the upper portion of the 121 and the eleventh planar silicon layer 121 A twelfth columnar silicon layer 209, a twelfth gate insulating film 215 formed around the twelfth columnar silicon layer 209, and a twelfth gate electrode 108 formed around the twelfth gate insulating film 215 And.

本実施形態の半導体装置は、さらに、第１２の柱状シリコン層２０９の上部に形成された第１１のｐ型拡散層２２８と、第１２の柱状シリコン層２０９の下部と第１１の平面状シリコン層１２１の上部とに形成された第１２のｐ型拡散層２０３と、からなるｐ型ＳＧＴ１０２と、第１１の平面状シリコン層１２１上において、基板２０１上の座標の一行三列目に形成された第１３の柱状シリコン層２１０と、第１３の柱状シリコン層２１０の周囲に形成された第１３のゲート絶縁膜２１７と、第１３のゲート絶縁膜２１７の周囲に形成された第１３のゲート電極１０９と、を有する。 The semiconductor device according to the present embodiment further includes an eleventh p-type diffusion layer 228 formed on the top of the twelfth columnar silicon layer 209, a lower part of the twelfth columnar silicon layer 209, and an eleventh planar silicon layer The first row and third column of coordinates on the substrate 201 are formed on the p-type SGT 102 formed of the twelfth p-type diffusion layer 203 formed on the upper portion of the 121 and the eleventh planar silicon layer 121. A thirteenth columnar silicon layer 210, a thirteenth gate insulating film 217 formed around the thirteenth columnar silicon layer 210, and a thirteenth gate electrode 109 formed around the thirteenth gate insulating film 217 And.

本実施形態の半導体装置は、さらに、第１３の柱状シリコン層２１０の上部に形成された第１３のｎ型拡散層２２９と、第１３の柱状シリコン層２１０の下部と第１１の平面状シリコン層１２１の上部とに形成された第１４のｎ型拡散層２０４と、からなるｎ型ＳＧＴ１０３と、第１１及び第１２のゲート電極１０７、１０８に接続された第１１のゲート配線１１３と、を有する。 The semiconductor device of the present embodiment further includes a thirteenth n-type diffusion layer 229 formed on the top of the thirteenth columnar silicon layer 210, a lower part of the thirteenth columnar silicon layer 210, and an eleventh planar silicon layer A fourteenth n-type diffusion layer 204 formed on the upper part of the n-type semiconductor layer 121, an n-type SGT 103 made of the n-type diffusion layer 204, and an eleventh gate wiring 113 connected to the eleventh and twelfth gate electrodes 107 and 108; .

本実施形態の半導体装置は、さらに、基板２０１上の座標の二行目において、行方向に延在する第２１の平面状シリコン層１２２と、第２１の平面状シリコン層１２２上において、基板２０１上の座標の二行一列目に形成された第２１の柱状シリコン層２１１と、第２１の柱状シリコン層２１１の周囲に形成された第２１のゲート絶縁膜２１９と、第２１のゲート絶縁膜２１９の周囲に形成された第２１のゲート電極１１０と、を有する。 The semiconductor device of the present embodiment further includes a substrate 201 on a twenty-first planar silicon layer 122 extending in the row direction and on the twenty-first planar silicon layer 122 in the second row of coordinates on the substrate 201. The twenty-first columnar silicon layer 211 formed in the second row and the first column of the upper coordinates, the twenty-first gate insulating film 219 formed around the twenty-first columnar silicon layer 211, and the twenty-first gate insulating film 219 And a twenty-first gate electrode 110 formed on the periphery of

本実施形態の半導体装置は、さらに、第２１の柱状シリコン層２１１の上部に形成された第２１のｎ型拡散層２３０と、第２１の柱状シリコン層２１１の下部と第２１の平面状シリコン層１２２の上部とに形成された第２２のｎ型拡散層２０５と、からなるｎ型ＳＧＴ１０４と、第２１の平面状シリコン層１２２上の座標の二行二列目に形成された第２２の柱状シリコン層２１２と、第２２の柱状シリコン層２１２の周囲に形成された第２２のゲート絶縁膜２２１と、第２２のゲート絶縁膜２２１の周囲に形成された第２２のゲート電極１１１と、を有する。 The semiconductor device of this embodiment further includes a twenty-first n-type diffusion layer 230 formed on the twenty-first columnar silicon layer 211, a lower part of the twenty-first columnar silicon layer 211, and a twenty-first planar silicon layer. An n-type SGT 104 formed of a 22nd n-type diffusion layer 205 formed on the upper part of 122, and a 22nd pillar formed in the second row and second column of coordinates on the 21st planar silicon layer 122 It has a silicon layer 212, a twenty-second gate insulating film 221 formed around the twenty-second columnar silicon layer 212, and a twenty-second gate electrode 111 formed around the twenty-second gate insulating film 221. .

本実施形態の半導体装置は、さらに、第２２の柱状シリコン層２１２の上部に形成された第２１のｐ型拡散層２３１と、第２２の柱状シリコン層２１２の下部と第２１の平面状シリコン層１２２の上部とに形成された第２２のｐ型拡散層２０６と、からなるｐ型ＳＧＴ１０５と、第２１の平面状シリコン層１２２上の座標の二行三列目に形成された第２３の柱状シリコン層２１３と、第２３の柱状シリコン層２１３の周囲に形成された第２３のゲート絶縁膜２２１と、第２３のゲート絶縁膜２２１の周囲に形成された第２３のゲート電極１１２と、を有する。 The semiconductor device of the present embodiment further includes a twenty-first p-type diffusion layer 231 formed on top of the twenty-second columnar silicon layer 212, a lower part of the twenty-second columnar silicon layer 212, and a twenty-first planar silicon layer. A twenty-second p-type SGT 105 formed of a twenty-second p-type diffusion layer 206 formed on the upper part of 122, and a twenty-third column formed in the second row and third column of coordinates on the twenty-first planar silicon layer 122 It has a silicon layer 213, a twenty-third gate insulating film 221 formed around the twenty-third columnar silicon layer 213, and a twenty-third gate electrode 112 formed around the twenty-third gate insulating film 221. .

本実施形態の半導体装置は、さらに、第２３の柱状シリコン層２１３の上部に形成された第２３のｎ型拡散層２３２と、第２３の柱状シリコン層２１３の下部と第２１の平面状シリコン層１２２の上部とに形成された第２４のｎ型拡散層２０７と、からなるｎ型ＳＧＴ１０６と、第２２及び第２３のゲート電極１１１、１１２に接続された第２１のゲート配線１１６と、を有する。 The semiconductor device of the present embodiment further includes a twenty-third n-type diffusion layer 232 formed on the twenty-third columnar silicon layer 213, a lower part of the twenty-third columnar silicon layer 213, and a twenty-first planar silicon layer. A twenty-fourth n-type diffusion layer 207 formed on the upper part of 122, an n-type SGT 106 made of an n-type, and a twenty-first gate wiring 116 connected to the twenty-second and twenty-third gate electrodes 111 and 112. .

本実施形態の半導体装置では、第１１のゲート配線１１３に沿って延びる中心線が、第１１の柱状シリコン層２０８の中心と第１２の柱状シリコン層２０９の中心とを結ぶ線に対して、基板２０１上の座標の二行目方向に第１１の所定量オフセットしている。 In the semiconductor device of the present embodiment, the center line extending along the eleventh gate wiring 113 is a substrate relative to a line connecting the center of the eleventh pillar-shaped silicon layer 208 and the center of the twelfth pillar-shaped silicon layer 209. An eleventh predetermined amount is offset in the second line direction of the coordinates on 201.

また、本実施形態の半導体装置では、第２１のゲート配線１１６に沿って延びる中心線が、第２２の柱状シリコン層２１２の中心と第２３の柱状シリコン層２１３の中心とを結ぶ線に対して、基板２０１上の座標の一行目方向に第１１の所定量オフセットしている。 Further, in the semiconductor device of the present embodiment, a center line extending along the twenty-first gate wiring 116 is a line connecting the center of the twenty-second columnar silicon layer 212 and the center of the twenty-third columnar silicon layer 213. An eleventh predetermined amount is offset in the first line direction of the coordinates on the substrate 201.

本実施形態の半導体装置は、さらに、第１１のゲート配線１１３の側壁に形成された第１１の絶縁膜サイドウォール１２７と、第１２のｎ型拡散層２０２上と第１２のｐ型拡散層２０３上に形成されたシリサイド１１７と、を有する。そして、第１１の所定量は、第１１の絶縁膜サイドウォール１２７の幅と、第１１のゲート配線１１３の幅の半分の長さとの和から、第１１の平面状シリコン層１２１の幅の半分の長さを減じた値よりも大きい。 The semiconductor device of the present embodiment further includes an eleventh insulating film sidewall 127 formed on the sidewall of the eleventh gate wiring 113, the twelfth n-type diffusion layer 202, and the twelfth p-type diffusion layer 203. And a silicide 117 formed thereon. The eleventh predetermined amount is half the width of the eleventh planar silicon layer 121 from the sum of the width of the eleventh insulating film side wall 127 and the half length of the width of the eleventh gate wiring 113. Greater than the reduced length of

本実施形態において、第１１の柱状シリコン層２０８と第１２の柱状シリコン層２０９との間と、第２１の柱状シリコン層２１１と第２２の柱状シリコン層２１２との間に第１１のコンタクト１２４が形成されている。第１１のコンタクト１２４は、第１１のゲート配線１１３と第２１の平面状シリコン層１２２とを電気的に接続している。 In the present embodiment, an eleventh contact 124 is provided between the eleventh pillar-shaped silicon layer 208 and the twelfth pillar-shaped silicon layer 209 and between the twenty-first pillar-shaped silicon layer 211 and the twenty-second pillar-shaped silicon layer 212. It is formed. The eleventh contact 124 electrically connects the eleventh gate wiring 113 and the twenty-first planar silicon layer 122.

また、本実施形態において、第１１の所定量は、第１１の平面状シリコン層１２１の幅の半分の長さから、第１１の絶縁膜サイドウォール１２７の幅と、第１１のゲート配線１１３の幅の半分の長さとの和を減じた値よりも大きい。 Further, in the present embodiment, the eleventh predetermined amount is a half length of the width of the eleventh planar silicon layer 121, the width of the eleventh insulating film side wall 127, and the width of the eleventh gate wiring 113. Greater than half the width plus the sum

本実施形態では、第１１のゲート配線１１３の第１の辺の周囲に存在する素子形成領域である第１１の平面状シリコン層１２１にシリサイドを形成することで、ｎ型ＳＧＴ１０１の第１２のｎ型拡散層２０２とｐ型ＳＧＴ１０２の第１２のｐ型拡散層２０３とを電気的に接続することができる。 In this embodiment, the twelfth n-type SGT 101 is formed by forming a silicide in an eleventh planar silicon layer 121 which is an element formation region existing around the first side of the eleventh gate wiring 113. And the twelfth p-type diffusion layer 203 of the p-type SGT 102 can be electrically connected.

本実施形態では、第１１のゲート配線１１３の第２の辺の周囲に存在する素子形成領域である第１１の平面状シリコン層１２１は、第１１のゲート配線１１３と第１１の絶縁膜サイドウォール１２７によって覆われる構造となる。 In the present embodiment, the eleventh planar silicon layer 121, which is an element formation region existing around the second side of the eleventh gate wiring 113, has the eleventh gate wiring 113 and the eleventh insulating film sidewall. It becomes a structure covered by 127.

このため、本実施形態によれば、第１１の柱状シリコン層２０８と第１２の柱状シリコン層２０９との間と、第２１の柱状シリコン層２１１と第２２の柱状シリコン層２１２との間に第１１のコンタクト１２４を形成すると、第１１のコンタクト１２４によって第１１のゲート配線１１３と第２１の平面状シリコン層１２２とを電気的に接続できる一方で、第１１のコンタクト１２４と第１１の平面状シリコン層１２１とを互いに絶縁することができる。 Therefore, according to the present embodiment, the eleventh columnar silicon layer 208 and the twelfth columnar silicon layer 209, and the twenty-first columnar silicon layer 211 and the twenty-second columnar silicon layer 212, When the eleventh contact 124 is formed, the eleventh contact 124 can electrically connect the eleventh gate wiring 113 and the twenty-first planar silicon layer 122, while the eleventh contact 124 and the eleventh planar shape The silicon layer 121 can be insulated from each other.

本実施形態によれば、第１１のコンタクト１２４によって、ＳＲＡＭのインバータの入出力を電気的に接続することができる。この結果、高集積なＳＲＡＭを提供することができる。 According to the present embodiment, the eleventh contact 124 can electrically connect the input and output of the inverter of the SRAM. As a result, a highly integrated SRAM can be provided.

本実施形態において、ゲート絶縁膜２２１には、酸化膜、窒化膜、酸窒化膜、高誘電体膜といった、半導体に使用される絶縁膜が使用できる。 In the present embodiment, as the gate insulating film 221, an insulating film used for a semiconductor, such as an oxide film, a nitride film, an oxynitride film, or a high dielectric film can be used.

本実施形態の半導体装置は、さらに、第１１のゲート絶縁膜２１５の周囲に形成された金属膜２１６及びポリシリコン２２３の積層構造からなる第１１のゲート電極１０７と、第１２のゲート絶縁膜２１５の周囲に形成された金属膜２１６及びポリシリコン２２３の積層構造からなる第１２のゲート電極１０８と、第１３のゲート絶縁膜２１７の周囲に形成された金属膜２１８及びポリシリコン２２４の積層構造からなる第１３のゲート電極１０９と、を有する。ここで、ゲートは、金属膜だけから構成されていてもよい。また、ゲートには、シリサイドが材料として使用されていてもよい。また、金属膜には、チタン、窒化チタン、タンタル、窒化タンタルなど、半導体に使用される金属が使用できる。 The semiconductor device of the present embodiment further includes an eleventh gate electrode 107 formed of a laminated structure of a metal film 216 and a polysilicon 223 formed around the eleventh gate insulating film 215 and a twelfth gate insulating film 215. Of the twelfth gate electrode 108 formed of the laminated structure of the metal film 216 and the polysilicon 223 formed around the metal film 218 and the laminated structure of the metal film 218 and the polysilicon 224 formed around the thirteenth gate insulating film 217. And a thirteenth gate electrode 109. Here, the gate may be made of only a metal film. In addition, silicide may be used as a material for the gate. For the metal film, metals used for semiconductors such as titanium, titanium nitride, tantalum and tantalum nitride can be used.

第１３のゲート電極１０９に接続されるように、ゲート配線１１４が形成されている。 A gate wiring 114 is formed to be connected to the thirteenth gate electrode 109.

本実施形態の半導体装置は、さらに、第１１の柱状シリコン層２０８の上部側壁と第１１のゲート電極１０７上部とに亘って形成された酸化膜２４４と窒化膜２４５からなる絶縁膜サイドウォールと、第１２の柱状シリコン層２０９の上部側壁と第１２のゲート電極１０８上部とに亘って形成された酸化膜２４６と窒化膜２４７からなる絶縁膜サイドウォールと、第１３の柱状シリコン層２１０の上部側壁と第１３のゲート電極１０９上部とに亘って形成された酸化膜２４８と窒化膜２４９からなる絶縁膜サイドウォールと、第１１のｎ型拡散層２２７上と、第１１のｐ型拡散層２２８上と、第１３のｎ型拡散層２２９上とに亘って形成されたシリサイド２３４、２３６、２３７と、を有する。 The semiconductor device of the present embodiment further includes an insulating film sidewall formed of an oxide film 244 and a nitride film 245 formed over the upper sidewall of the eleventh columnar silicon layer 208 and the upper portion of the eleventh gate electrode 107; Insulating film sidewall formed of an oxide film 246 and a nitride film 247 formed over the upper sidewall of the twelfth columnar silicon layer 209 and the upper portion of the twelfth gate electrode 108 and the upper sidewall of the thirteenth columnar silicon layer 210 And an insulating film sidewall formed of an oxide film 248 and a nitride film 249 formed over the top of the thirteenth gate electrode 109, an eleventh n-type diffusion layer 227, and an eleventh p-type diffusion layer 228. And silicides 234, 236, 237 formed on the thirteenth n-type diffusion layer 229.

第１２のｐ型拡散層２０３上と第１４のｎ型拡散層２０４上とに亘ってシリサイド１１８が形成され、第１１のゲート配線１１３上にシリサイド２３５が形成されている。ゲート配線１１４上にシリサイド２３８が形成されている。 A silicide 118 is formed on the twelfth p-type diffusion layer 203 and the fourteenth n-type diffusion layer 204, and a silicide 235 is formed on the eleventh gate wiring 113. Silicide 238 is formed on gate interconnection 114.

ゲート配線１１４の側壁に絶縁膜サイドウォール１２８が形成されている。 An insulating film sidewall 128 is formed on the sidewall of the gate wiring 114.

シリサイド２３４上にコンタクト２５７、シリサイド２３６上にコンタクト２５８、シリサイド２３７上にコンタクト２５９がそれぞれ形成されている。 A contact 257 is formed on the silicide 234, a contact 258 on the silicide 236, and a contact 259 on the silicide 237, respectively.

本実施形態の半導体装置は、さらに、第２１のゲート絶縁膜２１９の周囲に形成された金属膜２２０及びポリシリコン２２５の積層構造からなる第２１のゲート電極１１０と、第２２のゲート絶縁膜２２１の周囲に形成された金属膜２２２及びポリシリコン２２６からなる積層構造から構成される第２２のゲート電極１１１と、第２３のゲート絶縁膜２２１の周囲に形成された金属膜２２２及びポリシリコン２２６からなる積層構造から構成される第２３のゲート電極１１２と、を有する。 The semiconductor device of the present embodiment further includes a twenty-first gate electrode 110 and a twenty-second gate insulating film 221, each of which has a laminated structure of a metal film 220 and a polysilicon 225 formed around the twenty-first gate insulating film 219. The twenty-second gate electrode 111 having a laminated structure including a metal film 222 and a polysilicon 226 formed around the metal film 222 and a polysilicon film 226 formed around the twenty-third gate insulating film 221. And a twenty-third gate electrode 112 formed of the following laminated structure.

ここで、ゲートは、金属膜のみからなるものでもよい。また、ゲートには、シリサイドが使用されていてもよい。さらに、金属膜には、チタン、窒化チタン、タンタル、窒化タンタルといった、半導体に使用される金属が使用できる。 Here, the gate may be made of only a metal film. In addition, silicide may be used for the gate. Furthermore, metals used for semiconductors such as titanium, titanium nitride, tantalum and tantalum nitride can be used for the metal film.

また、本実施形態では、第２１のゲート電極１１０に接続されるように、ゲート配線１１５が形成されている。 Further, in the present embodiment, the gate wiring 115 is formed to be connected to the twenty-first gate electrode 110.

本実施形態の半導体装置は、さらに、第２１の柱状シリコン層２１１の上部側壁と第２１のゲート電極１１０上部とに亘って形成された酸化膜２５０と窒化膜２５１からなる絶縁膜サイドウォールと、第２２の柱状シリコン層２１２の上部側壁と第２２のゲート電極１１１上部とに亘って形成された酸化膜２５２と窒化膜２５３からなる絶縁膜サイドウォールと、第２３の柱状シリコン層２１３の上部側壁と第２３のゲート電極１１２上部とに亘って形成された酸化膜２５４と窒化膜２５５とからなる絶縁膜サイドウォールと、第２１のｎ型拡散層２３０上と第２１のｐ型拡散層２３１上と第２３のｎ型拡散層２３２上とに亘って形成されたシリサイド２４０、２４１、２４３と、を有する。 The semiconductor device of the present embodiment further includes an insulating film sidewall formed of an oxide film 250 and a nitride film 251 formed over the upper sidewall of the 21st columnar silicon layer 211 and the upper portion of the 21st gate electrode 110; An insulating film side wall formed of an oxide film 252 and a nitride film 253 formed over the upper side wall of the 22nd columnar silicon layer 212 and the upper portion of the 22nd gate electrode 111 and the upper side wall of the 23rd columnar silicon layer 213 And an insulating film sidewall formed of an oxide film 254 and a nitride film 255 formed over the top of the twenty-third gate electrode 112, and on the twenty-first n-type diffusion layer 230 and the twenty-first p-type diffusion layer 231. And the silicides 240, 241, 243 formed on the twenty-third n-type diffusion layer 232.

本実施形態では、第２２のｎ型拡散層２０５上と、第２２のｐ型拡散層２０６上とに亘ってシリサイド１１９が形成され、第２１のゲート配線１１６上にシリサイド２４２が形成されている。ゲート配線１１５上にシリサイド２３９が形成されている。 In the present embodiment, the silicide 119 is formed on the 22nd n-type diffusion layer 205 and on the 22nd p-type diffusion layer 206, and the silicide 242 is formed on the 21st gate wiring 116. . A silicide 239 is formed on the gate wiring 115.

第２２のｐ型拡散層２０６上と第２４のｎ型拡散層２０７上に亘ってシリサイド１２０が形成されている。 A silicide 120 is formed on the twenty-second p-type diffusion layer 206 and the twenty-fourth n-type diffusion layer 207.

ゲート配線１１５の側壁に絶縁膜サイドウォール１２９が形成されている。第２１のゲート配線１１６の側壁に絶縁膜サイドウォール１３０が形成されている。 An insulating film sidewall 129 is formed on the sidewall of the gate wiring 115. An insulating film sidewall 130 is formed on the sidewall of the twenty-first gate wiring 116.

シリサイド２４０上にコンタクト２６０、シリサイド２４１上にコンタクト２６１、シリサイド２４３上にコンタクト２６２がそれぞれ形成されている。 A contact 260 is formed on the silicide 240, a contact 261 on the silicide 241, and a contact 262 on the silicide 243.

シリサイド２３９上にコンタクト１２３、シリサイド２３５、１１９上に第１１のコンタクト１２４、シリサイド１１８、２４２上にコンタクト１２５、シリサイド２３８上にコンタクト１２６がそれぞれ形成されている。 A contact 123 is formed on the silicide 239, an eleventh contact 124 on the silicides 235 and 119, a contact 125 on the silicides 118 and 242, and a contact 126 on the silicide 238, respectively.

第１１の平面状シリコン層１２１と第２１の平面状シリコン層１２２との周囲には、素子分離膜２１４が形成されている。また、ｎ型ＳＧＴ１０１、１０３、１０４、１０６と、ｐ型ＳＧＴ１０２、１０４との周囲には層間絶縁膜２５６が形成されている。 An element isolation film 214 is formed around the eleventh planar silicon layer 121 and the twenty-first planar silicon layer 122. In addition, an interlayer insulating film 256 is formed around the n-type SGTs 101, 103, 104, and 106 and the p-type SGTs 102, 104.

本実施形態によれば、以上の構成により、第１１のコンタクト１２４によって、ＳＲＡＭのインバータの入出力を電気的に接続することができるので、高集積なＳＲＡＭを提供することができる。 According to this embodiment, according to the above configuration, since the input and output of the inverter of the SRAM can be electrically connected by the eleventh contact 124, a highly integrated SRAM can be provided.

以下に説明する本発明に係る実施形態においては、第１のゲート配線に沿って延びる中心線が、第１の柱状シリコン層の中心と第２の柱状シリコン層の中心とを結ぶ線に対して第１の所定量オフセットしている。 In the embodiment according to the present invention described below, the center line extending along the first gate wiring is a line connecting the center of the first columnar silicon layer and the center of the second columnar silicon layer. The first predetermined amount is offset.

これにより、ゲート配線の第１の辺側の周囲に形成された素子形成領域である平面状シリコン層にシリサイドを形成し、ｎ型ＳＧＴの第２のｎ型拡散層とｐ型ＳＧＴの第２のｐ型拡散層とを電気的に接続することができる。このため、ゲート配線の相対向する両辺の周囲に存在する素子形成領域にシリサイドを形成したときと比べ、素子形成領域である平面状シリコン層の幅を短くすることができる。また、素子形成領域である平面状シリコン層の幅が短いため、高集積なＣＭＯＳＳＧＴインバータを実現することができる。 Thereby, silicide is formed in the planar silicon layer which is an element formation region formed around the first side of the gate wiring, and the second n-type diffusion layer of the n-type SGT and the second of the p-type SGT are formed. Can be electrically connected to the p-type diffusion layer. Therefore, the width of the planar silicon layer, which is an element formation region, can be shortened as compared with the case where silicide is formed in the element formation regions present around both opposing sides of the gate wiring. In addition, since the width of the planar silicon layer which is the element formation region is short, a highly integrated CMOS SGT inverter can be realized.

本発明に係る実施形態によれば、第１のゲート配線の側壁に形成された第１の絶縁膜サイドウォールと、第２のｎ型拡散層上と第２のｐ型拡散層上とに亘って形成されたシリサイドと、を有する。さらに、第１の所定量は、第１の絶縁膜サイドウォールの幅と、第１のゲート配線の幅の半分の長さとの和から、第１の平面状シリコン層の幅の半分の長さを減じた値より大きい。これにより、ゲート配線の第１の辺の周囲に存在する素子形成領域である平面状シリコン層にシリサイドを形成することができる。 According to the embodiment of the present invention, the first insulating film sidewall formed on the side wall of the first gate wiring, the second n-type diffusion layer, and the second p-type diffusion layer are provided. And the silicide formed. Furthermore, the first predetermined amount is half the length of the first planar silicon layer from the sum of the width of the first insulating film sidewall and the half length of the first gate wiring. Is greater than Thus, silicide can be formed in the planar silicon layer which is an element formation region present around the first side of the gate wiring.

本発明に係る実施形態によれば、第２のゲート電極は、上部が第３の絶縁膜サイドウォールによって覆われ、側壁が第１の絶縁膜サイドウォールによって覆われている。第３の絶縁膜サイドウォールの側壁は第１の絶縁膜サイドウォールによって覆われている。このため、平面状シリコン層の上部における拡散層上に形成するコンタクトが、第２のゲート電極側にオフセット（相対位置がシフト）したとき、第２のゲート電極とコンタクトとが互いに短絡することを防止することができる。 According to the embodiment of the present invention, the upper part of the second gate electrode is covered by the third insulating film sidewall, and the side wall is covered by the first insulating film sidewall. The sidewall of the third insulating film sidewall is covered by the first insulating film sidewall. Therefore, when the contact formed on the diffusion layer in the upper part of the planar silicon layer is offset to the second gate electrode side (the relative position is shifted), the second gate electrode and the contact short circuit each other. It can be prevented.

本発明に係る実施形態によれば、素子形成領域である平面状シリコン層の幅が短いＣＭＯＳＳＧＴの構造を提供することができる。これにより、高集積なＳＲＡＭを提供することができる。 According to the embodiment of the present invention, it is possible to provide a CMOS SGT structure in which the width of the planar silicon layer which is the element formation region is short. Thereby, a highly integrated SRAM can be provided.

本発明に係る実施形態によれば、第１１のゲート配線の第１の辺の周囲に存在する素子形成領域である第１１の平面状シリコン層にシリサイドを形成し、ｎ型ＳＧＴの第１２のｎ型拡散層とｐ型ＳＧＴの第１２のｐ型拡散層とを電気的に接続することができる。また、第１１のゲート配線の第２の辺の周囲に存在する素子形成領域である第１１の平面状シリコン層は、第１１のゲート配線と第１１の絶縁膜サイドウォールとによって覆われるようになる。このため、第１１の柱状シリコン層と第１２の柱状シリコン層との間と、第２１の柱状シリコン層と第２２の柱状シリコン層との間に第１１のコンタクトを形成することで、第１１のコンタクトは第１１のゲート配線と第２１の平面状シリコン層とを電気的に接続することができる一方で、第１１のコンタクトと第１１の平面状シリコン層とは絶縁することができる。 According to the embodiment of the present invention, a silicide is formed in an eleventh planar silicon layer which is an element formation region existing around a first side of an eleventh gate wiring, and a twelfth of the n-type SGTs is formed. The n-type diffusion layer can be electrically connected to the twelfth p-type diffusion layer of the p-type SGT. Further, an eleventh planar silicon layer which is an element forming region existing around the second side of the eleventh gate wiring is covered by the eleventh gate wiring and the eleventh insulating film sidewall. Become. Therefore, the eleventh contact is formed by forming an eleventh contact between the eleventh pillar-shaped silicon layer and the twelfth pillar-shaped silicon layer and between the twenty-first pillar-shaped silicon layer and the twenty-second pillar-shaped silicon layer. Can electrically connect the eleventh gate wiring and the twenty-first planar silicon layer, while insulating the eleventh contact and the eleventh planar silicon layer.

本発明に係る実施形態によれば、第１１のコンタクトによって、ＳＲＡＭのインバータの入出力を電気的に接続することができる。これにより、高集積なＳＲＡＭが提供される。 According to the embodiment of the present invention, the eleventh contact can electrically connect the input and output of the inverter of the SRAM. This provides a highly integrated SRAM.

なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。 It is to be understood that various embodiments and modifications can be made without departing from the broad spirit and scope of the present invention. In addition, the embodiment described above is for describing an example of the present invention, and does not limit the scope of the present invention.

例えば、上記実施形態において、ｐ型（ｐ^＋型を含む。）とｎ型（ｎ^＋型を含む。）とを互いに反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。 For example, in the above embodiment, a method of manufacturing a semiconductor device in which p-type (including p ⁺ -type) and n-type (including n ⁺ -type) have mutually opposite conductivity types, and a semiconductor obtained thereby An apparatus is also naturally included in the technical scope of the present invention.

［付記１］
基板上に形成された第１の平面状半導体層と、
前記第１の平面状半導体層上に形成された第１及び第２の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された第１のゲート電極と、
前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成された第２のゲート電極と、
前記第１及び前記第２のゲート電極に接続された第１のゲート配線と、
前記第１の柱状半導体層の上部に形成された第１の第二導電型拡散層と、
前記第１の柱状半導体層の下部と前記第１の平面状半導体層の上部とに形成された第２の第二導電型拡散層と、
前記第２の柱状半導体層の上部に形成された第１の第一導電型拡散層と、
前記第２の柱状半導体層の下部と前記第１の平面状半導体層の上部とに形成された第２の第一導電型拡散層と、を有し、
前記第１のゲート配線に沿って延びる中心線が、前記第１の柱状半導体層の中心と前記第２の柱状半導体層の中心とを結ぶ線に対して第１の所定量オフセットしていることを特徴とする半導体装置。
［付記２］
前記第１のゲート配線の側壁に形成された第１の絶縁膜サイドウォールと、
前記第２の第二導電型拡散層上と前記第２の第一導電型拡散層上とに形成されたシリサイドと、を有し、
前記第１の所定量は、第１の絶縁膜サイドウォールの幅と、前記第１のゲート配線の幅の半分の長さとの和から、前記第１の平面状半導体層の幅の半分の長さを減じた値よりも大きいことを特徴とする付記１に記載の半導体装置。
［付記３］
前記第１の所定量は、前記第１の平面状半導体層の幅の半分の長さから、第１の絶縁膜サイドウォールの幅と、前記第１のゲート配線の幅の半分の長さとの和を減じた値よりも大きいことを特徴とする付記１に記載の半導体装置。
［付記４］
前記第１の柱状半導体層の上部側壁と前記第１のゲート電極上部とに形成された第２の絶縁膜サイドウォールと、
前記第２の柱状半導体層の上部側壁と前記第２のゲート電極上部とに形成された第３の絶縁膜サイドウォールと、
前記第２及び前記第３の絶縁膜サイドウォールと、前記第１及び前記第２のゲート電極と、前記第１のゲート配線の側壁とに形成された第１の絶縁膜サイドウォールと、
前記第１の第二導電型拡散層上に形成されたシリサイドと、
前記第１の第一導電型拡散層上に形成されたシリサイドと、を有する、
ことを特徴とする付記２に記載の半導体装置。
［付記５］
基板上に設定された行及び列からなる座標の一行目に、当該行方向に延在するように形成された第１１の平面状半導体層と、
前記第１１の平面状半導体層上において、前記座標の一行一列目に形成された第１１の柱状半導体層と、
前記第１１の柱状半導体層の周囲に形成された第１１のゲート絶縁膜と、
前記第１１のゲート絶縁膜の周囲に形成された第１１のゲート電極と、
前記第１１の柱状半導体層の上部に形成された第１１の第二導電型拡散層と、
前記第１１の柱状半導体層の下部と前記第１１の平面状半導体層の上部とに形成された第１２の第二導電型拡散層と、
前記第１１の平面状半導体層上において、前記座標の一行二列目に形成された第１２の柱状半導体層と、
前記第１２の柱状半導体層の周囲に形成された第１２のゲート絶縁膜と、
前記第１２のゲート絶縁膜の周囲に形成された第１２のゲート電極と、
前記第１２の柱状半導体層の上部に形成された第１１の第一導電型拡散層と、
前記第１２の柱状半導体層の下部と前記第１１の平面状半導体層の上部とに形成された第１２の第一導電型拡散層と、
前記第１１の平面状半導体層上において、前記座標の一行三列目に形成された第１３の柱状半導体層と、
前記第１３の柱状半導体層の周囲に形成された第１３のゲート絶縁膜と、
前記第１３のゲート絶縁膜の周囲に形成された第１３のゲート電極と、
前記第１３の柱状半導体層の上部に形成された第１３の第二導電型拡散層と、
前記第１３の柱状半導体層の下部と前記第１１の平面状半導体層の上部とに形成された第１４の第二導電型拡散層と、
前記第１１及び前記第１２のゲート電極に接続された第１１のゲート配線と、
前記基板上に設定された座標の二行目に形成された第２１の平面状半導体層と、
前記第２１の平面状半導体層上において、前記座標の二行一列目に形成された第２１の柱状半導体層と、
前記第２１の柱状半導体層の周囲に形成された第２１のゲート絶縁膜と、
前記第２１のゲート絶縁膜の周囲に形成された第２１のゲート電極と、
前記第２１の柱状半導体層の上部に形成された第２１の第二導電型拡散層と、
前記第２１の柱状半導体層の下部と前記第２１の平面状半導体層の上部とに形成された第２２の第二導電型拡散層と、
前記第２１の平面状半導体層上において、前記座標の二行二列目に形成された第２２の柱状半導体層と、
前記第２２の柱状半導体層の周囲に形成された第２２のゲート絶縁膜と、
前記第２２のゲート絶縁膜の周囲に形成された第２２のゲート電極と、
前記第２２の柱状半導体層の上部に形成された第２１の第一導電型拡散層と、
前記第２２の柱状半導体層の下部と前記第２１の平面状半導体層の上部とに形成された第２２の第一導電型拡散層と、
前記第２１の平面状半導体層上において、前記座標の二行三列目に形成された第２３の柱状半導体層と、
前記第２３の柱状半導体層の周囲に形成された第２３のゲート絶縁膜と、
前記第２３のゲート絶縁膜の周囲に形成された第２３のゲート電極と、
前記第２３の柱状半導体層の上部に形成された第２３の第二導電型拡散層と、
前記第２３の柱状半導体層の下部と前記第２１の平面状半導体層の上部とに形成された第２４の第二導電型拡散層と、
前記第２２及び前記第２３のゲート電極に接続された第２１のゲート配線と、を有し、
前記第１１のゲート配線に沿って延びる中心線が、前記第１１の柱状半導体層の中心と前記第１２の柱状半導体層の中心とを結ぶ線に対して前記座標の二行目において、当該行方向に第１１の所定量オフセットしており、
前記第２１のゲート配線に沿って延びる中心線が、前記第２２の柱状半導体層の中心と前記第２３の柱状半導体層の中心とを結ぶ線に対して前記座標の一行目において、当該行方向に第１１の所定量オフセットしていることを特徴とする半導体装置。
［付記６］
前記第１１のゲート配線の側壁に形成された第１１の絶縁膜サイドウォールと、
前記第１２の第二導電型拡散層上と前記第１２の第一導電型拡散層上とに形成されたシリサイドと、を有し、
前記第１１の所定量は、第１１の絶縁膜サイドウォールの幅と、前記第１１のゲート配線の幅の半分の長さとの和から、前記第１１の平面状半導体層の幅の半分の長さを減じた値よりも大きいことを特徴とする付記５に記載の半導体装置。
［付記７］
前記第１１の柱状半導体層と前記第１２の柱状半導体層との間と、前記第２１の柱状半導体層と前記第２２の柱状半導体層との間に第１１のコンタクトが形成され、
前記第１１のゲート配線は、前記第１１のコンタクトを介して、前記第２１の平面状半導体層に電気的に接続されていることを特徴とする付記６に記載の半導体装置。
［付記８］
前記第１１の所定量は、前記第１１の平面状半導体層の幅の半分の長さから、第１１の絶縁膜サイドウォールの幅と、前記第１１のゲート配線の幅の半分の長さとの和を減じた値よりも大きいことを特徴とする付記５に記載の半導体装置。 [Supplementary Note 1]
A first planar semiconductor layer formed on a substrate;
First and second columnar semiconductor layers formed on the first planar semiconductor layer;
A first gate insulating film formed around the first columnar semiconductor layer;
A first gate electrode formed around the first gate insulating film;
A second gate insulating film formed around the second columnar semiconductor layer;
A second gate electrode formed around the second gate insulating film;
A first gate wiring connected to the first and second gate electrodes;
A first second conductivity type diffusion layer formed on the first columnar semiconductor layer;
A second second conductivity type diffusion layer formed on the lower portion of the first columnar semiconductor layer and the upper portion of the first planar semiconductor layer;
A first first conductivity type diffusion layer formed on top of the second columnar semiconductor layer;
A second first conductivity type diffusion layer formed on the lower portion of the second columnar semiconductor layer and the upper portion of the first planar semiconductor layer,
A center line extending along the first gate wiring is offset by a first predetermined amount with respect to a line connecting the center of the first columnar semiconductor layer and the center of the second columnar semiconductor layer. Semiconductor device characterized by
[Supplementary Note 2]
A first insulating film sidewall formed on a sidewall of the first gate wiring;
A silicide formed on the second second conductivity type diffusion layer and on the second first conductivity type diffusion layer,
The first predetermined amount is half the length of the first planar semiconductor layer from the sum of the width of the first insulating film sidewall and the half length of the first gate wiring. The semiconductor device according to claim 1, wherein the semiconductor device is larger than a value obtained by subtracting the height.
[Supplementary Note 3]
The first predetermined amount is a half length of the first planar semiconductor layer, a width of a first insulating film sidewall, and a half length of a width of the first gate wiring. The semiconductor device according to claim 1, wherein the semiconductor device is larger than a value obtained by subtracting the sum.
[Supplementary Note 4]
A second insulating film sidewall formed on an upper sidewall of the first columnar semiconductor layer and an upper portion of the first gate electrode;
A third insulating film sidewall formed on an upper sidewall of the second columnar semiconductor layer and an upper portion of the second gate electrode;
A first insulating film sidewall formed on the second and third insulating film sidewalls, the first and second gate electrodes, and a sidewall of the first gate wiring;
A silicide formed on the first second conductivity type diffusion layer;
And a silicide formed on the first first conductivity type diffusion layer.
The semiconductor device according to appendix 2, characterized in that
[Supplementary Note 5]
An eleventh planar semiconductor layer formed to extend in the row direction at a first row of coordinates consisting of a row and a column set on a substrate;
An eleventh columnar semiconductor layer formed in the first row and first column of the coordinates on the eleventh planar semiconductor layer;
An eleventh gate insulating film formed around the eleventh columnar semiconductor layer;
An eleventh gate electrode formed around the eleventh gate insulating film;
An eleventh second conductivity type diffusion layer formed on top of the eleventh columnar semiconductor layer;
A twelfth second conductivity type diffusion layer formed on the lower portion of the eleventh columnar semiconductor layer and the upper portion of the eleventh planar semiconductor layer;
A twelfth columnar semiconductor layer formed in the first row and second column of the coordinates on the eleventh planar semiconductor layer;
A twelfth gate insulating film formed around the twelfth columnar semiconductor layer;
A twelfth gate electrode formed around the twelfth gate insulating film;
An eleventh first conductivity type diffusion layer formed on top of the twelfth columnar semiconductor layer;
A twelfth first conductivity type diffusion layer formed on the lower portion of the twelfth columnar semiconductor layer and the upper portion of the eleventh planar semiconductor layer;
A thirteenth columnar semiconductor layer formed in the first row and third column of the coordinates on the eleventh planar semiconductor layer;
A thirteenth gate insulating film formed around the thirteenth columnar semiconductor layer;
A thirteenth gate electrode formed around the thirteenth gate insulating film;
A thirteenth second conductivity type diffusion layer formed on top of the thirteenth columnar semiconductor layer;
A fourteenth second conductivity type diffusion layer formed on the lower portion of the thirteenth columnar semiconductor layer and the upper portion of the eleventh planar semiconductor layer;
An eleventh gate wiring connected to the eleventh and twelfth gate electrodes;
A twenty-first planar semiconductor layer formed on a second line of coordinates set on the substrate;
A twenty-first columnar semiconductor layer formed in the second row and the first column of the coordinates on the twenty-first planar semiconductor layer;
A twenty-first gate insulating film formed around the twenty-first columnar semiconductor layer;
A twenty-first gate electrode formed around the twenty-first gate insulating film;
A twenty first conductive type diffusion layer formed on top of the twenty first columnar semiconductor layer;
A twenty-second second conductivity type diffusion layer formed on the lower portion of the twenty-first columnar semiconductor layer and the upper portion of the twenty-first planar semiconductor layer;
A twenty-second columnar semiconductor layer formed in the second row and second column of the coordinates on the twenty-first planar semiconductor layer;
A twenty-second gate insulating film formed around the twenty-second columnar semiconductor layer;
A twenty-second gate electrode formed around the twenty-second gate insulating film;
A twenty first first conductivity type diffusion layer formed on top of the twenty second columnar semiconductor layer;
A twenty-first first conductivity type diffusion layer formed on the lower part of the twenty-second columnar semiconductor layer and the upper part of the twenty-first planar semiconductor layer;
A twenty-third columnar semiconductor layer formed in the second row and third column of the coordinates on the twenty-first planar semiconductor layer;
A twenty-third gate insulating film formed around the twenty-third columnar semiconductor layer,
A twenty-third gate electrode formed around the twenty-third gate insulating film,
A twenty-third second conductivity type diffusion layer formed on the twenty-third columnar semiconductor layer;
A twenty-fourth second conductivity type diffusion layer formed on the lower part of the twenty-third columnar semiconductor layer and the upper part of the twenty-first planar semiconductor layer;
And 21st gate wiring connected to the 22nd and 23rd gate electrodes,
The center line extending along the eleventh gate wiring is a line connecting the center of the eleventh columnar semiconductor layer to the center of the twelfth columnar semiconductor layer in the second row of the coordinates. Offset an eleventh predetermined amount in the direction,
In the first row of the coordinates with respect to a line connecting a center line extending along the twenty-first gate wiring to a center of the twenty-second columnar semiconductor layer and a center of the twenty-third columnar semiconductor layer, the row direction A semiconductor device having an offset of an eleventh predetermined amount.
[Supplementary Note 6]
An eleventh insulating film sidewall formed on a sidewall of the eleventh gate wiring,
A silicide formed on the twelfth second conductivity type diffusion layer and on the twelfth first conductivity type diffusion layer,
The eleventh predetermined amount is half the length of the eleventh planar semiconductor layer from the sum of the width of the eleventh insulating film sidewall and the half length of the eleventh gate wiring. The semiconductor device according to claim 5, wherein the semiconductor device is larger than a value obtained by subtracting the height.
[Supplementary Note 7]
An eleventh contact is formed between the eleventh columnar semiconductor layer and the twelfth columnar semiconductor layer, and between the twenty-first columnar semiconductor layer and the twenty-second columnar semiconductor layer.
The semiconductor device according to claim 6, wherein the eleventh gate wiring is electrically connected to the twenty-first planar semiconductor layer through the eleventh contact.
[Supplementary Note 8]
The eleventh predetermined amount is a half length of the eleventh planar semiconductor layer, a width of an eleventh insulating film sidewall, and a half length of the eleventh gate wiring. The semiconductor device according to appendix 5, characterized in that it is larger than the value obtained by subtracting the sum.

１０１．ｎ型ＳＧＴ
１０２．ｐ型ＳＧＴ
１０３．ｎ型ＳＧＴ
１０４．ｎ型ＳＧＴ
１０５．ｐ型ＳＧＴ
１０６．ｎ型ＳＧＴ
１０７．第１１のゲート電極
１０８．第１２のゲート電極
１０９．第１３のゲート電極
１１０．第２１のゲート電極
１１１．第２２のゲート電極
１１２．第２３のゲート電極
１１３．第１１のゲート配線
１１４．ゲート配線
１１５．ゲート配線
１１６．第２１のゲート配線
１１８．シリサイド
１１９．シリサイド
１２０．シリサイド
１２１．第１１の平面状シリコン層
１２２．第２１の平面状シリコン層
１２３．コンタクト
１２４．第１１のコンタクト
１２５．コンタクト
１２６．コンタクト
１２７．第１１の絶縁膜サイドウォール
１２８．絶縁膜サイドウォール
１２９．絶縁膜サイドウォール
１３０．絶縁膜サイドウォール
２０１．基板
２０２．第１２のｎ型拡散層
２０３．第１２のｐ型拡散層
２０４．第１４のｎ型拡散層
２０５．第２２のｎ型拡散層
２０６．第２２のｐ型拡散層
２０７．第２４のｎ型拡散層
２０８．第１１の柱状シリコン層
２０９．第１２の柱状シリコン層
２１０．第１３の柱状シリコン層
２１１．第２１の柱状シリコン層
２１２．第２２の柱状シリコン層
２１３．第２３の柱状シリコン層
２１４．素子分離膜
２１５．第１１のゲート絶縁膜、第１２のゲート絶縁膜
２１６．金属膜
２１７．第１３のゲート絶縁膜
２１８．金属膜
２１９．第２１のゲート絶縁膜
２２０．金属膜
２２１．第２２のゲート絶縁膜、第２３のゲート絶縁膜
２２２．金属膜
２２３．ポリシリコン
２２４．ポリシリコン
２２５．ポリシリコン
２２６．ポリシリコン
２２７．第１１のｎ型拡散層
２２８．第１１のｐ型拡散層
２２９．第１３のｎ型拡散層
２３０．第２１のｎ型拡散層
２３１．第２１のｐ型拡散層
２３２．第２３のｎ型拡散層
２３４．シリサイド
２３５．シリサイド
２３６．シリサイド
２３７．シリサイド
２３８．シリサイド
２３９．シリサイド
２４０．シリサイド
２４１．シリサイド
２４２．シリサイド
２４３．シリサイド
２４４．酸化膜
２４５．窒化膜
２４６．酸化膜
２４７．窒化膜
２４８．酸化膜
２４９．窒化膜
２５０．酸化膜
２５１．窒化膜
２５２．酸化膜
２５３．窒化膜
２５４．酸化膜
２５５．窒化膜
２５６．層間絶縁膜
２５７．コンタクト
２５８．コンタクト
２５９．コンタクト
２６０．コンタクト
２６１．コンタクト
２６２．コンタクト
３０１．ｎ型ＳＧＴ
３０２．ｐ型ＳＧＴ
３０３．第１のゲート電極
３０４．第２のゲート電極
３０５．第１のゲート配線
３０６．ゲート配線
３０７．第１の絶縁膜サイドウォール
３０８．シリサイド
３０９．第１の平面状シリコン層
５０１．基板
５０２．第２のｎ型拡散層
５０３．第２のｐ型拡散層
５０４．第１の柱状シリコン層
５０５．第２の柱状シリコン層
５０６．第１のゲート絶縁膜、第２のゲート絶縁膜
５０７．金属膜
５０８．素子分離膜
５０９．ポリシリコン
５１１．シリサイド
５１２．シリサイド
５１３．シリサイド
５１４．シリサイド
５１５．層間絶縁膜
５１６．酸化膜
５１７．窒化膜
５１８．酸化膜
５１９．窒化膜
５２０．コンタクト
５２１．コンタクト
５２２．コンタクト
５２３．コンタクト
５２４．第１のｎ型拡散層
５２５．第１のｐ型拡散層 101. n-type SGT
102. p-type SGT
103. n-type SGT
104. n-type SGT
105. p-type SGT
106. n-type SGT
107. Eleventh gate electrode 108. Twelfth gate electrode 109. Thirteenth gate electrode 110. Twenty-first gate electrode 111. Twenty-second gate electrode 112. Twenty-third gate electrode 113. Eleventh gate wiring 114. Gate wiring 115. Gate wiring 116. Twenty-first gate wiring 118. Silicide 119. Silicide 120. Silicide 121. Eleventh planar silicon layer 122. Twenty-first planar silicon layer 123. Contact 124. Eleventh contact 125. Contact 126. Contact 127. Eleventh insulating film sidewall 128. Insulating film sidewall 129. Insulating film sidewall 130. Insulating film sidewall 201. Substrate 202. Twelfth n-type diffusion layer 203. Twelfth p-type diffusion layer 204. Fourteenth n-type diffusion layer 205. Twenty-second n-type diffusion layer 206. Twenty-second p-type diffusion layer 207. Twenty-fourth n-type diffusion layer 208. Eleventh columnar silicon layer 209. Twelfth columnar silicon layer 210. Thirteenth columnar silicon layer 211. Twenty-first columnar silicon layer 212. Twenty-second columnar silicon layer 213. Twenty-third columnar silicon layer 214. Element separation film 215. Eleventh gate insulating film, twelfth gate insulating film 216. Metal film 217. Thirteenth gate insulating film 218. Metal film 219. Twenty-first gate insulating film 220. Metal film 221. Twenty-second gate insulating film, twenty-third gate insulating film 222. Metal film 223. Polysilicon 224. Polysilicon 225. Polysilicon 226. Polysilicon 227. Eleventh n-type diffusion layer 228. Eleventh p-type diffusion layer 229. Thirteenth n-type diffusion layer 230. Twenty-first n-type diffusion layer 231. The 21st p-type diffusion layer 232. Twenty-third n-type diffusion layer 234. Silicide 235. Silicide 236. Silicide 237. Silicide 238. Silicide 239. Silicide 240. Silicide 241. Silicide 242. Silicide 243. Silicide 244. Oxide film 245. Nitride film 246. Oxide film 247. Nitride film 248. Oxide film 249. Nitride film 250. Oxide film 251. Nitride film 252. Oxide film 253. Nitride film 254. Oxide film 255. Nitride film 256. Interlayer insulating film 257. Contact 258. Contact 259. Contact 260. Contact 261. Contact 262. Contact 301. n-type SGT
302. p-type SGT
303. First gate electrode 304. Second gate electrode 305. First gate wiring 306. Gate wiring 307. First insulating film sidewall 308. Silicide 309. First planar silicon layer 501. Substrate 502. Second n-type diffusion layer 503. Second p-type diffusion layer 504. First columnar silicon layer 505. Second columnar silicon layer 506. First gate insulating film, second gate insulating film 507. Metal film 508. Element isolation film 509. Polysilicon 511. Silicide 512. Silicide 513. Silicide 514. Silicide 515. Interlayer insulating film 516. Oxide film 517. Nitride film 518. Oxide film 519. Nitride film 520. Contact 521. Contact 522. Contact 523. Contact 524. First n-type diffusion layer 525. First p-type diffusion layer

Claims

First and second columnar semiconductor layers formed on a semiconductor substrate and physically connected to the semiconductor substrate by a semiconductor layer;
A first gate insulating film formed around the first columnar semiconductor layer;
A first gate electrode formed around the first gate insulating film;
A second gate insulating film formed around the second columnar semiconductor layer;
A second gate electrode formed around the second gate insulating film;
A first gate wiring connected to the first and second gate electrodes;
A first second conductivity type diffusion layer formed on the first columnar semiconductor layer;
A second second conductivity type diffusion layer formed under the first columnar semiconductor layer;
A first first conductivity type diffusion layer formed on top of the second columnar semiconductor layer;
A second first conductivity type diffusion layer formed under the second columnar semiconductor layer;
A planar silicon layer formed around one side of the first gate wiring;
A silicide formed on the planar silicon layer, which connects the second second conductivity type diffusion layer and the second first conductivity type diffusion layer;
Have
A center line extending along the first gate wiring is offset by a first predetermined amount with respect to a line connecting the center of the first columnar semiconductor layer and the center of the second columnar semiconductor layer,
The first columnar semiconductor layer and to contact the second columnar semiconductor layer of the first tangent and a second tangent line parallel to each other, the first tangent line and the side of the first gate wirings On the same side, the second tangent is on the same side as the other side of the first gate line ,
Against between the second tangent line and the first tangential, the Ri said other side is outside near the second tangent line of the first gate line, and the said first tangential first respect between the two tangents, the silicide wherein a outer near Rukoto of the first tangent line.