JP6452762B2

JP6452762B2 - 高速パルス変調システム

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Publication number: JP6452762B2
Application number: JP2017118944A
Authority: JP
Inventors: アナスタソフリュドミル; マークヴァートマティアス; ロジェアンドレ; シェーファーユルゲン; イニアスロマン
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Current assignee: Infineon Technologies AG
Priority date: 2016-06-16
Filing date: 2017-06-16
Publication date: 2019-01-16
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Description

本明細書において説明する実施形態は全般的には、センサシステムの電圧制御発振器（ＶＣＯ）を含め、ＶＣＯを制御するために用いられるような、発振制御システムに関する。

電圧制御発振器（ＶＣＯ）は、電圧入力に基づき制御される発振周波数を有する電子的な発振器である。動作中、供給される入力電圧によって、ＶＣＯの瞬時の発振周波数が決定される。いくつかのケースでは、変調信号をＶＣＯ入力端子に供給することができ、これによって、発振された出力信号の周波数変調（ＦＭ）または位相変調（ＰＭ）が行われるようになる。

これまで、ＶＣＯを制御するために外部の位相同期ループ（ＰＬＬ）が用いられてきたが、外部のＰＬＬによって、外部のＰＬＬを実装するシステムが複雑になるし、そのようなシステムのコストが嵩む。

ＶＣＯを制御するために、外部のディジタル／アナログ変換（ＤＡＣ）デバイスを用いることもできるが、そのためには高い信号対雑音比（ＳＮＲ）を有する安定した出力電圧が必要であるし、高い更新レートおよび付加的な電源が要求される。

本明細書に組み込まれ、その一部を成す添付の図面には、本開示の実施形態が説明と共に示されており、これらの図面は、実施形態の原理を説明するために用いられ、また、当業者がこれらの実施形態を実施および使用できるようにするために役立つものである。

本開示の１つの実施形態によるセンサシステムを示す図本開示の１つの実施形態によるセンサシステムを示す図本開示の１つの実施形態によるセンサシステムを示す図本開示の１つの実施形態による高速パルス密度変調器を示す図

次に、本開示の実施形態について、添付の図面を参照しながら説明する。ある要素に対応する参照符号の一番左側の桁は、主としてその要素が最初に現れる図面を表す。

以下の説明では、本開示の実施形態を完全に理解できるよう、多数の特定の詳細事項が述べられている。ただし当業者には自明であるとおり、構造、システムおよび方法を含む実施形態は、そのような特定の詳細事項がなくても実施可能である。本明細書における記述および表現は、自身の業績の本質を他の当業者に最も効果的に伝えるために、熟練者または当業者によって用いられる一般的な手段である。さらに別の点を挙げておくと、本開示の実施形態を不必要にわかりにくくしてしまうことがないよう、周知の方法、手順、素子および回路については、詳しくは説明しなかった。

概要を述べると、電圧制御発振器（ＶＣＯ）は、レーダシステムなどのようなセンサシステムにおいて使用することができる。レーダシステムは、自動車または他の装置において使用することができる。ＶＣＯは、レーダシステムの送信機を駆動するために使用可能な発振周波数（たとえば送信周波数）を発生することができ、この発振周波数をレーダシステムにより受信された信号と混合することができる。

論考の目的で、レーダシステムの実施態様として実施形態を説明するが、これに限定されるものではない。本明細書で説明する実施形態は、レーダシステムの実施態様に限定されるものではなく、単独のシステムとして使用してもよいし、当該分野の当業者には自明であるような他のシステムにおいて実現してもよい。

図１には、本開示の１つの実施形態によるセンサシステム１００が示されている。センサシステム１００をレーダシステムとすることができるが、これに限定されるものではない。レーダシステム１００を、自動車または他の装置において実現してもよい。

レーダシステム１００には、センサ１２０と接続されたコントローラ１０５が含まれている。

センサ１２０を、１つまたは複数の周囲条件を測定／検出するように構成することができる。１つの実施形態によれば、センサ１２０はレーダセンサであり、このレーダセンサは、電波（たとえば信号１２６）を発生して送信し、戻ってきた電波信号（たとえば信号１２７）に基づき、１つまたは複数の物体の距離、角度および／または速度を特定するように構成されている。センサ１２０は、受信されたレーダ信号１２７などのような周囲条件を測定／検出するように構成されたプロセッサ回路を含むことができる。

１つの実施形態によれば、センサ１２０は、送信周波数（たとえば信号１２６）を発生するように構成された電圧制御発振器（ＶＣＯ）１２５を含んでおり、この送信周波数を、センサ１２０の送信機を駆動するために用いることができ、かつ／またはセンサ１２０により受信された信号と混合することができる。ＶＣＯ１２５の発振周波数を、コントローラ１０５により発生された電圧１１２，１１４などのような、１つまたは複数の入力電圧に基づくものとすることができる。１つの実施形態によれば、電圧１１２，１１４はアナログ電圧である。あとで図４を参照しながら詳しく説明するように、電圧信号１１２，１１４は、ＶＣＯ１２５を駆動するために、ＨＳＰＤＭ１１０により発生されたビットストリームから発生される。１つの実施形態によれば、センサシステム１００はフィルタ１１１および１１３を含んでおり、これらのフィルタは、ＨＳＰＤＭ１１０の出力信号をフィルタリングして、個々の電圧１１２，１１４を発生する。１つの実施形態によれば、フィルタ１１１，１１３をローパスフィルタとすることができるが、これに限定されるものではない。１つの実施形態によれば、これらのフィルタ１１１，１１３のうちの１つまたは複数は、１つまたは複数の抵抗、１つまたは複数のキャパシタ、１つまたは複数のインダクタ、および／またはオペアンプなどのような１つまたは複数の能動素子を含んでいる。これらの実施形態において、フィルタ１１１，１１３を同じものとしてもよいし、異なるものとしてもよい。

動作中、センサ１２０は、受信されたレーダ信号１２７に基づき、１つまたは複数のアナログ信号１２８を発生して、１つまたは複数の信号１２８をコントローラ１０５へ供給することができる。センサ１２０の詳細については，あとで図３を参照しながら説明する。

コントローラ１０５はプロセッサ回路を含むことができ、このプロセッサ回路は、センサ１２０の動作の制御を含め、レーダシステム１００の動作全体および／またはレーダシステム１００の１つまたは複数の素子を制御するように構成されている。１つの実施形態によれば、コントローラ１０５は、高速パルス密度変調器（ＨＳＰＤＭ）１１０と、アナログ／ディジタル変換器（ＡＤＣ）１３０と、１つまたは複数のプロセッサ１０７と、を含んでおり、これらはバス１３６を介して互いに接続されている。１つの実施形態によれば、コントローラ１０５はマイクロコントローラである。

ＨＳＰＤＭ１１０を、１つまたは複数の信号を発生して、センサ１２０のＶＣＯ１２５へそれらの信号を供給するように、構成することができる。それらの信号をフィルタ１１１，１１３によってフィルタリングして、個々の電圧１１２，１１４を供給することができる。これらの電圧１１２および１１４を用いて、ＶＣＯ１２５の発振周波数を制御することができる。ＨＳＰＤＭ１１０はプロセッサ回路を含むことができ、このプロセッサ回路は、ＨＳＰＤＭ１１０の動作を実行するように構成されている。ＨＳＰＤＭ１１０の詳細については、あとで図２および図４を参照しながら説明する。ＡＤＣ１３０を、センサ１２０から受信された１つまたは複数のアナログ信号１２８をサンプリングおよび／または処理するように、構成することができる。この処理には、アナログ信号から対応するディジタル信号への変換を含めることができる。

１つまたは複数のプロセッサ１０７を、コントローラ１０５の入／出力動作を実行するように構成することができ、この動作には、コントローラ１０５の１つまたは複数の素子へ供給される情報および／または１つまたは複数の素子から受信される情報を処理することが含まれる。１つの実施形態によれば、１つまたは複数のプロセッサ１０７を、ＶＣＯ１２５に対応づけられた１つまたは複数の電圧−周波数曲線を発生、処理および／または較正するように、さらにバス１３６を介してそれらの電圧−周波数曲線をＨＳＰＤＭ１１０へ供給するように、構成することができる。ＨＳＰＤＭ１１０とのインタラクションを含め、１つまたは複数のプロセッサ１０７の動作の詳細については、あとで図４を参照しながら説明する。

図２には、本開示の１つの実施形態によるセンサシステム２００が示されている。システム２００は、センサシステム１００の１つの実施形態であり、簡潔にするため共通の素子についての説明は省いてしまってもよい。１つまたは複数の実施形態において、センサシステム２００をレーダシステムとすることができる。

１つの実施形態によれば、ＨＳＰＤＭ１１０が、１つまたは複数のＡＤＣトリガ信号２１０を発生し、１つまたは複数のＡＤＣトリガ信号２１０をＡＤＣ１３０へ供給するように、構成することができる。動作中、ＡＤＣ１３０を、１つまたは複数のＡＤＣトリガ信号２１０に基づき、センサ１２０から受信された１つまたは複数のアナログ信号１２８をサンプリングおよび／または処理するように、構成することができる。１つの実施形態によれば、ＨＳＰＤＭ１１０は、ＨＳＰＤＭ１１０のビットストリーム出力（たとえばアナログ電圧１１２，１１４）に基づき、１つまたは複数のＡＤＣトリガ信号２１０を発生するように、構成されている。その結果、アナログ電圧信号１１２，１１４のうち１つまたは複数の信号の側縁と、ＡＤＣトリガ信号２１０の側縁とが同期される。

１つの実施形態によれば、ＨＳＰＤＭ１１０は、コントローラ１０５によりＶＣＯ１２５へ供給されるアナログ電圧１１２，１１４を発生するように構成されている。１つの実施形態によれば、アナログ電圧１１２，１１４を、ＨＳＰＤＭ１１０により発生された対応する信号をフィルタリングすることによって発生させることができる。これらの信号を、個々のフィルタ１１１および１１３によってフィルタリングすることができる。１つの実施形態によれば、フィルタ１１１，１１３をローパスフィルタとすることができるが、これに限定されるものではない。１つの実施形態によれば、これらのフィルタ１１１，１１３のうちの１つまたは複数は、１つまたは複数の抵抗、１つまたは複数のキャパシタ、１つまたは複数のインダクタ、および／またはオペアンプなどのような１つまたは複数の能動素子を含んでいる。１つの実施形態によれば、フィルタ１１１，１１３は、ＨＳＰＤＭ１１０とＶＣＯ１２５との間に直列接続された１つの抵抗と、この抵抗とＶＣＯ１２５との接続点とアースとの間に接続された１つのキャパシタと、を含む。これらの実施形態において、フィルタ１１１，１１３を同じものとしてもよいし、異なるものとしてもよい。

図３には、本開示の１つの実施形態によるセンサ１２０が示されている。上述のように、１つまたは複数の実施形態において、センサ１２０をレーダセンサとすることができる。

１つの実施形態によれば、レーダセンサ１２０はアンテナ３０５を含み、このアンテナ３０５は、１つまたは複数の信号１２６を送信し、１つまたは複数の信号１２７を受信する。動作中、送信機３２０により送信信号１２６が発生され、デュプレクサ３１０を介してアンテナ３０５へ供給される。

デュプレクサ３１０はプロセッサ回路を含むことができ、このプロセッサ回路は、信号アンテナ３０５を介して双方向（デュプレックス）通信を可能にするように構成されている。つまりデュプレクサ３１０は、送信信号１２６と受信信号１２７が共通の経路（たとえばアンテナ３０５）を共有できるようにする一方で、それらの信号を分離する。別の実施形態によれば、レーダセンサ１２０は、１つの共通のアンテナ３０５ではなく、２つ以上のアンテナを含むことができる。

レーダセンサ１２０は、ローノイズアンプ（ＬＮＡ）３１５を含むことができ、このアンプは、受信された入力信号（たとえば信号１２７）を増幅し、その際に予め定められたゲイン値により増幅し、増幅された入力信号を出力するように構成されている。その後、増幅された信号はミキサ３３０へ供給される。ＬＮＡ３１５は、受信された入力信号を増幅するように構成されたプロセッサ回路を含むことができる。

発振器３２５は、発振周波数を発生して、この発振周波数をミキサ３３０および／または送信機３２０へ供給するように、構成されている。この実施例では、送信機３２０は、発振器３２５により発生された発振周波数によって駆動される。１つの実施形態によれば、発振器３２５はＶＣＯであり、このＶＣＯを、１つまたは複数の電圧に基づき発振周波数を発生するように構成することができる。１つの実施形態によれば、発振器３２５はＶＣＯ１２５であり、ＨＳＰＤＭ１１０により発生されたアナログ電圧１１２，１１４に基づき、発振周波数を発生するように構成されている。

ミキサ３３０を、ＬＮＡ３１５から到来する増幅された信号と、発振器３２５により発生された発振周波数と、を混合して、中間周波数（ＩＦ）信号を発生するように、構成することができる。ミキサ３３０はＩＦ信号をフィルタ３３５へ供給し、このフィルタ３３５は、ＩＦ信号をフィルタリングするように構成されている。フィルタ３３５はたとえば、抵抗、１つまたは複数のキャパシタ、および／または１つまたは複数のインダクタを含むことができる。

その後、フィルタリングされたＩＦ信号をＩＦ増幅器３４０へ供給することができ、このＩＦ増幅器３４０は、フィルタリングされたＩＦ信号を増幅し、その際に予め定められたゲイン値により増幅し、増幅された信号を出力するように構成されている。増幅された信号（たとえば図１の信号１２７）は、次いで検出器３４５へ供給され、この検出器３４５は、増幅された信号において１つまたは複数の信号処理動作を実行するように構成されている。次に、処理された信号（たとえば図１の信号１２８）を、図１に示したようなコントローラ１０５へ供給することができる。

図４には、本開示の１つの実施形態によるＨＳＰＤＭ１１０が示されている。

１つの実施形態によれば、ＨＳＰＤＭ１１０を、２つのクロックすなわち１００ＭＨｚのクロック信号ｆ_ＳＰＢと１６０ＭＨｚのクロック信号ｆ_ＰＥＲとによって駆動することができる。本開示はこれらのクロック周波数に限定されるものではなく、ＨＳＰＤＭ１１０を、当業者には自明であるような１つまたは複数の別のクロック周波数で動作させることができる。クロック信号を、具体例として（たとえば２０ＭＨｚの）水晶発振器により発生させることができ、この水晶発振器は相応の位相同期ループ（ＰＬＬ）を駆動し、さらにこの位相同期ループは１００ＭＨｚのクロック信号ｆ_ＳＰＢと１６０ＭＨｚのクロック信号ｆ_ＰＥＲとを発生する。

１つの実施形態によれば、ＨＳＰＤＭ１１０は、メモリ４１２、メモリバッファマネージャ４１４、ビットストリーミングローダ（ＢＳＬ）４２０、第１のビットストリーミングブロック（ＢＳＢ）４２５、第２のビットストリーミングブロック（ＢＳＢ）４２７、およびＡＤＣ（アナログ／ディジタル変換器）トリガジェネレータ４３０を含んでいる。

１つの実施形態によれば、ＢＳＢ４２５，４２７およびＡＤＣトリガジェネレータ４３０は、１６０ＭＨｚのクロック信号ｆ_ＰＥＲにより駆動されるアナログクロック領域において動作する。メモリ４１２およびメモリバッファマネージャ４１４は、１００ＭＨｚのクロック信号ｆ_ＳＰＢにより駆動されるディジタルクロック領域において動作する。ＢＳＬ４２０は、１６０ＭＨｚのアナログクロック領域と１００ＭＨｚのディジタルクロック領域との双方で動作する。これら２つのクロック領域は、クロック領域境界線４０１によって示されている。

メモリ４１２を、たとえばランダムアクセスメモリ（ＲＡＭ）とすることができるが、これに限定されるものではない。メモリ４１２を、ＶＣＯ１２５を駆動するために用いられる１つまたは複数の値を記憶するように構成することができる。これらの値を、発振器制御値と呼ぶことができる。これらの値によって、ＶＣＯ１２５の非線形性を表すことができる。１つの実施形態によれば、これらの値を、コントローラ１０５がアクティブに動作していないときなどに（たとえば製造フェーズ中、較正フェーズ中などに）、予め計算しておくことができる。これらの値を、コントローラ１０５が起動したときに、かつ／またはコントローラ１０５のアクティブな動作中に、別のメモリからメモリ４１２にロードしてもよい。１つの実施形態によれば、メモリ４１２にロードされる値の頻度および量を、ＨＳＰＤＭ１１０の動作条件に基づきダイナミックに調整することができる。たとえば、ＨＳＰＤＭ１１０の起動中は、通常動作中（たとえばＨＳＰＤＭ１１０およびＶＣＯ１２５が長時間にわたり動作し続けているとき）よりも多くの値を、および／または多くの頻度で更新される値を、メモリ４１２にロードすることができる。この実施例の場合、ＶＣＯ１２５の温度またはその他の周囲条件の変化を補償するために、より多くの頻度で更新される値および／または多量の値をロードすることができる。

１つの実施形態によれば、ＶＣＯ１２５の非線形性が様々な周囲条件（たとえば温度）において計算される。これらの非線形な値によって、ＶＣＯ１２５の電圧−周波数曲線が規定される。これらの値から、１つまたは複数の逆関数たとえば多項式などを計算することができる。１つの実施形態によれば、これらの値および／または多項式は、１つまたは複数のプロセッサ１０７によって計算される。

第１および第２のＢＳＢ４２５，４２７は、１つまたは複数のレジスタを含むことができ、このレジスタは、ＢＳＬ４２０から１つまたは複数のビット値を受け取り、格納された値をパルス密度変調（ＰＤＭ）信号として出力するように構成されている。動作中、ＶＣＯ１２５へ供給される電圧信号１１２を、ＢＳＢ４２５から出力されたＰＤＭ信号に基づき発生させることができ、ＶＣＯ１２５へ供給される電圧信号１１４を、ＢＳＢ４２７から出力されたＰＤＭ信号に基づき発生させることができる。対応するＰＤＭ信号をピン４３８，４４４に向けて出力し、さらに個々のフィルタ１１１，１１３へ供給することができ、その際、フィルタ１１１および１１３によってそれらのＰＤＭ信号をフィルタリングすることができる。

動作中、コントローラ１０５を、メモリバッファマネージャ４１４を制御し、メモリ４１２に記憶されている１つまたは複数の値をＢＳＬ４２０へロードするように、構成することができる。次いでＢＳＬ４２０は、それらの値をＢＳＢ４２５および４２７へロードすることができる。

１つの実施形態によれば、ＢＳＢ４２５および／またはＢＳＢ４２７は、デルタ・シグマ（ΔΣ）変調器を含むことができる。この変調器は、ＢＳＬ４２０から到来する１つまたは複数のビット値を変調してＰＤＭ信号を発生するように構成されており、その結果、このＰＤＭ信号は、たとえば１６ビット精度のアナログ電圧信号１１２，１１４を有することになる。１つの実施形態によれば、ΔΣ変調器を、Ｎ次の高速フィードフォワードΔΣ変調器とすることができる。Ｎ次の高速フィードフォワードΔΣ変調器を、たとえば２次の高速フィードフォワードΔΣ変調器とすることができるが、これに限定されるものではない。ΔΣ変調器を、以下のように構成することができる。すなわち、ＢＳＬ４２０により供給されるビット値の発生に必要とされるメモリ４１２内の値の個数を低減する一方で、ＢＳＬ４２０から到来する２つのビット値（たとえば２つの目標値（１６ビット））の間で補間を行って、精度が高められたＰＤＭ信号を発生するように構成することができる。１つの実施形態によれば、ΔΣ変調器を以下のように構成することができる。すなわちこのΔΣ変調器は、ＰＤＭ信号が対応するフィルタ１１１，１１３によっていっそう簡単にフィルタリングされるように、ＰＤＭ信号を発生する。

上述のようにＢＳＢ４２５およびＢＳＢ４２７は、１６０ＭＨｚのクロック信号ｆ_ＰＥＲで動作する。この実施例の場合、１６０ＭＨｚの動作によってＢＳＢ４２５，４２７は、粒度の高められた（すなわち分解能の高められた）ビットストリームを発生することができる。粒度の高められたビットストリームによって、高周波レンジの高調波を有するビットストリームが供給され、さらにフィルタ１１１，１１３の減衰度が高められて、ＨＳＰＤＭ１１０により発生されたＰＤＭ信号をいっそう容易にフィルタリングできるようになる。

１つまたは複数の実施形態によれば、ＨＳＰＤＭ１１０内にローカルメモリ４１２を設けることによって、ＢＳＬ４２０およびＢＳＢ４２５，４２７を、ＣＰＵ１０７との（たとえばバス１３６を介した）通信の頻度および期間を減らす一方で、電圧信号１１２，１１４に対応するＰＤＭ信号をそれらが共働して発生するように、構成することができる。つまりＨＳＰＤＭ１１０は、ＣＰＵ１０７の介入を制限しながら、ＶＣＯ１２５を駆動するための電圧信号１１２，１１４を発生するように構成されている。この実施例によれば、ＣＰＵ１０７は、ＶＣＯ１２５の駆動に用いられる１つまたは複数の値を計算して、メモリ４１２に記憶させることができる。その後、ＢＳＬ４２０は、ＢＳＢ４２５，４２７により用いられるビット値を発生するために、メモリバッファマネージャ４１４を介してそれらの値にアクセスすることができ、ＶＣＯ１２５の駆動に用いられる値を、ＨＳＰＤＭ１１０がＣＰＵ１０７あるいは何らかの他の内部または外部のソースから頻繁に受け取る必要なく、ＰＤＭ信号を発生することができる。この実施例によれば、バス１３６においては帯域幅負荷を小さくしながら、ＨＳＰＤＭ１１０の出力側では高いスループットを達成することができる。

動作中、ＣＰＵ１０７を、ＶＣＯ１２５の駆動に用いられる付加的な値または新たな値をＨＳＰＤＭ１１０へ供給するように、構成することができる。１つの実施形態によれば、ＨＳＰＤＭ１１０は、割り込みルータ（ＩＲ）４３２を介して割り込み要求信号を発生することができる。ＩＲ４３２は、ＣＰＵ１０７、１つまたは複数の外部メモリユニット、および／またはコントローラ１０５内部の１つまたは複数の周辺デバイスと通信する。ＩＲ４３２は、ダイレクトメモリアクセスモジュール４３６を介して、メモリユニットにアクセスすることができる。新たな値または付加的な値を、バス１３６を介してＣＰＵ１０７からＨＳＰＤＭ１１０へ供給することができる。１つの実施形態によれば、新たな値および／または付加的な値を、ＣＰＵ１０７により実行される１つまたは複数の計算および／または測定に基づき、ＣＰＵ１０７によって供給することができ、このような計算および／または測定には、ＣＰＵ１０７において実行される１つまたは複数のアプリケーションに基づき実施される計算／測定が含まれる。１つの実施形態によれば、付加的な値または更新される値／新たな値を、ＶＣＯ１２５の１つまたは複数の周囲条件（たとえば温度）あるいは周囲条件の変化に基づき、ＣＰＵ１０７により供給することができる。たとえば、レーダシステム１００の開始に応答して行われ、そのときは温度変化が大きくなる可能性がある。

ＡＤＣトリガジェネレータ４３０を、ＡＤＣトリガ信号２１０を発生し、ＡＤＣ１３０へＡＤＣトリガ信号２１０を供給するように、構成することができる。１つの実施形態によれば、ＨＳＰＤＭ１１０を以下のように構成することができる。すなわちＨＳＰＤＭ１１０は、ＢＳＢ４２５，４２７を介してＶＣＯ１２５を同期させて駆動し、ＡＤＣトリガ信号２１０を介してＡＤＣ１３０をトリガして、センサ１２０から受信された１つまたは複数のアナログ信号１２８をサンプリングおよび／または処理する。この実施例によれば、ＡＤＣトリガ信号２１０と電圧信号１１２，１１４は、同じ１６０ＭＨｚクロック信号ｆ_ＰＥＲに基づき発生されるので、ＡＤＣ１３０によるサンプリングを、ＨＳＰＤＭ１１０により発生される電圧信号１１２，１１４と同期させることができる。この実施例によれば、ＨＳＰＤＭ１１０は、クロックジッタを低減させてＶＣＯ１２５を駆動することができる。

結び
これまで述べてきた特定の実施形態の説明は、本開示の一般的性質を十分に明示しており、したがって他者は、当該技術分野の範囲内の知識を適用すれば、過度の実験を行うことなく、また、本開示の一般的概念から逸脱することなく、様々な用途のためにかかる特定の実施形態を容易に変更および／または適合することができる。よって、かかる適合および変形は、本明細書で呈示された教示および指示に基づき、開示された実施形態の均等物の趣意および範囲の中にあることが意図される。さらに自明のとおり、本明細書中の語法または用語は説明の目的であって限定の目的ではなく、したがって本明細書の用語または語法は、上述の教示および指示の見地から当業者によって解釈されるべきものである。

また、本明細書中の「１つの実施形態」、「ある１つの実施形態」、「ある１つの例示的な実施形態」等への言及は、説明される実施形態が特定の特徴、構造または特性を含むことができるけれども、すべての実施形態が必ずしもその特定の特徴、構造または特性を含まなくてもよい、ということを表している。しかもかかる表現は、必ずしも同じ実施形態を指すものではない。さらに、特定の特徴、構造または特性が、ある１つの実施形態と関連して説明された場合に、明示的に述べられていようがいまいが、他の実施形態との関連で、かかる特徴、構造または特性に影響を及ぼすことは、当業者の知識の範囲内にあるものとする。

本明細書で説明した実施形態は、例示の目的で呈示されており、限定的なものではない。さらに別の実施形態が可能であり、それらの実施形態に対して変更を加えてもよい。よって、本明細書は本開示の限定を意味するものではなく、正しくは本開示の範囲は、以下の特許請求の範囲およびその均等物のみによって規定される。

各実施形態を、ハードウェア（たとえば回路）、ファームウェア、ソフトウェア、またはそれらの任意の組み合わせとして実現することができる。また、各実施形態を、１つまたは複数のプロセッサによって読み取り可能かつ実行可能な機械読み取り可能媒体に記憶された命令として、実現してもよい。機械読み取り可能媒体には、機械（たとえばコンピューティングデバイス）によって読み取り可能な形態で情報を記憶または伝送するための任意の機構を含むことができる。たとえば機械読み取り可能媒体には、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイス、伝播信号の電気的、光学的、音響的な形態またはその他の形態（たとえば搬送波、赤外線信号、ディジタル信号等）、およびさらに別のものを含むことができる。さらに本明細書においてファームウェア、ソフトウェア、ルーチン、命令が、所定のアクションを実行するように説明されている場合もある。ただし、かかる説明は便宜上であるにすぎず、かかるアクションは実際には、ファームウェア、ソフトウェア、ルーチン、命令等を実行するコンピューティングデバイス、プロセッサ、コントローラまたは他のデバイスから結果として得られるものであることを理解されたい。さらに、これらの実施態様のバリエーションのうち任意のものを、汎用コンピュータによって実行させてもよい。

上述の説明の都合上、用語「プロセッサ回路」とは、１つまたは複数の回路、１つまたは複数のプロセッサ、ロジック、またはそれらの組み合わせであると理解されたい。たとえば、ある１つの回路が、アナログ回路、ディジタル回路、状態マシンロジック、他の構造的な電子ハードウェア、またはそれらの組み合わせを含むことができる。プロセッサは、マイクロプロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、または他のハードウェアプロセッサを含むことができる。さらにプロセッサを、本明細書で説明した実施形態による１つまたは複数の相応の機能を実行する命令によって、「ハードコーディング」することができる。別の選択肢として、プロセッサは、内部メモリおよび／または外部メモリにアクセスして、そのメモリに記憶された命令を取り出すことができ、それらの命令は、プロセッサにより実行されると、プロセッサに対応づけられた１つまたは複数の相応の機能を実行し、かつ／またはプロセッサを内部に含む素子の動作に関連づけられた１つまたは複数の機能および／または動作を実行する。

Claims

発振器を制御するように動作可能な変調器であって、
前記変調器は、発振器制御値を記憶するように構成されたメモリと、ビットストリーミングブロックと、を含み、
前記ビットストリーミングブロックは、
・前記発振器制御値に基づきビットストリームを発生し、
・前記発振器を制御するために、前記ビットストリームを前記発振器へ伝送する、
ように構成されており、
前記変調器は、第１のクロック周波数を有する第１のクロック信号と、前記第１のクロック周波数とは異なる第２のクロック周波数を有する第２のクロック信号と、によって駆動される、
変調器。
さらにビットストリーミングローダ（ＢＳＬ）を含み、前記ビットストリーミングローダは、
・前記メモリから前記発振器制御値のうちの１つまたは複数を受け取り、
・前記発振器制御値のうちの１つまたは複数に基づき、対応する１つまたは複数のビット値を発生し、
・前記１つまたは複数のビット値を前記ビットストリーミングブロックへ供給する、
ように構成されており、
前記ビットストリーミングブロックは、前記ビットストリーミングローダによって発生された前記１つまたは複数のビット値に基づき、前記ビットストリームを発生するように構成されている、
請求項１記載の変調器。
前記メモリは、前記第１のクロック信号によって駆動され、
前記ビットストリーミングブロックは、前記第２のクロック信号によって駆動され、
前記ビットストリーミングローダは、前記第１のクロック信号と前記第２のクロック信号との双方によって駆動される、
請求項１記載の変調器。
前記第２のクロック周波数は、前記第１のクロック周波数よりも高い、
請求項１記載の変調器。
前記第１のクロック周波数は、１００ＭＨｚであり、前記第２のクロック周波数は、１６０ＭＨｚである、
請求項４記載の変調器。
前記発振器制御値によって、前記発振器の電圧−周波数曲線が規定される、
請求項１記載の変調器。
発振器を制御するように動作可能な変調器であって、
前記変調器は、発振器制御値を記憶するように構成されたメモリと、ビットストリーミングブロックと、を含み、
前記ビットストリーミングブロックは、
・前記発振器制御値に基づきビットストリームを発生し、
・前記発振器を制御するために、前記ビットストリームを前記発振器へ伝送する、
ように構成されており、
前記ビットストリーミングブロックは、前記発振器制御値に基づき前記ビットストリームを発生するように構成された１つまたは複数のレジスタを含む、
変調器。
前記ビットストリーミングブロックは、前記ビットストリームを発生するために、前記発振器制御値において補間動作を実施するように構成されたデルタ・シグマ変調器を含む、
請求項１記載の変調器。
センサシステムにおいて、
発振周波数を有する発振信号を発生するように構成された発振器を含むセンサであって、周囲条件を測定し、前記発振周波数に基づき測定された前記周囲条件に対応する信号を発生するように構成されたセンサと、
前記発振器の前記発振周波数を制御するためにビットストリームを発生し、測定された前記周囲条件に対応する前記信号を処理するように構成されたコントローラと、
が設けられており、前記コントローラは変調器を含み、前記変調器は、
・発振器制御値を記憶するように構成されたメモリと、
・前記メモリから前記発振器制御値のうちの１つまたは複数を受け取り、前記発振器制御値のうちの１つまたは複数に基づき、対応する１つまたは複数のビット値を発生するように構成されたビットストリーミングローダ（ＢＳＬ）と、
・前記ビットストリーミングローダにより発生された前記１つまたは複数のビット値に基づき、ビットストリームを発生し、前記発振器の発振周波数を制御するために、前記ビットストリームを前記センサの発振器へ伝送するように構成されたビットストリーミングブロックと、
を有し、
前記変調器は、第１のクロック周波数を有する第１のクロック信号と、前記第１のクロック周波数とは異なる第２のクロック周波数を有する第２のクロック信号と、によって駆動される、
センサシステム。
前記メモリは、前記第１のクロック信号によって駆動され、
前記ビットストリーミングブロックは、前記第２のクロック信号によって駆動され、
前記ビットストリーミングローダは、前記第１のクロック信号と前記第２のクロック信号との双方によって駆動される、
請求項９記載のセンサシステム。
前記第２のクロック周波数は、前記第１のクロック周波数よりも高い、
請求項９記載のセンサシステム。
前記第１のクロック周波数は、１００ＭＨｚであり、前記第２のクロック周波数は、１６０ＭＨｚである、
請求項１１記載のセンサシステム。
前記発振器制御値によって、前記発振器の電圧−周波数曲線が規定される、
請求項９記載のセンサシステム。
前記ビットストリーミングブロックは、前記ビットストリームを発生するために、前記ビット値において補間動作を実施するように構成されたデルタ・シグマ変調器を含む、
請求項９記載のセンサシステム。
センサシステムにおいて、
発振周波数を有する発振信号を発生するように構成された発振器を含むセンサであって、周囲条件を測定し、前記発振周波数に基づき測定された前記周囲条件に対応する信号を発生するように構成されたセンサと、
前記発振器の前記発振周波数を制御するためにビットストリームを発生し、測定された前記周囲条件に対応する前記信号を処理するように構成されたコントローラと、
が設けられており、前記コントローラは変調器を含み、前記変調器は、
・発振器制御値を記憶するように構成されたメモリと、
・前記メモリから前記発振器制御値のうちの１つまたは複数を受け取り、前記発振器制御値のうちの１つまたは複数に基づき、対応する１つまたは複数のビット値を発生するように構成されたビットストリーミングローダ（ＢＳＬ）と、
・前記ビットストリーミングローダにより発生された前記１つまたは複数のビット値に基づき、ビットストリームを発生し、前記発振器の発振周波数を制御するために、前記ビットストリームを前記センサの発振器へ伝送するように構成されたビットストリーミングブロックと、
を有し、
前記変調器はさらに、トリガ信号を発生するように構成されたトリガジェネレータを含み、
前記コントローラは、前記トリガ信号に基づき測定された周囲条件に対応する信号を処理するように構成されている、
センサシステム。
前記コントローラはさらに、アナログ／ディジタル変換器（ＡＤＣ）を含み、前記アナログ／ディジタル変換器は、前記トリガ信号に基づき測定された周囲条件に対応する信号を処理するように構成されており、
前記ビットストリーミングブロックおよび前記トリガジェネレータは、同じクロック信号によって駆動される、
請求項１５記載のセンサシステム。
センサの発振器を制御するように動作可能な変調器であって、前記変調器は、
・発振器制御値を記憶するように構成されたメモリと、
・前記メモリから前記発振器制御値のうちの１つまたは複数を受け取り、前記発振器制御値のうちの１つまたは複数に基づき、対応する１つまたは複数のビット値を発生するように構成されたビットストリーミングローダ（ＢＳＬ）と、
・前記ビットストリーミングローダにより発生された前記１つまたは複数のビット値に基づき、ビットストリームを発生し、前記発振器の発振周波数を制御するために、前記ビットストリームを前記センサの発振器へ伝送するように構成されたビットストリーミングブロックと、
・前記センサにより測定された周囲条件に対応する前記センサからのセンサ信号を処理するために、トリガ信号を発生するように構成されたトリガジェネレータと、
を含む、
変調器。
前記メモリは、第１のクロック周波数を有する第１のクロック信号によって駆動され、
前記ビットストリーミングブロックおよび前記トリガジェネレータは、前記第１のクロック周波数よりも高い第２のクロック周波数を有する第２のクロック信号によって駆動され、
前記ビットストリーミングローダは、前記第１のクロック信号と前記第２のクロック信号との双方によって駆動される、
請求項１７記載の変調器。