JP6447484B2

JP6447484B2 - Switching device

Info

Publication number: JP6447484B2
Application number: JP2015247813A
Authority: JP
Inventors: 靖篠島
Original assignee: Toyota Motor Corp
Current assignee: Toyota Motor Corp
Priority date: 2015-12-18
Filing date: 2015-12-18
Publication date: 2019-01-09
Anticipated expiration: 2035-12-18
Also published as: JP2017112332A

Description

本明細書が開示する技術は、スイッチング装置に関する。 The technology disclosed in this specification relates to a switching device.

特許文献１に、ＭＯＳＦＥＴが開示されている。このＭＯＳＦＥＴは、上面にトレンチが形成されている半導体基板を有している。トレンチ内にゲート電極が配置されている。トレンチの内面はゲート絶縁層に覆われており、ゲート絶縁層によってゲート電極が半導体基板から絶縁されている。半導体基板の上面に、上部電極（ソース電極）が設けられている。半導体基板の下面に、下部電極（ドレイン電極）が設けられている。半導体基板内に、ｎ型のソース領域、ｐ型のボディ領域、ｎ型のドレイン領域及びｐ型の底部領域（保護層）が設けられている。ソース領域は、上部電極及びゲート絶縁層に接している。ボディ領域は、ソース領域の下側でゲート絶縁層に接している。ドレイン領域は、ドリフト領域を含むｎ型領域であり、ボディ領域の下側でゲート絶縁層に接している。また、ドレイン領域は、下部電極に接している。底部領域は、トレンチの底面を覆っている部分のゲート絶縁層と接している。底部領域は、ドレイン領域に接している。また、底部領域は、ｐ型半導体領域によって上部電極（ソース電極）に接続されている。このため、底部領域の電位は、上部電極の電位と等しい。 Patent Document 1 discloses a MOSFET. This MOSFET has a semiconductor substrate having a trench formed on the upper surface. A gate electrode is disposed in the trench. The inner surface of the trench is covered with a gate insulating layer, and the gate electrode is insulated from the semiconductor substrate by the gate insulating layer. An upper electrode (source electrode) is provided on the upper surface of the semiconductor substrate. A lower electrode (drain electrode) is provided on the lower surface of the semiconductor substrate. An n-type source region, a p-type body region, an n-type drain region, and a p-type bottom region (protective layer) are provided in the semiconductor substrate. The source region is in contact with the upper electrode and the gate insulating layer. The body region is in contact with the gate insulating layer below the source region. The drain region is an n-type region including a drift region, and is in contact with the gate insulating layer below the body region. The drain region is in contact with the lower electrode. The bottom region is in contact with the portion of the gate insulating layer covering the bottom surface of the trench. The bottom region is in contact with the drain region. The bottom region is connected to the upper electrode (source electrode) by a p-type semiconductor region. For this reason, the potential of the bottom region is equal to the potential of the upper electrode.

特許文献１のＭＯＳＦＥＴがターンオフするときには、ボディ領域からドレイン領域内に空乏層が広がる。このとき、底部領域からもドレイン領域内に空乏層が広がる。これによって、ドレイン領域の空乏化が促進される。また、底部領域から広がる空乏層によって、トレンチの底部における電界集中が抑制される。 When the MOSFET of Patent Document 1 is turned off, a depletion layer spreads from the body region into the drain region. At this time, a depletion layer also extends from the bottom region into the drain region. This promotes depletion of the drain region. Further, the depletion layer extending from the bottom region suppresses electric field concentration at the bottom of the trench.

特開２０１４−２０７３２６号公報JP 2014-207326 A

特許文献１のＭＯＳＦＥＴでは、底部領域の電位が上部電極の電位に固定されている。底部領域と下部電極の間の間隔は、上部電極と下部電極の間の間隔よりも狭い。このため、ＭＯＳＦＥＴがオフして上部電極と下部電極の間に大きな電位差が生じているときに、その電位差を底部領域と下部電極の間の狭い間隔で保持することになり、底部領域と下部電極の間に高い電界が発生する。このため、特許文献１の構造では、ＭＯＳＦＥＴの耐圧を十分に高めることができない。 In the MOSFET of Patent Document 1, the potential of the bottom region is fixed to the potential of the upper electrode. The distance between the bottom region and the lower electrode is narrower than the distance between the upper electrode and the lower electrode. For this reason, when the MOSFET is turned off and a large potential difference is generated between the upper electrode and the lower electrode, the potential difference is held at a narrow interval between the bottom region and the lower electrode. A high electric field is generated during this period. For this reason, the structure of Patent Document 1 cannot sufficiently increase the breakdown voltage of the MOSFET.

また、特許文献１には、底部領域を上部電極に接続しなくてもよいと説明されている。底部領域を上部電極に接続しない場合、底部領域がフローティングし、底部領域の電位が上部電極の電位と下部電極の電位に応じて変化する。ＭＯＳＦＥＴがオンしている場合には、上部電極と下部電極が略同電位であるので、底部領域も上部電極及び下部電極と略同電位となる。ＭＯＳＦＥＴがターンオフすると、下部電極の電位が上部電極の電位よりも高くなる。すると、下部電極との容量結合によって、底部領域の電位が上昇する。例えば、下部電極が上部電極に対して＋８００Ｖまで上昇すると、底部領域が上部電極に対して＋２５０Ｖ程度まで上昇する場合がある。底部領域の電位が上部電極の電位に対して高くなると、底部領域から上部電極に向かってリーク電流が流れ、底部領域内の電荷が減少することがある。この場合、その後にＭＯＳＦＥＴがターンオンすると、電荷が減少した分だけ底部領域の電位が上部電極の電位よりも低くなる。すると、ＭＯＳＦＥＴがオンしているにもかかわらず、ドレイン領域内に広がった空乏層が十分に収縮せず、底部領域からドレイン領域に空乏層が伸びている状態が維持される。このため、ドレイン領域に電流が流れ難く、ＭＯＳＦＥＴのオン抵抗が高いという問題が生じる。 Patent Document 1 describes that the bottom region does not have to be connected to the upper electrode. When the bottom region is not connected to the upper electrode, the bottom region floats, and the potential of the bottom region changes according to the potential of the upper electrode and the potential of the lower electrode. When the MOSFET is turned on, the upper electrode and the lower electrode have substantially the same potential, so that the bottom region also has substantially the same potential as the upper electrode and the lower electrode. When the MOSFET is turned off, the potential of the lower electrode becomes higher than the potential of the upper electrode. Then, the potential of the bottom region increases due to capacitive coupling with the lower electrode. For example, when the lower electrode rises to + 800V with respect to the upper electrode, the bottom region may rise to about + 250V with respect to the upper electrode. When the potential of the bottom region becomes higher than the potential of the upper electrode, a leakage current flows from the bottom region toward the upper electrode, and the charge in the bottom region may decrease. In this case, when the MOSFET is subsequently turned on, the potential of the bottom region becomes lower than the potential of the upper electrode by the amount corresponding to the decrease in charge. Then, even though the MOSFET is turned on, the depletion layer spreading in the drain region is not sufficiently contracted, and the state where the depletion layer extends from the bottom region to the drain region is maintained. For this reason, there is a problem that current hardly flows in the drain region and the on-resistance of the MOSFET is high.

以上に説明したように、底部領域を上部電極に接続すると、ＭＯＳＦＥＴの耐圧を十分に向上させることができないという問題が生じる。また、底部領域を上部電極に接続しないと、ＭＯＳＦＥＴのオン抵抗が高くなるという問題が生じる。したがって、本明細書では、ＭＯＳＦＥＴのオン抵抗を低く維持しながら、ＭＯＳＦＥＴの耐圧を十分に向上させることができる技術を提供する。 As described above, when the bottom region is connected to the upper electrode, there arises a problem that the breakdown voltage of the MOSFET cannot be sufficiently improved. Further, if the bottom region is not connected to the upper electrode, there arises a problem that the on-resistance of the MOSFET becomes high. Therefore, the present specification provides a technique capable of sufficiently improving the breakdown voltage of the MOSFET while keeping the on-resistance of the MOSFET low.

本明細書は、ＭＯＳＦＥＴと放電回路を備えるスイッチング装置を提供する。前記ＭＯＳＦＥＴは、トレンチ、ゲート絶縁層、ゲート電極、上部電極、下部電極、ソース領域、ボディ領域、ドレイン領域及び底部領域を備えている。前記トレンチは、半導体基板の上面に設けられている。前記ゲート絶縁層は、前記トレンチの内面を覆っている。前記ゲート電極は、前記トレンチ内に配置されており、前記ゲート絶縁層によって前記半導体基板から絶縁されている。前記上部電極は、前記半導体基板の前記上面に接している。前記下部電極は、前記半導体基板の下面に接している。前記ソース領域は、前記半導体基板内に設けられており、前記上部電極及び前記ゲート絶縁層に接しているｎ型領域である。前記ボディ領域は、前記半導体基板内に設けられており、前記ソース領域の下側で前記ゲート絶縁層に接しているｐ型領域である。前記ドレイン領域は、前記半導体基板内に設けられており、前記ボディ領域の下側で前記ゲート絶縁層に接しており、前記ボディ領域によって前記ソース領域から分離されており、前記下部電極に接しているｎ型領域である。前記底部領域は、前記半導体基板内に設けられており、前記トレンチの底面を覆っている部分の前記ゲート絶縁層に接しており、前記ドレイン領域に接しているｐ型領域である。前記放電回路が、電流経路と整流素子を備えている。前記電流経路が、前記底部領域と前記上部電極を接続している。前記整流素子が、前記電流経路に介装されており、前記ＭＯＳＦＥＴがオフ状態のときに前記底部領域から前記上部電極に向かう電流を阻止し、前記ＭＯＳＦＥＴがターンオンするときに前記上部電極から前記底部領域へ向かう電流を通過させる。 The present specification provides a switching device including a MOSFET and a discharge circuit. The MOSFET includes a trench, a gate insulating layer, a gate electrode, an upper electrode, a lower electrode, a source region, a body region, a drain region, and a bottom region. The trench is provided on the upper surface of the semiconductor substrate. The gate insulating layer covers the inner surface of the trench. The gate electrode is disposed in the trench and insulated from the semiconductor substrate by the gate insulating layer. The upper electrode is in contact with the upper surface of the semiconductor substrate. The lower electrode is in contact with the lower surface of the semiconductor substrate. The source region is an n-type region provided in the semiconductor substrate and in contact with the upper electrode and the gate insulating layer. The body region is a p-type region provided in the semiconductor substrate and in contact with the gate insulating layer below the source region. The drain region is provided in the semiconductor substrate, is in contact with the gate insulating layer below the body region, is separated from the source region by the body region, and is in contact with the lower electrode N-type region. The bottom region is a p-type region provided in the semiconductor substrate, in contact with the gate insulating layer in a portion covering the bottom surface of the trench, and in contact with the drain region. The discharge circuit includes a current path and a rectifying element. The current path connects the bottom region and the top electrode. The rectifying element is interposed in the current path, prevents current from the bottom region to the top electrode when the MOSFET is in an off state, and from the top electrode to the bottom when the MOSFET is turned on Pass current to the area.

なお、「ＭＯＳＦＥＴがオフ状態のときに底部領域から上部電極に向かう電流を阻止」する整流素子は、底部領域から上部電極に向かう電流を常時阻止する整流素子であってもよいし、ＭＯＳＦＥＴがオフ状態のときに底部領域から上部電極に向かう電流を阻止し、その他のときには底部領域から上部電極に向かう電流を通過させる整流素子であってもよい。また、「ＭＯＳＦＥＴがターンオンするときに上部電極から底部領域へ向かう電流を通過させる」整流素子は、上部電極から底部領域へ向かう電流を常時通過させる整流素子であってもよいし、ＭＯＳＦＥＴがターンオンするときに上部電極から底部領域へ向かう電流を通過させ、その他のときには上部電極から底部領域へ向かう電流を阻止する整流素子であってもよい。 The rectifying element that “blocks current from the bottom region to the upper electrode when the MOSFET is off” may be a rectifying element that always blocks current from the bottom region to the upper electrode, or the MOSFET is turned off. It may be a rectifying element that blocks current from the bottom region to the upper electrode when in a state and allows current to flow from the bottom region to the upper electrode at other times. Further, the rectifying element that “passes current from the top electrode to the bottom region when the MOSFET is turned on” may be a rectifying element that always passes current from the top electrode to the bottom region, or the MOSFET is turned on. It may be a rectifying element that sometimes passes a current from the top electrode to the bottom region, and otherwise prevents a current from the top electrode to the bottom region.

また、前記整流素子と前記ＭＯＳＦＥＴが同一の半導体基板に設けられていてもよい。また、前記整流素子が、前記ＭＯＳＦＥＴが設けられている半導体基板から分離されている半導体層に設けられていてもよい。 The rectifying element and the MOSFET may be provided on the same semiconductor substrate. The rectifying element may be provided in a semiconductor layer separated from a semiconductor substrate provided with the MOSFET.

このスイッチング装置は、ＭＯＳＦＥＴがオフ状態のときに、下部電極の電位が上部電極の電位よりも高くなるように使用される。ＭＯＳＦＥＴがターンオフすると、下部電極との容量結合によって、底部領域の電位が上昇する。ＭＯＳＦＥＴがターンオフすると（すなわち、ＭＯＳＦＥＴがオフ状態になると）、整流素子によって、電流経路を底部領域から上部電極に向かって流れる電流が阻止される。このため、底部領域はフローティングしており、ＭＯＳＦＥＴのターンオフ時に、下部電極の電位の上昇に伴って底部領域の電位が比較的高い電位まで上昇する。したがって、ＭＯＳＦＥＴがオフ状態のときには、底部領域の電位は、上部電極の電位よりも高い。このため、ＭＯＳＦＥＴがオフ状態のときに、底部領域と下部電極の間に高い電界が生じ難い。また、ＭＯＳＦＥＴがターンオフすると、底部領域からドレイン領域に向かって空乏層が伸びる。このため、このＭＯＳＦＥＴは、耐圧が高い。また、底部領域の電位が上部電極の電位に対して高くなると、底部領域から上部電極に向かってリーク電流が流れ、底部領域内の電荷が減少することがある。この場合、その後にＭＯＳＦＥＴがターンオンすると、電荷が減少した分だけ底部領域の電位が上部電極の電位よりも低くなる。しかしながら、このスイッチング装置の場合は、ＭＯＳＦＥＴがターンオンするときに、整流素子が上部電極から底部領域へ向かう電流を通過させる。このため、ＭＯＳＦＥＴがターンオフするときに上述したリーク電流が流れ、その後のターンオン時に底部領域の電位が上部電極の電位よりも低くなる現象が生じると、整流素子を介して上部電極から底部領域に向かって電流が流れ、底部領域に電荷が供給される。このため、ＭＯＳＦＥＴのターンオン時に底部領域の電位が一旦低下しても、その後、短時間で底部領域の電位が上部電極の電位と略同電位まで戻る。このため、ＭＯＳＦＥＴのターンオン時に、空乏層が短時間でドレイン領域から底部領域に向かって収縮する。したがって、ＭＯＳＦＥＴのオン抵抗が、ターンオンしてから短時間で低下する。以上に説明したように、このスイッチング装置の構造によれば、ＭＯＳＦＥＴのオン抵抗を低く維持しながら、ＭＯＳＦＥＴの耐圧を向上させることができる。 This switching device is used so that the potential of the lower electrode is higher than the potential of the upper electrode when the MOSFET is off. When the MOSFET is turned off, the potential of the bottom region rises due to capacitive coupling with the lower electrode. When the MOSFET is turned off (i.e., when the MOSFET is turned off), the rectifying element prevents current flowing through the current path from the bottom region toward the top electrode. For this reason, the bottom region is floating, and when the MOSFET is turned off, the potential of the bottom region increases to a relatively high potential as the potential of the lower electrode increases. Therefore, when the MOSFET is off, the potential of the bottom region is higher than the potential of the upper electrode. For this reason, when the MOSFET is off, a high electric field is unlikely to be generated between the bottom region and the lower electrode. When the MOSFET is turned off, a depletion layer extends from the bottom region toward the drain region. For this reason, this MOSFET has a high breakdown voltage. Further, when the potential of the bottom region becomes higher than the potential of the upper electrode, a leakage current flows from the bottom region toward the upper electrode, and the charge in the bottom region may decrease. In this case, when the MOSFET is subsequently turned on, the potential of the bottom region becomes lower than the potential of the upper electrode by the amount corresponding to the decrease in charge. However, in the case of this switching device, when the MOSFET is turned on, the rectifying element passes a current from the top electrode to the bottom region. For this reason, when the above-described leakage current flows when the MOSFET is turned off and the potential of the bottom region becomes lower than the potential of the upper electrode at the subsequent turn-on, the phenomenon proceeds from the top electrode to the bottom region via the rectifier element. Current flows and charges are supplied to the bottom region. For this reason, even if the potential of the bottom region once decreases when the MOSFET is turned on, the potential of the bottom region returns to substantially the same potential as that of the upper electrode in a short time. For this reason, when the MOSFET is turned on, the depletion layer shrinks from the drain region to the bottom region in a short time. Therefore, the on-resistance of the MOSFET decreases in a short time after turning on. As described above, according to the structure of this switching device, the withstand voltage of the MOSFET can be improved while maintaining the on-resistance of the MOSFET low.

実施例１のスイッチング装置１０の平面図。1 is a plan view of a switching device 10 according to a first embodiment. 図１のＩＩ−ＩＩ線におけるスイッチング装置１０の縦断面図。The longitudinal cross-sectional view of the switching apparatus 10 in the II-II line | wire of FIG. 図１のＩＩＩ−ＩＩＩ線におけるスイッチング装置１０の縦断面図。The longitudinal cross-sectional view of the switching apparatus 10 in the III-III line of FIG. スイッチング装置１０の上部電極７０、底部領域３６及び下部電極７２の間の回路図。4 is a circuit diagram between an upper electrode 70, a bottom region 36, and a lower electrode 72 of the switching device 10. FIG. スイッチング装置１０の動作時における各値のグラフ。The graph of each value at the time of operation | movement of the switching apparatus 10. FIG. ターンオン後に残存する空乏層８０の説明図。Explanatory drawing of the depletion layer 80 remaining after turn-on. 比較例１のスイッチング装置の上部電極７０、底部領域３６及び下部電極７２の間の回路図。The circuit diagram between the upper electrode 70 of the switching apparatus of the comparative example 1, the bottom area | region 36, and the lower electrode 72. FIG. 比較例１のスイッチング装置の動作時における各値のグラフ。The graph of each value at the time of operation | movement of the switching apparatus of the comparative example 1. 比較例２のスイッチング装置の上部電極７０、底部領域３６及び下部電極７２の間の回路図。The circuit diagram between the upper electrode 70 of the switching apparatus of the comparative example 2, the bottom area | region 36, and the lower electrode 72. FIG. 比較例２のスイッチング装置の動作時における各値のグラフ。The graph of each value at the time of operation | movement of the switching apparatus of the comparative example 2. FIG. 実施例２のスイッチング装置の図３に対応する縦断面図。The longitudinal cross-sectional view corresponding to FIG. 3 of the switching apparatus of Example 2. FIG. 実施例２のスイッチング装置の上部電極７０、底部領域３６及び下部電極７２の間の回路図。FIG. 6 is a circuit diagram between an upper electrode 70, a bottom region 36, and a lower electrode 72 of the switching device according to the second embodiment. 実施例２のスイッチング装置の動作時における各値のグラフ。10 is a graph of each value during operation of the switching device of Example 2.

図１〜３は、実施例１のスイッチング装置１０を示している。図２、３に示すように、スイッチング装置１０は、半導体基板１２と、電極、絶縁層等を備えている。なお、図１では、図の見易さのため、半導体基板１２の上面１２ａ上の電極、絶縁層の図示を省略している。以下では、半導体基板１２の上面１２ａと平行な一方向をｘ方向といい、上面１２ａに平行でｘ方向に直交する方向をｙ方向といい、半導体基板１２の厚み方向をｚ方向という。半導体基板１２は、ＳｉＣによって構成されている。図１に示すように、半導体基板１２は、ＭＯＳＦＥＴが設けられているＭＯＳＦＥＴ領域２０と、整流素子が設けられている整流素子領域５０を有している。 1 to 3 show a switching device 10 according to the first embodiment. As shown in FIGS. 2 and 3, the switching device 10 includes a semiconductor substrate 12, an electrode, an insulating layer, and the like. In FIG. 1, illustration of electrodes and insulating layers on the upper surface 12 a of the semiconductor substrate 12 is omitted for easy viewing. Hereinafter, one direction parallel to the upper surface 12a of the semiconductor substrate 12 is referred to as an x direction, a direction parallel to the upper surface 12a and orthogonal to the x direction is referred to as a y direction, and a thickness direction of the semiconductor substrate 12 is referred to as a z direction. The semiconductor substrate 12 is made of SiC. As shown in FIG. 1, the semiconductor substrate 12 has a MOSFET region 20 in which a MOSFET is provided, and a rectifying element region 50 in which a rectifying element is provided.

図２に示すように、ＭＯＳＦＥＴ領域２０内の半導体基板１２の上面１２ａには、複数のトレンチ２２が設けられている。図１に示すように、各トレンチ２２は、ｙ方向に直線状に長く伸びている。複数のトレンチ２２は、ｘ方向に間隔を開けて配列されている。図２に示すように、各トレンチ２２の内面は、ゲート絶縁層２４によって覆われている。ゲート絶縁層２４は、底部絶縁層２４ａと側面絶縁層２４ｂを有している。底部絶縁層２４ａは、トレンチ２２の底面を覆っている。側面絶縁層２４ｂは、トレンチ２２の側面を覆っている。底部絶縁層２４ａの厚みは、側面絶縁層２４ｂの厚みよりも厚い。各トレンチ２２内には、ゲート電極２６が配置されている。各ゲート電極２６は、ゲート絶縁層２４によって半導体基板１２から絶縁されている。各ゲート電極２６の上面は、層間絶縁膜２８によって覆われている。 As shown in FIG. 2, a plurality of trenches 22 are provided on the upper surface 12 a of the semiconductor substrate 12 in the MOSFET region 20. As shown in FIG. 1, each trench 22 extends linearly in the y direction. The plurality of trenches 22 are arranged at intervals in the x direction. As shown in FIG. 2, the inner surface of each trench 22 is covered with a gate insulating layer 24. The gate insulating layer 24 has a bottom insulating layer 24a and a side insulating layer 24b. The bottom insulating layer 24 a covers the bottom surface of the trench 22. The side insulating layer 24 b covers the side surface of the trench 22. The bottom insulating layer 24a is thicker than the side insulating layer 24b. A gate electrode 26 is disposed in each trench 22. Each gate electrode 26 is insulated from the semiconductor substrate 12 by the gate insulating layer 24. The upper surface of each gate electrode 26 is covered with an interlayer insulating film 28.

半導体基板１２の上面１２ａには、上部電極７０が配置されている。上部電極７０は、層間絶縁膜２８が設けられていない部分で半導体基板１２の上面１２ａに接している。上部電極７０は、層間絶縁膜２８によってゲート電極２６から絶縁されている。半導体基板１２の下面１２ｂには、下部電極７２が配置されている。下部電極７２は、半導体基板１２の下面１２ｂに接している。 An upper electrode 70 is disposed on the upper surface 12 a of the semiconductor substrate 12. The upper electrode 70 is in contact with the upper surface 12 a of the semiconductor substrate 12 at a portion where the interlayer insulating film 28 is not provided. The upper electrode 70 is insulated from the gate electrode 26 by the interlayer insulating film 28. A lower electrode 72 is disposed on the lower surface 12 b of the semiconductor substrate 12. The lower electrode 72 is in contact with the lower surface 12 b of the semiconductor substrate 12.

図１〜３に示すように、ＭＯＳＦＥＴ領域２０内の半導体基板１２の内部には、複数のソース領域３０、ボディ領域３２、ドレイン領域３４、複数の底部領域３６及び複数の接続領域３８が設けられている。 As shown in FIGS. 1 to 3, a plurality of source regions 30, a body region 32, a drain region 34, a plurality of bottom regions 36, and a plurality of connection regions 38 are provided inside the semiconductor substrate 12 in the MOSFET region 20. ing.

各ソース領域３０は、ｎ型領域である。図２に示すように、各ソース領域３０は、半導体基板１２の上面１２ａに露出する位置に配置されており、上部電極７０にオーミック接触している。また、各ソース領域３０は、トレンチ２２の上端部において側面絶縁層２４ｂに接している。 Each source region 30 is an n-type region. As shown in FIG. 2, each source region 30 is disposed at a position exposed at the upper surface 12 a of the semiconductor substrate 12 and is in ohmic contact with the upper electrode 70. Each source region 30 is in contact with the side insulating layer 24 b at the upper end of the trench 22.

ボディ領域３２は、ｐ型領域である。ボディ領域３２は、各ソース領域３０に接している。ボディ領域３２は、２つのソース領域３０に挟まれた範囲から各ソース領域の下側まで伸びている。２つのソース領域３０に挟まれた範囲では、ボディ領域３２内のｐ型不純物濃度が高い。ボディ領域３２は、２つのソース領域３０に挟まれた範囲で、上部電極７０にオーミック接触している。ソース領域３０の下側では、ボディ領域３２内のｐ型不純物濃度が低い。ボディ領域３２は、ソース領域３０の下側で、側面絶縁層２４ｂに接している。ボディ領域３２の下端は、ゲート電極２６の下端よりも上側に配置されている。 Body region 32 is a p-type region. The body region 32 is in contact with each source region 30. The body region 32 extends from a range between the two source regions 30 to the lower side of each source region. In the range sandwiched between the two source regions 30, the p-type impurity concentration in the body region 32 is high. The body region 32 is in ohmic contact with the upper electrode 70 in a range sandwiched between the two source regions 30. Below the source region 30, the p-type impurity concentration in the body region 32 is low. The body region 32 is in contact with the side insulating layer 24b below the source region 30. The lower end of the body region 32 is disposed above the lower end of the gate electrode 26.

ドレイン領域３４は、ｎ型領域である。ドレイン領域３４は、ボディ領域３２の下側に配置されており、ボディ領域３２によってソース領域３０から分離されている。ドレイン領域３４は、ｎ型不純物濃度が低いドリフト領域３４ａと、ドリフト領域３４ａよりもｎ型不純物濃度が高いドレインコンタクト領域３４ｂを有している。ドリフト領域３４ａは、ボディ領域３２の下側に配置されている。ドリフト領域３４ａは、ボディ領域３２の下側で側面絶縁層２４ｂに接している。ドレインコンタクト領域３４ｂは、ドリフト領域３４ａの下側に配置されている。ドレインコンタクト領域３４ｂは、半導体基板１２の下面１２ｂに露出している。ドレインコンタクト領域３４ｂは、下部電極７２にオーミック接触している。 The drain region 34 is an n-type region. The drain region 34 is disposed below the body region 32 and is separated from the source region 30 by the body region 32. The drain region 34 has a drift region 34a having a low n-type impurity concentration and a drain contact region 34b having a higher n-type impurity concentration than the drift region 34a. The drift region 34 a is disposed below the body region 32. The drift region 34 a is in contact with the side insulating layer 24 b below the body region 32. The drain contact region 34b is disposed below the drift region 34a. The drain contact region 34 b is exposed on the lower surface 12 b of the semiconductor substrate 12. The drain contact region 34 b is in ohmic contact with the lower electrode 72.

上述したソース領域３０、ボディ領域３２、ドレイン領域３４、ゲート電極２６及びゲート絶縁層２４等によって、ＭＯＳＦＥＴ領域２０内にＭＯＳＦＥＴが構成されている。以下では、ＭＯＳＦＥＴ領域２０内のＭＯＳＦＥＴを、ＭＯＳＦＥＴ２０という。 A MOSFET is configured in the MOSFET region 20 by the source region 30, the body region 32, the drain region 34, the gate electrode 26, the gate insulating layer 24, and the like described above. Hereinafter, the MOSFET in the MOSFET region 20 is referred to as a MOSFET 20.

各底部領域３６は、ｐ型領域である。各底部領域３６は、対応するトレンチ２２の底面に露出する範囲に配置されている。各底部領域３６は、対応するトレンチ２２の底面において、底部絶縁層２４ａに接している。図３に示すように、各底部領域３６は、対応するトレンチ２２の底面に沿ってｙ方向に長く伸びている。各底部領域３６は、対応するトレンチ２２の底面全域で底部絶縁層２４ａに接している。図２に示すように、各底部領域３６の周囲は、ドリフト領域３４ａに囲まれている。各底部領域３６は、ドリフト領域３４ａによってボディ領域３２から分離されている。 Each bottom region 36 is a p-type region. Each bottom region 36 is arranged in a range exposed on the bottom surface of the corresponding trench 22. Each bottom region 36 is in contact with the bottom insulating layer 24 a at the bottom surface of the corresponding trench 22. As shown in FIG. 3, each bottom region 36 extends long in the y direction along the bottom surface of the corresponding trench 22. Each bottom region 36 is in contact with the bottom insulating layer 24 a over the entire bottom surface of the corresponding trench 22. As shown in FIG. 2, the periphery of each bottom region 36 is surrounded by a drift region 34a. Each bottom region 36 is separated from the body region 32 by a drift region 34a.

図１、３に示すように、各接続領域３８は、対応するトレンチ２２のｙ方向の端部（整流素子領域５０側の端部）に位置する側面２２ａに沿って設けられている。各接続領域３８は、ｐ型不純物濃度が低いｐ型領域である。図３に示すように、各接続領域３８の下端は、対応する底部領域３６に接続されている。各接続領域３８の上端は、半導体基板１２の上面１２ａに露出している。 As shown in FIGS. 1 and 3, each connection region 38 is provided along the side surface 22 a located at the end portion of the corresponding trench 22 in the y direction (end portion on the rectifying element region 50 side). Each connection region 38 is a p-type region having a low p-type impurity concentration. As shown in FIG. 3, the lower end of each connection region 38 is connected to the corresponding bottom region 36. The upper end of each connection region 38 is exposed on the upper surface 12 a of the semiconductor substrate 12.

図３に示すように、ＭＯＳＦＥＴ領域２０と整流素子領域５０の境界部において、半導体基板１２の上面１２ａに、接続配線６０が設けられている。接続配線６０は、金属または導電率が高い半導体材料によって構成されている。接続配線６０のＭＯＳＦＥＴ領域２０側の端部は、各接続領域３８の上端に接している。接続配線６０は、各接続領域３８に電気的に接続されている。また、接続配線６０は、ドリフト領域３４ａにも接している。しかしながら、ドリフト領域３４ａのｎ型不純物濃度が極めて低いので、ドリフト領域３４ａと接続配線６０の界面には高い障壁が存在する。したがって、接続配線６０は、ドリフト領域３４ａから実質的に絶縁されている。接続配線６０は、層間絶縁膜２８によって覆われている。層間絶縁膜２８によって、接続配線６０は上部電極７０から絶縁されている。 As shown in FIG. 3, connection wiring 60 is provided on the upper surface 12 a of the semiconductor substrate 12 at the boundary between the MOSFET region 20 and the rectifying device region 50. The connection wiring 60 is made of a metal or a semiconductor material having high conductivity. The end of the connection wiring 60 on the MOSFET region 20 side is in contact with the upper end of each connection region 38. The connection wiring 60 is electrically connected to each connection region 38. The connection wiring 60 is also in contact with the drift region 34a. However, since the n-type impurity concentration in the drift region 34 a is extremely low, a high barrier exists at the interface between the drift region 34 a and the connection wiring 60. Therefore, the connection wiring 60 is substantially insulated from the drift region 34a. The connection wiring 60 is covered with the interlayer insulating film 28. The connection wiring 60 is insulated from the upper electrode 70 by the interlayer insulating film 28.

図１、３に示すように、整流素子領域５０内の半導体基板１２の上面１２ａには、ｘ方向に長く直線状に伸びる凹部５２が設けられている。凹部５２の内面は、分離絶縁膜５４によって覆われている。凹部５２内には、半導体層が配置されている。凹部５２内の半導体層は、ＳｉＣによって構成されている。凹部５２内の半導体層は、分離絶縁膜５４によって半導体基板１２から絶縁されている。凹部５２内の半導体層は、アノード領域６２とカソード領域６４を有している。カソード領域６４は、ｎ型領域である。カソード領域６４は、凹部５２内の半導体層の上面に部分的に露出している。カソード領域６４が露出している部分に、接続配線６０が接している。接続配線６０は、カソード領域６４に電気的に接続されている。アノード領域６２は、ｐ型領域である。アノード領域６２は、カソード領域６４に隣接している。アノード領域６２は、凹部５２内の半導体層の上面に部分的に露出している。アノード領域６２が露出している部分に、上部電極７０が接している。上部電極７０は、アノード領域６２に電気的に接続されている。 As shown in FIGS. 1 and 3, the upper surface 12 a of the semiconductor substrate 12 in the rectifying element region 50 is provided with a recess 52 that extends in the x direction and extends linearly. The inner surface of the recess 52 is covered with an isolation insulating film 54. A semiconductor layer is disposed in the recess 52. The semiconductor layer in the recess 52 is made of SiC. The semiconductor layer in the recess 52 is insulated from the semiconductor substrate 12 by the isolation insulating film 54. The semiconductor layer in the recess 52 has an anode region 62 and a cathode region 64. The cathode region 64 is an n-type region. The cathode region 64 is partially exposed on the upper surface of the semiconductor layer in the recess 52. The connection wiring 60 is in contact with the portion where the cathode region 64 is exposed. The connection wiring 60 is electrically connected to the cathode region 64. The anode region 62 is a p-type region. The anode region 62 is adjacent to the cathode region 64. The anode region 62 is partially exposed on the upper surface of the semiconductor layer in the recess 52. The upper electrode 70 is in contact with the portion where the anode region 62 is exposed. The upper electrode 70 is electrically connected to the anode region 62.

上述したアノード領域６２とカソード領域６４によって、整流素子領域５０内にｐｎダイオードが構成されている。以下では、整流素子領域５０内のｐｎダイオードを、ダイオード５０という。 The anode region 62 and the cathode region 64 described above constitute a pn diode in the rectifying element region 50. Hereinafter, the pn diode in the rectifying element region 50 is referred to as a diode 50.

上述したように、底部領域３６は、接続領域３８の下端に接続されている。接続領域３８の上端は、接続配線６０の一端に接続されている。接続配線６０の他端は、ダイオード５０のカソード領域６４に接続されている。ダイオード５０のアノード領域６２は、上部電極７０に接続されている。したがって、底部領域３６は、接続領域３８、接続配線６０及びダイオード５０を介して上部電極７０に接続されている。言い換えると、接続領域３８、接続配線６０及びダイオード５０によって、上部電極７０と底部領域３６を接続する電流経路が構成されている。ダイオード５０は、アノードが上部電極７０側を向く向きで、この電流経路に介装されている。 As described above, the bottom region 36 is connected to the lower end of the connection region 38. The upper end of the connection region 38 is connected to one end of the connection wiring 60. The other end of the connection wiring 60 is connected to the cathode region 64 of the diode 50. The anode region 62 of the diode 50 is connected to the upper electrode 70. Therefore, the bottom region 36 is connected to the upper electrode 70 via the connection region 38, the connection wiring 60, and the diode 50. In other words, the connection region 38, the connection wiring 60, and the diode 50 constitute a current path that connects the upper electrode 70 and the bottom region 36. The diode 50 is interposed in this current path so that the anode faces the upper electrode 70 side.

図４は、上部電極７０、底部領域３６及び下部電極７２の間に構成されている回路を示している。上部電極７０と底部領域３６の間の容量が、コンデンサＣ１によって表されている。また、底部領域３６と下部電極７２の間の容量が、コンデンサＣ２によって表されている。また、上述したように、底部領域３６は、接続領域３８、接続配線６０及びダイオード５０を介して上部電極７０に接続されている。なお、図４では、接続領域３８が抵抗によって表されており、接続配線６０は接続領域３８（抵抗）とダイオード５０の間の配線によって表されている。以下に、図４の回路図と、図５のグラフを参照しながら、スイッチング装置１０の動作について説明する。なお、図５の抵抗Ｒは、ＭＯＳＦＥＴ２０の抵抗である。ＭＯＳＦＥＴ２０がオンしているときの抵抗Ｒが、オン抵抗に相当する。 FIG. 4 shows a circuit configured between the upper electrode 70, the bottom region 36 and the lower electrode 72. The capacitance between the top electrode 70 and the bottom region 36 is represented by a capacitor C1. Further, the capacitance between the bottom region 36 and the lower electrode 72 is represented by a capacitor C2. Further, as described above, the bottom region 36 is connected to the upper electrode 70 via the connection region 38, the connection wiring 60, and the diode 50. In FIG. 4, the connection region 38 is represented by a resistance, and the connection wiring 60 is represented by a wiring between the connection region 38 (resistance) and the diode 50. The operation of the switching device 10 will be described below with reference to the circuit diagram of FIG. 4 and the graph of FIG. Note that the resistance R in FIG. 5 is the resistance of the MOSFET 20. The resistance R when the MOSFET 20 is on corresponds to the on-resistance.

ＭＯＳＦＥＴ２０の使用時には、ＭＯＳＦＥＴ２０と負荷（例えば、モータ）と電源が直列に接続される。ＭＯＳＦＥＴ２０と負荷の直列回路に対して、電源電圧（本実施例では、約８００Ｖ）が印加される。ＭＯＳＦＥＴ２０のドレイン側（下部電極７２側）がソース側（上部電極７０側）よりも高電位となる向きで、電源電圧が印加される。ＭＯＳＦＥＴ２０のゲート電位Ｖｇ（ゲート電極２６の電位）は、図示しない制御装置によって制御される。図５に示すように、ゲート電位Ｖｇは、高電位ＶＨと低電位ＶＬの何れかに制御される。高電位ＶＨはＭＯＳＦＥＴ２０の閾値よりも高く、低電位ＶＬはＭＯＳＦＥＴ２０の閾値よりも低い。 When the MOSFET 20 is used, the MOSFET 20, a load (for example, a motor) and a power source are connected in series. A power supply voltage (about 800 V in this embodiment) is applied to the series circuit of the MOSFET 20 and the load. The power supply voltage is applied in such a direction that the drain side (lower electrode 72 side) of the MOSFET 20 is at a higher potential than the source side (upper electrode 70 side). The gate potential Vg of the MOSFET 20 (the potential of the gate electrode 26) is controlled by a control device (not shown). As shown in FIG. 5, the gate potential Vg is controlled to either the high potential VH or the low potential VL. The high potential VH is higher than the threshold value of the MOSFET 20, and the low potential VL is lower than the threshold value of the MOSFET 20.

図５のオン期間Ｔ１では、ゲート電位Ｖｇが高電位ＶＨに制御される。このため、側面絶縁層２４ｂに隣接する範囲でボディ領域３２がｎ型に反転しており、その範囲にチャネルが形成されている。このため、上部電極７０から、ソース領域３０、チャネル、ドレイン領域３４を介して下部電極７２へ電子が流れる。すなわち、下部電極７２から上部電極７０へ電流が流れる。このように、オン期間Ｔ１では、ＭＯＳＦＥＴ２０がオンしており、ＭＯＳＦＥＴ２０の抵抗Ｒが小さい。このため、電源電圧が負荷に印加され、ＭＯＳＦＥＴ２０（すなわち、下部電極７２と上部電極７０の間）に印加される電圧は小さい。すなわち、オン期間Ｔ１では、下部電極７２と上部電極７０が略同電位である。したがって、オン期間Ｔ１では、底部領域３６の電位Ｖ３６は、下部電極７２及び上部電極７０の電位と略等しい。このため、図５に示すように、オン期間Ｔ１においては、電位Ｖ３６が略０Ｖ（すなわち、上部電極７０と略同電位）である。 In the on period T1 in FIG. 5, the gate potential Vg is controlled to the high potential VH. Therefore, the body region 32 is inverted to n-type in a range adjacent to the side insulating layer 24b, and a channel is formed in that range. Therefore, electrons flow from the upper electrode 70 to the lower electrode 72 through the source region 30, the channel, and the drain region 34. That is, a current flows from the lower electrode 72 to the upper electrode 70. Thus, in the on period T1, the MOSFET 20 is on and the resistance R of the MOSFET 20 is small. For this reason, the power supply voltage is applied to the load, and the voltage applied to the MOSFET 20 (that is, between the lower electrode 72 and the upper electrode 70) is small. That is, in the on period T1, the lower electrode 72 and the upper electrode 70 are substantially at the same potential. Therefore, in the ON period T1, the potential V36 of the bottom region 36 is substantially equal to the potentials of the lower electrode 72 and the upper electrode 70. For this reason, as shown in FIG. 5, in the on period T1, the potential V36 is substantially 0 V (that is, substantially the same potential as the upper electrode 70).

図５のタイミングｔ１でゲート電位Ｖｇが高電位ＶＨから低電位ＶＬに引き下げられる。すると、チャネルが消失し、ＭＯＳＦＥＴ２０がターンオフする。すると、下部電極７２の電位が上昇する。下部電極７２の電位は、上部電極７０に対して電源電圧分（すなわち、約８００Ｖ）だけ高い電位まで上昇する。すると、図４のコンデンサＣ２の容量結合によって、下部電極７２の電位の上昇に伴って底部領域３６の電位も上昇する。このため、図５に示すように、タイミングｔ１で底部領域３６の電位Ｖ３６が上昇する。 At timing t1 in FIG. 5, the gate potential Vg is lowered from the high potential VH to the low potential VL. Then, the channel disappears and the MOSFET 20 is turned off. As a result, the potential of the lower electrode 72 rises. The potential of the lower electrode 72 rises to a potential that is higher than the upper electrode 70 by a power supply voltage (that is, about 800 V). Then, due to the capacitive coupling of the capacitor C2 in FIG. 4, the potential of the bottom region 36 increases as the potential of the lower electrode 72 increases. Therefore, as shown in FIG. 5, the potential V36 of the bottom region 36 rises at the timing t1.

また、下部電極７２の電位が上昇するのに伴って、ボディ領域３２からドリフト領域３４ａ内に空乏層が広がる。同時に、底部領域３６の電位が上昇するのに伴って、底部領域３６からドリフト領域３４ａ内に空乏層が広がる。ドリフト領域３４ａが空乏化されることで、ドリフト領域３４ａによって電圧が保持される。上記のように、ボディ領域３２からだけでなく底部領域３６からもドリフト領域３４ａ内に空乏層が広がるので、ドリフト領域３４ａが短時間で空乏化される。さらに、底部領域３６から伸びる空乏層によって各トレンチ２２の下端部が保護されるので、各トレンチ２２の下端部に電界が集中し難い。したがって、ＭＯＳＦＥＴ２０は高い耐圧を有する。なお、ドリフト領域３４ａに空乏層が広がる際に、接続領域３８も空乏化される。 In addition, as the potential of the lower electrode 72 increases, a depletion layer spreads from the body region 32 into the drift region 34a. At the same time, a depletion layer spreads from the bottom region 36 into the drift region 34a as the potential of the bottom region 36 increases. Since the drift region 34a is depleted, the voltage is held by the drift region 34a. As described above, since the depletion layer spreads not only from the body region 32 but also from the bottom region 36 into the drift region 34a, the drift region 34a is depleted in a short time. Furthermore, since the lower end of each trench 22 is protected by the depletion layer extending from the bottom region 36, the electric field is unlikely to concentrate on the lower end of each trench 22. Therefore, the MOSFET 20 has a high breakdown voltage. Note that when the depletion layer spreads in the drift region 34a, the connection region 38 is also depleted.

タイミングｔ１で底部領域３６の電位Ｖ３６が上昇するため、底部領域３６の電位Ｖ３６は上部電極７０の電位よりも高くなる。ここで、図４に示すように、底部領域３６は、接続領域３８、接続配線６０及びダイオード５０を介して上部電極７０に接続されている。しかしながら、ダイオード５０のアノードが上部電極７０に接続されているので、ダイオード５０が底部領域３６から上部電極７０に向かって流れる電流を阻止する。したがって、タイミングｔ１において、接続領域３８、接続配線６０及びダイオード５０によって構成されている電流経路を介しては、底部領域３６から上部電極７０に向かって電流は流れない。 Since the potential V36 of the bottom region 36 increases at timing t1, the potential V36 of the bottom region 36 becomes higher than the potential of the upper electrode 70. Here, as shown in FIG. 4, the bottom region 36 is connected to the upper electrode 70 via the connection region 38, the connection wiring 60, and the diode 50. However, since the anode of the diode 50 is connected to the upper electrode 70, the diode 50 blocks the current flowing from the bottom region 36 toward the upper electrode 70. Therefore, at timing t1, no current flows from the bottom region 36 toward the upper electrode 70 through the current path formed by the connection region 38, the connection wiring 60, and the diode 50.

また、タイミングｔ１で底部領域３６の電位Ｖ３６が上部電極７０の電位よりも高くなると、トレンチ２２の側面に沿って底部領域３６から上部電極７０へリーク電流が流れる場合がある。つまり、コンデンサＣ１にリーク電流が流れる場合がある。リーク電流が流れると、底部領域３６内に存在する電荷（ホール）が減少する。したがって、リーク電流が流れる場合には、リーク電流が流れない場合に比べて、底部領域３６の電位が低くなる。本実施例では、リーク電流が流れる場合には、図５の電位Ｖ３６のグラフで実線により示すように、電位Ｖ３６は電位Ｖ１（２００Ｖ程度）まで上昇する。また、リーク電流が流れない場合には、図５の電位Ｖ３６のグラフで破線により示すように、電位Ｖ３６は電位Ｖ２（電位Ｖ１よりも高い電位であり、本実施例では２５０Ｖ程度）まで上昇する。リーク電流が流れる場合も流れない場合も、底部領域３６の電位Ｖ３６が比較的高い電位まで上昇する。このため、ＭＯＳＦＥＴ２０がオフ状態になったときに、底部領域３６と下部電極７２の間にそれほど高い電位差は生じない。したがって、底部領域３６と下部電極７２の間にそれほど高い電界が生じない。このため、ＭＯＳＦＥＴ２０は高い耐圧を有する。 Further, when the potential V36 of the bottom region 36 becomes higher than the potential of the upper electrode 70 at the timing t1, a leakage current may flow from the bottom region 36 to the upper electrode 70 along the side surface of the trench 22. That is, a leakage current may flow through the capacitor C1. When the leak current flows, charges (holes) existing in the bottom region 36 are reduced. Therefore, when the leak current flows, the potential of the bottom region 36 becomes lower than when the leak current does not flow. In the present embodiment, when a leak current flows, the potential V36 rises to the potential V1 (about 200 V) as shown by the solid line in the graph of the potential V36 in FIG. If no leak current flows, the potential V36 rises to the potential V2 (potential higher than the potential V1, about 250 V in this embodiment) as shown by the broken line in the graph of the potential V36 in FIG. . Whether or not the leakage current flows, the potential V36 of the bottom region 36 rises to a relatively high potential. For this reason, when the MOSFET 20 is turned off, a very high potential difference does not occur between the bottom region 36 and the lower electrode 72. Therefore, a very high electric field is not generated between the bottom region 36 and the lower electrode 72. For this reason, the MOSFET 20 has a high breakdown voltage.

図５に示すように、タイミングｔ１後のオフ期間Ｔ２では、ゲート電位Ｖｇが低電位ＶＬに維持される。したがって、ＭＯＳＦＥＴ２０がオフしている状態が維持され、底部領域３６の電位Ｖ３６も略一定に維持される。オフ期間Ｔ２の間は、ＭＯＳＦＥＴ２０がオフしているので、抵抗Ｒが極めて大きい。 As shown in FIG. 5, in the off period T2 after timing t1, the gate potential Vg is maintained at the low potential VL. Therefore, the state in which the MOSFET 20 is turned off is maintained, and the potential V36 of the bottom region 36 is also maintained substantially constant. During the off period T2, since the MOSFET 20 is off, the resistance R is extremely large.

オフ期間Ｔ２の最後のタイミングｔ２においてゲート電位Ｖｇが低電位ＶＬから高電位ＶＨに引き上げられる。すると、ボディ領域３２にチャネルが形成される。すると、ドリフト領域３４ａから底部領域３６側に空乏層が収縮し、ドリフト領域３４ａを通って電子が流れるようになる。つまり、ＭＯＳＦＥＴ２０がターンオンする。なお、ドリフト領域３４ａの空乏層が収縮する際に、接続領域３８の空乏層も収縮する（接続領域３８が導通可能となる）。 At the final timing t2 of the off period T2, the gate potential Vg is raised from the low potential VL to the high potential VH. As a result, a channel is formed in the body region 32. Then, the depletion layer contracts from the drift region 34a toward the bottom region 36, and electrons flow through the drift region 34a. That is, the MOSFET 20 is turned on. When the depletion layer in the drift region 34a contracts, the depletion layer in the connection region 38 also contracts (the connection region 38 can conduct).

タイミングｔ２でＭＯＳＦＥＴ２０がターンオンすると、下部電極７２の電位が上部電極７０の電位と略同電位まで低下する。したがって、タイミングｔ２で、下部電極７２の電位が低下するのに伴って、底部領域３６の電位も低下する。ここで、ターンオフ時（タイミングｔ１）にリーク電流が生じなかった場合には、図５の電位Ｖ３６のグラフで破線により示すように、タイミングｔ２において底部領域３６の電位Ｖ３６が略０Ｖ（上部電極７０と略同電位）まで低下する。他方、ターンオフ時（タイミングｔ１）にリーク電流が生じた場合には、底部領域３６内に存在する電荷が減少しているので、図５の電位Ｖ３６のグラフで実線により示すように、タイミングｔ２において底部領域３６の電位Ｖ３６が０Ｖよりも低い電位Ｖ３（−５０Ｖ程度）まで低下する。つまり、底部領域３６の電位Ｖ３６が、その周囲のドリフト領域３４ａの電位よりも低くなる。このように、底部領域３６の電位が周囲のドリフト領域３４ａの電位よりも低くなると、ドリフト領域３４ａから底部領域３６側に空乏層が完全には収縮しない。図６に示すように、底部領域３６からドリフト領域３４ａ内に所定幅伸びる空乏層８０が残存している状態となる。この状態では、ドリフト領域３４ａ内を流れる電子が空乏層８０を避けて流れるため、ドリフト領域３４ａの抵抗が高くなる。このため、図５に示すように、タイミングｔ２でＭＯＳＦＥＴ２０がターンオンしたときの抵抗Ｒが通常のオン抵抗Ｒ１よりも若干高い抵抗Ｒ２となる。しかしながら、底部領域３６の電位が上部電極７０の電位よりも低いと、図４の矢印１００に示すように、上部電極７０からダイオード５０、接続配線６０及び接続領域３８を介して底部領域３６に向かって電流が流れる。この電流によって底部領域３６に電荷が供給される。このため、図５に示すように、タイミングｔ２の後に底部領域３６の電位Ｖ３６が電位Ｖ３から略０Ｖ（より詳細には、０Ｖよりもダイオード５０の順方向電圧降下分だけ低い電位（本実施例では約−３Ｖ））まで上昇する。すると、ドリフト領域３４ａ内に残存する空乏層８０が底部領域３６側に収縮し、ドリフト領域３４ａから空乏層が実質的に消滅する。したがって、タイミングｔ２の後のオン期間Ｔ３の間にＭＯＳＦＥＴ２０の抵抗Ｒが抵抗Ｒ２から抵抗Ｒ１まで短時間で低下する。 When the MOSFET 20 is turned on at timing t <b> 2, the potential of the lower electrode 72 is lowered to substantially the same potential as the potential of the upper electrode 70. Accordingly, at the timing t2, as the potential of the lower electrode 72 decreases, the potential of the bottom region 36 also decreases. Here, when no leakage current occurs at the turn-off time (timing t1), the potential V36 of the bottom region 36 is approximately 0 V (upper electrode 70) at the timing t2, as indicated by a broken line in the potential V36 graph of FIG. To substantially the same potential). On the other hand, when a leak current is generated at the time of turn-off (timing t1), the electric charge existing in the bottom region 36 is reduced. Therefore, as shown by the solid line in the potential V36 graph of FIG. The potential V36 of the bottom region 36 decreases to a potential V3 (about -50V) lower than 0V. That is, the potential V36 of the bottom region 36 is lower than the potential of the surrounding drift region 34a. Thus, when the potential of the bottom region 36 becomes lower than the potential of the surrounding drift region 34a, the depletion layer does not completely contract from the drift region 34a to the bottom region 36 side. As shown in FIG. 6, the depletion layer 80 extending from the bottom region 36 into the drift region 34a by a predetermined width remains. In this state, electrons flowing in the drift region 34a flow avoiding the depletion layer 80, so that the resistance of the drift region 34a increases. Therefore, as shown in FIG. 5, the resistance R when the MOSFET 20 is turned on at the timing t2 becomes a resistance R2 slightly higher than the normal on-resistance R1. However, when the potential of the bottom region 36 is lower than the potential of the upper electrode 70, as shown by the arrow 100 in FIG. 4, the top region 70 moves from the diode 50, the connection wiring 60, and the connection region 38 toward the bottom region 36. Current flows. Charge is supplied to the bottom region 36 by this current. Therefore, as shown in FIG. 5, after the timing t2, the potential V36 of the bottom region 36 is approximately 0V from the potential V3 (more specifically, a potential lower than 0V by the forward voltage drop of the diode 50 (this embodiment Then, it rises to about -3V)). Then, the depletion layer 80 remaining in the drift region 34a contracts toward the bottom region 36, and the depletion layer substantially disappears from the drift region 34a. Therefore, during the ON period T3 after the timing t2, the resistance R of the MOSFET 20 decreases from the resistance R2 to the resistance R1 in a short time.

以上に説明したように、本実施例のスイッチング装置１０では、リーク電流が生じることでターンオンの時点（タイミングｔ２）でＭＯＳＦＥＴ２０のオン抵抗が高くなったとしても、その後短時間でオン抵抗が低下する。したがって、本実施例のスイッチング装置１０によれば、リーク電流によるオン抵抗上昇の影響をほとんど受けることなく、ＭＯＳＦＥＴ２０を低いオン抵抗で動作させることができる。 As described above, in the switching device 10 of the present embodiment, even if the on-resistance of the MOSFET 20 increases at the turn-on time (timing t2) due to leakage current, the on-resistance decreases in a short time thereafter. . Therefore, according to the switching device 10 of the present embodiment, the MOSFET 20 can be operated with a low on-resistance with almost no influence of an increase in on-resistance due to a leakage current.

なお、以下に、比較のために、図７に示す比較例１のスイッチング装置及び図９に示す比較例２のスイッチング装置の動作について説明する。 In the following, for comparison, the operations of the switching device of Comparative Example 1 shown in FIG. 7 and the switching device of Comparative Example 2 shown in FIG. 9 will be described.

図７に示す比較例１のスイッチング装置は、底部領域３６と上部電極７０とを接続する電流経路（つまり、接続領域３８、接続配線６０及びダイオード５０）を有していない。比較例１のスイッチング装置は、図８に示すように、オン期間Ｔ１及びオフ期間Ｔ２の間は、実施例１のスイッチング装置１０（すなわち、図５）と同様に動作する。リーク電流が生じた場合のオフ期間Ｔ２の電位Ｖ３６（すなわち、電位Ｖ１）は、リーク電流が生じなかった場合のオフ期間Ｔ２の電位Ｖ３６（すなわち、電位Ｖ２）よりも低い。リーク電流が生じた場合には、タイミングｔ２においてＭＯＳＦＥＴ２０がターンオンすると、実施例１のスイッチング装置１０と同様に、底部領域３６の電位Ｖ３６が電位Ｖ３（−５０Ｖ程度）まで低下する。比較例１のスイッチング装置では、底部領域３６と上部電極７０とを接続する電流経路が存在しないので、底部領域３６に電荷を供給する電流が流れない。このため、タイミングｔ２の後のオン期間Ｔ３の間は、電位Ｖ３６が電位Ｖ３に維持される。したがって、オン期間Ｔ３の間は、抵抗Ｒが高い抵抗Ｒ２に維持され、抵抗Ｒが低下しない。つまり、オン期間Ｔ３の間は、図６のように空乏層８０が伸びている状態が維持される。このように、比較例１のスイッチング装置では、オン期間Ｔ３においてオン抵抗Ｒが高い値に維持される。したがって、比較例１のスイッチング装置では、ＭＯＳＦＥＴ２０で生じる損失が実施例１のスイッチング装置１０よりも大きい。 The switching device of Comparative Example 1 shown in FIG. 7 does not have a current path (that is, the connection region 38, the connection wiring 60, and the diode 50) that connects the bottom region 36 and the upper electrode 70. As shown in FIG. 8, the switching device of Comparative Example 1 operates in the same manner as the switching device 10 of Example 1 (that is, FIG. 5) during the on period T1 and the off period T2. The potential V36 in the off period T2 when the leak current occurs (that is, the potential V1) is lower than the potential V36 in the off period T2 when the leak current does not occur (that is, the potential V2). When the leak current occurs, when the MOSFET 20 is turned on at the timing t2, the potential V36 of the bottom region 36 is reduced to the potential V3 (about −50 V), as in the switching device 10 of the first embodiment. In the switching device of Comparative Example 1, there is no current path that connects the bottom region 36 and the upper electrode 70, so that a current that supplies charges to the bottom region 36 does not flow. For this reason, the potential V36 is maintained at the potential V3 during the ON period T3 after the timing t2. Therefore, during the ON period T3, the resistance R is maintained at the high resistance R2, and the resistance R does not decrease. That is, during the on period T3, the state where the depletion layer 80 extends as shown in FIG. 6 is maintained. Thus, in the switching device of Comparative Example 1, the on-resistance R is maintained at a high value during the on-period T3. Therefore, in the switching device of Comparative Example 1, the loss generated in the MOSFET 20 is larger than that of the switching device 10 of Example 1.

図９に示す比較例２のスイッチング装置は、ダイオード５０と接続配線６０を有しておらず、接続領域３８が上部電極７０に直接接続されている。また、比較例２のスイッチング装置では、実施例１のスイッチング装置と同様に、接続領域３８のｐ型不純物濃度が、ＭＯＳＦＥＴ２０がオフ状態のときに接続領域３８が空乏化する濃度に設定されている。図１０に示すように、タイミングｔ１でＭＯＳＦＥＴ２０がターンオフすると、コンデンサＣ２の容量結合によって底部領域３６の電位Ｖ３６が上昇する。すると、電位Ｖ３６の上昇に伴って、図９の矢印１０２に示すように、接続領域３８を介して底部領域３６から上部電極７０に向かって電流が流れる。したがって、底部領域３６内に存在する電荷が減少する。底部領域３６の電位が所定の電位まで上昇すると、接続領域３８が空乏化されて、矢印１０２に示す電流が停止する。その結果、図１０に示すように、底部領域３６の電位Ｖ３６が電位Ｖ４まで上昇する。矢印１０２に示す電流は、上述したリーク電流よりも大きい。したがって、比較例２のスイッチング装置では、タイミングｔ１における底部領域３６内の電荷の減少量が、上述したリーク電流による電荷の減少量よりも大きい。このため、図１０に示すように、タイミングｔ１において、底部領域３６の電位Ｖ３６が、図５の電位Ｖ１よりも低い電位Ｖ４（例えば、１５０Ｖ程度）までしか上昇しない。その後、タイミングｔ２においてＭＯＳＦＥＴ２０がターンオンすると、底部領域３６の電位Ｖ３６が電位Ｖ５（−１００Ｖ程度）まで低下する。電位Ｖ５は、図５の電位Ｖ３よりも低い。このように、比較例２のスイッチング装置では、タイミングｔ１における底部領域３６の電荷の減少量が大きいため、タイミングｔ２において電位Ｖ３６が実施例１（図５）の電位Ｖ３よりも低い電位Ｖ５まで低下する。電位Ｖ３６がより低い電位Ｖ５まで低下するので、比較例２のスイッチング装置では、ＭＯＳＦＥＴ２０がターンオンした直後にドリフト領域３４ａに残存している空乏層の幅が、実施例１のスイッチング装置１０よりも広い。したがって、図１０では、ＭＯＳＦＥＴ２０がターンオンした直後におけるオン抵抗Ｒ３が、図５に示すオン抵抗Ｒ２よりも高い。 The switching device of Comparative Example 2 shown in FIG. 9 does not have the diode 50 and the connection wiring 60, and the connection region 38 is directly connected to the upper electrode 70. In the switching device of Comparative Example 2, as in the switching device of Example 1, the p-type impurity concentration in the connection region 38 is set to a concentration at which the connection region 38 is depleted when the MOSFET 20 is in the off state. . As shown in FIG. 10, when the MOSFET 20 is turned off at timing t1, the potential V36 of the bottom region 36 rises due to capacitive coupling of the capacitor C2. Then, as the potential V36 increases, a current flows from the bottom region 36 toward the upper electrode 70 via the connection region 38 as indicated by an arrow 102 in FIG. Accordingly, the charge present in the bottom region 36 is reduced. When the potential of the bottom region 36 rises to a predetermined potential, the connection region 38 is depleted and the current indicated by the arrow 102 stops. As a result, as shown in FIG. 10, the potential V36 of the bottom region 36 rises to the potential V4. The current indicated by the arrow 102 is larger than the leakage current described above. Therefore, in the switching device of Comparative Example 2, the amount of charge decrease in the bottom region 36 at the timing t1 is larger than the amount of charge decrease due to the leakage current described above. Therefore, as shown in FIG. 10, at the timing t1, the potential V36 of the bottom region 36 rises only to a potential V4 (for example, about 150 V) lower than the potential V1 of FIG. Thereafter, when the MOSFET 20 is turned on at the timing t2, the potential V36 of the bottom region 36 is lowered to the potential V5 (about −100V). The potential V5 is lower than the potential V3 in FIG. As described above, in the switching device of Comparative Example 2, since the amount of charge decrease in the bottom region 36 at the timing t1 is large, the potential V36 decreases to the potential V5 that is lower than the potential V3 of the first embodiment (FIG. 5) at the timing t2. To do. Since the potential V36 decreases to a lower potential V5, in the switching device of the comparative example 2, the width of the depletion layer remaining in the drift region 34a immediately after the MOSFET 20 is turned on is wider than that of the switching device 10 of the first embodiment. . Therefore, in FIG. 10, the on-resistance R3 immediately after the MOSFET 20 is turned on is higher than the on-resistance R2 shown in FIG.

タイミングｔ２でＭＯＳＦＥＴ２０がオンすると、接続領域３８から空乏層が消滅し、接続領域３８が導通可能となる。また、上述したように、タイミングｔ２で電位Ｖ３６が上部電極７０の電位よりも低くなる。このため、タイミングｔ２の直後に、図９の矢印１０４に示すように、接続領域３８を介して上部電極７０から底部領域３６に向かって電流が流れる。この電流によって底部領域３６に電荷が供給される。このため、図１０に示すように、期間Ｔ３の間に、底部領域３６の電位Ｖ３６が電位Ｖ５から略０Ｖまで上昇する。すると、底部領域３６の電位Ｖ３６が上昇するにしたがって、ドリフト領域３４ａから底部領域３６側に空乏層が収縮する。このため、オン期間Ｔ３の間に、抵抗Ｒが抵抗Ｒ３から抵抗Ｒ１まで低下する。 When MOSFET 20 is turned on at timing t2, the depletion layer disappears from connection region 38, and connection region 38 becomes conductive. Further, as described above, the potential V36 becomes lower than the potential of the upper electrode 70 at the timing t2. Therefore, immediately after the timing t2, as indicated by an arrow 104 in FIG. 9, a current flows from the upper electrode 70 toward the bottom region 36 via the connection region 38. Charge is supplied to the bottom region 36 by this current. Therefore, as shown in FIG. 10, during the period T3, the potential V36 of the bottom region 36 rises from the potential V5 to approximately 0V. Then, as the potential V36 of the bottom region 36 increases, the depletion layer contracts from the drift region 34a to the bottom region 36 side. For this reason, during the ON period T3, the resistance R decreases from the resistance R3 to the resistance R1.

以上のように、比較例２のスイッチング装置では、ターンオン直後におけるＭＯＳＦＥＴ２０のオン抵抗Ｒ３が、実施例１のスイッチング装置１０のターンオン直後におけるオン抵抗Ｒ２（図５参照）よりも大きい。このため、比較例２のスイッチング装置では、ターンオン後に抵抗Ｒが通常のオン抵抗Ｒ１まで低下するのに要する時間Δｔ２が、実施例１のスイッチング装置１０のターンオン後に抵抗Ｒが抵抗Ｒ１まで低下するのに要する時間Δｔ１（図５参照）よりも長い。したがって、比較例２のスイッチング装置では、ＭＯＳＦＥＴ２０で生じる損失が実施例１のスイッチング装置１０よりも大きい。 As described above, in the switching device of Comparative Example 2, the on-resistance R3 of the MOSFET 20 immediately after turn-on is greater than the on-resistance R2 (see FIG. 5) immediately after the turn-on of the switching device 10 of Example 1. For this reason, in the switching device of the comparative example 2, the time Δt2 required for the resistance R to decrease to the normal on-resistance R1 after turn-on is reduced. The resistance R decreases to the resistance R1 after the switching device 10 of the first embodiment is turned on. Is longer than the time Δt1 required (see FIG. 5). Therefore, in the switching device of Comparative Example 2, the loss generated in the MOSFET 20 is larger than that of the switching device 10 of Example 1.

以上に説明したように、実施例１のスイッチング装置１０によれば、比較例１のスイッチング装置とは異なり、リーク電流が生じた場合でも期間Ｔ３の間に抵抗Ｒを通常時のオン抵抗Ｒ１まで低下させることができる。また、実施例１のスイッチング装置１０によれば、比較例２のスイッチング装置よりも、ターンオン直後における抵抗Ｒを小さくすることができる。したがって、実施例１のスイッチング装置１０によれば、比較例１、２のいずれのスイッチング装置よりも、ＭＯＳＦＥＴ２０で生じる損失を小さくすることができる。 As described above, according to the switching device 10 of the first embodiment, unlike the switching device of the comparative example 1, even when a leakage current occurs, the resistance R is reduced to the normal on-resistance R1 during the period T3. Can be reduced. Further, according to the switching device 10 of the first embodiment, the resistance R immediately after the turn-on can be made smaller than that of the switching device of the comparative example 2. Therefore, according to the switching device 10 of the first embodiment, the loss generated in the MOSFET 20 can be reduced as compared with any of the switching devices of the first and second comparative examples.

図１１に示す実施例２のスイッチング装置では、整流素子領域５０に、ダイオードではなく整流用のＭＯＳＦＥＴ１１０が設けられている。実施例２のスイッチング装置のその他の構成は、実施例１のスイッチング装置１０と等しい。 In the switching device according to the second embodiment illustrated in FIG. 11, a rectifying MOSFET 110 is provided in the rectifying element region 50 instead of a diode. Other configurations of the switching device of the second embodiment are the same as those of the switching device 10 of the first embodiment.

図１１に示すように、実施例２のスイッチング装置では、凹部５２内の半導体層が、ドレイン領域９２、ボディ領域９４及びソース領域９６を有している。ドレイン領域９２は、ｎ型領域であり、上部電極７０に接続されている。ソース領域９６は、ｎ型領域であり、接続配線６０に接続されている。すなわち、ソース領域９６は、接続配線６０と接続領域３８を介して各底部領域３６に接続されている。ボディ領域９４は、ｐ型領域である。ボディ領域９４は、ドレイン領域９２とソース領域９６を分離している。ボディ領域９４は、ドレイン領域９２とソース領域９６の間の位置で半導体層の上面に露出している。ボディ領域９４が露出している範囲の半導体層の上面は、ゲート絶縁膜９８によって覆われている。ゲート絶縁膜９８上に、ゲート電極９９が設けられている。ドレイン領域９２、ボディ領域９４、ソース領域９６、ゲート絶縁膜９８及びゲート電極９９等によって、整流用のＭＯＳＦＥＴ１１０が形成されている。図１２に示すように、実施例２のスイッチング装置では、上部電極７０と底部領域３６の間に、ＭＯＳＦＥＴ１１０と接続領域３８（抵抗）が直列に接続されている。ＭＯＳＦＥＴ１１０のゲートは、制御装置１１２に接続されている。制御装置１１２は、ＭＯＳＦＥＴ１１０のゲートの電位を制御する。また、制御装置１１２は、ＭＯＳＦＥＴ２０のゲートの電位も制御する。 As shown in FIG. 11, in the switching device according to the second embodiment, the semiconductor layer in the recess 52 includes a drain region 92, a body region 94, and a source region 96. The drain region 92 is an n-type region and is connected to the upper electrode 70. The source region 96 is an n-type region and is connected to the connection wiring 60. That is, the source region 96 is connected to each bottom region 36 via the connection wiring 60 and the connection region 38. Body region 94 is a p-type region. The body region 94 separates the drain region 92 and the source region 96. The body region 94 is exposed on the upper surface of the semiconductor layer at a position between the drain region 92 and the source region 96. The upper surface of the semiconductor layer in the range where the body region 94 is exposed is covered with a gate insulating film 98. A gate electrode 99 is provided on the gate insulating film 98. A rectification MOSFET 110 is formed by the drain region 92, the body region 94, the source region 96, the gate insulating film 98, the gate electrode 99, and the like. As shown in FIG. 12, in the switching device of the second embodiment, a MOSFET 110 and a connection region 38 (resistance) are connected in series between the upper electrode 70 and the bottom region 36. The gate of the MOSFET 110 is connected to the control device 112. The control device 112 controls the potential of the gate of the MOSFET 110. The control device 112 also controls the gate potential of the MOSFET 20.

実施例２のスイッチング装置は、制御装置１１２によって、図１３に示すように制御される。なお、図１３のゲート電位Ｖｇ２は、整流用のＭＯＳＦＥＴ１１０のゲート電位（すなわち、ゲート電極９９の電位）である。図１３に示すように、オン期間Ｔ１の前半部分では、ゲート電位Ｖｇが高電位ＶＨに制御され、ゲート電位Ｖｇ２が高電位ＶＨ２（ＭＯＳＦＥＴ１１０の閾値よりも高い電位）に制御される。したがって、ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ１１０が共にオンしている。この段階では、ＭＯＳＦＥＴ１１０がオンしているので、底部領域３６の電位Ｖ３６は、上部電極７０の電位と略等しい電位（すなわち、略０Ｖ）となっている。また、この段階では、ＭＯＳＦＥＴ２０がオンしているので、抵抗Ｒは低抵抗Ｒ１となっており、下部電極７２の電位は上部電極７０の電位と略同じ電位となっている。 The switching device of the second embodiment is controlled by the control device 112 as shown in FIG. Note that the gate potential Vg2 in FIG. 13 is the gate potential of the rectifying MOSFET 110 (that is, the potential of the gate electrode 99). As shown in FIG. 13, in the first half of the on period T1, the gate potential Vg is controlled to the high potential VH, and the gate potential Vg2 is controlled to the high potential VH2 (potential higher than the threshold of the MOSFET 110). Therefore, both the MOSFET 20 and the MOSFET 110 are on. At this stage, since the MOSFET 110 is on, the potential V36 of the bottom region 36 is substantially equal to the potential of the upper electrode 70 (ie, approximately 0V). At this stage, since the MOSFET 20 is on, the resistance R is the low resistance R1, and the potential of the lower electrode 72 is substantially the same as the potential of the upper electrode 70.

タイミングｔ１の直前のタイミングｔ０に、ゲート電位Ｖｇ２が高電位ＶＨ２から低電位ＶＬ２（ＭＯＳＦＥＴ１１０の閾値よりも低い電位）に引き下げられる。このため、タイミングｔ０で、ＭＯＳＦＥＴ１１０がターンオフする。上部電極７０、底部領域３６及び下部電極７２が同電位であるので、ＭＯＳＦＥＴ１１０がターンオフしても、底部領域３６の電位Ｖ３６は変化しない。 At timing t0 immediately before timing t1, the gate potential Vg2 is lowered from the high potential VH2 to the low potential VL2 (potential lower than the threshold value of the MOSFET 110). For this reason, the MOSFET 110 is turned off at the timing t0. Since the upper electrode 70, the bottom region 36, and the lower electrode 72 are at the same potential, even if the MOSFET 110 is turned off, the potential V36 of the bottom region 36 does not change.

その後、タイミングｔ１で、ゲート電位Ｖｇが高電位ＶＨから低電位ＶＬに引き下げられる。すると、ＭＯＳＦＥＴ２０がターンオフし、下部電極７２の電位が上昇する。すると、図１２のコンデンサＣ２の容量結合によって、底部領域３６の電位も上昇する。このため、ボディ領域３２及び底部領域３６からドリフト領域３４ａ内に空乏層が広がる。このため、ＭＯＳＦＥＴ２０は高い耐圧を有する。 After that, at timing t1, the gate potential Vg is lowered from the high potential VH to the low potential VL. Then, the MOSFET 20 is turned off, and the potential of the lower electrode 72 rises. Then, the potential of the bottom region 36 also rises due to the capacitive coupling of the capacitor C2 in FIG. Therefore, a depletion layer spreads from the body region 32 and the bottom region 36 into the drift region 34a. For this reason, the MOSFET 20 has a high breakdown voltage.

タイミングｔ１で底部領域３６の電位Ｖ３６が上昇するため、底部領域３６の電位Ｖ３６は上部電極７０の電位よりも高くなる。しかしながら、タイミングｔ１ではＭＯＳＦＥＴ１１０がオフ状態に制御されているので、接続領域３８、接続配線６０及びＭＯＳＦＥＴ１１０によって構成されている電流経路を介しては、底部領域３６から上部電極７０に向かって電流は流れない。これによって、底部領域３６内に存在する電荷の減少が抑制される。 Since the potential V36 of the bottom region 36 increases at timing t1, the potential V36 of the bottom region 36 becomes higher than the potential of the upper electrode 70. However, since the MOSFET 110 is controlled to be in the OFF state at the timing t1, the current flows from the bottom region 36 toward the upper electrode 70 through the current path configured by the connection region 38, the connection wiring 60, and the MOSFET 110. Absent. As a result, a decrease in charge existing in the bottom region 36 is suppressed.

また、タイミングｔ１で底部領域３６の電位Ｖ３６が上部電極７０の電位よりも高くなると、トレンチ２２の側面に沿って底部領域３６から上部電極７０へリーク電流が流れる場合がある。実施例２でも、リーク電流が流れる場合には、電位Ｖ３６が電位Ｖ１（２００Ｖ程度）まで上昇し、リーク電流が流れない場合には電位Ｖ３６が電位Ｖ２（２５０Ｖ程度）まで上昇する。オフ期間Ｔ２では、ゲート電位Ｖｇが低電位ＶＬに維持される。したがって、ＭＯＳＦＥＴ２０がオフしている状態が維持される。また、オフ期間Ｔ２では、ゲート電位Ｖｇ２が低電位ＶＬ２に維持される。したがって、ＭＯＳＦＥＴ１１０がオフしている状態が維持される。このため、底部領域３６の電位Ｖ３６が略一定に維持される。 Further, when the potential V36 of the bottom region 36 becomes higher than the potential of the upper electrode 70 at the timing t1, a leakage current may flow from the bottom region 36 to the upper electrode 70 along the side surface of the trench 22. Also in the second embodiment, when the leak current flows, the potential V36 increases to the potential V1 (about 200V), and when the leak current does not flow, the potential V36 increases to the potential V2 (about 250V). In the off period T2, the gate potential Vg is maintained at the low potential VL. Therefore, the state where the MOSFET 20 is turned off is maintained. In the off period T2, the gate potential Vg2 is maintained at the low potential VL2. Therefore, the state where MOSFET 110 is turned off is maintained. For this reason, the potential V36 of the bottom region 36 is maintained substantially constant.

オフ期間Ｔ２の最後のタイミングｔ２において、ゲート電位Ｖｇが低電位ＶＬから高電位ＶＨに引き上げられる。したがって、ＭＯＳＦＥＴ２０がターンオンする。また、タイミングｔ２において、ゲート電位Ｖｇ２が低電位ＶＬ２から高電位ＶＨ２に引き上げられる。したがって、ＭＯＳＦＥＴ１１０もターンオンする。つまり、ＭＯＳＦＥＴ２０とＭＯＳＦＥＴ１１０が略同時にターンオンする。 At the final timing t2 of the off period T2, the gate potential Vg is raised from the low potential VL to the high potential VH. Therefore, the MOSFET 20 is turned on. At timing t2, the gate potential Vg2 is raised from the low potential VL2 to the high potential VH2. Therefore, the MOSFET 110 is also turned on. That is, the MOSFET 20 and the MOSFET 110 are turned on substantially simultaneously.

ターンオフ時（タイミングｔ１）にリーク電流が生じなかった場合には、実施例１と同様に、タイミングｔ２において底部領域３６の電位Ｖ３６が略０Ｖまで低下する。 When no leakage current is generated at the time of turn-off (timing t1), the potential V36 of the bottom region 36 is reduced to approximately 0 V at timing t2, as in the first embodiment.

ターンオフ時（タイミングｔ１）にリーク電流が生じた場合には、底部領域３６内に存在する電荷が減少しているので、図１３の電位Ｖ３６のグラフで実線により示すように、タイミングｔ２において電位Ｖ３６が０Ｖよりも低い電位Ｖ３（−５０Ｖ程度）まで低下する。このため、ＭＯＳＦＥＴ２０のターンオン直後の段階では、図６に示すようにドリフト領域３４ａ内に空乏層８０が残存している。このため、ターンオン直後の段階では、ＭＯＳＦＥＴ２０の抵抗Ｒが通常時のオン抵抗Ｒ１よりも高い抵抗Ｒ２となる。しかしながら、タイミングｔ２においてＭＯＳＦＥＴ１１０がターンオンするため、電位Ｖ３６が上部電極７０の電位よりも低い電位Ｖ３まで低下すると、図１２の矢印１０６に示すように電流が流れる。すなわち、上部電極７０からＭＯＳＦＥＴ１１０、接続配線６０及び接続領域３８を介して底部領域３６に向かって電流が流れる。この電流によって底部領域３６に電荷が供給される。このため、図１３に示すように、タイミングｔ２の直後に底部領域３６の電位Ｖ３６が電位Ｖ３から略０Ｖまで上昇する。すると、ドリフト領域３４ａ内に残存する空乏層８０が底部領域３６側に収縮し、ドリフト領域３４ａから空乏層が実質的に消滅する。したがって、タイミングｔ２以降にＭＯＳＦＥＴ２０の抵抗Ｒが抵抗Ｒ２から抵抗Ｒ１まで短時間で低下する。 When a leak current is generated at the time of turn-off (timing t1), the electric charge existing in the bottom region 36 is decreased. Therefore, as shown by the solid line in the potential V36 graph of FIG. Decreases to a potential V3 (about -50V) lower than 0V. For this reason, at the stage immediately after the MOSFET 20 is turned on, the depletion layer 80 remains in the drift region 34a as shown in FIG. For this reason, immediately after the turn-on, the resistance R of the MOSFET 20 becomes a resistance R2 higher than the normal on-resistance R1. However, since the MOSFET 110 is turned on at the timing t2, when the potential V36 decreases to the potential V3 lower than the potential of the upper electrode 70, a current flows as shown by an arrow 106 in FIG. That is, a current flows from the upper electrode 70 to the bottom region 36 via the MOSFET 110, the connection wiring 60, and the connection region 38. Charge is supplied to the bottom region 36 by this current. For this reason, as shown in FIG. 13, immediately after the timing t2, the potential V36 of the bottom region 36 rises from the potential V3 to approximately 0V. Then, the depletion layer 80 remaining in the drift region 34a contracts toward the bottom region 36, and the depletion layer substantially disappears from the drift region 34a. Therefore, after the timing t2, the resistance R of the MOSFET 20 decreases from the resistance R2 to the resistance R1 in a short time.

以上に説明したように、実施例２のスイッチング装置でも、実施例１のスイッチング装置１０と同様に、リーク電流によるオン抵抗上昇の影響をほとんど受けることなく、ＭＯＳＦＥＴ２０を低いオン抵抗で動作させることができる。したがって、ＭＯＳＦＥＴ２０で生じる損失を低減することができる。 As described above, the switching device of the second embodiment can operate the MOSFET 20 with a low on-resistance with almost no influence of the on-resistance increase due to the leakage current, similarly to the switching device 10 of the first embodiment. it can. Therefore, the loss generated in the MOSFET 20 can be reduced.

なお、実施例１のスイッチング装置１０では、期間Ｔ３においてダイオード５０に電流を流し、これによって底部領域３６の電位Ｖ３６を電位Ｖ３から上昇させる。このとき、ダイオード５０の順方向電圧降下が発生するので、電位Ｖ３６は、上部電極７０の電位よりも順方向電圧降下の分だけ低い電位（約−３Ｖ）までしか上昇しない。これに対し、実施例２のスイッチング装置では、期間Ｔ３においてダイオード５０ではなくＭＯＳＦＥＴ１１０に電流を流すので、底部領域３６の電位Ｖ３６を電位Ｖ３から上部電極７０の電位と略一致する電位（約０Ｖ）まで上昇させることができる。 In the switching device 10 according to the first embodiment, a current is supplied to the diode 50 during the period T3, thereby raising the potential V36 of the bottom region 36 from the potential V3. At this time, since the forward voltage drop of the diode 50 occurs, the potential V36 rises only to a potential (about −3 V) lower than the potential of the upper electrode 70 by the forward voltage drop. On the other hand, in the switching device of the second embodiment, current flows through the MOSFET 110 instead of the diode 50 in the period T3, so that the potential V36 of the bottom region 36 is substantially equal to the potential of the upper electrode 70 from the potential V3 (about 0V). Can be raised.

上述した実施例の構成要素と請求項の構成要素との関係について説明する。実施例１のダイオード５０、接続配線６０及び接続領域３８は、請求項の放電回路の一例である。また、実施例２のＭＯＳＦＥＴ２０、接続配線６０及び接続領域３８も、請求項の放電回路の一例である。また、実施例２のＭＯＳＦＥＴ２０は、請求項のスイッチング素子の一例である。 The relationship between the component of the Example mentioned above and the component of a claim is demonstrated. The diode 50, the connection wiring 60, and the connection region 38 according to the first embodiment are examples of the discharge circuit according to the claims. Further, the MOSFET 20, the connection wiring 60, and the connection region 38 of the second embodiment are also examples of the discharge circuit of the claims. Further, the MOSFET 20 of the second embodiment is an example of the switching element according to the claims.

なお、上述した実施例１、２では、ダイオード５０及びＭＯＳＦＥＴ１１０が、半導体基板１２から分離絶縁膜５４によって分離された半導体層に設けられていた。しかしながら、ダイオード５０及びＭＯＳＦＥＴ１１０が、半導体基板１２の内部に設けられていてもよい。 In the first and second embodiments, the diode 50 and the MOSFET 110 are provided in the semiconductor layer separated from the semiconductor substrate 12 by the isolation insulating film 54. However, the diode 50 and the MOSFET 110 may be provided inside the semiconductor substrate 12.

また、上述した実施例１、２では、ダイオード５０及びＭＯＳＦＥＴ１１０が、凹部５２内の半導体層に設けられていた。しかしながら、層間絶縁膜２８上に半導体層が設けられており、その半導体層内にダイオード５０及びＭＯＳＦＥＴ１１０が設けられていてもよい。 In the first and second embodiments, the diode 50 and the MOSFET 110 are provided in the semiconductor layer in the recess 52. However, a semiconductor layer may be provided on the interlayer insulating film 28, and the diode 50 and the MOSFET 110 may be provided in the semiconductor layer.

本明細書が開示する技術要素について、以下に列記する。なお、以下の各技術要素は、それぞれ独立して有用なものである。 The technical elements disclosed in this specification are listed below. The following technical elements are each independently useful.

本明細書が開示する一例のスイッチング装置は、整流素子が、アノードが上部電極側を向く向きで電流経路に介装されているダイオードを有している。 In an example of the switching device disclosed in the present specification, the rectifying element has a diode interposed in the current path in such a direction that the anode faces the upper electrode side.

また、本明細書が開示する別の一例のスイッチング装置は、整流素子が、スイッチング素子と制御装置を有している。前記スイッチング素子は、電流経路に介装されている。前記制御装置は、ＭＯＳＦＥＴがターンオフするときにスイッチング素子をオフ状態に制御し、ＭＯＳＦＥＴがターンオンするときにスイッチング素子をオン状態に制御する。 In another example of the switching device disclosed in this specification, the rectifying element includes a switching element and a control device. The switching element is interposed in the current path. The control device controls the switching element to an off state when the MOSFET is turned off, and controls the switching element to an on state when the MOSFET is turned on.

これらの構成によれば、ＭＯＳＦＥＴがオフ状態のときに底部領域をフローティングさせ、ＭＯＳＦＥＴのターンオン時に電流経路を介して底部領域に電荷を供給することができる。 According to these configurations, the bottom region can be floated when the MOSFET is off, and electric charges can be supplied to the bottom region via the current path when the MOSFET is turned on.

以上、実施形態について詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独あるいは各種の組み合わせによって技術有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの１つの目的を達成すること自体で技術有用性を持つものである。 The embodiments have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above. The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology exemplified in this specification or the drawings achieves a plurality of objects at the same time, and has technical usefulness by achieving one of them.

１０：スイッチング装置
１２：半導体基板
２０：ＭＯＳＦＥＴ領域
２２：トレンチ
２４：ゲート絶縁層
２６：ゲート電極
２８：層間絶縁膜
３０：ソース領域
３２：ボディ領域
３４：ドレイン領域
３４ａ：ドリフト領域
３４ｂ：ドレインコンタクト領域
３６：底部領域
３８：接続領域
５０：整流素子領域
５２：凹部
５４：分離絶縁膜
６０：接続配線
６２：アノード領域
６４：カソード領域
７０：上部電極
７２：下部電極 10: switching device 12: semiconductor substrate 20: MOSFET region 22: trench 24: gate insulating layer 26: gate electrode 28: interlayer insulating film 30: source region 32: body region 34: drain region 34a: drift region 34b: drain contact region 36: bottom region 38: connection region 50: rectifying element region 52: recess 54: isolation insulating film 60: connection wiring 62: anode region 64: cathode region 70: upper electrode 72: lower electrode

Claims

A switching device comprising a MOSFET and a discharge circuit,
The MOSFET is
A trench provided on the upper surface of the semiconductor substrate;
A gate insulating layer covering the inner surface of the trench;
A gate electrode disposed in the trench and insulated from the semiconductor substrate by the gate insulating layer;
An upper electrode in contact with the upper surface of the semiconductor substrate;
A lower electrode in contact with the lower surface of the semiconductor substrate;
An n-type source region provided in the semiconductor substrate and in contact with the upper electrode and the gate insulating layer;
A p-type body region provided in the semiconductor substrate and in contact with the gate insulating layer under the source region;
An n-type drain provided in the semiconductor substrate, in contact with the gate insulating layer below the body region, separated from the source region by the body region, and in contact with the lower electrode Area,
A p-type bottom region that is provided in the semiconductor substrate, is in contact with the gate insulating layer in a portion covering the bottom surface of the trench, and is in contact with the drain region;
With
The discharge circuit is
A current path connecting the bottom region and the top electrode;
Interposed in the current path, blocking current from the bottom region to the top electrode when the MOSFET is off, and current from the top electrode to the bottom region when the MOSFET is turned on. Rectifying element to pass,
With
Switching device.

The switching device according to claim 1, wherein the rectifying element includes a diode interposed in the current path in a direction in which an anode faces the upper electrode side.

The rectifying element is
A switching element interposed in the current path;
A control device for controlling the switching element in an off state when the MOSFET is in an off state, and turning on the switching element when the MOSFET is turned on;
The switching device according to claim 1, comprising: